JPH02109340A - 高速バイポーラトランジスタ及びその製造方法 - Google Patents
高速バイポーラトランジスタ及びその製造方法Info
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1004—Base region of bipolar transistors
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子における超高周波領域においても動
作する高速バイポーラトランジスタ及びその製造方法に
係るもので、より詳しくはバイポーラトランジスタのベ
ースとエミッタとの間の最小の離隔距離がＬＯＣＯＳ
（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ）工程の鳥味（Ｂｉｒｄ’ｓ ｂｅａｋ）現象を利
用して構成される高速バイポーラトランジスタ及びその
製造方法に係るものである。
作する高速バイポーラトランジスタ及びその製造方法に
係るもので、より詳しくはバイポーラトランジスタのベ
ースとエミッタとの間の最小の離隔距離がＬＯＣＯＳ
（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ）工程の鳥味（Ｂｉｒｄ’ｓ ｂｅａｋ）現象を利
用して構成される高速バイポーラトランジスタ及びその
製造方法に係るものである。
一般に、集積回路に良好な電気的な特性を付与するた島
には、半導体集積回路を構成している一つ一つの素子の
動作速度の特性と電力消費の特性がよくなければならな
い。
には、半導体集積回路を構成している一つ一つの素子の
動作速度の特性と電力消費の特性がよくなければならな
い。
その中でも特に、コンピュータや通信用の装備等のよう
な高速を要する電気・電子システムに多く使われている
バイポーラ回路等は、／ステム自体が徐々により複雑に
なることにより個別素子の速度特性ばかりでなく、素子
自体の大きさの面においても大幅な改善が要求されてい
る。
な高速を要する電気・電子システムに多く使われている
バイポーラ回路等は、／ステム自体が徐々により複雑に
なることにより個別素子の速度特性ばかりでなく、素子
自体の大きさの面においても大幅な改善が要求されてい
る。
バイポーラトランジスタが高集積密度（ｈｉｇｈｅｒｐ
ａｃｋｉｎｇ ｄｅｎｓｉｔｙ）、低消費電力（ｌｏｗ
ｅｒ ｐｏｗｅｒｄｉｓｓｉｐａｔｉｏｎ） 、高速（
ｈｉｇｈ ５ｐｅｅｄ） 動作等の特性を持つために
は各素子間のキヤバンタンス成分と抵抗成分等が小さく
ならなければならない。
ａｃｋｉｎｇ ｄｅｎｓｉｔｙ）、低消費電力（ｌｏｗ
ｅｒ ｐｏｗｅｒｄｉｓｓｉｐａｔｉｏｎ） 、高速（
ｈｉｇｈ ５ｐｅｅｄ） 動作等の特性を持つために
は各素子間のキヤバンタンス成分と抵抗成分等が小さく
ならなければならない。
このようにバイポーラトランジスタの動作特性を決定付
ける抵抗成分と容量成分を最小化することは、エミッタ
領域のエツジからベース電極までの最小の離隔距離を縮
小することにより可能である。今までに主に使用してき
たそれと関連した技術としては、酸化膜による素子の隔
離方法と多結晶シリコンを利用したエミッタ、ベース自
己整合方法を複合的に使用するＰ Ｓ Ａ （Ｐｏｌｙ
ｓｉｌｉｃｏｎＳｅｌｆ−＾１ｉｇｎ） 方法が知ら
れており、このように作られたトランジスタをＰＳΔバ
イポーラトランジスタと呼ぶ。
ける抵抗成分と容量成分を最小化することは、エミッタ
領域のエツジからベース電極までの最小の離隔距離を縮
小することにより可能である。今までに主に使用してき
たそれと関連した技術としては、酸化膜による素子の隔
離方法と多結晶シリコンを利用したエミッタ、ベース自
己整合方法を複合的に使用するＰ Ｓ Ａ （Ｐｏｌｙ
ｓｉｌｉｃｏｎＳｅｌｆ−＾１ｉｇｎ） 方法が知ら
れており、このように作られたトランジスタをＰＳΔバ
イポーラトランジスタと呼ぶ。
実際に、バイポーラトランジスタの動作が成されるエミ
ッタ及び活性ベース領域からベース接触領域までの離隔
距離がトランジスタのベース抵抗値を決定するようにな
り、この値がトランジスタの動作特性に大きな影響を及
ぼす。ところがエミッタ配線金、＊とベース配線金属と
の距離を適切に保障しなければならない制限のため、素
子の面積を縮小させるのにその限界があり、これに因っ
て素子自体に存在する抵抗成分と容量成分をより以上減
らすことができないので、動作速度及び電力消費面でよ
い結果を期待することが難しかった。
ッタ及び活性ベース領域からベース接触領域までの離隔
距離がトランジスタのベース抵抗値を決定するようにな
り、この値がトランジスタの動作特性に大きな影響を及
ぼす。ところがエミッタ配線金、＊とベース配線金属と
の距離を適切に保障しなければならない制限のため、素
子の面積を縮小させるのにその限界があり、これに因っ
て素子自体に存在する抵抗成分と容量成分をより以上減
らすことができないので、動作速度及び電力消費面でよ
い結果を期待することが難しかった。
上記の問題を解決するために最近開発された多結晶ンリ
コン自己整合バイポーラトランジスタはダブルポリシリ
コンのオーバーラッピング構造を利用したエミッタ−ベ
ース自己整合方法と反応性イオンエツチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ： 以下、“ＲＩＥ
″と略称する）方法によってエミッタ−ベース間の最小
の離隔手段であるスペーサを形成する技術が広く応用さ
れている。
コン自己整合バイポーラトランジスタはダブルポリシリ
コンのオーバーラッピング構造を利用したエミッタ−ベ
ース自己整合方法と反応性イオンエツチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ： 以下、“ＲＩＥ
″と略称する）方法によってエミッタ−ベース間の最小
の離隔手段であるスペーサを形成する技術が広く応用さ
れている。
このようにエミッタ−ベース間の最小の離隔距離である
スペーサを形成する方法としては、下記のような二つの
方法が生類を成している。
スペーサを形成する方法としては、下記のような二つの
方法が生類を成している。
第一の方法は第１図（＾）に図示したように、スペーサ
２８がエミッタ形成領域の内側壁の方に突入された形吠
に形成されたものである。これをより詳述すると、第１
ボリンリコンであるベースポリ２７を基板上に先に蒸着
した後にエミッタ領域を確保するための開口（ｏｐｅｎ
＋ｎｇ） を形成する。
２８がエミッタ形成領域の内側壁の方に突入された形吠
に形成されたものである。これをより詳述すると、第１
ボリンリコンであるベースポリ２７を基板上に先に蒸着
した後にエミッタ領域を確保するための開口（ｏｐｅｎ
＋ｎｇ） を形成する。
続いて、酸化膜２６を形成した後に、ＲＩＥ方法によっ
て酸化膜２６を通じて第１ボリンリコン２８の内側周縁
部にスペーサ２８を形成する。次に、エミッタ形成領域
のための開口を通じて第２ポリシリコンであるエミッタ
ポリ２５を蒸着し、酸化膜２４をトランジスタの全面に
塗布した後に接触窓を通じて上記ベースポＩＪ２７及び
エミッタポリ２５に各々の金属電極２２．２３を蒸着し
てエミッタ−ベースが自己整合された構造のバイポーラ
トランジスタを製造するものである。
て酸化膜２６を通じて第１ボリンリコン２８の内側周縁
部にスペーサ２８を形成する。次に、エミッタ形成領域
のための開口を通じて第２ポリシリコンであるエミッタ
ポリ２５を蒸着し、酸化膜２４をトランジスタの全面に
塗布した後に接触窓を通じて上記ベースポＩＪ２７及び
エミッタポリ２５に各々の金属電極２２．２３を蒸着し
てエミッタ−ベースが自己整合された構造のバイポーラ
トランジスタを製造するものである。
第二の方法は、第１図（Ｂ） に図示したようにスペ
ーサ２８′がエミッタ形成領域の側壁部から突出された
形態に形成したものである。
ーサ２８′がエミッタ形成領域の側壁部から突出された
形態に形成したものである。
ここでは、先にエミッタ形成領域を窒化膜又は酸化膜等
で遮蔽した後に、ベースポリ２７′を基板上に形成し、
酸化Ｍ２６′を形成した後に、Ｒ，Ｉ Ｅ方式で開口を
形成する。続いて、ポリシリコン２７′の内側壁の部分
を向かって中央の開口から直接スペーサ２８′の材料を
浸透させる。残りの部分２２′２３’ 、 ２４’ 、
２５’及び２６′は上述した第一の方法のような方法
で製造される。そして、改善されたＰＳＡバイポーラト
ランジスタについてより詳細ナモ（７）ハ多数人１：ヨ
ルＩＥＥＥ！ Ｖｏｌ、巳Ｄ−２７、Ｎａ３．１９８０
、 ＰＰ、 １３９０〜１３９４とｌ１ｏｌ、 ＥＤ
−３３、Ｎｉ１４．１９８６． ＰＰ。
で遮蔽した後に、ベースポリ２７′を基板上に形成し、
酸化Ｍ２６′を形成した後に、Ｒ，Ｉ Ｅ方式で開口を
形成する。続いて、ポリシリコン２７′の内側壁の部分
を向かって中央の開口から直接スペーサ２８′の材料を
浸透させる。残りの部分２２′２３’ 、 ２４’ 、
２５’及び２６′は上述した第一の方法のような方法
で製造される。そして、改善されたＰＳＡバイポーラト
ランジスタについてより詳細ナモ（７）ハ多数人１：ヨ
ルＩＥＥＥ！ Ｖｏｌ、巳Ｄ−２７、Ｎａ３．１９８０
、 ＰＰ、 １３９０〜１３９４とｌ１ｏｌ、 ＥＤ
−３３、Ｎｉ１４．１９８６． ＰＰ。
５２６〜５３１に開示されている。
しかし、このように作られたバイポーラトランジスタは
従来のＰＳＡ ）ランジスタに比べて動作特性面におい
ては注目に価する改善をもたらすが、エミッタ−ベース
間の最小の離隔手段であるスペーサの長さ又は幅が乾式
蝕刻の一種であるＲＩＥ方式によって決定されるので、
工程の調節が難しく、工程自体が複雑化し、工程途中に
、特に乾式蝕刻の段階でトランジスタ動作領域のシリコ
ンの表面が損傷を受けて素子の電気的な特性を悪化させ
る可能性がある。
従来のＰＳＡ ）ランジスタに比べて動作特性面におい
ては注目に価する改善をもたらすが、エミッタ−ベース
間の最小の離隔手段であるスペーサの長さ又は幅が乾式
蝕刻の一種であるＲＩＥ方式によって決定されるので、
工程の調節が難しく、工程自体が複雑化し、工程途中に
、特に乾式蝕刻の段階でトランジスタ動作領域のシリコ
ンの表面が損傷を受けて素子の電気的な特性を悪化させ
る可能性がある。
従って、本発明の目的は上記の諸問題を解決したＸＪバ
イポーラトランジスタの構造及びこれを製造する方法を
提供するものである。
イポーラトランジスタの構造及びこれを製造する方法を
提供するものである。
上記の目的を達成するための本発明のバイポーラトラン
ジスタによると、ＬＯＣＯ３工程のフィールド酸化時に
鳥唱現象によるフィールド酸化膜の一部がエミッタ−ベ
ース間の最小の間隔を維持するスペーサを構成すること
を特徴とする。又、その構造方法としては、 （ａ） 半導体基板のベツド酸化膜上のエミッタ形成
領域に相応する活性領域を順に積層されるシリコン窒化
膜と第１ポリシリコン層で遮蔽する段階と； （ｂ） Ｌ ＯＣＯＳ方法を利用してパッド酸化膜の
フィールド領域を酸化させる段階と； （ｃ） 反応性イオンエツチング方法によって上記の
フィールド酸化膜をエツチングして、後に形成されるエ
ミッタ及びベース間の最小の離隔手段であるスペーサを
形成する段階と； （ｄ） ベースに対応する第２ポリシリコン層を蒸着
し、上記第２ポリ／リコン層の内部に不純物のイオンを
注入した後に、その上に感光膜を塗布し、活性領域上に
蒸着されたベースの第２ポリシリコンをエツチングする
段階と：。
ジスタによると、ＬＯＣＯ３工程のフィールド酸化時に
鳥唱現象によるフィールド酸化膜の一部がエミッタ−ベ
ース間の最小の間隔を維持するスペーサを構成すること
を特徴とする。又、その構造方法としては、 （ａ） 半導体基板のベツド酸化膜上のエミッタ形成
領域に相応する活性領域を順に積層されるシリコン窒化
膜と第１ポリシリコン層で遮蔽する段階と； （ｂ） Ｌ ＯＣＯＳ方法を利用してパッド酸化膜の
フィールド領域を酸化させる段階と； （ｃ） 反応性イオンエツチング方法によって上記の
フィールド酸化膜をエツチングして、後に形成されるエ
ミッタ及びベース間の最小の離隔手段であるスペーサを
形成する段階と； （ｄ） ベースに対応する第２ポリシリコン層を蒸着
し、上記第２ポリ／リコン層の内部に不純物のイオンを
注入した後に、その上に感光膜を塗布し、活性領域上に
蒸着されたベースの第２ポリシリコンをエツチングする
段階と：。
（ｅ） 上記の（６）の過程を経て残りの第２ポリシ
リコン上に酸化膜を蒸着する段階と； （ｆ） 活性領域上に積層されたパッド酸化膜とシリ
コン窒化膜を除去したのちにエミッタに相応する第３ポ
リ／リコンを蒸着し、イオン注入法によって高濃度のエ
ミッタ領域を形成する段階と； （ｇ） 金属配線工程を利用してエミッタ及びベース
電極を形成する段階等で成されることを特徴とする。
リコン上に酸化膜を蒸着する段階と； （ｆ） 活性領域上に積層されたパッド酸化膜とシリ
コン窒化膜を除去したのちにエミッタに相応する第３ポ
リ／リコンを蒸着し、イオン注入法によって高濃度のエ
ミッタ領域を形成する段階と； （ｇ） 金属配線工程を利用してエミッタ及びベース
電極を形成する段階等で成されることを特徴とする。
本発明によると、エミッタとベースの間の最小の間隔が
ＬＯＣＯ３工程上において独特な鳥味現象を利用して容
易に得ることができるので、従来に比べて高速バイポー
ラトランジスタの製造がより簡単になる。又、素子の内
部抵抗と素子間のキャパシタンスが減少して高性能、安
定した電気的な特性を持つバイポーラトランジスタを得
ることができる。
ＬＯＣＯ３工程上において独特な鳥味現象を利用して容
易に得ることができるので、従来に比べて高速バイポー
ラトランジスタの製造がより簡単になる。又、素子の内
部抵抗と素子間のキャパシタンスが減少して高性能、安
定した電気的な特性を持つバイポーラトランジスタを得
ることができる。
以下、本発明の実施例である第２図〜第３図の図面を参
照して本発明の詳細な説明する。
照して本発明の詳細な説明する。
第２図には、本発明によって作られた高速バイポーラＮ
ＰＮ ）ランジスタのエミッタ−ベースカ自己整合され
た構造が図示されているが、ここではＬＯＣＯ３工程の
フィールド酸化時に鳥唱現象に因ってエミッタ領域１３
の近傍に示すフィールド酸化膜の一部がエミッタ−ベー
ス間の最小の間隔を維持するスペーサ８として使用され
ている。
ＰＮ ）ランジスタのエミッタ−ベースカ自己整合され
た構造が図示されているが、ここではＬＯＣＯ３工程の
フィールド酸化時に鳥唱現象に因ってエミッタ領域１３
の近傍に示すフィールド酸化膜の一部がエミッタ−ベー
ス間の最小の間隔を維持するスペーサ８として使用され
ている。
第３図（＾）〜第３図（６）の製造工程図を参照してよ
り詳しく説明すると、次のとおりである。
り詳しく説明すると、次のとおりである。
第３図（＾） はシリコン窒化膜（ＳｉＪｌ）４とポリ
シリコン層５によってエミッタ形成領域に相応する活性
領域を遮蔽したことを表した断面図である。
シリコン層５によってエミッタ形成領域に相応する活性
領域を遮蔽したことを表した断面図である。
これを具体的に説明すると、Ｐ−型シリコンウェハー表
面に砒素（＾Ｓ）をイオン注入した後に所定温度に拡散
させてＮ型エビタキンアル層（ｅｐｉｔａｘｉａｌｌａ
ｙｅｒ） ｌを成長させる。
面に砒素（＾Ｓ）をイオン注入した後に所定温度に拡散
させてＮ型エビタキンアル層（ｅｐｉｔａｘｉａｌｌａ
ｙｅｒ） ｌを成長させる。
その後に、上記Ｎ型エピタキシアル層１上に３００〜８
００人厚さのパッド酸化膜２を形成した後に、１〜５
Ｘｌ０１３の供与量（ｄｏｓｅ） で硼素（Ｂ）を注入
して所定厚さのＰ型エビタキンアル層３を形成する。
００人厚さのパッド酸化膜２を形成した後に、１〜５
Ｘｌ０１３の供与量（ｄｏｓｅ） で硼素（Ｂ）を注入
して所定厚さのＰ型エビタキンアル層３を形成する。
これから、基板上部の全面に１５００〜２０００人程度
の窒化シリ大島と２０００人程度０ポリシリコンを順に
蒸着し、写真蝕刻してエミッタが形成される活性領域の
部位に窒化膜４とポリシリコン層５を形成してこの二つ
の層４，５が遮蔽層の役割をすることにより、後の工程
においてトランジスタの活性領域を保護するようにする
。
の窒化シリ大島と２０００人程度０ポリシリコンを順に
蒸着し、写真蝕刻してエミッタが形成される活性領域の
部位に窒化膜４とポリシリコン層５を形成してこの二つ
の層４，５が遮蔽層の役割をすることにより、後の工程
においてトランジスタの活性領域を保護するようにする
。
第３図（Ｂ） はＬＯＣＯ３によるフィールド酸化工
程段階を図示したもので、活性領域遮蔽工程が終わった
第３図（＾）のサンプルで、シリコン窒化膜４で遮蔽さ
れた活性領域外のフィールド領域にフィールド酸化膜を
実施することによってパッド酸化膜２を４０００〜５５
００人厚さのフィールド酸化膜６で成長させる。
程段階を図示したもので、活性領域遮蔽工程が終わった
第３図（＾）のサンプルで、シリコン窒化膜４で遮蔽さ
れた活性領域外のフィールド領域にフィールド酸化膜を
実施することによってパッド酸化膜２を４０００〜５５
００人厚さのフィールド酸化膜６で成長させる。
この時、シリコン窒化膜４の縁部に近接した上記フィー
ルド酸化膜６の一部は鳥嘘現象によって鳥味状になり、
この部分がエミッタ−ベース間の離隔手段になる。又、
上記ポリシリコン層５は酸化膜（Ｓ１０□）７で変えて
後続工程のＲＹＥ時、窒化膜４及びパッド酸化膜２と共
に遮蔽層の役割をする。
ルド酸化膜６の一部は鳥嘘現象によって鳥味状になり、
この部分がエミッタ−ベース間の離隔手段になる。又、
上記ポリシリコン層５は酸化膜（Ｓ１０□）７で変えて
後続工程のＲＹＥ時、窒化膜４及びパッド酸化膜２と共
に遮蔽層の役割をする。
第３図（ｃ） は、完全なスペーサ８の形成段階を図
示したもので、上記ＬＯＣＯ３工程を通じて形成された
フィールド酸化膜６と酸化膜７を乾式蝕刻の一種である
反応性イオンエツチング（ＲＹＥ）技術によって鳥唸現
象のスペーサ８のみを残して蝕刻したものである。
示したもので、上記ＬＯＣＯ３工程を通じて形成された
フィールド酸化膜６と酸化膜７を乾式蝕刻の一種である
反応性イオンエツチング（ＲＹＥ）技術によって鳥唸現
象のスペーサ８のみを残して蝕刻したものである。
この時、形成されたスペーサ８の幅はフィールド酸化膜
６の厚さ等によって容易に調節し得る。
６の厚さ等によって容易に調節し得る。
第３図（０）は、第２ポリシリコンであるベースポリ９
の形成段階を図示したもので、スペーサ８を形成した上
記第３図（ｃ） のサンプル上に３０００〜５０００
人厚さのポリシリコン９を蒸着したのち、硼Ｓ （Ｂ）
を上記ポリシリコン層９の内部にイオン注入することに
より、上記のＰ型エピタキシアルＨ３の非活性領域を高
い不純物濃度を持つＰ゛外因性ベース領域として作って
やっでベース領域の直列抵抗を減少させる。
の形成段階を図示したもので、スペーサ８を形成した上
記第３図（ｃ） のサンプル上に３０００〜５０００
人厚さのポリシリコン９を蒸着したのち、硼Ｓ （Ｂ）
を上記ポリシリコン層９の内部にイオン注入することに
より、上記のＰ型エピタキシアルＨ３の非活性領域を高
い不純物濃度を持つＰ゛外因性ベース領域として作って
やっでベース領域の直列抵抗を減少させる。
続いて、ポリシリコン層９上に感光膜ＩＯを塗布したの
ち、活性領域上に蒸着されたポリシリコン層９を第３図
（Ｆ） の形態に蝕刻する。続いて、第３図（Ｅ）
に図示したように、非活性領域上に残っているポリシ
リコン９上にのみ酸化膜１１を蒸着する。
ち、活性領域上に蒸着されたポリシリコン層９を第３図
（Ｆ） の形態に蝕刻する。続いて、第３図（Ｅ）
に図示したように、非活性領域上に残っているポリシ
リコン９上にのみ酸化膜１１を蒸着する。
第１３図（Ｆ） は、第２ポリシリコンであるエミッ
タポリ１２及び高濃度のＮ型エミッタ領域１３の形成段
階を図示したもので、第３図（Ｅ） のサンプル上の
エミッタ領域にあるパッド酸化膜２と窒化膜４を除去し
た後に、２０００〜３０００人厚さのポリシリコンを蒸
着した後に、砒素イオンを５〜９ＸｌＯ”の供与量で注
入拡散させてＮ型エミッタ領域Ｉ３を形成する。上記の
過程の後にポリシリコンを写真蝕刻してエミッタポリ１
２を形成する。
タポリ１２及び高濃度のＮ型エミッタ領域１３の形成段
階を図示したもので、第３図（Ｅ） のサンプル上の
エミッタ領域にあるパッド酸化膜２と窒化膜４を除去し
た後に、２０００〜３０００人厚さのポリシリコンを蒸
着した後に、砒素イオンを５〜９ＸｌＯ”の供与量で注
入拡散させてＮ型エミッタ領域Ｉ３を形成する。上記の
過程の後にポリシリコンを写真蝕刻してエミッタポリ１
２を形成する。
第３図（Ｇ） は、エミッタ及びベース電極１５．１
６の形成段階を図示したもので、上記第３図（Ｆ） の
サンプル上に３０００〜４０００人程度のシリコン大島
膜＜５ｒａｘ）ヲ化学気相蒸！ ＜ＣＩ／Ｄ）して酸化
Ｉｌｌ ！ ４を形成した後に、エミッタ及びベース形
成部位を写真蝕刻してエミツタ窓（Ｗｉｎｄｏｗ）及び
ベース窓を形成した後、終りに上記の各々の窓を通じて
約８０００〜１２０００ 大島度の金属を蒸着してエミ
ッタ電極１５及びベース電極１６を形成すると、本発明
のＮＰＮバイポーラトランジスタが製作される。
６の形成段階を図示したもので、上記第３図（Ｆ） の
サンプル上に３０００〜４０００人程度のシリコン大島
膜＜５ｒａｘ）ヲ化学気相蒸！ ＜ＣＩ／Ｄ）して酸化
Ｉｌｌ ！ ４を形成した後に、エミッタ及びベース形
成部位を写真蝕刻してエミツタ窓（Ｗｉｎｄｏｗ）及び
ベース窓を形成した後、終りに上記の各々の窓を通じて
約８０００〜１２０００ 大島度の金属を蒸着してエミ
ッタ電極１５及びベース電極１６を形成すると、本発明
のＮＰＮバイポーラトランジスタが製作される。
上述の内容は本発明によるＮＰＮバイポーラトランジス
タの製作に限定して説明しているが、特許請求の範囲に
よってカバーされる技術的思想は同様な方法でＰＮＰバ
イポーラトランジスタにもまた適用可能である。
タの製作に限定して説明しているが、特許請求の範囲に
よってカバーされる技術的思想は同様な方法でＰＮＰバ
イポーラトランジスタにもまた適用可能である。
第１図（＾）及び第１図（Ｂ） は各々従来の多結晶
シリコン自己整合（Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ
−ａｌｉｇｎｅｄ：ＰＳ＾） バイポーラトランジスタ
のエミッタ−ベース構造を図示した断面図、第２図は本
発明によるバイポーラトランジスタのエミッタ−ベース
構造を図示した断面図、第３図（Ａ） 〜第３図（Ｇ
） は本発明による第２図のトランジスタを製造する
工程図を示したものである。 １；Ｎ型エピタキシアル層 ３：Ｐ型エビタキンアル層 ５；ポリシリコン層 ７；酸化膜 ９：ベースポリ ｌｌ：酸化膜 １３：エミッタ領域 １５：エミッタ電極 ２：パッド酸化膜 ４：窒化膜 ６：フィールド酸化膜 ８ニスペーサ ｌＯ；感光膜 １２：エミッタポリ １４：酸化膜 １６：ベース電極
シリコン自己整合（Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ
−ａｌｉｇｎｅｄ：ＰＳ＾） バイポーラトランジスタ
のエミッタ−ベース構造を図示した断面図、第２図は本
発明によるバイポーラトランジスタのエミッタ−ベース
構造を図示した断面図、第３図（Ａ） 〜第３図（Ｇ
） は本発明による第２図のトランジスタを製造する
工程図を示したものである。 １；Ｎ型エピタキシアル層 ３：Ｐ型エビタキンアル層 ５；ポリシリコン層 ７；酸化膜 ９：ベースポリ ｌｌ：酸化膜 １３：エミッタ領域 １５：エミッタ電極 ２：パッド酸化膜 ４：窒化膜 ６：フィールド酸化膜 ８ニスペーサ ｌＯ；感光膜 １２：エミッタポリ １４：酸化膜 １６：ベース電極
Claims (1)
- 【特許請求の範囲】 １、タブルポリシリコンによるエミッタ−ベース自己整
合構造のバイポーラトランジスタにおいて、 ＬＯＳＣＯＳ工程のフィールド酸化時に鳥喙現象による
フィールド酸化膜６の一部がエミッタ領域１３とベース
接触領域９との間の最小の間隔を維持するスペーサ８を
構成することを特徴とする高速バイポーラトランジスタ
。 ２、ダブルポリシリコンによるエミッタ−ベースが自己
整合された構造のバイポーラトランジスタ構造方法にお
いて、 （ａ）半導体基板のパッド酸化膜上のエミッタ形成領域
に相応する活性領域を順に積層されるシリコン窒化膜と
第１ポリシリコン層で遮蔽する段階と； （ｂ）ＬＯＣＯＳ方法を利用してパッド酸化膜のフィー
ルド領域を酸化させる段階と； （ｃ）反応性イオンエッチング方法によって上記のフィ
ールド酸化膜をエッチングして次に形成されるエミッタ
及びベース間の最小の離隔手段であるスペーサを形成す
る段階と； （ｄ）ベースに対応する第２ポリシリコン層を蒸着し、
上記第２ポリシリコン層の内部に不純物のイオンを注入
した後にその上に感光膜を塗布し、活性領域上に蒸着さ
れたベースの第２ポリシリコンをエッチバックする段階
と；（ｅ）上記（ｄ）の過程を経て残りの第２ポリシリ
コン上に酸化膜を蒸着する段階と； （ｆ）活性領域上に積層したパッド酸化膜とシリコン窒
化膜を除去した後にエミッタに相応する第３ポリシリコ
ンを蒸着し、イオン注入法によって高濃度のエミッタ領
域を形成する段階と； （ｇ）金属配線工程を利用してエミッタ及びベース電極
を形成する段階等からなることを特徴とする高速バイポ
ーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR12323 | 1988-09-23 | ||
| KR1019880012323A KR910005403B1 (ko) | 1988-09-23 | 1988-09-23 | 고성능 바이폴라 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109340A true JPH02109340A (ja) | 1990-04-23 |
| JPH0693459B2 JPH0693459B2 (ja) | 1994-11-16 |
Family
ID=19277971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171029A Expired - Fee Related JPH0693459B2 (ja) | 1988-09-23 | 1989-06-30 | 高速バイポーラトランジスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5162244A (ja) |
| JP (1) | JPH0693459B2 (ja) |
| KR (1) | KR910005403B1 (ja) |
| DE (1) | DE3919575C2 (ja) |
| FR (1) | FR2637418B1 (ja) |
| GB (1) | GB2223126B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2679379B1 (fr) * | 1991-07-16 | 1997-04-25 | Thomson Composants Militaires | Procede de fabrication de circuits integres avec electrodes tres etroites. |
| JP3191479B2 (ja) * | 1993-04-01 | 2001-07-23 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| DE102005021932A1 (de) * | 2005-05-12 | 2006-11-16 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise |
| US8017480B2 (en) * | 2006-06-13 | 2011-09-13 | Macronix International Co., Ltd. | Apparatus and associated method for making a floating gate cell in a virtual ground array |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
| US4437897A (en) * | 1982-05-18 | 1984-03-20 | International Business Machines Corporation | Fabrication process for a shallow emitter/base transistor using same polycrystalline layer |
| US4536950A (en) * | 1983-02-10 | 1985-08-27 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor device |
| EP0122004A3 (en) * | 1983-03-08 | 1986-12-17 | Trw Inc. | Improved bipolar transistor construction |
| DE3683183D1 (de) * | 1985-04-10 | 1992-02-13 | Fujitsu Ltd | Verfahren zum herstellen eines selbtsausrichtenden bipolartransistors. |
| DE3571366D1 (en) * | 1985-09-21 | 1989-08-10 | Itt Ind Gmbh Deutsche | Method of applying a contact to a contact area for a semiconductor substrate |
| US4686763A (en) * | 1985-10-02 | 1987-08-18 | Advanced Micro Devices, Inc. | Method of making a planar polysilicon bipolar device |
| US4746623A (en) * | 1986-01-29 | 1988-05-24 | Signetics Corporation | Method of making bipolar semiconductor device with wall spacer |
| EP0239652B1 (de) * | 1986-03-22 | 1991-07-24 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
| US4883772A (en) * | 1986-09-11 | 1989-11-28 | National Semiconductor Corporation | Process for making a self-aligned silicide shunt |
| EP0270703B1 (de) * | 1986-12-12 | 1991-12-18 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
| US4829015A (en) * | 1987-05-21 | 1989-05-09 | Siemens Aktiengesellschaft | Method for manufacturing a fully self-adjusted bipolar transistor |
| JPS6445165A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor device and manufacture thereof |
-
1988
- 1988-09-23 KR KR1019880012323A patent/KR910005403B1/ko not_active IP Right Cessation
-
1989
- 1989-05-31 US US07/358,023 patent/US5162244A/en not_active Expired - Lifetime
- 1989-06-14 FR FR8907861A patent/FR2637418B1/fr not_active Expired - Lifetime
- 1989-06-15 DE DE3919575A patent/DE3919575C2/de not_active Expired - Lifetime
- 1989-06-29 GB GB8914909A patent/GB2223126B/en not_active Expired - Lifetime
- 1989-06-30 JP JP1171029A patent/JPH0693459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3919575C2 (de) | 1994-02-17 |
| FR2637418A1 (fr) | 1990-04-06 |
| GB8914909D0 (en) | 1989-08-23 |
| US5162244A (en) | 1992-11-10 |
| GB2223126B (en) | 1992-09-23 |
| KR900005616A (ko) | 1990-04-14 |
| DE3919575A1 (de) | 1990-03-29 |
| FR2637418B1 (fr) | 1996-12-20 |
| JPH0693459B2 (ja) | 1994-11-16 |
| GB2223126A (en) | 1990-03-28 |
| KR910005403B1 (ko) | 1991-07-29 |
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