DE3919575A1 - Bipolartransistor und verfahren zu dessen herstellung - Google Patents

Bipolartransistor und verfahren zu dessen herstellung

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Description

Die Erfindung betrifft einen Bipolartransistor und ein Verfahren zu dessen Herstellung nach dem Oberbegriff des Patentanspruches 1.
Um eine halbleiterintegrierte Schaltung mit guten elektrischen Eigenschaften auszustatten, ist es im allgemeinen notwendig, die Eigenschaften hinsichtlich der Arbeitsgeschwindigkeit und des Leistungsverbrauches in einem besonderen Schaltkreisele­ ment, das die halbleiterintegrierte Schaltung bildet, zu stei­ gern. Insbesondere Bipolarelemente, die im großen Umfang in einem elektrischen oder elektronischen System mit hoher Ver­ arbeitungsgeschwindigkeit, wie einem Computer, einem Kommuni­ kationsgerät o.dgl. verwendet werden, sollen sowohl hinsicht­ lich der Größe der Bauelemente als auch hinsichtlich der Arbeitsgeschwindigkeit verbessert werden, da der Aufbau der­ artiger Systeme von Tag zu Tag komplizierter wird.
Um bei Bipolartransistoren eine höhere Packungsdichte, einen niedrigeren Leistungsverbrauch und eine erhöhte Geschwindigkeit zu erhalten, sollte weiterhin die Kapazität und der Widerstand zwischen den jeweiligen Einheiten verringert werden. Die Ver­ ringerung dieses Widerstandes und dieser Kapazität, die die Arbeitseigenschaften von Bipolartransistoren bestimmen, ist durch die Minimierung der Minimalentfernung zwischen Rand des Emitterbereiches und der Basiselektrode erreicht worden. Wegen der betreffenden Technik, die im Stand der Technik als PSA- Technik (selbstpositionierende Polysilizium-Technik) bekannt ist, und die eine Einheitentrennung mit einer Oxidschicht und einer Selbstpositionierung des Emitters und der Basis enthält, ist der mit diesem Prozess hergestellte Bipolartransistor auch als PSA-Bipolartransistor bezeichnet worden. Der Basiswider­ stand des Bipolartransistors, der seine Arbeitsseigenschaften beeinflußt, beruht auf dem Abstand zwischen dem Basiskon­ taktfenster zu dem Emitter und der intrinsischen Basis, an der die wesentliche Arbeit des Bipolartransistors ausgeführt wird. Es gibt jedoch wegen der Einschränkung, daß der Abstand zwischen dem Emitter-Layout-Metall und dem Basis-Layout-Metall einen geeigneten Wert einzunehmen hat, hinsichtlich der Ver­ ringerung der Bauteilfläche eine Grenze. Dies führt dazu, daß eine weitere Verringerung des Widerstandes und der Kapazität, die in dem Bipolartransistor selbst bestehen, im wesentlichen unmöglich ist und daß hinsichtlich der Verbesserung der Arbeitsgeschwindigkeit und Leistungsverbrauches keine Vorteile zu erwarten sind.
Ein unlängst zur Überwindung der erwähnten Probleme entwickel­ ter Bipolartransistor in selbstpositionierender Polysilizium­ technik besitzt einen Spacer, der ein in der Größe minimiertes Trennmittel enthält, das durch ein reaktives Ionenätzverfahren und ein selbstpositionierendes Emitter/ Basis-Verfahren gebil­ det wird, daß die überlappende Ausbildung des doppelten Poly­ siliziums verwendet.
Die nächsten zwei Verfahren finden im breiten Umfang Verwen­ dung, um einen Spacer herzustellen, der ein in der Größe mini­ miertes Trennmittel bildet.
Bei dem ersten Verfahren wird, wie dies in Fig. 1A dargestellt ist, ein Spacer (28) derart gebildet, daß er in die Seitenwand­ bereiche des Emitterbildungsgebietes eindringt. Genauer gesagt wird zunächst ein erstes Polysilizium (27) einer Basis auf die Oberfläche eines Substrates aufgebracht und eine Öffnung zum Schaffen einer den Emitter bildenden Gebietes angebracht. Anschließend wird eine Oxidschicht (26) zum Bedecken des ersten Polysiliziums (27) vorgesehen. Dann wird durch die Oxidschicht (26) ein Spacer (28) an den inneren Randbereichen des ersten Polysiliziums (27) mittels eines reaktiven Ionenätzverfahrens gebildet. Danach wird ein zweites Polysiliziums (25) eines Emitters auf die Öffnung für das Emitterbildungsgebiet aufgebracht und die ganze Oberfläche des Transistorgebietes wird von einer Oxidschicht (24) bedeckt. Nach Durchlaufen des Prozesses zur Bildung der Verbindungsfenster werden die jeweiligen Metallelektroden (22, 23) aufgebracht und durch die Verbindungsfenster mit dem zugeordneten ersten Polysiliziums (27) einer Basis und einem zweiten Polysiliziums (25) eines Emitters verbunden, um einen resultierenden Bipolartransistor zu schaffen, bei dem der Emitter und die Basis selbstausgerichtet sind.
Bei dem zweiten Verfahren wird der Spacer (28′) gebildet, um sich von den Seitenwandbereichen des Emittergebietes zu erhe­ ben. Dabei wird das Emittergebiet von einer Nitridschicht und/ oder einer Oxidschicht bedeckt, ein Polysilizium (27′) einer Basis auf die Oberfläche eines Substrates aufgebracht, danach wird eine Oxidschicht (26′) auf das Polysilizium (27′) einer Basis aufgebracht und dann mittels eines reaktiven Ionen­ ätzverfahrens eine Öffnung zum Festlegen des Emittergebietes eingebracht wird. Demgemäß wird ein Spacer (28′) gebildet, der direkt von der zentralen Öffnung gegen die inneren Randbereiche des Polysiliziums (27′) übertritt. Die übrigen Bereiche (22′, 23′, 24′, 25′ und 26′) werden auf die gleiche Weise wie beim ersten Beispiel hergestellt.
Weitere Einzelheiten eines solchen fortschrittlichen PSA-Bipo­ lartransistors werden in den Zeitschriften der IEEE TRANSAC- TIONS ON ELECTRON DEVICES, Vol. ED-27, Nr. 8, 1980, Seite 1390 bis 1394 und Vol. ED-33, Nr. 4, 1986, Seite 526 bis 531 etc. offenbart.
Obwohl diese nach den obigen Verfahren hergestellten Bipolar­ transistoren Verbesserungen gebracht haben, die gegenüber den früheren PSA-Bipolar-Transistoren erhöhter Aufmerksamkeit wert sind, ist jedoch, da die Länge oder die Breite des das größen­ minimierte Trennmittel bildenden Spacers durch einen reaktiven Ionenätzprozeß vom Trockenätztyp eingestellt werden muß, die Prozeßsteuerung schwierig und kompliziert und neigt dazu, die Siliziumoberfläche des aktiven Transistorgebietes zu zerstören und die elektrischen Eigenschaften des Bipolartransistorbau­ teiles zu verschlechtern.
Der Erfindung liegt die Aufgabe zugrunde, einen Bipolartransi­ stor mit hoher Arbeitsgeschwindigkeit und ein Verfahren zur Herstellung desselben vorzuschlagen, der in der Lage ist, die mit der herkömmlichen Technik verbundenen Probleme zu lösen.
Diese Aufgabe wird bei einem Bipolartransistor der eingangs genannten Art durch die Merkmale des Patentanspruches 1 gelöst. Weiterhin wird ein Verfahren zur Herstellung des erfindungs­ gemäßen Bipolartransistors vorgesehen.
Nach der vorliegenden Erfindung kann ein minimaler Zwischenraum zwischen dem Emitter und der Basis in einfacher Weise dadurch erreicht werden, daß beim LOCOS-Verfahren das spezielle BIRD′S- BEAK-Phänomen benutzt wird und demzufolge die Herstellung des Bipolartransistors mit hoher Arbeitsgeschwindigkeit gegenüber den herkömmlichen vereinfacht ist. Weiterhin sind der Innen­ widerstand des Bauteiles und die Kapazitäten zwischen den jeweiligen Bauteilen sehr verringert, wodurch hohe Leistung und sichere elektrische Eigenschaften des Bipolartransistors erzielt werden.
Die Erfindung wird weiter anhand der Zeichnungen erläutert. Es zeigen:
Fig. 1A, 1B Teilansichten des Emitter/Basis-Aufbaues eines herkömmlichen Bipolartransistors in selbstaus­ richtender Polysilizium-Technik,
Fig. 2 eine Teilansicht eines erfindungsgemäßen Bipolar­ transistors und
Fig. 3A bis G Teilansichten, die das Herstellungsverfahren des erfindungsgemäßen Bipolartransistors verdeut­ lichen.
In Fig. 2 ist ein Bipolar-Transistor mit hoher Arbeitsgeschwin­ digkeit und selbstausgerichteten Emitter und Basis gezeigt, bei dem ein Bereich der Feldoxidationsschicht, der in der Nähe des Emittergebietes (13) durch das BIRD′S BEAK-Phänomen während der Feldoxidation des LOCOS-Verfahrens herrührt, einen Spacer (8) bildet, um zwischen dem Emitter und der Basis einen minimalen Abstand zu erhalten.
Mit Bezug auf die Fig. 3A bis 3G wird nun ein Verfahren zur Her­ stellung des erfindungsgemäßen Bipolar-Transistors beschrieben.
Fig. 3A zeigt das Abschirmen des aktiven Gebietes mit einer Silizium-Nitridschicht (4) und einer Polysiliziumschicht (5), wobei das aktive Gebiet den Emitterbildungsbereich darstellt. Zunächst wird auf der Oberfläche eines Siliziumwafers vom (P-)-Typ eine Epitaxialschicht (1) vom N-Typ durch Arsenionen­ injektion und thermische Diffusion aufgewachsen. Dann wird eine deckende Oxidationsschicht (2) bis zu einer Dicke von 300 bis 800 Angström auf der Epitaxialschicht (1) vom N-Typ gebildet. An­ schließend wird Bor mit einer Dosis von 1 bis 5×1013 inji­ ziert, um eine Epitaxialschicht (3) vom P-Typ mit vorbestimmter Dicke zu erzeugen.
Nachfolgend werden der Reihe nach eine Siliziumnitridschicht von 1500 bis 2000 Angström Dicke und eine Polysiliziumschicht von 2000 Angström auf die gesamte Oberfläche des Substrates aufgebracht und mittels Fotolithographie geätzt, um eine aufgestockte Form einer Siliziumnidridschicht (4) und einer Polysiliziumschicht (5) zu erhalten, die dazu beiträgt, die vorstehend erwähnte aktive Schicht unter dem Transistor abzudecken und zu schützen.
Fig. 3B zeigt den Verfahrensschritt der Feldoxidation, der auf dem LOCOS-Verfahren basiert. In diesem Verfahrensschritt wird die Feldoxidation auf dem Feldgebiet mit Ausnahme des ge­ schützten aktiven, mit dem im Verfahrensschritt der Fig. 3A gegebenen Gebietes des Gegenstandes ausgeführt, wobei eine Feldoxidationsschicht (6) von 4000 bis 5500 Angström Dicke aufgewachsen wird. Während dieser Zeit wird ein Bereich der Feldoxidationsschicht (6), der an den Rändern der Silizium­ nitridschicht (4) angrenzt, im Hinblick auf das BIRD′S-BEAK- Phänomen deformiert. Der deformierte Bereich wird als Spacer wirken, der den Emitter von der Basis trennt. Weiterhin wird die Polysiliziumschicht (5) in eine Siliziumdioxidschicht (7) umgewandelt, welche zusätzlich zu der abdeckenden Oxidschicht (2) und der Siliziumnitridschicht (4) als eine Abdeck- und Schutzschicht wirkt, die während des nachfolgenden reaktiven Ionenätzverfahrens die aktive Schicht schützt.
In Fig. 3C ist ein Verfahrensschritt zum Vorbereiten des voll­ ständigen Spacers (8) gezeigt. Die mittels des in Fig. 3A ge­ zeigten LOCOS-Verfahrens gebildete Feldoxidationsschicht (6) wird bis auf den BIRD′S-BEAK-Spacer (8) mittels einer reaktiven Ionenätztechnik reduziert, wobei nur die Siliziumdioxidschicht (7) ebenfalls beseitigt wird. Die Weite des geätzten Spacers (8) kann leicht abhängig von der Dicke der Feldoxidations­ schicht (6) eingestellt werden. Der entstehende Spacer (8), der den Emitter von der Basis trennt, ist dazu geeignet, nur eine minimale Größe zu haben.
In Fig. 3D wird der Verfahrensschritt des Aufbringens einer der Basis entsprechenden Polysiliziumschicht (9) gezeigt, wobei eine Polysiliziumschicht (9) von 3000 bis 5000 Angström zunächst auf dem im Verfahrensschritt der Fig. 3C hergestellten Gegenstand aufgebracht wird. Ein Borion wird in die Polysili­ ziumschicht (9) injiziert, um das nicht aktive Gebiet der Epitaxialschicht (3) vom P-Typ in das extrinsische (P+) -Basis­ gebiet mit Verunreinigungen in hoher Konzentration umzuwandeln, wodurch der Widerstand des Basisgebietes verringert wird. Danach wird ein Fotoresist (10) auf die Polysiliziumschicht (9) aufgebracht und die Polysiliziumschicht (9), die auf der aktiven Schicht angeordnet ist, wird in die in Fig. 3E darge­ stellte Form zurückgeätzt.
Anschließend wird, wie dies in Fig. 3E gezeigt ist, eine Oxid­ schicht (11) lediglich auf der verbliebenen Polysiliziumschicht (9) des nicht aktiven Gebietes aufgebracht.
Fig. 3F zeigt einen Verfahrensschritt zum Anbringen einer als Schablone dienenden Polysiliziumschicht (12) und eines hoch­ konzentrierten Emittergebietes (13) vom N-Typ, durch welchen nach Entfernung der abdeckenden Oxidationsschicht (2) und der Siliziumnitridschicht (4) von dem in Fig. 3E gezeigten Gegen­ stand eine Polysiliziumschicht von 2000 bis 3000 Angström Dicke aufgebracht wird, ein Arsenion mit einer Dosis von 5 bis 9× 1015 in das aktive Gebiet injiziert wird, um ein Emittergebiet (13) vom N-Typ zu bilden, und durch welchen anschließend die als Schablone dienende Schicht (12) mittels Fotolithographie über der Polysiliziumschicht erhalten wird.
In Fig. 3G ist der Verfahrensschritt der Bildung der Emitter­ elektrode (15) und der Basiselektrode (17) mittels eines Metal­ lisierungsverfahren dargestellt. Hierbei wird auf dem in Fig. 3F dargestellten Gegenstand eine Siliziumdioxidschicht von 3000 bis 4000 Angström Dicke mittels eines chemischen Aufdampfver­ fahrens aufgebracht. Dann wird mittels Fotolithographie ein Emitterfenster und ein Basisfenster jeweils an den zugeordneten Emitterbildungsgebieten und Basisbildungsgebieten geschaffen. Schließlich wird durch selektive Metallisierung auf den jewei­ ligen Fenstern eine Schicht von 8000 bis 12 000 Angström Dicke zur Bildung der Emitterelektrode (15) und der Basiselektrode (16) aufgebracht, wodurch der erfindungsgemäß erwünschte NPN-Bipolartransistor erhalten wird.
Obwohl die vorstehenden Beschreibungen die Herstellung eines erfindungsgemäßen NPN-Bipolartransistors betreffen, ist die in den Ansprüchen beanspruchte technische Idee selbstverständlich ebenfalls auf die Herstellung von PNP-Bipolartransistoren an­ wendbar.

Claims (2)

1. Bipolartransistor mit hoher Arbeitsgeschwindigkeit und mit einem selbstpositionierten Emitter/Basis-Aufbau mit einem dazwischen befindlichen Spacer, dadurch gekennzeichnet, daß der Spacer aus einem Bereich einer Feldoxidationsschicht besteht, der durch das BIRD′S-BEAK-Phänomen während der Feldoxidation nach dem LOCOS-Verfahren gebildet worden ist.
2. Verfahren zur Herstellung eines Bipolartransistors gemäß Patentanspruch 1, mit:
  • a) einem Verfahrensschritt, bei dem auf einer ab­ deckenden Oxidschicht eines Halbleitersubstrates mit einer Siliziumnitridschicht ein aktives Gebiet aufeinanderfolgend aufgestockt wird, wobei das aktive Gebiet den Emitterbildungsbereich darstellt;
  • b) einem Verfahrensschritt, bei dem mittels eines LOCOS-Verfahrens eine Feldoxidationsschicht auf die abdeckende Oxidschicht oxidiert wird;
  • c) einem Verfahrensschritt, bei dem die Feld­ oxidationsschicht mittels eines reaktiven Ionen­ ätzverfahrens geäzt wird, um einen Spacer mit minimalem Abstand zwischen einem später herge­ stellten Emitter und einer Basis zu erhalten;
  • d) einem Verfahrensschritt, bei dem eine zweite Polysiliziumschicht einer Basis aufgebracht wird, in die zweite Polysiliziumschicht injiziert wird, ein Fotoresist darauf aufgebracht wird und die zweite Polysiliziumschicht einer Basis, die auf dem aktiven Bereich aufgestockt ist, zurückgeäzt wird;
  • e) einem Verfahrensschritt, bei dem eine Oxidschicht auf der nach dem Verfahrensschritt d) verbleibenden Schicht aufgebracht wird;
  • f) einem Verfahrensschritt, bei dem die abdeckende Oxidationsschicht und die Siliziumnitridschicht, die auf dem aktiven Gebiet aufgestockt sind, entfernt werden, und bei dem ein drittes Polysilizium aufgebracht wird und mittels eines Ioneninjektions­ verfahrens ein Emittergebiet hoher Konzentration gebildet wird; und
  • g) einem Verfahrensschritt, bei dem mit einem Metal­ lisierungsverfahren die Emitterelektrode und die Basiselektrode gebildet werden.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2679379B1 (fr) * 1991-07-16 1997-04-25 Thomson Composants Militaires Procede de fabrication de circuits integres avec electrodes tres etroites.
JP3191479B2 (ja) * 1993-04-01 2001-07-23 日本電気株式会社 バイポーラトランジスタの製造方法
DE102005021932A1 (de) * 2005-05-12 2006-11-16 Atmel Germany Gmbh Verfahren zur Herstellung integrierter Schaltkreise
US8017480B2 (en) * 2006-06-13 2011-09-13 Macronix International Co., Ltd. Apparatus and associated method for making a floating gate cell in a virtual ground array

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54128683A (en) * 1978-03-27 1979-10-05 Ibm Method of fabricating emitterrbase matching bipolar transistor
US4437897A (en) * 1982-05-18 1984-03-20 International Business Machines Corporation Fabrication process for a shallow emitter/base transistor using same polycrystalline layer
US4536950A (en) * 1983-02-10 1985-08-27 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor device
EP0122004A3 (de) * 1983-03-08 1986-12-17 Trw Inc. Aufbau eines Bipolartransistors
EP0199497B1 (de) * 1985-04-10 1992-01-02 Fujitsu Limited Verfahren zum Herstellen eines selbtsausrichtenden Bipolartransistors
DE3571366D1 (en) * 1985-09-21 1989-08-10 Itt Ind Gmbh Deutsche Method of applying a contact to a contact area for a semiconductor substrate
US4686763A (en) * 1985-10-02 1987-08-18 Advanced Micro Devices, Inc. Method of making a planar polysilicon bipolar device
US4746623A (en) * 1986-01-29 1988-05-24 Signetics Corporation Method of making bipolar semiconductor device with wall spacer
DE3680520D1 (de) * 1986-03-22 1991-08-29 Itt Ind Gmbh Deutsche Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor.
US4883772A (en) * 1986-09-11 1989-11-28 National Semiconductor Corporation Process for making a self-aligned silicide shunt
DE3683054D1 (de) * 1986-12-12 1992-01-30 Itt Ind Gmbh Deutsche Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor.
US4829015A (en) * 1987-05-21 1989-05-09 Siemens Aktiengesellschaft Method for manufacturing a fully self-adjusted bipolar transistor
JPS6445165A (en) * 1987-08-13 1989-02-17 Toshiba Corp Semiconductor device and manufacture thereof

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
CHIU, Kuang Yi et al: A Bird's Beak Free Local Oxidation Technology Feasible for VSLI Circuits Fabrication. In: IEEE Electron Devices, 1982, Vol. ED-29, Nr. 4, S. 536-540 *
JP 60-223 158 A. In: Patents Abstracts of Japan, 1986, Vol. 10, Nr. 75, E-390 *
JP 60-76 166 A. In: Patents Abstracts of Japan, 1985, Vol. 9, Nr. 216, E-340 *
JP 61-219 170 A. In: Patents Abstracts of Japan, 1987, Vol. 11, Nr. 59, E-482 *
JP 62-291 965 A. In: Patents Abstracts of Japan, 1988, Vol. 12, Nr. 189, E-616 *
NAKASHIBA, Hiroshi et al: An Advanced PSA Technology for High-Speed Bipolar LSI. In: IEEE Transactions on Electron Devices, 1980, Vol. ED-27, Nr. 8, S. 1390-1394 *

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Publication number Publication date
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KR900005616A (ko) 1990-04-14
GB2223126B (en) 1992-09-23
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