JPH02139939A - 化合物半導体電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速動作が可能な化合物半導体電界効果トラン
ジスタおよびその製造方法に関する。

（従来の技術） シリコンに代わる半導体として注目を集めているガリウ
ムヒ素（ＧａＡｓ）やインジウムリン（ＩｎＰ）などの
化合物半導体を用いた高速・高機能半導体装置およびそ
の集積回路の実用化が期待されている。例えば、　ＭＩ
Ｓ型電界効果トランジスタは、　ＭＥＳ型電界効果トラ
ンジスタに比べて優れた駆動特性を有する。なかでも、
エンハンスメント形の旧Ｓ型電界効果トランジスタは、
特に優れた駆動特性を有する。しかしながら、依然とし
てデバイスブロセス技術における問題点も多い。Ｍｉｓ
型電界効果トランジスタにおいては５例えば自己整合（
セルフアライメント）構造を形成するのが困難である。

従来、この種のＭＩＳ型電界効果トランジスタおよびそ
の製造方法としては次のような例がある（電気通信学会
技術報告、ＥＤ８５−６６）。まず、第２図（ａ）に示
すように、半絶縁性基板２１上の全面に、チャンネル領
域となるアンドープ半導体層２２と、ソース領域および
ドレイン領域となるｎ型半導体層２９とを順次形成する
。次いで、素子分離を行った後（第２図（ｂ））、チャ
ンネル領域直上のｎ型半導体層２９をエツチングにより
除去し、ソース領域２３およびドレイン領域２４を形成
する（第２図（Ｃ））。

そして、ゲート絶縁膜２５を堆積した後、リソグラフィ
ー技術を用いてゲート電極２６を形成しく第２図（ｄ）
）、さらにソース領域２３およびドレイン領域２４直上
のデー１縁膜２５を除去し、ソース電極２７およびドレ
イン電極２８をそれぞれ形成する（第２図（ｅ））。

（発明が解決しようとする課題） このように、エンハンスメント形の旧Ｓ型電界効果トラ
ンジスタを製造する場合には、ソース領域およびドレイ
ン領域となる一対のドープされた半導体層の間にゲート
電極を配置しなければならない。しかしながら、一対の
ドープされた半導体層とゲート電極との間に間隙が存在
すると、ゲート電極直下のチャンネル領域の抵抗が増大
し、動作速度が低下する。また、一対のドープされたド
ープされた半導体層とゲート電極との間の重なりが大き
いと、寄生電気容量が発生し、やはり動作速度が低下す
る。それゆえ、高速動作を達成するには、ソース領域お
よびドレイン領域とゲート電極とを整合させる必要があ
る。しかしながら、上述のような通常のマスクアライメ
ント方式では。

整合の精度に限界があり、特にサブミクロン領域のデバ
イス作成においては整合が非常に困難である。

他方、シリコンを用いた半導体装置のデバイスプロセス
技術として有用なイオン注入法を用いてセルフアライメ
ント構造を形成する試みもなされている。しかしながら
、化合物半導体では１例えば■族元素の蒸気圧が高いた
め、イオン注入後の熱処理による結晶性の回復が不充分
である。従って、このようなイオン注入法は、依然とし
て技術的に問題がある。

本発明は上記従来の問題点を解決するものであり、その
目的とするところは１セルフアライメント構造を有する
化合物半導体電界効果トランジスタおよびその製造方法
を提供することにある。

（課題を解決するための手段） 本発明の化合物半導体電界効果トランジスタは。

化合物半導体基板の上方に形成された一対の凸状のドー
プされた半導体層を有し、該ドープされた半導体層に挟
まれた領域に誘電体薄膜を介して導電膜が埋め込まれて
おり、そのことにより上記目的が達成される。

また９本発明の化合物半導体電界効果トランジスタの製
造方法は、化合物半導体基板の上方に一対の凸状のドー
プされた半導体層を形成する工程と、その後２表面全域
に誘電体薄膜を形成する工程と、該誘電体薄膜上に導電
膜を形成する工程と。

該導電股上に平坦化膜を形成する工程と、該平坦化膜お
よび該導電膜を非選択的にエツチングする工程とを包含
し、そのことにより上記目的が達成される。

本発明の化合物半導体電界効果トランジスタは。

化合物半導体基板の上方に形成された一対のドープされ
た半導体層に挟まれた領域（チャンネル領域上方の凹部
）に、誘電体薄膜を介して導電膜が埋め込まれたセルフ
アライメント構造を有する。

該凹部に埋め込まれた導電膜は次のようなエッチバック
平坦化法により形成される。まず、誘電膜上に上記凹部
の深さより厚い膜厚の導電膜を形成する。次いで、該導
電膜上に表面が平坦になるような条件下で、平坦化膜を
形成し、該平坦化膜および該導電膜を非選択的に（等し
いエツチングレートで）１表面の一部（上記の凸状のド
ープされた半導体層に対応する部分）に誘電体薄膜が現
れるまでエツチングする。その後、残存する平坦化膜お
よびトランジスタを形成する領域以外（不必要部分）の
導電膜は、必要に応じて除去される。

なお、不必要部分の導電膜は平坦化膜を形成する前に予
め除去しておいてもよい。

本発明における化合物半導体基板とは、少なくとも表面
に半絶縁形化合物半導体層を有する基板。

あるいはさらに該基板の表面全域または一部に材料およ
び不純物濃度の異なる半導体薄層を形成した基板を意味
する。ここで、化合物半導体としては、　ＩｎＰ、　Ｇ
ａＡｓ＋　ＩｎＧａＡｓなどが挙げられる。

上記のドープされた半導体Ｎ（例えば、ｎ型半導体層）
は、上記化合物半導体基板と同じ半導体材料でも異なる
半導体材料でもよい。ｎ型半導体層にドープされる不純
物としては２例えばシリコンまたは硫黄が用いられる。

不純物濃度は、好ましくはＩ　ＸＩＯ”〜Ｉ　ＸＩＯ”
ｃｍ−’、より好ましくは３　ＸＩＯ”ｃｍ−’程度で
ある。ドープされた半導体層の層厚は、好ましくは５０
０〜５０００人、より好ましくは３０００人程度である
。そして、上記のドープされた半導体層は、　ＭＯＣＶ
Ｄ法、　ＭＢＥ法、　ＬＰＥ法などにより基板の全面に
エピタキシャル成長させた後。

リソグラフィー技術を用いてエツチングすることにより
、一対の凸状部分が形成される。

上記の誘電体薄膜は、　ＭＩＳ型電界効果トランジスタ
のゲート絶縁膜として機能するものであり。

具体的には、　ＳｉＯ２膜、　５ｉＮＢＩｊ！、　ＰＳ
Ｇ膜、　ＰＮ膜、　Ａｌｚ（１＋膜などのアモルファス
絶縁膜、またはＧａＡｌＡｓ膜。

ＩｎＡｌＡｓ膜などの結晶性絶縁膜、あるいはこれらの
複合膜が用いられる。誘電体薄膜の膜厚は１００〜３０
００人が好ましい。

上記の導電膜としては、　ＡＩ、　Ｔｉ、　Ａｕ、　Ｗ
、　Ｍｏなどの金属あるいはこれらのシリサイドなどが
用いられる。導電膜の膜厚は一対のドープされた半導体
層に挟まれた凹部の深さと同一またはそれ以上である。

上記の平坦化膜としては、リンケイ酸ガラス（ＰＳＧ）
　、ボロンリンケイ酸ガラス（ＢＰＳＧ）などのりフロ
ー温度の低いアモルファス無機材料、あるいはポリイミ
ド、有機レジストなどの有機材料が用いられる。上記の
ような無機材料を用いて平坦化膜を形成するためには、
９００〜１０００”Ｃでリフローする必要があり、熱処
理に敏感な化合物半導体では欠陥が生ずる可能性がある
。従って、ポリイミド。

有機レジストなどの上記有機材料をスピンコードまたは
ディッピングなどにより均一に塗布する方が好ましい。

有機材料の粘度、固形分濃度、塗布回数、スピンコード
の回転数などを最適化することにより、平坦化膜表面の
平坦性が得られる。

本発明において、平坦化膜および導電膜を非選択的にエ
ツチングするとは１例えば反応性イオンエツチングを行
なう場合には、使用するガスの種類、ガスの混合比、ガ
ス圧、　ＲＦパワーなどを適切に選択することにより、
該平坦化膜および該導電膜のエツチングレートを等しく
シ２表面を平坦に保った状態で均一にエツチングを行な
うことを意味する。そして１表面に誘電体薄膜が現れた
段階でエツチングを停止することにより、一対の凸状の
ドープされた半導体層に挟まれた領域にのみ導電膜が埋
め込まれたセルフアライメント構造が得られる。ウェッ
トエツチングを行なう場合にも。

使用するエツチング溶液の組成＋１度、温度などの条件
を最適化することにより、均一にエツチングを行うこと
が可能である。エツチング後に残存する平坦化膜は、除
去するか、あるいはそのまま層間絶縁膜などとして使用
することができる。

（作用） 本発明においては、化合物半導体基板の上方に形成され
た一対の凸状のドープされた半導体層に挟まれた領域に
、誘電体薄膜を介して導電膜を埋め込むことにより、ソ
ース領域およびドレイン領域である該一対のドープされ
た半導体層と、ゲート電極である該導電膜とが整合して
形成される。

従って、チャンネル領域における抵抗および／またはソ
ース領域とゲート領域との間の電気容量が低減され、化
合物半導体電界効果トランジスタの高速動作が達成され
る。

（実施例） 以下に本発明の一実施例として、　ＩｎＰを半絶縁性基
板とする旧Ｓ型電界効果トランジスタ（旧５ＦＥＴ　）
およびその製造方法について説明する。

第１図（ａ）〜（６）は該ＭＩＳＦＥＴを製造する一連
の工程における特定の段階を示す断面図である。

まず、半絶縁性のＩｎＰ基板１上の全域に、チャンネル
領域となる２０００人のアンドープＩｎＰ層２と。

ソース領域およびドレイン領域となる３０００人のｎ型
１ｎＰ層９とを有機金属気相成長法（ＭＯＣＶＤ法）に
より連続的にエピタキシャル成長させた（第１図（ａ）
）。次いで、トランジスタを形成する領域以外のアンド
ープＩｎＰ層２およびｎ型１ｎＰ層９をエツチングによ
り除去し、素子分離を行った（第１図（ｂ））。このよ
うに分離されたアンドープＩｎＰ層２およびｎ型１ｎＰ
層９の中央部をエツチングにより３５００人だけ除去し
、第１図（Ｃ）に示すようにソース領域３およびドレイ
ン領域４を形成した。なお。

アンドープＩｎＰ層２の上部付近には、ｎ型１ｎＰ層９
から熱拡散したｎ型不純物が存在しているため。

アンドープＩｎＰ層２の上部付近を同時に除去すること
が必要である。ＩｎＰ　Ｎのエツチングには、臭素また
は硫酸を含有する溶液を用いた。

そして１表面全域にゲート絶縁膜となる１０００人の５
ｉＯｔ膜５を電子サイクロトロン共鳴プラズマＣｖＤ法
（ＥＣＲＰＣＶＤ法）により形成した。、：　（７）Ｉ
ＩｉＣＲＰＣＶＤ法は低温（室温〜４００℃）で良質な
ＳｉＯ□膜を堆積することができるため、　ＩｎＰ層の
損傷を防止することができる。次いで、　Ｓｉｎｇ膜５
上にゲート電極となる５０００人のモリブデンシリサイ
ド（ＭｏＳｉｘ　）膜１０をスパッタ蒸着法により蒸着
した。この際、　ＭｏＳｉｘ膜１０は、ソース領域３お
よびドレイン領域４の間における凹部の深さ（３５００
人）より厚く蒸着することが必要である。このように蒸
着したＭｏＳｉｘ膜ｌＯは、第１図（ｄ）に示すように
、該凹部の幅よりも広い形状になるようにエツチングし
た。該凹部の幅より広い形状にするのは、エツチングの
際のパターンシフトにより、該凹部内のＭｏＳｉｘが除
去されるのを防止するためである。

次いで１表面全域にポリイミド（粘度１００　ｃｐｓ。

固形分３５％）を、２．３μｍの厚さにスピンコードし
、ベーキング（２００’Ｃにて１時間）することにより
ポリイミド平坦化膜１１を形成した（第１図（ｅ））。

ＣＦ４および０□の混合ガスを用いた反応性イオンエツ
チングによりポリイミド平坦化膜１１およびＭｏＳｉｘ
膜１０を均一にエッチバックした。この際、混合ガスの
混合比、ガス圧などを適切に調節することにより、ポリ
イミド平坦化膜１１およびＭｏＳｉｘ膜１０のエツチン
グレートを等しくすることができる（固体素子材料コン
ファレンス予稿集、　１９８７年、　ｐ、４３５）。

また、このような混合ガスを用いた場合、　ＳｉＯ□膜
５のエツチングレートはポリイミド平坦化膜１１および
ＭｏＳ　ｉに膜ｌＯのエツチングレートの約５分の１と
なり、該Ｓｉｎ、膜５はエツチングを停止させる役割を
果たす。従って、ソース領域３およびドレイン領域４上
の５ｉＯｚ膜５が表面に現れた時点でエツチングを停止
することにより、第１図（ｆ）に示すように、ソース領
域３およびドレイン領域４で挟まれた凹部にゲート電極
６が埋め込まれた構造が得られる。

残存するポリイミド平坦化膜１１を除去した後。

ソース領域３およびドレイン領域４上のＳｉＯ□膜５の
一部をエツチングにより除去してコンタクト用の孔を開
口し、リフトオフ法によりＡｕＧｅ−Ｎｉ−Ａｕを堆積
してそれぞれソース電極７およびドレイン電極８を形成
した（第１図＠）。最後に、水素雰囲気中で３００°Ｃ
にて３０分間アニールを行なうことにより、　ＩｎＰ　
ＭＩＳＦＥＴを完成した。

このようにして得られたＩｎＰ旧５ＦＥＴの電気的特性
は良好であり、特にチャンネル領域における抵抗、およ
びゲート領域とソース領域との間の電気容量が低減する
ことにより、高速動作性が向上した。

（発明の効果） 本発明によれば、一対の凸状のドープされた半導体層に
挟まれた領域に誘電体薄膜を介して導電膜を埋め込むこ
とにより、該一対のドープされた半導体層と該導電膜と
の間に間隙や重なりのない化合物半導体電界効果トラン
ジスタが得られる。

このような化合物半導体電界効果トランジスタは。

導電股下における半導体層の抵抗および／または導電膜
とドープされた半導体層との間の電気容量が低減され、
高速動作が可能となる。従って２本発明の化合物半導体
電界効果トランジスタは、高速動作業子として有用であ
る。また９本発明の製造方法は、特に化合物半導体を用
いた高速・高機能半導体装置およびその集積回路の実用
化に大きく貢献する。

４、　′　　の　　　なｉ′ｕ 第１図（ａ）〜（匂は本発明の一実施例であるＩｎＰ旧
５ＦＥＴの製造における特定段階の断面図、第２図（ａ
）〜（ｅ）は従来のＭＩＳＦＥＴの製造における特定段
階の断面図である。

１．２１・・・半絶縁性１ｎＰ基板、２．２２・・・ア
ンドープＩｎＰ層（チャンネル領域）、３．２３・・・
ソース領域、４．２４・・・ドレイン領域、５．２５・
・・５ｉ０２膜（ゲート絶縁膜）、６・・・ゲート電極
（ＭｏＳｉｘ）、　　７．２７−ソース電極（ＡｕＧｅ
−Ｎｉ−Ａｕ）＋　　８＋　２８・・・ドレイン電極（
ＡｕＧｅ−Ｎｔ−Ａｕ）＋　９　、２９−　ｎ型ＩｎＰ
層、　１０−ＭｏＳｉｘ膜、１１・・・ポリイミド平坦
化膜、２６・・・ゲート電極（八ｌ）。

以上

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板の上方に形成された一対の凸状の
   ドープされた半導体層を有する化合物半導体電界効果ト
   ランジスタであって、 該ドープされた半導体層に挟まれた領域に誘電体薄膜を
   介して導電膜が埋め込まれている、化合物半導体電界効
   果トランジスタ。 ２、化合物半導体基板の上方に形成された一対の凸状の
   ドープされた半導体層に挟まれた領域に、誘電体薄膜を
   介して導電膜が埋め込まれている、化合物半導体電界効
   果トランジスタの製造方法であって、 化合物半導体基板の上方に一対の凸状のドープされた半
   導体層を形成する工程と、 その後、表面全域に誘電体薄膜を形成する工程と、 該誘電体薄膜上に導電膜を形成する工程と、該導電膜上
   に平坦化膜を形成する工程と、 該平坦化膜および該導電膜を非選択的にエッチングする
   工程と、 を包含する化合物半導体電界効果トランジスタの製造方
   法。