JPH07142742A - ＧｅＳｉ／Ｓｉ／ＳｉＯ２ヘテロ構造を形成する方法、ならびに該構造を有するＳＩＭＯＸ素子及び集積回路 - Google Patents

ＧｅＳｉ／Ｓｉ／ＳｉＯ２ヘテロ構造を形成する方法、ならびに該構造を有するＳＩＭＯＸ素子及び集積回路

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JPH07142742A
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Abstract

(57)【要約】 【目的】 低移動度の、単結晶シリコンなどの単結晶材
料からなる部分へＧｅなどの移動度向上の種が注入され
ることによってＧｅxＳｉ1-x／Ｓｉヘテロ構造など、移
動度が向上されたヘテロ構造を規定する製造方法を提供
する。 【構成】 本発明のＧｅＳｉ／Ｓｉ／ＳｉＯ2ヘテロ構
造を製造する方法は、（ａ）単結晶Ｓｉ基板１１ａ及び
１１ｂを用意する工程と、（ｂ）ＧｅＳｉ領域５１４ａ
及び５１４ｂの上層であるＳｉキャップ５１６ａ及び５
１６ｂを残したまま、Ｓｉ基板１１ａ内にＧｅＳｉ領域
５１４ａ及び５１４ｂを規定する工程であって、Ｓｉキ
ャップ５１６ａ及び５１６ｂが単結晶基板の一体的一部
である工程と、（ｃ）Ｓｉキャップ５１６ａ及び５１６
ｂの一部を酸化してＧｅＳｉ／Ｓｉ／ＳｉＯ2ヘテロ構
造を生成する工程とを包含する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に半導体装置の
製造に関する。特に、本発明は、シリコンのキャリア移
動度よりも大きなキャリア移動度を有するＧｅＳｉ又は
他の移動度向上材料と組み合わせて高品質の絶縁体を形
成する方法に関する。
【０００２】
【従来の技術】本願の譲渡人に譲渡された以下の同時係
属米国特許出願が本願に関連しており、それらの開示は
本明細書において援用されている。
【０００３】（Ａ）米国特許出願第07/861、141号、Tats
uo Nakatoによって1992年３月31日に出願された「GRADE
D IMPLANTATION OF OXYGEN AND/OR NITROGEN CONSTITUE
NTSTO DEFINE BURIED ISOLATION REGION IN SEMICONDUC
TOR DEVICES」。
【０００４】（Ｂ）米国特許出願第08/028,832号、Tats
uo Nakatoによって1993年３月10日に出願された「PIN-H
OLE PATCH METHOD FOR IMPLANTED DIELECTRIC LAYE
R」。
【０００５】（Ｃ）米国特許出願第08/049,735号、Shen
g Teng Hsu及びTatsuo Nakatoによって1993年４月20日
に出願された「Ge-Si SOI MOS TRANSISTOR AND METHOD
OF FABRICATING SAME」。
【０００６】以下の文献が本願に関連しており、本明細
書において援用されている。
【０００７】（ａ）S. Verdonckt-Vandebroek et al (I
BM), "Design Issues for SiGe hetero-junction FET
s," IEEE 1991, pp 425-434（全引用文は公知ではな
い）。
【０００８】（ｂ）E. Murakami et al. "Strain-Contr
olled Si-Ge Modulation-doped FETwith Ultrahigh Hol
e Mobility," IEEE Electron Device Letters, Vol. 1
2, No. 2, February 1991。
【０００９】（ｃ）S. S. Iyer et al., "A Gate-Quali
ty Dielectric System for SiGe Metal-Oxide-Semicond
uctor Device," IEEE Electron Device Letters, Vol.
12,No. 5, May 1991。
【００１０】（ｄ）P. M. Garone et al., "Hole Confi
nement in MOS-Gated GexSi1-x/SiHeterostructures,"
IEEE Electron Device Letters, Vol. 12, No. 5, May
1991。
【００１１】（ｅ）C. R. Selvakumar et al., "SiGe-C
hannel M-MOSFET By Germanium Implantation" IEEE El
ectron Device Letters, Vol. 12, No. 5, August 199
1。
【００１２】（ｆ）A. R. Srivatas et al., "Nature o
f Interfaces and Oxidation Processes in Ge+ Implan
ted Si," J. Appl. Physics 65(10) 15 May 1989, pp 4
028-4032。
【００１３】シリコン（Ｓｉ）は半導体装置を製造する
ためのバルク材料として共通に選択される。この選択
は、ゲルマニウム（Ｇｅ）などの他の材料のほうが、よ
り高い電子及び正孔移動度を一般に示すという事実にも
かかわらず行われる（Ｇｅにおける電子及び正孔移動度
はＳｉの移動度の約３〜５倍である）。
【００１４】シリコンの遅い電荷移動度をＧｅなどの高
移動度材料のより速い電荷移動度に置き換えるための実
用的な方法が発見されれば、シリコンをベースとした集
積回路の性能は飛躍的に改善されるであろう。
【００１５】
【発明が解決しようとする課題】残念なことに、これは
容易には達成されない。Ｇｅにもそれなりの問題がある
のでＧｅを単純にＳｉに置き換えることは不可能であ
る。Ｇｅは、熱伝導性が比較的悪く、リーク電流が比較
的高いという欠点を有している。Ｇｅは、その酸化物Ｇ
ｅＯ2の耐電圧が非常に低いので実際には絶縁体として
働くことができないという問題も有している。
【００１６】ＳｉＯ2などのより良好な絶縁体をＧｅ含
有材料からなる層（例えばＳｉＧｅヘテロ層）と混合す
るという試みは、シリコン酸化物（例えばＳｉＯ2）と
Ｇｅ及びＧｅxＳｉ1-xなどの材料との間の界面において
高濃度界面状態が形成される傾向があるという問題を有
している。この高濃度界面状態は電子／正孔の移動度を
低くするという欠点を有する。
【００１７】界面状態に関する問題を低減させるため
に、ＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2からなる３層ヘテロ
構造が提案されている（例えば、前述の著作 S. Verdon
ckt-Vandebroek et al (IBM), "Design Issues for SiG
e hetero-junction FETs," IEEE 1991を参照のこと）。
【００１８】３層ヘテロ構造のＧｅxＳｉ1-x部分は、電
子及び正孔の移動度がより高いので有利に用いられる。
Ｓｉ部分はＳｉＯ2誘電体材料との界面での界面状態を
低下させる能力のために用いられる。
【００１９】しかしながら、上記３層の提案は、Ｇｅx
Ｓｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造を生成するために比
較的複雑でコストのかかる製造方法、例えばＧｅxＳｉ
1-x／Ｓｉ層の高真空ＣＶＤ又はエピタキシャル成長を
用いるという問題を伴う（前述の論文C. R. Selvakumar
et al.による"SiGe-Channel M-MOSFET By Germanium I
mplantation" IEEE 1991を参照のこと）。
【００２０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、低移動度の、
単結晶シリコンなどの単結晶材料からなる部分へＧｅな
どの移動度向上の種が注入されることによってＧｅxＳ
ｉ1-x／Ｓｉヘテロ構造など、移動度が向上されたヘテ
ロ構造を規定する製造方法を提供することである。
【００２１】
【課題を解決するための手段】本発明の方法は、比較的
低い第１のキャリア移動度を有する第１の半導体材料か
らなる基板において、比較的高いキャリア移動度を有す
る伝導性領域と絶縁体との組み合わせを製造する方法で
あって、該低移動度の第１の半導体材料の第１の部分へ
移動度を向上させる種を注入することにより、該第１の
半導体材料の該第１のキャリア移動度よりも実質的に高
い第２のキャリア移動度を有する第２の半導体材料から
なる第２の領域へ該第１の領域を変える工程、及び該第
２の領域から間隔をおいて離れた該低移動度の第１の半
導体材料の一部を酸化することにより、（１）該移動度
を向上させる種が注入された該第２の領域、（２）該低
移動度の第１の半導体材料から実質的に変化しないまま
である第３の領域、及び（３）該低濃度の半導体材料の
該酸化された部分が、この順序で形成された３層を有す
るヘテロ構造を生成する工程を包含しており、このこと
により上記目的が達成される。
【００２２】前記低移動度の半導体材料を単結晶とし、
前記移動度を向上させる種を注入する前記工程の後で該
低移動度の半導体材料をアニールすることにより、該移
動度を向上させる種を注入する該工程により該単結晶の
結晶構造に起こったダメージを実質的に修復することを
さらに包含することもできる。
【００２３】前記移動度を向上させる種が注入された前
記領域を、所望の導電型を有するドーパントでドープす
ることをさらに包含することもできる。
【００２４】前記移動度を向上させる種を注入する前記
工程の後に、該移動度を向上させる種と前記第２の領域
の前記低移動度の半導体材料とを化学的に結合させるこ
とにより、該移動度を向上させる種及び該低移動度の半
導体材料の化合物であって、該低移動度の半導体材料よ
りも比較的高いキャリア移動度を有する化合物を生成す
ることもできる。
【００２５】他の局面によれば、本発明の方法は、Ｇｅ
xＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造を製造する方法で
あって、Ｓｉ基板を用意する工程と、該Ｓｉ基板へＧｅ
を注入することにより、上にＳｉキャップを残したまま
該Ｓｉ基板内にｘがゼロよりも大きく１よりも小さい値
であるＧｅxＳｉ1-xを規定する工程と、該Ｓｉキャップ
の一部を酸化することにより、該ＧｅxＳｉ1-x／Ｓｉ／
ＳｉＯ2ヘテロ構造を生成する工程とを包含しており、
このことにより上記目的が達成される。
【００２６】前記Ｇｅを注入する工程が、前記基板の上
部表面を介して該基板の上部表面から第１の深さ範囲へ
所望の濃度のＧｅイオンを注入すること、及び該注入さ
れたＧｅを近隣のＳｉと化学的に結合させるように該基
板をアニールすることを包含することもできる。
【００２７】前記所望の濃度のＧｅイオンを注入する前
記工程が、約４０ＫｅＶから２００ＫｅＶの範囲の注入
エネルギーを用いて該Ｇｅイオンを注入することを包含
することもできる。
【００２８】前記所望の濃度のＧｅイオンを注入する前
記工程の該所望の濃度を、平方センチ当たり約１×１０
16から１０×１０16個のＧｅ原子の範囲とすることもで
きる。
【００２９】前記アニールする工程が、前記注入された
Ｇｅを近隣のＳｉと化学的に結合させるため、及び前記
基板の前記表面を介して前記所望の濃度のＧｅイオンを
注入する前記工程による前記Ｓｉキャップの結晶構造へ
のダメージを実質的に修復するために十分な時間の間ア
ニール温度を維持することを包含することもできる。前
記アニール温度を、約１１００℃とすることもできる。
【００３０】前記十分な時間を約３０分とすることもで
きる。
【００３１】前記第１の深さ範囲を、前記基板の前記上
部表面から下の２０オングストロームから６０オングス
トロームに等しいか或いはその範囲内とすることもでき
る。前記Ｓｉ基板を単結晶とすることもできる。
【００３２】前記方法が、注入によって、前記ＧｅxＳ
ｉ1-x領域の下に位置する絶縁性／誘電体層を形成する
工程をさらに包含することもできる。
【００３３】前記注入によって絶縁性／誘電体層を形成
する前記工程が、前記基板の上部表面を介して該基板の
上部表面から下の第１の深さ範囲への所望の濃度の酸素
イオン及び／又は窒素イオンの第１の注入、及び該注入
された酸素及び／又は窒素を近隣のＳｉと化学的に結合
させるための該基板の第１のアニールを包含することも
できる。
【００３４】前記所望の濃度の酸素イオン及び／又は窒
素イオンの第１の注入工程が、約２０ＫｅＶから２２０
ＫｅＶの範囲の注入エネルギーを用いて該酸素イオン及
び／又は窒素イオンを注入することを包含することもで
きる。
【００３５】前記所望の濃度の酸素イオン及び／又は窒
素イオンの第１の注入工程の該所望の濃度を、平方セン
チ当たり約２×１０17から２０×１０17個の酸素原子及
び／又は窒素原子の範囲とすることもできる。
【００３６】前記第１アニールの工程が、前記注入され
た酸素及び／又は窒素を近隣のＳｉと化学的に結合させ
るために十分な時間であって、前記基板の前記上部表面
を介した前記所望の濃度の酸素イオン及び／又は窒素イ
オンの第１の注入工程による前記Ｓｉキャップの結晶構
造へのダメージを実質的に修復するために十分な時間の
間、第１のアニール温度を維持することを包含すること
もできる。
【００３７】前記Ｇｅを注入する工程が、前記第１の注
入の後の、前記基板の上部表面を介した該基板の上部表
面から下の第２の深さ範囲への所望の濃度のＧｅイオン
の第２の注入及び、前記第１のアニールの後の、該注入
されたＧｅを近隣のＳｉと化学的に結合させるための第
２のアニールを包含することもできる。
【００３８】前記所望の濃度のＧｅイオンの第２の注入
工程が、約４０ＫｅＶから２００ＫｅＶの範囲の注入エ
ネルギーを用いて該Ｇｅイオンを注入することを包含す
ることもできる。
【００３９】前記所望の濃度のＧｅイオンの第２の注入
工程の該所望の濃度を、平方センチ当たり約１×１０16
から１０×１０16個のＧｅ原子の範囲とすることもでき
る。前記第２アニールの工程が、前記注入されたＧｅを
近隣のＳｉと化学的に結合させるために十分な時間であ
って、前記基板の前記表面を介して前記所望の濃度のＧ
ｅイオンを注入する前記工程による前記Ｓｉキャップの
結晶構造へのダメージを実質的に修復するために十分な
時間の間、アニール温度を維持することを包含すること
もできる。
【００４０】さらに他の局面によれば、本発明の集積回
路は、比較的低い第１のキャリア移動度を有する第１の
半導体材料からなり、上部表面を有している基板と、該
基板に注入され、該基板の上部表面から下の第１の深さ
に位置する第１の絶縁層と、該基板上部表面に形成され
た第２の絶縁層と、移動度を向上させる種を該基板に注
入することによって形成される１つ以上の移動度を向上
された領域であって、それぞれが、該基板の上部表面か
ら下の第２の深さに位置し、該第２の絶縁層とは間隔を
おいて離れている１つ以上の移動度を向上された領域
と、を備えた集積回路であって、該第２の深さは該第１
の深さよりも浅く、該１つ以上の移動度を向上された領
域のそれぞれが、該第１の半導体材料の該比較的低い第
１のキャリア移動度よりも実質的に高い第２のキャリア
移動度を有する第２の半導体材料からなるように構成さ
れており、このことにより上記目的が達成される。
【００４１】前記第１の絶縁層の上に形成された複数の
実質的に絶縁されたメサをさらに備えており、該メサの
うち少なくとも１つが前記１つ以上の移動度を向上され
た領域のうち少なくとも１つを含むように構成すること
もできる。
【００４２】ソース領域、ドレイン領域及びゲート電極
をさらに備えており、該ソース領域及びドレイン領域が
前記移動度を向上された領域のうち１つの両側にそれぞ
れ配置されており、該ゲート電極が該１つの移動度を向
上された領域の上に前記第２の絶縁層の上方に位置して
該１つの移動度を向上された領域が高移動度チャネルを
規定する電界効果トランジスタを規定することもでき
る。
【００４３】さらに他の局面によれば、本発明のＳＩＭ
ＯＸ素子は、基板の上部表面を有する単結晶シリコン基
板と、該基板の上部表面から下の第１の深さに位置する
注入された絶縁層と、注入によって形成され、該基板の
上部表面から下の該第１の深さよりも小さい第２の深さ
に位置する１つ以上の埋め込みＧｅxＳｉ1-x領域と、該
埋め込みＧｅxＳｉ1-x領域に隣接するように位置する１
つ以上のＳｉ領域であって、該単結晶シリコン基板の一
体的一部であるＳｉ領域と、該１つ以上のＳｉ領域とは
隣接するように位置するが、該埋め込みＧｅxＳｉ1-x領
域とは間隔をおいて離れている酸化層とを備えており、
このことにより上記目的が達成される。前記埋め込みＧ
ｅxＳｉ1-x領域のＧｅ濃度が前記隣接するＳｉ領域から
距離的に離れるにつれて減少するようにすることもでき
る。
【００４４】前記埋め込みＧｅxＳｉ1-x領域のＧｅ濃度
が２５原子％から１５原子％の範囲で単減少するように
することもできる。
【００４５】前記酸化層が絶縁されたゲートの電界効果
トランジスタのゲート絶縁体を規定することもできる。
【００４６】
【作用】Ｇｅ注入は、ＧｅxＳｉ1-x／Ｓｉヘテロ構造の
Ｓｉ部分の付近では高濃度（例えば２５％）、Ｓｉ部分
から遠ざかるほど濃度が低くなるように濃度に段階をつ
けることが好ましい。
【００４７】ヘテロ構造の移動度を向上された部分（例
えばＧｅxＳｉ1-x部分）と隣接するＳｉ（例えば上層の
Ｓｉキャップ）との接合は、ＧｅxＳｉ1-x／ＳｉＯ2接
合に見られた界面状態の問題を有していない界面を規定
する。ＳｉxＳｉ1-x／Ｓｉ接合から遠い位置にあるＧｅ
xＳｉ1-x／Ｓｉヘテロ構造のシリコン部分を酸化して高
品質の誘電体を形成する。この誘電体は、移動度を向上
された部分（例えばＧｅxＳｉ1-x部分）からは単結晶シ
リコンの領域によって離されており、これによってＧｅ
xＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造が形成される。Ｇ
ｅxＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造のＳｉ部分は、
Ｇｅを注入した最初の単結晶単構造の一部であるので、
Ｓｉ部分は望ましくない積層欠陥を通常は有さないまま
である。積層欠陥を防止することによって改善された素
子性能が得られる。
【００４８】本発明によるＧｅＳｉ／Ｓｉ／ＳｉＯ2ヘ
テロ構造を製造する方法は、（ａ）単結晶Ｓｉ基板を用
意する工程と、（ｂ）ＧｅxＳｉ1-x領域の上層であるＳ
ｉキャップを残したまま、Ｓｉ基板中へ所望の濃度のＧ
ｅを注入することによって基板内にＧｅxＳｉ1-x領域を
規定する工程と、（ｃ）Ｓｉキャップの上部を酸化して
ＧｅＳｉ／Ｓｉ／ＳｉＯ2ヘテロ構造を生成する工程と
を包含しており、ＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2のＳｉ
部分はＧｅを注入した最初の単結晶Ｓｉ基板の一部であ
る。
【００４９】本発明による構造は、（ａ）最上面を有す
る単結晶シリコン基板と、（ｂ）基板の最上面から下の
第１の深さで位置する注入された絶縁体／誘電体層と、
（ｃ）注入によって形成され基板の最上面から下の第１
の深さよりも浅い第２の深さで位置する１つ以上の埋め
込みＧｅxＳｉ1-x領域と、（ｄ）埋め込みＧｅxＳｉ1-x
領域の上方に位置する１つ以上のＳｉ領域であって、単
結晶シリコン基板の一体的一部であるＳｉ領域とを備え
ている。
【００５０】本発明による方法は、（ａ）Ｇｅなどの移
動度を向上させる種を単結晶Ｓｉなどの低移動度の第１
の半導体材料へ注入することによって、第１の半導体材
料の第１のキャリア移動度よりも実質的に高い第２のキ
ャリア移動度を有する第２の半導体材料（ＳｉＧｅ）か
らなる第２の領域へ第１の領域を変える工程及び、
（ｂ）第２の領域から離れている低移動度の第１の半導
体材料（Ｓｉ）の一部を酸化することによって、（１）
移動度を向上させる種（Ｇｅ）を注入した第２の領域、
（２）低濃度の第１の半導体材料から実質的に形成され
たままである第３の領域、及び（３）低濃度半導体材料
の酸化部分の３つの層をこの順番で有するヘテロ構造を
生成する工程とを包含している。
【００５１】
【実施例】図１では、本発明の第１の製造工程１０１に
おいて、酸素及び／又は窒素イオン１０が約２×１０17
から２０×１０17個（原子）／ｃｍ2のドープ濃度で約
２０ＫｅＶから２２０ＫｅＶの範囲から選択される１つ
以上の注入エネルギーを用いて単結晶シリコン基板（ウ
エハ）１１へ注入される。これによって図示される構造
１００を生成する。構造１００において、所望の厚さの
酸素化及び／又は窒素化された層１２がシリコン基板１
１の上部表面１１ｓから下の約２００オングストローム
から４０００オングストロームの第１の範囲の深さＤ1
に位置する。（説明を明確にするために、Ｄ1は層１２
の上面で終端する下向き矢印によって表されている。し
かしながら、Ｄ1は、基板表面１１ｓからの層１２の上
表面の深さだけでなく、層１２の下表面の深さ及びその
間の全ての深さを参照する多次元の値である。従ってＤ
1をここでは「深さ範囲」と称する。「深さ範囲」とい
う用語は後に説明される深さ範囲Ｄ2〜Ｄ4に対しても同
様に適用される）。
【００５２】図２では、本発明の第２の製造工程２０１
において、基板１１を１３００℃又はそれ以上の温度で
アニールする。このアニールは、酸素／窒素注入工程１
０１の結果として基板１１の結晶構造に発生する注入ダ
メージの実質的に全てではないが少なくともいくらかを
取り除くためのものである。アニール工程２０１もま
た、注入された酸素原子及び／又は窒素原子を近隣のシ
リコンと化学的に結合させて、埋め込みＳｉＯ2層又は
Ｓｉ3Ｎ4層又は一般式ＳｉxＯyＮzの絶縁性／誘電性層
１２を形成するために用いられる。ここで割合変数ｘ、
ｙ、及びｚの和は、ｘ＋ｙ＋ｚ＝１であり、かつ０＜ｘ
＜１である。
【００５３】アニール工程２０１のためのプロセスパラ
メータは公知のガイドラインに従って選択される。例え
ば、Ｎ2又はＨｅ又はＡｒの不活性雰囲気において５分
から６時間の継続期間で１３００℃から１４００℃であ
る。時には、薄い酸化被覆を形成するように、数パーセ
ントよりも少ない少量の添加量の酸素が実質的に不活性
の雰囲気中へ混合され、それによってアニールの間の基
板からのＳｉの蒸発を防止する。
【００５４】第１及び第２の工程１０１及び２０１の目
的は図２に示される構造２００を形成することである。
構造２００は、いわゆるＳＩＭＯＸ素子（Separation b
y IMplanted OXygen））のための土台を設けることであ
る。絶縁材料２１２の注入されアニールされた層は基板
上部表面１１ｓから下の第２の深さ範囲Ｄ2に位置し、
活性素子層１１ａになるものと基板１１のバルク部分１
１ｂとの間に介在する。（第２の深さ範囲Ｄ2は実質的
に第１の深さ範囲Ｄ1と同じである。基板１００がアニ
ール工程２０１の間に加熱されるにつれて、注入された
酸素原子及び／又は窒素原子１２は離れるように拡散す
るのではなく互いに凝集する傾向があるので、Ｄ2の大
きさは詳細にはＤ1とは異なっている）。注入された絶
縁体／誘電体層２１２は、基板のバルク部分と基板のア
クティブ素子部分のアクティブ素子との間にＤＣ絶縁を
与える。絶縁体/誘電体層２１２はまた、高周波数動作
が行えるようにアクティブ素子と基板のバルク部分との
間の容量を最小化する。
【００５５】図３は、その後の第３の構造３００の断面
を示す。パターン化され、分離用ウインドウ３１２を有
する第１のフォトレジストマスク３１１が次の工程３０
１において基板上部表面１１ｓ上に形成され、基板１１
の露出部分が、適切な化学エッチャントによって又はフ
ッ化プラズマを用いることによって、注入された絶縁体
／誘電体層２１２まで実質的に達するように除去され
る。シリコンを層２１２まで実質的に達するように除去
することによって、注入された絶縁体／誘電体層２１２
の最上部に示されるような実質的に分離されたメサ１１
ｃ及び１１ｄが生成される。
【００５６】図４は、その後の第４の構造４００の断面
を示す。第１のマスク３１１を除去し、パターン化さ
れ、注入用ウインドウ４１２を有する第２のフォトレジ
ストマスク４１１が次の工程４０１においてメサ１１ｃ
及び１１ｄの上部表面上に形成される。Ｇｅイオンは次
の注入工程４０２においてマスク４１１のウインドウ４
１２を介して注入される。注入工程４０２においてＧｅ
原子を注入用ウインドウ４１２から下の所望の第３の深
さ範囲Ｄ3に配置する。ここで第３の深さ範囲Ｄ3は第２
の深さ範囲Ｄ2上の領域も含む。（基板の１つ以上の所
望の領域へＧｅを注入するためにマスクを用いない方法
も同様に用いられ得ることはもちろんである）。ＳＩＭ
ＯＸ形成工程１０１において酸素及び／又は窒素原子を
注入するために用いられるものと同様の高エネルギー注
入機が、工程４０２でＧｅ原子を注入するために用いら
れ得る。
【００５７】この結果、１つ以上のＧｅ充填領域４１４
が基板上部表面１１ｓから下に第３の深さ範囲Ｄ3で規
定される。第３の深さ範囲Ｄ3の好ましい範囲はメサ１
１ｃ及び１１ｄの上部表面（１１ｓ）から下の約２０オ
ングストロームから６０オングストロームである。Ｇｅ
注入工程４０２のためのプロセスパラメータの一例は、
約４０ＫｅＶから２００ＫｅＶの注入エネルギーを用い
た約１×１０16から１０×１０16個（原子）／ｃｍ2の
Ｇｅドープ濃度である。
【００５８】図５はこれに続く第５の構造５００の断面
図である。基板１１を次の工程５０１でアニールする。
このアニールの目的は、Ｇｅ注入またはそれ以前の注入
による注入ダメージを実質的に全てではないが少なくと
もいくらか取り除くこと、及び、注入されたＧｅ原子を
近接するシリコンと化学的に結合させて図示される１つ
以上の埋め込みＧｅxＳｉ1-x領域５１４を形成すること
である。Ｇｅアニール工程５０１のためのプロセスパラ
メータの一例は、１１００℃でＮ2雰囲気中で３０分間
である。
【００５９】図１０は、Ｇｅの深さ及びパーセンテージ
に関するＧｅxＳｉ1-x部分５１４の好ましい組成プロフ
ァイルを示す。この特定の実施態様において、ＧｅxＳ
ｉ1-x領域の上側境界は基板上部表面１１ｓから下の５
ｎｍ（５０オングストローム）であり、下側境界は基板
上部表面１１ｓから下の２５ｎｍ（２５０オングストロ
ーム）である。図示されるようにＧｅ濃度はプロファイ
ルの上側境界付近の２５原子％でピークを有し、図示さ
れるようにプロファイルの下側境界付近で１５原子％ま
で減少する。変化するエネルギー及び添加量の３つの注
入を用い、点線のガウス曲線で図示されて２５％から１
５％の傾斜プロファイルを与える。複数のＧｅ注入の間
のアニール工程及び／又は複数のＧｅ注入の後のアニー
ル工程が点線の濃度を平滑化し合併して、図１０の実線
の曲線で示される最終的な濃度を与える。
【００６０】次に、ドーパント注入用ウインドウ５１２
を有するパターン化された第３のフォトレジストマスク
５１１が、次の工程５０２においてメサ１１ｃ及び１１
ｄの上部表面上に形成される。
【００６１】次の工程５０３において、ホウ素（Ｐ型）
イオン又はリン（Ｎ型）イオン及び／又はＮ型もしくは
Ｐ型のドーパントが第３のマスク５１１のウインドウ５
１２を介して露出メサの上部表面から下の所望の第４の
深さ範囲Ｄ4まで注入されて、一般的に５１６で示され
るドープされたチャネル領域を形成する。
【００６２】第４の深さ範囲Ｄ4は、下層である１つ以
上の埋め込みＧｅxＳｉ1-x領域５１４の上方、内部又は
下で終端するように設定されることができる。言い換え
ると、第４の深さ範囲Ｄ4は、様々な効果を達成するた
めに、必要に応じて第３の深さ範囲Ｄ3とは重なってい
ても重なっていなくてもよい。第４の深さ範囲Ｄ4の好
ましい範囲はメサ１１ｃ及び１１ｄの上部表面（１１
ｓ）から下の約１０オングストロームから１００オング
ストロームである。第４の深さ範囲Ｄ4が第３の深さ範
囲Ｄ3とは重なるように設定される場合、ドープされた
Ｓｉ領域５１６及び同様にドープされたＧｅxＳｉ1-x領
域５１４の両方を介する反転によって伝導性チャネルが
引き起こされる。そのような反転は、図９に関して後述
される後に形成される電界効果トランジスタ（ＦＥＴ）
において引き起こされる。ドープ工程５０３はチャネル
ドープ又は閾値設定工程と称される。
【００６３】図６は、次の第６の構造６００の断面を示
す。基板１１を次の工程６０１でアニールする。このア
ニールの目的は、ドーパント注入又はそれ以前の注入に
よる注入ダメージの実質的に全てではなくとも少なくと
もいくらかを取り除くこと、及び注入されたＮ又はＰ型
のドープ原子を活性化させて図示される１つ以上のドー
プされたＳｉ領域５１６ａ及び５１６ｂを形成すること
である。工程６０１の温度は１２００℃を超えないよう
にすべきである。
【００６４】マスク及びドープ工程５０２及び５０３
は、所望のＰ型及び／又はＮ型の各種ドーピングパター
ンを生成するために必要なだけ多くの回数行うことが可
能である。例えば、図６の左側領域５１６ａはＮ導電型
を有するようにドープされ、右側領域５１６ｂはＰ導電
型を有するように（別々に）ドープされたように示され
ている。埋め込みＧｅxＳｉ1-x領域は随意に及び同時
に、５１４ａに図示されるＮ導電型及び５１４ｂに図示
されるＰ導電型を得ることができる。Ｐ型又はＮ型ドー
プ濃度の好ましい範囲は約５×１０16から５×１０17個
（ドープ原子）／ｃｍ3である。
【００６５】埋め込みＧｅxＳｉ1-x領域５１４ａ〜５１
４ｂがＳｉ領域５１６ａ及び５１６ｂとは独立にドープ
されることが可能であり、それぞれが独自の濃度対深さ
プロファイルを有することが可能であることは理解され
るべきである。
【００６６】アニール工程６０１と同時に又はその後、
分離されたメサ１１ｃ及び１１ｄの上部表面は酸化工程
６０２によって酸化される。酸化工程６０２は酸化雰囲
気中で９５０℃から１０５０℃で行われ、層６１８とし
て示される約４０オングストロームから１５０オングス
トロームの熱的に成長されたゲート酸化物を形成するこ
とが好ましい。４ｎｍ（ナノメータ）から１５ｎｍとい
う酸化層６１８の酸化厚さの好ましい範囲は、０．１μ
ｍから０．８μｍの範囲のサブミクロンチャネル長を有
する素子の製造に適用される。もちろん、他のゲート酸
化厚さも必要に応じて、或いは望みに応じて用いられる
ことができる。
【００６７】ゲート酸化層６１８の形成の後、ポリシリ
コンがＣＶＤ（化学蒸着法）又は他の適切な手段によっ
て酸化層６１８上に均一に堆積され、その後パターン化
されて（フォトレジスト及びプラズマエッチによっ
て）、６１４で示されるような所望のゲート電極を形成
し、所望の相互接続線（不図示）を形成する。
【００６８】図７では、ポリシリコン電極６１４の境界
を決めるために用いられたＣＶＤマスク６１１又はフォ
トレジスト（不図示）が除去される。リンイオン又はホ
ウ素イオンがソース／ドレイン注入工程７０１において
選択的に注入されて、ポリシリコン電極６１４の両側に
ソース／ドレイン領域７１３／７１５及び７１７／７１
９を自己整合的に形成する。ソース／ドレイン注入工程
７０１はまた、ポリシリコン電極６１４に対して所望の
Ｐ導電型又はＮ導電型を与えるためにも用いられる。ソ
ース／ドレイン注入工程７０１の一例では、約１０Ｋｅ
Ｖから３０ＫｅＶの注入エネルギーで約５×１０15個
（ドープ原子）／ｃｍ2のドープ濃度を用いる。
【００６９】図７に示される実施例において、ソース領
域７１３、ゲート電極７１４ａ、及びドレイン領域７１
５はそれぞれＰ導電型を有するようにドープされる。ド
レイン領域７１７、ゲート電極７１４ｂ、及びソース領
域７１９はそれぞれＮ導電型を有するようにドープされ
る。
【００７０】図８では、例えば３００ｎｍから１０００
ｎｍの厚さを有するアンドープ又はドープされたＳｉＯ
2の層８１５が、図７の構造の上にＣＶＤによって等方
的に堆積されて、平坦化及び保護（パッシベーション）
を与える。その後、素子の製造は、単層又は多層メタラ
イゼーション及び他の保護を含む従来から公知のウェハ
仕上げ工程によって終了する。
【００７１】図９を参照して、注入された埋め込みＧｅ
xＳｉ1-x領域５１４ａ〜５１４ｂの利点及び動作を以下
に説明する。適切なゲート−ソース電圧（ＶGS）が、そ
れぞれのゲート電極７１４ａ、７１４ｂとソース領域７
１３、７１９との間に印加される場合、伝導チャネル
（不図示）が、Ｓｉ領域５１６ａ及び５１６ｂにおける
反転によって生成される。反転層の深さがゲート電圧の
対応する変化によって所定のトランジスタ中で増加する
につれて、埋め込みＧｅxＳｉ1-x領域５１４ａ〜５１４
ｂが伝導性となり、高移動度キャリア（電子及び／又は
正孔）をトランジスタの伝導機構に与える。
【００７２】図９の実施例では、左側のＦＥＴがＰチャ
ネル素子であり、右側のＦＥＴがＮチャネル素子であ
る。Ｎチャネルトランジスタのソース７１９は、基板の
バルク部分１１ｂと同様にグランドへ接続されるように
示されている。Ｐチャネルトランジスタのソース７１３
は＋Ｖcc電圧線に接続されるように示されている。Ｐチ
ャネル及びＮチャネルトランジスタのドレイン（７１５
及び７１７）は出力線Ｖoutへ結合されている。Ｐチャ
ネル及びＮチャネルトランジスタのゲート（７１４ａ及
び７１４ｂ）は入力線Ｖinへ結合されている。この相互
接続構成はＣＭＯＳ増幅器又はインバータを規定する。
【００７３】図９の増幅器／インバータは、以下の特徴
によって比較的高い周波数／スイッチングレートで良好
な利得で動作するように低コストで製造されることがで
きる。基板のバルク部分１１ｂ及び／又は各トランジス
タ間の容量結合及びリーク電流は、注入によって形成さ
れた絶縁性／誘電体層２１２の存在によって最小化され
る。高移動度のキャリアは、注入されたＧｅxＳｉ1-x領
域５１４ａ〜５１４ｂによって提供される。ゲート誘電
体層６１８は熱成長されたＳｉＯ2からなり、ＳｉＯ2層
６１８を有するＳｉ領域５１６ａ及び５１６ｂのＳｉ／
ＳｉＯ2界面での望ましくない界面状態が最小とされる
ので、ゲート誘電体層６１８は良好な品質を有してい
る。ＧｅxＳｉ1-x領域５１４ａ〜５１４ｂを比較的高精
度の配置及びゲート電極７１４ａ及び７１４ｂから下の
所望の深さ範囲で注入できるため、大量生産の歩留まり
が向上される。これによって素子一個当たりの製造コス
トが低減される。
【００７４】上述した開示は本発明の範囲又は精神を限
定するためではなく本発明を説明するためのものであ
る。上記開示はＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構
造がＳＩＭＯＸ絶縁と組み合わせてどのように形成され
得るかを示している。上記開示はまた、積層欠陥のない
Ｓｉ部分がＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造の
中でどのように起こるかを示している。上記開示はさら
に、複数の高速メサトランジスタを有する集積回路がど
のようにして形成されるかを示している。
【００７５】上記開示を研究した後の当業者には多くの
修正例及び変形例が明かである。例えば、絶縁形成工程
３０１は、望まれる場合にはＧｅ注入工程４０２の後に
行われることができる。ＧｅxＳｉ1-x層は図４に示され
るマスクの選択された部位のみではなくウエハ全体にわ
たって均一に形成されることもできる。図５のアニー
ル、マスク及びドーパント注入工程５０１〜５０３は、
図４のマスク及びＧｅ注入工程の前に行われることもで
きる。
【００７６】
【発明の効果】このように本発明によれば、低移動度の
単結晶シリコンなどの単結晶材料からなる部分へ、Ｇｅ
などの移動度を高める種が注入され、それによって、Ｇ
ｅxＳｉ1-x／Ｓｉヘテロ構造などの、移動度が向上され
たヘテロ構造が得られる。
【００７７】本発明によれば、高真空ＣＶＤ又はエピタ
キシャル成長を用いなくとも、比較的簡単でコストのか
からない方法で、ＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ
構造を歩留り良く形成することができ、実用的な集積回
路が提供される得る。
【図面の簡単な説明】
【図１】ＳＩＭＯＸ構造を形成するためにＳｉ基板中へ
酸素又は窒素イオンを注入する第１の工程を示す側断面
図である。
【図２】基板をアニールし、酸素及び／又は窒素注入を
基板のＳｉと反応させてＳＩＭＯＸ構造の埋め込み絶縁
体部分を規定する第２の工程を示す側断面図である。
【図３】第１のフォトレジストマスクを基板上に現像す
る工程及び分離溝を形成する工程を示す側断面図であ
る。
【図４】第２のフォトレジストマスクを基板上に現像す
る工程及びＧｅイオンを基板中に選択的に注入する工程
を示す側断面図である。
【図５】基板をアニールする工程（５ａ）と、上層のＳ
ｉキャップを残したまま、注入Ｇｅを基板のＳｉと化学
的に結合させてＳＩＭＯＸ構造のＧｅxＳｉ1-x部分を規
定する工程（５ｂ）と、基板の上に第３のフォトレジス
トマスクを現像してアクティブトランジスタ領域の輪郭
を決める工程（５ｃ）と、選択的チャネルドープ注入を
行う工程（５ｄ）とを示す側断面図である。
【図６】露出したＳｉキャップを酸化してゲート誘電体
層を形成する工程及び、その後、伝導性材料（例えばポ
リシリコン）を成長酸化物の上に堆積してパターン化す
ることによりゲート電極及び相互接続線を形成する工程
を示す側断面図である。
【図７】ドーパントを伝導層の一部及び基板の一部に選
択的に注入する次の工程を示す側断面図である。
【図８】付加的な平坦化層をＳＩＭＯＸ構造の上に堆積
する工程を示す側断面図である。
【図９】チャネル領域の高移動度の電子及び正孔が、改
善された性能をどのように提供するかを説明するために
用いられる側断面図である。
【図１０】ＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造の
ＧｅxＳｉ1-x部分の組成におけるＧｅの好ましい濃度プ
ロファイルを示すグラフである。
【符号の説明】
１１ 単結晶シリコン基板 １１ｃ、１１ｄ メサ ２１２ 埋め込み絶縁層 ３１１ 第１のフォトレジスト ４１１ 第２のフォトレジスト ５１１ 第３のフォトレジスト ５１４ ＧｅxＳｉ1-x部分 ５１６ Ｓｉ領域 ６１８ ＳｉＯ2層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｒ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 比較的低い第１のキャリア移動度を有す
    る第１の半導体材料からなる基板において、比較的高い
    キャリア移動度を有する伝導性領域と絶縁体との組み合
    わせを製造する方法であって、 該低移動度の第１の半導体材料の第１の部分へ移動度を
    向上させる種を注入することにより、該第１の半導体材
    料の該第１のキャリア移動度よりも実質的に高い第２の
    キャリア移動度を有する第２の半導体材料からなる第２
    の領域へ該第１の領域を変える工程、及び該第２の領域
    から間隔をおいて離れた該低移動度の第１の半導体材料
    の一部を酸化することにより、（１）該移動度を向上さ
    せる種が注入された該第２の領域、（２）該低移動度の
    第１の半導体材料から実質的に変化しないままである第
    ３の領域、及び（３）該低濃度の半導体材料の該酸化さ
    れた部分が、この順序で形成された３層を有するヘテロ
    構造を生成する工程、 を包含する製造方法。
  2. 【請求項２】 前記移動度を向上させる種が注入された
    前記領域を所望の導電型を有するドーパントでドープす
    ることをさらに包含する請求項１に記載の製造方法。
  3. 【請求項３】 ＧｅxＳｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構
    造を製造する方法であって、 Ｓｉ基板を用意する工程と、 該Ｓｉ基板へＧｅを注入することにより、上にＳｉキャ
    ップを残したまま該Ｓｉ基板内にｘがゼロよりも大きく
    １よりも小さい値であるＧｅxＳｉ1-xを規定する工程
    と、 該Ｓｉキャップの一部を酸化することにより、該Ｇｅx
    Ｓｉ1-x／Ｓｉ／ＳｉＯ2ヘテロ構造を生成する工程とを
    包含する製造方法。
  4. 【請求項４】 前記Ｇｅを注入する工程が、 前記基板の上部表面を介して該基板の上部表面から第１
    の深さ範囲へ所望の濃度のＧｅイオンを注入すること、
    及び該注入されたＧｅを近隣のＳｉと化学的に結合させ
    るように該基板をアニールすることを包含する、 請求項３に記載の製造方法。
  5. 【請求項５】 注入によって、前記ＧｅxＳｉ1-x領域の
    下に位置する絶縁性／誘電体層を形成する工程をさらに
    包含する請求項３に記載の製造方法。
  6. 【請求項６】 前記注入によって絶縁性／誘電体層を形
    成する前記工程が、 前記基板の上部表面を介して該基板の上部表面から下の
    第１の深さ範囲への所望の濃度の酸素イオン及び／又は
    窒素イオンの第１の注入、及び該注入された酸素及び／
    又は窒素を近隣のＳｉと化学的に結合させるための該基
    板の第１のアニールを包含する、 請求項５に記載の製造方法。
  7. 【請求項７】 比較的低い第１のキャリア移動度を有す
    る第１の半導体材料からなり、上部表面を有している基
    板と、 該基板に注入され、該基板の上部表面から下の第１の深
    さに位置する第１の絶縁層と、 該基板上部表面に形成された第２の絶縁層と、 移動度を向上させる種を該基板に注入することによって
    形成される１つ以上の移動度を向上された領域であっ
    て、それぞれが、該基板の上部表面から下の第２の深さ
    に位置し、該第２の絶縁層とは間隔をおいて離れている
    １つ以上の移動度を向上された領域と、 を備えた集積回路であって、 該第２の深さは該第１の深さよりも浅く、該１つ以上の
    移動度を向上された領域のそれぞれが、該第１の半導体
    材料の該比較的低い第１のキャリア移動度よりも実質的
    に高い第２のキャリア移動度を有する第２の半導体材料
    からなる集積回路。
  8. 【請求項８】 前記第１の絶縁層の上に形成された複数
    の実質的に絶縁されたメサをさらに備えており、該メサ
    のうち少なくとも１つが前記１つ以上の移動度を向上さ
    れた領域のうち少なくとも１つを含む請求項７に記載の
    集積回路。
  9. 【請求項９】 基板の上部表面を有する単結晶シリコン
    基板と、 該基板の上部表面から下の第１の深さに位置する注入さ
    れた絶縁層と、 注入によって形成され、該基板の上部表面から下の該第
    １の深さよりも小さい第２の深さに位置する１つ以上の
    埋め込みＧｅxＳｉ1-x領域と、 該埋め込みＧｅxＳｉ1-x領域に隣接するように位置する
    １つ以上のＳｉ領域であって、該単結晶シリコン基板の
    一体的一部であるＳｉ領域と、 該１つ以上のＳｉ領域とは隣接するように位置するが、
    該埋め込みＧｅxＳｉ1 -x領域とは間隔をおいて離れてい
    る酸化層とを備えているＳＩＭＯＸ素子。
  10. 【請求項１０】 前記埋め込みＧｅxＳｉ1-x領域のＧｅ
    濃度が前記隣接するＳｉ領域から距離的に離れるにつれ
    て減少する請求項９に記載のＳＩＭＯＸ素子。
  11. 【請求項１１】 前記埋め込みＧｅxＳｉ1-x領域のＧｅ
    濃度が２５原子％から１５原子％の範囲で単減少する請
    求項１０に記載のＳＩＭＯＸ素子。
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