JPS592346A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS592346A JPS592346A JP57112422A JP11242282A JPS592346A JP S592346 A JPS592346 A JP S592346A JP 57112422 A JP57112422 A JP 57112422A JP 11242282 A JP11242282 A JP 11242282A JP S592346 A JPS592346 A JP S592346A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- etching
- nitride film
- depth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路の集積度を向上させる改良さ
れた分離領域を用いた半導体装置に関する。
れた分離領域を用いた半導体装置に関する。
半導体集積回路では共通基板上に多くのトランジスタ等
の回路素子を形成するが、このときこれらの各素子同志
が相互に電気的な影響を受けない様に互いに分離絶縁す
る必要がある。この分離絶縁する方法には幾つかあるが
、その代表的なも＋７） ニＬＯＣＯ８法（Ｌｏｃａｌ
０ｘｉｄａＬｉｏｎｏｆ ５ｉｌｉｃｏｎ ）があ
る。この方法は窒化膜（Ｓｉ、Ｎ、膜）をマスクとしだ
獲択酸化による酸化膜分離法で第１図（、ｊ〜（ｄ）、
及び（ｏ１〜幡）にこの製造工程を示す。第１図におい
て１０１はンリコン半導体基板を、１０２は窒化膜（Ｓ
ｉ、Ｎ、膜）を１０８は酸化膜（５ｉＯ−）をそれぞれ
示す。第１図（ａ）においてシリコン基板上に窒化膜１
０２をつけこれをパターンニングする。第１図（ｂｌは
この窒化膜ｌＯ２をマスクとしてシリコンをエツチング
したものを示す。第１図（、）は窒化膜１０２をマスク
として選択酸化したものを示す。第１図（ｄ）は窒化膜
上の酸化膜を沸酸（ＨＦ ）で取り次に窒化膜１０２を
燐酸Ｈ，ＰＯ，でエツチングしたものである。
の回路素子を形成するが、このときこれらの各素子同志
が相互に電気的な影響を受けない様に互いに分離絶縁す
る必要がある。この分離絶縁する方法には幾つかあるが
、その代表的なも＋７） ニＬＯＣＯ８法（Ｌｏｃａｌ
０ｘｉｄａＬｉｏｎｏｆ ５ｉｌｉｃｏｎ ）があ
る。この方法は窒化膜（Ｓｉ、Ｎ、膜）をマスクとしだ
獲択酸化による酸化膜分離法で第１図（、ｊ〜（ｄ）、
及び（ｏ１〜幡）にこの製造工程を示す。第１図におい
て１０１はンリコン半導体基板を、１０２は窒化膜（Ｓ
ｉ、Ｎ、膜）を１０８は酸化膜（５ｉＯ−）をそれぞれ
示す。第１図（ａ）においてシリコン基板上に窒化膜１
０２をつけこれをパターンニングする。第１図（ｂｌは
この窒化膜ｌＯ２をマスクとしてシリコンをエツチング
したものを示す。第１図（、）は窒化膜１０２をマスク
として選択酸化したものを示す。第１図（ｄ）は窒化膜
上の酸化膜を沸酸（ＨＦ ）で取り次に窒化膜１０２を
燐酸Ｈ，ＰＯ，でエツチングしたものである。
次に第１図（，１〜（ｇｌに従来ＬＯＣＯ８法として最
も良く多用されてきた方法を示す。（、）はＳｉ基板１
０１に窒化膜１０２をつけた後マスクでパターンニング
したものである。（ｆｌはこれを選択酸化したものであ
る。（ｇｌは、窒化膜が酸化された酸化膜をＨＦにより
エツチングし、その後窒化膜をＨ，ＰＯ，エッチしたも
のである。従来プロセスでは（ｅ）のＷ 化膜のエツチ
ングの後ｐ刑シリコン基板では、ボロンイオンを例えば
］、００ｋｅＶ〜２００ ｋｅＶ程度で深さ０．８７
１１ｍ −０，６５Ｉｔ ｍを中心に例えばドーズｆｉ
ＩＯ”〜ｌ Ｑ ｌ’ ｃｙｎ−’ 程度打ち込んで仕
上り図が第１図（ｇ）において酸化膜１０８の厚さは例
えば０．６〜１．２μ涌ル、その下に接してｐ＋チャン
ネルストッパー領域が形成された構成になる様に行なわ
れる。窒化膜の下には通常１００〜３００Ａ程度のパッ
ド酸化膜が設けられる。また、Ｓ ｉｏ、膜、Ｓｉ、Ｎ
、膜のエツチングは、ＣＦ、系のりアクティブイオンエ
ツチング（ＲＩＥ ）で除去することもある。このプロ
セスの問題点としては、第２図に示す様なバーズビーク
がある。第２図は第１図（、）の酸化分離領域とＳｉ基
板の境界付近の拡大図である。番号１０１〜１０８は第
１図と同じものを示している。実線は理想的な分離構造
を示し、破線は実際の構造を示す。
も良く多用されてきた方法を示す。（、）はＳｉ基板１
０１に窒化膜１０２をつけた後マスクでパターンニング
したものである。（ｆｌはこれを選択酸化したものであ
る。（ｇｌは、窒化膜が酸化された酸化膜をＨＦにより
エツチングし、その後窒化膜をＨ，ＰＯ，エッチしたも
のである。従来プロセスでは（ｅ）のＷ 化膜のエツチ
ングの後ｐ刑シリコン基板では、ボロンイオンを例えば
］、００ｋｅＶ〜２００ ｋｅＶ程度で深さ０．８７
１１ｍ −０，６５Ｉｔ ｍを中心に例えばドーズｆｉ
ＩＯ”〜ｌ Ｑ ｌ’ ｃｙｎ−’ 程度打ち込んで仕
上り図が第１図（ｇ）において酸化膜１０８の厚さは例
えば０．６〜１．２μ涌ル、その下に接してｐ＋チャン
ネルストッパー領域が形成された構成になる様に行なわ
れる。窒化膜の下には通常１００〜３００Ａ程度のパッ
ド酸化膜が設けられる。また、Ｓ ｉｏ、膜、Ｓｉ、Ｎ
、膜のエツチングは、ＣＦ、系のりアクティブイオンエ
ツチング（ＲＩＥ ）で除去することもある。このプロ
セスの問題点としては、第２図に示す様なバーズビーク
がある。第２図は第１図（、）の酸化分離領域とＳｉ基
板の境界付近の拡大図である。番号１０１〜１０８は第
１図と同じものを示している。実線は理想的な分離構造
を示し、破線は実際の構造を示す。
この様に窒化膜１０２は酸化工程中に端がめくれトがっ
て酸化膜がＳｉとＳｉ、Ｎ、の間に入いるため、この分
だけパターンがずれてしまう。このバースビークの拡が
りはパットＳ１０．膜が厚い程広くなる。
て酸化膜がＳｉとＳｉ、Ｎ、の間に入いるため、この分
だけパターンがずれてしまう。このバースビークの拡が
りはパットＳ１０．膜が厚い程広くなる。
また、酸化分離領域の下端の部分はエツチングと酸化に
よって形成するため断面は円弧状をしており、分離酸化
膜領域の深さを幅より大きくできないという問題点があ
った。すなわち、分離領域に大きな面積を取られて、集
積度が」−がらないという欠点を有していた。
よって形成するため断面は円弧状をしており、分離酸化
膜領域の深さを幅より大きくできないという問題点があ
った。すなわち、分離領域に大きな面積を取られて、集
積度が」−がらないという欠点を有していた。
以上は、ＭＯＳプロセスの場合の酸化膜分離についての
説明である。一方、バイポーラプロセスの場合には、と
くに高速度動作を指向したデバイスの場合には、ｐ形Ｓ
ｉ基板上にｎ形エピタキシャル層を１〜２μｍ成長させ
ている。
説明である。一方、バイポーラプロセスの場合には、と
くに高速度動作を指向したデバイスの場合には、ｐ形Ｓ
ｉ基板上にｎ形エピタキシャル層を１〜２μｍ成長させ
ている。
したがって、各バイポーラトランジスタを分離するため
には、少なるともｎエピタキシャル層分ｔごけの分離用
Ｓｉｎ、膜を用いなければならず、高圧酸化技術などを
用いるにしても、長時間の高温熱酸化工程を必要とし、
Ｓｉｎ、膜の横方向への拡がりが大きく、分離にかなり
の面積を取られてしまう。また長時間の高温熱工程が必
要なだめ、不純物の拡散が顕著になり、不純物分布のだ
れの原因にもなっている。
には、少なるともｎエピタキシャル層分ｔごけの分離用
Ｓｉｎ、膜を用いなければならず、高圧酸化技術などを
用いるにしても、長時間の高温熱酸化工程を必要とし、
Ｓｉｎ、膜の横方向への拡がりが大きく、分離にかなり
の面積を取られてしまう。また長時間の高温熱工程が必
要なだめ、不純物の拡散が顕著になり、不純物分布のだ
れの原因にもなっている。
本発明は叙上の欠点を解消するためになされたものであ
って、分離絶縁物領域の断面構造をほぼ長方形にでき、
さらに分離領域の深さを幅より大きくとることもでき界
面状態も良くはとある。
って、分離絶縁物領域の断面構造をほぼ長方形にでき、
さらに分離領域の深さを幅より大きくとることもでき界
面状態も良くはとある。
以下図面を参照しながら本発明を説明する。
第３図は本発明の半導体装置の分離領域のプロセス例を
示す。第８図の中で２０１はシリコン基板を、２０２は
酸化膜を２０３は窒化膜を、２０４はフォトレジスト 注入することにより生じたシリコン非晶質領域を示し、
２０６はシリコン非晶質領域を酸化することにより生じ
た酸化膜領域を示す。
示す。第８図の中で２０１はシリコン基板を、２０２は
酸化膜を２０３は窒化膜を、２０４はフォトレジスト 注入することにより生じたシリコン非晶質領域を示し、
２０６はシリコン非晶質領域を酸化することにより生じ
た酸化膜領域を示す。
このプロセスは第８図（、１でＳｉ基板２０１上にパン
ファーＪｗＪとしてのＳｉｎ．層２０２を熱酸化で１０
０〜３００人程度つけ、その上に窒化膜ＳｉｍＮａを２
００Ｏ Ａ程度ＣＶＤでつけその上からレノストをパタ
ーンニングし、窒化膜２０３酸化膜２０２をエツチング
した状態の断面図である。
ファーＪｗＪとしてのＳｉｎ．層２０２を熱酸化で１０
０〜３００人程度つけ、その上に窒化膜ＳｉｍＮａを２
００Ｏ Ａ程度ＣＶＤでつけその上からレノストをパタ
ーンニングし、窒化膜２０３酸化膜２０２をエツチング
した状態の断面図である。
レノスト２０４をマスクとして第３図（ｂ）ではイオン
注入を行う。このときのイオンは元素としてヘリウムを
用いており加速エネルギーは、２００ ｋｅＶ程度か
ら８０ ｋｅＶ程度まで段階的に変化させ、それぞれ１
’ＯＩ・コ／７程度の量を注入する。このときヘリウム
イオンの飛程はたとえば２００ ｋｅＶ及び５０ ｋｅ
Ｖでそれぞれ略）Ｚ２１１ｍと１μ涌となる。そしてこ
の結果性じた非晶質領域２０５を１μｒｎ程度ＣＣ１．
、ＰＣｔ：、などのガスを用いた反応性イオンエツチ
ング（ＲＩＥ）でエッチしたのが第３図（ｃ）である。
注入を行う。このときのイオンは元素としてヘリウムを
用いており加速エネルギーは、２００ ｋｅＶ程度か
ら８０ ｋｅＶ程度まで段階的に変化させ、それぞれ１
’ＯＩ・コ／７程度の量を注入する。このときヘリウム
イオンの飛程はたとえば２００ ｋｅＶ及び５０ ｋｅ
Ｖでそれぞれ略）Ｚ２１１ｍと１μ涌となる。そしてこ
の結果性じた非晶質領域２０５を１μｒｎ程度ＣＣ１．
、ＰＣｔ：、などのガスを用いた反応性イオンエツチ
ング（ＲＩＥ）でエッチしたのが第３図（ｃ）である。
第３図（ｄ）では窒化膜をマスクとしてプラズマ陽極酸
化（Ｔ＜６００℃）を行っている。しかしこのときの酸
化速度は単結晶シリコン２０１に比べ非晶質シリコン２
０５は２〜５倍速く酸化される。このため（ｄ）に示す
様なほぼ長方形の断面構造を持つ酸化膜領域が形成でき
る。この後ＣＣＺ．を含んだＡｒガス中で約９００℃、
２０分程度のアニールを行い、窒化膜、酸化膜をエツチ
ングでとるとｆ、１の様になる。この様に本発明の半導
体装置では、イオン注入を用いて半導体基板の所定の場
所に略々炬形状の非晶質領域を生じさせ増速酸化を行な
いこの酸化領域を絶縁分離領域として用いている。非晶
質領域を生じさせるための注入イオン元素の種類につい
て述べる。加速電圧を一定とし注入ドース量を８×１Ｏ
１ｓ／ｃｒＩ以下のある一定量のときは一般に質量の大
きい方が破壊力は大きいが、さらに注入量を多くすると
被注入物（この場合シリコン）のｌ［品質性は、飽和状
態になる。そしてこの飽和注入量は注入イオンの質量の
小さい方が大きい。このため加速電圧を一定として注入
ＩＪ−ズ量を１０”／ｍ程度と十分ニ高くトったとき被
注入物（シリコン結晶）ノは水素、ヘリウム、酸素等が
よい。これらの元素の飛程と加速エネルギーとの関係を
第４図及び第１表に示す。
化（Ｔ＜６００℃）を行っている。しかしこのときの酸
化速度は単結晶シリコン２０１に比べ非晶質シリコン２
０５は２〜５倍速く酸化される。このため（ｄ）に示す
様なほぼ長方形の断面構造を持つ酸化膜領域が形成でき
る。この後ＣＣＺ．を含んだＡｒガス中で約９００℃、
２０分程度のアニールを行い、窒化膜、酸化膜をエツチ
ングでとるとｆ、１の様になる。この様に本発明の半導
体装置では、イオン注入を用いて半導体基板の所定の場
所に略々炬形状の非晶質領域を生じさせ増速酸化を行な
いこの酸化領域を絶縁分離領域として用いている。非晶
質領域を生じさせるための注入イオン元素の種類につい
て述べる。加速電圧を一定とし注入ドース量を８×１Ｏ
１ｓ／ｃｒＩ以下のある一定量のときは一般に質量の大
きい方が破壊力は大きいが、さらに注入量を多くすると
被注入物（この場合シリコン）のｌ［品質性は、飽和状
態になる。そしてこの飽和注入量は注入イオンの質量の
小さい方が大きい。このため加速電圧を一定として注入
ＩＪ−ズ量を１０”／ｍ程度と十分ニ高くトったとき被
注入物（シリコン結晶）ノは水素、ヘリウム、酸素等が
よい。これらの元素の飛程と加速エネルギーとの関係を
第４図及び第１表に示す。
第４図は実線をヘリウム原子核が表わし破線を水素原子
が表わす。第１表はホウ素イオンと酸素イオンの飛程を
加速エネルギー１００ｋｅＶ、２００ｋｅＶ、８００ｋ
ｅＶ、４００ ｋｅＶについてＬＳＳ理論を用いて計算
したものである。これから、ヘリウム原子核は加速エネ
ルギー２００ ｋｅＶで、飛程は２μｍになることがわ
かる。加速電圧２００ｋｅＶ程度のイオン注入装置は、
きわめて一般的に使用されており、２００に’ｅＶ程度
の加速で２μｍ程度進入するヘリウムは、不ｊ占性元素
であることもあって、大変都合がよい。
が表わす。第１表はホウ素イオンと酸素イオンの飛程を
加速エネルギー１００ｋｅＶ、２００ｋｅＶ、８００ｋ
ｅＶ、４００ ｋｅＶについてＬＳＳ理論を用いて計算
したものである。これから、ヘリウム原子核は加速エネ
ルギー２００ ｋｅＶで、飛程は２μｍになることがわ
かる。加速電圧２００ｋｅＶ程度のイオン注入装置は、
きわめて一般的に使用されており、２００に’ｅＶ程度
の加速で２μｍ程度進入するヘリウムは、不ｊ占性元素
であることもあって、大変都合がよい。
たプロセス例を示す。第５図の中で２０１〜２０６は、
第３図のものと同じである。たｔご第３図と異なるプロ
セスは第５図の（，１である。第８図（、）ではプラズ
マエツチングだけであったが、第５図のｆｃ）ではプラ
ズマエツチングの後に、加速エネルギー約８５０１ｃ’
ｅＶでボロン（Ｂ）を深さ約１．１μ涌するわけである
。また、第５図のＴｃ）では酸素イオンを８００ＫｅＶ
と１００ＫｅＶで深さをそれぞれ約０．９２μｍと０．
２６μｍに１０”／ｃｄ程度打ち非晶質シリコン２０５
のダメージを確実にする。第５図の（ｄｉはレジストを
剥離し、高圧（７Ｋｇ／ｄ）酸化を１０００℃２０分行
い深さ約１μｍの非晶質シリコン領域を酸化したもので
ある。即ち非晶質領域は３程度度酸化速度が速いわけで
ある。
第３図のものと同じである。たｔご第３図と異なるプロ
セスは第５図の（，１である。第８図（、）ではプラズ
マエツチングだけであったが、第５図のｆｃ）ではプラ
ズマエツチングの後に、加速エネルギー約８５０１ｃ’
ｅＶでボロン（Ｂ）を深さ約１．１μ涌するわけである
。また、第５図のＴｃ）では酸素イオンを８００ＫｅＶ
と１００ＫｅＶで深さをそれぞれ約０．９２μｍと０．
２６μｍに１０”／ｃｄ程度打ち非晶質シリコン２０５
のダメージを確実にする。第５図の（ｄｉはレジストを
剥離し、高圧（７Ｋｇ／ｄ）酸化を１０００℃２０分行
い深さ約１μｍの非晶質シリコン領域を酸化したもので
ある。即ち非晶質領域は３程度度酸化速度が速いわけで
ある。
第５図（、）は窒化膜２０３と酸化膜２０２をエツチン
グで除去したものである。これかられかる様に酸化膜分
離領域の断面構造は台形状で幅は表面付近が底面付近よ
り両側に約４０００ Ａ程度１つ長くなり深さは約２μ
ｍというほぼ長方形に近い形状が得られる。またボロン
注入の行なわれたｐ＋領領域酸化により十分アニールさ
れチャンネルストンパーとしての役割を十分に果す。
グで除去したものである。これかられかる様に酸化膜分
離領域の断面構造は台形状で幅は表面付近が底面付近よ
り両側に約４０００ Ａ程度１つ長くなり深さは約２μ
ｍというほぼ長方形に近い形状が得られる。またボロン
注入の行なわれたｐ＋領領域酸化により十分アニールさ
れチャンネルストンパーとしての役割を十分に果す。
次に第６図のプロセス例を説明する。ｆ、）はシリコン
基板３０１の上に酸化膜３０２を約３００人形成しその
上に窒化膜８０８をＣＶＤで２０００ Ａ程度つけその
上にポリシリコンを１μｍ程度つけた後さらにその上に
窒化膜８０３をＣＶＤで２０００人程度つける。レジス
Ｉ−８０５をマスクとして酸化膜分離したい領域の窒化
膜、ポリシリコン、酸化膜を上から順にエツチングした
ものである。
基板３０１の上に酸化膜３０２を約３００人形成しその
上に窒化膜８０８をＣＶＤで２０００ Ａ程度つけその
上にポリシリコンを１μｍ程度つけた後さらにその上に
窒化膜８０３をＣＶＤで２０００人程度つける。レジス
Ｉ−８０５をマスクとして酸化膜分離したい領域の窒化
膜、ポリシリコン、酸化膜を上から順にエツチングした
ものである。
（ｂ）では（、）で用いたレジストをマスクにヘリウム
イオンを約２００ ｋｅＶ程度から８０ｋｅＶ程度まで
加速エネルギーを段階的に変え深さ約２μｍ程−ジによ
り非晶質ンリコン領域３０６が深さ約２μ乳程にわたっ
て形成される。（ｃｌでは、非晶質シリコン領域をＣ／
ｌｉＪ、、ＰＣＪ、系のガスを用いたりアクテイフイ詞
ンエノチングで取り除きレジストを剥離させたものであ
る。（鉛はｆｅ）の状態で熱酸化を行ない、溝露出表面
を厚さ１０００人程度０酸化膜３０７でｌｊおう。（ｃ
）はその上から減圧、プラズマあるいは光励起ＣＶＤ、
（Ｃｂ（８ｍ１ｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ）またはスパッタまたは蒸着で８１０１：３０８
を約２μｍの厚さに形成し溝を埋めアニールを８００℃
程度で２０分間程度Ｎ。
イオンを約２００ ｋｅＶ程度から８０ｋｅＶ程度まで
加速エネルギーを段階的に変え深さ約２μｍ程−ジによ
り非晶質ンリコン領域３０６が深さ約２μ乳程にわたっ
て形成される。（ｃｌでは、非晶質シリコン領域をＣ／
ｌｉＪ、、ＰＣＪ、系のガスを用いたりアクテイフイ詞
ンエノチングで取り除きレジストを剥離させたものであ
る。（鉛はｆｅ）の状態で熱酸化を行ない、溝露出表面
を厚さ１０００人程度０酸化膜３０７でｌｊおう。（ｃ
）はその上から減圧、プラズマあるいは光励起ＣＶＤ、
（Ｃｂ（８ｍ１ｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ）またはスパッタまたは蒸着で８１０１：３０８
を約２μｍの厚さに形成し溝を埋めアニールを８００℃
程度で２０分間程度Ｎ。
カス中で行う。
例え″ば光励起ＣＶ Ｉ）の−例を以下に示す。これは
Ｈｇ −１−Ｓ ｉｌＬ −１−Ｎ−０系のカスの低圧
光照射ＣＶＤでＳｉｎ、膜を形成するものである。ガス
圧はＩＴｏ＋・ｒ程度、ｌｌＣｌ １，１先は低圧水銀
ランプからの紫外線たとえば、２５８７ Ａの波長の紫
外線である。６の光照射ＣＶＤでは１００〜２００℃程
度の温度でピンホールのない良好なＳｉｎ、が得られ、
ステップカバーレッジもきわめて良い。
Ｈｇ −１−Ｓ ｉｌＬ −１−Ｎ−０系のカスの低圧
光照射ＣＶＤでＳｉｎ、膜を形成するものである。ガス
圧はＩＴｏ＋・ｒ程度、ｌｌＣｌ １，１先は低圧水銀
ランプからの紫外線たとえば、２５８７ Ａの波長の紫
外線である。６の光照射ＣＶＤでは１００〜２００℃程
度の温度でピンホールのない良好なＳｉｎ、が得られ、
ステップカバーレッジもきわめて良い。
したがってこうした矩形状の切り込み領域に十分曝こ入
り込んだＳ１０．膜が得られる。（−ｆ）は溝を略々埋
める程度にレジス１−を塗布しバター゛／二ングしｔこ
ところである。（ｇ）は５ｉＯ−膜３０８、窒化膜３０
３、ポリノリコン膜３０４の順にエツチングを行ったも
ので、特にポリシリコン膜３０４のサイドエツチングを
十分に行ったものである。
り込んだＳ１０．膜が得られる。（−ｆ）は溝を略々埋
める程度にレジス１−を塗布しバター゛／二ングしｔこ
ところである。（ｇ）は５ｉＯ−膜３０８、窒化膜３０
３、ポリノリコン膜３０４の順にエツチングを行ったも
ので、特にポリシリコン膜３０４のサイドエツチングを
十分に行ったものである。
（鎖は（ｇｌにおいて、レジス！・８０９と窒化膜３０
３をエツチングで取り酸化膜３０２をエツチングで除去
したものである。第６図では、（１１）でイオン注入に
より溝となるべき所を非晶質化しているため、（ｃｌの
エツチングでほぼ長方形の断面構造を持つ酸化膜分離領
域ができる。界面に接する部分は熱酸化膜で形成される
ため界面状態は良好である。第６図のプロセスではリフ
ト副）を用いているため工程が複雑となったが、表面は
（１１）の様に平坦である。
３をエツチングで取り酸化膜３０２をエツチングで除去
したものである。第６図では、（１１）でイオン注入に
より溝となるべき所を非晶質化しているため、（ｃｌの
エツチングでほぼ長方形の断面構造を持つ酸化膜分離領
域ができる。界面に接する部分は熱酸化膜で形成される
ため界面状態は良好である。第６図のプロセスではリフ
ト副）を用いているため工程が複雑となったが、表面は
（１１）の様に平坦である。
第６図の説明ではｆ、）から（ＩＩ）にいくまでに１回
のマスク合わせ工程を行なっていたが、（ｃｌのところ
でポリシリコン３０４の側面についた５ｉＯ＝をまずエ
ツチングした後、ポリシリコン８０４のエツチングを行
い、５ｉ＝Ｎ−膜３０３、Ｓ１０．膜８０２をエツチン
グすれば、（１１）の構造が実現できる。
のマスク合わせ工程を行なっていたが、（ｃｌのところ
でポリシリコン３０４の側面についた５ｉＯ＝をまずエ
ツチングした後、ポリシリコン８０４のエツチングを行
い、５ｉ＝Ｎ−膜３０３、Ｓ１０．膜８０２をエツチン
グすれば、（１１）の構造が実現できる。
以上の様に酸化分離領域を形成しようとするノリコン基
板の領域に前もって水素、ヘリウム、ホウ素、酸素等の
イオン注入を高濃度（１０１４〜ＩＱ” ／ｃｉ ）に
行なう。そしてその領域を非晶質化させることにＪ：り
増速エツチングまたは増速酸化、ＣＶＤ、スパッタで酸
化膜分離を行う。
板の領域に前もって水素、ヘリウム、ホウ素、酸素等の
イオン注入を高濃度（１０１４〜ＩＱ” ／ｃｉ ）に
行なう。そしてその領域を非晶質化させることにＪ：り
増速エツチングまたは増速酸化、ＣＶＤ、スパッタで酸
化膜分離を行う。
コノためこの分離領域ははぼパターンずれのないほぼ長
方形で深さを幅より大きくとれ、低温プロセスになるた
め微細化に適しており界面状態が比較的よい。以上の理
由で本製造工程による絶縁分離領域は小面積で形成でき
高密度、高性能の集積回路の形成に適しｔコものであり
その効果は大きい。
方形で深さを幅より大きくとれ、低温プロセスになるた
め微細化に適しており界面状態が比較的よい。以上の理
由で本製造工程による絶縁分離領域は小面積で形成でき
高密度、高性能の集積回路の形成に適しｔコものであり
その効果は大きい。
次に本発明の半導体装置例を第７図に示す。
第７図はシリコン基板にバイポーラモード５ＩＴ（ＢＳ
ＩＴ ）を集積化した例を示す。４０１はｐ基板、４０
２はｎ十埋込み領域、４０Ｂはｎ−エビ成長領域、４０
４はＢＳＩＴのノーマリオフ特性を確実番こするための
ｐ領域で、拡散電圧だけで完全に墾乏化している領域、
４０５ａ、４０５１＋は本改良されたプロセスにより形
成された酸化膜分離領域、４０６はｎ十Ｆレインコンタ
クト領域、４０７はｐ＋ゲート領域、４０８はｎ＋ソー
ス領域、４０９はｐ＋ポリシリコン膜、４１０はＳｉｎ
、膜、４１１はｎ＋ポリシリコン膜、４１２はＷｔｒｙ
ル５膜、４１８はプラズマ窒化膜をそれぞれ示す。第７
図の製造プロセスを次に示す。まず１〜１０ｎｃｍ程度
のｐ基板４０１にｎ十埋込み領域４０２をＡｓ拡散で１
０” −１０Ｉ１０ｌ０の密度に深さ０．５−１μｍ程
度に形成する。次にｎ−エビ成長層を５ Ｘ １０．１
’〜５ Ｘ １０１鴫備−３程度にＰ（燐）を入れ厚さ
１〜２μｍ程度番こ成長する。その後第３図に示すのと
同じ方法で酸化膜分離領域４０５ａを形成する。ただし
、ヘリウム加速エネルギーを８００に、ｅＶ〜８０ ｋ
ｅＶまで段階的に変えてイオン注入によるタメージ層を
深さ２〜０．２μｍ程度にわたって形成する。次に第８
図と同じプロセスで４０５ｂを深さ０．７〜１．７μｍ
程度に形成する。ドレイノコンタクト領域４０６はヘリ
ウムイオノ住人を深さ１〜２μｍ程度にわすこって段階
にｌ ＱＩ６ｃ’ｍ”’程度打ちタメージを形成した後
に形成する。即イ〕ちＰ（燐）を４００ ｋｅＶ −１
００ｋｅＶまで、即わら０．４８μＩ１１〜０．１２μ
ｍまでに段階的に１０’・ｃ＋＋＋−１＆！度打ったあ
と増速拡散を用いて深さ１〜２μｍの拡散を例えば８０
０℃１時間程度の低温プロセスで形成する。もちろん、
通常の拡散プロセスでもよい。次にＰ＋ケ−１・領域も
同様にして形成する。即わちヘリウムイオンを２００に
’ｏＶ〜８０ｋａＶまで段階的に変えてｌ Ｑ”ｃｌｌ
ｌ”’１程度打ち深さ２μｍ−０−２μｍ程度にわたっ
てタメーレを形成しｔこ後、ボロンを加速エネルギー４
００ ＷｏＶ −５０ｋ ｏＶまでで深さ１．８μｍ〜
０．２μ班まで段階的にｌＱｌ’ｃｍ−”程度注入する
。もちろん、通常の拡散でもよい。そしてやはり増速拡
散を用いて例えば８００℃１時間程度の低温プロセスで
深さ０．７〜１．８μｍ程度まで拡散する。次にｐ→ポ
リシリコン層４０９を厚さ８０００λ程度ＣＶＤで形成
した後マスクでパターンニングし３００人程度の熱酸化
及び２０００λ程度のＣＶＤ５ｉ０２層４１０を形成す
る。さらにノース及びドレイン領域−ＬのＳ ｒ Ｏｒ
層４１０ ’ｊｅエツチングしｎ＋ポリシリコンをＣ
ＶＤで形成する。そしてアニールを例えば９００℃で１
０分間行いｎ＋ポリノリコン中のＡ８で深さ１０００〜
２００ＯＡｃＤｎ＋ソーｙ、領域４０８ノ拡散及びｎ＋
トレインコンタクト領域とのコンタクトを行う。
ＩＴ ）を集積化した例を示す。４０１はｐ基板、４０
２はｎ十埋込み領域、４０Ｂはｎ−エビ成長領域、４０
４はＢＳＩＴのノーマリオフ特性を確実番こするための
ｐ領域で、拡散電圧だけで完全に墾乏化している領域、
４０５ａ、４０５１＋は本改良されたプロセスにより形
成された酸化膜分離領域、４０６はｎ十Ｆレインコンタ
クト領域、４０７はｐ＋ゲート領域、４０８はｎ＋ソー
ス領域、４０９はｐ＋ポリシリコン膜、４１０はＳｉｎ
、膜、４１１はｎ＋ポリシリコン膜、４１２はＷｔｒｙ
ル５膜、４１８はプラズマ窒化膜をそれぞれ示す。第７
図の製造プロセスを次に示す。まず１〜１０ｎｃｍ程度
のｐ基板４０１にｎ十埋込み領域４０２をＡｓ拡散で１
０” −１０Ｉ１０ｌ０の密度に深さ０．５−１μｍ程
度に形成する。次にｎ−エビ成長層を５ Ｘ １０．１
’〜５ Ｘ １０１鴫備−３程度にＰ（燐）を入れ厚さ
１〜２μｍ程度番こ成長する。その後第３図に示すのと
同じ方法で酸化膜分離領域４０５ａを形成する。ただし
、ヘリウム加速エネルギーを８００に、ｅＶ〜８０ ｋ
ｅＶまで段階的に変えてイオン注入によるタメージ層を
深さ２〜０．２μｍ程度にわたって形成する。次に第８
図と同じプロセスで４０５ｂを深さ０．７〜１．７μｍ
程度に形成する。ドレイノコンタクト領域４０６はヘリ
ウムイオノ住人を深さ１〜２μｍ程度にわすこって段階
にｌ ＱＩ６ｃ’ｍ”’程度打ちタメージを形成した後
に形成する。即イ〕ちＰ（燐）を４００ ｋｅＶ −１
００ｋｅＶまで、即わら０．４８μＩ１１〜０．１２μ
ｍまでに段階的に１０’・ｃ＋＋＋−１＆！度打ったあ
と増速拡散を用いて深さ１〜２μｍの拡散を例えば８０
０℃１時間程度の低温プロセスで形成する。もちろん、
通常の拡散プロセスでもよい。次にＰ＋ケ−１・領域も
同様にして形成する。即わちヘリウムイオンを２００に
’ｏＶ〜８０ｋａＶまで段階的に変えてｌ Ｑ”ｃｌｌ
ｌ”’１程度打ち深さ２μｍ−０−２μｍ程度にわたっ
てタメーレを形成しｔこ後、ボロンを加速エネルギー４
００ ＷｏＶ −５０ｋ ｏＶまでで深さ１．８μｍ〜
０．２μ班まで段階的にｌＱｌ’ｃｍ−”程度注入する
。もちろん、通常の拡散でもよい。そしてやはり増速拡
散を用いて例えば８００℃１時間程度の低温プロセスで
深さ０．７〜１．８μｍ程度まで拡散する。次にｐ→ポ
リシリコン層４０９を厚さ８０００λ程度ＣＶＤで形成
した後マスクでパターンニングし３００人程度の熱酸化
及び２０００λ程度のＣＶＤ５ｉ０２層４１０を形成す
る。さらにノース及びドレイン領域−ＬのＳ ｒ Ｏｒ
層４１０ ’ｊｅエツチングしｎ＋ポリシリコンをＣ
ＶＤで形成する。そしてアニールを例えば９００℃で１
０分間行いｎ＋ポリノリコン中のＡ８で深さ１０００〜
２００ＯＡｃＤｎ＋ソーｙ、領域４０８ノ拡散及びｎ＋
トレインコンタクト領域とのコンタクトを行う。
ｏ＋ポリシリコンをパターンニングＬｊこ後１１＋ポリ
ンリコンをケート電極用にエツチングで酸化膜４１０を
一部除去する。ＡＩ！Ｓｉ蒸着を行いＡＩ！Ｓｉ酸線４
１２をＰ＋ポリンノリンケー１．、■＋ポリシリコンソ
ース及びトレインに施す。最後にプラズマＳｉ、Ｎ、膜
を４００℃以下の低温でパッシベーンヨン用に例えば５
ｏｏｏ Ａ程度以上のプラズマ窒化膜を形成する。ｐ領
域４０４の不純物密度は１０”〜５ Ｘ １０”鍋−１
程度でボロンのイオン注入で実現する。
ンリコンをケート電極用にエツチングで酸化膜４１０を
一部除去する。ＡＩ！Ｓｉ蒸着を行いＡＩ！Ｓｉ酸線４
１２をＰ＋ポリンノリンケー１．、■＋ポリシリコンソ
ース及びトレインに施す。最後にプラズマＳｉ、Ｎ、膜
を４００℃以下の低温でパッシベーンヨン用に例えば５
ｏｏｏ Ａ程度以上のプラズマ窒化膜を形成する。ｐ領
域４０４の不純物密度は１０”〜５ Ｘ １０”鍋−１
程度でボロンのイオン注入で実現する。
第７図のように形成されたプレーナＢＳＩＴは、分離領
域が狭い面積で作られているｔごはではなく、ｐ＋ゲー
ト領域４０７がきわめて細く形成されているため、ゲー
トの所要面積がｌ［常に小さくなされている。ＢＳ Ｉ
Ｔでは、ノーマリオフ特性を確実に実現するｔコめに、
ｐ十ゲート深さを、ケートケート なければならない。しｔこがって、ｔことえばｐ十ゲー
トの深さを１．６μｍｌこしようとすると、２μｍの拡
散窓から拡散しても、両側に１．８〜１．５μｍ程度拡
がるｔコめｐ十ケートの広さハ４．６〜５μｍ程度とな
る。ＢＳ ＩＴでは、通常チャンネルの両側にケート領
域を必要とするから、ゲートゲート 時に、そのゲートまで含めるとｌＯ．２〜１１μｍ程度
の広さが必要となってしまう。本発明のＢＳＩＴでは、
広さは５７ｚｍ程度におさまること６仁なって、面積が
略々半分に改善される。拡散窓１μｍにすると効果はさ
らに顕著である。従来のものでは、８．２〜９μｍであ
ったのが本発明のＢＳＩＴでは４μｍ程度である。チャ
ンネル中に、完全に空乏化された１１領域４０４を設け
ると、ｐ十ケート領域深さは、８０〜４０％浅くするこ
とができ、面積縮少にきわめて有効である。
域が狭い面積で作られているｔごはではなく、ｐ＋ゲー
ト領域４０７がきわめて細く形成されているため、ゲー
トの所要面積がｌ［常に小さくなされている。ＢＳ Ｉ
Ｔでは、ノーマリオフ特性を確実に実現するｔコめに、
ｐ十ゲート深さを、ケートケート なければならない。しｔこがって、ｔことえばｐ十ゲー
トの深さを１．６μｍｌこしようとすると、２μｍの拡
散窓から拡散しても、両側に１．８〜１．５μｍ程度拡
がるｔコめｐ十ケートの広さハ４．６〜５μｍ程度とな
る。ＢＳ ＩＴでは、通常チャンネルの両側にケート領
域を必要とするから、ゲートゲート 時に、そのゲートまで含めるとｌＯ．２〜１１μｍ程度
の広さが必要となってしまう。本発明のＢＳＩＴでは、
広さは５７ｚｍ程度におさまること６仁なって、面積が
略々半分に改善される。拡散窓１μｍにすると効果はさ
らに顕著である。従来のものでは、８．２〜９μｍであ
ったのが本発明のＢＳＩＴでは４μｍ程度である。チャ
ンネル中に、完全に空乏化された１１領域４０４を設け
ると、ｐ十ケート領域深さは、８０〜４０％浅くするこ
とができ、面積縮少にきわめて有効である。
以上のプロセスで形成したＢＳＩＴは、ゲーＩ・・ソー
ス間、ゲートｅトレイン間容量が小さく、ゲート抵抗、
ソース抵抗、１！レイン抵抗等を小さくでき、トレイン
電流を大きくとれ、高集積密度であるという特長を有す
る。
ス間、ゲートｅトレイン間容量が小さく、ゲート抵抗、
ソース抵抗、１！レイン抵抗等を小さくでき、トレイン
電流を大きくとれ、高集積密度であるという特長を有す
る。
第７図に示されるＢＳＩＴを用いて、ＳＩＴＣＭＬ。
ＳＩＴＳＴＬ ％ＳＩＴＩＳＬ 、 ＳＩＴＤＢＴＬ（
ＤｉｏｄｅＢ ｉａｓ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ ）等の高速性・低電力性が一段と改善され
る。
ＤｉｏｄｅＢ ｉａｓ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ ）等の高速性・低電力性が一段と改善され
る。
次にＧ ａ Ａ ｓでＳＩＴＤＢＴＬを形成したときの
例を第８図、第９図に示す。第８図の中で５０１はＣｒ
ドープの半絶縁性ＧａＡｓ基板、５０２はｎ十Ｇ ａ
Ａ ｓエピ成長層、５０８はｎ−エピ成長層、５０４
ａ 、 ５０４ ｂ 、 ５０４ ｃは窒化膜分離領域
、５０５はｐ＋ゲート領域、５０６はｎ＋ソース領域、
５０７はｎ領域、５０８ａはｎ＋ポリシリコン領域、５
０８ｂはｎ型ポリシリコン領域、５０９はスス（Ｓｎ）
、５１０はゲー！・電極用Ａｇ−Ｉｎ（８：１）合金、
５１１はポリンリコンショノトキーバリアタイ」−１ご
用金属チタン（Ｔｉ）、５１２はシリつンＷＩＮ用アル
ｊｆＡ！り、５１８はＡｕ −Ｇｅ（９：１）、５１４
は配線用の金（Ａｕ）、５１５はプラズマ窒化膜、５１
６はベリリアのイオン注入で作られるｐ領域である。第
８図のプロセスを次に示す。先ずクロム（Ｃｒ）ドープ
の半絶縁性基板に不純物密度が約５ ×ｌ Ｑ Ｉｌｌ
ｃｍ−１程度のｎ十ＧａＡｓを厚さ０．５−１μ班程
度のエビ成長を行う。次醗こシリコンを１ビーパントと
して約５ Ｘ １０” −５Ｘ １０” ａｍ−’程度
人いったｎ−ＧａＡｓ層を１〜２μ班程度エビ成長する
。次に窒化膜分離領域５０４ ａ 、 ５０４ ｂ 、
５０４ ｃを第６図の様な方法で形成する。即わちヘ
リウムイオン注入を４００に’、ｅＶ程度から８０ ｇ
ｅＶ程度の範囲でドープ置駒ｌＯ゛°υ−′程度行うこ
とによるダメージ領域としｔこ後Ｃ（４，Ｆ、ガス等を
用いｔこＲＩＥによりダメージ領域をエツチングで除去
した後、Ｈｇ 」−Ｓ ｉ Ｈ，十ＮＨ，系のカスの低
温光照射ＣＶＤで５ｉ＝Ｎ４膜を形成する。照射光は低
圧水銀ランプからの紫外線ｔコとえば２５８７ Ａの波
長の紫外線である。この光照射ＣＶＤでは、１００〜２
００℃程度の温度でピノポールのない良好な５ＩＩＮ１
が得られ、ヌテノプカバレノジもきわめて良い。
例を第８図、第９図に示す。第８図の中で５０１はＣｒ
ドープの半絶縁性ＧａＡｓ基板、５０２はｎ十Ｇ ａ
Ａ ｓエピ成長層、５０８はｎ−エピ成長層、５０４
ａ 、 ５０４ ｂ 、 ５０４ ｃは窒化膜分離領域
、５０５はｐ＋ゲート領域、５０６はｎ＋ソース領域、
５０７はｎ領域、５０８ａはｎ＋ポリシリコン領域、５
０８ｂはｎ型ポリシリコン領域、５０９はスス（Ｓｎ）
、５１０はゲー！・電極用Ａｇ−Ｉｎ（８：１）合金、
５１１はポリンリコンショノトキーバリアタイ」−１ご
用金属チタン（Ｔｉ）、５１２はシリつンＷＩＮ用アル
ｊｆＡ！り、５１８はＡｕ −Ｇｅ（９：１）、５１４
は配線用の金（Ａｕ）、５１５はプラズマ窒化膜、５１
６はベリリアのイオン注入で作られるｐ領域である。第
８図のプロセスを次に示す。先ずクロム（Ｃｒ）ドープ
の半絶縁性基板に不純物密度が約５ ×ｌ Ｑ Ｉｌｌ
ｃｍ−１程度のｎ十ＧａＡｓを厚さ０．５−１μ班程
度のエビ成長を行う。次醗こシリコンを１ビーパントと
して約５ Ｘ １０” −５Ｘ １０” ａｍ−’程度
人いったｎ−ＧａＡｓ層を１〜２μ班程度エビ成長する
。次に窒化膜分離領域５０４ ａ 、 ５０４ ｂ 、
５０４ ｃを第６図の様な方法で形成する。即わちヘ
リウムイオン注入を４００に’、ｅＶ程度から８０ ｇ
ｅＶ程度の範囲でドープ置駒ｌＯ゛°υ−′程度行うこ
とによるダメージ領域としｔこ後Ｃ（４，Ｆ、ガス等を
用いｔこＲＩＥによりダメージ領域をエツチングで除去
した後、Ｈｇ 」−Ｓ ｉ Ｈ，十ＮＨ，系のカスの低
温光照射ＣＶＤで５ｉ＝Ｎ４膜を形成する。照射光は低
圧水銀ランプからの紫外線ｔコとえば２５８７ Ａの波
長の紫外線である。この光照射ＣＶＤでは、１００〜２
００℃程度の温度でピノポールのない良好な５ＩＩＮ１
が得られ、ヌテノプカバレノジもきわめて良い。
従って、こうした矩形状の切り込み領域に十分に入り込
んだＳｌ、Ｎ１膜が得られる。５０４ａ。
んだＳｌ、Ｎ１膜が得られる。５０４ａ。
５０４Ｃは深さ２〜３μｍに５０４ｂは深さ１〜２μｍ
にそれぞれ形成する。
にそれぞれ形成する。
次にｐ＋ＧａＡｓゲート領域５０５をベリリウム（Ｂｅ
）イオンを段階的に４００ ｋ’ｅＶ −５０ｋｅＶま
でそれぞれドーズ置駒１０１６〜ＩＱ”ｃｍ−”程度注
入することにより深さ１．５μ肌に形成する。次ｉｚ
ｎ ” ソー ｘ領域５０６を硫黄（Ｓ）を２００１ｒ
ｅＶ程度の加速エネルギーで深さ約１６００人を中心に
ドーズ量１０１６〜ＩＱ”ＬＭ−’程度注入することに
よりｎ＋領域５０６を形成する。次にドレインショシト
キ用ｎ領域５０７は硫黄（Ｓ）を２００に、ｅＶ程程度
加速エネルギーで深さ１６００人を中心に１！−ズ量１
０１１〜１０Ｉ′ｃｒｎ″′程度に注入ジテオく。
）イオンを段階的に４００ ｋ’ｅＶ −５０ｋｅＶま
でそれぞれドーズ置駒１０１６〜ＩＱ”ｃｍ−”程度注
入することにより深さ１．５μ肌に形成する。次ｉｚ
ｎ ” ソー ｘ領域５０６を硫黄（Ｓ）を２００１ｒ
ｅＶ程度の加速エネルギーで深さ約１６００人を中心に
ドーズ量１０１６〜ＩＱ”ＬＭ−’程度注入することに
よりｎ＋領域５０６を形成する。次にドレインショシト
キ用ｎ領域５０７は硫黄（Ｓ）を２００に、ｅＶ程程度
加速エネルギーで深さ１６００人を中心に１！−ズ量１
０１１〜１０Ｉ′ｃｒｎ″′程度に注入ジテオく。
次に表面全体を厚さ２０００人〜５０００ Ａ程度のプ
ラズマＣＶＤまたは光励起ＣＶＤによる窒化膜でおおう
。その上に例えばｎ形ポリシリコンをプラズマＣＶＤあ
るいは光照射ＣＶＤにより２０００〜５０００ Ａ程度
堆積する。シート抵抗１００Ω／ロ〜ｌＯＫΩ／ロ程度
である。次に酸化膜分離領域５０４Ｃ上にポリシリコン
ショットキバリアダイオ−Ｉ：ｍ１’とポリシリコン負
荷抵抗Ｒ（たｔごし第８図ではポリシリコン抵抗は描か
れてない。）を形成するポリシリコンを残し他のポリシ
リコンを例えばＣＣム等の反応性イオンエツチングによ
りエツチングする。次にポリシリコンシトノトキタイオ
ード及び負荷抵抗のコンタクト用に、Ａｓイオンを、例
えば１００ｋｅＶ〜５０ｋｅＶの加速エネルギーで段階
的にそれぞれ約Ｉ Ｑ ” ｍ−”程度注入する。次に
ポリシリコンショットキバリアダイオードのためにｎ型
ポリシリコン５０８ ｂＪ二にチタン（Ｔｉ）を例え１
、ｌ’２０００人程度スパッ程度しくは電子ビーム蒸着
でつけ、続けてＡＩ！を蒸着で０．３〜０．５μ肌程度
つける。次にポリシリコンショットキバリアダイオード
とポリシリコン抵抗抵抗のコンタクトと電伽ライン形成
用に６００ＯＡの厚さに１／蒸着を行う。ＧａＡｓ −
ＢＳＩＴのドレインショットキー用に５ｎ５０９を例え
ば２０００ 人程度蒸ｔｒしｐ＋ゲートコンタクト電極
用にＡｇ−Ｉｎ（８：１）を例えば３０００人程度スパ
ッタであらかじめつけておく。ｎ＋ソースコンタクト電
極用にＡｕ−Ｇｅ （９： １ ）を例えば３０００人
スパッタでつけた後Ａｖ蒸着でそれぞれゲート、ソース
、ドレイン、負荷タイオード、負荷抵抗等のそれぞれの
コンタク！・用金属間を配線する。
ラズマＣＶＤまたは光励起ＣＶＤによる窒化膜でおおう
。その上に例えばｎ形ポリシリコンをプラズマＣＶＤあ
るいは光照射ＣＶＤにより２０００〜５０００ Ａ程度
堆積する。シート抵抗１００Ω／ロ〜ｌＯＫΩ／ロ程度
である。次に酸化膜分離領域５０４Ｃ上にポリシリコン
ショットキバリアダイオ−Ｉ：ｍ１’とポリシリコン負
荷抵抗Ｒ（たｔごし第８図ではポリシリコン抵抗は描か
れてない。）を形成するポリシリコンを残し他のポリシ
リコンを例えばＣＣム等の反応性イオンエツチングによ
りエツチングする。次にポリシリコンシトノトキタイオ
ード及び負荷抵抗のコンタクト用に、Ａｓイオンを、例
えば１００ｋｅＶ〜５０ｋｅＶの加速エネルギーで段階
的にそれぞれ約Ｉ Ｑ ” ｍ−”程度注入する。次に
ポリシリコンショットキバリアダイオードのためにｎ型
ポリシリコン５０８ ｂＪ二にチタン（Ｔｉ）を例え１
、ｌ’２０００人程度スパッ程度しくは電子ビーム蒸着
でつけ、続けてＡＩ！を蒸着で０．３〜０．５μ肌程度
つける。次にポリシリコンショットキバリアダイオード
とポリシリコン抵抗抵抗のコンタクトと電伽ライン形成
用に６００ＯＡの厚さに１／蒸着を行う。ＧａＡｓ −
ＢＳＩＴのドレインショットキー用に５ｎ５０９を例え
ば２０００ 人程度蒸ｔｒしｐ＋ゲートコンタクト電極
用にＡｇ−Ｉｎ（８：１）を例えば３０００人程度スパ
ッタであらかじめつけておく。ｎ＋ソースコンタクト電
極用にＡｕ−Ｇｅ （９： １ ）を例えば３０００人
スパッタでつけた後Ａｖ蒸着でそれぞれゲート、ソース
、ドレイン、負荷タイオード、負荷抵抗等のそれぞれの
コンタク！・用金属間を配線する。
もちろん、全部ｈｐ配線でもよい。最後にパッシベーシ
ョン用プラズマあるいは光照射ＣＶＤにより窒化膜を２
５０℃以下の低温で約８０００Å以上形成する。ここで
は、分離用絶縁物にＳｉ、Ｎ、を用いた例を述へたが、
（ＣＨ，１，ＡＩ！十ＮＨ，糸のガスを用いた光照射Ｃ
ＶＤによるＡ４Ｎなどでもよい。第９図に５ＩＴＤＢＴ
Ｌの回路図を示す。Ｎ９図において６００はＢＳＩＴ
（ノーマリ−オフ型の５ＩＴ）、６０１ ａ 、 ６０
１ ｂは負荷用ダイオードＯｌ、６０２ ａ 、 ６０
２ ｂは負荷抵抗ＲＬ、、６０８は［椋［ＩＦ線Ｖｉｎ
ｊ、６０４はテヵソブリング用タイオードダ 、６０５
はＢＳＩＴ ６００の入力電圧線、６０６はＢＳＩＴ６
００の出力電圧線をそれぞれ示す。ＤＢＴＬはＤ １ｏ
ｄｅ Ｂ ｉａｓ Ｔ ｒａｎ−ｓｉｓｔｏｒ
Ｌｏｇｉｃの略そ、第９図Ｉコ示す様にＢＳＩＴ６００
とテカソプリングタイオ−１＝ 、ｍｄ６０４と負荷ダ
イオ−＋：９６１・６０１ａ及び負荷抵抗Ｒ６０２ａの
素子で構成される基本回路から成る。
ョン用プラズマあるいは光照射ＣＶＤにより窒化膜を２
５０℃以下の低温で約８０００Å以上形成する。ここで
は、分離用絶縁物にＳｉ、Ｎ、を用いた例を述へたが、
（ＣＨ，１，ＡＩ！十ＮＨ，糸のガスを用いた光照射Ｃ
ＶＤによるＡ４Ｎなどでもよい。第９図に５ＩＴＤＢＴ
Ｌの回路図を示す。Ｎ９図において６００はＢＳＩＴ
（ノーマリ−オフ型の５ＩＴ）、６０１ ａ 、 ６０
１ ｂは負荷用ダイオードＯｌ、６０２ ａ 、 ６０
２ ｂは負荷抵抗ＲＬ、、６０８は［椋［ＩＦ線Ｖｉｎ
ｊ、６０４はテヵソブリング用タイオードダ 、６０５
はＢＳＩＴ ６００の入力電圧線、６０６はＢＳＩＴ６
００の出力電圧線をそれぞれ示す。ＤＢＴＬはＤ １ｏ
ｄｅ Ｂ ｉａｓ Ｔ ｒａｎ−ｓｉｓｔｏｒ
Ｌｏｇｉｃの略そ、第９図Ｉコ示す様にＢＳＩＴ６００
とテカソプリングタイオ−１＝ 、ｍｄ６０４と負荷ダ
イオ−＋：９６１・６０１ａ及び負荷抵抗Ｒ６０２ａの
素子で構成される基本回路から成る。
この回路は、１関値動作のための負荷抵抗Ｒ，の他に負
荷タイオート０２でクランプされるためゲート−トレイ
ン間が深く順方向に振り込まれない非飽和論理動作であ
る。ＤＢＴＬの特長は、（１）小信号動作である。（論
理振幅は例えば４００ｍＶ −５０ｍＶ ） 、（２）
非飽和論理テアルＱ （３） （−／ジェクタ電圧Ｖ
ｉ ｎ ｊが例えばｌｖ〜０．７Ｖと小さいにもかかわ
らず駆動電流が太き（高速である、等の利点がある。
荷タイオート０２でクランプされるためゲート−トレイ
ン間が深く順方向に振り込まれない非飽和論理動作であ
る。ＤＢＴＬの特長は、（１）小信号動作である。（論
理振幅は例えば４００ｍＶ −５０ｍＶ ） 、（２）
非飽和論理テアルＱ （３） （−／ジェクタ電圧Ｖ
ｉ ｎ ｊが例えばｌｖ〜０．７Ｖと小さいにもかかわ
らず駆動電流が太き（高速である、等の利点がある。
第８図のＧａＡｓ ＢＳＩＴ ＤＢＴＬは上記の回路的
特長の他にゲー１〜がきわめて小さく作られている上に
ケー１−１こ隣接して絶縁物領域の設けられｒ：ＢｓＩ
Ｔを用いているｔコめ入力容箪が小さくかつ電流刺傳が
大きく、大電流駆動に向いており本改良の絶縁物分離と
も合オ〕せて高集積密度で高速の半導体集積回路となる
。なお第８図と第９図を対応させると第８図にはＢＳＩ
Ｔ６００とテカソプリノグタイオード、ｍ、６０４と負
荷タイオーＮＯ，６０１ｂまでしか描かれていない。し
かし負荷ダイオ−トメ□及び負荷抵抗ＲＬを絶縁分離領
域上に形成するので浮遊容量は小さくなっている。
特長の他にゲー１〜がきわめて小さく作られている上に
ケー１−１こ隣接して絶縁物領域の設けられｒ：ＢｓＩ
Ｔを用いているｔコめ入力容箪が小さくかつ電流刺傳が
大きく、大電流駆動に向いており本改良の絶縁物分離と
も合オ〕せて高集積密度で高速の半導体集積回路となる
。なお第８図と第９図を対応させると第８図にはＢＳＩ
Ｔ６００とテカソプリノグタイオード、ｍ、６０４と負
荷タイオーＮＯ，６０１ｂまでしか描かれていない。し
かし負荷ダイオ−トメ□及び負荷抵抗ＲＬを絶縁分離領
域上に形成するので浮遊容量は小さくなっている。
本発明の実施例は、ＢＳＩＴについて述へられているが
、半導体ウェハ上に集積回路を構成するトランジスタは
、ＢＳＩＴに限らず、バイポーラトランジスタでも、Ｆ
ＥＴでもまたＭＯＳＦＥＴでもＭＯ８ＳＩＴでもよい。
、半導体ウェハ上に集積回路を構成するトランジスタは
、ＢＳＩＴに限らず、バイポーラトランジスタでも、Ｆ
ＥＴでもまたＭＯＳＦＥＴでもＭＯ８ＳＩＴでもよい。
Ｌ Ｓ Ｉを構成するときに絶縁物分離が必要なものに
はすへて適用できる。また、第６図や第８図の例のよう
に、一度矩形状１こ切り込み領域を作ってｈ弓絶縁物を
堆積する場合には、Ｈｅイオンなどでたたくこともな（
、ＲＩＥの異方性エツチングで、矩形状にエツチングし
ておいて、絶縁物を堆積してよいことはいうまでもない
。
はすへて適用できる。また、第６図や第８図の例のよう
に、一度矩形状１こ切り込み領域を作ってｈ弓絶縁物を
堆積する場合には、Ｈｅイオンなどでたたくこともな（
、ＲＩＥの異方性エツチングで、矩形状にエツチングし
ておいて、絶縁物を堆積してよいことはいうまでもない
。
以上の様に本発明の絶縁分離領域を用いて構成された半
導体装置は、高集積密度、高速、低消費電力な集積回路
に適しておりその工業的価値は高い。
導体装置は、高集積密度、高速、低消費電力な集積回路
に適しておりその工業的価値は高い。
第１図（、Ｉ）乃至（ｇ）はＬＯＣＯ８法の製造工程を
示す図、第２図は、従来のＬＯＣＯ８法におけるバーズ
ビークの拡大図、第３図（，１乃至ｆｅｌは本発明の半
導体装置の一製造Ｔ程例を示す図、第４図はシリコン基
板中に水素イ」ン及びヘリウムイオンを注入したときの
加速エネルギと侵入深さの関係を示す図、第５図（ＩＩ
）乃至（，１及び第６図（ａ）乃至（ｈ）は本発明の半
導体装置の他の製造工程例を示す図、第７図及び第８図
は本発明の半導体装置の一例を示す図、第９図は５ＩＴ
ＤＢＴＬの回路例である。 （久り ｊだ ｋ、＝％−ｍ） 第４図 ＝２２４− （Ｃ） ０６ （Ｃ） 第５ｒＢ （０−） （１）） ０９ （大 ） ０７ ヌ０？ ３す ３、ｊ７ − ・ ３σ３ ３σ２ ３ｏ／
示す図、第２図は、従来のＬＯＣＯ８法におけるバーズ
ビークの拡大図、第３図（，１乃至ｆｅｌは本発明の半
導体装置の一製造Ｔ程例を示す図、第４図はシリコン基
板中に水素イ」ン及びヘリウムイオンを注入したときの
加速エネルギと侵入深さの関係を示す図、第５図（ＩＩ
）乃至（，１及び第６図（ａ）乃至（ｈ）は本発明の半
導体装置の他の製造工程例を示す図、第７図及び第８図
は本発明の半導体装置の一例を示す図、第９図は５ＩＴ
ＤＢＴＬの回路例である。 （久り ｊだ ｋ、＝％−ｍ） 第４図 ＝２２４− （Ｃ） ０６ （Ｃ） 第５ｒＢ （０−） （１）） ０９ （大 ） ０７ ヌ０？ ３す ３、ｊ７ − ・ ３σ３ ３σ２ ３ｏ／
Claims (1)
- 半導体ウェハ上に複数のトランジスタを備え、前記複数
のトランジスタの間に設けられた絶縁物分離領域の少な
（とも一部の幅が深さと略々等しいかもしくは狭くなさ
れたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112422A JPS592346A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112422A JPS592346A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592346A true JPS592346A (ja) | 1984-01-07 |
| JPH0427706B2 JPH0427706B2 (ja) | 1992-05-12 |
Family
ID=14586248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112422A Granted JPS592346A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592346A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| CN103972147A (zh) * | 2014-05-08 | 2014-08-06 | 上海华力微电子有限公司 | 一种窄沟槽制作方法 |
| US10814103B2 (en) | 2015-08-21 | 2020-10-27 | 3M Innovative Properties Company | Nasogastric tube securement systems and methods of using same |
| US10813846B2 (en) | 2015-08-21 | 2020-10-27 | 3M Innovative Properties Company | Nasogastric tube securement systems and methods of using same |
| US11013667B2 (en) | 2015-08-21 | 2021-05-25 | 3M Innovative Properties Company | Nasogastric tube securement systems and methods of using same |
| USD928312S1 (en) | 2019-10-30 | 2021-08-17 | 3M Innovative Properties Company | Tube securement device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110032845A (ko) * | 2009-09-24 | 2011-03-30 | 삼성전자주식회사 | 전력 전자소자 및 그 제조방법 |
| CN103999225B (zh) | 2012-01-19 | 2017-02-22 | 富士电机株式会社 | 半导体装置及其制造方法 |
| US9530672B2 (en) | 2012-03-19 | 2016-12-27 | Fuji Electric Co., Ltd. | Production method for a semiconductor device |
| US9947761B2 (en) | 2012-03-19 | 2018-04-17 | Fuji Electric Co., Ltd. | Production method for semiconductor device |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915114A (ja) * | 1972-06-02 | 1974-02-09 | ||
| JPS50785A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS502881A (ja) * | 1973-05-09 | 1975-01-13 | ||
| JPS514977A (en) * | 1974-07-01 | 1976-01-16 | Iwatsu Electric Co Ltd | Zetsuensono keiseihoho |
| JPS5153471A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Chitsukamakuomochiita sentakusankaho |
| JPS55103759A (en) * | 1979-02-02 | 1980-08-08 | Semiconductor Res Found | Electrostatic induction transistor integrated circuit |
| JPS55150269A (en) * | 1979-05-11 | 1980-11-22 | Semiconductor Res Found | Semiconductor integrated circuit |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
-
1982
- 1982-06-28 JP JP57112422A patent/JPS592346A/ja active Granted
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915114A (ja) * | 1972-06-02 | 1974-02-09 | ||
| JPS50785A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS502881A (ja) * | 1973-05-09 | 1975-01-13 | ||
| JPS514977A (en) * | 1974-07-01 | 1976-01-16 | Iwatsu Electric Co Ltd | Zetsuensono keiseihoho |
| JPS5153471A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Chitsukamakuomochiita sentakusankaho |
| JPS55103759A (en) * | 1979-02-02 | 1980-08-08 | Semiconductor Res Found | Electrostatic induction transistor integrated circuit |
| JPS55150269A (en) * | 1979-05-11 | 1980-11-22 | Semiconductor Res Found | Semiconductor integrated circuit |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| CN103972147A (zh) * | 2014-05-08 | 2014-08-06 | 上海华力微电子有限公司 | 一种窄沟槽制作方法 |
| US10814103B2 (en) | 2015-08-21 | 2020-10-27 | 3M Innovative Properties Company | Nasogastric tube securement systems and methods of using same |
| US10813846B2 (en) | 2015-08-21 | 2020-10-27 | 3M Innovative Properties Company | Nasogastric tube securement systems and methods of using same |
| US11013667B2 (en) | 2015-08-21 | 2021-05-25 | 3M Innovative Properties Company | Nasogastric tube securement systems and methods of using same |
| USD928312S1 (en) | 2019-10-30 | 2021-08-17 | 3M Innovative Properties Company | Tube securement device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427706B2 (ja) | 1992-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63147368A (ja) | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 | |
| JPS60137070A (ja) | 半導体装置の製造方法 | |
| JPS62293761A (ja) | 半導体装置の製造方法 | |
| JPS592346A (ja) | 半導体集積回路 | |
| US4333774A (en) | Method for producing walled emitter type bipolar transistors | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JP3402644B2 (ja) | 半導体装置の製造方法 | |
| JPH0291973A (ja) | 半導体装置の製造方法 | |
| JPS6252950B2 (ja) | ||
| JPS5923476B2 (ja) | 半導体装置の製造方法 | |
| JPS6197975A (ja) | 半導体装置の製造方法 | |
| JPS5961181A (ja) | 半導体装置の製造方法 | |
| JPS6230494B2 (ja) | ||
| JPS58184759A (ja) | 半導体装置の製造方法 | |
| JPS6115372A (ja) | 半導体装置およびその製造方法 | |
| JPH01239867A (ja) | 絶縁膜上半導体の形成方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS58142573A (ja) | 半導体集積回路およびその製造方法 | |
| JPS63126279A (ja) | 半導体集積回路装置の製法 | |
| KR940004258B1 (ko) | 소이구조의 반도체 소자 제조방법 | |
| JPS58175843A (ja) | 半導体集積回路の製造方法 | |
| JPH0541516A (ja) | 半導体装置及び製造方法 | |
| JPS63119264A (ja) | 半導体装置 | |
| JPS58164241A (ja) | 半導体装置の製造方法 |