KR940010561B1 - Mesfet 반도체 장치 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1도 (a)도 내지 (g)도는 종래 방법에 의한 E/D형 MESFET 제조공정을 나타낸 수직구조도.
제 2 도는 SiN막 두께와 GaAs 기판 내에 이온주입된 Si의 활성화 효율간의 관게를 나타낸 그래프.
제 3 도는 제 1 도에 따른 D형 MESFET와 함께 반도체 장치내 포함되는 E형 MESFET의 단면구조를 나타낸 E형 MESFET의 단면도이다.
본 발명은 전계효과 트랜지스터(field effect transistor; 이하 FET)에 관한 것으로서, 특히 갈륨-비소(GaAs)를 사용한 쇼트키(schottky) 게이트 전계효과 트랜지스터(metal-semicondnctor FET; 이하 MESFET라 함)의 제조방법에 관한 것이다.
대규모 집적회로에는 다수의 능동소자, 예를들면 바이폴라 트랜지스터 또는 MOS트랜지스터가 사용되고 있는데, 더욱 고속의 집적회로 구현을 위해서 화합물 반도체를 이용한 능동소자를 사용하는 집적회로가 연구개발되고 있다.
그러나 반도체의 대표적인 것은 언급한 MESFET이다. MESFET는 전자이동도가 비교적 높아 직렬저항이 낮고 드리프트 속도가 높기 때문에 고속동작이 가능하며, 또 제조공정이 간단하고 잡음이 적어 신뢰성이 높아, 마이크로파 내의 증폭소자로서 타 능동소자에서 구현이 어려운 고주파 내에서 사용될 수 있으며, 또한 E(enhancement)형, D(deplection)형으로 제작 가능하므로 E/D FET에 의한 논리회로 등에 MESFET가 사용되고 있다.
갈륨아세나이드(이하 GaAs)를 사용한 FET의 집적화하면 마치 CMOS(complenetary MOS)인버터와 같은 E/D 인버터가 제조되므로 이를 사용한 고 속의 논리회로 실현이 가능하다.
이러한 MESFET의 제조방법에 관련한 종래기술을 살펴보면 다음과 같다.
제 1 도 (a)도 내지 (b)도는 GaAs를 기판 재료로 사용하는 MESFET의 제조공정이다.
출발물질은 반절연성 GaAs물질로 이 기판 위에 제 1a 도와 같이 포토레지스트층(2)을 패턴 형성하고, 상기 포토레지스트층(2)을 마스크로 하여 기판(1)에 대해 2.4×10-2cm-2와 70keV로 Si 등의 이온을 선택적으로 중비하여 n이온 주입층(3)을 형성한다.
제 1b 도의 단계에서는, 상기 포토레지스트층(2)을 제거한 다음, 기판 전면에 걸쳐 MESFET(plasma-enhanceel CVD) 등의 방법으로 SiN절연막(4)을 침적하고 계속하여 제1포토레지스트막(5), SiO2절연층(6) 및 제2포토레지스트막을 연속하여 적층하고 제2포토레지스트막을 패턴 형성(7)한다. 이때 SiN막(4)위에 적층된 3개의 층은 다층 레지스트막(MR)을 구성하게 된다.
이어서, 제 1c 도에 도시된 바와 같이, 다층 레지스트막을 구성하는 제2의 포토레지스트막(7)의 패턴형상대로 건식식각방법(즉, RIE; Reactive Ion Etching)으로 식각처리하여 SiO2막과 제1포토레지스트막을 제거하여 SiN(4)이 노출되도록 한다. 이 상태에서 SiO2절연층(6)을 이온 마스크로 하여 노출된 영역을 통해 이온주입을 행하여 a+이온 주입층(8)을 형성하도록 한다.
기판 내에 n+이온 불순물 영역을 형성하고 제2포토레지스트막(7)을 제거한 후에, 제 2d 도와 같이 스퍼터링 등의 방법으로 제2SiO2층(9)을 기판 전면에 걸쳐 침적하여 형성한다. 이때 다층 레지스트층(MR)의 측벽상에 형성된 상기 SiO2층(9)은 버퍼-HF 식각용액에 의해 쉽게 제거될 수 있으므로 제 1e 도는 소위 리프트-오프(lift-off) 공정에 의해 다층 레지스트막이 제거된 상태를 도시한 것이며, 형성된 SiO2층은 단지 기판 내에 형성된 n+불순물 영역상에만 잔유하게 된다.
이어서 주입된 이온들의 활성화를 위해 어닐링 작업을 행한 후, SiO2/SiN 두층에 대해 소오스/드레인 접촉 윈도우 형성을 위해 건식식각을 행하고 형성된 윈도우 내에 제 1f 도와 같이 오믹 금속층(10)을 증착시켜, 금속 접촉부를 형성하고, 제 1g 도와 같이 게이트 전극(11)을 형성하므로서 MESFET를 제조하게 된다.
물론, 이러한 구조 및 제조방법은 많은 장점을 제공하고 있지만, 단독으로 상기 장치를 사용할 때는 무관하나 집적회로에의 응용 또는 시스템 구성에 따른 필요소자로서의 사용에 있어서, 통상은 E형과 U형이 동시에 형성될 것이 요구되기 때문에 상기와 같은 방법으로 공정을 실시함은 공정상의 복잡성을 야기시킨다.
E형 MESFET는 노멀-오프(normally off), D형 MESFET는 노멀-온(mormally on)상태 소자로도 불리우는 것으로, 언급한 공정에 관련하여 이를 제조함에 있어서는 액티브층의 두께 조절에 의한 방법 또는 이온주입 농도의 레벨에 차별을 주어 형성하는 두가지 방법이 채용되고 있다.
전자의 방법에 관련하여서는 액티브층에 대하여 리세트(recess) 에칭공정을 요구하기 때문에 이 방법을 사용함으로 인해서 단차가 발생하고 게이트 메탈전극에 쉽게 단선된다는 문제점이 있어, 집적회로 형성시 후자의 방법이 사용되고 있다. 그러나 후자의 방법은 불순물 농도의 조절을 요하는 방법으로 적어도 2번의 분리된 이온주입공정이 요구되는 것이며 앞서 기술된 종래의 MESFET 공정으로서 상기와 같은 방법적용은 복잡성이 수반되는 등의 문제점이 있는 것이다.
따라서, 본 발명은 이러한 문제점을 해결하는 것으로 그 목적은 집적회로 응용시 E/D형의 MESFET 실현이 융통성 있고 용이하게 실시될 수 있도록 하는 E/D형 MESFET 제조공정을 제공하는 것이다.
본 발명에 따른 E/D형의 MESFET 제조방법은 E(enhancement)형과 d(deplection)형 MESFET가 공존하는 반도체 장치 제조에 있어서, GaAs기판내에 D형 도우즈량으로 이온주입하여 N불순물 영역의 형성단계와, 이 n불순물 영역에 소오스/드레인 영역을 형성하기 위한 n+불순물 영역을 형성하도록 상기 기판상에 SiN막을 포함하는 복수의 절연층 도포 미 패터닝 후 이온주입하여 형성하고, 기판 전면에 걸쳐 SiN2막을 도포하고 패터닝하여 n불순물 영역, SiN막 및 SiO2층을 갖는 전극부를 형성하여 D형 1를 형성한 후에 E형 MESFET를 형성하기 위해서 선택된 D형 MESFET의 게이트 전극부를 구성하는 SiN막을 부분적으로 식각해 내어 E형 MESFET를 형성하므로써 D형 MESFET가 함께 형성된 반도체 장치가 형성됨을 특징으로 하는 MESFET반도체 장치 제조방법을 특징으로 하고 있다.
E형과 D형의 MESFET를 형성함으로써 E/D형 인버터와 같은 디지탈 논리회로 구현이 가능한 것인데 이러한 맥락에서 구체화된 실시예를 통해 이하, 본 발명을 설명한다.
먼저, 본 발명 공정은 종래기술을 설명한 제 1 도로부터 출발하므로 유사공정의 상세한 설명은 기술하지 않는다.
제 1 도의 공정단계는 D형의 MESFET단계를 나타내고 있는 것이고, 먼저 집적회로의 구현을 위한 공정은 제 1 도의 각 공정단계를 포함하여 D형의 MESFET가 제조된다.
그러나 제 1 도의 공정단계가 D형의 MESFET 공정이라는 것은 이온주입 공정에서 도우즈(dose)량의 조절이 D형의 MESFET이도록 조절됨을 의미한다.
즉, 불순물 농도는 2.4×1012cm-2정도로 제 1a 도의 단계에서 실시할 수 있고 따라서 D형의 MESFET가 형성되는데 이 일련의 공정은 완성되기 전에 제 1e 도의 단계까지 진행된다.
제 1c 도의 단면도는 기판내에 형성된 n 및 n+이온 불순물 영역(3),(8)과 이 기판위에 형성된 액티브층인 SiN(즉, Si3N4)층 (4)과 상기 n-불순물 영역에 대응하여 그 위에 형성된 제2의 SiO2층(9)이 형성된 것을 나타낸 것이다.
이미 설명하였듯이 n+영역에는 소오스/드레인이 형성되며 n영역(3) 상에는 게이트 전극이 형성된다.
제 1e 도의 단계는 주입된 이온들에 대한 전기적 활성화를 위한 예를들면 800℃, 20분의 공정처리 조건으로 열적 어닐링을 행하는 단계이다. 이때 GaAs 표면 전면에 걸쳐 형성된 PECVD에 의한 SiN막은 고온어닐링 중에 보호층으로서 작용한다.
여기서 본 발명에서는 E형의 MESFET를 형성하기 위해 다음과 같은 공정을 실시한다.
웨이퍼 전체에 걸쳐 단지 D형의 MESFET만이 형성단계중에 있는 상태에서 제 3 도와 같이 상호 이격 형성된 제2의 SiO2막간 노출된 SiN층 즉, n형 불순물 영역(3)에 대응하는 영역(A)에 대해 예를들면 플라즈마 건식이온 식각방법으로 소정의 두께를 갖도록 SiN막을 식각해낸다.
SiN막은 초기 형성단계에서 1800Å 정도로 형성될 수 있는데 이런 경우 E형의 MESFET 형성을 위해서 국부적으로 식각해낸 후의 SiN의 일부 두께는 1000Å 정도이나 바람직하게는 1200Å 정도가 되도록 한다.
SiN막의 두께조절 공정이 진행된 후에 상기 설명한 어닐링 처리단계를 거치는데 여기서 SiN막의 두께와 활성화율은 제 2 도의 그래프로부터 알 수 있듯이 비례관계를 이룬다.
SiN 즉, 질환막의 두께가 1000 내지 4000Å인 두께범위에 대해서 열처리시 이온 불순물층 이온들의 평균활성화 효율관계를 나타낸 제 2 도의 그래프로부터 설계조건을 얻어낼 수 있다. 그러나 중요한 것은 활성화와 SiN막의 두께에는 비례적 상관관계가 있다는 것이다.
도면은 GaAs 기판내에 주입된 불순물이 Si이온일 때, 200℃에서 30분간 어닐링하는 경우 질화막 두께에 대한 활성화율을 나타낸 것이다.
이러한 처리조건에 기초하여 E형 MESFET를 형성하고 이어서 제 2f 도 이후의 단계를 진행시킴으로써, 제 1g 도와 같은 D형, 제 3 도와 같은 E형의 MESFET를 얻게 되는 것이다.
요약하면, D형의 MESFET를 형성하기 위한 선택된 도우즈량으로 이온주입 공정후에 E형은 MESFET형성을 위해 액티브층을 부분식각함으로써 E/D형 MESFET가 공존하는 반도체 장치를 얻게 되는 것이다.
본 발명에 따르면, 초기단계에서 E형과 D형의 MESFET 형성을 위해서 도추즈량을 달리하여 실시되는 분리된 이온공정이 요구되지 않는다. 즉, D형을 위한 이온주입 후 E형에 대해 선택된 영역에서만 이온주입하는 공정상의 복잡함을 제거하고 단지 SiN층의 부분식각만으로 E/D형 MESFET가 공존하는 반도체 장치를 구현할 수 있다.
Claims (1)
- E(enhancement)형과 D(deplection)형 MESFET가 공존하는 반도체 장치 제조에 있어서, GaAs기판 내에 D형 도우증량으로 이온주입하여 n불순불 영역을 형성하는 공정과, 상기 기판상에 SiN막을 포함하는 복수의 절연층을 도포하고 패터닝한 후 이온주입하여 상기 n불순물 영역에 n+불순물 영역을 형성하는 공정과, 기판 전면에 걸쳐 Sin2막을 도포하고 패터닝하여 상기 n불순물 영역, SiN막 및 SiN2층을 갖는 게이트 전극부를 형성하여 D형 MESFET를 형성하는 공정과, 선택된 상기 D형 MESFET의 상기 게이트 전극부를 구성하는 상기 SiN막을 부분적으로 식각해 내어 E형 MESFET를 형성하는 공정을 포함함을 특징으로 하는 MESFET반도체 장치 제조방법.
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