JPS63114130A - 素子間分離法 - Google Patents
素子間分離法Info
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- JPS63114130A JPS63114130A JP25821686A JP25821686A JPS63114130A JP S63114130 A JPS63114130 A JP S63114130A JP 25821686 A JP25821686 A JP 25821686A JP 25821686 A JP25821686 A JP 25821686A JP S63114130 A JPS63114130 A JP S63114130A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的な素子間の分離方法に係り、特に、微
細で平坦化に好適な素子間分離方法に関する。
細で平坦化に好適な素子間分離方法に関する。
従来、半導体装置、特に化合物半導体の一種である砒化
ガリウム（ＧａＡｓ）、アルミニウム砒化ガリウム（Ａ
ＱＧａＡｓ）を用いたヘテロ接合高速素子を用いた大規
模集積回路（Ｌａｒｇｅ ＳｃａｌｅＩｎｔｓｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔｓ ： Ｌ Ｓ Ｉ ）において
、又、シリコン（Ｓｉ）のＭＯ５ＦＥ！Ｔ又はバイポー
ラトランジスタの高集積化に伴い、素子間の電気的な分
離方法が集積規模の上限を決めるまでになってきた。
ガリウム（ＧａＡｓ）、アルミニウム砒化ガリウム（Ａ
ＱＧａＡｓ）を用いたヘテロ接合高速素子を用いた大規
模集積回路（Ｌａｒｇｅ ＳｃａｌｅＩｎｔｓｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔｓ ： Ｌ Ｓ Ｉ ）において
、又、シリコン（Ｓｉ）のＭＯ５ＦＥ！Ｔ又はバイポー
ラトランジスタの高集積化に伴い、素子間の電気的な分
離方法が集積規模の上限を決めるまでになってきた。
５ｉＬＳＩでは、従来のｐ−ｎ接合分離法に代って、各
種のトレンチアイソレーションの方法が実現されている
（例えば、 Ａ、ｔ（ａｙａｓａｈａ他アイ・イーデー
・テクニカル ダイジェスト １９８２年、第６２〜６
５頁（Ｉ Ｅ ＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ、１９８
２ ｐ ｐ６２−６５）参照）。
種のトレンチアイソレーションの方法が実現されている
（例えば、 Ａ、ｔ（ａｙａｓａｈａ他アイ・イーデー
・テクニカル ダイジェスト １９８２年、第６２〜６
５頁（Ｉ Ｅ ＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ、１９８
２ ｐ ｐ６２−６５）参照）。
しかしながら、上記従来技術は、トレンチアイソレーシ
ョン幅が２．５μｍ程度と広く、微細化を進める上で、
サブミクロンレベルのアイソレーション橘造が不可欠と
なってきた６ 本発明の目的は、サブミクロンレベルの解像度とマスク
合せ精度を有するリソグラフィー技術を用いることなし
に上記課題を達成することにある。
ョン幅が２．５μｍ程度と広く、微細化を進める上で、
サブミクロンレベルのアイソレーション橘造が不可欠と
なってきた６ 本発明の目的は、サブミクロンレベルの解像度とマスク
合せ精度を有するリソグラフィー技術を用いることなし
に上記課題を達成することにある。
上記目的達成のための本発明の基本的手段を第１図（ａ
）、（ｂ）を用いて説明する。
）、（ｂ）を用いて説明する。
基板１０上或いは基板１０中に形成された活性領域１１
上の、電気的に分離したい領域上に、絶縁物等の材料１
２を形成する。材料１２はこのとき、その側面が活性領
域１１に対して、垂直に近く加工できる材料であればよ
い。この材料１２に対して選択的にエツチング除去でき
る他の材料１３を８１！ｌ壁に形成した後、ホトレジス
ト等の平坦化材料１４を用いて、第１図（ａ）に示す断
面形状を実現する。
上の、電気的に分離したい領域上に、絶縁物等の材料１
２を形成する。材料１２はこのとき、その側面が活性領
域１１に対して、垂直に近く加工できる材料であればよ
い。この材料１２に対して選択的にエツチング除去でき
る他の材料１３を８１！ｌ壁に形成した後、ホトレジス
ト等の平坦化材料１４を用いて、第１図（ａ）に示す断
面形状を実現する。
その後、側壁１３を選択的に除去し、平坦化材料１４、
素子分離領域を確保する材料１２をマスクとして活性層
および領域１１を除去する。
素子分離領域を確保する材料１２をマスクとして活性層
および領域１１を除去する。
この様な方法を用いて素子間分離を行なうことで、
１）側壁を０．０５〜０．３μｍときわめて薄く形成で
きるため、きわめて細いトレンチ分離領域を形成でき、
微細なパターンを実現することが可能である。
きるため、きわめて細いトレンチ分離領域を形成でき、
微細なパターンを実現することが可能である。
２）又、きわめて細いトレンチ領域を絶縁物で埋めるこ
とで平坦化を行なうので、平坦性の良い素子分離となる
。
とで平坦化を行なうので、平坦性の良い素子分離となる
。
以下１本発明の詳細な説明する。
実施例１
本実施例はｎ型ＡＱＧａＡｓ／アンドープＧ ａ Ａ
ｓ界面に形成される２次元電子ガス（Ｔｗ。
ｓ界面に形成される２次元電子ガス（Ｔｗ。
Ｄｉｍｅｎｏｉｏｎａｌ Ｅｌｅｌｉｏｎ Ｇａｓ ：
２ Ｄ Ｅ Ｇと略記する）を能動層に用いる２ＤＥ
Ｇ−ＦＥＴに本発明を適用した場合の実施例で第２図（
ａ）〜（ｆ）を用いて説明する。
２ Ｄ Ｅ Ｇと略記する）を能動層に用いる２ＤＥ
Ｇ−ＦＥＴに本発明を適用した場合の実施例で第２図（
ａ）〜（ｆ）を用いて説明する。
ＭＢＥ （分子線エピタキシー法）を用いて、半絶縁性
Ｇ ａ Ａ ｓ基板１０上にアンドープＧ ａ Ａ ｓ
層５１を１．ｐｍ、アンドープＡ Ｑ ＧａＡｓ （Ａ
Ｑ混晶比を０．３ にする）５２を３ｎｍ、Ｓｉを
３×１０１’ （ｍ−’含有するｎ型ＡＱＧａＡｓ５３
を２０ｎｍ、アンドープＡＱＧａＡｓ５４を１０ｎｍ、
Ｓｉを３Ｘ１０”ａｍ−８含有するｎ＋Ｇ／１Ａｓ５５
を１６０ｎｍのそれぞれ膜厚にて形成した（第２図
（ａ）’）。
Ｇ ａ Ａ ｓ基板１０上にアンドープＧ ａ Ａ ｓ
層５１を１．ｐｍ、アンドープＡ Ｑ ＧａＡｓ （Ａ
Ｑ混晶比を０．３ にする）５２を３ｎｍ、Ｓｉを
３×１０１’ （ｍ−’含有するｎ型ＡＱＧａＡｓ５３
を２０ｎｍ、アンドープＡＱＧａＡｓ５４を１０ｎｍ、
Ｓｉを３Ｘ１０”ａｍ−８含有するｎ＋Ｇ／１Ａｓ５５
を１６０ｎｍのそれぞれ膜厚にて形成した（第２図
（ａ）’）。
全面に５ｉＯｚ１２’ を熱ＣＶＤ法により膜厚５０
０ｎｍにして形成後トランジスタ領域上に形成されたＳ
ｉ ０２のみを残す様にＣＦＡ系異方性ドライエツチ
ングガスを用いて加工した。さらに、光ＣＶＤ法を用い
て、５ｉＮ１３’ を３０ ｎ ｒｎ膜厚で全面に被着
し、ドライエツチングを用いてＳｉＯ２の側壁部分の５
ｉＮ１３’のみを残した。
０ｎｍにして形成後トランジスタ領域上に形成されたＳ
ｉ ０２のみを残す様にＣＦＡ系異方性ドライエツチ
ングガスを用いて加工した。さらに、光ＣＶＤ法を用い
て、５ｉＮ１３’ を３０ ｎ ｒｎ膜厚で全面に被着
し、ドライエツチングを用いてＳｉＯ２の側壁部分の５
ｉＮ１３’のみを残した。
次に、平坦化プロセスを用いてホトレジス１〜１４を形
成した（第２図（ｂ））。
成した（第２図（ｂ））。
ホトレジスト１４と５ｉＯｚ１２’ をマスクとして
５ｉＮ１３’ を化学エツチングにより除去した。更に
、異方性ドライエツチングによりホトレジスト１４．Ｓ
ｉ Ｏ２１２’ をマスクとしてトレンチ１５を形
成した（第２図（Ｃ））。
５ｉＮ１３’ を化学エツチングにより除去した。更に
、異方性ドライエツチングによりホトレジスト１４．Ｓ
ｉ Ｏ２１２’ をマスクとしてトレンチ１５を形
成した（第２図（Ｃ））。
この時、トレンチ幅は大略０．３〜０．４μｍであり、
深さは、半絶縁性基板１０にまで到達するものである。
深さは、半絶縁性基板１０にまで到達するものである。
次にＳ ｉ Ｏｚｌ ２’ を除去後該トレンチ１５
を５ｉＯｚ７０ で埋め、通常の方法を用いて、ソース
・ドレイン電極６１．６２およびゲート電極６０を形成
した（第２図（ｄ））。
を５ｉＯｚ７０ で埋め、通常の方法を用いて、ソース
・ドレイン電極６１．６２およびゲート電極６０を形成
した（第２図（ｄ））。
又、埋込み５ｉＯｚ７０ の信頼性を高めるために、第
２図（ｃ）の工程の後、化学エツチング等を用いて第２
図（ｅ）に示す如く■字形のトレンチを形成後、埋込み
Ｓｉ○ｚ７０ を形成することも可能である。
２図（ｃ）の工程の後、化学エツチング等を用いて第２
図（ｅ）に示す如く■字形のトレンチを形成後、埋込み
Ｓｉ○ｚ７０ を形成することも可能である。
さらに、アイソレーションを確実にするために、第２図
（ｅ）の状態で、Ｍｇ″″又はＢｅ−等のイオンを注入
し、ｐ十領域６３を形成し、埋込み５ｉＯｚ７０ を
形成後、アニール処理を行なうことも可能である。
（ｅ）の状態で、Ｍｇ″″又はＢｅ−等のイオンを注入
し、ｐ十領域６３を形成し、埋込み５ｉＯｚ７０ を
形成後、アニール処理を行なうことも可能である。
本実施例では、２ＤＥＧ−ＦＥＴについての実施例を示
したが１本発明は、ＧａＡｓ ＭＥＳＦＥＴ 、 Ｊ
−ＦＥＴ、ヘテロ接合バイポーラトランジスタ等でのア
イソレーションにも有効である。
したが１本発明は、ＧａＡｓ ＭＥＳＦＥＴ 、 Ｊ
−ＦＥＴ、ヘテロ接合バイポーラトランジスタ等でのア
イソレーションにも有効である。
又、材料は、Ｇ ａ Ａ ｓ 、 Ａ Ｑ ＧａＡｓだ
けでなく、Ｓｉ、ＩｎＰ、ＩｎＧａＡｓ 、ＩｎＧａＡ
ｓＰ等の化合物半導体においても有効である。光ＣＶＤ
絶縁膜１３′としでは、５ｉＯｚ、ＡＱｚ○Ｂ ｔ Ａ
ｎ Ｎ等他の絶縁膜でもよい。
けでなく、Ｓｉ、ＩｎＰ、ＩｎＧａＡｓ 、ＩｎＧａＡ
ｓＰ等の化合物半導体においても有効である。光ＣＶＤ
絶縁膜１３′としでは、５ｉＯｚ、ＡＱｚ○Ｂ ｔ Ａ
ｎ Ｎ等他の絶縁膜でもよい。
本発明によれば、能動層領域上に形成される絶縁膜の側
壁に形成される制御性の良い（０，０５〜０．３μｍ）
他の絶縁膜を選択的に除去して素子間分離を行なうので
きわめて細いトレンチ分離領域を形成できる。このため
、微細なパターンを実現することが可能となる。
壁に形成される制御性の良い（０，０５〜０．３μｍ）
他の絶縁膜を選択的に除去して素子間分離を行なうので
きわめて細いトレンチ分離領域を形成できる。このため
、微細なパターンを実現することが可能となる。
第１図は本発明の詳細な説明する断面構造図および第２
図は、本発明の実施例を示す断面図である。 １２・・・絶縁膜■、１３・・・絶縁膜■、１４・・・
ホトレジスト、１１・・・能動層等、１０・・・基板、
１２′・・・５ｉＯｚ 、１３’−光ＣＶＤ５ｉＮ、７
Ｏ−８ｉＯｚ等絶縁物、６３・・・ｐ −Ｇ ａ Ａ
ｓ、５１・・・アンドープＧ ａ Ａ ｓ、５２．５４
−アンドープＡＱＧａＡｓ、５３− ｎ型ＡｕＧａＡｓ
、 ５５− ｎ＋ＧａＡｓ 、６１１６２・・・ソー
ス・ドレイン電極、６ｏ・・・ゲート電極。 （ｂ） ′１ＰＪＱ 口 ＜ｅ） け）
図は、本発明の実施例を示す断面図である。 １２・・・絶縁膜■、１３・・・絶縁膜■、１４・・・
ホトレジスト、１１・・・能動層等、１０・・・基板、
１２′・・・５ｉＯｚ 、１３’−光ＣＶＤ５ｉＮ、７
Ｏ−８ｉＯｚ等絶縁物、６３・・・ｐ −Ｇ ａ Ａ
ｓ、５１・・・アンドープＧ ａ Ａ ｓ、５２．５４
−アンドープＡＱＧａＡｓ、５３− ｎ型ＡｕＧａＡｓ
、 ５５− ｎ＋ＧａＡｓ 、６１１６２・・・ソー
ス・ドレイン電極、６ｏ・・・ゲート電極。 （ｂ） ′１ＰＪＱ 口 ＜ｅ） け）
Claims (1)
- 【特許請求の範囲】 １、電気的な改性領域をおおう絶縁物 I 、該絶縁物 I
の側壁のみに形成される絶縁物II、上記絶縁物 I 、I
I以外の領域に形成されたフォトレジストを形成する工
程を有する素子間分離法において、前記絶縁物 I と前
記フォトレジストをマスクとして前記絶縁物II及び絶縁
物IIの下に位置する電気的な活性領域をエッチングによ
り除去することを特徴とする素子間分離法。 ２、前記絶縁物IIを光ＣＶＤ法で形成することを特徴と
する特許請求の範囲第１項記載の素子間分離法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25821686A JPS63114130A (ja) | 1986-10-31 | 1986-10-31 | 素子間分離法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25821686A JPS63114130A (ja) | 1986-10-31 | 1986-10-31 | 素子間分離法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114130A true JPS63114130A (ja) | 1988-05-19 |
Family
ID=17317126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25821686A Pending JPS63114130A (ja) | 1986-10-31 | 1986-10-31 | 素子間分離法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114130A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213151A (ja) * | 1989-02-14 | 1990-08-24 | Matsushita Electron Corp | 半導体装置の検査方法 |
| JPH03276741A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| US5096848A (en) * | 1990-02-23 | 1992-03-17 | Sharp Kabushiki Kaisha | Method for forming semiconductor device isolating regions |
| US5254218A (en) * | 1992-04-22 | 1993-10-19 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
| US5256592A (en) * | 1989-10-20 | 1993-10-26 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor integrated circuit device |
-
1986
- 1986-10-31 JP JP25821686A patent/JPS63114130A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213151A (ja) * | 1989-02-14 | 1990-08-24 | Matsushita Electron Corp | 半導体装置の検査方法 |
| US5256592A (en) * | 1989-10-20 | 1993-10-26 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor integrated circuit device |
| US5096848A (en) * | 1990-02-23 | 1992-03-17 | Sharp Kabushiki Kaisha | Method for forming semiconductor device isolating regions |
| JPH03276741A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| US5254218A (en) * | 1992-04-22 | 1993-10-19 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
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