JPS59155943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59155943A JPS59155943A JP3120783A JP3120783A JPS59155943A JP S59155943 A JPS59155943 A JP S59155943A JP 3120783 A JP3120783 A JP 3120783A JP 3120783 A JP3120783 A JP 3120783A JP S59155943 A JPS59155943 A JP S59155943A
- Authority
- JP
- Japan
- Prior art keywords
- substance
- recessed
- element isolation
- semiconductor device
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法、特にチャネル領域に
移動度や飽和速度の高い物質を埋め込む構造の半導体装
置における素子分離部分の製造方法に関するものである
。
移動度や飽和速度の高い物質を埋め込む構造の半導体装
置における素子分離部分の製造方法に関するものである
。
従来のこの種の半導体装置９例えば６４に−ＲＡＭなど
にあっては、その素子分離部分を高圧酸化などによシ形
成させることが行なわれているが、この方法の場合は製
造工程数が徒らに多くなる不利があるばかシか、素子分
離部分の平坦化が困難であシ、かつその幅が設計値よシ
も拡大してしまうなどの不都合があって好ましくないも
のであった。
にあっては、その素子分離部分を高圧酸化などによシ形
成させることが行なわれているが、この方法の場合は製
造工程数が徒らに多くなる不利があるばかシか、素子分
離部分の平坦化が困難であシ、かつその幅が設計値よシ
も拡大してしまうなどの不都合があって好ましくないも
のであった。
この発明は従来のこのような欠点に鑑み、チャネル領域
に移動度や飽和速度の高い物質を埋め込む構造の半導体
装置にあって、素子部分形成のだめの基板エツチング時
に、同時に素子分離部分をもエツチングしておき、素子
部分形成後に素子分離部分にも素子分離のための物質を
埋め込むようにして、少ない工程数で設計値通シの幅で
平坦化、された素子分離部分を形成させるようにしたも
のである。
に移動度や飽和速度の高い物質を埋め込む構造の半導体
装置にあって、素子部分形成のだめの基板エツチング時
に、同時に素子分離部分をもエツチングしておき、素子
部分形成後に素子分離部分にも素子分離のための物質を
埋め込むようにして、少ない工程数で設計値通シの幅で
平坦化、された素子分離部分を形成させるようにしたも
のである。
以下、この発明方法の一実施例につき、添付図面（、）
ないしくｅ）を参照して詳細に説明する。
ないしくｅ）を参照して詳細に説明する。
この添付図面（ａｌないしくｅ）は実施例方法を工程順
に示しており、この実施例方法、では、まず半導体基板
（１）に対する素子部分形成のためエツチング時にあっ
て、同時に素子分離部分をもエツチングし、素子部分チ
ャネル領域該当部に凹部（２）、素子分離部分該当部に
凹部（３）をそれぞれ堀シ込む（図面（ａ））。
に示しており、この実施例方法、では、まず半導体基板
（１）に対する素子部分形成のためエツチング時にあっ
て、同時に素子分離部分をもエツチングし、素子部分チ
ャネル領域該当部に凹部（２）、素子分離部分該当部に
凹部（３）をそれぞれ堀シ込む（図面（ａ））。
ついでＧａＡｓ 、 ＩｎＰ、 ＳｔＣなどの移動度や
飽和速度の高い物質（４）をチャネル領域、すなわち凹
部（２）内に成長させるが、このとき素子分離部分、す
なわち四部（３）内にも同様な成長がなされるものであ
シ、かつ素子のソース、ドレインとなるＮ中層（５）。
飽和速度の高い物質（４）をチャネル領域、すなわち凹
部（２）内に成長させるが、このとき素子分離部分、す
なわち四部（３）内にも同様な成長がなされるものであ
シ、かつ素子のソース、ドレインとなるＮ中層（５）。
（５）をも拡散形成させる（図面（ｂ））。
そして次に前記チャネル領域での凹部（２）内物質（４
）上には、ゲート酸化膜（６）を介してゲート金属（７
）を形成させ（図面（、））、続いて前記素子分離部分
での凹部（３）内の物質（４）をエツチング除去するが
、このときチャネル領域での凹部（２）の物質（４）は
、ゲート金属（７）がマスクとなっているためにエツチ
ングされることはない（図面（ｄ））。最後に物質（４
）をエツチング除去した素子分離部分の凹部（３）内に
、ポリシリコンなどの素子分離のだめの物質（８）を埋
め込み、かつこれを基板（１）と面一になるようにエツ
チングして、目的とする素子分離部分を形成させるので
ある。
）上には、ゲート酸化膜（６）を介してゲート金属（７
）を形成させ（図面（、））、続いて前記素子分離部分
での凹部（３）内の物質（４）をエツチング除去するが
、このときチャネル領域での凹部（２）の物質（４）は
、ゲート金属（７）がマスクとなっているためにエツチ
ングされることはない（図面（ｄ））。最後に物質（４
）をエツチング除去した素子分離部分の凹部（３）内に
、ポリシリコンなどの素子分離のだめの物質（８）を埋
め込み、かつこれを基板（１）と面一になるようにエツ
チングして、目的とする素子分離部分を形成させるので
ある。
以上詳述したようにこの発明方法によれば、チャネル領
域に移動度や飽和速度の高い物質を埋め込む構造の半導
体装置にあって、素子部分、つまシチャネル領域形成の
ための基板エツチング時に、同時に素子分離部分をもエ
ツチングし、このエツチングされた素子分離部分の凹部
内に、素子分離のだめの物質を埋め込み平坦化させるか
ら、特に改めて素子分離部分をエツチングせずにすみ、
従ってその製造工程数を減少できると共に、このエツチ
ングされた凹部内への物質の埋め込みによシ素子分離を
行なうために、従来と異なって設計値通）の幅で、しか
も基板面と面一になった平坦な素子分離部分を形成でき
るなどの特長がある。
域に移動度や飽和速度の高い物質を埋め込む構造の半導
体装置にあって、素子部分、つまシチャネル領域形成の
ための基板エツチング時に、同時に素子分離部分をもエ
ツチングし、このエツチングされた素子分離部分の凹部
内に、素子分離のだめの物質を埋め込み平坦化させるか
ら、特に改めて素子分離部分をエツチングせずにすみ、
従ってその製造工程数を減少できると共に、このエツチ
ングされた凹部内への物質の埋め込みによシ素子分離を
行なうために、従来と異なって設計値通）の幅で、しか
も基板面と面一になった平坦な素子分離部分を形成でき
るなどの特長がある。
添付図面（８）ないしく、）はこの発明方法の一実施例
を工程順に示すそれぞれ断面図である。 （１）・・・・半導体基板、（２）・・・・素子部分チ
ャネル領域該当の凹部、（３）・・・・素子分離部分該
当の凹部、（４）・・・・移動度や飽和速度の高い物質
、（５）・・・・ソース、ドレインとなるＮ中層、（６
）・・・・ゲート酸化膜、（力・・・・ゲート金属、（
８）・・・・素子分離のための物質。 代 理 人 葛 野 信 −第１頁の続き ０発 明 者 大石昌秀 伊丹市瑞原４丁目１番地三菱電 機株式会社エル・ニス・アイ研 究所内
を工程順に示すそれぞれ断面図である。 （１）・・・・半導体基板、（２）・・・・素子部分チ
ャネル領域該当の凹部、（３）・・・・素子分離部分該
当の凹部、（４）・・・・移動度や飽和速度の高い物質
、（５）・・・・ソース、ドレインとなるＮ中層、（６
）・・・・ゲート酸化膜、（力・・・・ゲート金属、（
８）・・・・素子分離のための物質。 代 理 人 葛 野 信 −第１頁の続き ０発 明 者 大石昌秀 伊丹市瑞原４丁目１番地三菱電 機株式会社エル・ニス・アイ研 究所内
Claims (1)
- チャネル領域に移動度や飽和速度の高い物質を埋め込む
構造の半導体装置にあって、半導体基板に対して素子部
分チャネル領域該当部、および素子分離部分該当部にエ
ツチングによ勺それぞれ凹部を堀シ込んでおき、チャネ
ル領域該当凹部内への移動度や飽和速度の高い物質の埋
め込みを含んで素子部分を形成したのち、素子分離該当
凹部内に素子分離のだめの物質を埋め込み平坦化させる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120783A JPS59155943A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120783A JPS59155943A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155943A true JPS59155943A (ja) | 1984-09-05 |
Family
ID=12324973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120783A Pending JPS59155943A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281764A (ja) * | 1985-10-07 | 1987-04-15 | Agency Of Ind Science & Technol | 炭化シリコン電界効果トランジスタの製造方法 |
| JPS6281765A (ja) * | 1985-10-07 | 1987-04-15 | Agency Of Ind Science & Technol | シリコン基板上の炭化シリコンデバイスの製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| JP2011114336A (ja) * | 2009-11-27 | 2011-06-09 | Jiaotong Univ | Ｉｉｉ−ｖ族チャネルとｉｖ族ソース−ドレインとを有する半導体デバイス、及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228444U (ja) * | 1975-08-20 | 1977-02-28 |
-
1983
- 1983-02-25 JP JP3120783A patent/JPS59155943A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228444U (ja) * | 1975-08-20 | 1977-02-28 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281764A (ja) * | 1985-10-07 | 1987-04-15 | Agency Of Ind Science & Technol | 炭化シリコン電界効果トランジスタの製造方法 |
| JPS6281765A (ja) * | 1985-10-07 | 1987-04-15 | Agency Of Ind Science & Technol | シリコン基板上の炭化シリコンデバイスの製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| US5831305A (en) * | 1994-01-19 | 1998-11-03 | Hyundai Electronics Industries Co., Ltd. | CMOS devices having minimized drain contact area |
| JP2011114336A (ja) * | 2009-11-27 | 2011-06-09 | Jiaotong Univ | Ｉｉｉ−ｖ族チャネルとｉｖ族ソース−ドレインとを有する半導体デバイス、及びその製造方法 |
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