KR100985808B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

본 발명의 전계 효과 트랜지스터는 SiC 단결정 기판(1)상에 전계 완화층(12) 및 p-형 버퍼층(2)이 형성되어 있다. 전계 완화층(12)은 p-형 버퍼층(2)과 SiC 단결정 기판(1) 사이에서 SiC 단결정 기판(1)과 접하도록 형성되어 있다. p-형 버퍼층(2)상에는 n 형 반도체층(3)이 형성되어 있다. n 형 반도체층(3)상에는 p 형 반도체층(10)이 형성되어 있다. p 형 반도체층(10) 중에는 소정의 간격을 두고 n+형 소스 영역층(4) 및 n+형 드레인 영역층(5)이 형성되어 있다. n+형 소스 영역층(4)과 n+형 드레인 영역층(5) 사이에 위치한 p 형 반도체층(10)의 영역 부분에는 p+형 게이트 영역층(6)이 형성되어 있다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은 전계 효과 트랜지스터에 관한 것으로, 특히, 절연 파괴가 억제되는 전계 효과 트랜지스터에 관한 것이다.
접합형 전계 효과 트랜지스터에서는 캐리어가 통과하는 채널 영역의 측부에 마련된 pn 접합에 대하여 게이트 전극으로부터 역바이어스 전압을 인가함으로써 pn 접합으로부터 넓어지는 공핍층을 채널 영역으로까지 넓혀서 채널 영역의 컨덕턴스를 제어하여 스위칭 동작이 행해진다.
이 접합형 전계 효과 트랜지스터 중에는 채널 영역에서 캐리어가 소자 표면에 평행하게 이동하는 횡형 전계 효과 트랜지스터가 있다. 여기서, 그러한 횡형 전계 효과 트랜지스터로서 일본 특허 공개 제2003-68762호 공보에 기재된 횡형 전계 효과 트랜지스터에 대해서 설명한다.
도 11에 도시한 바와 같이 SiC 단결정 기판(101)상에 p-형 반도체층(102)이 형성되어 있다. 그 p-형 반도체층(102)상에 n 형 반도체층(103)이 형성되어 있다. 그 n 형 반도체층(103)상에 p 형 반도체층(110)이 형성되어 있다.
p 형 반도체층(11O) 중에는 서로 소정의 간격을 두고 n+형 소스 영역층(104), p+형 게이트 영역층(106) 및 n+형 드레인 영역층(105)이 각각 형성되어 있 다.
그 n+형 소스 영역층(104), p+형 게이트 영역층(106) 및 n+형 드레인 영역층(105)의 위에는 소스 전극(107), 게이트 전극(109) 및 드레인 전극(108)이 각각 형성되어 있다.
그러나, 전술한 종래의 횡형 전계 효과 트랜지스터에서는 다음과 같은 문제점이 있었다. 전계 효과 트랜지스터가 오프 상태에서 드레인 전극(108)을 통해 드레인 영역층(105)에 플러스 전압이 인가되면, 도 11에 도시한 바와 같이 공핍층(121)은 드레인 영역층(105)과 게이트 영역층(106) 사이에서 넓어짐과 동시에, 드레인 영역층(105)의 바로 아래에 위치하는 p-형 반도체층(102)과 n 형 반도체층(103)과의 계면으로부터 SiC 단결정 기판(101)과 p-형 반도체층(102)과의 계면을 향하여 늘어나게 된다.
그런데, 도 11에 도시한 바와 같이 SiC 단결정 기판(101)과 p-형 반도체층(102)과의 계면에는 결정 결함(120)이 비교적 많이 존재한다. 그 때문에, 이 부분의 절연 파괴 전압은 결정 결함이 많이 존재하는 영역으로부터 충분히 떨어진 영역에서의 절연 파괴 전압보다도 낮아진다.
그 결과, 공핍층(121)의 끝이 SiC 단결정 기판(101)의 근방에까지 달하면, 용이하게 절연 파괴가 발생한다는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 절연파괴가 억제되는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명에 따른 전계 효과 트랜지스터는 주표면을 갖는 반도체 기판과, 제1 도전형의 제1 반도체층과, 제2 도전형의 제2 반도체층과, 제1 도전형의 제3 반도체층과, 한 쌍의 소스·드레인 영역층과, 게이트 영역층을 갖고 있다. 제1 도전형의 제1 반도체층은 반도체 기판의 주표면상에 형성되어 있다. 제2 도전형의 제2 반도체층은 제1 반도체층상에 형성되어 있다. 제1 도전형의 제3 반도체층은 제2 반도체층상에 형성되어 있다. 한 쌍의 소스·드레인 영역층은 제3 반도체층 내에서 소정의 간격을 두고 형성되어 있다. 게이트 영역층은 한 쌍의 소스·드레인 영역층 사이에 위치한 제3 반도체층 영역의 부분에 형성되어 있다. 제1 반도체층은 제3 반도체층이 위치하는 쪽에 형성된 제1 불순물 농도를 갖는 버퍼층과, 버퍼층과 반도체 기판 사이의 영역에서 반도체 기판과 접하도록 형성되고, 제1 불순물 농도보다도 높은 제2 불순물 농도를 갖는 전계 완화층을 구비하고 있다.
이 구성에 따르면, 전계 효과 트랜지스터가 오프 상태에서 드레인 영역층에 플러스 전압이 인가되면 공핍층이 드레인 영역층과 게이트 영역층 사이에서 넓어짐 과 동시에, 드레인 영역층 바로 아래에 위치하는 버퍼층과 제2 반도체층과의 계면으로부터 반도체 기판을 향하여 늘어나게 된다. 이 때, 전계 완화층이 반도체 기판의 표면에 접하도록 형성되어 있음으로써, 반도체 기판과 전계 완화층과의 계면에 비교적 많이 존재하는 결정 결함이 전계 완화층 속에 위치하게 된다. 그 전계 완화층의 제2 불순물 농도는 버퍼층의 제1 불순물 농도보다도 높게 설정되어 있음으로써, 반도체 기판을 향하여 늘어나려는 공핍층에서는 그 전계 완화층에 의해서 그 늘어남이 억제되게 된다. 이에 따라, 공핍층의 끝이 결정 결함을 비교적 많이 포함한 반도체 기판과 전계 완화층과의 계면 근방에까지 달하는 일이 없어져, 그 결과 절연 파괴를 방지할 수 있다.
그리고, 전계 완화층과 반도체 기판과의 계면에 있어서의 전계 강도를 버퍼층이 절연 파괴에 이르는 전계 강도보다도 작게 하기 위해서는 전계 완화층의 제2 불순물 농도를 버퍼층의 제1 불순물 농도의 5배 이상으로 설정하는 것이 바람직하다.
또한 생산성을 향상하기 위해서 전계 완화층의 두께를 될 수 있는 한 얇게 하고, 또한, 공핍층의 늘어남을 억제하는 기능을 확실하게 얻고자 하면, 전계 완화층의 제2 불순물 농도는 버퍼층의 제1 불순물 농도의 적어도 10배 이상으로 설정되어 있는 것이 바람직하다.
또한, 공핍층의 폭을 확보하여 절연 내성을 유지하기 위해서는 전계 완화층의 두께는 될 수 있는 한 얇은 쪽이 바람직하고, 버퍼층의 두께에 대한 전계 완화층의 두께 비는 제1 불순물 농도에 대한 제2 불순물 농도 비의 역수 이하로 설정되어 있는 것이 바람직하다.
도 1은 본 발명의 실시예에 따른 접합형 전계 효과 트랜지스터의 단면도.
도 2는 본 발명의 실시예에 있어서, 도 1에 도시하는 전계 효과 트랜지스터의 제조 방법의 일공정을 도시하는 단면도.
도 3은 본 발명의 실시예에 있어서, 도 2에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 4는 본 발명의 실시예에 있어서, 도 3에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 5는 본 발명의 실시예에 있어서, 도 4에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 6은 본 발명의 실시예에 있어서, 도 5에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 7은 본 발명의 실시예에 있어서, 도 6에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 8은 본 발명의 실시예에 있어서, 도 7에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 9는 본 발명의 실시예에 있어서, 전계 효과 트랜지스터의 효과를 설명하기 위한 공핍층을 도시하는 단면도.
도 10은 본 발명의 실시예에 있어서, 전계 효과 트랜지스터의 효과를 설명하기 위한 전계 강도의 프로파일을 도시한 도면이다.
도 11은 종래의 전계 효과 트랜지스터를 도시하는 단면도.
본 발명의 실시예에 따른 접합형 전계 효과 트랜지스터에 관해서 설명한다. 도 1에 도시한 바와 같이 SiC 단결정 기판(1)상에는 제1 반도체층으로서의 전계 완화층(12) 및 p-형 버퍼층(2)이 형성되어 있다. 특히, 전계 완화층(12)은 p-형 버퍼층(2)과 SiC 단결정 기판(1) 사이에서 SiC 단결정 기판(1)과 접하도록 형성되어 있 다.
p-형 버퍼층(2)상에는 제2 반도체층으로서의 n 형 반도체층(3)이 형성되어 있다. n 형 반도체층(3)상에는 제3 반도체층으로서의 p 형 반도체층(10)이 형성되어 있다.
p 형 반도체층(10) 중에는 소정의 간격을 두고 n+형 소스 영역층(4) 및 n+형 드레인 영역층(5)이 형성되어 있다. 그 n+형 소스 영역층(4)과 n+형 드레인 영역층(5) 사이에 위치한 p 형 반도체층(10)의 영역 부분에는 p+형 게이트 영역층(6)이 형성되어 있다.
n+형 소스 영역층(4), p+형 게이트 영역층(6) 및 n+형 드레인 영역층(5) 위에는 소스 전극(7), 게이트 전극(9) 및 드레인 전극(8)이 각각 형성되어 있다.
다음에, 전술한 전계 효과 트랜지스터의 제조 방법의 일례에 관해서 설명한다. 우선, 도 2에 도시한 바와 같이 주표면을 갖는 SiC 단결정 기판(1)이 준비된다. 또한, SiC 단결정 기판(1)의 도전형은 문제되지 않는다.
다음에, 도 3에 도시한 바와 같이 온도 약 1500℃ 하에서 CVD(Chemical Vapor Deposition) 법에 의해서 SiC 단결정 기판(1)의 표면상에 전계 완화층(12)이 형성된다. 이 때, 원료 가스로서 모노실란(SiH4) 및 프로판(C3H8), 불순물 첨가용 가스로서 디보란(B2H6), 반송 가스로서 수소(H2)가 각각 이용된다.
다음에, 도 4에 도시한 바와 같이 동일한 가스를 이용하여 CVD 법에 의해 전계 완화층(12)상에 p-형 버퍼층(2)이 형성된다. 또한, 이 경우에는 전계 완화층 (12)을 형성할 때의 각 가스 유량과는 다른 유량의 가스가 사용된다.
다음에, 도 5에 도시한 바와 같이 온도 약 1500℃ 하에서 CVD 법에 의해서 p-형 버퍼층(2)상에 n 형 반도체층(3)이 형성된다. 이 때, 원료 가스로서 모노실란(SiH4) 및 프로판(C3H8), 불순물 첨가용 가스로서 질소(N2), 반송 가스로서 수소(H2)가 각각 이용된다.
그 후, 또한 온도 약 1500℃ 하에서 CVD 법에 의해서 n 형 반도체층(3) 상에 p 형 반도체층(10)이 형성된다. 이 때, 원료 가스로서 모노실란(SiH4) 및 프로판(C3H8), 불순물 첨가용 가스로서 디보란(B2H6), 반송 가스로서 수소(H2)가 각각 이용된다.
다음에, p 형 반도체층(10) 상에 소정의 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로서 이온 주입법에 의해 온도 300℃ 하에서 인(P)을 주입함으로써, 도 6에 도시한 바와 같이 소정의 간격을 두고 n+형 소스 영역층(4) 및 n+형 드레인 영역층(5)이 형성된다. 그 후, 레지스트 패턴이 제거된다.
다음에, p 형 반도체층(10)상에 소정의 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로서, 이온 주입법에 의해 온도 300℃ 하에서 알루미늄(Al)을 주입함으로써, 도 7에 도시한 바와 같이 n+형 소스 영역층(4)과 n+형 드레인 영역층(5) 사이에 위치한 영역에 p+형 게이트 영역층(6)이 형성된다. 그 후, 레지스트 패턴이 제거된다.
다음에, n+형 소스 영역층(4), p+형 게이트 영역층(6) 및 n+형 드레인 영역 층(5)을 덮도록 p 형 반도체층(10)상에 소정의 도전층(도시하지 않음)이 형성된다.
그 도전층에 소정의 사진 제판 처리 및 가공을 실시함으로써, 도 8에 도시한 바와 같이 n+형 소스 영역층(4), p+형 게이트 영역층(6) 및 n+형 드레인 영역층(5) 의 위에 소스 전극(7), 게이트 전극(9) 및 드레인 전극(8)이 각각 형성된다. 이와 같이 하여, 도 1에 도시하는 전계 효과 트랜지스터가 완성된다.
전술한 전계 효과 트랜지스터에서는, 특히, 전계 완화층(12)이 p-형 버퍼층(2)과 SiC 단결정 기판(1) 사이에서 SiC 단결정 기판(1)과 접하도록 형성됨으로써 절연 파괴의 억제가 도모된다. 이하, 이에 관해서 설명한다.
전계 효과 트랜지스터가 오프 상태에서 드레인 전극(8)을 통해 드레인 영역층(5)에 플러스 전압이 인가되면, 도 9에 도시한 바와 같이 공핍층(21)은 드레인 영역층(5)과 게이트 영역층(6) 사이에서 넓어짐과 동시에, 드레인 영역층(5)의 바로 아래에 위치하는 p-형 버퍼층(2)과 n 형 반도체층(3)과의 계면으로부터 SiC 단결정 기판(1)을 향하여 늘어나게 된다.
도 9에 도시한 바와 같이, 본 전계 효과 트랜지스터에서는 전계 완화층(12)이 SiC 단결정 기판(1)의 표면에 접하도록 형성되어 있음으로써 SiC 단결정 기판(1)과 전계 완화층(12)과의 계면에 비교적 많이 존재하는 결정 결함(20)이 전계 완화층(12) 속에 위치하게 된다.
그 전계 완화층(12)의 불순물 농도는 p-형 버퍼층(2)의 불순물 농도보다도 높게 설정되어 있다. 그 때문에 SiC 단결정 기판(1)을 향하여 늘어나려는 공핍층에서는 그 전계 완화층(12)에 의해서 그 늘어남이 억제되게 된다.
그로 인해서, 도 9에 도시한 바와 같이 공핍층(21)의 끝이 결정 결함을 비교적 많이 포함한 SiC 단결정 기판(1)과 전계 완화층(12)과의 계면 근방에까지 달하는 일이 없어져 절연 파괴를 방지할 수 있다.
이에 관해서 더욱 구체적으로 설명한다. 도 10은 전계 효과 트랜지스터에 있어서의 전계 완화층(12) 및 p-형 버퍼층(2)의 깊이 방향에 대한 전계 강도를 도시한 그래프이다.
도 10에 도시되는 전계 효과 트랜지스터에 있어서, 전계 완화층(12)의 두께 (L1)를 O.5 ㎛, 불순물 농도(제2 불순물 농도)(C1)를 1×1O17/㎤ 로 하고, p-형 버퍼층(2)의 두께(L2)를 5.0 ㎛, 불순물 농도(제1 불순물 농도)(C2)를 1×1O16/㎤ 로 하여, 드레인 영역층(5)에 6OO V의 전압을 인가한 경우에, p-형 버퍼층(2)의 n 형 반도체층(3)측의 표면(A)에 있어서의 전계 강도는 약 1.6×1O6 V/㎝ 가 된다.
또한, 전계 완화층(12)과 p-형 버퍼층(2)과의 계면(B)에 있어서의 전계 강도는 약 0.7×106 V/㎝ 가 된다. 게다가, 전계 완화층(12)과 p-형 버퍼층(2)과의 계면으로부터 전계 완화층(12)으로 약 0.35 ㎛ 정도(거리 D) 들어간 위치에서 전계 강도는 거의 O 이 된다.
그리고, 상기 조건에 있어서 전계 완화층(12)의 불순물 농도(C1)만을 변화시킨 경우의 전계 강도, 즉, 전계 완화층(12)의 두께(L1)를 0.5 ㎛, p-형 버퍼층(2)의 두께(L2)를 5.0 ㎛, 불순물 농도(C2)를 1×1016/㎤ 로 한 상태에서 전계 완화층 (12)의 불순물 농도(C1)를 변화시킨 경우에, 드레인 영역층(5)에 600 V의 전압을 인가했을 때의 전계 완화층(12)과 SiC 단결정 기판(1)과의 계면에 있어서의 전계 강도는 다음과 같이 된다.
우선, 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도 (C2)와 동일한 불순물 농도(1×1O16/㎤)로 한 경우의 전계 강도는 약 O.6×1O6 V/㎝ 가 된다. 다음에, 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도(C2)의 4배의 불순물 농도(4×1016/㎤)로 한 경우의 전계 강도는 약 O.3×1O6 V/㎝ 이 된다.
다음에, 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도(C2)의 5배의 불순물 농도(5×1016/㎤)로 한 경우의 전계 강도는 약 0.2×106 V/cm 가 되고, 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도(C2)의 7배의 불순물 농도(7×1O16/㎤)로 한 경우의 전계 강도는 거의 0 V/cm 가 된다. 이와 같이 p-형 버퍼층(2)의 불순물 농도(C2)에 대하여 전계 완화층(12)의 불순물 농도(C1)를 높게 함으로써 전계 완화층(12)과 SiC 단결정 기판(1)과의 계면에 있어서의 전계 강도는 작아진다.
그리고, 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도(C2)의 1O배의 불순물 농도(1×1O17/㎤)로 한 경우에는, 상기한 바와 같이 전계 완화층(12)과 p-형 버퍼층(2)과의 계면으로부터 전계 완화층(12) 측에 약 0.35 ㎛ 정도(거리 D) 들어간 위치에서 전계 강도가 거의 0 이 된다.
한편, 전계 완화층(12)을 구비하지 않고, SiC 단결정 기판(1)의 표면에 두께 약 5.5 ㎛의 p-형 버퍼층이 직접 형성된 전계 효과 트랜지스터의 경우(비교예)에는, p-형 버퍼층과 SiC 단결정 기판(1)과의 계면에 있어서의 전계 강도는 0.6×106 V/㎝ 가 된다.
p-형 버퍼층(2)이 절연 파괴에 이르는 전계 강도는 약 3.O×1O6 V/cm 이며, 전계 완화층(12)과 SiC 단결정 기판(1)과의 계면에 있어서의 전계 강도는 그 전계 강도의 1/10 보다도 작은 것이 바람직하고, 전계 완화층(12) 중에서의 전계 강도가 거의 O 이 되는 것이 보다 바람직하다. 즉, SiC 단결정 기판(1)과의 계면 근방에 위치하는 전계 완화층(12) 부분에서의 전계 강도도, 그 계면으로부터 충분히 떨어진 곳에 위치하는 전계 완화층(12) 부분에서의 전계 강도도 거의 0인 것이 보다 바람직하다.
전술한 전계 완화층(12)과 SiC 단결정 기판(1)과의 계면에 있어서의 전계 강도와의 관계로부터 전계 완화층(12)과 SiC 단결정 기판(1)과의 계면에 있어서의 전계 강도를 그 p-형 버퍼층(2)이 절연 파괴에 이르는 전계 강도(약 3.O×1O6 V/cm)의 1/10 보다도 작게 하기 위해서는 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도(C2)의 5배 이상으로 설정하는 것이 바람직하고, 10배 이상으로 설정하는 것이 보다 바람직하다.
실험에 따르면, 전계 완화층(12)의 두께(L1)를 0.5 ㎛, p-형 버퍼층(2)의 두 께(L2)를 5.0 ㎛, 불순물 농도(C2)를 1×1016/㎤ 로 한 접합형 전계 효과 트랜지스터에 있어서 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)과 동일한 불순물 농도(C2)(1×1O16/㎤)로 했을 때의 드레인·소스 사이의 절연 내압은 약 400 V 인 것으로 확인되었다.
이에 대하여 전계 완화층(12)의 불순물 농도(C1)를 p-형 버퍼층(2)의 불순물 농도(C2)의 1O 배의 불순물 농도(1×1O17/㎤)로 했을 때의 드레인·소스 사이의 절연 내압은 약 720 V 인 것으로 확인되어, 절연 내압이 대폭 향상하는 것으로 판명되었다.
전계 완화층(12)을 형성할 때의 불순물로서 붕소를 사용하는 경우에는, 불순물 농도가 약 1×1O19/㎤(고체 용융 한계)를 넘으면 결정 결함이 매우 많이 발생한다. 그 때문에 이 값을 넘어서 전계 완화층(12)의 불순물 농도를 설정하는 것은 바람직하지 못하다.
이와 같이, 본 전계 효과 트랜지스터에서는 비교예가 되는 전계 효과 트랜지스터와 비교해서 전계 완화층(12)을 구비함으로써 공핍층의 늘어남이 억제되어, 전계 완화층(12) 중에서 전계 강도가 거의 0 이 된다.
이로 인해서, 결정 결함의 밀도가 비교적 높고 절연 파괴 전계가 낮은 SiC 단결정 기판(1)과 전계 완화층(12)과의 계면 부근에서의 전계 강도가 낮게 억제되어, 전계 효과 트랜지스터에 있어서 결정 결함에 기인하는 절연 파괴를 억제할 수 있다.
또, 전계 완화층(12)에 있어서의 공핍층의 늘어남은 전계 완화층(12)의 불순물 농도를 p-형 버퍼층(2)의 불순물 농도의 α배로 하면, 전계 완화층(12)의 불순물 농도를 p-형 버퍼층(2)의 불순물 농도와 동일한 불순물 농도로 한 경우의 공핍층의 늘어남의 약 1/α배가 된다.
또한, p-형 버퍼층(2)에서는 비교적 전계 강도가 높기 때문에, 불순물 농도가 높아지면 결함이 생겨 내압 파괴가 생기기 쉽다. 그 때문에 p-형 버퍼층(2)의 불순물 농도를 비교적 높은 값으로 설정하는 것은 바람직하지 못하고, 그러한 p-형 버퍼층(2)만에 의해 전계를 완화시키고자 하면 보다 두꺼운 p-형 버퍼층(2)이 필요하게 되어 생산성이 저해되게 된다.
전술한 전계 효과 트랜지스터에서는, SiC 단결정 기판(1)과의 계면 부근에 위치하고 결정 결함이 비교적 많이 존재하는 에피택셜층으로서, p-형 버퍼층(2)의 불순물 농도 보다도 높은 불순물 농도를 갖는 전계 완화층(12)을 구비함으로써, p-형 버퍼층(2)의 두께를 두텁게 하지 않고 공핍층의 늘어남을 억제하여 절연 파괴를 방지할 수 있다.
즉, 생산적인 관점에서 p-형 버퍼층(2)에 더하여 전계 완화층(12)을 구비함으로써, p-형 버퍼층(2)과 전계 완화층(12)의 층 전체적으로는 그 두께를 얇게 형성할 수 있어 생산성을 향상할 수 있다.
또한, 설계적인 관점에서는 전계 완화층(12)은 SiC 단결정 기판(1)과 전계 완화층과의 계면으로 공핍층이 늘어나는 것을 저지하고, p-형 버퍼층(2)은 내압을 확보한다고 하는 각각의 기능이 명확해지도록 전계 완화층(12)과 p-형 버퍼층(2)을 형성하는 것이 바람직하다.
그를 위해서는, 억셉터의 이온화한 총량을 고려하면, p-형 버퍼층(2)의 총량(L2×C2)이 전계 완화층(12)의 총량(L1×C1)보다도 크다고 하는 관계를 갖고 있는 것이 바람직하다.
이 관계를 다시 말하면, p-형 버퍼층(2)의 두께(L2)에 대한 전계 완화층(12)의 두께(L1)의 비(L1/L2)가 p-형 버퍼층(2)의 불순물 농도(C2)에 대한 전계 완화층(12)의 불순물 농도(C1)의 비(C1/C2)의 역수 이하로 설정되어 있으면 된다는 것이다.
전술한 바와 같이, 생산성을 향상하기 위해서 전계 완화층(12)의 두께를 될 수 있는 한 얇게 하고, 또한, 공핍층의 늘어남을 억제하는 기능을 확실하게 얻고자 한다면, 전계 완화층(12)의 불순물 농도를 p-형 버퍼층(2)의 불순물 농도의 적어도 10배로 설정하는 것이 바람직하다.
또한, 전술한 전계 효과 트랜지스터에서는, 접합형 전계 효과 트랜지스터를 예로 들었지만, 횡형 전계 효과 트랜지스터라면 M0(Metal 0xide) 전계 효과 트랜지스터 등에도 적용할 수 있다.
이번 개시된 실시예는 모든 점에서 예시이며, 제한적인 것은 아니라고 할 수 있다. 본 발명은 상기한 설명이 아니라 특허 청구의 범위에 의해서 나타나 있으며, 특허 청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 파워용 전계 효과 트랜지스터로서, 스위칭 전원이나 자동차의 인버터 등에 유효하게 적용된다.

Claims (4)

  1. 주표면을 갖는 반도체 기판(1)과,
    상기 반도체 기판(1)의 주표면상에 형성된 제1 도전형의 제1 반도체층(12, 2)과,
    상기 제1 반도체층(12, 2)상에 형성된 제2 도전형의 제2 반도체층(3)과,
    상기 제2 반도체층(3)상에 형성된 제1 도전형의 제3 반도체층(10)과,
    상기 제3 반도체층(10) 중에서 소정의 간격을 두고 형성된 한 쌍의 소스·드레인 영역층(4, 5)과,
    상기 한 쌍의 소스·드레인 영역층(4, 5) 사이에 위치한 상기 제3 반도체층(10)의 영역 부분에 형성된 게이트 영역층(6)
    을 포함하며,
    상기 제1 반도체층(l2, 2)은,
    상기 제3 반도체층(10)이 위치하는 쪽에 형성된 제1 불순물 농도를 갖는 버퍼층(2)과,
    상기 버퍼층(2)과 상기 반도체 기판(1) 사이의 영역에서 상기 반도체 기판(1)과 접하도록 형성되고, 상기 제1 불순물 농도보다도 높은 제2 불순물 농도를 갖는 전계 완화층(12)을 구비한 것인 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 제2 불순물 농도는 상기 제1 불순물 농도의 5배 이상 으로 설정된 것인 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 제2 불순물 농도는 상기 제1 불순물 농도의 적어도 10배 이상으로 설정된 것인 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 버퍼층(2)의 두께에 대한 상기 전계 완화층(12)의 두께의 비는 상기 제1 불순물 농도에 대한 상기 제2 불순물 농도의 비의 역수 이하로 설정된 것인 전계 효과 트랜지스터.
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