JP7363539B2 - 窒化物半導体装置の製造方法 - Google Patents
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Description
本明細書が開示する技術は、窒化物半導体装置の製造方法に関する。
特許文献１は、窒化物半導体層と、窒化物半導体層の表面に設けられているソース電極と、窒化物半導体層の裏面に設けられているドレイン電極と、を備えた縦型の窒化物半導体装置を開示する。窒化物半導体層は、ｎ型のドリフト領域と、ドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、ドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域と、ボディ領域によってＪＦＥＴ領域から隔てられているｎ型のソース領域と、を有している。
現在、窒化物半導体に対してｐ型不純物をイオン注入して高活性なｐ型領域を形成する技術が未確立である。このため、高活性なｐ型ボディ領域をイオン注入で形成することが難しい。したがって、このような窒化物半導体装置は、エピタキシャル成長技術を利用してｎ型ドリフト領域とｐ型ボディ領域を積層させた窒化物半導体層を形成する工程と、その窒化物半導体層の表面からボディ領域を貫通してドリフト領域に達する溝を形成する工程と、エピタキシャル成長技術を利用してその溝内にｎ型の窒化物半導体を充填してＪＦＥＴ領域を形成する工程と、イオン注入技術を利用してｎ型ドーパントをボディ領域内に導入してソース領域を形成する工程と、を実施することによって製造される。
本明細書は、このような窒化物半導体装置を低コストで製造する技術を提供する。
本明細書が開示する窒化物半導体装置の製造方法は、ｎ型のドリフト領域とｐ型のボディ領域が積層している窒化物半導体層の表面から前記ボディ領域を貫通して前記ドリフト領域に達する溝を形成する工程であって、前記溝は、第１の幅の第１の溝と、前記第１の幅よりも大きい第２の幅の第２の溝と、を有している、溝を形成する工程と、前記第１の溝内と前記第２の溝内にｎ型の窒化物半導体を形成する工程であって、前記第２の溝内に形成される前記窒化物半導体層の表面に凹部が残存するように、前記第１の溝内と前記第２の溝内に前記窒化物半導体を形成する、窒化物半導体を形成する工程と、を備えることができる。この製造方法では、前記第１の溝は、ＪＦＥＴ領域に対応しており、前記第２の溝の前記凹部は、アライメントマーク用の溝又は周辺耐圧用の溝のいずれか一方に対応している。
上記製造方法によると、前記ＪＦＥＴ領域を形成する工程を利用して、アライメントマーク用の溝又は周辺耐圧用の溝のいずれか一方を形成することができる。このため、前記窒化物半導体装置を低コストで製造することができる。なお、上記製造方法では、溝を形成する工程において、前記第１の幅よりも大きい幅の第３の溝を形成してもよい。この場合、上記製造方法によると、前記ＪＦＥＴ領域を形成する工程を利用して、アライメントマーク用の溝及び周辺耐圧用の溝を形成することができる。
（第１実施形態）
図１に、第１実施形態の窒化物半導体装置１の要部断面図を示す。窒化物半導体装置１は、素子部２０Ａと周辺耐圧部２０Ｂとアライメントマーク部２０Ｃに区画された窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するように設けられたドレイン電極３２、窒化物半導体層２０の表面の一部を被覆するように設けられたソース電極３４、及び、窒化物半導体層２０の表面上に設けられている絶縁ゲート部３６を備えている。また、窒化物半導体層２０の表面の一部を被覆するように層間絶縁膜４２が設けられており、窒化物半導体層２０の表面側を封止するようにポリイミドの保護膜４４が設けられている。周辺耐圧部２０Ｂは、窒化物半導体層２０を平面視したときに、素子部２０Ａの周囲を一巡するように配置されている。アライメントマーク部２０Ｃは、周辺耐圧部２０Ｂに隣接して配置されており、例えばダイシングラインに対応して配置されている。窒化物半導体層２０は、ｎ+型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４及びｎ+型のソース領域２５を有している。
図１に、第１実施形態の窒化物半導体装置１の要部断面図を示す。窒化物半導体装置１は、素子部２０Ａと周辺耐圧部２０Ｂとアライメントマーク部２０Ｃに区画された窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するように設けられたドレイン電極３２、窒化物半導体層２０の表面の一部を被覆するように設けられたソース電極３４、及び、窒化物半導体層２０の表面上に設けられている絶縁ゲート部３６を備えている。また、窒化物半導体層２０の表面の一部を被覆するように層間絶縁膜４２が設けられており、窒化物半導体層２０の表面側を封止するようにポリイミドの保護膜４４が設けられている。周辺耐圧部２０Ｂは、窒化物半導体層２０を平面視したときに、素子部２０Ａの周囲を一巡するように配置されている。アライメントマーク部２０Ｃは、周辺耐圧部２０Ｂに隣接して配置されており、例えばダイシングラインに対応して配置されている。窒化物半導体層２０は、ｎ+型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４及びｎ+型のソース領域２５を有している。
ドレイン領域２１は、窒化物半導体層２０の裏面に露出する位置に配置されており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。後述するように、ドレイン領域２１は、ドリフト領域２２及びボディ領域２４をエピタキシャル成長させるためのＧａＮ基板である。
ドリフト領域２２は、ドレイン領域２１の表面上に設けられており、素子部２０Ａにおいて、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。
ＪＦＥＴ領域２３は、素子部２０Ａに設けられており、ドリフト領域２２の表面上に設けられており、ドリフト領域２２の表面から突出した形態を有している。ＪＦＥＴ領域２３は、窒化物半導体層２０の表面に露出する位置に配置されている。ＪＦＥＴ領域２３は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しい。
ボディ領域２４は、素子部２０Ａに設けられており、ドリフト領域２２の表面上に設けられており、ＪＦＥＴ領域２３に対して面内方向に隣接して配置されている。ボディ領域２４は、窒化物半導体層２０の表面に露出する位置に配置されており、ソース電極３４にオーミック接触している。ボディ領域２４は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）である。
ソース領域２５は、素子部２０Ａに設けられており、ボディ領域２４の表面上に設けられており、ボディ領域２４によってＪＦＥＴ領域２３から隔てられている。ソース領域２５は、窒化物半導体層２０の表面に露出する位置に配置されており、ソース電極３４にオーミック接触している。ソース領域２５は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。
絶縁ゲート部３６は、素子部２０Ａに設けられており、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有している。ゲート電極３６ｂは、ソース領域２５とＪＦＥＴ領域２３を隔てるボディ領域２４の一部及びＪＦＥＴ領域２３の双方にゲート絶縁膜３６ａを介して対向している。
窒化物半導体層２０の周辺耐圧部２０Ｂには、窒化物半導体層２０の表面に周辺耐圧用の溝５２が形成されている。周辺耐圧用の溝５２は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する深さを有するように形成されている。このため、ドリフト領域２２とボディ領域２４のｐｎ接合面は、周辺耐圧用の溝５２の側面に露出している。周辺耐圧用の溝５２に対応する窒化物半導体層２０の表面上には層間絶縁膜４２が被覆されており、その層間絶縁膜４２上にソース電極３４の一部が延設して設けられている。このようなソース電極３４の一部は、フィールドプレートとして機能することができる。窒化物半導体装置１では、周辺耐圧部２０Ｂに溝５２及びフィールドプレートの耐圧構造が形成されている。
窒化物半導体層２０のアライメントマーク部２０Ｃには、窒化物半導体層２０の表面にアライメントマーク用の溝５４が形成されている。アライメントマーク用の溝５４は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する深さを有するように形成されている。アライメントマーク用の溝５４に対応する窒化物半導体層２０の表面上には層間絶縁膜４２が被覆されている。
次に、窒化物半導体装置１の動作を説明する。使用時には、例えばドレイン電極３２に正電圧が印加されるとともにソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てるボディ領域２４の一部に反転層が形成され、窒化物半導体装置１がターンオンする。このとき、反転層を経由してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４の間が導通する。一方、ゲート電極３６ｂが接地されると、反転層が消失し、窒化物半導体装置１がターンオフする。このように、窒化物半導体装置１は、ゲート電極３６ｂに印加する電圧に基づいて、ドレイン電極３２とソース電極３４の間の電流のオンとオフを制御するスイッチング動作を行うことができる。
（窒化物半導体装置１の製造方法）
次に、窒化物半導体装置１の製造方法を説明する。まず、図２に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２とｐ型ＧａＮのボディ領域２４を順に結晶成長し、窒化物半導体層２０を形成する。
次に、窒化物半導体装置１の製造方法を説明する。まず、図２に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２とｐ型ＧａＮのボディ領域２４を順に結晶成長し、窒化物半導体層２０を形成する。
次に、図３に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する第１の溝ＴＲ１及び第２の溝ＴＲ２を形成する。第１の溝ＴＲ１はＪＦＥＴ領域２３（図１参照）に対応した位置に形成されており、第２の溝ＴＲ２はアライメントマーク用の溝５４（図１参照）に対応した位置に形成されている。ここで、第１の溝ＴＲ１は第１の幅Ｗ１を有しており、第２の溝ＴＲ２は第２の幅Ｗ２を有している。第２の幅Ｗ２は、第１の幅Ｗ１よりも大きい。このように、第１の溝ＴＲ１のアスペクト比は、第２の溝ＴＲ２のアスペクト比よりも大きい。一例ではあるが、第１の幅Ｗ１は２．０μｍであり、第２の幅Ｗ２は１０．０μｍである。また、第１の幅Ｗ１及び第２の幅Ｗ２の窒化物半導体層２０の表面からの深さは２．５μｍである。
次に、図４に示されるように、エピタキシャル成長技術を利用して、窒化物半導体層２０の表面上にｎ型ＧａＮの再エピ層１２０を成膜する。第２の溝ＴＲ２の幅が大きいことから、第２の溝ＴＲ２の上方の再エピ層１２０には第２の溝ＴＲ２の形態が反映した凹部が形成される。一方、第１の溝ＴＲ１の幅が小さいことから、第１の溝ＴＲ１の上方の再エピ層１２０には第１の溝ＴＲ１の形態が実質的に反映していない。
次に、図５に示されるように、ドライエッチング技術又はＣＭＰ（Chemical Mechanical Polishing）技術を利用して、ボディ領域２４が露出するまで再エピ層１２０を除去する。上記したように、第１の溝ＴＲ１の上方の再エピ層１２０には第１の溝ＴＲ１の形態が反映していなかったことから、再エピ層１２０の一部を除去すると、再エピ層１２０が第１の溝ＴＲ１内を完全に充填するように残存し、第１の溝ＴＲ１内にＪＦＥＴ領域２３が形成される。このように、ＪＦＥＴ領域２３の表面とボディ領域２４の表面が同一面となる。一方、第２の溝ＴＲ２の上方の再エピ層１２０には第２の溝ＴＲ２の形態が反映した凹部が形成されていたことから、再エピ層１２０の一部を除去すると、第２の溝ＴＲ２内の再エピ層１２０の表面に凹部が残存し、アライメントマーク用の溝５４が形成される。
次に、図６に示されるように、ドライエッチング技術を利用して、周辺耐圧用の溝５２を形成する。周辺耐圧用の溝５２は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達している。
次に、図７に示されるように、イオン注入技術を利用して、ボディ領域２４の一部にｎ型ドーパント（例えばシリコン）を導入し、ソース領域２５を形成する。次に、アニール技術を利用して、ソース領域２５を活性化する。
次に、図８に示されるように、例えばＣＶＤ技術を利用して、層間絶縁膜４２及びゲート絶縁膜３６ａを成膜する。
次に、図９に示されるように、ソース電極３４、ゲート電極３６ｂ及びドレイン電極３２の各種電極を形成する。最後に、窒化物半導体層２０の表面側を保護膜４４で封止することにより、窒化物半導体装置１が完成する。
上記製造方法によると、ＪＦＥＴ領域２３を形成する工程とアライメントマーク用の溝５４を形成する工程を同時に実施することができる。このため、これらを別々の工程で形成する場合に比して、工程数を削減することができる。したがって、上記製造方法は、低コストで窒化物半導体装置１を製造することができる。
（第２実施形態）
図１０に、第２実施形態の窒化物半導体装置２の要部断面図を示す。なお、第１実施形態の窒化物半導体装置１と共通する構成要素には共通の符号を付し、その説明を省略する。窒化物半導体装置２は、周辺耐圧部２０Ｂに複数のガードリング２６が設けられていることを特徴とする。
図１０に、第２実施形態の窒化物半導体装置２の要部断面図を示す。なお、第１実施形態の窒化物半導体装置１と共通する構成要素には共通の符号を付し、その説明を省略する。窒化物半導体装置２は、周辺耐圧部２０Ｂに複数のガードリング２６が設けられていることを特徴とする。
複数のガードリング２６は、周辺耐圧部２０Ｂに設けられており、ドリフト領域２２の表面上に設けられており、窒化物半導体層２０の表面に露出する位置に配置されている。複数のガードリング２６は、ボディ領域２４と周辺耐圧用の溝５２の間において面内方向に分散して配置されている。複数のガードリング２６の各々は、窒化物半導体層２０を平面視したときに、素子部２０Ａの周囲を一巡するように設けられている。複数のガードリング２６は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）である。
窒化物半導体装置２では、周辺耐圧部２０Ｂに複数のガードリング２６が設けられていることにより、周辺耐圧部２０Ｂの電界が緩和される。これにより、窒化物半導体装置２は、高耐圧な特性を有することができる。
（窒化物半導体装置２の製造方法）
次に、窒化物半導体装置２の製造方法を説明する。まず、図１１に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２とｐ型ＧａＮのボディ領域２４を順に結晶成長し、窒化物半導体層２０を形成する。
次に、窒化物半導体装置２の製造方法を説明する。まず、図１１に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２とｐ型ＧａＮのボディ領域２４を順に結晶成長し、窒化物半導体層２０を形成する。
次に、図１２に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する第１の溝ＴＲ１、第２の溝ＴＲ２、第３の溝ＴＲ３及び複数の第４の溝ＴＲ４を形成する。第１の溝ＴＲ１はＪＦＥＴ領域２３（図１０参照）に対応した位置に形成されており、第２の溝ＴＲ２はアライメントマーク用の溝５４（図１０参照）に対応した位置に形成されており、第３の溝ＴＲ３は周辺耐圧用の溝５２（図１０参照）に対応した位置に形成されており、複数の第４の溝ＴＲ４は、隣り合うガードリング２６の間の領域（図１０参照）に対応した位置に形成されている。ここで、第１の溝ＴＲ１は第１の幅Ｗ１を有しており、第２の溝ＴＲ２は第２の幅Ｗ２を有しており、第３の溝ＴＲ３は第３の幅Ｗ３を有している。第１の幅Ｗ１と第２の幅Ｗ２は、第１実施例と同様の関係を有している。第３の幅Ｗ３は、第１の幅Ｗ１よりも大きく、さらに、第２の幅Ｗ２よりも大きい。なお、複数の第４の溝ＴＲ４のいずれの幅も、第２の溝ＴＲ２の幅Ｗ２及び第３の溝ＴＲ３の幅Ｗ３よりも小さい。
次に、図１３に示されるように、エピタキシャル成長技術を利用して、窒化物半導体層２０の表面上にｎ型ＧａＮの再エピ層１２０を成膜する。第２の溝ＴＲ２の幅が大きいことから、第２の溝ＴＲ２の上方の再エピ層１２０には第２の溝ＴＲ２の形態が反映した凹部が形成される。同様に、第３の溝ＴＲ３の幅が大きいことから、第３の溝ＴＲ３の上方の再エピ層１２０には第３の溝ＴＲ３の形態が反映した凹部が形成される。一方、第１の溝ＴＲ１の幅が小さいことから、第１の溝ＴＲ１の上方の再エピ層１２０には第１の溝ＴＲ１の形態が実質的に反映していない。同様に、複数の第４の溝ＴＲ４の各々の幅が小さいことから、複数の第４の溝ＴＲ４の各々の上方の再エピ層１２０には複数の第４の溝ＴＲ４の形態が実質的に反映していない。
次に、図１４に示されるように、ドライエッチング技術又はＣＭＰ（Chemical Mechanical Polishing）技術を利用して、ボディ領域２４が露出するまで再エピ層１２０を除去する。上記したように、第１の溝ＴＲ１の上方の再エピ層１２０には第１の溝ＴＲ１の形態が反映していなかったことから、再エピ層１２０の一部を除去すると、第１の溝ＴＲ１内を完全に充填するように再エピ層１２０が残存し、第１の溝ＴＲ１内にＪＦＥＴ領域２３が形成される。同様に、複数の第４の溝ＴＲ４の各々の上方の再エピ層１２０には複数の第４の溝ＴＲ４の形態が反映していなかったことから、再エピ層１２０の一部を除去すると、複数の第４の溝ＴＲ４内を完全に充填するように再エピ層１２０が残存し、これらの間に複数のガードリング２６が形成される。このように、ＪＦＥＴ領域２３の表面とボディ領域２４の表面と複数のガードリング２６の表面が同一面となる。一方、第２の溝ＴＲ２の上方の再エピ層１２０には第２の溝ＴＲ２の形態が反映した凹部が形成されていたことから、再エピ層１２０の一部を除去すると、第２の溝ＴＲ２内の再エピ層１２０の表面に凹部が残存し、アライメントマーク用の溝５４が形成される。同様に、第３の溝ＴＲ３の上方の再エピ層１２０には第３の溝ＴＲ３の形態が反映した凹部が形成されていたことから、再エピ層１２０の一部を除去すると、第３の溝ＴＲ３内の再エピ層１２０の表面に凹部が残存し、周辺耐圧用の溝５２が形成される。
次に、図１５に示されるように、イオン注入技術を利用して、ボディ領域２４の一部にｎ型ドーパント（例えばシリコン）を導入し、ソース領域２５を形成する。次に、アニール技術を利用して、ソース領域２５を活性化する。
次に、図１６に示されるように、例えばＣＶＤ技術を利用して、層間絶縁膜４２及びゲート絶縁膜３６ａを成膜する。
次に、図１７に示されるように、ソース電極３４、ゲート電極３６ｂ及びドレイン電極３２の各種電極を形成する。最後に、窒化物半導体層２０の表面側を保護膜４４で封止することにより、窒化物半導体装置２が完成する。
上記製造方法によると、ＪＦＥＴ領域２３を形成する工程と複数のガードリング２６を形成する工程と周辺耐圧用の溝５２を形成する工程とアライメントマーク用の溝５４を形成する工程を同時に実施することができる。このため、これらを別々の工程で形成する場合に比して、工程数を削減することができる。したがって、上記製造方法は、低コストで窒化物半導体装置２を製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１、２ ：窒化物半導体装置
２０ ：窒化物半導体層
２０Ａ ：素子部
２０Ｂ ：周辺耐圧部
２０Ｃ ：アライメントマーク部
２１ ：ドレイン領域
２２ ：ドリフト領域
２３ ：ＪＦＥＴ領域
２４ ：ボディ領域
２５ ：ソース領域
２６ ：ガードリング
３２ ：ドレイン電極
３４ ：ソース電極
３６ ：絶縁ゲート部
３６ａ ：ゲート絶縁膜
３６ｂ ：ゲート電極
４２ ：層間絶縁膜
４４ ：保護膜
５２ ：周辺耐圧用の溝
５４ ：アライメントマーク用の溝
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２０Ｂ ：周辺耐圧部
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５２ ：周辺耐圧用の溝
５４ ：アライメントマーク用の溝
Claims (1)
- 窒化物半導体装置の製造方法であって、
ｎ型のドリフト領域とｐ型のボディ領域が積層している窒化物半導体層の表面から前記ボディ領域を貫通して前記ドリフト領域に達する溝を形成する工程であって、前記溝は、第１の幅の第１の溝と、前記第１の幅よりも大きい第２の幅の第２の溝と、を有している、溝を形成する工程と、
前記第１の溝内と前記第２の溝内にｎ型の窒化物半導体を形成する工程であって、前記第２の溝内に形成される前記窒化物半導体層の表面に凹部が残存するように、前記第１の溝内と前記第２の溝内に前記窒化物半導体を形成する、窒化物半導体を形成する工程と、を備えており、
前記第１の溝は、ＪＦＥＴ領域に対応しており、
前記第２の溝の前記凹部は、周辺耐圧用の溝に対応している、窒化物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020015543A JP7363539B2 (ja) | 2020-01-31 | 2020-01-31 | 窒化物半導体装置の製造方法 |
Applications Claiming Priority (1)
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