JP2003197915A - 薄膜トランジスタおよび液晶表示装置 - Google Patents
薄膜トランジスタおよび液晶表示装置Info
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Abstract
(57)【要約】
【課題】 エッジ電導がなく、オフ電流の増加やエージ
ング試験の特性劣化のない薄膜トランジスタおよびそれ
を用いた液晶表示装置を提供することを課題とする。 【解決手段】 半導体薄膜内に形成されたソース／ドレ
イン領域と、半導体薄膜上にゲート絶縁膜を介して形成
されたゲート電極とからなる薄膜トランジスタであっ
て、ゲート電極がソース領域を取り囲むように配置さ
れ、かつドレイン領域がゲート電極を取り囲むように配
置されてなることを特徴とする薄膜トランジスタによ
り、上記の課題を解決する。
ング試験の特性劣化のない薄膜トランジスタおよびそれ
を用いた液晶表示装置を提供することを課題とする。 【解決手段】 半導体薄膜内に形成されたソース／ドレ
イン領域と、半導体薄膜上にゲート絶縁膜を介して形成
されたゲート電極とからなる薄膜トランジスタであっ
て、ゲート電極がソース領域を取り囲むように配置さ
れ、かつドレイン領域がゲート電極を取り囲むように配
置されてなることを特徴とする薄膜トランジスタによ
り、上記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、ガラス基板などの
基板上に作製される薄膜トランジスタおよびそれを用い
た液晶表示装置に関する。
基板上に作製される薄膜トランジスタおよびそれを用い
た液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置に用いられる従来の薄膜ト
ランジスタの一例を、図面を用いて説明する。図１０は
液晶表示装置に用いられる従来の薄膜トランジスタの構
造を示す平面図であり、図１１および図１２はそれぞれ
図１０に示されるＡ−ＡおよびＢ−Ｂ切断線における薄
膜トランジスタの断面図である。図中、１はガラスなど
によって形成された基板、２は多結晶シリコン薄膜によ
って形成された半導体薄膜、３はゲート絶縁膜、４はゲ
ート電極、５は層間絶縁膜、６はソース／ドレイン電
極、７はパッシベーション膜、８はチャネル領域、９は
パターンエッジおよびその近傍、１０はソース領域、１
１はドレイン領域を示す。なお、図１０には、ゲート絶
縁膜３、層間絶縁膜５およびパッシベーション膜７は図
示していない。
ランジスタの一例を、図面を用いて説明する。図１０は
液晶表示装置に用いられる従来の薄膜トランジスタの構
造を示す平面図であり、図１１および図１２はそれぞれ
図１０に示されるＡ−ＡおよびＢ−Ｂ切断線における薄
膜トランジスタの断面図である。図中、１はガラスなど
によって形成された基板、２は多結晶シリコン薄膜によ
って形成された半導体薄膜、３はゲート絶縁膜、４はゲ
ート電極、５は層間絶縁膜、６はソース／ドレイン電
極、７はパッシベーション膜、８はチャネル領域、９は
パターンエッジおよびその近傍、１０はソース領域、１
１はドレイン領域を示す。なお、図１０には、ゲート絶
縁膜３、層間絶縁膜５およびパッシベーション膜７は図
示していない。
【０００３】半導体薄膜２は基板１上に配置され、ゲー
ト電極４はゲート絶縁膜３を介し、その一部が半導体薄
膜２の一部と重なるように基板１上に配置され、半導体
薄膜２とゲート電極４との重なり合った部分（交差部
分）がチャネル領域８として構成されている。また、ホ
ットキャリアによる薄膜トランジスタの電気特性の劣化
を防ぐために、ドレイン領域１１の内側を低濃度ｎ型半
導体領域とし、ＬＤＤ（Lightly Doped Drain）構造と
している。
ト電極４はゲート絶縁膜３を介し、その一部が半導体薄
膜２の一部と重なるように基板１上に配置され、半導体
薄膜２とゲート電極４との重なり合った部分（交差部
分）がチャネル領域８として構成されている。また、ホ
ットキャリアによる薄膜トランジスタの電気特性の劣化
を防ぐために、ドレイン領域１１の内側を低濃度ｎ型半
導体領域とし、ＬＤＤ（Lightly Doped Drain）構造と
している。
【０００４】図１０および図１２に示すようなメサ分離
構造（メサアイソレーション構造による分離構造）を有
する薄膜トランジスタでは、ゲート電極４と重なるチャ
ネル領域８において、半導体薄膜２のパターンエッジお
よびその近傍９を電流経路とするエッジ電導（電流）が
発生する。このエッジ電導は薄膜トランジスタ本体部の
特性と並列に存在する寄生特性として取り扱われる。
構造（メサアイソレーション構造による分離構造）を有
する薄膜トランジスタでは、ゲート電極４と重なるチャ
ネル領域８において、半導体薄膜２のパターンエッジお
よびその近傍９を電流経路とするエッジ電導（電流）が
発生する。このエッジ電導は薄膜トランジスタ本体部の
特性と並列に存在する寄生特性として取り扱われる。
【０００５】図１３は薄膜トランジスタのＴＦＴ特性を
示す図であり、寄生トランジスタ特性（寄生ＴＦＴ特
性）がディプレッション側に閾値Ｖｔｈがシフトしてい
る。このシフトの原因としては、メサ分離されたエッジ
部分の形状がシャープであるために、絶縁膜が薄くな
り、プアーな膜質になり易く、絶縁破壊が起こり易くな
るためとされている。このことは、例えば、「CMOS VLS
I Engineering Silicon-on-Insulator（SOI）, James B
Kuo, Ker-Wei Su Kluwer, Academic Publishiers,p38
〜39」に示されている。
示す図であり、寄生トランジスタ特性（寄生ＴＦＴ特
性）がディプレッション側に閾値Ｖｔｈがシフトしてい
る。このシフトの原因としては、メサ分離されたエッジ
部分の形状がシャープであるために、絶縁膜が薄くな
り、プアーな膜質になり易く、絶縁破壊が起こり易くな
るためとされている。このことは、例えば、「CMOS VLS
I Engineering Silicon-on-Insulator（SOI）, James B
Kuo, Ker-Wei Su Kluwer, Academic Publishiers,p38
〜39」に示されている。
【０００６】また、寄生トランジスタが薄膜トランジス
タ本体よりも電圧ストレスに対して特性変動を受け易い
場合には、エッジ電導が薄膜トランジスタのオフ電流
（Ｉof f）の増加やエージング試験の特性劣化の原因と
なる。さらに、このような原因から、レーザアニールや
固相成長で作成したポリシリコン薄膜トランジスタなど
にゲート絶縁膜を熱酸化以外の方法で作製したときに
は、上記の問題が顕著になり易い。また、このような薄
膜トランジスタを使った液晶表示装置では、オフ電流の
増加が、点欠陥や画像特性に大きな影響を与えることに
なる。
タ本体よりも電圧ストレスに対して特性変動を受け易い
場合には、エッジ電導が薄膜トランジスタのオフ電流
（Ｉof f）の増加やエージング試験の特性劣化の原因と
なる。さらに、このような原因から、レーザアニールや
固相成長で作成したポリシリコン薄膜トランジスタなど
にゲート絶縁膜を熱酸化以外の方法で作製したときに
は、上記の問題が顕著になり易い。また、このような薄
膜トランジスタを使った液晶表示装置では、オフ電流の
増加が、点欠陥や画像特性に大きな影響を与えることに
なる。
【０００７】特開平７−３２６７６３号公報には、ゲー
ト電極のパターンエッジと半導体薄膜のパターンエッジ
との交差部近傍の半導体薄膜に、ソース／ドレイン領域
より低濃度なドーピング領域またはアンドーピング領域
を設けることにより、エッジ電導を抑制した薄膜トラン
ジスタが開示されている。また、特開平７−３２６７６
４号公報には、ゲート電極のゲート長を半導体薄膜のパ
ターンエッジと重なる部分で長くし、かつその内側で短
くすることにより、エッジ電導を抑制した薄膜トランジ
スタが開示されている。しかしながら、上記の先行技術
では、エッジ電導を消滅させるまでには到っていない。
ト電極のパターンエッジと半導体薄膜のパターンエッジ
との交差部近傍の半導体薄膜に、ソース／ドレイン領域
より低濃度なドーピング領域またはアンドーピング領域
を設けることにより、エッジ電導を抑制した薄膜トラン
ジスタが開示されている。また、特開平７−３２６７６
４号公報には、ゲート電極のゲート長を半導体薄膜のパ
ターンエッジと重なる部分で長くし、かつその内側で短
くすることにより、エッジ電導を抑制した薄膜トランジ
スタが開示されている。しかしながら、上記の先行技術
では、エッジ電導を消滅させるまでには到っていない。
【０００８】
【発明が解決しようとする課題】本発明は、エッジ電導
がなく、オフ電流の増加やエージング試験の特性劣化の
ない薄膜トランジスタおよびそれを用いた液晶表示装置
を提供することを課題とする。
がなく、オフ電流の増加やエージング試験の特性劣化の
ない薄膜トランジスタおよびそれを用いた液晶表示装置
を提供することを課題とする。
【０００９】
【課題を解決するための手段】本発明者は、上記の課題
を解決するために鋭意検討を重ねた結果、半導体薄膜内
に形成されたソース／ドレイン領域と、半導体薄膜上に
ゲート絶縁膜を介して形成されたゲート電極とからなる
薄膜トランジスタにおいて、ソース領域の外周端がドレ
イン領域の外周端の外側にあるように配置することによ
り、ゲート電極によって形成されたトランジスタのチャ
ネル領域において、半導体薄膜のパターンエッジが重な
らず、電流経路がなくなり、エッジ電導が消滅すること
を見出し、本発明を完成するに到った。
を解決するために鋭意検討を重ねた結果、半導体薄膜内
に形成されたソース／ドレイン領域と、半導体薄膜上に
ゲート絶縁膜を介して形成されたゲート電極とからなる
薄膜トランジスタにおいて、ソース領域の外周端がドレ
イン領域の外周端の外側にあるように配置することによ
り、ゲート電極によって形成されたトランジスタのチャ
ネル領域において、半導体薄膜のパターンエッジが重な
らず、電流経路がなくなり、エッジ電導が消滅すること
を見出し、本発明を完成するに到った。
【００１０】また、エッジ電導のない薄膜トランジスタ
をアクティブマトリックス型液晶表示装置に用いること
により、オフ電流の特性変動が小さくなり、表示特性や
信頼性が改善されることを見出し、本発明を完成するに
到った。
をアクティブマトリックス型液晶表示装置に用いること
により、オフ電流の特性変動が小さくなり、表示特性や
信頼性が改善されることを見出し、本発明を完成するに
到った。
【００１１】かくして、本発明によれば、半導体薄膜内
に形成されたソース／ドレイン領域と、半導体薄膜上に
ゲート絶縁膜を介して形成されたゲート電極とからなる
薄膜トランジスタであって、ゲート電極がソース領域を
取り囲むように配置され、かつドレイン領域がゲート電
極を取り囲むように配置されてなることを特徴とする薄
膜トランジスタ、および半導体薄膜内に形成されたソー
ス／ドレイン領域と、半導体薄膜上にゲート絶縁膜を介
して形成されたゲート電極とからなる薄膜トランジスタ
であって、ゲート電極下に形成されるチャネル領域の端
部が半導体薄膜上に配置されてなることを特徴とする薄
膜トランジスタが提供される。
に形成されたソース／ドレイン領域と、半導体薄膜上に
ゲート絶縁膜を介して形成されたゲート電極とからなる
薄膜トランジスタであって、ゲート電極がソース領域を
取り囲むように配置され、かつドレイン領域がゲート電
極を取り囲むように配置されてなることを特徴とする薄
膜トランジスタ、および半導体薄膜内に形成されたソー
ス／ドレイン領域と、半導体薄膜上にゲート絶縁膜を介
して形成されたゲート電極とからなる薄膜トランジスタ
であって、ゲート電極下に形成されるチャネル領域の端
部が半導体薄膜上に配置されてなることを特徴とする薄
膜トランジスタが提供される。
【００１２】また、本発明によれば、上記の薄膜トラン
ジスタを用いたアクティブマトリックス型液晶表示装置
が提供される。
ジスタを用いたアクティブマトリックス型液晶表示装置
が提供される。
【００１３】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
およびそれを用いた液晶表示装置について、図面に基づ
いて説明するが、これらにより本発明が限定されるもの
ではない。なお、本発明の薄膜トランジスタはその構造
に特徴を有するものであり、各構成要素の材料および形
成方法は特に限定されず、公知の材料および方法により
形成される。
およびそれを用いた液晶表示装置について、図面に基づ
いて説明するが、これらにより本発明が限定されるもの
ではない。なお、本発明の薄膜トランジスタはその構造
に特徴を有するものであり、各構成要素の材料および形
成方法は特に限定されず、公知の材料および方法により
形成される。
【００１４】図１〜３に基づいて、本発明の薄膜トラン
ジスタについて説明する図１は本発明の薄膜トランジス
タの構造を示す平面図であり、図２および図３はそれぞ
れ図１に示されるＣ１−Ｃ１およびＣ２−Ｃ２切断線に
おける薄膜トランジスタの断面図である。
ジスタについて説明する図１は本発明の薄膜トランジス
タの構造を示す平面図であり、図２および図３はそれぞ
れ図１に示されるＣ１−Ｃ１およびＣ２−Ｃ２切断線に
おける薄膜トランジスタの断面図である。
【００１５】図中、１はガラスなどによって形成された
基板、２は多結晶シリコン薄膜によって形成された半導
体薄膜、３はゲート絶縁膜、４はゲート電極、５は層間
絶縁膜、６はソース／ドレイン電極、７はパッシベーシ
ョン膜、８はチャネル領域、１０はソース領域、１１は
ドレイン領域、１７はソースコンタクトホール、１８は
ドレインコンタクトホールを示す。なお、図１には、ゲ
ート絶縁膜３、層間絶縁膜５およびパッシベーション膜
７は図示していない。
基板、２は多結晶シリコン薄膜によって形成された半導
体薄膜、３はゲート絶縁膜、４はゲート電極、５は層間
絶縁膜、６はソース／ドレイン電極、７はパッシベーシ
ョン膜、８はチャネル領域、１０はソース領域、１１は
ドレイン領域、１７はソースコンタクトホール、１８は
ドレインコンタクトホールを示す。なお、図１には、ゲ
ート絶縁膜３、層間絶縁膜５およびパッシベーション膜
７は図示していない。
【００１６】基板は、半導体、絶縁体、半絶縁体のいず
れでもよいが、絶縁体が好ましい。特に薄膜トランジス
タを液晶表示装置に用いる場合には、ガラス、プラスチ
ックなどの透明基板が好ましい。
れでもよいが、絶縁体が好ましい。特に薄膜トランジス
タを液晶表示装置に用いる場合には、ガラス、プラスチ
ックなどの透明基板が好ましい。
【００１７】半導体薄膜は、通常１つのトランジスタま
たは複数のトランジスタごとに分離されており、例えば
メサアイソレーション構造により分離されているのが適
当である。その膜厚は５０〜１００ｎｍ程度である。
たは複数のトランジスタごとに分離されており、例えば
メサアイソレーション構造により分離されているのが適
当である。その膜厚は５０〜１００ｎｍ程度である。
【００１８】半導体薄膜は、通常、半導体装置に使用さ
れるものであれば特に限定されるものではなく、例え
ば、シリコン、ゲルマニウムなどの元素半導体、ＳｉＧ
ｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅなどの化合物半
導体が挙げられる。なかでもシリコンが好ましい。半導
体薄膜は、上記材料の単結晶、多結晶、アモルファスの
いずれでもよいが、多結晶が好ましい。したがって、半
導体薄膜は、多結晶シリコンによって形成されてなるの
が好ましい。
れるものであれば特に限定されるものではなく、例え
ば、シリコン、ゲルマニウムなどの元素半導体、ＳｉＧ
ｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅなどの化合物半
導体が挙げられる。なかでもシリコンが好ましい。半導
体薄膜は、上記材料の単結晶、多結晶、アモルファスの
いずれでもよいが、多結晶が好ましい。したがって、半
導体薄膜は、多結晶シリコンによって形成されてなるの
が好ましい。
【００１９】多結晶は、ＣＶＤ法、スパッタ法などの種
々の方法で上記材料を薄膜状に形成することにより、ま
た上記材料のアモルファスを形成した後、レーザアニー
ルまたは固相成長によりアモルファスを多結晶化するこ
とにより得ることができ、後者が好ましい。
々の方法で上記材料を薄膜状に形成することにより、ま
た上記材料のアモルファスを形成した後、レーザアニー
ルまたは固相成長によりアモルファスを多結晶化するこ
とにより得ることができ、後者が好ましい。
【００２０】レーザアニールによる多結晶化は、例えば
ガラス基板上に公知の方法で形成されたａ−ＳｉにＸｅ
−Ｃｌなどのエキシマレーザ光を照射することにより行
うことができる。
ガラス基板上に公知の方法で形成されたａ−ＳｉにＸｅ
−Ｃｌなどのエキシマレーザ光を照射することにより行
うことができる。
【００２１】また、固相成長による多結晶化は、例えば
次のようにして行われる。まず、ガラス基板上にＣＶＤ
法（成膜条件としてＳｉ2Ｈ6、４５０℃、７００Å）に
よりａ−Ｓｉを成膜する（デポを行う）。次いで、結晶
性を向上させるために、ａ−Ｓｉ表面にＮｉ、Ｃｏ、Ｆ
ｅ、Ｐｄ、Ｇｅ、Ｐｔ、Ｃｕ、Ａｕなどの触媒金属を添
加し、固相成長（約６００℃、１２ｈｒ程度）させる。
最後にアクティブ領域（液晶表示装置の画素や周辺回路
のトランジスタが形成される部分）以外の領域に触媒金
属をゲッタリングし、Ｎｉなどの触媒金属を除去するこ
とにより行うことができる。
次のようにして行われる。まず、ガラス基板上にＣＶＤ
法（成膜条件としてＳｉ2Ｈ6、４５０℃、７００Å）に
よりａ−Ｓｉを成膜する（デポを行う）。次いで、結晶
性を向上させるために、ａ−Ｓｉ表面にＮｉ、Ｃｏ、Ｆ
ｅ、Ｐｄ、Ｇｅ、Ｐｔ、Ｃｕ、Ａｕなどの触媒金属を添
加し、固相成長（約６００℃、１２ｈｒ程度）させる。
最後にアクティブ領域（液晶表示装置の画素や周辺回路
のトランジスタが形成される部分）以外の領域に触媒金
属をゲッタリングし、Ｎｉなどの触媒金属を除去するこ
とにより行うことができる。
【００２２】ゲート電極４は、半導体薄膜２上にゲート
絶縁膜３を介して形成される。そして、ゲート電極４
は、ソース領域１０を取り囲むように配置され、かつド
レイン領域１１がゲート電極４を取り囲むように配置さ
れてなるか、あるいはゲート電極４下に形成されるチャ
ネル領域の端部が半導体薄膜２上に配置されるように配
置されてなる。その膜厚は３００〜５００ｎｍ程度であ
る。
絶縁膜３を介して形成される。そして、ゲート電極４
は、ソース領域１０を取り囲むように配置され、かつド
レイン領域１１がゲート電極４を取り囲むように配置さ
れてなるか、あるいはゲート電極４下に形成されるチャ
ネル領域の端部が半導体薄膜２上に配置されるように配
置されてなる。その膜厚は３００〜５００ｎｍ程度であ
る。
【００２３】ここで、「取り囲むように」とは、基板に
平行な平面を想定したときに、ソース領域の周りにゲー
ト電極が存在するという意味であり、必ずしもゲート電
極がソース領域を完全に取り囲むという意味ではない。
すなわち、ゲート電極４の外形は、ある程度、ソース領
域１１の形状により決定され、具体的には、ソース領域
を取り囲む部分のゲート電極４の外形は、長方形、正方
形のような矩形状、および円形状などが挙げられる。
平行な平面を想定したときに、ソース領域の周りにゲー
ト電極が存在するという意味であり、必ずしもゲート電
極がソース領域を完全に取り囲むという意味ではない。
すなわち、ゲート電極４の外形は、ある程度、ソース領
域１１の形状により決定され、具体的には、ソース領域
を取り囲む部分のゲート電極４の外形は、長方形、正方
形のような矩形状、および円形状などが挙げられる。
【００２４】本発明の薄膜トランジスタは、ソース領域
の外周端がドレイン領域の外周端よりも外側にある、す
なわち全ての位置でソース領域がドレイン領域よりも外
側に存在するように配置されているので、チャネル方向
に沿った半導体薄膜によるパターンエッジが完全になく
なる。したがって、エッジ電導がなくなり、薄膜トラン
ジスタの特性変動が抑制される。
の外周端がドレイン領域の外周端よりも外側にある、す
なわち全ての位置でソース領域がドレイン領域よりも外
側に存在するように配置されているので、チャネル方向
に沿った半導体薄膜によるパターンエッジが完全になく
なる。したがって、エッジ電導がなくなり、薄膜トラン
ジスタの特性変動が抑制される。
【００２５】本発明の薄膜トランジスタは、アクティブ
マトリックス型液晶表示装置に好適に用いられる。図４
は本発明の薄膜トランジスタを用いて構成したアクティ
ブマトリックス型液晶表示装置（形態１）の構造を示す
平面図であり、図５は図４に示されるＤ１−Ｄ２切断線
における液晶表示装置の断面図である。図４および図５
において、図１〜３の薄膜トランジスタと同様の構成要
素については同一の図番を用いて示す。この液晶表示装
置におけるゲート電極４の外形は矩形（長方形）であ
る。
マトリックス型液晶表示装置に好適に用いられる。図４
は本発明の薄膜トランジスタを用いて構成したアクティ
ブマトリックス型液晶表示装置（形態１）の構造を示す
平面図であり、図５は図４に示されるＤ１−Ｄ２切断線
における液晶表示装置の断面図である。図４および図５
において、図１〜３の薄膜トランジスタと同様の構成要
素については同一の図番を用いて示す。この液晶表示装
置におけるゲート電極４の外形は矩形（長方形）であ
る。
【００２６】液晶表示装置の画素は、例えばパッシベー
ション膜７の上に、有機性樹脂膜としてポリイミド、ア
クリル、ポリアミドなどの平坦化樹脂１２を塗布し、平
坦化樹脂１２の所望の位置にスルーホール１３を開口
し、全面に画素ＩＴＯ１４をデポ後、パターンニングす
ることにより形成される。薄膜トランジスタは、ソース
バスライン１５とゲートバスライン１６との交点付近に
配置される。
ション膜７の上に、有機性樹脂膜としてポリイミド、ア
クリル、ポリアミドなどの平坦化樹脂１２を塗布し、平
坦化樹脂１２の所望の位置にスルーホール１３を開口
し、全面に画素ＩＴＯ１４をデポ後、パターンニングす
ることにより形成される。薄膜トランジスタは、ソース
バスライン１５とゲートバスライン１６との交点付近に
配置される。
【００２７】この液晶表示装置においては、ソース信号
はソースコンタクトホール１７を介し、ソース電極６を
通じて入力される。また、ドレイン信号はドレインコン
タクトホール１８を介し、ドレイン電極６を通じて、さ
らにスルーホール１３を介してＩＴＯ１４と接続し、画
素電極に伝えられる。
はソースコンタクトホール１７を介し、ソース電極６を
通じて入力される。また、ドレイン信号はドレインコン
タクトホール１８を介し、ドレイン電極６を通じて、さ
らにスルーホール１３を介してＩＴＯ１４と接続し、画
素電極に伝えられる。
【００２８】図６は本発明の薄膜トランジスタを用いて
構成したアクティブマトリックス型液晶表示装置（形態
２）の構造を示す平面図であり、図７は図６に示される
Ｅ１−Ｅ２切断線における液晶表示装置の断面図であ
る。図６および図７において、図１〜３の薄膜トランジ
スタならびに図４および図５の液晶表示装置と同様の構
成要素については同一の図番を用いて示す。この液晶表
示装置におけるゲート電極４の外形は円形（円弧）であ
る。
構成したアクティブマトリックス型液晶表示装置（形態
２）の構造を示す平面図であり、図７は図６に示される
Ｅ１−Ｅ２切断線における液晶表示装置の断面図であ
る。図６および図７において、図１〜３の薄膜トランジ
スタならびに図４および図５の液晶表示装置と同様の構
成要素については同一の図番を用いて示す。この液晶表
示装置におけるゲート電極４の外形は円形（円弧）であ
る。
【００２９】本発明の薄膜トランジスタを用いて構成し
た形態１および形態２の液晶表示装置は、各画素電極に
駆動電圧が印加されてもオフ電流が抑制されるため、画
素特性が改善される。また、液晶表示装置に本発明の薄
膜トランジスタを用いても、従来のものに比べて画素の
開口率が減少することはないので、表示品位への悪影響
もない。
た形態１および形態２の液晶表示装置は、各画素電極に
駆動電圧が印加されてもオフ電流が抑制されるため、画
素特性が改善される。また、液晶表示装置に本発明の薄
膜トランジスタを用いても、従来のものに比べて画素の
開口率が減少することはないので、表示品位への悪影響
もない。
【００３０】図８および９はそれぞれ本発明の薄膜トラ
ンジスタを用いて構成したＣＭＯＳインバータの回路図
およびそのレイアウトパターンである。ソース領域１０
およびドレイン領域１１にＰ領域（Ｂイオン等注入）ま
たはＮ領域（Ｐイオン等注入）を形成し、Ｐチャネルト
ランジスタ（Ｐ型トランジスタ、Ｐ−ｃｈ）またはＮチ
ャネルトランジスタ（Ｎ型トランジスタ、Ｎ−ｃｈ）を
形成することにより、ＣＭＯＳインバータが構成され
る。図中、ＶＤＤはロジック電源、ＶＳＳはグラウンド
電源、ＩＮはロジック入力（信号）、ＯＵＴはロジック
出力（信号）を示す。
ンジスタを用いて構成したＣＭＯＳインバータの回路図
およびそのレイアウトパターンである。ソース領域１０
およびドレイン領域１１にＰ領域（Ｂイオン等注入）ま
たはＮ領域（Ｐイオン等注入）を形成し、Ｐチャネルト
ランジスタ（Ｐ型トランジスタ、Ｐ−ｃｈ）またはＮチ
ャネルトランジスタ（Ｎ型トランジスタ、Ｎ−ｃｈ）を
形成することにより、ＣＭＯＳインバータが構成され
る。図中、ＶＤＤはロジック電源、ＶＳＳはグラウンド
電源、ＩＮはロジック入力（信号）、ＯＵＴはロジック
出力（信号）を示す。
【００３１】また、ＰチャネルトランジスタとＮチャネ
ルトランジスタを組み合わせることにより、ＮＡＮＤ、
ＮＯＲなどの論理回路を構成することもでき、液晶表示
装置においては、シフトレジスタ回路、ラッチ回路など
の画素を駆動する周辺回路にも組み込むことができる。
ルトランジスタを組み合わせることにより、ＮＡＮＤ、
ＮＯＲなどの論理回路を構成することもでき、液晶表示
装置においては、シフトレジスタ回路、ラッチ回路など
の画素を駆動する周辺回路にも組み込むことができる。
【００３２】
【発明の効果】本発明の薄膜トランジスタによれば、半
導体薄膜におけるパターンエッジおよびその近傍を電流
経路とするエッジ電導が消滅し、電圧印加ストレスに対
する特性変動およびエッジ電導に起因するオフ電流を低
減できる。また、エッジ電導に起因する特性変動とオフ
電流とが低減された本発明の薄膜トランジスタを用いた
本発明の液晶表示装置によれば、画像特性および信頼性
を改善できる。
導体薄膜におけるパターンエッジおよびその近傍を電流
経路とするエッジ電導が消滅し、電圧印加ストレスに対
する特性変動およびエッジ電導に起因するオフ電流を低
減できる。また、エッジ電導に起因する特性変動とオフ
電流とが低減された本発明の薄膜トランジスタを用いた
本発明の液晶表示装置によれば、画像特性および信頼性
を改善できる。
【図１】本発明の薄膜トランジスタの構造を示す平面図
である。
である。
【図２】図１に示されるＣ１−Ｃ１切断線における薄膜
トランジスタの断面図である。
トランジスタの断面図である。
【図３】図１に示されるＣ２−Ｃ２切断線における薄膜
トランジスタの断面図である。
トランジスタの断面図である。
【図４】本発明の薄膜トランジスタを用いて構成したア
クティブマトリックス型液晶表示装置（形態１）の構造
を示す平面図である。
クティブマトリックス型液晶表示装置（形態１）の構造
を示す平面図である。
【図５】図４に示されるＤｌ−Ｄ２切断線における液晶
表示装置の断面図である。
表示装置の断面図である。
【図６】本発明の薄膜トランジスタを用いて構成したア
クティブマトリックス型液晶表示装置（形態２）の構造
を示す平面図である。
クティブマトリックス型液晶表示装置（形態２）の構造
を示す平面図である。
【図７】図６に示されるＥｌ−Ｅ２切断線における液晶
表示装置の断面図である。
表示装置の断面図である。
【図８】本発明の薄膜トランジスタを用いて構成したＣ
ＭＯＳインバータの回路図である。
ＭＯＳインバータの回路図である。
【図９】本発明の薄膜トランジスタを用いて構成したＣ
ＭＯＳインバータの回路のレイアウトパターンである。
ＭＯＳインバータの回路のレイアウトパターンである。
【図１０】液晶表示装置に用いられる従来の薄膜トラン
ジスタの構造を示す平面図である。
ジスタの構造を示す平面図である。
【図１１】図１０に示されるＡ−Ａ切断線における薄膜
トランジスタの断面図である。
トランジスタの断面図である。
【図１２】図１０に示されるＢ−Ｂ切断線における薄膜
トランジスタの断面図である。
トランジスタの断面図である。
【図１３】薄膜トランジスタのＴＦＴ特性を示す図であ
る。
る。
１ 基板（ガラス基板）
２ 半導体薄膜（多結晶シリコン薄膜）
３ ゲート絶縁膜
４ ゲート電極
５ 層間絶縁膜
６ ソース／ドレイン電極
７ パッシベーション膜
８ チャネル領域
９ パターンエッジおよびその近傍
１０ ソース領域
１１ ドレイン領域
１２ 平坦化樹脂
１３ スルーホール
１４ 画素ＩＴＯ
１５ ソースバスライン
１６ ゲートバスライン
１７ ソースコンタクトホール
１８ ドレインコンタクトホール
ＶＤＤ ロジック電源
ＶＳＳ グラウンド電源
ＩＮ ロジック入力（信号）
ＯＵＴ ロジック出力（信号）
Ｐ−ｃｈ Ｐ型トランジスタ
Ｎ−ｃｈ Ｎ型トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA24 JA29 JB58 KA04 KA05
KB22 MA30 NA01 NA21 PA01
PA06
5F052 AA02 AA11 AA17 BB07 DA01
DA02 DA03 DA04 DA05 DA06
DB01 DB07 EA16 JA01 JA04
5F110 AA06 BB01 BB04 CC02 DD01
DD02 EE24 GG01 GG02 GG03
GG04 GG12 GG13 GG15 GG25
GG43 GG44 HJ01 HM04 HM12
NN27 NN72 PP03 PP10 PP34
QQ19 QQ28
Claims (6)
- 【請求項１】 半導体薄膜内に形成されたソース／ドレ
イン領域と、半導体薄膜上にゲート絶縁膜を介して形成
されたゲート電極とからなる薄膜トランジスタであっ
て、ゲート電極がソース領域を取り囲むように配置さ
れ、かつドレイン領域がゲート電極を取り囲むように配
置されてなることを特徴とする薄膜トランジスタ。 - 【請求項２】 半導体薄膜内に形成されたソース／ドレ
イン領域と、半導体薄膜上にゲート絶縁膜を介して形成
されたゲート電極とからなる薄膜トランジスタであっ
て、ゲート電極下に形成されるチャネル領域の端部が半
導体薄膜上に配置されてなることを特徴とする薄膜トラ
ンジスタ。 - 【請求項３】 半導体薄膜が、メサアイソレーション構
造により分離されてなる請求請１または２に記載の薄膜
トランジスタ。 - 【請求項４】 半導体薄膜が、多結晶シリコンによって
形成されてなる請求項１〜３のいずれか１つに記載の薄
膜トランジスタ。 - 【請求項５】 多結晶シリコンが、レーザアニールまた
は固相成長により多結晶化されてなる請求項４に記載の
薄膜トランジスタ。 - 【請求項６】 請求項１〜５のいずれか１つに記載の薄
膜トランジスタを用いたアクティブマトリックス型液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390311A JP2003197915A (ja) | 2001-12-21 | 2001-12-21 | 薄膜トランジスタおよび液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390311A JP2003197915A (ja) | 2001-12-21 | 2001-12-21 | 薄膜トランジスタおよび液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197915A true JP2003197915A (ja) | 2003-07-11 |
Family
ID=27598278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001390311A Pending JP2003197915A (ja) | 2001-12-21 | 2001-12-21 | 薄膜トランジスタおよび液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197915A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005128410A (ja) * | 2003-10-27 | 2005-05-19 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP2007053265A (ja) * | 2005-08-18 | 2007-03-01 | Seiko Epson Corp | 半導体装置、電気光学装置及び電子機器 |
| US7688392B2 (en) | 2006-04-06 | 2010-03-30 | Chunghwa Picture Tubes, Ltd. | Pixel structure including a gate having an opening and an extension line between the data line and the source |
| US8513661B2 (en) | 2008-01-23 | 2013-08-20 | Canon Kabushiki Kaisha | Thin film transistor having specified transmittance to light |
| JP2013214731A (ja) * | 2012-03-05 | 2013-10-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
2001
- 2001-12-21 JP JP2001390311A patent/JP2003197915A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005128410A (ja) * | 2003-10-27 | 2005-05-19 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP4496756B2 (ja) * | 2003-10-27 | 2010-07-07 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP2007053265A (ja) * | 2005-08-18 | 2007-03-01 | Seiko Epson Corp | 半導体装置、電気光学装置及び電子機器 |
| US7723804B2 (en) | 2005-08-18 | 2010-05-25 | Seiko Epson Corporation | Semiconductor device, electro-optic device, and electric device |
| US7688392B2 (en) | 2006-04-06 | 2010-03-30 | Chunghwa Picture Tubes, Ltd. | Pixel structure including a gate having an opening and an extension line between the data line and the source |
| US8513661B2 (en) | 2008-01-23 | 2013-08-20 | Canon Kabushiki Kaisha | Thin film transistor having specified transmittance to light |
| JP2013214731A (ja) * | 2012-03-05 | 2013-10-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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