JP2007053265A - 半導体装置、電気光学装置及び電子機器 - Google Patents

半導体装置、電気光学装置及び電子機器 Download PDF

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Abstract

【課題】基板を湾曲（変形）しても、トランジスタの特性変化が少ない半導体装置、電気光学装置、電子機器を提供する。
【解決手段】 半導体層と、半導体層を使用して形成される第１及び第２のトランジスタ(100,200)と、を含み、半導体層の湾曲に対して第１及び第２のトランジスタの各コンダクタンスが相補的に変化する。基板を湾曲させても、当該湾曲による半導体装置の特性変化を抑制することが可能となる。
【選択図】 図１

Description

本発明は、トランジスタ等の半導体素子を、湾曲可能な基板上で利用する半導体装置に関する。
近年、電子ペーパーや有機ＥＬ表示装置のような、湾曲可能な、例えば可撓性を有するシート状の表示装置が試作されている。この種の表示装置では、例えば可撓性基板上に画素やトランジスタ等の電子回路を形成している。トランジスタには、非晶質シリコン膜、多結晶シリコン膜、単結晶シリコン膜（特許文献１参照）等の半導体が使用される。
特開平９−３１２３４９号公報
しかしながら、シート状の表示装置を湾曲させて使用した場合、例えば平坦な状態の可撓性基板上に形成されたトランジスタは当該基板の湾曲に伴って微小変形する。この変形によってトランジスタの特性が変化することが判った。トランジスタ特性が変化すると、基板上に形成された電子回路が正しく動作しない可能性が生じ得る。
よって、本発明は、基板を湾曲（変形）しても、トランジスタの特性変化が少ない半導体装置、電気光学装置、電子機器を提供することを目的とする。
上記目的を達成するため、本発明の半導体装置は、半導体層と、上記半導体層を使用して形成される第１及び第２のトランジスタと、を含み、上記半導体層の湾曲に対して上記第１及び第２のトランジスタの各コンダクタンスが相補的に変化する。
かかる構成によれば、半導体装置を形成した基板を湾曲させても、当該湾曲による半導体装置の特性変化、例えば、ソース・ドレイン間を流れるドレイン電流Ｉd対ソース・ドレイン間の印加電圧Ｖdsの特性（Ｉd対Ｖds特性）の変化を抑制することが可能となる。それにより、例えば、２つのユニット間を電気的に接続する基板の湾曲部分や、湾曲している表示体等にも電子回路を配置することが可能となり、装置の小型化が容易となる。ここで、コンダクタンス（導電係数）ｇは、ｇ＝ΔＩd／ΔＶdsとして表される。
好ましくは、上記半導体層の湾曲に対して、上記第１のトランジスタのチャネル領域はその長さＬ方向において引張又は圧縮され、上記第２のトランジスタのチャネル領域はその幅Ｗ方向において引張又は圧縮される。
それにより、半導体層の湾曲による第１のトランジスタのドレイン電流の増減を半導体層の湾曲による第２のトランジスタのドレイン電流の減増によって相殺する。ここで、半導体層の湾曲は、半導体層自体（例えば、研磨等によって薄膜化されたシリコン基板）の湾曲の他、基板上に成膜された半導体層（例えば、ＣＶＤ法によるシリコン層形成、液体シリコンの塗布・乾燥によるシリコン層形成等）が当該基板の湾曲に伴って湾曲する場合を含む。基板は、例えば樹脂等を材料にしたいわゆる可撓性の基板に限られるものではなく、湾曲するものであれば、薄く研磨した基板や自重で曲がる大型の基板なども含まれる。
基板の湾曲によってトランジスタのチャネル領域がその長さＬ方向（電流の流れ方向／ソース・ドレイン方向）において引張られると、ドレイン電流（の絶対値）は減少し、圧縮されるとドレイン電流が増加することが判った。また、基板の湾曲によって、トランジスタのチャネル領域がその幅Ｗ方向（電流路の幅方向）において引張られるとドレイン電流は減少し、圧縮されるとドレイン電流が増加することが判った。
このような現象が生じる１つの理由として、トランジスタのチャネル領域の変形が考えられる。トランジスタのドレイン電流Ｉdは、その（実効的な）チャネル領域の幅Ｗに比例し、（実効的な）チャネル領域の長さＬに反比例する。すなわち、Ｉd＝ｇ・ＶD＝（Ｗ/Ｌ）・ｆ（ＶD，ＶG）と表される。ここで、ｇはチャネル（トランジスタ）のコンダクタンス、ＶDはドレイン電圧、ＶGはゲート電圧、ｆは関数である。
好ましくは、上記第１及び第２のトランジスタは互いのゲートの延在方向が交差するように配置されている。それにより、第１のトランジスタのチャネル長方向に第２のトランジスタのチャネル幅方向を存在させることができる。第１のトランジスタのチャネル長方向におけるチャネル領域の増減に対応して第２のトランジスタのチャネル幅方向におけるチャネル領域の増減させることによってコンダクタンスの変化を抑制することが可能となる。
好ましくは、上記第１及び第２のトランジスタは並列に接続され、両トランジスタのゲート同士が接続される。それにより、第１及び第２のトランジスタの出力は合成されて、湾曲に起因する出力のレベル変動分が相殺される。
好ましくは、上記第１及び第２のトランジスタがそれぞれ複数のトランジスタによって形成される。それにより、湾曲の影響が補償されたより大きい出力電流のトランジスタが得られる。
好ましくは、上記第１及び第２のトランジスタ各々の構成数又はチャネル領域の形状・大きさを異ならさせて、チャネル長方向における引張・圧縮の影響の程度とチャネル幅方向における引張・圧縮の影響の程度との相違を調整可能とする。それにより、２つのグループのトランジスタによって湾曲に対する影響をより正確に相殺することを可能とする。ように調整する。
好ましくは、上記半導体層は、基板上に成膜された半導体層又は半導体基板を研磨して薄膜化してなる半導体層である。例えば、トランジスタを形成するシリコン基板（ウェハ）を背面から研磨やエッチングを行って薄板化して半導体層を形成することができる。シリコン基板であっても、薄膜化すると湾曲可能となる。
また、本発明の半導体装置は、基板上に形成される半導体層と、上記半導体層上にゲート絶縁膜を介して環状に形成されたゲート電極と、上記ゲート電極と重なる上記半導体層に環状に形成されたチャネル領域と、上記チャネル領域を囲む一方のソース・ドレイン領域と、上記チャネル領域に囲まれる他方のソース・ドレイン領域と、を含む。ここで、基板上に形成される半導体層は、半導体基板（例えば、シリコン基板）を研磨等して薄くして可撓性としたものや、可撓性の絶縁性樹脂基板上に半導体層をＣＶＤ法や塗布法、蒸着法などを用いて成膜したもの、可撓性絶縁基板に薄い半導体層を貼り合せたものなどが含まれる。後述の有機半導体材料を用いたものであってもよい。
環状のゲート電極の形状としては、例えば、四角形、円形、等が挙げられる。四角形とした場合、同形状の縦方向辺と横方向辺とを異なるサイズとしてチャネルの長さ方向と幅方向の影響の違いを調整することが可能である。
かかる構成とすることによって、複数のトランジスタのゲート電極を共通にすることができる。
なお、ソース・ドレイン領域とは、チャネル領域に電荷を注入する領域であり、通常、チャネル領域を挟んでソース領域とドレイン領域とに分かれている。電流はソース領域からチャネル領域を経てドレイン領域へと流れる。しかし、液晶装置の画素トランジスタなど、チャネル領域を流れる電流の向きが反対になることもある。電流の向きが反対になったとき、ドレイン領域であった部分はソース領域として機能し、ソース領域であった部分はドレイン領域として機能する。したがって、本明細書では、チャネル領域を挟む２つの部分を総じてソース・ドレイン領域と呼ぶ。一方の部分がソース領域の機能を担うとき、他方の部分はドレイン領域の機能を担うものであり、たとえば両方の部分が同時にソース領域の機能を持つことはない。
また、本発明の半導体装置は、基板上に形成される半導体層と、上記半導体層上に第１のゲート絶縁膜を介して形成される第１のゲート電極と、上記第１のゲート電極下の上記半導体層に形成される第１のチャネル領域と、上記第１のチャネル領域を挟んで形成される第１及び第２のソース・ドレイン領域と、上記半導体層上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、上記第２のゲート電極下の上記半導体層に形成される第２のチャネル領域と、上記第２のチャネル領域を挟んで形成される第３及び第４のソース・ドレイン領域と、を含み、上記第１及び第２のチャネル領域の延在方向が交差し、上記第１及び第３のソース・ドレイン領域が相互に接続され、上記第２及び第４のソース・ドレイン領域が相互に接続される。
かかる構成とすることによって、可撓性基板上に形成された第１のトランジスタのチャネル領域の長さ方向と第２のトランジスタのチャネル領域の幅方向とを同一方向に揃えることができる。それにより、基板の撓みや湾曲による半導体装置の特性変動を抑制することが可能となる。
好ましくは、更に、上記半導体層に対して第３のゲート絶縁膜を介して形成される第３のゲート電極と、上記第３のゲート電極と重なる上記半導体層に形成される第３のチャネル領域と、上記第３のチャネル領域を挟んで形成される第５及び第６のソース・ドレイン領域と、を含み、上記第３のチャネル領域の延在方向が、上記第１又は第２のチャネル領域の延在方向と交差し、上記第５のソース・ドレイン領域が上記第１及び第３のソース・ドレイン領域と接続され、上記第６のソース・ドレイン領域が上記第２及び第４のソース・ドレイン領域と接続される。それにより、第１及び第２のトランジスタ相互間の湾曲に対するトランジスタ特性変化の差異が大きい場合にも、第３のトランジスタを更に使用することで当該差異を補うことが可能となる。
好ましくは、本発明の電気光学装置は上述した半導体装置を備える。それにより、例えば画像表示パネルの端部に設けられた配線の電気接続を行う可撓性基板の湾曲部に電子回路（半導体装置）を配設することを可能とする。それにより、例えば狭額縁の画像表示装置（ＬＣＤ（液晶）パネル、有機ＥＬパネル等）を得ることが可能となる。
好ましくは、本発明の電子機器は上述した半導体装置あるいは電気光学装置を備える。それにより、より小型あるいは狭額縁の表示装置を備えたパソコン、ビデオカメラ、携帯情報機器等を得ることが可能となる。
好ましくは、上述した半導体装置は、湾曲による特性変動を抑制するトランジスタペア及びこのトランジスタペアを用いた電子回路の基板上のパターンが対称形である。それにより、基板の湾曲や撓みの程度を均一にすることが可能となる。
以下、本発明の実施例について図面を参照しつつ説明する。
まず、本発明の契機について説明する。本願の発明者は、トランジスタが形成された基板を薄板化して可撓性を持たせ、該トランジスタを湾曲させてそのトランジスタ特性の変化を観察した。その結果を図４及び図５に示す。
図４は、ＰチャネルＭＯＳトランジスタを曲げ半径（Ｒ）３０ｍｍで湾曲させたときのドレイン電流Ｉｄ対ドレイン電圧Ｖｄ特性（Ｉ−Ｖ特性）例を示している。同図において、白四角点のプロットは基板の湾曲によってＭＯＳトランジスタのチャネル領域がチャネル幅Ｗ方向に圧縮された場合のＩ−Ｖ特性を示している。白三角点のプロットは同湾曲によってチャネル領域がチャネル長Ｌ方向に引張された場合のＩ−Ｖ特性を示している。白丸点のプロットは湾曲がない場合のＭＯＳトランジスタのＩ−Ｖ特性を示している。×点のプロットは基板の湾曲によってＭＯＳトランジスタのチャネル領域がチャネル幅Ｗ方向に引張された場合のＩ−Ｖ特性を示している。黒丸点のプロットは基板の湾曲によってＭＯＳトランジスタのチャネル長Ｌ方向に圧縮された場合のＩ−Ｖ特性を示している。なお、ＭＯＳトランジスタのゲートには一定のゲート電圧Ｖgs＝−３．３［Ｖ］を印加した。
同図のグラフより、基板の湾曲によってＭＯＳトランジスタのチャネル領域の幅Ｗ方向に引張力が作用すると、非湾曲時の特性と比べてドレイン電流が増加する（絶対値）。基板の湾曲によってチャネル領域の長さＬ方向に圧縮力が作用したときも、ドレイン電流が増加する。
また、基板の湾曲によってＭＯＳトランジスタのチャネル領域の幅Ｗ方向に圧縮力が作用すると、ドレイン電流が減少する（絶対値）。基板の湾曲によってチャネル領域の長さＬ方向に引張力が作用したときも、ドレイン電流が減少する。
図５は、ＮチャネルＭＯＳトランジスタを曲げ半径（Ｒ）３０ｍｍで湾曲させたときのドレイン電流Ｉｄ対ドレイン電圧Ｖｄ特性（Ｉ−Ｖ特性）例を示している。図４と同様に、同図においても、白四角点のプロットは基板の湾曲によってＭＯＳトランジスタのチャネル領域がチャネル幅Ｗ方向に圧縮された場合のＩ−Ｖ特性を示している。白三角点のプロットは同湾曲によってチャネル領域がチャネル長Ｌ方向に引張された場合のＩ−Ｖ特性を示している。白丸点のプロットは湾曲がない場合のＭＯＳトランジスタのＩ−Ｖ特性を示している。×点のプロットは基板の湾曲によってＭＯＳトランジスタのチャネル領域がチャネル幅Ｗ方向に引張された場合のＩ−Ｖ特性を示している。黒丸点のプロットは基板の湾曲によってＭＯＳトランジスタのチャネル長Ｌ方向に圧縮された場合のＩ−Ｖ特性を示している。なお、ＮＭＯＳトランジスタのゲートには一定のゲート電圧Ｖgs＝３．３［Ｖ］を印加した。
図５のグラフより、基板の湾曲によってＮＭＯＳトランジスタのチャネル領域の幅Ｗ方向に引張力が作用すると、非湾曲時に比べてドレイン電流が増加する。基板の湾曲によってチャネル領域の長さＬ方向に圧縮力が作用したときは、ドレイン電流が増加する。
また、基板の湾曲によってＭＯＳトランジスタのチャネル領域の幅Ｗ方向に圧縮力が作用すると、ドレイン電流が減少する。基板の湾曲によってチャネル領域の長さＬ方向に引張力が作用したときは、ドレイン電流が減少する。
このように、ＭＯＳトランジスタを湾曲させるとＩ−Ｖ特性にレベルシフトが生じることが判った。このレベルシフトによって最大２０％程度の駆動電流（Ｉd）に差異が生じ得る。
このような、基板の湾曲によるＭＯＳトランジスタのレベルシフトは、以下に説明するようにトランジスタ回路の動作点を変動させる。
図６は、ＭＯＳトランジスタのソース接地増幅回路の例を示している。ＰＭＯＳトランジスタＭＰのゲートＧに入力電圧Ｖinが印加され、そのソースＳに回路電源Ｖdd（＝５Ｖ）が接続され、そのドレインＤに３０［ｋΩ］の抵抗Ｒ１（＝３０ｋΩ）を介して回路電圧Ｖss（＝０Ｖ）が接続されている。このドレインの出力を回路出力としている。
図７は、回路シミュレータＨＳＰＩＣＥ（登録商標）による同回路の入力電圧Ｖin対出力電圧Ｖout特性の回路シミュレーションを行った結果を示している。同図中の実線が基板に湾曲のない基準特性を示しており、ゲートバイアス電圧Ｖbpが２．５［Ｖ］のとき、出力電圧Ｖoutに２．５［Ｖ］が得られる。
次に、基板を湾曲させて、ＰＭＯＳトランジスタのチャネル幅Ｗが引張又はチャネル長Ｌが圧縮されるようにした場合には、同図に一点鎖線で示されるように、出力レベルが増加（特性曲線が右方向にシフト）するようにレベルシフトし、動作点（バイアスポイント）が移動する。また、基板を湾曲させて、ＰＭＯＳトランジスタのチャネル幅Ｗが圧縮又はチャネル長Ｌが引張されるようにした場合には、同図に二点鎖線で示されるように、出力レベルが減少（特性曲線が左方向にシフト）するようにレベルシフトし、動作点が移動する。
したがって、トランジスタを形成した基板等が湾曲する場合には、トランジスタの特性変化を考慮する必要が生ずる。特に、可撓性配線回路基板（ＦＰＣ）やＩＣカードにトランジスタを配置する場合には、当該基板等が湾曲するので考慮が必要である。
（実施例１）
図１乃至図３は、本発明に係る半導体装置の第１の実施例を示している。図１は、半導体装置を概略的に説明する斜視図、図２は平面図、図３は等価回路図である。
各図に示されるように、半導体装置１０は、１つの基板１１上に、第１及び第２のトランジスタとして２つのトランジスタ１００及び２００を備えている。基板１０は、後述するように、プラスチックなどの可撓性絶縁基板上に半導体層を成膜してトランジスタを形成したものや、トランジスタを形成したシリコン基板の背面をＣＭＰ（化学的機械的研磨）法などによって研磨して、例えば、１０μｍ程度の厚さにして可撓性としたものである。トランジスタ１００は、ゲート１０１、ドレイン１０２、ソース１０３を含み、ゲート１０１の電極下にチャネル領域が形成される。トランジスタ２００は、ゲート２０１、ドレイン２０２、ソース２０３を含み、ゲート２０１の電極下にチャネル領域が形成される。
トランジスタ１００及び２００は、互いのゲート１０１及び２０１の各延在方向が略直交するように配設されている。それにより、両トランジスタのチャネル領域の幅Ｗ方向の中心線同士あるいは長さＬ方向の中心線同士（図示せず）が交差するように配置される。従って、トランジスタ１００のチャネル幅Ｗ方向にトランジスタ２００のチャネル長Ｌ方向が存在し、トランジスタ１００のチャネル長Ｌ方向にトランジスタ２００のチャネル幅Ｗ方向が存在する。
なお、図３に示されるように、両トランジスタのドレイン１０２及び２０２同士は基板１１上において、あるいは図示しない配線によって電気的に接続されている。同様に、両トランジスタのソース１０３及び２０３も電気的に接続されている。
このように構成された半導体装置１０を、その基板１１のｘ方向（図１の左右方向）においてｚ方向に凸状に湾曲させると、トランジスタ１００のチャネル領域はその幅Ｗ方向に引張されるようになる。また、ＭＯＳトランジスタ２００のチャネル領域はその長さＬ方向に引張されるようになる。
それにより、トランジスタ１００はコンダクタンスｇが等価的に（Ｗ＋ΔＷ）／Ｌとなり、Ｗ／Ｌから増大してドレイン電流Ｉdが増加する。ここで、ΔＷは湾曲によるチャネル幅への影響分である。一方、トランジスタ２００はコンダクタンスｇが等価的にＷ／（Ｌ＋ΔＬ）となり、Ｗ／Ｌから減少してドレイン電流Ｉdが減少する。ここで、ΔＬは湾曲によるチャネル長への影響分である。
このように、トランジスタ１００及び２００は、基板１１の凸状の湾曲に対してそれぞれコンダクタンスｇを相補的に変化させる。ＭＯＳトランジスタ１００及び２００をペアトランジスタとし、両出力を合成することによって基板湾曲による変動を受けにくい１つのトランジスタとして機能させることができる。
また、基板１１のｘ方向においてｚ方向に凹状に湾曲させると、ＭＯＳトランジスタ１００のチャネル領域はその幅Ｗ方向に圧縮されるようになる。また、ＭＯＳトランジスタ２００のチャネル領域はその長さＬ方向に圧縮されるようになる。
それにより、ＭＯＳトランジスタ１００はコンダクタンスｇが等価的に（Ｗ−ΔＷ）／Ｌとなり、Ｗ／Ｌから減少してドレイン電流Ｉdが減少する。一方、ＭＯＳトランジスタ２００はコンダクタンスｇが等価的にＷ／（Ｌ−ΔＬ）となり、Ｗ／Ｌから増加してドレイン電流Ｉdが増加する。
このように、トランジスタ１００及び２００は、基板１１の凹状の湾曲に対してもそれぞれコンダクタンスｇを相補的に変化させる。トランジスタ１００及び２００をペアトランジスタとし、両出力を合成することによって基板湾曲による変動を受けにくい１つのトランジスタとして機能させることができる。
なお、第１の実施例では、トランジスタ１００及び２００が略Ｌ状の配置であるが、同一の湾曲（曲率）を両トランジスタに与えるために、Ｔ状の配置としても良い。
以上説明したように、本発明の実施例１の半導体装置によれば、１つのトランジスタを第１及び第２のトランジスタで構成し、基板の１つの湾曲方向に第１のトランジスタのチャネル幅が存在し、同湾曲方向に第２のトランジスタのチャネル長が存在するようにし、両トランジスタの出力を合成して１トランジスタとして機能させたので、基板の湾曲によるトランジスタ特性の変化が相殺されて、湾曲の影響が少ない半導体装置を得ることが可能となる。
（実施例２）
図８は、本発明の第２の実施例を示している。同図において、図２と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例では、基板１１上に４つのトランジスタが形成されている。すなわち、既述したトランジスタ１００及び２００に加えて、トランジスタ３００及び４００が追加されている。４つのトランジスタは十字形となるように基板１１上に配置されている。
４つのトランジスタを並列に接続することによって基板の湾曲の影響を受けにくい、より出力の大きい半導体装置を得ることが可能となる。
（実施例３）
図９は、本発明の第３の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例では、基板１１上に2つのトランジスタ１００及び２００が形成されており、両トランジスタのゲートがＬ型の１つの共通ゲートで構成されている。
このような構成であっても、基板の湾曲の影響を受けにくい半導体装置を得ることが可能となる。
（実施例４）
図１０は、本発明の第４の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例では、上述した2つのトランジスタ１００及び２００が基板１１上に一体的に形成されている。両トランジスタのゲートはＬ型の１つの共通ゲートで構成され、このゲート１０１の両側にそれぞれドレイン１０２及びソース１０３が形成されている。
このような構成であっても、基板の湾曲の影響を受けにくい半導体装置を得ることが可能となる。
（実施例５）
図１１及び図１２は、本発明の第５の実施例を示している。同図において、図１乃至図１０と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例では、４つのトランジスタ１００〜４００が基板１１上に一体的に形成されている。各トランジスタのゲートは四角形の１つの共通ゲート１０１で構成され、この環状のゲート１０１の内側にドレイン１０２が形成されている。また、環状のゲート１０１の外側にソース１０３が環状に形成されている。
このような構成であっても、トランジスタ１００及び３００のチャネルの幅方向と、トランジスタ２００及び４００のチャネルの長さ方向とが同方向となるため、あるいはトランジスタ１００及び３００のチャネルの長さ方向と、トランジスタ２００及び４００のチャネルの幅方向とが同方向となるため基板の湾曲の影響を受けにくい半導体装置を得ることが可能となる。
図１２に示すように、図１１に示す環状のゲートを使用したトランジスタは４つのトランジスタの各ゲート、各ソース及び各ドレインをそれぞれ共通に接続（並列接続）した半導体装置１０として表すことができる。４つのトランジスタを使用することにより、より大きい駆動電流（ドレイン電流）得ることが可能となる。
（実施例６）
図１３は、本発明の第６の実施例を示している。同図において、図１１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例では、基板１１上に半導体層が十字型にパターニングされて形成されている。そして、４つのトランジスタ１００〜４００が基板１１上に一体的に形成されている。各トランジスタのゲートは１つの共通ゲート１０１となるよう半導体層上に帯状に形成されている。この帯状のゲート１０１は環状に構成され、この環状のゲート１０１の内側にドレイン１０２が形成されている。また、環状のゲート１０１の外側にソース１０３ａ〜１０３ｄが形成されている。
図１１に示される実施例とこの実施例とが異なる点は、図９に示した実施例と同様に、四角形のゲート１０１の四隅部分をトランジスタとして使用していない点である。それにより、ゲート１０１の四隅部分にトランジスタを形成した場合の当該部分におけるトランジスタとしての動作の不確実性（電流分布の不確実性）を回避している。
このような構成であっても、トランジスタ１００及び３００のチャネルの幅方向と、トランジスタ２００及び４００のチャネルの長さ方向とが同方向となるため、あるいはトランジスタ１００及び３００のチャネルの長さ方向と、トランジスタ２００及び４００のチャネルの幅方向とが同方向となるため基板の湾曲の影響を受けにくい半導体装置を得ることが可能となる。
（実施例７）
図１４は、本発明の第７の実施例を示している。同図において、図１３と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例でも、４つのトランジスタ１００〜４００が基板１１上に一体的に形成されている。各トランジスタのゲートは四角形の１つの共通ゲート１０１で構成され、この環状のゲート１０１の内側にドレイン１０２が形成されている。また、環状のゲート１０１の外側にソース１０３ａ〜１０３ｄが形成されている。
図１３に示される実施例とこの実施例とが異なる点は、四角形の半導体層の領域ＳＥＭにマスクを用いてイオン注入を行い、図中に点線で示される十字型形状の領域に高濃度不純物領域を形成して活性化し、環状のゲート１０１の内側にドレイン１０２を、該ゲート１０１の外側にソース１０３ａ〜１０３ｄを形成したことである。
それにより、図１３に示した実施例と同様に、四角形のゲート１０１の四隅部分にチャネル領域を形成しない点である。それにより、ゲート１０１の四隅部分におけるトランジスタとしての動作の不確実性（電流分布の不確実性）を回避している。
このような構成であっても、トランジスタ１００及び３００のチャネルの幅方向と、トランジスタ２００及び４００のチャネルの長さ方向とが同方向となるため、あるいはトランジスタ１００及び３００のチャネルの長さ方向と、トランジスタ２００及び４００のチャネルの幅方向とが同方向となるため基板の湾曲の影響を受けにくい半導体装置を得ることが可能となる。
（実施例８）
図１５は、図６に示した増幅回路を環状のゲートを有するトランジスタで構成した場合の、多層配線膜による回路パターン例を示している。
同図に示すように、実施例に係るトランジスタが中央に配置され、該トランジスタの左側に電気的に他と接続されていないダミー抵抗、該トランジスタの右側に抵抗Ｒ１が配置されている。また、トランジスタの上側に左右方向に延在する電源配線Ｖdd、下側に左右方向に延在する電源配線Ｖssが配置されている。
上記トランジスタは既述した環状のゲートを有し、該ゲートには入力信号配線を介して入力信号Ｖinが印加される。ゲートの外側の環状のソース領域上には電源配線Ｖddから分岐した２つのソース配線がゲートを両側から囲むように配置されている。該ソース配線は複数のコンタクトホールを介してソースに接続されている。
ゲート内側に位置するドレインは、複数のコンタクトホールを介してドレイン配線と接続されて抵抗Ｒ１の一端に接続されている。抵抗Ｒ１のパターンはジグザグであり、その他端は電源配線Ｖssに接続されている。ドレイン配線は分岐して信号出力Ｖoutを図示しない次段回路に供給する。
この実施例では、トランジスタを使用した増幅回路のパターンが略対称形に構成されるので、基板の湾曲が均一になりやすい利点がある。それにより、トランジスタにおける湾曲の補償精度の向上が得やすくなる。
（実施例９）
図１６乃至１９は、上述した実施例のトランジスタをレギュレータ（定電圧）回路に使用した例を説明するものであり、図１６はその回路図、図１７及び１８は基板の湾曲による出力特性の変化を説明するグラフ、図１９は、トランジスタ回りの回路パターンを説明する回路パターン図である。
図１６に示すように、レギュレータ回路は、レベル比較器ＣＭＰ、ＰＭＯＳトランジスタＭ６、抵抗Ｒ１（２００［ＫΩ］）及びＲ２（２５０［ＫΩ］）などによって構成されている。トランジスタＭ６のソースには、外部から３．３［Ｖ］の電源Ｖddが供給される。この電圧はゲートに電圧Ｖoが印加されるトランジスタＭ６で調整されて、そのドレインから出力電圧Ｖoutとして出力される。出力電圧Ｖoutの一部はドレインに接続された抵抗Ｒ２及びＲ１によって分圧されて比較入力電圧Ｖｉとしてレベル比較器ＣＭＰに帰還される。レベル比較器ＣＭＰの基準入力には比較基準電圧Ｖref（例えば、０．８９［Ｖ］）が印加されている。レベル比較器ＣＭＰは、基準電圧Ｖrefと入力電圧Ｖｉとを比較し、レベル差に応じた比較出力ＶｏをトランジスタＭ６に与えて、トランジスタＭ６の出力電圧Ｖoutを一定値に保つ。
上述したレギュレータ回路を基板に形成し、基板の湾曲対策を施さない従来のトランジスタを使用した場合、基板の湾曲によって、レギュレータ回路の出力電圧Ｖoutが変動する。
図１７は、トランジスタのチャネル長Ｌ方向において基板を湾曲させた場合のレギュレータ回路の出力電圧対出力電流特性の例を示している。同図において、実線で示される特性は基板を湾曲させない場合、一点鎖線はトランジスタのチャネルがチャネル長方向において圧縮された場合、２点鎖線はトランジスタのチャネルがチャネル長方向において引張された場合、をそれぞれ示している。
トランジスタのチャネルがチャネル長方向において圧縮されると、レギュレータ回路の出力電圧レベルが増加する（図の右方向にシフトする）。チャネル長方向において引張されると、レギュレータ回路の出力電圧レベルが減少する（図の左方向にシフトする）。
図１８は、トランジスタのチャネル幅Ｗ方向において基板を湾曲させた場合のレギュレータ回路の出力電圧対出力電流特性の例を示している。同図において、実線で示される特性は基板を湾曲させない場合、一点鎖線はトランジスタのチャネルがチャネル幅方向において引張された場合、２点鎖線はトランジスタのチャネルがチャネル幅方向において圧縮された場合、をそれぞれ示している。
トランジスタのチャネルがチャネル幅方向において引張されると、レギュレータ回路の出力電圧レベルが増加する（図の右方向にシフトする）。チャネル長方向において引張されると、レギュレータ回路の出力電圧レベルが減少する（図の左方向にシフトする）。
このように、基板の湾曲によってレギュレータ回路が出力電圧を一定に保つ範囲が変化するが、上述した湾曲対策を施したトランジスタを使用することによって、かかる不具合が回避される。
図１９は、上述したレギュレータ回路のトランジスタＭ６を湾曲対策の環状のゲートを有するトランジスタにて構成した回路パターン例（トランジスタ近傍部分）を示している。ダミー回路ＤＭを適宜に入れて回路パターンが対称となるように構成されている。それにより、基板の湾曲の程度（曲り加減）を均一化することが可能となる。
（実施例１０）
図２０乃至２２は、上述した実施例のトランジスタを差動増幅器に使用する例を説明するものであり、図２０はその回路図、図２１は基板の湾曲による出力特性の変化を説明するグラフ、図１９は、トランジスタ回りの回路パターンを説明する回路パターン図である。
図２０に示すように、差動増幅回路は、回路電源Ｖdd（例えば、３．３［Ｖ］）とＶss（接地電位）間に直列に接続された定電流源トランジスタ、差動トランジスタ対及び電流ミラー回路等によって構成されている。
定電流源トランジスタはＰ型トランジスタＭ１１によって構成され、そのソースが回路電源Ｖddに接続され、そのドレインが差動トランジスタ対の共通接続点（ソース）に接続される。差動トランジスタ対はＰ型トランジスタＭ１２及びＭ１３によって構成される。両トランジスタの各ソースは共通接続され、各々のドレインは電流ミラー回路の第１及び第２の電流路にそれぞれ接続される。また、両トランジスタのゲートはそれぞれ信号入力Ｖpin及びＶninが印加される。
電流ミラー回路は、Ｎ型トランジスタＭ１４及びＭ１５によって構成される。Ｎ型トランジスタＭ１４のソースは第１の電流路であるトランジスタＭ１２のドレインに接続され、トランジスタＭ１２のソースは第２の電流路であるトランジスタＭ１３のドレインに接続される。Ｎ型トランジスタＭ１４及びＭ１５のゲート同士は共通接続され、このゲートとトランジスタＭ１４のソースが接続される。Ｎ型トランジスタＭ１４及びＭ１５のドレイン同士は共通接続され、回路電源Ｖssに接続される。この構成では、トランジスタＭ１３のドレインが回路出力端に接続され、当該端子はキャパシタＣＬ（例えば、５［ｐＦ］）を介して接地されている。
かかる構成において、例えば、回路電源Ｖddを３．３［Ｖ］、回路電源Ｖssを接地、トランジスタＭ１１のゲート電圧Ｖbを２．２［Ｖ］、トランジスタＭ１３側の差動入力端を定電圧１．６５［Ｖ］として、トランジスタＭ１２側の差動入力端に電圧Ｖpinを印加すると、図２１中に白丸のプロットで示すような、差動出力特性を得ることができる。ところが、基板を湾曲させた場合にはトランジスタの特性が変化するため、この差動増幅回路の出力特性が変化する。
図２１は、例えば、図２０中に点線で示した領域に局所的に曲げ（湾曲）が加わったときの出力電圧特性の変化例を示している。
同図に示すように、基板を湾曲させてトランジスタをそのチャネル幅Ｗ方向に圧縮した場合には、白四角点のプロットで示されるように特性曲線が右方向にシフトする。トランジスタをそのチャネル長さＬ方向に圧縮した場合には、黒丸点のプロットで示されるように出力が飽和して差動増幅器として機能しない。トランジスタをそのチャネル幅Ｗ方向に引張した場合には、×点のプロットで示されるようにレベルが左方にシフトして差動増幅器として機能しない。トランジスタをそのチャネル長さＬ方向に引張した場合には、三角点のプロットで示されるように低出力状態となって差動増幅器として機能しない。
このような不具合に対して上述した実施例のトランジスタを使用することによって基板の湾曲の影響が解消されるので好都合である。
図２２は、上述した差動増幅回路のトランジスタＭ１１〜Ｍ１５に本発明に係るトランジスタを使用した例を回路パターンで示している。
このように回路パターンを対称形に形成することによって基板の湾曲を均等な曲率とすることが可能となる。また、既述したように基板上に適宜にダミーパターンを配置することによってパターンの対称性や、単位面接当たりのパターンの占有率を角面で等しくなるようにして基板の曲り加減を均一にすることが可能となる。それにより、本願のトランジスタによる湾曲対策もより精度を上げることが可能となる。
（実施例１１）
図２３に示すように、本発明は、各種のトランジスタに適用可能である。
図２３（Ａ）は、バルクを使用した例であり、半導体基板（シリコン基板）５１１にソース５１２、ドレイン５１３、ゲート５１４、ゲート絶縁膜５１５、側壁スペーサ５１６、チャネル５１７等を形成している。このような半導体基板を背面側からＣＭＰ（化学的機械的研磨）を行って基板を薄くして可撓性を有する基板を得る。
図２３（Ｂ）は、トップゲートのトランジスタの例を示している。例えばプラスチックなどの可撓性の絶縁基板５３１上に、半導体層５３２、ソース５３３、ドレイン５３４、ゲート５３５、ゲート絶縁膜５３６、チャネル５３７等を形成している。
図２３（Ｃ）は、ボトムゲートのトランジスタの例を示している。例えばプラスチックなどの可撓性の絶縁基板５３１上に、ゲート５３５、ゲート絶縁膜５３６、半導体層５３２、ソース５３３、ドレイン５３４、チャネル５３７等を形成している。
尚、これらのトランジスタを構成する半導体層の材料は、シリコン等の無機物に限られず、有機物であってもよい。有機半導体材料としては、例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、フタロシアニンまたはこれらの誘導体のような低分子の有機半導体材料や、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−ビチオフェン共重合体、フルオレン−アリールアミン共重合体またはこれらの誘導体のような高分子の有機半導体材料が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。あるいは、チオフェン、トリフェニルアミン、ナフタレン、ペリレン、フルオレンなどを含むオリゴマを用いることができる。
以上説明したように、本発明の実施例に係るトランジスタを使用することで曲げに強い半導体装置を提供することが可能となる。
（電気光学装置、電子機器）
以上のような半導体装置１０は、液晶装置、有機ＥＬ装置、電気泳動装置等の電気光学装置１に組み込むことができる。電気光学装置１を備える本発明の電子機器について説明する。
図２４及び図２４は、上述した電気光学装置１を適用可能な電子機器の例を示す図である。図２４（Ａ）は携帯電話への適用例であり、当該携帯電話６３０はアンテナ部６３１、音声出力部６３２、音声入力部６３３、操作部６３４、および本発明の電気光学装置１を備えている。このように本発明に係る電気光学装置は例えば表示部としても利用可能である。
図２４（Ｂ）は携帯型電子ブックへの適用例であり、電子ブック７５０はダイヤル操作部７５１、ボタン操作部７５２、および本発明に係る電気光学装置１を備えている。
図２５（Ａ）は、画像表示装置への適用例であり、画表示装置８００は本発明に係る電気光学装置１を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置１を適用し得る。
図２５（Ｂ）は、ロールアップ式画像表示装置（テレビ等）への適用例であり、当該ロールアップ式静止画表示装置９１０は本発明に係る電気光学装置１を備えている。
以上、本発明の半導体装置、電気光学装置および電子機器を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
第１の実施例を説明する斜視図である。 第１の実施例を説明する平面図である。 第１の実施例の等価回路を説明する回路図である。 基板の湾曲（曲り）によるＰ型トランジスタの特性変化を説明するグラフである。 基板の湾曲（曲り）によるＮ型ランジスタの特性変化を説明するグラフである。 トランジスタ増幅回路の構成を説明する回路図である。。 トランジスタ増幅回路の動作特性例を構成を説明するグラフである。 ４つのトランジスタを用いて半導体装置を構成する例を説明する説明図である。 Ｌ状のゲートを備えるトランジスタの例を説明する斜視図である。 Ｌ状のゲートを備えるトランジスタの例を説明する平面図である。 環状のゲートを備えるトランジスタの例を説明する説明図である。 環状のゲートを備えるトランジスタの等価回路を示す説明図である。 環状のゲートを備えるトランジスタの他の例を説明する説明図である。 環状のゲートを備えるトランジスタの他の例を説明する説明図である。 本発明のトランジスタを用いた増幅器の回路パターンの例を説明する説明図である。 レギュレータ回路の構成例を説明する回路図である。 トランジスタのチャネル長Ｌ方向変化に対するレギュレータの出力電圧変化を説明するグラフである。 トランジスタのチャネル幅Ｗ方向変化に対するレギュレータの出力電圧変化を説明するグラフである。 本発明のトランジスタを用いたレギュレータの回路パターン（部分）の例を説明する説明図である。 差動増幅回路の構成例を説明する回路図である。 差動増幅回路基板の曲げによる特性変化を説明するグラフである。 本発明のトランジスタを用いた差動増幅器の回路パターンの例を説明する説明図である。 複数の基板の例を説明する説明図である。 本発明の半導体装置の電子機器への応用例を説明する説明図ある。 本発明の半導体装置の電子機器への応用例を説明する説明図ある。
符号の説明
１１ 基板、１００，２００，３００，４００ トランジスタ、１０１，２０１ ゲート、１０２，２０２ ドレイン、１０３，１０４ ソース、Ｓ ソース、Ｄ ドレイン、Ｇ ゲート、Ｌ チャネル長、Ｗ チャネル幅

Claims (11)

  1. 半導体層と、
    前記半導体層を使用して形成される第１及び第２のトランジスタと、を含み、
    前記半導体層の湾曲に対して前記第１及び第２のトランジスタの各コンダクタンスが相補的に変化する、半導体装置。
  2. 前記半導体層の湾曲に対して、前記第１のトランジスタのチャネル領域はその長さ方向において引張又は圧縮され、前記第２のトランジスタのチャネル領域はその幅方向において引張又は圧縮される、請求項１に記載の半導体装置。
  3. 前記第１及び第２のトランジスタは互いのゲートの延在方向が交差するように配置されている、請求項１又は２に記載の半導体装置。
  4. 前記第１及び第２のトランジスタは並列に接続され、両トランジスタのゲート同士が接続される、請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１及び第２のトランジスタがそれぞれ複数のトランジスタによって形成される、請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記半導体層は、可撓性基板上に成膜された半導体層又は半導体基板を研磨して薄膜化してなる半導体層である、請求項１乃至５のいずれかに記載の半導体装置。
  7. 基板上に形成される半導体層と、
    前記半導体層上にゲート絶縁膜を介して環状に形成されたゲート電極と、
    前記ゲート電極と重なる前記半導体層に環状に形成されたチャネル領域と、
    前記チャネル領域を囲む一方のソース・ドレイン領域と、
    前記チャネル領域に囲まれる他方のソース・ドレイン領域と、
    を含む半導体装置。
  8. 基板上に形成される半導体層と、
    前記半導体層上に第１のゲート絶縁膜を介して形成される第１のゲート電極と、
    前記第１のゲート電極下の前記半導体層に形成される第１のチャネル領域と、
    前記第１のチャネル領域を挟んで形成される第１及び第２のソース・ドレイン領域と、
    前記半導体層上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、
    前記第２のゲート電極下の前記半導体層に形成される第２のチャネル領域と、
    前記第２のチャネル領域を挟んで形成される第３及び第４のソース・ドレイン領域と、を含み、
    前記第１及び第２のチャネル領域の延在方向が交差し、前記第１及び第３のソース・ドレイン領域が相互に接続され、前記第２及び第４のソース・ドレイン領域が相互に接続される、半導体装置。
  9. 請求項８に記載の半導体装置において、更に、
    前記半導体層に対して第３のゲート絶縁膜を介して形成される第３のゲート電極と、
    前記第３のゲート電極と重なる前記半導体層に形成される第３のチャネル領域と、
    前記第３のチャネル領域を挟んで形成される第５及び第６のソース・ドレイン領域と、を含み、
    前記第３のチャネル領域の延在方向が、前記第１又は第２のチャネル領域の延在方向と交差し、前記第５のソース・ドレイン領域が前記第１及び第３のソース・ドレイン領域と接続され、前記第６のソース・ドレイン領域が前記第２及び第４のソース・ドレイン領域と接続される、半導体装置。
  10. 請求項１乃至９のいずれかに記載の半導体装置を備える電気光学装置。
  11. 請求項１乃至９のいずれかに記載の半導体装置を備える電子機器。


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