KR101185425B1 - 박막 트랜지스터에서의 임계 전압 조정 방법 및 장치 - Google Patents

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Abstract

박막 트랜지스터 회로는 메인 박막 트랜지스터(10)와, 메인 박막 트랜지스터(10)의 동작을 제어하는 제어 입력(12)과, 제어 입력과 메인 박막 트랜지스터(10)의 게이트 사이에 연결된 임계 전압 조정 커패시터(14)를 갖는다. 충전 회로(16, 18)는 임계 전압 조정 커패시터를 원하는 임계 조정 전압으로 충전시키는데 사용된다. 이 회로는 제어 입력에 인가된 전압으로 전압을 이동시키는데 사용된다. 이것은 메인 트랜지스터 게이트와 제어 입력 상의 상대적인 전압을 변경함으로써 임계 전압 변경을 효과적으로 구현한다.

Description

박막 트랜지스터에서의 임계 전압 조정 방법 및 장치{THRESHOLD VOLTAGE ADJUSTMENT IN THIN FILM TRANSISTORS }
본 발명은 박막 트랜지스터의 임계 전압을 조정하는 방법 및 장치에 관한 것이다.
트랜지스터 특징은 일반적으로 설계 단계에서 한정되며, 반도체 프로세스가 트랜지스터의 필요한 설계 파라미터를 충족시키도록 선택된다. 유기 박막 트랜지스터의 경우, 반도체의 도핑 레벨, 반도체 절연 인터페이스의 속성, 사용된 유기 절연체의 전기 순도를 제어하고 선택하는 것은 어렵다. 이것은 부분적으로는 단순히 낮은 온도의 기술 단계가 사용되기 때문이며, 부분적으로는 유기 반도체를 도핑하기 위한 정확히 제어 가능한 기술이 현재 이용 가능하지 않다는 점때문이다.
그 결과, 유기 박막 트랜지스터의 임계 전압{좀더 정밀하게는, 현재의 유기 트랜지스터는 누적 디바이스이므로, 플랫 밴드 전압(flat band voltage)}은 특히 처리 기술에 의해 트리밍될 수 없다.
그러나, 많은 다른 전기 회로는 정확한 동작을 위해 미리 결정된 임계 전압 레벨에 의존한다.
그러므로, 사용된 반도체 기술의 처리 단계에 의존하지 않는 박막 트랜지스 터의 임계 전압을 제어할 필요가 있다.
본 발명에 따라, 박막 트랜지스터 회로로서,
메인 박막 트랜지스터와;
메인 박막 트랜지스터의 동작을 제어하는 제어 입력과;
제어 입력과 메인 박막 트랜지스터의 게이트 사이에 연결된 임계 전압 조정 커패시터와;
임계 전압 조정 커패시터를 원하는 임계 조정 전압으로 충전시키는 충전 회로를 포함하는 박막 트랜지스터 회로가 제공된다.
본 발명의 회로는 제어 입력과 메인 트랜지스터의 게이트 사이에 커패시터를 사용하여, 제어 입력에 인가된 전압으로 전압을 이동시킨다. 이것은, 메인 트랜지스터 게이트와 제어 입력 상의 상대적인 전압을 변경함으로써 임계 전압 변경을 효과적으로 구현한다.
충전 회로는 메인 박막 트랜지스터의 게이트와 임계 전압 조정 전력 라인 사이에 연결된 박막 트랜지스터를 포함한다. 이것은 커패시터를 임계 전압 조정 전력 라인 상의 전압으로 충전시키는데 사용된다.
메인 박막 트랜지스터는 바람직하게는 유기 박막 트랜지스터를 포함하며, 이는 임계 전압 제어가 특히 이러한 디바이스의 제조시 어렵기 때문이다.
이 회로는 두 모드, 즉:
충전 회로가 임계 전압 조정 커패시터를 원하는 임계 조정 전압으로 충전시키는데 사용되는 제 1 리셋 모드와;
제어 전압이 제어 입력에 인가되고, 임계 전압 조정 커패시터를 거쳐 박막 트랜지스터의 게이트에 연결되는 제 2 모드로 동작할 수 있다.
리셋 모드는 저장 커패시터의 전하 누설을 고려하는데 필요한 만큼 자주 반복될 수 있다.
본 발명의 많은 회로는 전자 회로에서 사용될 수 있다. 이러한 전자 회로는 예컨대 전력 라인 사이에 직렬로 연결된 본 발명의 제 1 및 제 2 메인 박막 트랜지스터 회로를 구비한 인버터를 포함할 수 있다. 박막 회로 중 하나는 제 1 임계 조정 전압과 관련되어 임계 전압을 감소시킬 수 있고, 다른 하나는 제 2 임계 조정 전압과 관련되어 임계 전압을 증가시킬 수 있다. 이것은 인버터의 개선된 동작 특징을 제공한다.
또 다른 예로, 전자 회로는 본 발명의 복수의 박막 트랜지스터 회로를 구비한 플립 플롭을 포함할 수 있다. 이 경우, 각 박막 회로는 공유된 임계 조정 전압과 관련되어 임계 전압을 음의 값으로 감소시킬 수 있다.
본 발명은 또한 박막 트랜지스터 회로의 임계 전압을 제어하는 방법을 제공하며, 이러한 회로는 메인 박막 트랜지스터와, 메인 박막 트랜지스터의 동작을 제어하는 제어 입력과, 제어 입력과 메인 박막 트랜지스터의 게이트 사이에 연결된 임계 전압 조정 커패시터를 포함하며, 상기 방법은
리셋 모드에서, 임계 전압 조정 커패시터를 원하는 임계 조정 전압으로 충전시키는 단계와;
동작 모드에서, 제어 전압을 제어 입력에 인가하며, 이러한 제어 전압을 임계 전압 조정 커패시터를 거쳐 메인 박막 트랜지스터의 게이트에 연결시키는 단계를 포함한다.
본 발명의 예는 이제 첨부한 도면을 참고하여 상세하게 기술될 것이다.
도 1은 박막 트랜지스터를 사용하는 알려진 인버터를 도시한 도면.
도 2는 도 1의 회로의 입-출력 응답을 도시한 도면.
도 3은 알려진 플립-플롭 회로를 도시한 도면.
도 4는 본 발명의 트랜지스터 회로를 도시한 도면.
도 5는 본 발명의 트랜지스터 회로를 사용하는 인버터 회로를 도시한 도면.
도 6은 도 5의 회로의 입-출력 응답을 도시한 도면.
도 7은 도 5의 회로의 시간 응답을 도시한 도면.
도 8은 본 발명의 트랜지스터 회로를 사용하는 플립-플롭 회로를 도시한 도면.
전술한 바와 같이, 많은 다른 전자 회로는 정확한 동작을 위해 임계 전압 제어를 필요로 한다. 이제 두 개의 예를 제공할 것이다.
도 1은 소위 "Vgs=0" 인버터를 도시한다. 이러한 인버터에서, 부하는 영의 게이트-소스 전압을 갖기 위해 연결된 트랜지스터이다. 구동 및 부하 트랜지스터의 폭 대 길이(W/L) 비가 출력단에서 가능한 안정한 높은 레벨(V높은) 및 낮은 레벨(V낮은)을 분리하기 위해 선택된다. 도 2는 인버터의 입-출력 특징을 도시한다.
p-타입 유기 트랜지스터의 임계 전압은 보통 약간은 양의 전압이다(0-2V). 이로 인해 부하에 작은 풀-다운 전류가 허용되며, 양호한 이득을 제공하게 된다. 그러나, 작은 풀-다운 전류로 인해 이러한 인버터의 풀-다운 지연은 매우 길게 되며, 이러한 종류의 로직의 속도가 제한된다. 부하의 약간 더 높은 양의 임계 전압은, 수 볼트의 범위에서, 이득을 너무 많이 감소시키지 않고도 속도에 유리할 것이다(게이트 소스 전압은 일정하고, 트랜지스터는 전류 소스로서 간주될 수 있다).
구동 트랜지스터에 관해, 도 2의 입-출력 특징은 매우 비대칭이어서, 양호한 이득에도 불구하고 열악한 잡음 여유도를 초래한다. 이것은, 구동 트랜지스터의 임계 전압이 음의 전압일 경우 개선될 것이며, 이는 도 2의 특징이 Vin 축을 따라 왼쪽으로 이동할 것이기 때문이다.
그에 따라, Vgs=0 인버터는, 부하 트랜지스터의 임계 전압이 양의 전압이고 구동 트랜지스터의 임계 전압이 음의 전압일 경우, 더 고속이고, 더 양호한 잡음 여유도를 가질 것이다.
도 3은 pMOS 디바이스만을 사용하는 다이내믹 플립-플롭용 회로를 개략적으로 도시한다. 클록 신호(Clk1-Clk4)는 일반적으로 0V이고, 적절한 타이밍에서 활성이 된다(-Vdd). 적절한 회로 동작의 경우, 예컨대, 노드 "X" 및 "IN"가 0V에 있을 때, 노드 "Y"에서 전원공급부로의 임피던스는 매우 높아야 하며, 그리하여, 노드 "Y"의 전압이 유지되게 된다. 이것은 pMOS 디바이스에 대한 음의 임계 전압을 필요로 하지만, 음의 임계 전압은 일반적으로 유기 기술에서 이용 가능하지 않다. 유사한 사양이 노드 "OUT" 및 신호 "행(row)"에도 적용된다. 특히, 노드 "OUT"은, "X"와 "Y"가 0V에 있을 때 높은 임피던스여야 하며, 신호 "행"은, 노드 "X"와 "OUT"가 0V에 있을 때 높은 임피던스여야 한다.
도 3은 트랜지스터 임계 전압이 중요한 회로 타입을 예시하기 위해 간단히 제공되며, 이러한 회로의 동작은 상세하게는 기술되지 않을 것이다. 이러한 동작은 당업자에게 분명할 것이다.
앞의 두 개의 예는, 트랜지스터 임계 전압의 값을 선택할 수 있는 것이 바람직하다는 점을 보여주고 있다.
도 4는 본 발명의 트랜지스터 회로의 기본 동작을 설명하는데 사용된다.
이러한 회로는 메인 박막 트랜지스터(10)와, 이 메인 박막 트랜지스터(10)의 동작을 제어하기 위한 제어 입력(12)을 갖는다. 임계 전압 조정 커패시터(14)는 제어 입력(12)과 메인 박막 트랜지스터(10)의 게이트 사이에 연결된다. 전력 라인(18)에 연결된 충전 트랜지스터(16)를 포함하는 충전 회로는 임계 전압 조정 커패시터(14)를 원하는 임계 조정 전압으로 충전하기 위해 사용된다.
이러한 회로는 회로 입력(12)과 메인 트랜지스터(10)의 게이트 사이에서 커패시터를 사용하여 제어 입력(12)에 인가된 전압으로 전압을 이동시킨다. 이것은 메인 트랜지스터 게이트와 제어 입력 상의 상대적인 전압을 조정함으로서 임계 전 압 변화를 효과적으로 구현한다.
트랜지스터는 유기 박막 트랜지스터를 포함할 수 있으며, 이때 임계 전압 제어는 이러한 디바이스를 제조할 경우 매우 어렵다.
도 4의 회로는 두 모드로 동작할 수 있다. 리셋 모드에서, 충전 회로(16, 18)는 임계 전압 조정 커패시터(14)를 원하는 임계 조정 전압으로 충전하는데 사용된다. 동작 모드에서, 제어 전압은 제어 입력(12)에 인가되며, 이러한 입력은 임계 전압 조정 커패시터(14)를 거쳐 메인 박막 트랜지스터의 게이트에 연결된다. 리셋 상태의 사용은 예컨대 시프트 레지스터, 카운터, 유한 상태 머신(finite state machines), RF 및 D/A 또는 A/D 변환 회로에서의 디지털 및 아날로그 시스템 내에서 잘 알려져 있다.
커패시터(14)는 리셋 상태 동안에 전력 라인(18)으로부터 주어진 전압(V)으로 충전되며, (회로가 다른 모든 상태로 진행하는 동안에) 이 전압을 정상 회로 동작 동안에 유지할 것이다. 커패시터(14) 상의 전압은 결국 (양이거나 음일 수 있는) 효과적인 임계 전압(V)의 이동을 초래할 것이다.
트랜지스터(16)는 리셋 상태 동안에 온되어, 게이트를 라인(18) 상의 전압(V)으로 충전시킨다. 입력(12) 상의 전압은 또한 리셋 상태 동안에 고정되어야 하며(예컨대 0V), 이를 통해 커패시터(14) 양단의 전압은 리셋 시 고유하게 한정되게 된다.
리셋 상태 이후, 트랜지스터(16)는 턴오프되어(공핍되어), 게이트 상의 충전 상태를 유지하고, 정상 동작 동안 커패시터 전압을 유지한다. 커패시터(14)는, 기 생 트랜지스터 커패시턴스를 통한 게이트로의 전하 주입 및 트랜지스터(16)를 거친 전하 누설에도 불구하고, 정상 동작 동안에 전압(V)을 유지하기에 충분히 높아야 한다. 커패시터(14) 상의 충전상태는 임의의 리셋 상태 동안에 리프레쉬될 수 있다.
리셋 모드는 저장 커패시터로부터 이들 전하 누설을 고려하기 위해 필요한 만큼 자주 반복될 수 있다.
도 4를 참조하여 기술된 회로는 도 1의 구동 및 부하 트랜지스터의 임계 전압을 변경시키는데 사용될 수 있다. 이로 인해 도 5에 도시된 인버터가 생성된다.
이 회로에서, 커패시턴스(C0)는 구동 트랜지스터(50)의 임계 전압을 이동시키는데 반해, 커패시턴스(C1)는 부하 트랜지스터(52)의 임계 전압을 이동시킨다. 그에 따라, 구동 트랜지스터(50)는 전력 라인(56) 및 트랜지스터(160)와 관련되며, 부하 트랜지스터(52)는 전력 라인(58) 및 트랜지스터(161)와 관련된다. 커패시턴스에 걸친 전압은 개별적으로 선택될 수 있다. 추가적인 트랜지스터(54)는 리셋 상태 동안 출력 노드를 0V로 풀-업시키기 위해 제공된다. 이것은 커패시턴스(C0 및 C1)의 충전상태에 대한 기준을 제공한다. 리셋 동안, 임의의 "in" 및 "out" 노드는 0V에 있어서, 전력 라인(56) 상의 전압은 양의 전압으로 선택될 것이며, 전력 라인(58) 상의 전압은 음의 전압이 될 것이다. 그러면, 이것은 인버터의 동작 특징을 개선한다.
도 6은 도 5의 인버터의 정적인 입-출력 특징을 도시하며, 도 7은 구형파 (72)에 대한 이 인버터의 다이내믹한 응답(70)을 도시한다. 전력 라인(56 및 58) 상의 전압에 대해 적절한 값을 선택함으로써, (유기 전자장치에 대해) 대칭적이고 고속인 다이내믹한 응답이 양호한 잡음 여유도와 함께 달성될 수 있다.
도 4의 기본 회로를 도 3의 다이내믹한 플립-플롭에 적용하면, 결국 도 8의 다이내믹한 플립-플립을 초래한다. 이 회로에서, 모든 트랜지스터의 효과적인 임계 전압은 전압 "Vth"을 선택함으로써 음이 되도록 변경될 수 있다. 이러한 방식으로, 전술된 양의 트랜지스터 임계 전압에 의해 초래된 문제를 극복할 수 있다.
많은 다른 회로는 본 발명에 의해 제공된 구조 블록(building blocks)을 사용하여 제조될 수 있다. 예컨대, 시프트 레지스터는 앞서 기술된 인버터 로직 요소를 기초로 할 수 있다.
유기 박막 트랜지스터에서와, 무결정 실리콘과 같은 다른 기술에서, 임계 전압은, 트랜지스터가 전기적으로 바이어싱될 경우에 안정적이지 않다. 이러한 현상은 바이어스 스트레스(bias stress)로 알려져 있으며, 이것은 심지어 디지털 회로에서 유기 트랜지스터의 사용에 대한 심각한 도전이다. 임계 전압의 값에 매우 둔감하며, 결과적으로 바이어스 스트레스에 대해 강력한 회로를 설계하는 것은 사실상 매우 어렵다.
좀더 상세하게, 중합 절연체를 사용한 p-타입 유기 트랜지스터에서, 대기중에 측정된 바이어스 스트레스는 다음의 특징을 갖는다:
게이트에 인가된 음의 전압으로 인해 트랜지스터는 좀더 양의 임계 전압을 갖게 되며; 게이트에 인가된 양의 전압은 임계 전압을 좀더 음의 값으로 이동시킨다. 이동의 양은 대략 인가된 스트레스의 크기에 비례한다.
임계 전압 이동의 시정수는 양의 전압이나 음의 전압이 게이트에 인가되든지 관계없이 유사하며, 이러한 이동은 역전 가능하다(주어진 시간 동안 음의 게이트 전압을 인가하고, 동일한 시간 동안 양의 게이트 전압을 인가하면 결국 매우 작은 잔류 이동을 초래한다).
임계 전압 이동은 또한 어떠한 바이어스도 없을 경우에 복구될 수 있지만, 이러한 경감 프로세스(relaxation process)의 시정수는 이러한 이동의 시정수보다 훨씬 더 길다(대략 하루의 경감이 한 시간의 음의 게이트 스트레스로부터 복구하는데 필요하다).
전압이 드레인에만 인가될 때, 감소한 임계 전압 이동이 예상되며, 이는 수직계(vertical field)에 적용된 채널의 영역이 총 채널 영역 중 작은 부분이기 때문이다.
본 발명은 바이어스 스트레스를 중화시키기 위해 이러한 방식으로 적용될 수 있다. 바이어스 스트레스로 인한 회로 동작 동안에 이동하는 임계 전압은, 임계 전압의 전압 이동을 고려하기 위해 초래된 전압 이동을 변경함으로써 적절한 값으로 복귀될 수 있다.
게다가, 메인 트랜지스터 게이트를 충전시키기 위해 도 4에 사용된 스위치(16)는 정상 동작 동안에 상대적으로 긴 시간 동안에 작은 양의 게이트 바이어스로 그리고 리셋 상태 동안에 작은 시간 동안에 큰 음의 게이트 바이어스로 교대로 사 용된다. 두 개의 효과는 부분적으로 상쇄될 것이다. 게다가, 트랜지스터(16)의 게이트는 회로 밖으로부터 액세스 가능하며, 회로에 인가된 바이어스 전압은 잔류 임계 전압 변경에 적응시키기 위해 회로 동작 동안에 조정될 수 있다.
유기 전자 장치에 기반한 회로는 특히 큰 영역 및/또는 낮은 가격의 응용에 적합할 수 있다. 현재의 주요한 이득은 유기 트랜지스터에 기초로 한 유연성 디스플레이용 활성 매트릭스 백 플레인(back plane)을 제조하는데 있다. 이들 백 플레인은 강건성(robustness), 적절한 형성인자 및 낮은 가격을 보장하기 위해 집적된 구동기를 필요로 한다. 집적된 디스플레이 구동기는 시스템이 주기적인 리셋 상태를 가지게 될 응용의 전형적인 예이다. 본 발명은 또한 무선 주파수 ID 태그에 적용될 수 있으며, 이러한 태그는 또한 주기적인 리셋 상태를 사용하며, 유기 전자장치를 사용하여 구현되는 것으로 알려져 있다.
무결정 실리콘 TFT는 또한 유기 트랜지스터에 대해 기술된 것과 유사한 방식으로 전기 스트레스를 겪는다(임계 전압 이동의 방향은 정반대이다). 그에 따라, 본 발명은 바이어스 스트레스의 효과를 보상하기 위해 a-Si로 제조된 회로에 적용될 수 있다.
비록 두 회로 예가 제공되었을 지라도, 본 발명은 임의의 회로 내에 효과적인 임계 전압을 제어함으로써 하나 이상의 박막 트랜지스터의 원하는 동작을 제공하는데 사용될 수 있다. 전술된 바와 같이, 본 발명은 유기 박막 트랜지스터에 가장 잘 적용될 수 있다. 이들 트랜지스터는 유기(탄소 원료) 물질을 함유한 기능 층(게이트 전도체, 절연체, 소스/드레인 전도체나 반도체) 중 적어도 하나를 갖는다.
본 상세한 설명 및 청구범위에서, 용어 "임계 전압"은 "플랫 밴드(flat band) 전압"이라는 용어가 좀더 적절한 경우에 이러한 전압을 커버할 것이다.
본 발명은 박막 트랜지스터의 효과적인 임계 전압을 이동시킬 수 있다. 이것은 임계 전압의 변화를 보상하는 알려진 회로와 대조적이다. 특히, 임계 조정 전압은 메인 트랜지스터의 실제 임계 전압의 임의의 변경과 독립적으로 선택될 수 있다. 대신, 본 발명은 예컨대 양의 값으로부터 음의 값으로 효과적인 임계 전압의 좀더 미세한 이동을 구현한다. 대안적으로, 본 발명은 효과적인 임계 전압을 상당히 증가시켜서, 이를 통해 메인 트랜지스터가 누적 디바이스 특징(Vt>0)을 가질 때 공핍 디바이스 동작(Vt>>0)을 제공하는데 사용될 수 있다.
본 발명은 디바이스의 잡음 여유도가 개선될 수 있게 하며, 이것은 수율 증가에 기여할 수 있다.
본 발명의 회로는 전압 스트레스 효과를 극복하기 위해 다이내믹한 임계 전압 제어로 보충될 수 있다. 이것은 임계 전압을 측정하고, 임계 전압 조정 레벨을 변경함으로써 달성될 수 있다.
앞선 예들은 p-타입 구현을 제공하며, 여기서, 트랜지스터는 양의 임계 전압을 갖는다. 본 발명은 또한 임계 전압을 음의 값으로부터 양의 값으로 이동시키는데 사용될 수 있다. 이것은 n-타입 트랜지스터에 적절할 수 있으며, 이들은 또한 유기 트랜지스터이거나, 무결정 실리콘 트랜지스터일 수 있다.
여러 변경이 당업자에게 분명할 것이다.
상술한 바와 같이, 본 발명은 박막 트랜지스터의 임계 전압을 조정하는 방법 및 장치에 이용된다.

Claims (11)

  1. 박막 트랜지스터 회로로서,
    메인 박막 트랜지스터(10)와;
    상기 메인 박막 트랜지스터(10)의 동작을 제어하는 제어 입력(12)과;
    상기 제어 입력(12)과 상기 메인 박막 트랜지스터(10)의 게이트 사이에 연결된 임계 전압 조정 커패시터(14)와;
    상기 임계 전압 조정 커패시터(14)를 원하는 임계 조정 전압으로 충전시키는 충전 회로(16, 18)로서, 상기 메인 박막 트랜지스터(10)의 게이트와 임계 전압 조정 전력 라인(18) 사이에 연결된 박막 트랜지스터(16)를 포함하는, 충전 회로(16, 18)를 포함하는
    박막 트랜지스터 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 메인 박막 트랜지스터(10)는 유기 박막 트랜지스터를 포함하는, 박막 트랜지스터 회로.
  4. 제 1항에 있어서, 두 모드, 즉:
    상기 충전 회로가 상기 임계 전압 조정 커패시터(14)를 원하는 임계 조정 전압으로 충전시키는데 사용되는 제 1 리셋 모드와;
    제어 전압이 상기 제어 입력(12)에 인가되고, 상기 임계 전압 조정 커패시터(14)를 거쳐 상기 메인 박막 트랜지스터(10)의 게이트에 연결되는 제 2 모드로 동작할 수 있는, 박막 트랜지스터 회로.
  5. 제 1항에 있어서, 상기 임계 조정 전압은 임계 전압의 극성을 변경시키도록 선택되는, 박막 트랜지스터 회로.
  6. 복수의 박막 트랜지스터를 포함하며, 제 1항에 기재된 적어도 하나의 박막 트랜지스터 회로를 포함하는 전자 회로.
  7. 제 6항에 있어서, 제 1항에 기재된 2개의 박막 트랜지스터 회로를 구비한 인버터를 포함하고,
    상기 인버터는 전력 라인 사이에서 직렬로 연결된 제 1 박막 트랜지스터 회로(50, 160, C0) 및 제 2 박막 트랜지스터 회로(52, 161, C1)를 구비하는, 전자 회로.
  8. 제 7항에 있어서, 상기 제 1 박막 트랜지스터 회로(50, 160, C0)는 제 1 임계 조정 전압과 관련되어 임계 전압을 감소시키며, 상기 제 2 박막 트랜지스터 회로(52, 161, C1)는 제 2 임계 조정 전압과 관련되어 임계 전압을 증가시키는, 전자 회로.
  9. 제 6항에 있어서, 제 1항에 기재된 복수의 박막 트랜지스터 회로를 구비한 플립 플롭을 포함하는, 전자 회로.
  10. 제 9항에 있어서, 상기 복수의 박막 트랜지스터 회로의 각 박막 트랜지스터 회로는 공유된 임계 조정 전압(Vth)과 관련되어 임계 전압을 양의 값에서 음의 값으로 감소시키거나 임계 전압을 음의 값에서 양의 값으로 증가시키는, 전자 회로.
  11. 박막 트랜지스터 회로의 임계 전압을 제어하는 방법으로서, 상기 회로는
    메인 박막 트랜지스터(10)와,
    상기 메인 박막 트랜지스터(10)의 동작을 제어하는 제어 입력(12)과,
    상기 제어 입력(12)과 상기 메인 박막 트랜지스터(10)의 게이트 사이에 연결된 임계 전압 조정 커패시터(14)와,
    상기 임계 전압 조정 커패시터(14)를 원하는 임계 조정 전압으로 충전시키는 충전 회로(16, 18)로서, 상기 메인 박막 트랜지스터(10)의 게이트와 임계 전압 조정 전력 라인(18) 사이에 연결된 박막 트랜지스터(16)를 포함하는, 충전 회로(16, 18)를
    포함하는, 박막 트랜지스터 회로의 임계 전압을 제어하는 방법에 있어서,
    리셋 모드에서, 상기 임계 전압 조정 커패시터(14)를 원하는 임계 조정 전압으로 충전시키는 단계와;
    동작 모드에서, 제어 전압을 상기 제어 입력에 인가하며, 상기 제어 전압을 상기 임계 전압 조정 커패시터를 거쳐 상기 메인 박막 트랜지스터의 게이트에 연결시키는 단계를 포함하는,
    박막 트랜지스터 회로의 임계 전압을 제어하는 방법.
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