JPH10209465A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路特性に合わせて設計されたＴＦＴを用い
た半導体装置およびその作製方法を提供する。 【解決手段】 発明の第１の構成として、特異な結晶構
造体で構成なる結晶シリコン膜を用いてＴＦＴを作製す
る。この結晶構造体は棒状または偏平棒状結晶が互いに
平行に方向性をもって成長した構造を有している。ま
た、第２の発明の構成として、ＴＦＴのチャネル長に応
じて横成長領域の成長距離を異なるものとする。これに
より１つの横成長領域内に形成されるＴＦＴの特性をで
きるだけ均一化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基板上に形成された薄膜トランジスタ
（ＴＦＴ）で構成される半導体装置およびその作製方法
に関する。その様な半導体装置にはＩＣ、ＬＳＩ、電気
光学装置などが含まれ、特に電気光学装置に本発明を適
用することは有効である。

【０００２】

【従来の技術】近年、非晶質シリコン薄膜（アモルファ
スシリコン膜：ａ−Ｓｉ膜））を利用したＴＦＴに代わ
って多結晶シリコン薄膜（ポリシリコン膜：ｐ−Ｓｉ
膜）を利用したＴＦＴで構成される半導体装置の研究が
進んでいる。特に、半導体装置を基板上に集積化したア
クティブマトリクス型表示装置の開発研究が目覚まし
く、これはＰＣモニター、ビデオカメラ、プロジェクシ
ョン等の表示装置としての需要が高まったことによる。

【０００３】その様なアクティブマトリクス型表示装置
としては米国特許第５２５０９３１号（Misawa et al.
）に開示される内容が知られている。ところが、最近
ではさらに付加価値が求められ、従来外付けＩＣに頼っ
ていたロジック回路（表示コントロール回路や演算回路
などの信号処理回路）を、ＴＦＴでもって同一基板上に
搭載するＳＯＰ（システム・オン・パネル）構想が提案
されている。

【０００４】また、従来のＩＣやＶＬＳＩそのものをＴ
ＦＴで作製する研究も進められている。なぜならばＴＦ
Ｔは絶縁基板上に形成されるため寄生容量が極めて小さ
い特徴を有し、単結晶シリコン上の形成したＦＥＴより
も高速動作性に有利と言えるからである。

【０００５】しかしながら、その構想を実現しうるＴＦ
Ｔを形成する技術は未だに確立されていない。その理由
は、現在利用されているポリシリコン膜（いわゆる高温
ポリシリコン膜および低温ポリシリコン膜を含む）で
は、高周波駆動を必要とする回路を構成するだけの性能
を有するＴＦＴを得ることが困難だからである。

【０００６】ＴＦＴの動作速度の向上はＴＦＴサイズを
小さくすることで一応の対処はできるが、チャネル長
（またはゲイト長）の縮小は短チャネル効果を招き、ド
レイン耐圧の低下等の不具合が生じる。従って、従来の
シリコン薄膜を用いたＴＦＴの場合、スケーリング則に
よる動作速度の向上にも限界がきており、信頼性の問題
からこれ以上動作速度を上げることは困難である。ま
た、シリコン薄膜には結晶粒と結晶粒界（グレインバン
ダリ）が不規則に存在し、結晶粒界がＴＦＴ特性に大き
く影響してバラツキを生じるといった問題もある。

【０００７】

【発明が解決しようとする課題】本発明は以上の様な問
題点を克服し、絶縁表面を有する基板上に形成されたＴ
ＦＴで構成した半導体装置およびその作製方法を提供す
ることを課題とする。特に、ＴＦＴで構成するロジック
回路を搭載し、機能的にシステム化された電気光学装置
（本明細書中ではシステムディスプレイと呼ぶ）および
その作製方法を提供することを課題とする。

【０００８】なお、半導体装置とは半導体を利用して機
能する装置全般を指し、広義的にはＩＧＦＥＴ、ＴＦ
Ｔ、ＩＣ、電気光学装置およびそれらの応用製品などは
全て半導体装置の範疇に含まれているものとする。

【０００９】

【課題を解決するための手段】本明細書で開示する発明
の構成は、画素マトリクス回路、ドライバー回路および
ロジック回路とを同一基板上に配置して構成される電気
光学装置において、前記画素マトリクス回路、ドライバ
ー回路およびロジック回路は、結晶シリコン膜を活性層
とし、かつ、サブスレッショルド係数が60〜100mV/deca
deである複数のＴＦＴを含み、それぞれの前記回路に含
まれる前記複数のＴＦＴのチャネル形成領域は、回路が
要求する特性に応じて異なる成長距離を有する横成長領
域からなることを特徴とする。

【００１０】また、他の発明の構成は、画素マトリクス
回路、ドライバー回路およびロジック回路とを同一基板
上に配置して構成される電気光学装置において、前記画
素マトリクス回路、ドライバー回路およびロジック回路
は、結晶シリコン膜を活性層とし、かつ、サブスレッシ
ョルド係数が60〜100mV/decadeである複数のＴＦＴを含
み、それぞれの前記回路に含まれる前記複数のＴＦＴの
チャネル形成領域は、回路が要求する特性に応じて異な
る成長距離を有する横成長領域からなり、前記ロジック
回路および／またはドライバー回路を構成するＴＦＴの
チャネル形成領域となる横成長領域の成長距離は、前記
画素マトリクス回路を構成するＴＦＴのチャネル形成領
域となる横成長領域の成長距離よりも短いことを特徴と
する。

【００１１】また、他の発明の構成は、画素マトリクス
回路、ドライバー回路およびロジック回路とを同一基板
上に配置して構成される電気光学装置において、前記画
素マトリクス回路、ドライバー回路およびロジック回路
は、結晶シリコン膜を活性層とし、かつ、サブスレッシ
ョルド係数が60〜100mV/decadeである複数のＴＦＴを含
み、それぞれの前記回路に含まれる前記複数のＴＦＴの
チャネル形成領域は、回路が要求する特性に応じて異な
る成長距離を有する横成長領域からなり、前記複数のＴ
ＦＴのチャネル長と前記横成長領域の成長距離との間に
は相関関係があることを特徴とする。

【００１２】また、他の発明の構成は、画素マトリクス
回路、ドライバー回路およびロジック回路とを同一基板
上に配置して構成される半導体装置において、前記画素
マトリクス回路、ドライバー回路およびロジック回路
は、結晶シリコン膜を活性層とし、かつ、サブスレッシ
ョルド係数が60〜100mV/decadeである複数のＴＦＴを含
み、それぞれの前記回路に含まれる前記複数のＴＦＴの
少なくともチャネル形成領域はストライプ状の複数の結
晶領域からなり、前記ストライプ状の複数の結晶領域の
内部において隣あった結晶領域の境界の全てまたは実質
的に全てにおいて、前記複数の結晶領域の各原子同士が
格子欠陥を形成せずに連続して配設されていることを特
徴とする。

【００１３】また、他の発明の構成は、絶縁表面を有す
る基板上に非晶質シリコン膜を形成する工程と、前記非
晶質シリコン膜に対して選択的にシリコン膜の結晶化を
助長する触媒元素を添加する工程と、加熱処理により前
記触媒元素の添加領域を起点として前記非晶質シリコン
膜を結晶化させ、結晶シリコン膜でなる横成長領域を形
成する工程と、少なくともチャネル形成領域が前記横成
長領域のみで構成される活性層を形成する工程と、前記
活性層上に酸化珪素膜を形成する工程と、ハロゲン元素
を含む雰囲気中で加熱処理し、前記活性層中の前記触媒
元素の除去と前記活性層の熱酸化とを行う工程と、を少
なくとも有する電気光学装置の作製方法において、前記
触媒元素を添加する工程はイオン注入法またはプラズマ
ドーピング法により行われ、同一基板上の少なくとも１
ヶ所は他の添加領域とは異なる濃度で触媒元素を添加す
ることを特徴とする。

【００１４】また、他の発明の構成は、絶縁表面を有す
る基板上に非晶質シリコン膜を形成する工程と、前記非
晶質シリコン膜に対して選択的にシリコン膜の結晶化を
助長する触媒元素を添加する工程と、加熱処理により前
記触媒元素の添加領域を起点として前記非晶質シリコン
膜を結晶化させ、結晶シリコン膜でなる横成長領域を形
成する工程と、少なくともチャネル形成領域が前記横成
長領域のみで構成される活性層を形成する工程と、前記
活性層上に酸化珪素膜を形成する工程と、ハロゲン元素
を含む雰囲気中で加熱処理し、前記活性層中の前記触媒
元素の除去と前記活性層の熱酸化とを行う工程と、を少
なくとも有する電気光学装置の作製方法において、前記
触媒元素を添加する工程はイオン注入法またはプラズマ
ドーピング法により、同一基板上に前記活性層のチャネ
ル長に応じて異なる濃度で前記触媒元素を添加すること
を特徴とする。

【００１５】

【実施例１】図１に示すのは、本発明による半導体装置
の一実施例であり、システムディスプレイのブロック図
である。本発明のシステムディスプレイは基板１０１上
に画素マトリクス回路１０２、ソース線ドライバー回路
１０３、ゲイト線ドライバー回路１０４およびロジック
回路１０５を一体形成して構成される。なお、本実施例
ではアクティブマトリクス型液晶表示装置を例とする。

【００１６】なお、本実施例に示す回路構成は単に一実
施例を示すものであり、回路構成をこれに限定するもの
ではない。本発明の要点は、同一基板上にロジック回路
１０５を搭載していることであり、上記画素マトリクス
回路１０２、ソース線ドライバー回路１０３、ゲイト線
ドライバー回路１０４、ロジック回路１０５といった各
種回路の構成は回路設計の必要に応じて決定すれば良
い。

【００１７】図１において、ソース線ドライバー回路１
０３は主としてシフトレジスタ、レベルシフタ、バッフ
ァ、ラッチ回路等で構成され、ゲイト線ドライバー回路
１０４は主としてシフトレジスタ、マルチプレクサ、レ
ベルシフタ、バッファ等で構成されている。勿論、シフ
トレジスタを同一機能を有する回路、例えばカウンタ及
びデコーダで代用する構成としても構わない。また、図
１はデジタル対応の回路構成を示しているが、アナログ
対応ならばソース線ドライバー回路１０３にはサンプル
ホールド回路などが含まれる。

【００１８】なお、これらソース線ドライバー回路１０
３、ゲイト線ドライバー回路１０４に含まれる各種回路
は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補
的に組み合わせたＣＭＯＳ構造でなるインバータ回路を
基本単位として構成される。勿論、片極性の回路でも良
いが、低消費電力の観点からＣＭＯＳ構造によるスタテ
ィック型又はダイナミック型回路が適している。

【００１９】また、画素マトリクス回路１０２は、ソー
ス線ドライバー回路１０３に接続される複数のソース線
１０６、１０７及びゲイト線ドライバー回路１０４に接
続される複数のゲイト線１０８、１０９とで囲まれた複
数の画素領域１１０がマトリクス状に配置されて構成さ
れる。

【００２０】そして、複数の画素領域１１０は画素ＴＦ
Ｔ１１１、液晶セル１１２、補助容量１１３を含んで構
成されている。なお、図示されていないが、液晶セル１
１２は画素電極および対向電極とその間に挟持された液
晶とで構成される。

【００２１】次に、ロジック回路１０５は、ソース線ド
ライバー回路１０３及びゲイト線ドライバー回路１０４
を駆動するためのスタートパルスやクロック信号等の処
理、画素マトリクス回路１０２に画像を表示させるため
のビデオ信号の処理等の様に、画像表示を行うに必要な
信号処理を行うために必要な回路全般を指す。

【００２２】図１に示す実施例においてロジック回路１
０５は、位相比較器１１４、ＬＰＦ（Low Pass Filter
）１１５、ＶＣＯ（電圧制御型発振器）１１６、分周
器１１７、ソース線ドライバー用（水平走査用）発振器
１１８、ゲイト線ドライバー用（垂直走査用）発振器１
１９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）
１２０を含んで構成される。

【００２３】なお、本発明者らはここで図示されない他
のロジック回路、例えばイメージセンサやＣＣＤから送
られてくる信号の入出力を行うＩ／Ｏポート、アンプ系
回路（差動アンプ、オペアンプ、コンパレーター等）、
Ａ／Ｄコンバータ、データを格納するメモリ（ＲＡＭや
ＲＯＭ）、究極的には演算回路までもモノシリックに搭
載し、ＣＰＵ（中央演算処理装置）としての機能を備え
たシステムディスプレイをも実現しうると考えている。

【００２４】また、１２１はデジタル階調信号に応じた
アナログ信号の入力端子、１２２はデジタル階調信号を
選択するためのビット信号の入力端子、１２３は水平走
査用同期信号の入力端子、１２４は垂直走査用同期信号
の入力端子である。勿論、これらのアナログ信号、ビッ
ト信号、同期信号を形成する発振回路をも基板上に組み
込んでしまえば入力端子は必要なくなる。

【００２５】この様なシステムディスプレイは絶縁表面
を有する基板上にＴＦＴでもって作製するため、従来の
単結晶シリコン上に作製したＦＥＴよりも寄生容量が小
さいという利点がある。この事はＴＦＴの動作速度を速
める上で好ましい。また、シリコン薄膜を用いた島状半
導体層を活性層とするため、素子間分離が容易であり、
活性層へ添加するリンやボロンの濃度制御が簡便であ
る。

【００２６】〔発明の第１の構成について〕図１に示す
システムディスプレイを実現するためには、本発明者ら
が発明した特異な結晶構造体でなる結晶シリコン膜を利
用したＴＦＴを用いることが必要不可欠である。そこ
で、以下にその特異な結晶構造体の特徴およびそれを用
いて構成されるＴＦＴの特徴について説明する。

【００２７】（特異な結晶構造体の特徴）図８に特異な
結晶構造体でなる結晶シリコン膜を２５万倍に拡大した
ＴＥＭ写真を示す。図８に示す様に、本発明者らの発明
した結晶シリコン膜は以下に示す様な特徴を有してい
る。 （１）結晶格子の構造がほぼ特定方向に連続的に連なっ
ている。 （２）細い棒状（または柱状）結晶或いは細い偏平棒状
結晶に成長している。 （３）複数の棒状または偏平棒状結晶は互いに平行また
はほぼ平行に、かつ、方向性をもって成長している。

【００２８】図８に示す写真を見ると、例えば左下から
右上への斜め方向に0.15μｍ程度の幅の細い棒状結晶が
延びており、両幅端縁には明確な境界（結晶粒界）が確
認できる（写真に見られる線状等の濃淡は結晶面の向き
の違いによる）。また、複数の棒状結晶が互いに概略平
行な方向に結晶成長していることから、複数の結晶粒界
もほぼ平行に延びていることが確認できる。この結晶粒
界はキャリア（電子または正孔）にとってエネルギー障
壁となるため、キャリアは優先的に棒状結晶の内部のみ
を移動すると考えられる。

【００２９】なお、後に詳細に説明するが、この結晶構
造体はハロゲン元素を含む700 ℃を超える温度での加熱
処理によって著しく結晶性が改善され、かつ、触媒元素
が問題とならない程度までゲッタリング除去されてい
る。そのため、棒状結晶の内部は結晶格子が連続的に連
なり、キャリアにとって実質的に単結晶と見なせる領域
となっていると考えられる。そのため、キャリアの移動
を妨げる不純物散乱が非常に少ないことも特徴である。

【００３０】また、ＴＦＴの活性層を形成する際に、キ
ャリアの移動する方向と結晶粒界の延在する方向とを一
致させる様に設計することでキャリアの移動度は大幅に
向上する。これは、キャリアの移動方向が結晶粒界によ
って特定の一方向に規定されるため、キャリア同士の衝
突による散乱が極めて少なくなるからである。この様
に、特異な結晶構造体でなる結晶シリコン膜を活性層と
した場合、その活性層はキャリアの挙動にとって異方性
を有していると言える。

【００３１】また、特異な結晶構造体の特徴として、棒
状または偏平棒状結晶同士の結晶粒界（境界）において
格子が連続的に接合されている点を挙げることができ
る。その様子を図１７を用いて説明する。

【００３２】図１７（Ａ）は特異な結晶構造体でなる結
晶シリコン膜において、棒状または偏平棒状結晶同士の
結晶粒界を拡大したＨＲＴＥＭ（High Resolution ＴＥ
Ｍ）写真である。ＨＲＴＥＭによる分析は結晶の格子像
観察に用いられる。本発明者らは結晶粒界における格子
像観察を行った結果、次の様な知見を得た。

【００３３】図１７（Ａ）に示したＨＲＴＥＭ写真では
中央の上から下に向かってに見られる境界（結晶粒界）
において、互いに隣あった結晶領域が整合性よく連続的
に接合していることが確認できる。また、図１７（Ｂ）
は図１７（Ａ）の構造を模式的に簡略化して表したもの
である。図１７（Ｂ）に示す様に方向性の異なる格子像
が結晶粒界において衝突しているが、境界において異な
る結晶領域を構成する各原子同士が１対１に対応してい
るため、不対結合手（ダングリングボンド）の様な格子
欠陥を形成していないことを意味している。

【００３４】なお、結晶シリコン膜は棒状または偏平棒
状結晶が複数集合してなるが、その全てまたは実質的に
全ての結晶粒界において図１７（Ａ）に示した様な構造
が形成されていると考えられる。ここで実質的に全てと
は、仮にシリコン原子の不対結合手が存在したとして
も、その部分は水素またはハロゲン元素によって中和
（終端）されているため格子欠陥とならないことを意味
している。

【００３５】一方、参考として別の結晶構造体でなる結
晶シリコン膜（いわゆる高温ポリシリコンと呼ばれる
膜）のＨＲＴＥＭ写真を図１７（Ｃ）に示す。また、そ
の模式図を図１７（Ｄ）に示す。

【００３６】図１７（Ｃ）では、中央に見える結晶粒界
において左側の結晶領域の格子像と右側の結晶領域の格
子像とが無秩序に接合されていることが確認できる。即
ち、図１７（Ｄ）に示す様に、各原子同士が１対１に対
応していないため、余った結合手が不対結合手１７０
１、１７０２となって存在する。そのため、結晶粒界に
はキャリアのとって多くのトラップが存在する。

【００３７】以上の様に、本発明者らによる特異な結晶
構造体でなる結晶シリコン膜は従来の結晶シリコン膜と
は全く異なる接合構造を有しており、結晶粒界でありな
がらキャリアの再結合中心にはならないという特徴を持
つ。

【００３８】（特異な結晶構造体を用いたＴＦＴの特
徴）上記結晶構造体でなる結晶シリコン膜を活性層とし
て作製したＴＦＴの電気特性を市販のトランジスタ特性
測定器（ヒューレットパッカード社製：型番４１４５
Ｂ）にて測定したところ、次の様な結果が得られた。 （１）ＴＦＴのスイッチング性能（オン／オフ動作の切
り換えの俊敏性）を示すパラメータであるサブスレッシ
ョルド係数が、Ｎ型ＴＦＴおよびＰ型ＴＦＴともに60〜
100mV/decade（代表的には60〜85mV/decade ）と小さ
い。なお、このデータ値は単結晶シリコンを用いた絶縁
ゲイト型電界効果トランジスタ（ＩＧＦＥＴ）の場合と
ほぼ同等である。 （２）ＴＦＴの動作速度の速さを示すパラメータである
電界効果移動度（μ_FE）が、Ｎ型ＴＦＴで200 〜650cm²
/Vs （代表的には250 〜300cm²/Vs ）、Ｐ型ＴＦＴで10
0 〜300cm²/Vs （代表的には150 〜200cm²/Vs ）と大き
い。この事は従来のＴＦＴよりも３倍以上の動作速度を
有していることを意味している。 （３）ＴＦＴの駆動電圧の目安となるパラメータである
しきい値電圧（Ｖ_th）が、Ｎ型ＴＦＴで-0.5〜1.5 Ｖ、
Ｐ型ＴＦＴで-1.5〜0.5 Ｖと小さい。この事は小さい電
源電圧で駆動して消費電力を小さくできることを意味し
ている。

【００３９】以上の様に、上記結晶構造体で構成される
ＴＦＴは極めて優れたスイッチング特性および高速動作
特性を有している。また、特異な結晶構造体に起因して
短チャネル効果の影響を受けにくいという特徴がある。
その事について以下に説明する。

【００４０】従来、ＩＣの世界ではスケーリング則に従
ってデバイスサイズの縮小が行われ、回路の集積度とデ
バイス素子の特性向上が図られてきた。しかし、チャネ
ル長（チャネル形成領域のキャリアが移動する方向にお
ける距離）が１μｍ以下となる様なサブミクロン領域で
は短チャネル効果が顕在化し、スケーリング則による素
子特性の向上にも限界がきている。短チャネル効果に関
する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸
善；1986」に詳しい。

【００４１】例えば、短チャネル効果が起こるとドレイ
ン耐圧が低下して素子の劣化が著しくなる。そのため、
チャネルドープ法などの工夫により短チャネル効果の抑
制が行われてきたが、チャネル形成領域に均一に添加さ
れた不純物がキャリアの移動を阻害し、トランジスタの
動作速度を低下させてしまっていた。

【００４２】しかしながら、特異な結晶構造体で構成さ
れるＴＦＴはチャネル長が 0.6μｍと短い場合において
も、極めて高い動作速度と高いドレイン耐圧とを同時に
有し、加速試験による評価で信頼性の高いＴＦＴである
ことが確認されている。

【００４３】本発明者らは、特異な結晶構造体で構成さ
れるＴＦＴのドレイン耐圧が高い理由として結晶粒界が
効果的に機能していると推察している。即ち、チャネル
形成領域においてチャネル長方向（ソースからドレイン
に向かってキャリアが移動する方向と定義する）とほぼ
平行に延在する結晶粒界によるエネルギー障壁が、ドレ
イン領域からの空乏層の広がりを効果的に抑制し、パン
チスルーによるドレイン耐圧の低下を効果的に抑制して
いると推測した。

【００４４】即ち、従来のシリコン薄膜を用いたＴＦＴ
ならば短チャネル効果の影響が顕在化する様な状態、即
ちチャネル長が極めて小さい（0.01〜2 μｍ）場合にお
いても、特異な結晶構造体であるが故に空乏層の広がり
を抑制することができるので短チャネル効果を効果的に
抑制できると考えられる。

【００４５】また、上述の様に人為的な工夫（チャネル
ドープ技術など）を加えることなく短チャネル効果を抑
制することができるため、チャネル形成領域として真性
または実質的に真性な半導体膜を利用できる。この事は
ＴＦＴの動作速度を高める上で最も重要な要素の一つで
ある。

【００４６】なお、真性または実質的に真性であるとは
以下の条件のうち、少なくとも一つを満たすことを意味
している。 シリコン膜の活性化エネルギーがほぼ1/2 （フェル
ミレベルが禁制体のほぼ中央に位置する) である。 スピン密度よりも不純物濃度が低い領域である。 意図的に不純物を添加してないアンドープ（undop
e）またはイントリンシック（intrinsic ）な領域であ
る。

【００４７】また、前述の様に結晶粒界によってドレイ
ン側の空乏層の広がりが抑制されるため、ＴＦＴの空乏
層容量が大幅に減少する。ここで、前述のサブスレッシ
ョルド係数（Ｓ値）は次の近似式で表される。 ｌｎ１０・ｋＴ／ｑ［１＋（Ｃｄ＋Ｃｉｔ）／Ｃｏｘ］ ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷
量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃ
oxはゲイト酸化膜容量である。

【００４８】特異な結晶構造体で構成されるＴＦＴが前
述の様に極めて小さいサブスレッショルド係数を有して
いる事実、および界面準位が非常に小さいという事実
（この理由は実施例で説明する）は、空乏層容量Ｃｄが
小さいという上述の推察が正しいことを裏付けているも
のと考えられる。

【００４９】以上は本発明者らが実際に得た特異な結晶
構造体でなる結晶シリコン膜と、それを用いて実際に試
作したＴＦＴの電気特性を結びつけた推察に他ならな
い。しかしながら、実験データは事実であり、従来のシ
リコン薄膜を用いたＴＦＴとはまるで異なる優れた性能
を有することも事実である。

【００５０】（上記ＴＦＴで構成した回路の特徴）さら
に、本発明者らが上記特異な結晶構造体で構成されるＴ
ＦＴを用いて作製したリングオシレータによる周波数特
性を示す。リングオシレータとはＣＭＯＳ構造でなるイ
ンバータ回路を奇数段リング状に接続した回路であり、
インバータ回路１段あたりの遅延時間を求めるのに利用
される。実験に使用したリングオシレータの構成は次の
様になっている。 段数：９段 ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm ＴＦＴのゲイト長： 0.6μｍ

【００５１】上記リングオシレータの電源電圧５Ｖの時
の発振周波数をスペクトロアナライザーで測定した結果
を図９に示す。図９において、横軸は電源電圧
（Ｖ_DD）、縦軸は発振周波数（ｆ_osc ）である。図９が
示す様に、ゲイト絶縁膜が30nmのＴＦＴを用いた場合に
おいて、１ＧＨｚ以上の発振周波数を実現している。

【００５２】図１０に示すのは1.04ＧＨｚの発振周波数
を得た際のスペクトロアナライザーの出力スペクトルの
様子である。横軸は 1〜1.1 ＧＨｚまでの周波数であ
り、縦軸はログスケールでとった電圧（出力振幅）であ
る。図１０に明らかな様に、 1.04 ＧＨｚのところで出
力スペクトルのピークが現れている。なお、出力スペク
トルがテールを引いているのは装置の分解能によるもの
であり、実験結果に影響するものではない。

【００５３】また、実際にＬＳＩ回路のＴＥＧの一つで
あるシフトレジスタを作製して10〜100 ＭＨｚの動作周
波数で駆動した際の出力パルスを確認し、シフトレジス
タの動作性能を調べた。図１１に示すオシロスコープの
画面（上側がクロックパルス、下側が出力パルスを示
す）は、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、
動作周波数100 ＭＨｚ、電源電圧５Ｖ、段数５０段のシ
フトレジスタ回路の出力パルスを表している。

【００５４】本発明者らが確認した結果、図１２に示す
様に出力パルス幅ｔの逆数（縦軸）と動作周波数（横
軸）とは比例関係にあり、単独で100 ＭＨｚもの高周波
駆動が可能で、かつ、出力パルスが殆どなまりのない理
想状態で得られる極めて高性能なシフトレジスタである
ことが判明した。なお、実験は多少回路構成の異なる２
種類のシフトレジスタを用いたのでそれぞれをシフトレ
ジスタ１およびシフトレジスタ２とした。

【００５５】以上の様なリングシレータおよびシフトレ
ジスタの驚異的なデータは、特異な結晶構造体で構成さ
れるＴＦＴが単結晶シリコンを利用したＩＧＦＥＴに匹
敵する、若しくはそれ以上の性能を有していることを示
している。

【００５６】それを裏付ける証拠として次の様なデータ
がある。図１３に示すデータは横軸に電源電圧
（Ｖ_DD）、縦軸にＦ／Ｏ＝１（ファンアウト比が１）の
インバータの１段当たりの遅延時間（τ_pd）をとったグ
ラフである（ロジックＬＳＩ技術の革新，前口賢二他，
ｐ１０８，株式会社サイエンスフォーラム，1995）。図
中の様々な曲線（点線で示されるもの）は、単結晶シリ
コンを利用したＦＥＴを様々なデザインルールで作製し
た時のデータであり、いわゆるスケーリング則を示して
いる。

【００５７】この図に上述のリングオシレータを用いて
得たインバータの遅延時間と電源電圧との関係を当ては
めると、図１３において実線で示される曲線となる。注
目すべきはチャネル長が 0.5μｍ、ゲイト絶縁膜の膜厚
（ｔ_OX）が１１nmのＩＧＦＥＴで作製したインバータよ
りも、チャネル長が 0.6μｍ、ゲイト絶縁膜の膜厚が３
０nmのＴＦＴで作製したインバータの方が優れた性能を
有している点である。

【００５８】この事は本発明者らが発明した特異な結晶
構造体で構成されるＴＦＴがＩＧＦＥＴよりも優れた性
能を有していることを如実に示している。例えば、上記
ＴＦＴを構成するゲイト絶縁膜の膜厚をＩＧＦＥＴの３
倍以上としても、性能的に同等もしくはそれ以上のもの
が得られるのである。即ち、特異な結晶構造体で構成さ
れるＴＦＴは一般的なＩＧＦＥＴよりも優れた絶縁耐圧
を有している。

【００５９】また同時に、特異な結晶構造体で構成され
るＴＦＴがスケーリング則に従って微細化されればさら
に高い性能を実現することが可能である。これは、前述
の様に特異な結晶構造に起因して短チャネル効果の影響
を受けにくいために可能なのであり、例えば図１３に示
したリングオシレータを0.2 μｍルールで作製すればス
ケーリング則によると９ＧＨｚの動作周波数を実現しう
ると予想される（動作周波数ｆがチャネル長Ｌの二乗に
反比例するため）。

【００６０】また、実線で示される曲線（第１の発明の
構成を利用したインバータ）は他の点線で示される曲線
（通常のＩＧＦＥＴを利用したインバータ）よりも低電
圧側でスロープ（傾き）が緩やかであり、低電圧側での
特性に特に優位性を持っていると言える。

【００６１】以上に示した様に、本発明者らが発明した
特異な結晶構造体で構成されるＴＦＴは極めて優れた特
性を有し、そのＴＦＴを用いて構成した回路は１０ＧＨ
ｚ以上の高速動作を実現しうる全く新しいデバイス素子
である。そして、以上に示してきた様なＴＦＴを得るこ
とで、初めてロジック回路を搭載したシステムディスプ
レイの実現が可能となったのである。

【００６２】〔発明の第２の構成について〕本発明者ら
は、さらにシステムディスプレイの集積度の向上および
ＴＦＴ特性のバラツキの低減を図るための工夫を施して
いる。ここではその発明の構成について以下に説明する
こととする。

【００６３】（触媒元素の添加方法について）上述の特
異な結晶構造体でなる結晶シリコン膜は非晶質シリコン
膜に対して結晶化を助長する金属元素を添加して形成さ
れる。本発明者らは、非晶質シリコン膜を結晶シリコン
膜に変成させるための手段として特開平8-78329 号公報
記載の技術を開示している。同公報記載の技術は、結晶
化を助長する触媒元素（ニッケル、コバルト等）を非晶
質シリコン膜に対して選択的に添加し、そこを起点とし
て基板面とほぼ平行方向に結晶化させ、その横方向の結
晶化領域（以下、横成長領域と呼ぶ）のみをＴＦＴの活
性層として利用するものである。

【００６４】なお、前述の特異な結晶構造体の構造（棒
状または偏平棒状結晶の集合体でなる構造）はこの様な
横成長領域の結晶化形態に起因するものである。従っ
て、横成長領域は棒状または偏平棒状結晶の集合体また
はストライプ状に配設された複数の結晶領域の集合体で
あると言える。

【００６５】しかしながら、図１に示すシステムディス
プレイを実現する場合、同公報記載の技術をそのまま利
用したのでは触媒元素の添加領域による回路設計上の制
約が顕在化してしまう。例えば、同公報では溶液をスピ
ンコートするため添加領域の幅を少なくとも20μｍ以上
とする必要がある。添加領域は触媒元素が高濃度に存在
するため活性層として利用できないため、添加領域のス
ペースがそのまま回路設計上のデッドスペースとなって
しまう。

【００６６】また、添加領域の幅に制約があること、
添加領域には同一濃度の触媒元素が添加されること、
により同一基板上に形成される横成長領域は全て同じ成
長距離を有し、600 ℃の熱結晶化条件では50〜150 μｍ
前後の横成長領域が形成されることになる。即ち、微細
な回路構成を有する領域では１つの横成長領域に複数の
ＴＦＴが形成されてしまうことになる。

【００６７】この事は図１に示すシステムディスプレイ
を実現する上で大きな障害となる。基本的に高周波駆動
を行わせる必要のあるＴＦＴやアナログ信号を取り扱う
ＴＦＴは極力特性が均一であることが望ましい。ところ
が、同一の横成長領域内であってもその位置によって結
晶性が多少異なる場合があるため、１つの横成長領域に
複数のＴＦＴを作製するとその位置によってＴＦＴの特
性に差異が現れてしまうのである。

【００６８】以上を鑑みて、本発明者らは本発明のシス
テムディスプレイを実現する上で顕在化したこの問題点
を解決する手段として、触媒元素の添加方法をイオンプ
ランテーション法（イオン注入法）によることを提案し
ている。ここで、イオン注入法を用いて触媒元素を添加
する方法およびその利点について図２を用いて説明す
る。

【００６９】図２において、２０１は基板（ガラス基板
または石英基板を含む）、２０２は酸化珪素膜でなる下
地膜、２０３は非晶質珪素膜、２０４はバッファ層とな
る酸化珪素膜である。また、２０５はレジストマスクで
あり、触媒元素を添加する領域のみを除去しておく。レ
ジストマスクの露光はエキシマレーザーを用いた露光法
や電子ビームを用いた露光法などを用いることが好まし
い。

【００７０】これらの露光法は極めて微細なパターン形
成が可能となるので 0.01 〜1.0 μｍ（代表的には 0.1
〜0.35μｍ）のスリット幅で触媒元素の添加領域を形成
することができる。また、電子ビーム等で直接レジスト
パターンを描画すれば、添加領域の形状の自由度も大幅
に広がる。

【００７１】そして、図２の左の図に示す様に、非晶質
珪素膜２０３中にイオンプロファイル２０７のピーク値
がくる様にしてイオンを添加する。そのため、非晶質珪
素膜２０３中には所定の濃度（好ましくは 3×10¹⁹〜
1.5×10²¹atoms/cm³ ）で触媒元素が添加された領域２
０６が形成される。

【００７２】なお、イオンの添加方法は、質量分離を行
うイオン注入法以外に質量分離を行わないプラズマドー
ピング法（イオンドーピング等）によることもできる
が、触媒元素のみを添加できる点でイオン注入法の方が
有利である。

【００７３】また、図２に示す構成ではバッファ層２０
４で非晶質珪素膜２０３を覆い、バッファ層２０４を通
過した触媒元素のみを利用する。そのため、イオン注入
時のイオンの衝突によるダメージが非晶質珪素膜２０３
に対して直接届かないという利点が得られる。

【００７４】また、イオンプロファイル２０７のピーク
値付近のみを利用するので、イオン注入の条件を最適化
することで触媒元素の添加量を再現性良く制御できる。
即ち、横成長領域の成長距離は添加する触媒元素の濃度
によって変化するため、イオン注入法を用いることで横
方向への成長距離を容易に制御することができる。

【００７５】この事は、所望の位置に所望の広さで横成
長領域を形成することができることを意味している。即
ち、ＴＦＴサイズ（チャネル形成領域の長さ）を考慮し
て必要十分な広さの横成長領域を形成することができ
る。

【００７６】（第２の構成の概要）上述の手段によれ
ば、図３（Ａ）に示す様に、同一基板上において異なる
成長距離の横成長領域を形成することが可能となる。図
３（Ａ）において、３０１は図１に示す様なシステムデ
ィスプレイの簡略図であり、３０２は画素マトリクス回
路、３０３、３０４はドライバー回路、３０５はロジッ
ク回路である。

【００７７】画素マトリクス回路３０２を構成するＴＦ
Ｔ（画素ＴＦＴ）は高耐圧特性を要求されるため、チャ
ネル長（ゲイト長）を長くする（代表的には２〜２０μ
ｍ）などの工夫が施される。従って、３０６に示される
様に横成長領域の成長距離Ｘ ₁ は画素ＴＦＴの活性層３
０７の長さ以上とする様に設計する。この時、添加領域
３０８に添加される触媒元素の濃度ｎ₁ は、添加濃度と
成長量の関係を実験的に求めて調節すれば良い。

【００７８】一方、ロジック回路３０５を構成するＴＦ
Ｔ（ロジックＴＦＴ）は高速動作特性を要求されるた
め、チャネル長を短くする（代表的には0.25〜0.7 μ
ｍ）などの工夫が施される。従って、３０９に示される
様に横成長領域の成長距離Ｘ₂ はロジックＴＦＴの活性
層３１０の長さに合わせて調節すれば良い。なお、この
時、添加領域３１１の触媒元素の濃度をｎ₂ とする。

【００７９】以上の様に、図３（Ａ）の場合には異なる
成長距離Ｘ₁ 、Ｘ₂ を有する横成長領域が同一基板上に
存在する。この場合、Ｘ₁ ＞Ｘ₂ である。また、成長距
離Ｘ₁ 、Ｘ₂ を有する横成長領域はそれぞれ異なる触媒
元素濃度ｎ₁ 、ｎ₂ の添加領域から成長した領域であ
る。この場合、ｎ₁ ＞ｎ₂ の関係がある。即ち、この構
成は添加領域に存在する触媒元素の濃度が高いほど横成
長領域の成長距離が長くなるという現象を利用したもの
である。

【００８０】この様に、同一形状の添加領域であっても
そこに添加される触媒元素の濃度を調節することで所望
の幅の横成長領域を形成できる。即ち、回路が要求する
特性に応じてチャネル長を変えた場合に、チャネル長に
合わせて異なる成長距離を有する横成長領域を形成する
点が、本発明の第２の構成の要点である。

【００８１】なお、チャネル長に合わせて成長距離を異
ならせるため、チャネル長と横成長領域の成長距離との
間には何らかの相関関係がある。例えば、チャネル形成
領域が完全に横成長領域内に入る様に、チャネル長（ま
たはチャネル幅）に数μｍの固定マージンを加えた距離
が成長距離となる様に触媒元素濃度を調節したり、チャ
ネル長（またはチャネル幅）の２倍の距離が成長距離と
なる様に調節したりすることも考えられる。この相関関
係は成長距離の誤差や活性層形成時のパターニング精度
によって変わりうるので一概には言えないが、触媒元素
の添加濃度を決定する上で重要である。

【００８２】また、発明の第２の構成の利点は、特に微
細なＴＦＴを作製する領域において必要以上に横成長領
域を大きくしないで済む点にある。

【００８３】例えば、３０９に示されるロジックＴＦＴ
の活性層を構成する場合、必要以上に横成長領域の幅を
長くしてしまうと、他の異なる機能を有する回路にまで
横成長領域が広がってしまい、前述の様にＴＦＴ特性の
バラツキを招く原因となる。この様にしてＴＦＴ特性の
バラツキが引き起こされると、非常に高い周波数で駆動
する回路や、差動アンプやオペアンプに様に極めてシビ
アにＴＦＴ特性の均一性を求められる構成を含む回路を
構成する場合に弊害を生じる。

【００８４】ここでロジック回路の一例としてオペアン
プに本発明の第２の構成を適用した例を図４を用いて説
明する。図４（Ａ）に示すのはＴｒ１〜Ｔｒ８の８つの
ＴＦＴを用いて構成されるオペアンプ回路の一例であ
り、図４（Ｂ）に示す様な回路図で表される。

【００８５】図４（Ａ）において、４０１は前述の特異
な結晶構造体で構成される活性層であり、Ｔｒ１〜Ｔｒ
８を構成している。４０２は第１の配線層であり、ＴＦ
Ｔのゲイト絶縁膜や出力用の引き出し配線として利用し
ている（なお、図中において同じ柄の配線は全て同一の
配線層である）。また、４０３は第２の配線層であり、
入力端子、電源端子（Ｖ_DD端子）、ＧＮＤ端子、バイア
ス端子とＴＦＴとを接続している。そして、４０４〜４
０７がイオン注入法により触媒元素が添加された領域で
ある。

【００８６】この時、図４（Ａ）（または図４（Ｂ））
に示すオペアンプはＴｒ４およびＴｒ８（またはＴｒ６
およびＴｒ７）でなる差動増幅回路を基本として構成さ
れる。差動増幅回路は温度変化や電源電圧の変化があっ
ても２つのＴＦＴに同時に作用するため出力に影響を及
ぼさない特徴がある。しかし、そのためには２つのＴＦ
Ｔの特性が揃っていることが前提となる。

【００８７】そのため、例えばＴｒ４とＴｒ８を構成す
る活性層が触媒元素の添加領域から等しい距離の位置に
配置される様に、Ｔｒ４には添加領域４０５、Ｔｒ８に
は添加領域４０７を配置する様な工夫が施されている。
また、Ｔｒ６とＴｒ７を構成する活性層に関しても同様
の処置が施されている。

【００８８】なお、ＴＦＴで構成されるロジック回路は
高周波動作を必要とするため、ゲイト長が0.25〜0.7 μ
ｍ程度にまで微細化される。従って、図４（Ａ）に示す
オペアンプの回路寸法は 5〜20μｍ程度の大きさとな
る。

【００８９】ところが、特開平8-78329 号公報記載の技
術では触媒元素の添加領域が少なくとも20μｍの幅を持
つため、ＴＦＴとＴＦＴとの隙間に添加領域を形成する
ことは不可能である。また、横成長領域が必要以上に大
きくなるため、上述の様なＴＦＴ特性を揃える様な工夫
は不可能である。即ち、この図４（Ａ）に示す構成は、
本発明の第２の構成を用いることで成就することが可能
なのである。

【００９０】また、図４（Ａ）に示す様な微細な回路で
は横成長領域が大きくなりすぎると、周囲の横成長領域
にまで干渉するため好ましくない。本発明の第２の構成
では触媒元素の濃度を調節することで容易に横成長領域
の成長距離を制御することが可能なので、微細な配置構
成で添加領域を形成する場合においても、横成長領域の
相互干渉を最低限に抑えることができる。

【００９１】勿論、画素マトリクス回路を構成する画素
ＴＦＴの様にゲイト長が長い場合には、触媒元素の添加
量を高くして横成長領域の成長距離を長くすることがで
きる。また、ＴＦＴ特性のバラツキを問題としない様な
微細な回路の場合には、触媒元素の濃度を高くして広い
横成長領域を形成し、一括で複数の活性層を構成するこ
とも可能である。

【００９２】

【実施例２】実施例１の図１で示した様なシステムディ
スプレイにおいて、ロジック回路１０５やドライバー回
路１０３、１０４を構成する回路は、Ｎチャネル型ＴＦ
ＴとＰ型チャネルＴＦＴとを相補的に組み合わせたＣＭ
ＯＳ回路（インバータ回路）を基本構成としている。そ
して、これらの駆動系回路は 0.1〜2 ＧＨｚ、場合によ
っては２ＧＨｚ以上の極めて高い駆動周波数を必要とす
ることがあるため、ゲイト長は0.25〜0.7 μｍにまで微
細化される。

【００９３】また、画素マトリクス回路１０２は液晶表
示装置の場合には高い耐圧特性を要求されるのでゲイト
長は 2〜20μｍ程度の範囲で形成される。なお、場合に
よっては実質的にＴＦＴを直列に接続した構成のマルチ
ゲイト型ＴＦＴを用いることもある。

【００９４】本実施例では、同一基板上において回路が
要求する特性に応じて異なるデバイスサイズのＴＦＴを
配置するに際し、それぞれのデバイスサイズに対応して
異なる成長距離を有する横成長領域を形成し、その領域
を利用して特異な結晶構造体でで構成されるＴＦＴを作
製する例を示す。ここでは一例として、同一基板上にＣ
ＭＯＳ回路と画素ＴＦＴとを作製する場合の作製工程例
を図５〜図７を用いて説明する。

【００９５】図５（Ａ）において、５０１は石英基板で
ある。石英基板の代わりに表面に0.5 〜5 μｍの厚さの
絶縁膜を成膜したセラミックス基板、単結晶シリコンウ
ェハーおよび多結晶シリコンウェハーを用いることもで
きる。なお、ここでいうシリコンウェハーは太陽電池に
使用される様な低級グレードのウェハーで十分であり、
石英よりも安価であるので反射型表示装置やＩＣチップ
の様に透過性基板を用いる必要のない用途に用いる場合
に有効である。

【００９６】５０２は非晶質シリコン膜であり、最終的
な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm
（好ましくは15〜45nm）となる様に調節する。成膜は減
圧熱ＣＶＤ法またはプラズマＣＶＤ法によれば良い。ま
た、５０３は非晶質シリコン膜５０２を酸化して得られ
る 5〜50nm程度の薄い酸化膜である。

【００９７】次に、触媒元素の添加領域を選択するレジ
ストマスク５０４を形成する。レジストマスク５０４
は、図２に示した様に0.01〜1 μｍの幅を有するコンタ
クトホールを有している。このコンタクトホールは、後
にＣＭＯＳ回路を構成するＴＦＴの活性層となる横成長
領域を形成するためのものである。

【００９８】そして、非晶質シリコン膜の結晶化を助長
する触媒元素としてニッケル（Ｎｉ）をイオン注入法に
より添加する。なお、触媒元素としてはニッケル以外に
も、コバルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛
（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）等を用いることができる。

【００９９】この時、添加領域５０５には、後に成長距
離Ｘ₁ の横成長領域を形成できる様に濃度ｎ₁ のニッケ
ルが添加される。ｎ₁ の値は後の熱結晶化工程の条件に
よっても異なるので実施者が実験的に決定すれば良い。
（図５（Ａ））

【０１００】次に、レジストマスク５０４を除去した
後、再びレジストマスク５０６を形成する。このレジス
トマスク５０６は、後に画素ＴＦＴの活性層となる横成
長領域を形成するためのものである。そして、再びイオ
ン注入法によりニッケルを添加する。この時、添加領域
５０７には、後に成長距離Ｘ₂ の横成長領域を形成でき
る様に濃度ｎ₂ のニッケルが添加される。ｎ₂ の値は前
述と同様に実施者が実験的に決定すれば良い。（図５
（Ｂ））

【０１０１】以上の様に、同一基板上の少なくとも１ヶ
所は他の添加領域とは異なる濃度で触媒元素が添加され
ることになる。

【０１０２】次に、触媒元素の添加工程が終了したら、
不活性雰囲気または水素を含む雰囲気中において 500〜
700 ℃、代表的には 550〜650 ℃の温度で 4〜8 時間の
加熱処理を加えて非晶質シリコン膜５０２の結晶化を行
う。結晶化は膜中のニッケル（またはニッケルシリサイ
ド）が核となって進行する。（図５（Ｃ））

【０１０３】非晶質シリコン膜５０２の結晶化はニッケ
ルを添加した添加領域５０５、５０７から優先的に進行
し、基板５０１と概略平行に成長した横成長領域５０
８、５０９が形成される。前述の様に、添加領域５０５
はニッケル濃度をｎ₁ とし、添加領域５０７はニッケル
濃度をｎ₂ （ｎ₁ ＞ｎ₂ ）としているので、横成長領域
５０８（成長距離Ｘ₁ ）と横成長領域５０９（成長距離
Ｘ₂ ）との間にはＸ₁ ＞Ｘ₂ の関係がある。即ち、同一
基板上の少なくとも１ヶ所は他の横成長領域とは異なる
成長距離を有する横成長領域が形成されることになる。

【０１０４】本発明ではこの横成長領域５０８、５０９
のみを結晶シリコン膜として利用する。即ち、添加領域
の配置によって横成長領域を形成する位置を自由に設計
することができるため、従来のポリシリコン膜の様に結
晶粒界がＴＦＴ特性に影響する様なことがない。

【０１０５】結晶化のための加熱処理が終了したら、パ
ターニングを行い横成長領域のみでなる島状半導体層
（活性層）５１０〜５１２を形成する。ここで５１０は
ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、
５１１はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの
活性層、５１２は画素ＴＦＴを構成するＮチャネル型Ｔ
ＦＴの活性層である。（図５（Ｄ））

【０１０６】なお、図５（Ｄ）に示す状態となっても横
成長領域５０８、５０９が存在した痕跡が幾つか残る。
例えば、添加領域５０５、５０７はシリサイド化して優
先的に消失するため添加領域の存在した直下の下地（こ
の場合は石英）には凹部が形成される。また、横成長領
域の端部（結晶化の終点）にも触媒元素が偏析するの
で、この領域にも下地に凹部が形成される。さらに、添
加領域５０５、５０７は触媒元素の添加濃度が異なるの
で、棒状または偏平棒状結晶の結晶性や形状も添加濃度
に応じて異なると考えられる。

【０１０７】横成長領域でなる結晶シリコン膜で構成さ
れる活性層５１０〜５１２を形成したら、活性層５１０
〜５１２上に酸化珪素膜でなるゲイト絶縁膜５１３を成
膜する。この時、ゲイト絶縁膜５１３の膜厚はＣＭＯＳ
回路側（５１４で示される）と画素ＴＦＴ側（５１５で
示される）とで異なるものとすることが望ましい。

【０１０８】なぜならば、ＣＭＯＳ回路は高周波駆動用
にゲイト長の短いＴＦＴとなるのでドレイン耐圧が低い
ことを考慮して動作電圧を低くする必要がある。そのた
め、ゲイト絶縁膜の膜厚を 2nm以上80nm未満（代表的に
は50nm）としてしきい値電圧を下げ、動作電圧の低下を
図ることが好ましい。また、画素ＴＦＴは動作電圧が高
いのでゲイト絶縁膜の膜厚を80nm以上250 nm以下（代表
的には120 nm）としてドレイン耐圧を高くする工夫を施
すことが有効である。

【０１０９】同一基板上に異なる膜厚のゲイト絶縁膜を
形成するには、マスクを用いて選択的に積層したり、LO
COS 法の如き選択酸化法を用いて特定の活性層に熱酸化
膜を形成し、膜厚を厚くするなどの方法を用いれば良
い。また、最終的に必要とするゲイト絶縁膜の厚さが50
nm以下となる場合、後の熱酸化工程で得られる熱酸化膜
のみをゲイト絶縁膜として利用することもできる。

【０１１０】次に、図５（Ｅ）に示す様に触媒元素（ニ
ッケル）をゲッタリング除去するための加熱処理（触媒
元素のゲッタリングプロセス）を行う。この加熱処理は
ハロゲン元素による金属元素のゲッタリング効果を利用
するものである。

【０１１１】ハロゲン元素によるゲッタリング効果を十
分に得るためには、上記加熱処理を700 ℃を越える温度
で行なうことが好ましい。そのため、本実施例ではこの
加熱処理を700 ℃を超える温度で行い、好ましくは800
〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜
6時間、代表的には 0.5〜 1時間とする。

【０１１２】なお、ここでは酸素（Ｏ₂ ）雰囲気中に対
して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、95
0 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上
記濃度以上とすると、活性層２０９の表面に膜厚と同程
度の凹凸が生じてしまうため好ましくない。

【０１１３】また、上述の酸化性雰囲気中に高濃度の窒
素（Ｎ₂ ）を混ぜた雰囲気とすることで結晶シリコン膜
の酸化速度を低下させることができる。熱酸化反応を必
要以上に進ませずにゲッタリング時間を増やす場合に有
効な手段である。

【０１１４】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、
ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。

【０１１５】この工程においては横成長領域５０８、５
０９中に添加されたニッケルが塩素の作用によりゲッタ
リングされ、揮発性の塩化ニッケルとなって大気中へ離
脱して除去されると考えられる。なお、シリコン膜上の
酸化膜５０３やゲッタリングプロセス中に形成される熱
酸化膜は非常に薄いので塩化ニッケルの離脱を妨げるブ
ロッキング層とはならない。

【０１１６】そして、この触媒元素のゲッタリングプロ
セスにより横成長領域５０８、５０９中のニッケルの濃
度は 1×10¹⁷atoms/cm³ 以下（好ましくはスピン密度以
下）にまで低減される。なお、本明細書における不純物
濃度はＳＩＭＳ分析で得られた計測値の最小値で定義さ
れる。なお、同様のＳＩＭＳ分析により横成長領域５０
８、５０９中にはゲッタリング処理に使用したハロゲン
元素が 1×10¹⁵〜 1×10²⁰atoms/cm³ の濃度で残存する
ことも確認されている。

【０１１７】また、上記加熱処理により活性層５１０〜
５１２とゲイト絶縁膜５１３の界面では熱酸化反応が進
行し、形成された熱酸化膜（図示せず）の分だけゲイト
絶縁膜５１３の全膜厚は増加する。そのため、熱酸化膜
の形成分に比例して活性層５１０〜５１２は薄膜化され
る。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効
果移動度の向上などの効果を促進する。また、その際、
活性層５１０〜５１２と加熱処理によって形成される熱
酸化膜との間に前述のハロゲン元素が高濃度に分布する
ことがＳＩＭＳ分析によって確かめられている。

【０１１８】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行なうことで、ゲイト絶縁膜５１３の膜質の
向上と共に、極めて良好な半導体／絶縁膜界面が実現さ
れる。

【０１１９】以上の様な工程を経て形成された結晶シリ
コン膜は実施例１に述べた様な特異な結晶構造体となっ
ている。即ち、実施例１に示した様な極めて優れた電気
特性を有するＴＦＴを実現することが可能となる。

【０１２０】次に、0.2wt%のスカンジウムを含有したア
ルミニウム膜（図示せず）を成膜し、後のゲイト電極の
原型となる電極パターンを形成する。そして、そのパタ
ーンの表面を陽極酸化することで、ゲイト電極５１６〜
５１８、陽極酸化膜５１９〜５２１を形成する。（図６
（Ａ））

【０１２１】この時、ゲイト電極５１６〜５１８の線幅
（ゲイト長）は回路が要求する特性を鑑みて決定すれば
良い。高周波駆動を要求するロジック回路等であれば0.
25〜0.7 μｍとすれば良いし、高耐圧特性を要求する画
素マトリクス回路等であれば2〜20μｍとすれば良い。

【０１２２】次に、ゲイト電極５１６〜５１８をマスク
として自己整合的にゲイト絶縁膜５１３のエッチングを
行う。エッチングはＣＨＦ₃ ガスを用いたドライエッチ
ング法で行えば良い。この工程により、ゲイト電極の直
下のみに残存するゲイト絶縁膜５２２〜５２４が形成さ
れる。

【０１２３】次に、Ｐチャネル型ＴＦＴとなる領域を覆
ってレジストマスク５２５を形成した後、Ｎ型を付与す
る不純物イオンの添加を行う。不純物イオンの添加はイ
オン注入法やプラズマドーピング法によれば良い。ま
た、この時の濃度（ｎ^- で表す）は後にＬＤＤ領域の濃
度（ 1×10¹⁸〜 1×10¹⁹atoms/cm³ 程度）となるので、
予め最適値を実験的に求めて精密な制御を行う必要があ
る。こうして、ｎ^- 領域５２６〜５２９が形成される。
（図６（Ｂ））

【０１２４】ｎ^- 領域５２６〜５２９を形成したら、レ
ジストマスク５２５を除去して、今度はＮチャネル型Ｔ
ＦＴを覆ってレジストマスク５３０を形成する。そし
て、Ｐ型を付与する不純物イオンの添加を行い、ｐ^- 領
域５３１、５３２を形成する。このｐ^- 領域５３１、５
３２も後にＬＤＤ領域の濃度（ 5×10¹⁸〜 5×10¹⁹atom
s/cm³ 程度）となるので精密な制御を行う必要がある。
（図６（Ｃ））

【０１２５】以上の様にしてｎ^- 領域５２６〜５２９、
ｐ^- 領域５３１、５３２を形成したら、レジストマスク
５３０を除去する。そして、図示しない酸化珪素膜を
0.5〜2 μｍの厚さに成膜し、エッチバック法によりサ
イドウォール５３３〜５３５を形成する。（図６
（Ｄ））

【０１２６】次に、再びＰチャネル型ＴＦＴを覆ってレ
ジストマスク５３６を形成し、Ｎ型を付与する不純物イ
オンの添加工程を行う。今回は前述の添加濃度であるｎ
^- よりも高い濃度（ｎ⁺ で表す）で添加する。この濃度
はソース／ドレイン領域のシート抵抗が500 Ω以下（好
ましくは300 Ω以下）となる様に調節する。

【０１２７】この工程によりＣＭＯＳ回路を構成するＮ
チャネル型ＴＦＴのソース領域５３７、ドレイン領域５
３８が形成され、サイドウォールの影になって濃度の変
化しなかった領域５３９が低濃度不純物領域（特にドレ
イン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲ
イト電極の直下は真性または実質的に真性なチャネル形
成領域５４０となる。また、同時に画素ＴＦＴとなるＮ
チャネル型ＴＦＴのソース領域５４１、ドレイン領域５
４２、低濃度不純物領域５４３、チャネル形成領域５４
４が形成される。（図６（Ｅ））

【０１２８】次に、レジストマスク５３６を除去し、Ｎ
チャネル型ＴＦＴを覆ってレジストマスク５４５を形成
する。そして、Ｐ型を付与する不純物イオンを１度目よ
りも高い濃度（ｐ⁺ で表す）で添加することにより、Ｃ
ＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域
５４６、ドレイン領域５４７、低濃度不純物領域５４
８、チャネル形成領域５４９を形成する。（図７
（Ａ））

【０１２９】以上の様にして全ての活性層が完成する。
こうして全ての不純物イオンの添加工程が終了したら、
レジストマスク５４５を除去した後、ファーネスアニー
ル、レーザーアニール、ランプアニール等の加熱処理に
より不純物イオンの活性化を行う。なお、活性層が受け
たイオン注入時のダメージは同時に回復される。

【０１３０】次に、チタン（Ｔｉ）膜５５０を20〜50nm
の厚さに成膜して、ランプアニールによる加熱処理を行
う。この時、チタン膜５５０と接触していたシリコン膜
はシリサイド化し、ソース／ドレイン領域にはチタンシ
リサイド５５１〜５５３が形成される。なお、チタンの
代わりにタングステン（Ｗ）、タンタル（Ｔａ）、モリ
ブデン（Ｍｏ）等を用いることもできる。

【０１３１】シリサイド化を終えたら、チタン膜５５０
をパターニングしてソース／ドレイン領域上に島状パタ
ーン５５４〜５５６を形成する。この島状パターン５５
４〜５５６は、後にソース／ドレイン領域と配線とを接
続するコンタクトホールを形成する際にチタンシリサイ
ド５５１〜５５３が無くなってしまうのを防ぐためのパ
ターンである。勿論、コンタクトホールを形成する層間
絶縁膜とチタンシリサイドとの選択比が大きければ島状
パターン５５４〜５５６を省略することは可能である。

【０１３２】次に、第１の層間絶縁膜５５７として酸化
珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホー
ルを形成してソース配線５５８〜５６０、ドレイン配線
５６１、５６２を形成する。こうして図７（Ｃ）に示す
状態が得られる。なお、第１の層間絶縁膜５５７として
有機性樹脂膜を用いることもできる。

【０１３３】図７（Ｃ）に示す状態が得られたら、有機
性樹脂膜でなる第２の層間絶縁膜５６３を 0.5〜3 μｍ
の厚さに形成する。有機性樹脂膜としてはポリイミド、
アクリル、ポリアミド、ポリイミドアミド等が用いられ
る。有機性樹脂膜の利点は、成膜方法が簡単である
点、容易に膜厚を厚くできる点、比誘電率が低いの
で寄生容量を低減できる点、平坦性に優れている点な
どが挙げられる。

【０１３４】そして、層間絶縁膜５６３上の画素ＴＦＴ
の上方に遮光性を有する膜でなるブラックマスク５６４
を 100nmの厚さに形成する。実際には画素マトリクス回
路の配線上やＴＦＴ上の様に遮光の必要性のある場所に
設ける。本実施例ではブラックマスクとしてチタン膜を
用いるが、黒色顔料を含む樹脂膜等でも良い。

【０１３５】ブラックマスク５６４を形成したら、第３
の層間絶縁膜５６５として再び有機性樹脂膜を 0.1〜0.
3 μｍの厚さに形成する。そして、第２の層間絶縁膜５
６３および第３の層間絶縁膜５６５にコンタクトホール
を形成し、画素電極５６６を120nmの厚さに形成する。
（図７（Ｄ））

【０１３６】なお、作製する表示装置が透過型表示装置
であれば画素電極５６６として透明導電膜（例えばＩＴ
Ｏ膜）を用いれば良く、反射型表示装置であれば画素電
極５６６として反射性導電膜（例えばアルミニウム膜）
を用いれば良い。

【０１３７】また、この時ブラックマスク５６４と画素
電極５６６が重畳する領域では補助容量が形成される。
この補助容量は画素電極にかかる電圧を一定に保つため
の蓄積容量として機能する。そのため、本実施例では補
助容量を構成する絶縁体として第３の層間絶縁膜５６５
を用いるが、第３の層間絶縁膜５６５をさらに比誘電率
の高い酸化珪素膜や窒化珪素膜とすれば補助容量のキャ
パシティを増すことが可能である。

【０１３８】最後に、基板全体を水素雰囲気で加熱し、
素子全体の水素化を行うことで膜中（特に活性層中）の
ダングリングボンド（未結合手）を補償する。以上の工
程を経て同一基板上にＣＭＯＳ回路および画素ＴＦＴを
作製することができる。

【０１３９】

【実施例３】本実施例では図１に示す様なシステムディ
スプレイにおいて画素マトリクス回路を構成する画素領
域の構成に関する一例を示す。まず、図１４（Ａ）に画
素領域の上面図を示す。

【０１４０】図１４（Ａ）において１４０１、１４０２
は活性層、１４０３、１４０４はゲイト線、１４０５、
１４０６はソース線である。実際には複数本のソース線
とゲイト配線とが直交する様に配置され、ソース線とゲ
イト線とで囲まれた複数のマトリクス状に配置された領
域が図１における画素領域１１０として機能する。

【０１４１】また、活性層１４０２の上方では３箇所に
おいてゲイト線１４０４が重畳する。即ち、本実施例の
構成では３つの画素ＴＦＴを直列に接続したのと同様の
構造となるトリプルゲイト型ＴＦＴが構成される。

【０１４２】また、ゲイト配線１４０５、１４０６を活
性層１４０１、１４０２よりも下層に配置して逆スタガ
型ＴＦＴの様な構造とすることも可能である。その場
合、シリコン薄膜の作製過程で行われる図５（Ｅ）の様
な加熱処理にも耐えうる様に、ゲイト電極としてはポリ
シリコン膜の様な耐熱性の高い材料を用いるのが好まし
い。

【０１４３】次に、１４０７は活性層１４０２（ソース
領域）とソース線１４０５とのコンタクト部、１４０８
は活性層１４０２（ドレイン領域）とドレイン配線１４
０９とのコンタクト部、１４１０はドレイン配線１４０
９と画素電極１４１１とのコンタクト部である。

【０１４４】１４１２の斜線で示される領域はブラック
マスクであり、活性層１４０１、１４０２、ゲイト配線
１４０３、１４０４、ソース線１４０５、１４０６上を
遮蔽する様にして形成される。また、ブラックマスク１
４１２は１４１３で示される領域においてドレイン配線
１４０９と重畳し、ドレイン配線１４０９との間に補助
容量を形成する。

【０１４５】また、ブラックマスク１４１２上には第３
の層間絶縁膜を介して画素電極１４１１が配置されてい
る。画素電極１４１１はその淵部分が必ずブラックマス
ク１４１２によって遮光される構成とし、ブラックマス
ク１４１２と重畳しない１４１４で示される領域が画像
を形成する画像表示領域となる。なお、実際には、画素
電極１４１１の上には対向基板、対向電極、液晶層が配
置されて図１に示す液晶セル１１２を構成する。

【０１４６】次に、図１４（Ａ）をＡ−Ａ’で切断した
断面図を図１４（Ｂ）に示す。なお、基本的なトランジ
スタ構造については実施例２で詳細な説明を行ったの
で、ここでは図１４（Ａ）との対応関係についてのみ記
載する。

【０１４７】図１４（Ｂ）において、１４１５は石英基
板、１４１６、１４１７はそれぞれ図１４（Ａ）におけ
る活性層１４０２のソース領域およびドレイン領域であ
る。また、１４１８はゲイト電極であり、図１４（Ａ）
におけるゲイト配線１４０４の相当する。なお、図面上
では３つのゲイト電極が並んでいる様に見えるが、実際
には図１４（Ａ）の様に同一配線で構成されている。

【０１４８】次に、第１の層間絶縁膜１４１９上にソー
ス配線１４２０（図１４（Ａ）の１４０５に相当す
る）、ドレイン配線１４２１（図１４（Ａ）の１４０９
の相当する）が配置される。なお、１４２２はソース線
１４２０と隣接する隣のソース線である。

【０１４９】そして、ソース配線１４２０、ドレイン配
線１４２１を覆って酸化珪素膜または窒化珪素膜あるい
はその積層膜でなる第２の層間絶縁膜１４２３を50〜20
0nmの厚さに形成し、その上に有機性樹脂膜でなる第３
の層間絶縁膜１４２４を形成する。さらに、第３の層間
絶縁膜１４２４上にはブラックマスク１４２５（図１４
（Ａ）の１４１２の相当する）が配置される。

【０１５０】この時、ブラックマスク１４２５を形成す
る前に第３の層間絶縁膜１４２４は１４２６で示される
領域において除去される。従って、１４２６で示される
領域では、ドレイン配線１４２１と第２の層間絶縁膜１
４２３とブラックマスク１４２５との積層構造でなる補
助容量１４２７が形成される。この補助容量１４２７は
図１４（Ａ）において１４１１で示される補助容量に相
当する。

【０１５１】補助容量１４２７を図１４（Ｂ）に示す様
な構成とすると、補助容量のキャパシタンス（容量）が
第２の層間絶縁膜１４２３で決まるので、比誘電率の高
い材料を用いること或いは膜厚を薄くすることで容量を
稼ぐことができる。ただし、補助容量１４２７を形成す
るには１４２６で示される領域において第２の層間絶縁
膜１４２３のみを残して第３の層間絶縁膜１４２４を除
去しなくてはならないので、第２、第３の層間絶縁膜は
それぞれエッチングの選択性が採れなくてはならない。
その様な意味で、第２の層間絶縁膜１４２３としては酸
化珪素膜または酸化珪素膜と窒化珪素膜との積層膜が有
効である。

【０１５２】次に、１４２８は有機性樹脂膜でなる第４
の層間絶縁膜であり、その上には画素電極１４２９が形
成される。この時、画素電極１４２９はドレイン配線１
４２１を介してドレイン領域１４１７と電気的に接続す
る。このため、補助容量１４２７は画素電極１４２９に
対して直列に接続された容量と見なせる。

【０１５３】また、１４３０で示される基板は対向電極
１４３１を成膜した対向基板であって、アクティブマト
リクス基板１４１５と対向基板１４３０とを貼り合わせ
ることで液晶層１４３２を挟持し、図１における液晶セ
ル１１２が形成される。

【０１５４】

【実施例４】本実施例では実施例２と異なる構成を有す
るＣＭＯＳ回路を構成する場合の例について図１５
（Ａ）、（Ｂ）を用いて説明する。なお、図１５
（Ａ）、（Ｂ）は基本的な部分は全て実施例２で説明し
たＣＭＯＳ回路と同一構造であるので、符号は実施例２
と同一のものを適宜利用する。

【０１５５】まず、図１５（Ａ）は実施例２で示したＣ
ＭＯＳ回路において、ゲイト電極１５０１、１５０２と
して一導電性を付与したシリコン薄膜（ポリシリコン
膜）を利用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路
を構成する例である。なお、Ｎチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴとでゲイト電極の導電性を異なるものと
する（Ｎ型またはＰ型）デュアルゲイト型ＴＦＴとする
こともできる。

【０１５６】この様なシリコンゲイト構造とすると、チ
タンシリサイド５５１、５５２の形成と同時にゲイト電
極１５０１、１５０２の上部にもチタンシリサイド１５
０３、１５０４が形成される。そのため、ゲイト電極と
ゲイト電極に接続する接続配線とのオーミックコンタク
トをより良好なものとすることができる。

【０１５７】また、図１５（Ｂ）は実施例２で示したＣ
ＭＯＳ回路において、サイドウォール５３３、５３４お
よびチタンでなる島状パターン５５４、５５５を形成し
ない場合の例である。この構成では、ゲイト絶縁膜１５
０５、１５０６の端部（ゲイト電極５１６、５１７より
も外側に延在した部分）の幅で低濃度不純物領域５３
９、５４８の長さが決定される。また、チタンシリサイ
ド１５０７、１５０８とソース配線５５８、５５９、５
６１とが直接コンタクトする様な構造となる。

【０１５８】実施例２におけるサイドウォール５３３、
５３４の主だった役割は、低濃度不純物領域５３９、５
４８の長さおよび添加濃度の決定である。しかし、図１
５（Ｂ）に示す構成では本発明者らによる特開平7-1353
18号公報記載の技術を利用しているため、サイドウォー
ルを利用しない構成とすることができる。

【０１５９】また、実施例２における島状パターン５５
４、５５５の主だった役割は、ソース／ドレイン領域に
形成されたチタンシリサイド５５１、５５２と、ソース
／ドレイン配線とのオーミックコンタクトを確保するこ
とである。この場合、島状パターン５５４、５５５は、
層間絶縁膜５５７にコンタクトホールを形成する際にチ
タンシリサイド５５１、５５２が除去されてしまうこと
を防ぐ保護層としても機能している。

【０１６０】本実施例ではコンタクトホール形成をドラ
イエッチング法で行い、層間絶縁膜５５７とチタンシリ
サイド５５１、５５２との選択比を高めることで、保護
層として島状パターン５５４、５５５を設ける必要のな
い構成としている。

【０１６１】以上の様にしてサイドウォール５３３、５
４４および島状パターン５５４、５５５を形成する工程
を簡略化することで、スループットの向上、歩留りの向
上、製造コストの低減が期待できる。

【０１６２】

【実施例５】本発明を実施するにあたって、発明の第１
の構成で説明したシリコン薄膜が必要であることは既に
述べた。本実施例では、実施例２とは異なる手段で結晶
化したシリコン薄膜を本発明に用いる場合の例を示す。

【０１６３】図５において、図５（Ｃ）に示す状態（結
晶化のための加熱処理が終了した段階）を得たら、結晶
シリコン膜表面の酸化膜５０３を除去する。酸化膜５０
３を除去したら、ＫｒＦ（波長248nm ）、ＸｅＣｌ（波
長308nm ）等を励起ガスとして利用したエキシマレーザ
ーによるアニールを行う。なお、このレーザーアニール
工程はシリコン薄膜を島状パターンに加工する前でも後
でもどちらで行っても構わない。

【０１６４】上記レーザーアニールによって、結晶シリ
コン薄膜に僅かに残存した非晶質成分の結晶化及び結晶
シリコンの結晶性の著しい改善が行われる。この様にし
て得られたシリコン薄膜を用いても、本発明のシステム
ディスプレイを形成しうる。本実施例の利点は、システ
ムディスプレイを安価なガラス基板上に形成できる点で
ある。即ち、製造コストの低減を図ることができる。

【０１６５】ただし、本発明を実施する上で最も望まし
い形態は実施例１に示したシリコン薄膜を活用したＴＦ
Ｔを用いることであり、本実施例は基板としてガラス基
板等の低耐熱性基板を使用する必要性が生じた場合のみ
に使用するのが好ましい。

【０１６６】また、実施例１に示した工程と本実施例の
工程とを組み合わせても良い。即ち、レーザーアニール
工程の後に触媒元素のゲッタリングプロセスを行う構成
としても構わない。その場合、さらに高い結晶性のシリ
コン薄膜を形成しうる。

【０１６７】

【実施例６】本発明は図２を用いて説明した様なイオン
注入法だけでなく、他の実施形態としてレジストマスク
を使用しないで触媒元素を直接的に非晶質シリコン膜中
へと添加することもできる。

【０１６８】そのための手段としては、ＦＩＢ（Focuss
ed Ion Beam ）法等の様に微細スポットのみにイオンを
照射できる様な技術がある。この様な技術によれば触媒
元素を含む集束イオンビームによって直接的にパターン
が描画され、所望の位置に所望の形状で触媒元素の添加
領域を形成できる。

【０１６９】本実施例によればレジストマスクを形成す
る工程やパターニング工程を簡略化することができるの
で、製造コストの低減および製造歩留りの向上を図るこ
とが可能である。

【０１７０】

【実施例７】本実施例では実施例２に示した層間絶縁膜
（第１〜第３まで）の組み合わせについての幾つかの例
を説明する。

【０１７１】まず、図７（Ｄ）においてアルミニウムを
主成分とする配線５５８〜５６２の下地となる第１の層
間絶縁膜５５７およびチタン膜でなるブラックマスク５
６４の下地となる第２の層間絶縁膜５６５としてはポリ
イミドを用いる。そして、画素電極５６６の下地となる
第３の層間絶縁膜５６５はアクリルを用いる。

【０１７２】本発明者らの実験条件では配線５５８〜５
６２とブラックマスク５６４の成膜温度（ 300℃程度）
がアクリルの耐熱温度（ 200℃程度）よりも若干高いた
め、下地としては成膜温度に耐えうるポリイミド（耐熱
温度は 350〜400 ℃程度）を用いることが好ましい。ま
た、画素電極５６６は室温成膜なので下地として耐熱性
の低いアクリルを使用することができる。ただしこの構
成は、画素電極５６６がＩＴＯ等の様に成膜温度の低い
材料（アクリルの耐熱温度以下で成膜できる材料）であ
る場合に限る。

【０１７３】この様な構成とした時、次の様な利点を得
ることができる。 （１）アクリルは感光性であるためレジストマスクを使
用しないで直接パターニングできるため、製造工程を簡
略化できる。 （２）アクリルはポリイミドよりも安価なので製造コス
トを低減できる。 （３）ＩＴＯとポリイミドとの間の密着性よりもＩＴＯ
とアクリルとの間の密着性の方が良好である。 （４）アクリルの方が平坦性に優れるため、画素電極上
にかかる電界を均一なものとすることができる。

【０１７４】また、別の例として全ての層間絶縁膜をポ
リイミドで形成することもできるし、全ての層間絶縁膜
をアクリルで形成することもできる。ただし、全ての層
間絶縁膜をアクリルで形成する場合、アクリルを成膜し
た後の工程は全てアクリルの耐熱温度以下で行われるこ
とが条件である。

【０１７５】

【実施例８】本発明はあらゆる半導体装置に対して適用
可能であり、絶縁表面を有する基板上においてＴＦＴを
用いて回路を構成した半導体装置であれば全て適用範囲
に入る。その様な半導体装置は、ＩＣやＶＬＳＩの様に
ロジック回路のみとして機能する場合もあるし、アクテ
ィブマトリクス型電気光学装置の様に表示ディスプレイ
として機能する場合もある。

【０１７６】特に、アクティブマトリクス型電気光学装
置としては、図１に示した様なロジック回路内蔵型のシ
ステムディスプレイを用いてアクティブマトリクス型液
晶表示装置、アクティブマトリクス型ＥＬ表示装置、ア
クティブマトリクス型ＥＣ表示装置などに適用すること
ができる。

【０１７７】また、これらの様なアクティブマトリクス
型の表示装置には大別して透過型表示装置と反射型表示
装置とがある。例えば、透過型液晶表示装置はアクティ
ブマトリクス基板（ＴＦＴを配置する側の基板）の裏側
にバックライトを配設し、表示装置を透過する光を見る
ことで画像を認識するものである。また、反射型液晶表
示装置はアクティブマトリクス基板の表面側から入射し
た光をアクティブマトリクス基板に配置される画素電極
で反射し、その反射光を見ることで画像を認識するもの
である。

【０１７８】透過型表示装置と反射型表示装置とでＴＦ
Ｔ構造に大きな差異がないが、画素電極を形成する材料
が異なる点に特徴がある。例えば、透過型表示装置を作
製する場合、図１４（Ａ）における画素電極１４１１と
してＩＴＯ等の透明電極を使用すれば良い。また、反射
型表示装置とする場合には、画素電極１４１１として反
射効率の高い不透明電極を使用すれば良い。

【０１７９】この様に、多少ＴＦＴ構造を変化させれ
ば、本発明は透過型表示装置にも反射型表示装置にも適
用できる。特に、反射型表示装置は開口率を問題としな
いため、透過型表示装置に比べて設計自由度が広がると
いう利点を有する。例えば透過型液晶表示装置において
画素領域は殆ど画像表示領域１４１４の様に光を透過す
る窓部分で構成されているが、反射型液晶表示装置の場
合にはその様な画像表示領域の裏側に別の回路を形成す
ることが可能であるため集積度をより高めることができ
る。

【０１８０】

【実施例９】本実施例では、本発明を適用しうる半導体
装置の一例として実施例８で示した様な電気光学装置を
用いた応用製品について図１６を用いて説明する。

【０１８１】本発明を利用した半導体装置としては（デ
ジタル）ビデオカメラ、（デジタル）スチルカメラ、ヘ
ッドマウントディスプレイ、カーナビゲーション、パー
ソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話等）などが挙げられる。

【０１８２】図１６（Ａ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２００１、カメラ部
２００２、受像部２００３、操作スイッチ２００４、表
示装置２００５で構成される。本発明を表示装置２００
５に適用して表示コントロール回路や演算回路等を組み
込むことでカード型モバイルコンピュータを実現しう
る。

【０１８３】図１６（Ｂ）はヘッドマウントディスプレ
イであり、本体２１０１、表示装置２１０２、バンド部
２１０３で構成される。本発明を表示装置２１０２に適
用することで大幅に装置の小型化が図れる。

【０１８４】図１６（Ｃ）はカーナビゲーションシステ
ムであり、本体２２０１、表示装置２２０２、操作スイ
ッチ２２０３、アンテナ２２０４で構成される。カーナ
ビゲーションシステムには衛星からの情報が送られるた
め、信号処理には非常に高い駆動周波数の回路が必要と
なる。本発明を表示装置２２０２に適用することでカー
ナビゲーションシステムのさらなる小型化、低価格化が
可能となる。

【０１８５】図１６（Ｄ）は携帯電話であり、本体２３
０１、音声出力部２３０２、音声入力部２３０３、表示
装置２３０４、操作スイッチ２３０５、アンテナ２３０
６で構成される。本発明を表示装置２３０４に適用する
ことでデジタル対応の表示モニタを搭載できる。

【０１８６】図１６（Ｅ）はビデオカメラであり、本体
２４０１、表示装置２４０２、音声入力部２４０３、操
作スイッチ２４０４、バッテリー２４０５、受像部２４
０６で構成される。本発明を表示装置２４０２に適用す
ることで装置構成が大幅に簡略化されるため、非常に小
型な装置を実現しうる。

【０１８７】以上の様に、本発明の応用範囲は極めて広
く、あらゆる分野の表示媒体に適用することが可能であ
る。また、本発明を適用することでアクティブマトリク
ス型表示装置自体に様々な機能を持たせることができる
ため、電気光学装置のサイズが極めて小さくなる。将来
的にはシステムディスプレイによってカード化された携
帯型電気光学装置となりうる。

【０１８８】

【発明の効果】まず、本発明を実施する上で極めて重要
な第１の発明の構成は、触媒元素を利用して結晶化した
結晶シリコン膜に対してハロゲン元素による触媒元素の
ゲッタリングプロセスを施すことで、極めて特異な結晶
構造体を有するシリコン薄膜を得るものである。

【０１８９】実施例２に示した様な作製工程で形成され
るシリコン薄膜を用いたＴＦＴは単結晶シリコンを用い
たMOSFETに匹敵するサブスレッショルド係数を有し、高
い電界効果移動度を有しているという特徴がある。ま
た、棒状または偏平棒状結晶が複数集合してなる結晶構
造体でなるシリコン薄膜は、それ自体に短チャネル効果
を抑制する効果があり、ＴＦＴを微細化してもチャネル
ドープ法等に頼る必要がなく、高耐圧・高速動作特性を
実現することができる。

【０１９０】この様な極めて高い性能、即ち駆動周波数
域および動作電圧域の幅広いＴＦＴを用いることで、高
周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを同一基板上
に形成することが可能となる。

【０１９１】また、第２の発明の構成は、触媒元素の添
加方法としてイオン注入法を用いることで所望の位置に
所望の成長距離を有する横成長領域を形成できるという
ものである。この技術により、チャネル長（ゲイト長）
が0.25〜0.7 μｍといった極めて微細なＴＦＴで回路を
構成する場合においても、回路配置に合わせて適当な大
きさの横成長領域を形成できるので容易に素子特性を揃
えることができる。

【０１９２】以上の様な効果を得られたことで、絶縁表
面を有する基板上にＴＦＴでもってロジック回路を形成
した半導体装置を作製することができる。また、同一基
板上に高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを混
載したロジック回路、ドライバー回路および画素マトリ
クス回路を配置したロジック回路内蔵型の半導体装置を
も実現することができる。

【０１９３】本発明の半導体装置は画素マトリクス回路
やドライバー回路以外に、表示コントロール回路、メモ
リ回路、究極的には演算回路をも含みうるロジック回路
を搭載するため、極めて多機能性、携帯性に優れたシス
テムディスプレイとして機能する。また、高周波駆動回
路は動作電圧が必要以上に大きくならない様に設計され
るので、低消費電力性にも優れたものとなる。

【０１９４】さらに、その様な半導体装置を、例えば液
晶表示装置やそれを表示モニタとして利用した応用製品
に適用することで、極めて小型かつ軽量で、安価な製品
を提供することが可能である。

【図面の簡単な説明】

【図１】 システムディスプレイの上面図。

【図２】 イオン注入工程を説明するための図。

【図３】 発明の第２の構成を説明するための図。

【図４】 オペアンプ回路の構造および回路構成を示
す図。

【図５】 ＣＭＯＳ回路および画素ＴＦＴの作製工程
を示す図。

【図６】 ＣＭＯＳ回路および画素ＴＦＴの作製工程
を示す図。

【図７】 ＣＭＯＳ回路および画素ＴＦＴの作製工程
を示す図。

【図８】 特異な結晶構造体を説明するための写真。

【図９】 リングオシレータの周波数特性を示す図。

【図１０】 リングオシレータの出力スペクトルを示す
写真。

【図１１】 シフトレジスタの出力パルスを示す写真。

【図１２】 周波数とパルス幅の関係を示す図。

【図１３】 スケーリング則を説明するための図。

【図１４】 画素領域の構成および構造を説明するため
の図。

【図１５】 ＣＭＯＳ回路の構造を示す図。

【図１６】 応用製品を例示するための図。

【図１７】 結晶粒界の格子状態を説明するための写
真。

【符号の説明】

１０１ 基板 １０２ 画素マトリクス回路 １０３ ソース線ドライバー回路 １０４ ゲイト線ドライバー回路 １０５ ロジック回路 １０６、１０７ ソース線 １０８、１０９ ゲイト線 １１０ 画素領域 １１１ 画素ＴＦＴ １１２ 液晶セル １１３ 補助容量 １１４ 位相比較器 １１５ ＬＰＦ １１６ 電圧制御型発振器 １１７ 分周器 １１８ 水平走査用発振器 １１９ 垂直走査用発振器 １２０ Ｄ／Ａコンバータ １２１ アナログ信号の入力端子 １２２ ビット信号の入力端子 １２３ 水平走査用同期信号の入力端子 １２４ 垂直走査用同期信号の入力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｆ

Claims (18)

【特許請求の範囲】
1. 【請求項１】画素マトリクス回路、ドライバー回路およ
   びロジック回路とを同一基板上に配置して構成される半
   導体装置において、 前記画素マトリクス回路、ドライバー回路およびロジッ
   ク回路は、結晶シリコン膜を活性層とし、かつ、サブス
   レッショルド係数が60〜100mV/decadeである複数のＴＦ
   Ｔを含み、 それぞれの前記回路に含まれる前記複数のＴＦＴのチャ
   ネル形成領域は、回路が要求する特性に応じて異なる成
   長距離を有する横成長領域からなることを特徴とする半
   導体装置。
2. 【請求項２】画素マトリクス回路、ドライバー回路およ
   びロジック回路とを同一基板上に配置して構成される半
   導体装置において、 前記画素マトリクス回路、ドライバー回路およびロジッ
   ク回路は、結晶シリコン膜を活性層とし、かつ、サブス
   レッショルド係数が60〜100mV/decadeである複数のＴＦ
   Ｔを含み、 それぞれの前記回路に含まれる前記複数のＴＦＴのチャ
   ネル形成領域は、回路が要求する特性に応じて異なる成
   長距離を有する横成長領域からなり、 前記ロジック回路および／またはドライバー回路を構成
   するＴＦＴのチャネル形成領域となる横成長領域の成長
   距離は、前記画素マトリクス回路を構成するＴＦＴのチ
   ャネル形成領域となる横成長領域の成長距離よりも短い
   ことを特徴とする半導体装置。
3. 【請求項３】画素マトリクス回路、ドライバー回路およ
   びロジック回路とを同一基板上に配置して構成される半
   導体装置において、 前記画素マトリクス回路、ドライバー回路およびロジッ
   ク回路は、結晶シリコン膜を活性層とし、かつ、サブス
   レッショルド係数が60〜100mV/decadeである複数のＴＦ
   Ｔを含み、 それぞれの前記回路に含まれる前記複数のＴＦＴのチャ
   ネル形成領域は、回路が要求する特性に応じて異なる成
   長距離を有する横成長領域からなり、 前記複数のＴＦＴのチャネル長と前記横成長領域の成長
   距離との間には相関関係があることを特徴とする半導体
   装置。
4. 【請求項４】画素マトリクス回路、ドライバー回路およ
   びロジック回路とを同一基板上に配置して構成される半
   導体装置において、 前記画素マトリクス回路、ドライバー回路およびロジッ
   ク回路は、結晶シリコン膜を活性層とし、かつ、サブス
   レッショルド係数が60〜100mV/decadeである複数のＴＦ
   Ｔを含み、 それぞれの前記回路に含まれる前記複数のＴＦＴの少な
   くともチャネル形成領域はストライプ状の複数の結晶領
   域からなり、 前記ストライプ状の複数の結晶領域の内部において隣あ
   った結晶領域の境界の全てまたは実質的に全てにおい
   て、前記複数の結晶領域の各原子同士が格子欠陥を形成
   せずに連続して配設されていることを特徴とする半導体
   装置。
5. 【請求項５】請求項４において、前記境界で連続し得な
   い原子を中和する水素またはハロゲン元素が添加されて
   いることを特徴とする半導体装置。
6. 【請求項６】請求項１乃至請求項４において、前記複数
   のＴＦＴの少なくともチャネル形成領域はストライプ状
   の複数の結晶領域からなることを特徴とする半導体装
   置。
7. 【請求項７】請求項１乃至請求項４において、前記結晶
   シリコン膜は互いに平行に方向性をもって成長した複数
   の棒状または偏平棒状結晶が集合してなる結晶構造体で
   なることを特徴とする半導体装置。
8. 【請求項８】請求項１乃至請求項４において、前記結晶
   シリコン膜を構成する棒状または偏平棒状結晶の内部は
   結晶格子が連続的に連なり、キャリアにとって実質的に
   単結晶と見なせることを特徴とする半導体装置。
9. 【請求項９】請求項１乃至請求項４において、前記活性
   層の少なくともチャネル形成領域は真性または実質的に
   真性な領域であることを特徴とする半導体装置。
10. 【請求項１０】請求項１乃至請求項４において、前記活
    性層中にはシリコン膜の結晶化を助長する触媒元素とし
    てＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐｂ、Ｐｔ、Ｃｕ、
    Ａｕから選ばれた一種または複数種の元素が含まれ、該
    触媒元素の濃度は 1×10¹⁷atoms/cm³ 以下であることを
    特徴とする半導体装置。
11. 【請求項１１】請求項１乃至請求項４において、前記活
    性層中にはＣｌ、Ｆ、Ｂｒから選ばれた一種または複数
    種の元素が 1×10¹⁵〜 1×10²⁰atoms/cm³ の濃度で含ま
    れることを特徴とする半導体装置。
12. 【請求項１２】請求項１乃至請求項４において、前記複
    数のＴＦＴを構成する活性層とゲイト絶縁膜との界面に
    はＣｌ、Ｆ、Ｂｒから選ばれた一種または複数種の元素
    が高濃度に存在することを特徴とする半導体装置。
13. 【請求項１３】請求項１乃至請求項４において、前記複
    数のＴＦＴの内、必要とする駆動周波数が 0.1ＧＨｚ以
    上の回路を構成するＴＦＴのチャネル長は0.25〜0.7 μ
    ｍであり、必要とする動作電圧が10Ｖを超える回路を構
    成するＴＦＴのチャネル長は 2〜20μｍであることを特
    徴とする半導体装置。
14. 【請求項１４】絶縁表面を有する基板上に非晶質シリコ
    ン膜を形成する工程と、 前記非晶質シリコン膜に対して選択的にシリコン膜の結
    晶化を助長する触媒元素を添加する工程と、 加熱処理により前記触媒元素の添加領域を起点として前
    記非晶質シリコン膜を結晶化させ、結晶シリコン膜でな
    る横成長領域を複数箇所形成する工程と、 少なくともチャネル形成領域が前記横成長領域のみで構
    成される活性層を形成する工程と、 前記活性層上に酸化珪素膜を形成する工程と、 ハロゲン元素を含む雰囲気中で加熱処理し、前記活性層
    中の前記触媒元素の除去と前記活性層の熱酸化とを行う
    工程と、 を少なくとも有する半導体装置の作製方法において、 前記触媒元素を添加する工程はイオン注入法またはプラ
    ズマドーピング法により行われ、同一基板上の少なくと
    も１ヶ所は他の添加領域とは異なる濃度で触媒元素を添
    加することを特徴とする半導体装置の作製方法。
15. 【請求項１５】絶縁表面を有する基板上に非晶質シリコ
    ン膜を形成する工程と、 前記非晶質シリコン膜に対して選択的にシリコン膜の結
    晶化を助長する触媒元素を添加する工程と、 加熱処理により前記触媒元素の添加領域を起点として前
    記非晶質シリコン膜を結晶化させ、結晶シリコン膜でな
    る横成長領域を複数箇所形成する工程と、 少なくともチャネル形成領域が前記横成長領域のみで構
    成される活性層を形成する工程と、 前記活性層上に酸化珪素膜を形成する工程と、 ハロゲン元素を含む雰囲気中で加熱処理し、前記活性層
    中の前記触媒元素の除去と前記活性層の熱酸化とを行う
    工程と、 を少なくとも有する半導体装置の作製方法において、 前記触媒元素を添加する工程はイオン注入法またはプラ
    ズマドーピング法により、同一基板上に前記活性層のチ
    ャネル長に応じて異なる濃度で前記触媒元素を添加する
    ことを特徴とする半導体装置の作製方法。
16. 【請求項１６】請求項１４または請求項１５において、
    前記触媒元素の添加領域の短辺の長さは0.01〜1 μｍで
    あることを特徴とする半導体装置の作製方法。
17. 【請求項１７】請求項１４または請求項１５において、
    前記触媒元素としてＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐ
    ｂ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
    の元素を用いることを特徴とする半導体装置の作製方
    法。
18. 【請求項１８】請求項１４または請求項１５において、
    ハロゲン元素を含む雰囲気中にはＨＣｌ、ＨＦ、ＮＦ
    ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ
    ₂ 等のハロゲンを含む化合物から選ばれた一種または複
    数種が存在していることを特徴とする半導体装置の作製
    方法。