JP3753827B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、絶縁表面を有する基板上に形成された薄膜トランジスタ（ＴＦＴ）で構成される半導体装置およびその作製方法に関する。その様な半導体装置にはＩＣ、ＬＳＩ、電気光学装置などが含まれ、特に電気光学装置に本発明を適用することは有効である。
【０００２】
【従来の技術】
近年、非晶質シリコン薄膜（アモルファスシリコン膜：ａ−Ｓｉ膜））を利用したＴＦＴに代わって多結晶シリコン薄膜（ポリシリコン膜：ｐ−Ｓｉ膜）を利用したＴＦＴで構成される半導体装置の研究が進んでいる。特に、半導体装置を基板上に集積化したアクティブマトリクス型表示装置の開発研究が目覚ましく、これはＰＣモニター、ビデオカメラ、プロジェクション等の表示装置としての需要が高まったことによる。
【０００３】
その様なアクティブマトリクス型表示装置としては米国特許第５２５０９３１号（Misawa et al. ）に開示される内容が知られている。ところが、最近ではさらに付加価値が求められ、従来外付けＩＣに頼っていたロジック回路（表示コントロール回路や演算回路などの信号処理回路）を、ＴＦＴでもって同一基板上に搭載するＳＯＰ（システム・オン・パネル）構想が提案されている。
【０００４】
また、従来のＩＣやＶＬＳＩそのものをＴＦＴで作製する研究も進められている。なぜならばＴＦＴは絶縁基板上に形成されるため寄生容量が極めて小さい特徴を有し、単結晶シリコン上の形成したＦＥＴよりも高速動作性に有利と言えるからである。
【０００５】
しかしながら、その構想を実現しうるＴＦＴを形成する技術は未だに確立されていない。その理由は、現在利用されているポリシリコン膜（いわゆる高温ポリシリコン膜および低温ポリシリコン膜を含む）では、高周波駆動を必要とする回路を構成するだけの性能を有するＴＦＴを得ることが困難だからである。
【０００６】
ＴＦＴの動作速度の向上はＴＦＴサイズを小さくすることで一応の対処はできるが、チャネル長（またはゲイト長）の縮小は短チャネル効果を招き、ドレイン耐圧の低下等の不具合が生じる。従って、従来のシリコン薄膜を用いたＴＦＴの場合、スケーリング則による動作速度の向上にも限界がきており、信頼性の問題からこれ以上動作速度を上げることは困難である。また、シリコン薄膜には結晶粒と結晶粒界（グレインバンダリ）が不規則に存在し、結晶粒界がＴＦＴ特性に大きく影響してバラツキを生じるといった問題もある。
【０００７】
【発明が解決しようとする課題】
本発明は以上の様な問題点を克服し、絶縁表面を有する基板上に形成されたＴＦＴで構成した半導体装置およびその作製方法を提供することを課題とする。特に、ＴＦＴで構成するロジック回路を搭載し、機能的にシステム化された電気光学装置（本明細書中ではシステムディスプレイと呼ぶ）およびその作製方法を提供することを課題とする。
【０００８】
なお、半導体装置とは半導体を利用して機能する装置全般を指し、広義的にはＩＧＦＥＴ、ＴＦＴ、ＩＣ、電気光学装置およびそれらの応用製品などは全て半導体装置の範疇に含まれているものとする。
【０００９】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される電気光学装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴのチャネル形成領域は、回路が要求する特性に応じて異なる成長距離を有する横成長領域からなることを特徴とする。
【００１０】
また、他の発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される電気光学装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴのチャネル形成領域は、回路が要求する特性に応じて異なる成長距離を有する横成長領域からなり、
前記ロジック回路および／またはドライバー回路を構成するＴＦＴのチャネル形成領域となる横成長領域の成長距離は、前記画素マトリクス回路を構成するＴＦＴのチャネル形成領域となる横成長領域の成長距離よりも短いことを特徴とする。
【００１１】
また、他の発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される電気光学装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴのチャネル形成領域は、回路が要求する特性に応じて異なる成長距離を有する横成長領域からなり、
前記複数のＴＦＴのチャネル長と前記横成長領域の成長距離との間には相関関係があることを特徴とする。
【００１２】
また、他の発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される半導体装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴの少なくともチャネル形成領域はストライプ状の複数の結晶領域からなり、
前記ストライプ状の複数の結晶領域の内部において隣あった結晶領域の境界の全てまたは実質的に全てにおいて、前記複数の結晶領域の各原子同士が格子欠陥を形成せずに連続して配設されていることを特徴とする。
【００１３】
また、他の発明の構成は、
絶縁表面を有する基板上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜に対して選択的にシリコン膜の結晶化を助長する触媒元素を添加する工程と、
加熱処理により前記触媒元素の添加領域を起点として前記非晶質シリコン膜を結晶化させ、結晶シリコン膜でなる横成長領域を形成する工程と、
少なくともチャネル形成領域が前記横成長領域のみで構成される活性層を形成する工程と、
前記活性層上に酸化珪素膜を形成する工程と、
ハロゲン元素を含む雰囲気中で加熱処理し、前記活性層中の前記触媒元素の除去と前記活性層の熱酸化とを行う工程と、
を少なくとも有する電気光学装置の作製方法において、
前記触媒元素を添加する工程はイオン注入法またはプラズマドーピング法により行われ、同一基板上の少なくとも１ヶ所は他の添加領域とは異なる濃度で触媒元素を添加することを特徴とする。
【００１４】
また、他の発明の構成は、
絶縁表面を有する基板上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜に対して選択的にシリコン膜の結晶化を助長する触媒元素を添加する工程と、
加熱処理により前記触媒元素の添加領域を起点として前記非晶質シリコン膜を結晶化させ、結晶シリコン膜でなる横成長領域を形成する工程と、
少なくともチャネル形成領域が前記横成長領域のみで構成される活性層を形成する工程と、
前記活性層上に酸化珪素膜を形成する工程と、
ハロゲン元素を含む雰囲気中で加熱処理し、前記活性層中の前記触媒元素の除去と前記活性層の熱酸化とを行う工程と、
を少なくとも有する電気光学装置の作製方法において、
前記触媒元素を添加する工程はイオン注入法またはプラズマドーピング法により、同一基板上に前記活性層のチャネル長に応じて異なる濃度で前記触媒元素を添加することを特徴とする。
【００１５】
【実施例１】
図１に示すのは、本発明による半導体装置の一実施例であり、システムディスプレイのブロック図である。本発明のシステムディスプレイは基板１０１上に画素マトリクス回路１０２、ソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４およびロジック回路１０５を一体形成して構成される。なお、本実施例ではアクティブマトリクス型液晶表示装置を例とする。
【００１６】
なお、本実施例に示す回路構成は単に一実施例を示すものであり、回路構成をこれに限定するものではない。本発明の要点は、同一基板上にロジック回路１０５を搭載していることであり、上記画素マトリクス回路１０２、ソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４、ロジック回路１０５といった各種回路の構成は回路設計の必要に応じて決定すれば良い。
【００１７】
図１において、ソース線ドライバー回路１０３は主としてシフトレジスタ、レベルシフタ、バッファ、ラッチ回路等で構成され、ゲイト線ドライバー回路１０４は主としてシフトレジスタ、マルチプレクサ、レベルシフタ、バッファ等で構成されている。勿論、シフトレジスタを同一機能を有する回路、例えばカウンタ及びデコーダで代用する構成としても構わない。また、図１はデジタル対応の回路構成を示しているが、アナログ対応ならばソース線ドライバー回路１０３にはサンプルホールド回路などが含まれる。
【００１８】
なお、これらソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４に含まれる各種回路は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ構造でなるインバータ回路を基本単位として構成される。勿論、片極性の回路でも良いが、低消費電力の観点からＣＭＯＳ構造によるスタティック型又はダイナミック型回路が適している。
【００１９】
また、画素マトリクス回路１０２は、ソース線ドライバー回路１０３に接続される複数のソース線１０６、１０７及びゲイト線ドライバー回路１０４に接続される複数のゲイト線１０８、１０９とで囲まれた複数の画素領域１１０がマトリクス状に配置されて構成される。
【００２０】
そして、複数の画素領域１１０は画素ＴＦＴ１１１、液晶セル１１２、補助容量１１３を含んで構成されている。なお、図示されていないが、液晶セル１１２は画素電極および対向電極とその間に挟持された液晶とで構成される。
【００２１】
次に、ロジック回路１０５は、ソース線ドライバー回路１０３及びゲイト線ドライバー回路１０４を駆動するためのスタートパルスやクロック信号等の処理、画素マトリクス回路１０２に画像を表示させるためのビデオ信号の処理等の様に、画像表示を行うに必要な信号処理を行うために必要な回路全般を指す。
【００２２】
図１に示す実施例においてロジック回路１０５は、位相比較器１１４、ＬＰＦ（Low Pass Filter ）１１５、ＶＣＯ（電圧制御型発振器）１１６、分周器１１７、ソース線ドライバー用（水平走査用）発振器１１８、ゲイト線ドライバー用（垂直走査用）発振器１１９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）１２０を含んで構成される。
【００２３】
なお、本発明者らはここで図示されない他のロジック回路、例えばイメージセンサやＣＣＤから送られてくる信号の入出力を行うＩ／Ｏポート、アンプ系回路（差動アンプ、オペアンプ、コンパレーター等）、Ａ／Ｄコンバータ、データを格納するメモリ（ＲＡＭやＲＯＭ）、究極的には演算回路までもモノシリックに搭載し、ＣＰＵ（中央演算処理装置）としての機能を備えたシステムディスプレイをも実現しうると考えている。
【００２４】
また、１２１はデジタル階調信号に応じたアナログ信号の入力端子、１２２はデジタル階調信号を選択するためのビット信号の入力端子、１２３は水平走査用同期信号の入力端子、１２４は垂直走査用同期信号の入力端子である。勿論、これらのアナログ信号、ビット信号、同期信号を形成する発振回路をも基板上に組み込んでしまえば入力端子は必要なくなる。
【００２５】
この様なシステムディスプレイは絶縁表面を有する基板上にＴＦＴでもって作製するため、従来の単結晶シリコン上に作製したＦＥＴよりも寄生容量が小さいという利点がある。この事はＴＦＴの動作速度を速める上で好ましい。また、シリコン薄膜を用いた島状半導体層を活性層とするため、素子間分離が容易であり、活性層へ添加するリンやボロンの濃度制御が簡便である。
【００２６】
〔発明の第１の構成について〕
図１に示すシステムディスプレイを実現するためには、本発明者らが発明した特異な結晶構造体でなる結晶シリコン膜を利用したＴＦＴを用いることが必要不可欠である。そこで、以下にその特異な結晶構造体の特徴およびそれを用いて構成されるＴＦＴの特徴について説明する。
【００２７】
（特異な結晶構造体の特徴）
図８に特異な結晶構造体でなる結晶シリコン膜を２５万倍に拡大したＴＥＭ写真を示す。図８に示す様に、本発明者らの発明した結晶シリコン膜は以下に示す様な特徴を有している。
（１）結晶格子の構造がほぼ特定方向に連続的に連なっている。
（２）細い棒状（または柱状）結晶或いは細い偏平棒状結晶に成長している。（３）複数の棒状または偏平棒状結晶は互いに平行またはほぼ平行に、かつ、方向性をもって成長している。
【００２８】
図８に示す写真を見ると、例えば左下から右上への斜め方向に0.15μｍ程度の幅の細い棒状結晶が延びており、両幅端縁には明確な境界（結晶粒界）が確認できる（写真に見られる線状等の濃淡は結晶面の向きの違いによる）。また、複数の棒状結晶が互いに概略平行な方向に結晶成長していることから、複数の結晶粒界もほぼ平行に延びていることが確認できる。この結晶粒界はキャリア（電子または正孔）にとってエネルギー障壁となるため、キャリアは優先的に棒状結晶の内部のみを移動すると考えられる。
【００２９】
なお、後に詳細に説明するが、この結晶構造体はハロゲン元素を含む700 ℃を超える温度での加熱処理によって著しく結晶性が改善され、かつ、触媒元素が問題とならない程度までゲッタリング除去されている。そのため、棒状結晶の内部は結晶格子が連続的に連なり、キャリアにとって実質的に単結晶と見なせる領域となっていると考えられる。そのため、キャリアの移動を妨げる不純物散乱が非常に少ないことも特徴である。
【００３０】
また、ＴＦＴの活性層を形成する際に、キャリアの移動する方向と結晶粒界の延在する方向とを一致させる様に設計することでキャリアの移動度は大幅に向上する。これは、キャリアの移動方向が結晶粒界によって特定の一方向に規定されるため、キャリア同士の衝突による散乱が極めて少なくなるからである。この様に、特異な結晶構造体でなる結晶シリコン膜を活性層とした場合、その活性層はキャリアの挙動にとって異方性を有していると言える。
【００３１】
また、特異な結晶構造体の特徴として、棒状または偏平棒状結晶同士の結晶粒界（境界）において格子が連続的に接合されている点を挙げることができる。その様子を図１７を用いて説明する。
【００３２】
図１７（Ａ）は特異な結晶構造体でなる結晶シリコン膜において、棒状または偏平棒状結晶同士の結晶粒界を拡大したＨＲＴＥＭ（High Resolution ＴＥＭ）写真である。ＨＲＴＥＭによる分析は結晶の格子像観察に用いられる。本発明者らは結晶粒界における格子像観察を行った結果、次の様な知見を得た。
【００３３】
図１７（Ａ）に示したＨＲＴＥＭ写真では中央の上から下に向かってに見られる境界（結晶粒界）において、互いに隣あった結晶領域が整合性よく連続的に接合していることが確認できる。また、図１７（Ｂ）は図１７（Ａ）の構造を模式的に簡略化して表したものである。図１７（Ｂ）に示す様に方向性の異なる格子像が結晶粒界において衝突しているが、境界において異なる結晶領域を構成する各原子同士が１対１に対応しているため、不対結合手（ダングリングボンド）の様な格子欠陥を形成していないことを意味している。
【００３４】
なお、結晶シリコン膜は棒状または偏平棒状結晶が複数集合してなるが、その全てまたは実質的に全ての結晶粒界において図１７（Ａ）に示した様な構造が形成されていると考えられる。ここで実質的に全てとは、仮にシリコン原子の不対結合手が存在したとしても、その部分は水素またはハロゲン元素によって中和（終端）されているため格子欠陥とならないことを意味している。
【００３５】
一方、参考として別の結晶構造体でなる結晶シリコン膜（いわゆる高温ポリシリコンと呼ばれる膜）のＨＲＴＥＭ写真を図１７（Ｃ）に示す。また、その模式図を図１７（Ｄ）に示す。
【００３６】
図１７（Ｃ）では、中央に見える結晶粒界において左側の結晶領域の格子像と右側の結晶領域の格子像とが無秩序に接合されていることが確認できる。即ち、図１７（Ｄ）に示す様に、各原子同士が１対１に対応していないため、余った結合手が不対結合手１７０１、１７０２となって存在する。そのため、結晶粒界にはキャリアのとって多くのトラップが存在する。
【００３７】
以上の様に、本発明者らによる特異な結晶構造体でなる結晶シリコン膜は従来の結晶シリコン膜とは全く異なる接合構造を有しており、結晶粒界でありながらキャリアの再結合中心にはならないという特徴を持つ。
【００３８】
（特異な結晶構造体を用いたＴＦＴの特徴）
上記結晶構造体でなる結晶シリコン膜を活性層として作製したＴＦＴの電気特性を市販のトランジスタ特性測定器（ヒューレットパッカード社製：型番４１４５Ｂ）にて測定したところ、次の様な結果が得られた。
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）を示すパラメータであるサブスレッショルド係数が、Ｎ型ＴＦＴおよびＰ型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。なお、このデータ値は単結晶シリコンを用いた絶縁ゲイト型電界効果トランジスタ（ＩＧＦＥＴ）の場合とほぼ同等である。
（２）ＴＦＴの動作速度の速さを示すパラメータである電界効果移動度（μFE）が、Ｎ型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐ型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。この事は従来のＴＦＴよりも３倍以上の動作速度を有していることを意味している。
（３）ＴＦＴの駆動電圧の目安となるパラメータであるしきい値電圧（Ｖth）が、Ｎ型ＴＦＴで-0.5〜1.5 Ｖ、Ｐ型ＴＦＴで-1.5〜0.5 Ｖと小さい。この事は小さい電源電圧で駆動して消費電力を小さくできることを意味している。
【００３９】
以上の様に、上記結晶構造体で構成されるＴＦＴは極めて優れたスイッチング特性および高速動作特性を有している。また、特異な結晶構造体に起因して短チャネル効果の影響を受けにくいという特徴がある。その事について以下に説明する。
【００４０】
従来、ＩＣの世界ではスケーリング則に従ってデバイスサイズの縮小が行われ、回路の集積度とデバイス素子の特性向上が図られてきた。しかし、チャネル長（チャネル形成領域のキャリアが移動する方向における距離）が１μｍ以下となる様なサブミクロン領域では短チャネル効果が顕在化し、スケーリング則による素子特性の向上にも限界がきている。短チャネル効果に関する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸善；1986」に詳しい。
【００４１】
例えば、短チャネル効果が起こるとドレイン耐圧が低下して素子の劣化が著しくなる。そのため、チャネルドープ法などの工夫により短チャネル効果の抑制が行われてきたが、チャネル形成領域に均一に添加された不純物がキャリアの移動を阻害し、トランジスタの動作速度を低下させてしまっていた。
【００４２】
しかしながら、特異な結晶構造体で構成されるＴＦＴはチャネル長が 0.6μｍと短い場合においても、極めて高い動作速度と高いドレイン耐圧とを同時に有し、加速試験による評価で信頼性の高いＴＦＴであることが確認されている。
【００４３】
本発明者らは、特異な結晶構造体で構成されるＴＦＴのドレイン耐圧が高い理由として結晶粒界が効果的に機能していると推察している。即ち、チャネル形成領域においてチャネル長方向（ソースからドレインに向かってキャリアが移動する方向と定義する）とほぼ平行に延在する結晶粒界によるエネルギー障壁が、ドレイン領域からの空乏層の広がりを効果的に抑制し、パンチスルーによるドレイン耐圧の低下を効果的に抑制していると推測した。
【００４４】
即ち、従来のシリコン薄膜を用いたＴＦＴならば短チャネル効果の影響が顕在化する様な状態、即ちチャネル長が極めて小さい（0.01〜2 μｍ）場合においても、特異な結晶構造体であるが故に空乏層の広がりを抑制することができるので短チャネル効果を効果的に抑制できると考えられる。
【００４５】
また、上述の様に人為的な工夫（チャネルドープ技術など）を加えることなく短チャネル効果を抑制することができるため、チャネル形成領域として真性または実質的に真性な半導体膜を利用できる。この事はＴＦＴの動作速度を高める上で最も重要な要素の一つである。
【００４６】
なお、真性または実質的に真性であるとは以下の条件のうち、少なくとも一つを満たすことを意味している。
▲１▼ シリコン膜の活性化エネルギーがほぼ1/2 （フェルミレベルが禁制体のほぼ中央に位置する) である。
▲２▼ スピン密度よりも不純物濃度が低い領域である。
▲３▼ 意図的に不純物を添加してないアンドープ（undope）またはイントリンシック（intrinsic ）な領域である。
【００４７】
また、前述の様に結晶粒界によってドレイン側の空乏層の広がりが抑制されるため、ＴＦＴの空乏層容量が大幅に減少する。ここで、前述のサブスレッショルド係数（Ｓ値）は次の近似式で表される。
ｌｎ１０・ｋＴ／ｑ［１＋（Ｃｄ＋Ｃｉｔ）／Ｃｏｘ］
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃoxはゲイト酸化膜容量である。
【００４８】
特異な結晶構造体で構成されるＴＦＴが前述の様に極めて小さいサブスレッショルド係数を有している事実、および界面準位が非常に小さいという事実（この理由は実施例で説明する）は、空乏層容量Ｃｄが小さいという上述の推察が正しいことを裏付けているものと考えられる。
【００４９】
以上は本発明者らが実際に得た特異な結晶構造体でなる結晶シリコン膜と、それを用いて実際に試作したＴＦＴの電気特性を結びつけた推察に他ならない。しかしながら、実験データは事実であり、従来のシリコン薄膜を用いたＴＦＴとはまるで異なる優れた性能を有することも事実である。
【００５０】
（上記ＴＦＴで構成した回路の特徴）
さらに、本発明者らが上記特異な結晶構造体で構成されるＴＦＴを用いて作製したリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【００５１】
上記リングオシレータの電源電圧５Ｖの時の発振周波数をスペクトロアナライザーで測定した結果を図９に示す。図９において、横軸は電源電圧（ＶDD）、縦軸は発振周波数（ｆosc ）である。図９が示す様に、ゲイト絶縁膜が30nmのＴＦＴを用いた場合において、１ＧＨｚ以上の発振周波数を実現している。
【００５２】
図１０に示すのは1.04ＧＨｚの発振周波数を得た際のスペクトロアナライザーの出力スペクトルの様子である。横軸は 1〜1.1 ＧＨｚまでの周波数であり、縦軸はログスケールでとった電圧（出力振幅）である。図１０に明らかな様に、 1.04 ＧＨｚのところで出力スペクトルのピークが現れている。なお、出力スペクトルがテールを引いているのは装置の分解能によるものであり、実験結果に影響するものではない。
【００５３】
また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して10〜100 ＭＨｚの動作周波数で駆動した際の出力パルスを確認し、シフトレジスタの動作性能を調べた。図１１に示すオシロスコープの画面（上側がクロックパルス、下側が出力パルスを示す）は、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、動作周波数100 ＭＨｚ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路の出力パルスを表している。
【００５４】
本発明者らが確認した結果、図１２に示す様に出力パルス幅ｔの逆数（縦軸）と動作周波数（横軸）とは比例関係にあり、単独で100 ＭＨｚもの高周波駆動が可能で、かつ、出力パルスが殆どなまりのない理想状態で得られる極めて高性能なシフトレジスタであることが判明した。なお、実験は多少回路構成の異なる２種類のシフトレジスタを用いたのでそれぞれをシフトレジスタ１およびシフトレジスタ２とした。
【００５５】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、特異な結晶構造体で構成されるＴＦＴが単結晶シリコンを利用したＩＧＦＥＴに匹敵する、若しくはそれ以上の性能を有していることを示している。
【００５６】
それを裏付ける証拠として次の様なデータがある。図１３に示すデータは横軸に電源電圧（ＶDD）、縦軸にＦ／Ｏ＝１（ファンアウト比が１）のインバータの１段当たりの遅延時間（τpd）をとったグラフである（ロジックＬＳＩ技術の革新，前口賢二他，ｐ１０８，株式会社サイエンスフォーラム，1995）。図中の様々な曲線（点線で示されるもの）は、単結晶シリコンを利用したＦＥＴを様々なデザインルールで作製した時のデータであり、いわゆるスケーリング則を示している。
【００５７】
この図に上述のリングオシレータを用いて得たインバータの遅延時間と電源電圧との関係を当てはめると、図１３において実線で示される曲線となる。注目すべきはチャネル長が 0.5μｍ、ゲイト絶縁膜の膜厚（ｔOX）が１１nmのＩＧＦＥＴで作製したインバータよりも、チャネル長が 0.6μｍ、ゲイト絶縁膜の膜厚が３０nmのＴＦＴで作製したインバータの方が優れた性能を有している点である。
【００５８】
この事は本発明者らが発明した特異な結晶構造体で構成されるＴＦＴがＩＧＦＥＴよりも優れた性能を有していることを如実に示している。例えば、上記ＴＦＴを構成するゲイト絶縁膜の膜厚をＩＧＦＥＴの３倍以上としても、性能的に同等もしくはそれ以上のものが得られるのである。即ち、特異な結晶構造体で構成されるＴＦＴは一般的なＩＧＦＥＴよりも優れた絶縁耐圧を有している。
【００５９】
また同時に、特異な結晶構造体で構成されるＴＦＴがスケーリング則に従って微細化されればさらに高い性能を実現することが可能である。これは、前述の様に特異な結晶構造に起因して短チャネル効果の影響を受けにくいために可能なのであり、例えば図１３に示したリングオシレータを0.2 μｍルールで作製すればスケーリング則によると９ＧＨｚの動作周波数を実現しうると予想される（動作周波数ｆがチャネル長Ｌの二乗に反比例するため）。
【００６０】
また、実線で示される曲線（第１の発明の構成を利用したインバータ）は他の点線で示される曲線（通常のＩＧＦＥＴを利用したインバータ）よりも低電圧側でスロープ（傾き）が緩やかであり、低電圧側での特性に特に優位性を持っていると言える。
【００６１】
以上に示した様に、本発明者らが発明した特異な結晶構造体で構成されるＴＦＴは極めて優れた特性を有し、そのＴＦＴを用いて構成した回路は１０ＧＨｚ以上の高速動作を実現しうる全く新しいデバイス素子である。そして、以上に示してきた様なＴＦＴを得ることで、初めてロジック回路を搭載したシステムディスプレイの実現が可能となったのである。
【００６２】
〔発明の第２の構成について〕
本発明者らは、さらにシステムディスプレイの集積度の向上およびＴＦＴ特性のバラツキの低減を図るための工夫を施している。ここではその発明の構成について以下に説明することとする。
【００６３】
（触媒元素の添加方法について）
上述の特異な結晶構造体でなる結晶シリコン膜は非晶質シリコン膜に対して結晶化を助長する金属元素を添加して形成される。本発明者らは、非晶質シリコン膜を結晶シリコン膜に変成させるための手段として特開平8-78329 号公報記載の技術を開示している。同公報記載の技術は、結晶化を助長する触媒元素（ニッケル、コバルト等）を非晶質シリコン膜に対して選択的に添加し、そこを起点として基板面とほぼ平行方向に結晶化させ、その横方向の結晶化領域（以下、横成長領域と呼ぶ）のみをＴＦＴの活性層として利用するものである。
【００６４】
なお、前述の特異な結晶構造体の構造（棒状または偏平棒状結晶の集合体でなる構造）はこの様な横成長領域の結晶化形態に起因するものである。従って、横成長領域は棒状または偏平棒状結晶の集合体またはストライプ状に配設された複数の結晶領域の集合体であると言える。
【００６５】
しかしながら、図１に示すシステムディスプレイを実現する場合、同公報記載の技術をそのまま利用したのでは触媒元素の添加領域による回路設計上の制約が顕在化してしまう。例えば、同公報では溶液をスピンコートするため添加領域の幅を少なくとも20μｍ以上とする必要がある。添加領域は触媒元素が高濃度に存在するため活性層として利用できないため、添加領域のスペースがそのまま回路設計上のデッドスペースとなってしまう。
【００６６】
また、▲１▼添加領域の幅に制約があること、▲２▼添加領域には同一濃度の触媒元素が添加されること、により同一基板上に形成される横成長領域は全て同じ成長距離を有し、600 ℃の熱結晶化条件では50〜150 μｍ前後の横成長領域が形成されることになる。即ち、微細な回路構成を有する領域では１つの横成長領域に複数のＴＦＴが形成されてしまうことになる。
【００６７】
この事は図１に示すシステムディスプレイを実現する上で大きな障害となる。基本的に高周波駆動を行わせる必要のあるＴＦＴやアナログ信号を取り扱うＴＦＴは極力特性が均一であることが望ましい。ところが、同一の横成長領域内であってもその位置によって結晶性が多少異なる場合があるため、１つの横成長領域に複数のＴＦＴを作製するとその位置によってＴＦＴの特性に差異が現れてしまうのである。
【００６８】
以上を鑑みて、本発明者らは本発明のシステムディスプレイを実現する上で顕在化したこの問題点を解決する手段として、触媒元素の添加方法をイオンプランテーション法（イオン注入法）によることを提案している。ここで、イオン注入法を用いて触媒元素を添加する方法およびその利点について図２を用いて説明する。
【００６９】
図２において、２０１は基板（ガラス基板または石英基板を含む）、２０２は酸化珪素膜でなる下地膜、２０３は非晶質珪素膜、２０４はバッファ層となる酸化珪素膜である。また、２０５はレジストマスクであり、触媒元素を添加する領域のみを除去しておく。レジストマスクの露光はエキシマレーザーを用いた露光法や電子ビームを用いた露光法などを用いることが好ましい。
【００７０】
これらの露光法は極めて微細なパターン形成が可能となるので 0.01 〜1.0 μｍ（代表的には 0.1〜0.35μｍ）のスリット幅で触媒元素の添加領域を形成することができる。また、電子ビーム等で直接レジストパターンを描画すれば、添加領域の形状の自由度も大幅に広がる。
【００７１】
そして、図２の左の図に示す様に、非晶質珪素膜２０３中にイオンプロファイル２０７のピーク値がくる様にしてイオンを添加する。そのため、非晶質珪素膜２０３中には所定の濃度（好ましくは 3×1019〜 1.5×1021atoms/cm3 ）で触媒元素が添加された領域２０６が形成される。
【００７２】
なお、イオンの添加方法は、質量分離を行うイオン注入法以外に質量分離を行わないプラズマドーピング法（イオンドーピング等）によることもできるが、触媒元素のみを添加できる点でイオン注入法の方が有利である。
【００７３】
また、図２に示す構成ではバッファ層２０４で非晶質珪素膜２０３を覆い、バッファ層２０４を通過した触媒元素のみを利用する。そのため、イオン注入時のイオンの衝突によるダメージが非晶質珪素膜２０３に対して直接届かないという利点が得られる。
【００７４】
また、イオンプロファイル２０７のピーク値付近のみを利用するので、イオン注入の条件を最適化することで触媒元素の添加量を再現性良く制御できる。即ち、横成長領域の成長距離は添加する触媒元素の濃度によって変化するため、イオン注入法を用いることで横方向への成長距離を容易に制御することができる。
【００７５】
この事は、所望の位置に所望の広さで横成長領域を形成することができることを意味している。即ち、ＴＦＴサイズ（チャネル形成領域の長さ）を考慮して必要十分な広さの横成長領域を形成することができる。
【００７６】
（第２の構成の概要）
上述の手段によれば、図３（Ａ）に示す様に、同一基板上において異なる成長距離の横成長領域を形成することが可能となる。図３（Ａ）において、３０１は図１に示す様なシステムディスプレイの簡略図であり、３０２は画素マトリクス回路、３０３、３０４はドライバー回路、３０５はロジック回路である。
【００７７】
画素マトリクス回路３０２を構成するＴＦＴ（画素ＴＦＴ）は高耐圧特性を要求されるため、チャネル長（ゲイト長）を長くする（代表的には２〜２０μｍ）などの工夫が施される。従って、３０６に示される様に横成長領域の成長距離Ｘ1 は画素ＴＦＴの活性層３０７の長さ以上とする様に設計する。この時、添加領域３０８に添加される触媒元素の濃度ｎ1 は、添加濃度と成長量の関係を実験的に求めて調節すれば良い。
【００７８】
一方、ロジック回路３０５を構成するＴＦＴ（ロジックＴＦＴ）は高速動作特性を要求されるため、チャネル長を短くする（代表的には0.25〜0.7 μｍ）などの工夫が施される。従って、３０９に示される様に横成長領域の成長距離Ｘ2 はロジックＴＦＴの活性層３１０の長さに合わせて調節すれば良い。なお、この時、添加領域３１１の触媒元素の濃度をｎ2 とする。
【００７９】
以上の様に、図３（Ａ）の場合には異なる成長距離Ｘ1 、Ｘ2 を有する横成長領域が同一基板上に存在する。この場合、Ｘ1 ＞Ｘ2 である。また、成長距離Ｘ1 、Ｘ2 を有する横成長領域はそれぞれ異なる触媒元素濃度ｎ1 、ｎ2 の添加領域から成長した領域である。この場合、ｎ1 ＞ｎ2 の関係がある。即ち、この構成は添加領域に存在する触媒元素の濃度が高いほど横成長領域の成長距離が長くなるという現象を利用したものである。
【００８０】
この様に、同一形状の添加領域であってもそこに添加される触媒元素の濃度を調節することで所望の幅の横成長領域を形成できる。即ち、回路が要求する特性に応じてチャネル長を変えた場合に、チャネル長に合わせて異なる成長距離を有する横成長領域を形成する点が、本発明の第２の構成の要点である。
【００８１】
なお、チャネル長に合わせて成長距離を異ならせるため、チャネル長と横成長領域の成長距離との間には何らかの相関関係がある。例えば、チャネル形成領域が完全に横成長領域内に入る様に、チャネル長（またはチャネル幅）に数μｍの固定マージンを加えた距離が成長距離となる様に触媒元素濃度を調節したり、チャネル長（またはチャネル幅）の２倍の距離が成長距離となる様に調節したりすることも考えられる。この相関関係は成長距離の誤差や活性層形成時のパターニング精度によって変わりうるので一概には言えないが、触媒元素の添加濃度を決定する上で重要である。
【００８２】
また、発明の第２の構成の利点は、特に微細なＴＦＴを作製する領域において必要以上に横成長領域を大きくしないで済む点にある。
【００８３】
例えば、３０９に示されるロジックＴＦＴの活性層を構成する場合、必要以上に横成長領域の幅を長くしてしまうと、他の異なる機能を有する回路にまで横成長領域が広がってしまい、前述の様にＴＦＴ特性のバラツキを招く原因となる。この様にしてＴＦＴ特性のバラツキが引き起こされると、非常に高い周波数で駆動する回路や、差動アンプやオペアンプに様に極めてシビアにＴＦＴ特性の均一性を求められる構成を含む回路を構成する場合に弊害を生じる。
【００８４】
ここでロジック回路の一例としてオペアンプに本発明の第２の構成を適用した例を図４を用いて説明する。図４（Ａ）に示すのはＴｒ１〜Ｔｒ８の８つのＴＦＴを用いて構成されるオペアンプ回路の一例であり、図４（Ｂ）に示す様な回路図で表される。
【００８５】
図４（Ａ）において、４０１は前述の特異な結晶構造体で構成される活性層であり、Ｔｒ１〜Ｔｒ８を構成している。４０２は第１の配線層であり、ＴＦＴのゲイト絶縁膜や出力用の引き出し配線として利用している（なお、図中において同じ柄の配線は全て同一の配線層である）。また、４０３は第２の配線層であり、入力端子、電源端子（ＶDD端子）、ＧＮＤ端子、バイアス端子とＴＦＴとを接続している。そして、４０４〜４０７がイオン注入法により触媒元素が添加された領域である。
【００８６】
この時、図４（Ａ）（または図４（Ｂ））に示すオペアンプはＴｒ４およびＴｒ８（またはＴｒ６およびＴｒ７）でなる差動増幅回路を基本として構成される。差動増幅回路は温度変化や電源電圧の変化があっても２つのＴＦＴに同時に作用するため出力に影響を及ぼさない特徴がある。しかし、そのためには２つのＴＦＴの特性が揃っていることが前提となる。
【００８７】
そのため、例えばＴｒ４とＴｒ８を構成する活性層が触媒元素の添加領域から等しい距離の位置に配置される様に、Ｔｒ４には添加領域４０５、Ｔｒ８には添加領域４０７を配置する様な工夫が施されている。また、Ｔｒ６とＴｒ７を構成する活性層に関しても同様の処置が施されている。
【００８８】
なお、ＴＦＴで構成されるロジック回路は高周波動作を必要とするため、ゲイト長が0.25〜0.7 μｍ程度にまで微細化される。従って、図４（Ａ）に示すオペアンプの回路寸法は 5〜20μｍ程度の大きさとなる。
【００８９】
ところが、特開平8-78329 号公報記載の技術では触媒元素の添加領域が少なくとも20μｍの幅を持つため、ＴＦＴとＴＦＴとの隙間に添加領域を形成することは不可能である。また、横成長領域が必要以上に大きくなるため、上述の様なＴＦＴ特性を揃える様な工夫は不可能である。即ち、この図４（Ａ）に示す構成は、本発明の第２の構成を用いることで成就することが可能なのである。
【００９０】
また、図４（Ａ）に示す様な微細な回路では横成長領域が大きくなりすぎると、周囲の横成長領域にまで干渉するため好ましくない。本発明の第２の構成では触媒元素の濃度を調節することで容易に横成長領域の成長距離を制御することが可能なので、微細な配置構成で添加領域を形成する場合においても、横成長領域の相互干渉を最低限に抑えることができる。
【００９１】
勿論、画素マトリクス回路を構成する画素ＴＦＴの様にゲイト長が長い場合には、触媒元素の添加量を高くして横成長領域の成長距離を長くすることができる。また、ＴＦＴ特性のバラツキを問題としない様な微細な回路の場合には、触媒元素の濃度を高くして広い横成長領域を形成し、一括で複数の活性層を構成することも可能である。
【００９２】
【実施例２】
実施例１の図１で示した様なシステムディスプレイにおいて、ロジック回路１０５やドライバー回路１０３、１０４を構成する回路は、Ｎチャネル型ＴＦＴとＰ型チャネルＴＦＴとを相補的に組み合わせたＣＭＯＳ回路（インバータ回路）を基本構成としている。そして、これらの駆動系回路は 0.1〜2 ＧＨｚ、場合によっては２ＧＨｚ以上の極めて高い駆動周波数を必要とすることがあるため、ゲイト長は0.25〜0.7 μｍにまで微細化される。
【００９３】
また、画素マトリクス回路１０２は液晶表示装置の場合には高い耐圧特性を要求されるのでゲイト長は 2〜20μｍ程度の範囲で形成される。なお、場合によっては実質的にＴＦＴを直列に接続した構成のマルチゲイト型ＴＦＴを用いることもある。
【００９４】
本実施例では、同一基板上において回路が要求する特性に応じて異なるデバイスサイズのＴＦＴを配置するに際し、それぞれのデバイスサイズに対応して異なる成長距離を有する横成長領域を形成し、その領域を利用して特異な結晶構造体でで構成されるＴＦＴを作製する例を示す。ここでは一例として、同一基板上にＣＭＯＳ回路と画素ＴＦＴとを作製する場合の作製工程例を図５〜図７を用いて説明する。
【００９５】
図５（Ａ）において、５０１は石英基板である。石英基板の代わりに表面に0.5 〜5 μｍの厚さの絶縁膜を成膜したセラミックス基板、単結晶シリコンウェハーおよび多結晶シリコンウェハーを用いることもできる。なお、ここでいうシリコンウェハーは太陽電池に使用される様な低級グレードのウェハーで十分であり、石英よりも安価であるので反射型表示装置やＩＣチップの様に透過性基板を用いる必要のない用途に用いる場合に有効である。
【００９６】
５０２は非晶質シリコン膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm（好ましくは15〜45nm）となる様に調節する。成膜は減圧熱ＣＶＤ法またはプラズマＣＶＤ法によれば良い。また、５０３は非晶質シリコン膜５０２を酸化して得られる 5〜50nm程度の薄い酸化膜である。
【００９７】
次に、触媒元素の添加領域を選択するレジストマスク５０４を形成する。レジストマスク５０４は、図２に示した様に0.01〜1 μｍの幅を有するコンタクトホールを有している。このコンタクトホールは、後にＣＭＯＳ回路を構成するＴＦＴの活性層となる横成長領域を形成するためのものである。
【００９８】
そして、非晶質シリコン膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）をイオン注入法により添加する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる。
【００９９】
この時、添加領域５０５には、後に成長距離Ｘ1 の横成長領域を形成できる様に濃度ｎ1 のニッケルが添加される。ｎ1 の値は後の熱結晶化工程の条件によっても異なるので実施者が実験的に決定すれば良い。（図５（Ａ））
【０１００】
次に、レジストマスク５０４を除去した後、再びレジストマスク５０６を形成する。このレジストマスク５０６は、後に画素ＴＦＴの活性層となる横成長領域を形成するためのものである。そして、再びイオン注入法によりニッケルを添加する。この時、添加領域５０７には、後に成長距離Ｘ2 の横成長領域を形成できる様に濃度ｎ2 のニッケルが添加される。ｎ2 の値は前述と同様に実施者が実験的に決定すれば良い。（図５（Ｂ））
【０１０１】
以上の様に、同一基板上の少なくとも１ヶ所は他の添加領域とは異なる濃度で触媒元素が添加されることになる。
【０１０２】
次に、触媒元素の添加工程が終了したら、不活性雰囲気または水素を含む雰囲気中において 500〜700 ℃、代表的には 550〜650 ℃の温度で 4〜8 時間の加熱処理を加えて非晶質シリコン膜５０２の結晶化を行う。結晶化は膜中のニッケル（またはニッケルシリサイド）が核となって進行する。（図５（Ｃ））
【０１０３】
非晶質シリコン膜５０２の結晶化はニッケルを添加した添加領域５０５、５０７から優先的に進行し、基板５０１と概略平行に成長した横成長領域５０８、５０９が形成される。前述の様に、添加領域５０５はニッケル濃度をｎ1 とし、添加領域５０７はニッケル濃度をｎ2 （ｎ1 ＞ｎ2 ）としているので、横成長領域５０８（成長距離Ｘ1 ）と横成長領域５０９（成長距離Ｘ2 ）との間にはＸ1 ＞Ｘ2 の関係がある。即ち、同一基板上の少なくとも１ヶ所は他の横成長領域とは異なる成長距離を有する横成長領域が形成されることになる。
【０１０４】
本発明ではこの横成長領域５０８、５０９のみを結晶シリコン膜として利用する。即ち、添加領域の配置によって横成長領域を形成する位置を自由に設計することができるため、従来のポリシリコン膜の様に結晶粒界がＴＦＴ特性に影響する様なことがない。
【０１０５】
結晶化のための加熱処理が終了したら、パターニングを行い横成長領域のみでなる島状半導体層（活性層）５１０〜５１２を形成する。ここで５１０はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、５１１はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、５１２は画素ＴＦＴを構成するＮチャネル型ＴＦＴの活性層である。（図５（Ｄ））
【０１０６】
なお、図５（Ｄ）に示す状態となっても横成長領域５０８、５０９が存在した痕跡が幾つか残る。例えば、添加領域５０５、５０７はシリサイド化して優先的に消失するため添加領域の存在した直下の下地（この場合は石英）には凹部が形成される。また、横成長領域の端部（結晶化の終点）にも触媒元素が偏析するので、この領域にも下地に凹部が形成される。さらに、添加領域５０５、５０７は触媒元素の添加濃度が異なるので、棒状または偏平棒状結晶の結晶性や形状も添加濃度に応じて異なると考えられる。
【０１０７】
横成長領域でなる結晶シリコン膜で構成される活性層５１０〜５１２を形成したら、活性層５１０〜５１２上に酸化珪素膜でなるゲイト絶縁膜５１３を成膜する。この時、ゲイト絶縁膜５１３の膜厚はＣＭＯＳ回路側（５１４で示される）と画素ＴＦＴ側（５１５で示される）とで異なるものとすることが望ましい。
【０１０８】
なぜならば、ＣＭＯＳ回路は高周波駆動用にゲイト長の短いＴＦＴとなるのでドレイン耐圧が低いことを考慮して動作電圧を低くする必要がある。そのため、ゲイト絶縁膜の膜厚を 2nm以上80nm未満（代表的には50nm）としてしきい値電圧を下げ、動作電圧の低下を図ることが好ましい。また、画素ＴＦＴは動作電圧が高いのでゲイト絶縁膜の膜厚を80nm以上250 nm以下（代表的には120 nm）としてドレイン耐圧を高くする工夫を施すことが有効である。
【０１０９】
同一基板上に異なる膜厚のゲイト絶縁膜を形成するには、マスクを用いて選択的に積層したり、LOCOS 法の如き選択酸化法を用いて特定の活性層に熱酸化膜を形成し、膜厚を厚くするなどの方法を用いれば良い。また、最終的に必要とするゲイト絶縁膜の厚さが50nm以下となる場合、後の熱酸化工程で得られる熱酸化膜のみをゲイト絶縁膜として利用することもできる。
【０１１０】
次に、図５（Ｅ）に示す様に触媒元素（ニッケル）をゲッタリング除去するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理はハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１１１】
ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700 ℃を越える温度で行なうことが好ましい。そのため、本実施例ではこの加熱処理を700 ℃を超える温度で行い、好ましくは800 〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜 6時間、代表的には 0.5〜 1時間とする。
【０１１２】
なお、ここでは酸素（Ｏ2 ）雰囲気中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、950 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層２０９の表面に膜厚と同程度の凹凸が生じてしまうため好ましくない。
【０１１３】
また、上述の酸化性雰囲気中に高濃度の窒素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜の酸化速度を低下させることができる。熱酸化反応を必要以上に進ませずにゲッタリング時間を増やす場合に有効な手段である。
【０１１４】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【０１１５】
この工程においては横成長領域５０８、５０９中に添加されたニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。なお、シリコン膜上の酸化膜５０３やゲッタリングプロセス中に形成される熱酸化膜は非常に薄いので塩化ニッケルの離脱を妨げるブロッキング層とはならない。
【０１１６】
そして、この触媒元素のゲッタリングプロセスにより横成長領域５０８、５０９中のニッケルの濃度は 1×1017atoms/cm3 以下（好ましくはスピン密度以下）にまで低減される。なお、本明細書における不純物濃度はＳＩＭＳ分析で得られた計測値の最小値で定義される。なお、同様のＳＩＭＳ分析により横成長領域５０８、５０９中にはゲッタリング処理に使用したハロゲン元素が 1×1015〜 1×1020atoms/cm3 の濃度で残存することも確認されている。
【０１１７】
また、上記加熱処理により活性層５１０〜５１２とゲイト絶縁膜５１３の界面では熱酸化反応が進行し、形成された熱酸化膜（図示せず）の分だけゲイト絶縁膜５１３の全膜厚は増加する。そのため、熱酸化膜の形成分に比例して活性層５１０〜５１２は薄膜化される。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効果移動度の向上などの効果を促進する。また、その際、活性層５１０〜５１２と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【０１１８】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の加熱処理を行なうことで、ゲイト絶縁膜５１３の膜質の向上と共に、極めて良好な半導体／絶縁膜界面が実現される。
【０１１９】
以上の様な工程を経て形成された結晶シリコン膜は実施例１に述べた様な特異な結晶構造体となっている。即ち、実施例１に示した様な極めて優れた電気特性を有するＴＦＴを実現することが可能となる。
【０１２０】
次に、0.2wt%のスカンジウムを含有したアルミニウム膜（図示せず）を成膜し、後のゲイト電極の原型となる電極パターンを形成する。そして、そのパターンの表面を陽極酸化することで、ゲイト電極５１６〜５１８、陽極酸化膜５１９〜５２１を形成する。（図６（Ａ））
【０１２１】
この時、ゲイト電極５１６〜５１８の線幅（ゲイト長）は回路が要求する特性を鑑みて決定すれば良い。高周波駆動を要求するロジック回路等であれば0.25〜0.7 μｍとすれば良いし、高耐圧特性を要求する画素マトリクス回路等であれば
2〜20μｍとすれば良い。
【０１２２】
次に、ゲイト電極５１６〜５１８をマスクとして自己整合的にゲイト絶縁膜５１３のエッチングを行う。エッチングはＣＨＦ3 ガスを用いたドライエッチング法で行えば良い。この工程により、ゲイト電極の直下のみに残存するゲイト絶縁膜５２２〜５２４が形成される。
【０１２３】
次に、Ｐチャネル型ＴＦＴとなる領域を覆ってレジストマスク５２５を形成した後、Ｎ型を付与する不純物イオンの添加を行う。不純物イオンの添加はイオン注入法やプラズマドーピング法によれば良い。また、この時の濃度（ｎ- で表す）は後にＬＤＤ領域の濃度（ 1×1018〜 1×1019atoms/cm3 程度）となるので、予め最適値を実験的に求めて精密な制御を行う必要がある。こうして、ｎ- 領域５２６〜５２９が形成される。（図６（Ｂ））
【０１２４】
ｎ- 領域５２６〜５２９を形成したら、レジストマスク５２５を除去して、今度はＮチャネル型ＴＦＴを覆ってレジストマスク５３０を形成する。そして、Ｐ型を付与する不純物イオンの添加を行い、ｐ- 領域５３１、５３２を形成する。このｐ- 領域５３１、５３２も後にＬＤＤ領域の濃度（ 5×1018〜 5×1019atoms/cm3 程度）となるので精密な制御を行う必要がある。（図６（Ｃ））
【０１２５】
以上の様にしてｎ- 領域５２６〜５２９、ｐ- 領域５３１、５３２を形成したら、レジストマスク５３０を除去する。そして、図示しない酸化珪素膜を 0.5〜2 μｍの厚さに成膜し、エッチバック法によりサイドウォール５３３〜５３５を形成する。（図６（Ｄ））
【０１２６】
次に、再びＰチャネル型ＴＦＴを覆ってレジストマスク５３６を形成し、Ｎ型を付与する不純物イオンの添加工程を行う。今回は前述の添加濃度であるｎ- よりも高い濃度（ｎ+ で表す）で添加する。この濃度はソース／ドレイン領域のシート抵抗が500 Ω以下（好ましくは300 Ω以下）となる様に調節する。
【０１２７】
この工程によりＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域５３７、ドレイン領域５３８が形成され、サイドウォールの影になって濃度の変化しなかった領域５３９が低濃度不純物領域（特にドレイン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲイト電極の直下は真性または実質的に真性なチャネル形成領域５４０となる。また、同時に画素ＴＦＴとなるＮチャネル型ＴＦＴのソース領域５４１、ドレイン領域５４２、低濃度不純物領域５４３、チャネル形成領域５４４が形成される。（図６（Ｅ））
【０１２８】
次に、レジストマスク５３６を除去し、Ｎチャネル型ＴＦＴを覆ってレジストマスク５４５を形成する。そして、Ｐ型を付与する不純物イオンを１度目よりも高い濃度（ｐ+ で表す）で添加することにより、ＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域５４６、ドレイン領域５４７、低濃度不純物領域５４８、チャネル形成領域５４９を形成する。（図７（Ａ））
【０１２９】
以上の様にして全ての活性層が完成する。こうして全ての不純物イオンの添加工程が終了したら、レジストマスク５４５を除去した後、ファーネスアニール、レーザーアニール、ランプアニール等の加熱処理により不純物イオンの活性化を行う。なお、活性層が受けたイオン注入時のダメージは同時に回復される。
【０１３０】
次に、チタン（Ｔｉ）膜５５０を20〜50nmの厚さに成膜して、ランプアニールによる加熱処理を行う。この時、チタン膜５５０と接触していたシリコン膜はシリサイド化し、ソース／ドレイン領域にはチタンシリサイド５５１〜５５３が形成される。なお、チタンの代わりにタングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を用いることもできる。
【０１３１】
シリサイド化を終えたら、チタン膜５５０をパターニングしてソース／ドレイン領域上に島状パターン５５４〜５５６を形成する。この島状パターン５５４〜５５６は、後にソース／ドレイン領域と配線とを接続するコンタクトホールを形成する際にチタンシリサイド５５１〜５５３が無くなってしまうのを防ぐためのパターンである。勿論、コンタクトホールを形成する層間絶縁膜とチタンシリサイドとの選択比が大きければ島状パターン５５４〜５５６を省略することは可能である。
【０１３２】
次に、第１の層間絶縁膜５５７として酸化珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホールを形成してソース配線５５８〜５６０、ドレイン配線５６１、５６２を形成する。こうして図７（Ｃ）に示す状態が得られる。なお、第１の層間絶縁膜５５７として有機性樹脂膜を用いることもできる。
【０１３３】
図７（Ｃ）に示す状態が得られたら、有機性樹脂膜でなる第２の層間絶縁膜５６３を 0.5〜3 μｍの厚さに形成する。有機性樹脂膜としてはポリイミド、アクリル、ポリアミド、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、▲１▼成膜方法が簡単である点、▲２▼容易に膜厚を厚くできる点、▲３▼比誘電率が低いので寄生容量を低減できる点、▲４▼平坦性に優れている点などが挙げられる。
【０１３４】
そして、層間絶縁膜５６３上の画素ＴＦＴの上方に遮光性を有する膜でなるブラックマスク５６４を 100nmの厚さに形成する。実際には画素マトリクス回路の配線上やＴＦＴ上の様に遮光の必要性のある場所に設ける。本実施例ではブラックマスクとしてチタン膜を用いるが、黒色顔料を含む樹脂膜等でも良い。
【０１３５】
ブラックマスク５６４を形成したら、第３の層間絶縁膜５６５として再び有機性樹脂膜を 0.1〜0.3 μｍの厚さに形成する。そして、第２の層間絶縁膜５６３および第３の層間絶縁膜５６５にコンタクトホールを形成し、画素電極５６６を
120nmの厚さに形成する。（図７（Ｄ））
【０１３６】
なお、作製する表示装置が透過型表示装置であれば画素電極５６６として透明導電膜（例えばＩＴＯ膜）を用いれば良く、反射型表示装置であれば画素電極５６６として反射性導電膜（例えばアルミニウム膜）を用いれば良い。
【０１３７】
また、この時ブラックマスク５６４と画素電極５６６が重畳する領域では補助容量が形成される。この補助容量は画素電極にかかる電圧を一定に保つための蓄積容量として機能する。そのため、本実施例では補助容量を構成する絶縁体として第３の層間絶縁膜５６５を用いるが、第３の層間絶縁膜５６５をさらに比誘電率の高い酸化珪素膜や窒化珪素膜とすれば補助容量のキャパシティを増すことが可能である。
【０１３８】
最後に、基板全体を水素雰囲気で加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（未結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素ＴＦＴを作製することができる。
【０１３９】
【実施例３】
本実施例では図１に示す様なシステムディスプレイにおいて画素マトリクス回路を構成する画素領域の構成に関する一例を示す。まず、図１４（Ａ）に画素領域の上面図を示す。
【０１４０】
図１４（Ａ）において１４０１、１４０２は活性層、１４０３、１４０４はゲイト線、１４０５、１４０６はソース線である。実際には複数本のソース線とゲイト配線とが直交する様に配置され、ソース線とゲイト線とで囲まれた複数のマトリクス状に配置された領域が図１における画素領域１１０として機能する。
【０１４１】
また、活性層１４０２の上方では３箇所においてゲイト線１４０４が重畳する。即ち、本実施例の構成では３つの画素ＴＦＴを直列に接続したのと同様の構造となるトリプルゲイト型ＴＦＴが構成される。
【０１４２】
また、ゲイト配線１４０５、１４０６を活性層１４０１、１４０２よりも下層に配置して逆スタガ型ＴＦＴの様な構造とすることも可能である。その場合、シリコン薄膜の作製過程で行われる図５（Ｅ）の様な加熱処理にも耐えうる様に、ゲイト電極としてはポリシリコン膜の様な耐熱性の高い材料を用いるのが好ましい。
【０１４３】
次に、１４０７は活性層１４０２（ソース領域）とソース線１４０５とのコンタクト部、１４０８は活性層１４０２（ドレイン領域）とドレイン配線１４０９とのコンタクト部、１４１０はドレイン配線１４０９と画素電極１４１１とのコンタクト部である。
【０１４４】
１４１２の斜線で示される領域はブラックマスクであり、活性層１４０１、１４０２、ゲイト配線１４０３、１４０４、ソース線１４０５、１４０６上を遮蔽する様にして形成される。また、ブラックマスク１４１２は１４１３で示される領域においてドレイン配線１４０９と重畳し、ドレイン配線１４０９との間に補助容量を形成する。
【０１４５】
また、ブラックマスク１４１２上には第３の層間絶縁膜を介して画素電極１４１１が配置されている。画素電極１４１１はその淵部分が必ずブラックマスク１４１２によって遮光される構成とし、ブラックマスク１４１２と重畳しない１４１４で示される領域が画像を形成する画像表示領域となる。なお、実際には、画素電極１４１１の上には対向基板、対向電極、液晶層が配置されて図１に示す液晶セル１１２を構成する。
【０１４６】
次に、図１４（Ａ）をＡ−Ａ’で切断した断面図を図１４（Ｂ）に示す。なお、基本的なトランジスタ構造については実施例２で詳細な説明を行ったので、ここでは図１４（Ａ）との対応関係についてのみ記載する。
【０１４７】
図１４（Ｂ）において、１４１５は石英基板、１４１６、１４１７はそれぞれ図１４（Ａ）における活性層１４０２のソース領域およびドレイン領域である。また、１４１８はゲイト電極であり、図１４（Ａ）におけるゲイト配線１４０４の相当する。なお、図面上では３つのゲイト電極が並んでいる様に見えるが、実際には図１４（Ａ）の様に同一配線で構成されている。
【０１４８】
次に、第１の層間絶縁膜１４１９上にソース配線１４２０（図１４（Ａ）の１４０５に相当する）、ドレイン配線１４２１（図１４（Ａ）の１４０９の相当する）が配置される。なお、１４２２はソース線１４２０と隣接する隣のソース線である。
【０１４９】
そして、ソース配線１４２０、ドレイン配線１４２１を覆って酸化珪素膜または窒化珪素膜あるいはその積層膜でなる第２の層間絶縁膜１４２３を50〜200nm の厚さに形成し、その上に有機性樹脂膜でなる第３の層間絶縁膜１４２４を形成する。さらに、第３の層間絶縁膜１４２４上にはブラックマスク１４２５（図１４（Ａ）の１４１２の相当する）が配置される。
【０１５０】
この時、ブラックマスク１４２５を形成する前に第３の層間絶縁膜１４２４は１４２６で示される領域において除去される。従って、１４２６で示される領域では、ドレイン配線１４２１と第２の層間絶縁膜１４２３とブラックマスク１４２５との積層構造でなる補助容量１４２７が形成される。この補助容量１４２７は図１４（Ａ）において１４１１で示される補助容量に相当する。
【０１５１】
補助容量１４２７を図１４（Ｂ）に示す様な構成とすると、補助容量のキャパシタンス（容量）が第２の層間絶縁膜１４２３で決まるので、比誘電率の高い材料を用いること或いは膜厚を薄くすることで容量を稼ぐことができる。ただし、補助容量１４２７を形成するには１４２６で示される領域において第２の層間絶縁膜１４２３のみを残して第３の層間絶縁膜１４２４を除去しなくてはならないので、第２、第３の層間絶縁膜はそれぞれエッチングの選択性が採れなくてはならない。その様な意味で、第２の層間絶縁膜１４２３としては酸化珪素膜または酸化珪素膜と窒化珪素膜との積層膜が有効である。
【０１５２】
次に、１４２８は有機性樹脂膜でなる第４の層間絶縁膜であり、その上には画素電極１４２９が形成される。この時、画素電極１４２９はドレイン配線１４２１を介してドレイン領域１４１７と電気的に接続する。このため、補助容量１４２７は画素電極１４２９に対して直列に接続された容量と見なせる。
【０１５３】
また、１４３０で示される基板は対向電極１４３１を成膜した対向基板であって、アクティブマトリクス基板１４１５と対向基板１４３０とを貼り合わせることで液晶層１４３２を挟持し、図１における液晶セル１１２が形成される。
【０１５４】
【実施例４】
本実施例では実施例２と異なる構成を有するＣＭＯＳ回路を構成する場合の例について図１５（Ａ）、（Ｂ）を用いて説明する。なお、図１５（Ａ）、（Ｂ）は基本的な部分は全て実施例２で説明したＣＭＯＳ回路と同一構造であるので、符号は実施例２と同一のものを適宜利用する。
【０１５５】
まず、図１５（Ａ）は実施例２で示したＣＭＯＳ回路において、ゲイト電極１５０１、１５０２として一導電性を付与したシリコン薄膜（ポリシリコン膜）を利用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路を構成する例である。なお、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとでゲイト電極の導電性を異なるものとする（Ｎ型またはＰ型）デュアルゲイト型ＴＦＴとすることもできる。
【０１５６】
この様なシリコンゲイト構造とすると、チタンシリサイド５５１、５５２の形成と同時にゲイト電極１５０１、１５０２の上部にもチタンシリサイド１５０３、１５０４が形成される。そのため、ゲイト電極とゲイト電極に接続する接続配線とのオーミックコンタクトをより良好なものとすることができる。
【０１５７】
また、図１５（Ｂ）は実施例２で示したＣＭＯＳ回路において、サイドウォール５３３、５３４およびチタンでなる島状パターン５５４、５５５を形成しない場合の例である。この構成では、ゲイト絶縁膜１５０５、１５０６の端部（ゲイト電極５１６、５１７よりも外側に延在した部分）の幅で低濃度不純物領域５３９、５４８の長さが決定される。また、チタンシリサイド１５０７、１５０８とソース配線５５８、５５９、５６１とが直接コンタクトする様な構造となる。
【０１５８】
実施例２におけるサイドウォール５３３、５３４の主だった役割は、低濃度不純物領域５３９、５４８の長さおよび添加濃度の決定である。しかし、図１５（Ｂ）に示す構成では本発明者らによる特開平7-135318号公報記載の技術を利用しているため、サイドウォールを利用しない構成とすることができる。
【０１５９】
また、実施例２における島状パターン５５４、５５５の主だった役割は、ソース／ドレイン領域に形成されたチタンシリサイド５５１、５５２と、ソース／ドレイン配線とのオーミックコンタクトを確保することである。この場合、島状パターン５５４、５５５は、層間絶縁膜５５７にコンタクトホールを形成する際にチタンシリサイド５５１、５５２が除去されてしまうことを防ぐ保護層としても機能している。
【０１６０】
本実施例ではコンタクトホール形成をドライエッチング法で行い、層間絶縁膜５５７とチタンシリサイド５５１、５５２との選択比を高めることで、保護層として島状パターン５５４、５５５を設ける必要のない構成としている。
【０１６１】
以上の様にしてサイドウォール５３３、５４４および島状パターン５５４、５５５を形成する工程を簡略化することで、スループットの向上、歩留りの向上、製造コストの低減が期待できる。
【０１６２】
【実施例５】
本発明を実施するにあたって、発明の第１の構成で説明したシリコン薄膜が必要であることは既に述べた。本実施例では、実施例２とは異なる手段で結晶化したシリコン薄膜を本発明に用いる場合の例を示す。
【０１６３】
図５において、図５（Ｃ）に示す状態（結晶化のための加熱処理が終了した段階）を得たら、結晶シリコン膜表面の酸化膜５０３を除去する。酸化膜５０３を除去したら、ＫｒＦ（波長248nm ）、ＸｅＣｌ（波長308nm ）等を励起ガスとして利用したエキシマレーザーによるアニールを行う。なお、このレーザーアニール工程はシリコン薄膜を島状パターンに加工する前でも後でもどちらで行っても構わない。
【０１６４】
上記レーザーアニールによって、結晶シリコン薄膜に僅かに残存した非晶質成分の結晶化及び結晶シリコンの結晶性の著しい改善が行われる。この様にして得られたシリコン薄膜を用いても、本発明のシステムディスプレイを形成しうる。本実施例の利点は、システムディスプレイを安価なガラス基板上に形成できる点である。即ち、製造コストの低減を図ることができる。
【０１６５】
ただし、本発明を実施する上で最も望ましい形態は実施例１に示したシリコン薄膜を活用したＴＦＴを用いることであり、本実施例は基板としてガラス基板等の低耐熱性基板を使用する必要性が生じた場合のみに使用するのが好ましい。
【０１６６】
また、実施例１に示した工程と本実施例の工程とを組み合わせても良い。即ち、レーザーアニール工程の後に触媒元素のゲッタリングプロセスを行う構成としても構わない。その場合、さらに高い結晶性のシリコン薄膜を形成しうる。
【０１６７】
【実施例６】
本発明は図２を用いて説明した様なイオン注入法だけでなく、他の実施形態としてレジストマスクを使用しないで触媒元素を直接的に非晶質シリコン膜中へと添加することもできる。
【０１６８】
そのための手段としては、ＦＩＢ（Focussed Ion Beam ）法等の様に微細スポットのみにイオンを照射できる様な技術がある。この様な技術によれば触媒元素を含む集束イオンビームによって直接的にパターンが描画され、所望の位置に所望の形状で触媒元素の添加領域を形成できる。
【０１６９】
本実施例によればレジストマスクを形成する工程やパターニング工程を簡略化することができるので、製造コストの低減および製造歩留りの向上を図ることが可能である。
【０１７０】
【実施例７】
本実施例では実施例２に示した層間絶縁膜（第１〜第３まで）の組み合わせについての幾つかの例を説明する。
【０１７１】
まず、図７（Ｄ）においてアルミニウムを主成分とする配線５５８〜５６２の下地となる第１の層間絶縁膜５５７およびチタン膜でなるブラックマスク５６４の下地となる第２の層間絶縁膜５６５としてはポリイミドを用いる。そして、画素電極５６６の下地となる第３の層間絶縁膜５６５はアクリルを用いる。
【０１７２】
本発明者らの実験条件では配線５５８〜５６２とブラックマスク５６４の成膜温度（ 300℃程度）がアクリルの耐熱温度（ 200℃程度）よりも若干高いため、下地としては成膜温度に耐えうるポリイミド（耐熱温度は 350〜400 ℃程度）を用いることが好ましい。また、画素電極５６６は室温成膜なので下地として耐熱性の低いアクリルを使用することができる。ただしこの構成は、画素電極５６６がＩＴＯ等の様に成膜温度の低い材料（アクリルの耐熱温度以下で成膜できる材料）である場合に限る。
【０１７３】
この様な構成とした時、次の様な利点を得ることができる。
（１）アクリルは感光性であるためレジストマスクを使用しないで直接パターニングできるため、製造工程を簡略化できる。
（２）アクリルはポリイミドよりも安価なので製造コストを低減できる。
（３）ＩＴＯとポリイミドとの間の密着性よりもＩＴＯとアクリルとの間の密着性の方が良好である。
（４）アクリルの方が平坦性に優れるため、画素電極上にかかる電界を均一なものとすることができる。
【０１７４】
また、別の例として全ての層間絶縁膜をポリイミドで形成することもできるし、全ての層間絶縁膜をアクリルで形成することもできる。ただし、全ての層間絶縁膜をアクリルで形成する場合、アクリルを成膜した後の工程は全てアクリルの耐熱温度以下で行われることが条件である。
【０１７５】
【実施例８】
本発明はあらゆる半導体装置に対して適用可能であり、絶縁表面を有する基板上においてＴＦＴを用いて回路を構成した半導体装置であれば全て適用範囲に入る。その様な半導体装置は、ＩＣやＶＬＳＩの様にロジック回路のみとして機能する場合もあるし、アクティブマトリクス型電気光学装置の様に表示ディスプレイとして機能する場合もある。
【０１７６】
特に、アクティブマトリクス型電気光学装置としては、図１に示した様なロジック回路内蔵型のシステムディスプレイを用いてアクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置などに適用することができる。
【０１７７】
また、これらの様なアクティブマトリクス型の表示装置には大別して透過型表示装置と反射型表示装置とがある。例えば、透過型液晶表示装置はアクティブマトリクス基板（ＴＦＴを配置する側の基板）の裏側にバックライトを配設し、表示装置を透過する光を見ることで画像を認識するものである。また、反射型液晶表示装置はアクティブマトリクス基板の表面側から入射した光をアクティブマトリクス基板に配置される画素電極で反射し、その反射光を見ることで画像を認識するものである。
【０１７８】
透過型表示装置と反射型表示装置とでＴＦＴ構造に大きな差異がないが、画素電極を形成する材料が異なる点に特徴がある。例えば、透過型表示装置を作製する場合、図１４（Ａ）における画素電極１４１１としてＩＴＯ等の透明電極を使用すれば良い。また、反射型表示装置とする場合には、画素電極１４１１として反射効率の高い不透明電極を使用すれば良い。
【０１７９】
この様に、多少ＴＦＴ構造を変化させれば、本発明は透過型表示装置にも反射型表示装置にも適用できる。特に、反射型表示装置は開口率を問題としないため、透過型表示装置に比べて設計自由度が広がるという利点を有する。例えば透過型液晶表示装置において画素領域は殆ど画像表示領域１４１４の様に光を透過する窓部分で構成されているが、反射型液晶表示装置の場合にはその様な画像表示領域の裏側に別の回路を形成することが可能であるため集積度をより高めることができる。
【０１８０】
【実施例９】
本実施例では、本発明を適用しうる半導体装置の一例として実施例８で示した様な電気光学装置を用いた応用製品について図１６を用いて説明する。
【０１８１】
本発明を利用した半導体装置としては（デジタル）ビデオカメラ、（デジタル）スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。
【０１８２】
図１６（Ａ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明を表示装置２００５に適用して表示コントロール回路や演算回路等を組み込むことでカード型モバイルコンピュータを実現しうる。
【０１８３】
図１６（Ｂ）はヘッドマウントディスプレイであり、本体２１０１、表示装置２１０２、バンド部２１０３で構成される。本発明を表示装置２１０２に適用することで大幅に装置の小型化が図れる。
【０１８４】
図１６（Ｃ）はカーナビゲーションシステムであり、本体２２０１、表示装置２２０２、操作スイッチ２２０３、アンテナ２２０４で構成される。カーナビゲーションシステムには衛星からの情報が送られるため、信号処理には非常に高い駆動周波数の回路が必要となる。本発明を表示装置２２０２に適用することでカーナビゲーションシステムのさらなる小型化、低価格化が可能となる。
【０１８５】
図１６（Ｄ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明を表示装置２３０４に適用することでデジタル対応の表示モニタを搭載できる。
【０１８６】
図１６（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明を表示装置２４０２に適用することで装置構成が大幅に簡略化されるため、非常に小型な装置を実現しうる。
【０１８７】
以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。また、本発明を適用することでアクティブマトリクス型表示装置自体に様々な機能を持たせることができるため、電気光学装置のサイズが極めて小さくなる。将来的にはシステムディスプレイによってカード化された携帯型電気光学装置となりうる。
【０１８８】
【発明の効果】
まず、本発明を実施する上で極めて重要な第１の発明の構成は、触媒元素を利用して結晶化した結晶シリコン膜に対してハロゲン元素による触媒元素のゲッタリングプロセスを施すことで、極めて特異な結晶構造体を有するシリコン薄膜を得るものである。
【０１８９】
実施例２に示した様な作製工程で形成されるシリコン薄膜を用いたＴＦＴは単結晶シリコンを用いたMOSFETに匹敵するサブスレッショルド係数を有し、高い電界効果移動度を有しているという特徴がある。また、棒状または偏平棒状結晶が複数集合してなる結晶構造体でなるシリコン薄膜は、それ自体に短チャネル効果を抑制する効果があり、ＴＦＴを微細化してもチャネルドープ法等に頼る必要がなく、高耐圧・高速動作特性を実現することができる。
【０１９０】
この様な極めて高い性能、即ち駆動周波数域および動作電圧域の幅広いＴＦＴを用いることで、高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを同一基板上に形成することが可能となる。
【０１９１】
また、第２の発明の構成は、触媒元素の添加方法としてイオン注入法を用いることで所望の位置に所望の成長距離を有する横成長領域を形成できるというものである。この技術により、チャネル長（ゲイト長）が0.25〜0.7 μｍといった極めて微細なＴＦＴで回路を構成する場合においても、回路配置に合わせて適当な大きさの横成長領域を形成できるので容易に素子特性を揃えることができる。
【０１９２】
以上の様な効果を得られたことで、絶縁表面を有する基板上にＴＦＴでもってロジック回路を形成した半導体装置を作製することができる。また、同一基板上に高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを混載したロジック回路、ドライバー回路および画素マトリクス回路を配置したロジック回路内蔵型の半導体装置をも実現することができる。
【０１９３】
本発明の半導体装置は画素マトリクス回路やドライバー回路以外に、表示コントロール回路、メモリ回路、究極的には演算回路をも含みうるロジック回路を搭載するため、極めて多機能性、携帯性に優れたシステムディスプレイとして機能する。また、高周波駆動回路は動作電圧が必要以上に大きくならない様に設計されるので、低消費電力性にも優れたものとなる。
【０１９４】
さらに、その様な半導体装置を、例えば液晶表示装置やそれを表示モニタとして利用した応用製品に適用することで、極めて小型かつ軽量で、安価な製品を提供することが可能である。
【図面の簡単な説明】
【図１】 システムディスプレイの上面図。
【図２】 イオン注入工程を説明するための図。
【図３】 発明の第２の構成を説明するための図。
【図４】 オペアンプ回路の構造および回路構成を示す図。
【図５】 ＣＭＯＳ回路および画素ＴＦＴの作製工程を示す図。
【図６】 ＣＭＯＳ回路および画素ＴＦＴの作製工程を示す図。
【図７】 ＣＭＯＳ回路および画素ＴＦＴの作製工程を示す図。
【図８】 特異な結晶構造体を説明するための写真。
【図９】 リングオシレータの周波数特性を示す図。
【図１０】 リングオシレータの出力スペクトルを示す写真。
【図１１】 シフトレジスタの出力パルスを示す写真。
【図１２】 周波数とパルス幅の関係を示す図。
【図１３】 スケーリング則を説明するための図。
【図１４】 画素領域の構成および構造を説明するための図。
【図１５】 ＣＭＯＳ回路の構造を示す図。
【図１６】 応用製品を例示するための図。
【図１７】 結晶粒界の格子状態を説明するための写真。
【符号の説明】
１０１ 基板
１０２ 画素マトリクス回路
１０３ ソース線ドライバー回路
１０４ ゲイト線ドライバー回路
１０５ ロジック回路
１０６、１０７ ソース線
１０８、１０９ ゲイト線
１１０ 画素領域
１１１ 画素ＴＦＴ
１１２ 液晶セル
１１３ 補助容量
１１４ 位相比較器
１１５ ＬＰＦ
１１６ 電圧制御型発振器
１１７ 分周器
１１８ 水平走査用発振器
１１９ 垂直走査用発振器
１２０ Ｄ／Ａコンバータ
１２１ アナログ信号の入力端子
１２２ ビット信号の入力端子
１２３ 水平走査用同期信号の入力端子
１２４ 垂直走査用同期信号の入力端子
【発明が属する技術分野】
本明細書で開示する発明は、絶縁表面を有する基板上に形成された薄膜トランジスタ（ＴＦＴ）で構成される半導体装置およびその作製方法に関する。その様な半導体装置にはＩＣ、ＬＳＩ、電気光学装置などが含まれ、特に電気光学装置に本発明を適用することは有効である。
【０００２】
【従来の技術】
近年、非晶質シリコン薄膜（アモルファスシリコン膜：ａ−Ｓｉ膜））を利用したＴＦＴに代わって多結晶シリコン薄膜（ポリシリコン膜：ｐ−Ｓｉ膜）を利用したＴＦＴで構成される半導体装置の研究が進んでいる。特に、半導体装置を基板上に集積化したアクティブマトリクス型表示装置の開発研究が目覚ましく、これはＰＣモニター、ビデオカメラ、プロジェクション等の表示装置としての需要が高まったことによる。
【０００３】
その様なアクティブマトリクス型表示装置としては米国特許第５２５０９３１号（Misawa et al. ）に開示される内容が知られている。ところが、最近ではさらに付加価値が求められ、従来外付けＩＣに頼っていたロジック回路（表示コントロール回路や演算回路などの信号処理回路）を、ＴＦＴでもって同一基板上に搭載するＳＯＰ（システム・オン・パネル）構想が提案されている。
【０００４】
また、従来のＩＣやＶＬＳＩそのものをＴＦＴで作製する研究も進められている。なぜならばＴＦＴは絶縁基板上に形成されるため寄生容量が極めて小さい特徴を有し、単結晶シリコン上の形成したＦＥＴよりも高速動作性に有利と言えるからである。
【０００５】
しかしながら、その構想を実現しうるＴＦＴを形成する技術は未だに確立されていない。その理由は、現在利用されているポリシリコン膜（いわゆる高温ポリシリコン膜および低温ポリシリコン膜を含む）では、高周波駆動を必要とする回路を構成するだけの性能を有するＴＦＴを得ることが困難だからである。
【０００６】
ＴＦＴの動作速度の向上はＴＦＴサイズを小さくすることで一応の対処はできるが、チャネル長（またはゲイト長）の縮小は短チャネル効果を招き、ドレイン耐圧の低下等の不具合が生じる。従って、従来のシリコン薄膜を用いたＴＦＴの場合、スケーリング則による動作速度の向上にも限界がきており、信頼性の問題からこれ以上動作速度を上げることは困難である。また、シリコン薄膜には結晶粒と結晶粒界（グレインバンダリ）が不規則に存在し、結晶粒界がＴＦＴ特性に大きく影響してバラツキを生じるといった問題もある。
【０００７】
【発明が解決しようとする課題】
本発明は以上の様な問題点を克服し、絶縁表面を有する基板上に形成されたＴＦＴで構成した半導体装置およびその作製方法を提供することを課題とする。特に、ＴＦＴで構成するロジック回路を搭載し、機能的にシステム化された電気光学装置（本明細書中ではシステムディスプレイと呼ぶ）およびその作製方法を提供することを課題とする。
【０００８】
なお、半導体装置とは半導体を利用して機能する装置全般を指し、広義的にはＩＧＦＥＴ、ＴＦＴ、ＩＣ、電気光学装置およびそれらの応用製品などは全て半導体装置の範疇に含まれているものとする。
【０００９】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される電気光学装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴのチャネル形成領域は、回路が要求する特性に応じて異なる成長距離を有する横成長領域からなることを特徴とする。
【００１０】
また、他の発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される電気光学装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴのチャネル形成領域は、回路が要求する特性に応じて異なる成長距離を有する横成長領域からなり、
前記ロジック回路および／またはドライバー回路を構成するＴＦＴのチャネル形成領域となる横成長領域の成長距離は、前記画素マトリクス回路を構成するＴＦＴのチャネル形成領域となる横成長領域の成長距離よりも短いことを特徴とする。
【００１１】
また、他の発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される電気光学装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴのチャネル形成領域は、回路が要求する特性に応じて異なる成長距離を有する横成長領域からなり、
前記複数のＴＦＴのチャネル長と前記横成長領域の成長距離との間には相関関係があることを特徴とする。
【００１２】
また、他の発明の構成は、
画素マトリクス回路、ドライバー回路およびロジック回路とを同一基板上に配置して構成される半導体装置において、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、結晶シリコン膜を活性層とし、かつ、サブスレッショルド係数が60〜100mV/decadeである複数のＴＦＴを含み、
それぞれの前記回路に含まれる前記複数のＴＦＴの少なくともチャネル形成領域はストライプ状の複数の結晶領域からなり、
前記ストライプ状の複数の結晶領域の内部において隣あった結晶領域の境界の全てまたは実質的に全てにおいて、前記複数の結晶領域の各原子同士が格子欠陥を形成せずに連続して配設されていることを特徴とする。
【００１３】
また、他の発明の構成は、
絶縁表面を有する基板上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜に対して選択的にシリコン膜の結晶化を助長する触媒元素を添加する工程と、
加熱処理により前記触媒元素の添加領域を起点として前記非晶質シリコン膜を結晶化させ、結晶シリコン膜でなる横成長領域を形成する工程と、
少なくともチャネル形成領域が前記横成長領域のみで構成される活性層を形成する工程と、
前記活性層上に酸化珪素膜を形成する工程と、
ハロゲン元素を含む雰囲気中で加熱処理し、前記活性層中の前記触媒元素の除去と前記活性層の熱酸化とを行う工程と、
を少なくとも有する電気光学装置の作製方法において、
前記触媒元素を添加する工程はイオン注入法またはプラズマドーピング法により行われ、同一基板上の少なくとも１ヶ所は他の添加領域とは異なる濃度で触媒元素を添加することを特徴とする。
【００１４】
また、他の発明の構成は、
絶縁表面を有する基板上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜に対して選択的にシリコン膜の結晶化を助長する触媒元素を添加する工程と、
加熱処理により前記触媒元素の添加領域を起点として前記非晶質シリコン膜を結晶化させ、結晶シリコン膜でなる横成長領域を形成する工程と、
少なくともチャネル形成領域が前記横成長領域のみで構成される活性層を形成する工程と、
前記活性層上に酸化珪素膜を形成する工程と、
ハロゲン元素を含む雰囲気中で加熱処理し、前記活性層中の前記触媒元素の除去と前記活性層の熱酸化とを行う工程と、
を少なくとも有する電気光学装置の作製方法において、
前記触媒元素を添加する工程はイオン注入法またはプラズマドーピング法により、同一基板上に前記活性層のチャネル長に応じて異なる濃度で前記触媒元素を添加することを特徴とする。
【００１５】
【実施例１】
図１に示すのは、本発明による半導体装置の一実施例であり、システムディスプレイのブロック図である。本発明のシステムディスプレイは基板１０１上に画素マトリクス回路１０２、ソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４およびロジック回路１０５を一体形成して構成される。なお、本実施例ではアクティブマトリクス型液晶表示装置を例とする。
【００１６】
なお、本実施例に示す回路構成は単に一実施例を示すものであり、回路構成をこれに限定するものではない。本発明の要点は、同一基板上にロジック回路１０５を搭載していることであり、上記画素マトリクス回路１０２、ソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４、ロジック回路１０５といった各種回路の構成は回路設計の必要に応じて決定すれば良い。
【００１７】
図１において、ソース線ドライバー回路１０３は主としてシフトレジスタ、レベルシフタ、バッファ、ラッチ回路等で構成され、ゲイト線ドライバー回路１０４は主としてシフトレジスタ、マルチプレクサ、レベルシフタ、バッファ等で構成されている。勿論、シフトレジスタを同一機能を有する回路、例えばカウンタ及びデコーダで代用する構成としても構わない。また、図１はデジタル対応の回路構成を示しているが、アナログ対応ならばソース線ドライバー回路１０３にはサンプルホールド回路などが含まれる。
【００１８】
なお、これらソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４に含まれる各種回路は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ構造でなるインバータ回路を基本単位として構成される。勿論、片極性の回路でも良いが、低消費電力の観点からＣＭＯＳ構造によるスタティック型又はダイナミック型回路が適している。
【００１９】
また、画素マトリクス回路１０２は、ソース線ドライバー回路１０３に接続される複数のソース線１０６、１０７及びゲイト線ドライバー回路１０４に接続される複数のゲイト線１０８、１０９とで囲まれた複数の画素領域１１０がマトリクス状に配置されて構成される。
【００２０】
そして、複数の画素領域１１０は画素ＴＦＴ１１１、液晶セル１１２、補助容量１１３を含んで構成されている。なお、図示されていないが、液晶セル１１２は画素電極および対向電極とその間に挟持された液晶とで構成される。
【００２１】
次に、ロジック回路１０５は、ソース線ドライバー回路１０３及びゲイト線ドライバー回路１０４を駆動するためのスタートパルスやクロック信号等の処理、画素マトリクス回路１０２に画像を表示させるためのビデオ信号の処理等の様に、画像表示を行うに必要な信号処理を行うために必要な回路全般を指す。
【００２２】
図１に示す実施例においてロジック回路１０５は、位相比較器１１４、ＬＰＦ（Low Pass Filter ）１１５、ＶＣＯ（電圧制御型発振器）１１６、分周器１１７、ソース線ドライバー用（水平走査用）発振器１１８、ゲイト線ドライバー用（垂直走査用）発振器１１９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）１２０を含んで構成される。
【００２３】
なお、本発明者らはここで図示されない他のロジック回路、例えばイメージセンサやＣＣＤから送られてくる信号の入出力を行うＩ／Ｏポート、アンプ系回路（差動アンプ、オペアンプ、コンパレーター等）、Ａ／Ｄコンバータ、データを格納するメモリ（ＲＡＭやＲＯＭ）、究極的には演算回路までもモノシリックに搭載し、ＣＰＵ（中央演算処理装置）としての機能を備えたシステムディスプレイをも実現しうると考えている。
【００２４】
また、１２１はデジタル階調信号に応じたアナログ信号の入力端子、１２２はデジタル階調信号を選択するためのビット信号の入力端子、１２３は水平走査用同期信号の入力端子、１２４は垂直走査用同期信号の入力端子である。勿論、これらのアナログ信号、ビット信号、同期信号を形成する発振回路をも基板上に組み込んでしまえば入力端子は必要なくなる。
【００２５】
この様なシステムディスプレイは絶縁表面を有する基板上にＴＦＴでもって作製するため、従来の単結晶シリコン上に作製したＦＥＴよりも寄生容量が小さいという利点がある。この事はＴＦＴの動作速度を速める上で好ましい。また、シリコン薄膜を用いた島状半導体層を活性層とするため、素子間分離が容易であり、活性層へ添加するリンやボロンの濃度制御が簡便である。
【００２６】
〔発明の第１の構成について〕
図１に示すシステムディスプレイを実現するためには、本発明者らが発明した特異な結晶構造体でなる結晶シリコン膜を利用したＴＦＴを用いることが必要不可欠である。そこで、以下にその特異な結晶構造体の特徴およびそれを用いて構成されるＴＦＴの特徴について説明する。
【００２７】
（特異な結晶構造体の特徴）
図８に特異な結晶構造体でなる結晶シリコン膜を２５万倍に拡大したＴＥＭ写真を示す。図８に示す様に、本発明者らの発明した結晶シリコン膜は以下に示す様な特徴を有している。
（１）結晶格子の構造がほぼ特定方向に連続的に連なっている。
（２）細い棒状（または柱状）結晶或いは細い偏平棒状結晶に成長している。（３）複数の棒状または偏平棒状結晶は互いに平行またはほぼ平行に、かつ、方向性をもって成長している。
【００２８】
図８に示す写真を見ると、例えば左下から右上への斜め方向に0.15μｍ程度の幅の細い棒状結晶が延びており、両幅端縁には明確な境界（結晶粒界）が確認できる（写真に見られる線状等の濃淡は結晶面の向きの違いによる）。また、複数の棒状結晶が互いに概略平行な方向に結晶成長していることから、複数の結晶粒界もほぼ平行に延びていることが確認できる。この結晶粒界はキャリア（電子または正孔）にとってエネルギー障壁となるため、キャリアは優先的に棒状結晶の内部のみを移動すると考えられる。
【００２９】
なお、後に詳細に説明するが、この結晶構造体はハロゲン元素を含む700 ℃を超える温度での加熱処理によって著しく結晶性が改善され、かつ、触媒元素が問題とならない程度までゲッタリング除去されている。そのため、棒状結晶の内部は結晶格子が連続的に連なり、キャリアにとって実質的に単結晶と見なせる領域となっていると考えられる。そのため、キャリアの移動を妨げる不純物散乱が非常に少ないことも特徴である。
【００３０】
また、ＴＦＴの活性層を形成する際に、キャリアの移動する方向と結晶粒界の延在する方向とを一致させる様に設計することでキャリアの移動度は大幅に向上する。これは、キャリアの移動方向が結晶粒界によって特定の一方向に規定されるため、キャリア同士の衝突による散乱が極めて少なくなるからである。この様に、特異な結晶構造体でなる結晶シリコン膜を活性層とした場合、その活性層はキャリアの挙動にとって異方性を有していると言える。
【００３１】
また、特異な結晶構造体の特徴として、棒状または偏平棒状結晶同士の結晶粒界（境界）において格子が連続的に接合されている点を挙げることができる。その様子を図１７を用いて説明する。
【００３２】
図１７（Ａ）は特異な結晶構造体でなる結晶シリコン膜において、棒状または偏平棒状結晶同士の結晶粒界を拡大したＨＲＴＥＭ（High Resolution ＴＥＭ）写真である。ＨＲＴＥＭによる分析は結晶の格子像観察に用いられる。本発明者らは結晶粒界における格子像観察を行った結果、次の様な知見を得た。
【００３３】
図１７（Ａ）に示したＨＲＴＥＭ写真では中央の上から下に向かってに見られる境界（結晶粒界）において、互いに隣あった結晶領域が整合性よく連続的に接合していることが確認できる。また、図１７（Ｂ）は図１７（Ａ）の構造を模式的に簡略化して表したものである。図１７（Ｂ）に示す様に方向性の異なる格子像が結晶粒界において衝突しているが、境界において異なる結晶領域を構成する各原子同士が１対１に対応しているため、不対結合手（ダングリングボンド）の様な格子欠陥を形成していないことを意味している。
【００３４】
なお、結晶シリコン膜は棒状または偏平棒状結晶が複数集合してなるが、その全てまたは実質的に全ての結晶粒界において図１７（Ａ）に示した様な構造が形成されていると考えられる。ここで実質的に全てとは、仮にシリコン原子の不対結合手が存在したとしても、その部分は水素またはハロゲン元素によって中和（終端）されているため格子欠陥とならないことを意味している。
【００３５】
一方、参考として別の結晶構造体でなる結晶シリコン膜（いわゆる高温ポリシリコンと呼ばれる膜）のＨＲＴＥＭ写真を図１７（Ｃ）に示す。また、その模式図を図１７（Ｄ）に示す。
【００３６】
図１７（Ｃ）では、中央に見える結晶粒界において左側の結晶領域の格子像と右側の結晶領域の格子像とが無秩序に接合されていることが確認できる。即ち、図１７（Ｄ）に示す様に、各原子同士が１対１に対応していないため、余った結合手が不対結合手１７０１、１７０２となって存在する。そのため、結晶粒界にはキャリアのとって多くのトラップが存在する。
【００３７】
以上の様に、本発明者らによる特異な結晶構造体でなる結晶シリコン膜は従来の結晶シリコン膜とは全く異なる接合構造を有しており、結晶粒界でありながらキャリアの再結合中心にはならないという特徴を持つ。
【００３８】
（特異な結晶構造体を用いたＴＦＴの特徴）
上記結晶構造体でなる結晶シリコン膜を活性層として作製したＴＦＴの電気特性を市販のトランジスタ特性測定器（ヒューレットパッカード社製：型番４１４５Ｂ）にて測定したところ、次の様な結果が得られた。
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）を示すパラメータであるサブスレッショルド係数が、Ｎ型ＴＦＴおよびＰ型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。なお、このデータ値は単結晶シリコンを用いた絶縁ゲイト型電界効果トランジスタ（ＩＧＦＥＴ）の場合とほぼ同等である。
（２）ＴＦＴの動作速度の速さを示すパラメータである電界効果移動度（μFE）が、Ｎ型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐ型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。この事は従来のＴＦＴよりも３倍以上の動作速度を有していることを意味している。
（３）ＴＦＴの駆動電圧の目安となるパラメータであるしきい値電圧（Ｖth）が、Ｎ型ＴＦＴで-0.5〜1.5 Ｖ、Ｐ型ＴＦＴで-1.5〜0.5 Ｖと小さい。この事は小さい電源電圧で駆動して消費電力を小さくできることを意味している。
【００３９】
以上の様に、上記結晶構造体で構成されるＴＦＴは極めて優れたスイッチング特性および高速動作特性を有している。また、特異な結晶構造体に起因して短チャネル効果の影響を受けにくいという特徴がある。その事について以下に説明する。
【００４０】
従来、ＩＣの世界ではスケーリング則に従ってデバイスサイズの縮小が行われ、回路の集積度とデバイス素子の特性向上が図られてきた。しかし、チャネル長（チャネル形成領域のキャリアが移動する方向における距離）が１μｍ以下となる様なサブミクロン領域では短チャネル効果が顕在化し、スケーリング則による素子特性の向上にも限界がきている。短チャネル効果に関する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸善；1986」に詳しい。
【００４１】
例えば、短チャネル効果が起こるとドレイン耐圧が低下して素子の劣化が著しくなる。そのため、チャネルドープ法などの工夫により短チャネル効果の抑制が行われてきたが、チャネル形成領域に均一に添加された不純物がキャリアの移動を阻害し、トランジスタの動作速度を低下させてしまっていた。
【００４２】
しかしながら、特異な結晶構造体で構成されるＴＦＴはチャネル長が 0.6μｍと短い場合においても、極めて高い動作速度と高いドレイン耐圧とを同時に有し、加速試験による評価で信頼性の高いＴＦＴであることが確認されている。
【００４３】
本発明者らは、特異な結晶構造体で構成されるＴＦＴのドレイン耐圧が高い理由として結晶粒界が効果的に機能していると推察している。即ち、チャネル形成領域においてチャネル長方向（ソースからドレインに向かってキャリアが移動する方向と定義する）とほぼ平行に延在する結晶粒界によるエネルギー障壁が、ドレイン領域からの空乏層の広がりを効果的に抑制し、パンチスルーによるドレイン耐圧の低下を効果的に抑制していると推測した。
【００４４】
即ち、従来のシリコン薄膜を用いたＴＦＴならば短チャネル効果の影響が顕在化する様な状態、即ちチャネル長が極めて小さい（0.01〜2 μｍ）場合においても、特異な結晶構造体であるが故に空乏層の広がりを抑制することができるので短チャネル効果を効果的に抑制できると考えられる。
【００４５】
また、上述の様に人為的な工夫（チャネルドープ技術など）を加えることなく短チャネル効果を抑制することができるため、チャネル形成領域として真性または実質的に真性な半導体膜を利用できる。この事はＴＦＴの動作速度を高める上で最も重要な要素の一つである。
【００４６】
なお、真性または実質的に真性であるとは以下の条件のうち、少なくとも一つを満たすことを意味している。
▲１▼ シリコン膜の活性化エネルギーがほぼ1/2 （フェルミレベルが禁制体のほぼ中央に位置する) である。
▲２▼ スピン密度よりも不純物濃度が低い領域である。
▲３▼ 意図的に不純物を添加してないアンドープ（undope）またはイントリンシック（intrinsic ）な領域である。
【００４７】
また、前述の様に結晶粒界によってドレイン側の空乏層の広がりが抑制されるため、ＴＦＴの空乏層容量が大幅に減少する。ここで、前述のサブスレッショルド係数（Ｓ値）は次の近似式で表される。
ｌｎ１０・ｋＴ／ｑ［１＋（Ｃｄ＋Ｃｉｔ）／Ｃｏｘ］
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃoxはゲイト酸化膜容量である。
【００４８】
特異な結晶構造体で構成されるＴＦＴが前述の様に極めて小さいサブスレッショルド係数を有している事実、および界面準位が非常に小さいという事実（この理由は実施例で説明する）は、空乏層容量Ｃｄが小さいという上述の推察が正しいことを裏付けているものと考えられる。
【００４９】
以上は本発明者らが実際に得た特異な結晶構造体でなる結晶シリコン膜と、それを用いて実際に試作したＴＦＴの電気特性を結びつけた推察に他ならない。しかしながら、実験データは事実であり、従来のシリコン薄膜を用いたＴＦＴとはまるで異なる優れた性能を有することも事実である。
【００５０】
（上記ＴＦＴで構成した回路の特徴）
さらに、本発明者らが上記特異な結晶構造体で構成されるＴＦＴを用いて作製したリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【００５１】
上記リングオシレータの電源電圧５Ｖの時の発振周波数をスペクトロアナライザーで測定した結果を図９に示す。図９において、横軸は電源電圧（ＶDD）、縦軸は発振周波数（ｆosc ）である。図９が示す様に、ゲイト絶縁膜が30nmのＴＦＴを用いた場合において、１ＧＨｚ以上の発振周波数を実現している。
【００５２】
図１０に示すのは1.04ＧＨｚの発振周波数を得た際のスペクトロアナライザーの出力スペクトルの様子である。横軸は 1〜1.1 ＧＨｚまでの周波数であり、縦軸はログスケールでとった電圧（出力振幅）である。図１０に明らかな様に、 1.04 ＧＨｚのところで出力スペクトルのピークが現れている。なお、出力スペクトルがテールを引いているのは装置の分解能によるものであり、実験結果に影響するものではない。
【００５３】
また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して10〜100 ＭＨｚの動作周波数で駆動した際の出力パルスを確認し、シフトレジスタの動作性能を調べた。図１１に示すオシロスコープの画面（上側がクロックパルス、下側が出力パルスを示す）は、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、動作周波数100 ＭＨｚ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路の出力パルスを表している。
【００５４】
本発明者らが確認した結果、図１２に示す様に出力パルス幅ｔの逆数（縦軸）と動作周波数（横軸）とは比例関係にあり、単独で100 ＭＨｚもの高周波駆動が可能で、かつ、出力パルスが殆どなまりのない理想状態で得られる極めて高性能なシフトレジスタであることが判明した。なお、実験は多少回路構成の異なる２種類のシフトレジスタを用いたのでそれぞれをシフトレジスタ１およびシフトレジスタ２とした。
【００５５】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、特異な結晶構造体で構成されるＴＦＴが単結晶シリコンを利用したＩＧＦＥＴに匹敵する、若しくはそれ以上の性能を有していることを示している。
【００５６】
それを裏付ける証拠として次の様なデータがある。図１３に示すデータは横軸に電源電圧（ＶDD）、縦軸にＦ／Ｏ＝１（ファンアウト比が１）のインバータの１段当たりの遅延時間（τpd）をとったグラフである（ロジックＬＳＩ技術の革新，前口賢二他，ｐ１０８，株式会社サイエンスフォーラム，1995）。図中の様々な曲線（点線で示されるもの）は、単結晶シリコンを利用したＦＥＴを様々なデザインルールで作製した時のデータであり、いわゆるスケーリング則を示している。
【００５７】
この図に上述のリングオシレータを用いて得たインバータの遅延時間と電源電圧との関係を当てはめると、図１３において実線で示される曲線となる。注目すべきはチャネル長が 0.5μｍ、ゲイト絶縁膜の膜厚（ｔOX）が１１nmのＩＧＦＥＴで作製したインバータよりも、チャネル長が 0.6μｍ、ゲイト絶縁膜の膜厚が３０nmのＴＦＴで作製したインバータの方が優れた性能を有している点である。
【００５８】
この事は本発明者らが発明した特異な結晶構造体で構成されるＴＦＴがＩＧＦＥＴよりも優れた性能を有していることを如実に示している。例えば、上記ＴＦＴを構成するゲイト絶縁膜の膜厚をＩＧＦＥＴの３倍以上としても、性能的に同等もしくはそれ以上のものが得られるのである。即ち、特異な結晶構造体で構成されるＴＦＴは一般的なＩＧＦＥＴよりも優れた絶縁耐圧を有している。
【００５９】
また同時に、特異な結晶構造体で構成されるＴＦＴがスケーリング則に従って微細化されればさらに高い性能を実現することが可能である。これは、前述の様に特異な結晶構造に起因して短チャネル効果の影響を受けにくいために可能なのであり、例えば図１３に示したリングオシレータを0.2 μｍルールで作製すればスケーリング則によると９ＧＨｚの動作周波数を実現しうると予想される（動作周波数ｆがチャネル長Ｌの二乗に反比例するため）。
【００６０】
また、実線で示される曲線（第１の発明の構成を利用したインバータ）は他の点線で示される曲線（通常のＩＧＦＥＴを利用したインバータ）よりも低電圧側でスロープ（傾き）が緩やかであり、低電圧側での特性に特に優位性を持っていると言える。
【００６１】
以上に示した様に、本発明者らが発明した特異な結晶構造体で構成されるＴＦＴは極めて優れた特性を有し、そのＴＦＴを用いて構成した回路は１０ＧＨｚ以上の高速動作を実現しうる全く新しいデバイス素子である。そして、以上に示してきた様なＴＦＴを得ることで、初めてロジック回路を搭載したシステムディスプレイの実現が可能となったのである。
【００６２】
〔発明の第２の構成について〕
本発明者らは、さらにシステムディスプレイの集積度の向上およびＴＦＴ特性のバラツキの低減を図るための工夫を施している。ここではその発明の構成について以下に説明することとする。
【００６３】
（触媒元素の添加方法について）
上述の特異な結晶構造体でなる結晶シリコン膜は非晶質シリコン膜に対して結晶化を助長する金属元素を添加して形成される。本発明者らは、非晶質シリコン膜を結晶シリコン膜に変成させるための手段として特開平8-78329 号公報記載の技術を開示している。同公報記載の技術は、結晶化を助長する触媒元素（ニッケル、コバルト等）を非晶質シリコン膜に対して選択的に添加し、そこを起点として基板面とほぼ平行方向に結晶化させ、その横方向の結晶化領域（以下、横成長領域と呼ぶ）のみをＴＦＴの活性層として利用するものである。
【００６４】
なお、前述の特異な結晶構造体の構造（棒状または偏平棒状結晶の集合体でなる構造）はこの様な横成長領域の結晶化形態に起因するものである。従って、横成長領域は棒状または偏平棒状結晶の集合体またはストライプ状に配設された複数の結晶領域の集合体であると言える。
【００６５】
しかしながら、図１に示すシステムディスプレイを実現する場合、同公報記載の技術をそのまま利用したのでは触媒元素の添加領域による回路設計上の制約が顕在化してしまう。例えば、同公報では溶液をスピンコートするため添加領域の幅を少なくとも20μｍ以上とする必要がある。添加領域は触媒元素が高濃度に存在するため活性層として利用できないため、添加領域のスペースがそのまま回路設計上のデッドスペースとなってしまう。
【００６６】
また、▲１▼添加領域の幅に制約があること、▲２▼添加領域には同一濃度の触媒元素が添加されること、により同一基板上に形成される横成長領域は全て同じ成長距離を有し、600 ℃の熱結晶化条件では50〜150 μｍ前後の横成長領域が形成されることになる。即ち、微細な回路構成を有する領域では１つの横成長領域に複数のＴＦＴが形成されてしまうことになる。
【００６７】
この事は図１に示すシステムディスプレイを実現する上で大きな障害となる。基本的に高周波駆動を行わせる必要のあるＴＦＴやアナログ信号を取り扱うＴＦＴは極力特性が均一であることが望ましい。ところが、同一の横成長領域内であってもその位置によって結晶性が多少異なる場合があるため、１つの横成長領域に複数のＴＦＴを作製するとその位置によってＴＦＴの特性に差異が現れてしまうのである。
【００６８】
以上を鑑みて、本発明者らは本発明のシステムディスプレイを実現する上で顕在化したこの問題点を解決する手段として、触媒元素の添加方法をイオンプランテーション法（イオン注入法）によることを提案している。ここで、イオン注入法を用いて触媒元素を添加する方法およびその利点について図２を用いて説明する。
【００６９】
図２において、２０１は基板（ガラス基板または石英基板を含む）、２０２は酸化珪素膜でなる下地膜、２０３は非晶質珪素膜、２０４はバッファ層となる酸化珪素膜である。また、２０５はレジストマスクであり、触媒元素を添加する領域のみを除去しておく。レジストマスクの露光はエキシマレーザーを用いた露光法や電子ビームを用いた露光法などを用いることが好ましい。
【００７０】
これらの露光法は極めて微細なパターン形成が可能となるので 0.01 〜1.0 μｍ（代表的には 0.1〜0.35μｍ）のスリット幅で触媒元素の添加領域を形成することができる。また、電子ビーム等で直接レジストパターンを描画すれば、添加領域の形状の自由度も大幅に広がる。
【００７１】
そして、図２の左の図に示す様に、非晶質珪素膜２０３中にイオンプロファイル２０７のピーク値がくる様にしてイオンを添加する。そのため、非晶質珪素膜２０３中には所定の濃度（好ましくは 3×1019〜 1.5×1021atoms/cm3 ）で触媒元素が添加された領域２０６が形成される。
【００７２】
なお、イオンの添加方法は、質量分離を行うイオン注入法以外に質量分離を行わないプラズマドーピング法（イオンドーピング等）によることもできるが、触媒元素のみを添加できる点でイオン注入法の方が有利である。
【００７３】
また、図２に示す構成ではバッファ層２０４で非晶質珪素膜２０３を覆い、バッファ層２０４を通過した触媒元素のみを利用する。そのため、イオン注入時のイオンの衝突によるダメージが非晶質珪素膜２０３に対して直接届かないという利点が得られる。
【００７４】
また、イオンプロファイル２０７のピーク値付近のみを利用するので、イオン注入の条件を最適化することで触媒元素の添加量を再現性良く制御できる。即ち、横成長領域の成長距離は添加する触媒元素の濃度によって変化するため、イオン注入法を用いることで横方向への成長距離を容易に制御することができる。
【００７５】
この事は、所望の位置に所望の広さで横成長領域を形成することができることを意味している。即ち、ＴＦＴサイズ（チャネル形成領域の長さ）を考慮して必要十分な広さの横成長領域を形成することができる。
【００７６】
（第２の構成の概要）
上述の手段によれば、図３（Ａ）に示す様に、同一基板上において異なる成長距離の横成長領域を形成することが可能となる。図３（Ａ）において、３０１は図１に示す様なシステムディスプレイの簡略図であり、３０２は画素マトリクス回路、３０３、３０４はドライバー回路、３０５はロジック回路である。
【００７７】
画素マトリクス回路３０２を構成するＴＦＴ（画素ＴＦＴ）は高耐圧特性を要求されるため、チャネル長（ゲイト長）を長くする（代表的には２〜２０μｍ）などの工夫が施される。従って、３０６に示される様に横成長領域の成長距離Ｘ1 は画素ＴＦＴの活性層３０７の長さ以上とする様に設計する。この時、添加領域３０８に添加される触媒元素の濃度ｎ1 は、添加濃度と成長量の関係を実験的に求めて調節すれば良い。
【００７８】
一方、ロジック回路３０５を構成するＴＦＴ（ロジックＴＦＴ）は高速動作特性を要求されるため、チャネル長を短くする（代表的には0.25〜0.7 μｍ）などの工夫が施される。従って、３０９に示される様に横成長領域の成長距離Ｘ2 はロジックＴＦＴの活性層３１０の長さに合わせて調節すれば良い。なお、この時、添加領域３１１の触媒元素の濃度をｎ2 とする。
【００７９】
以上の様に、図３（Ａ）の場合には異なる成長距離Ｘ1 、Ｘ2 を有する横成長領域が同一基板上に存在する。この場合、Ｘ1 ＞Ｘ2 である。また、成長距離Ｘ1 、Ｘ2 を有する横成長領域はそれぞれ異なる触媒元素濃度ｎ1 、ｎ2 の添加領域から成長した領域である。この場合、ｎ1 ＞ｎ2 の関係がある。即ち、この構成は添加領域に存在する触媒元素の濃度が高いほど横成長領域の成長距離が長くなるという現象を利用したものである。
【００８０】
この様に、同一形状の添加領域であってもそこに添加される触媒元素の濃度を調節することで所望の幅の横成長領域を形成できる。即ち、回路が要求する特性に応じてチャネル長を変えた場合に、チャネル長に合わせて異なる成長距離を有する横成長領域を形成する点が、本発明の第２の構成の要点である。
【００８１】
なお、チャネル長に合わせて成長距離を異ならせるため、チャネル長と横成長領域の成長距離との間には何らかの相関関係がある。例えば、チャネル形成領域が完全に横成長領域内に入る様に、チャネル長（またはチャネル幅）に数μｍの固定マージンを加えた距離が成長距離となる様に触媒元素濃度を調節したり、チャネル長（またはチャネル幅）の２倍の距離が成長距離となる様に調節したりすることも考えられる。この相関関係は成長距離の誤差や活性層形成時のパターニング精度によって変わりうるので一概には言えないが、触媒元素の添加濃度を決定する上で重要である。
【００８２】
また、発明の第２の構成の利点は、特に微細なＴＦＴを作製する領域において必要以上に横成長領域を大きくしないで済む点にある。
【００８３】
例えば、３０９に示されるロジックＴＦＴの活性層を構成する場合、必要以上に横成長領域の幅を長くしてしまうと、他の異なる機能を有する回路にまで横成長領域が広がってしまい、前述の様にＴＦＴ特性のバラツキを招く原因となる。この様にしてＴＦＴ特性のバラツキが引き起こされると、非常に高い周波数で駆動する回路や、差動アンプやオペアンプに様に極めてシビアにＴＦＴ特性の均一性を求められる構成を含む回路を構成する場合に弊害を生じる。
【００８４】
ここでロジック回路の一例としてオペアンプに本発明の第２の構成を適用した例を図４を用いて説明する。図４（Ａ）に示すのはＴｒ１〜Ｔｒ８の８つのＴＦＴを用いて構成されるオペアンプ回路の一例であり、図４（Ｂ）に示す様な回路図で表される。
【００８５】
図４（Ａ）において、４０１は前述の特異な結晶構造体で構成される活性層であり、Ｔｒ１〜Ｔｒ８を構成している。４０２は第１の配線層であり、ＴＦＴのゲイト絶縁膜や出力用の引き出し配線として利用している（なお、図中において同じ柄の配線は全て同一の配線層である）。また、４０３は第２の配線層であり、入力端子、電源端子（ＶDD端子）、ＧＮＤ端子、バイアス端子とＴＦＴとを接続している。そして、４０４〜４０７がイオン注入法により触媒元素が添加された領域である。
【００８６】
この時、図４（Ａ）（または図４（Ｂ））に示すオペアンプはＴｒ４およびＴｒ８（またはＴｒ６およびＴｒ７）でなる差動増幅回路を基本として構成される。差動増幅回路は温度変化や電源電圧の変化があっても２つのＴＦＴに同時に作用するため出力に影響を及ぼさない特徴がある。しかし、そのためには２つのＴＦＴの特性が揃っていることが前提となる。
【００８７】
そのため、例えばＴｒ４とＴｒ８を構成する活性層が触媒元素の添加領域から等しい距離の位置に配置される様に、Ｔｒ４には添加領域４０５、Ｔｒ８には添加領域４０７を配置する様な工夫が施されている。また、Ｔｒ６とＴｒ７を構成する活性層に関しても同様の処置が施されている。
【００８８】
なお、ＴＦＴで構成されるロジック回路は高周波動作を必要とするため、ゲイト長が0.25〜0.7 μｍ程度にまで微細化される。従って、図４（Ａ）に示すオペアンプの回路寸法は 5〜20μｍ程度の大きさとなる。
【００８９】
ところが、特開平8-78329 号公報記載の技術では触媒元素の添加領域が少なくとも20μｍの幅を持つため、ＴＦＴとＴＦＴとの隙間に添加領域を形成することは不可能である。また、横成長領域が必要以上に大きくなるため、上述の様なＴＦＴ特性を揃える様な工夫は不可能である。即ち、この図４（Ａ）に示す構成は、本発明の第２の構成を用いることで成就することが可能なのである。
【００９０】
また、図４（Ａ）に示す様な微細な回路では横成長領域が大きくなりすぎると、周囲の横成長領域にまで干渉するため好ましくない。本発明の第２の構成では触媒元素の濃度を調節することで容易に横成長領域の成長距離を制御することが可能なので、微細な配置構成で添加領域を形成する場合においても、横成長領域の相互干渉を最低限に抑えることができる。
【００９１】
勿論、画素マトリクス回路を構成する画素ＴＦＴの様にゲイト長が長い場合には、触媒元素の添加量を高くして横成長領域の成長距離を長くすることができる。また、ＴＦＴ特性のバラツキを問題としない様な微細な回路の場合には、触媒元素の濃度を高くして広い横成長領域を形成し、一括で複数の活性層を構成することも可能である。
【００９２】
【実施例２】
実施例１の図１で示した様なシステムディスプレイにおいて、ロジック回路１０５やドライバー回路１０３、１０４を構成する回路は、Ｎチャネル型ＴＦＴとＰ型チャネルＴＦＴとを相補的に組み合わせたＣＭＯＳ回路（インバータ回路）を基本構成としている。そして、これらの駆動系回路は 0.1〜2 ＧＨｚ、場合によっては２ＧＨｚ以上の極めて高い駆動周波数を必要とすることがあるため、ゲイト長は0.25〜0.7 μｍにまで微細化される。
【００９３】
また、画素マトリクス回路１０２は液晶表示装置の場合には高い耐圧特性を要求されるのでゲイト長は 2〜20μｍ程度の範囲で形成される。なお、場合によっては実質的にＴＦＴを直列に接続した構成のマルチゲイト型ＴＦＴを用いることもある。
【００９４】
本実施例では、同一基板上において回路が要求する特性に応じて異なるデバイスサイズのＴＦＴを配置するに際し、それぞれのデバイスサイズに対応して異なる成長距離を有する横成長領域を形成し、その領域を利用して特異な結晶構造体でで構成されるＴＦＴを作製する例を示す。ここでは一例として、同一基板上にＣＭＯＳ回路と画素ＴＦＴとを作製する場合の作製工程例を図５〜図７を用いて説明する。
【００９５】
図５（Ａ）において、５０１は石英基板である。石英基板の代わりに表面に0.5 〜5 μｍの厚さの絶縁膜を成膜したセラミックス基板、単結晶シリコンウェハーおよび多結晶シリコンウェハーを用いることもできる。なお、ここでいうシリコンウェハーは太陽電池に使用される様な低級グレードのウェハーで十分であり、石英よりも安価であるので反射型表示装置やＩＣチップの様に透過性基板を用いる必要のない用途に用いる場合に有効である。
【００９６】
５０２は非晶質シリコン膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm（好ましくは15〜45nm）となる様に調節する。成膜は減圧熱ＣＶＤ法またはプラズマＣＶＤ法によれば良い。また、５０３は非晶質シリコン膜５０２を酸化して得られる 5〜50nm程度の薄い酸化膜である。
【００９７】
次に、触媒元素の添加領域を選択するレジストマスク５０４を形成する。レジストマスク５０４は、図２に示した様に0.01〜1 μｍの幅を有するコンタクトホールを有している。このコンタクトホールは、後にＣＭＯＳ回路を構成するＴＦＴの活性層となる横成長領域を形成するためのものである。
【００９８】
そして、非晶質シリコン膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）をイオン注入法により添加する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる。
【００９９】
この時、添加領域５０５には、後に成長距離Ｘ1 の横成長領域を形成できる様に濃度ｎ1 のニッケルが添加される。ｎ1 の値は後の熱結晶化工程の条件によっても異なるので実施者が実験的に決定すれば良い。（図５（Ａ））
【０１００】
次に、レジストマスク５０４を除去した後、再びレジストマスク５０６を形成する。このレジストマスク５０６は、後に画素ＴＦＴの活性層となる横成長領域を形成するためのものである。そして、再びイオン注入法によりニッケルを添加する。この時、添加領域５０７には、後に成長距離Ｘ2 の横成長領域を形成できる様に濃度ｎ2 のニッケルが添加される。ｎ2 の値は前述と同様に実施者が実験的に決定すれば良い。（図５（Ｂ））
【０１０１】
以上の様に、同一基板上の少なくとも１ヶ所は他の添加領域とは異なる濃度で触媒元素が添加されることになる。
【０１０２】
次に、触媒元素の添加工程が終了したら、不活性雰囲気または水素を含む雰囲気中において 500〜700 ℃、代表的には 550〜650 ℃の温度で 4〜8 時間の加熱処理を加えて非晶質シリコン膜５０２の結晶化を行う。結晶化は膜中のニッケル（またはニッケルシリサイド）が核となって進行する。（図５（Ｃ））
【０１０３】
非晶質シリコン膜５０２の結晶化はニッケルを添加した添加領域５０５、５０７から優先的に進行し、基板５０１と概略平行に成長した横成長領域５０８、５０９が形成される。前述の様に、添加領域５０５はニッケル濃度をｎ1 とし、添加領域５０７はニッケル濃度をｎ2 （ｎ1 ＞ｎ2 ）としているので、横成長領域５０８（成長距離Ｘ1 ）と横成長領域５０９（成長距離Ｘ2 ）との間にはＸ1 ＞Ｘ2 の関係がある。即ち、同一基板上の少なくとも１ヶ所は他の横成長領域とは異なる成長距離を有する横成長領域が形成されることになる。
【０１０４】
本発明ではこの横成長領域５０８、５０９のみを結晶シリコン膜として利用する。即ち、添加領域の配置によって横成長領域を形成する位置を自由に設計することができるため、従来のポリシリコン膜の様に結晶粒界がＴＦＴ特性に影響する様なことがない。
【０１０５】
結晶化のための加熱処理が終了したら、パターニングを行い横成長領域のみでなる島状半導体層（活性層）５１０〜５１２を形成する。ここで５１０はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、５１１はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、５１２は画素ＴＦＴを構成するＮチャネル型ＴＦＴの活性層である。（図５（Ｄ））
【０１０６】
なお、図５（Ｄ）に示す状態となっても横成長領域５０８、５０９が存在した痕跡が幾つか残る。例えば、添加領域５０５、５０７はシリサイド化して優先的に消失するため添加領域の存在した直下の下地（この場合は石英）には凹部が形成される。また、横成長領域の端部（結晶化の終点）にも触媒元素が偏析するので、この領域にも下地に凹部が形成される。さらに、添加領域５０５、５０７は触媒元素の添加濃度が異なるので、棒状または偏平棒状結晶の結晶性や形状も添加濃度に応じて異なると考えられる。
【０１０７】
横成長領域でなる結晶シリコン膜で構成される活性層５１０〜５１２を形成したら、活性層５１０〜５１２上に酸化珪素膜でなるゲイト絶縁膜５１３を成膜する。この時、ゲイト絶縁膜５１３の膜厚はＣＭＯＳ回路側（５１４で示される）と画素ＴＦＴ側（５１５で示される）とで異なるものとすることが望ましい。
【０１０８】
なぜならば、ＣＭＯＳ回路は高周波駆動用にゲイト長の短いＴＦＴとなるのでドレイン耐圧が低いことを考慮して動作電圧を低くする必要がある。そのため、ゲイト絶縁膜の膜厚を 2nm以上80nm未満（代表的には50nm）としてしきい値電圧を下げ、動作電圧の低下を図ることが好ましい。また、画素ＴＦＴは動作電圧が高いのでゲイト絶縁膜の膜厚を80nm以上250 nm以下（代表的には120 nm）としてドレイン耐圧を高くする工夫を施すことが有効である。
【０１０９】
同一基板上に異なる膜厚のゲイト絶縁膜を形成するには、マスクを用いて選択的に積層したり、LOCOS 法の如き選択酸化法を用いて特定の活性層に熱酸化膜を形成し、膜厚を厚くするなどの方法を用いれば良い。また、最終的に必要とするゲイト絶縁膜の厚さが50nm以下となる場合、後の熱酸化工程で得られる熱酸化膜のみをゲイト絶縁膜として利用することもできる。
【０１１０】
次に、図５（Ｅ）に示す様に触媒元素（ニッケル）をゲッタリング除去するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理はハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１１１】
ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700 ℃を越える温度で行なうことが好ましい。そのため、本実施例ではこの加熱処理を700 ℃を超える温度で行い、好ましくは800 〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜 6時間、代表的には 0.5〜 1時間とする。
【０１１２】
なお、ここでは酸素（Ｏ2 ）雰囲気中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、950 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層２０９の表面に膜厚と同程度の凹凸が生じてしまうため好ましくない。
【０１１３】
また、上述の酸化性雰囲気中に高濃度の窒素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜の酸化速度を低下させることができる。熱酸化反応を必要以上に進ませずにゲッタリング時間を増やす場合に有効な手段である。
【０１１４】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【０１１５】
この工程においては横成長領域５０８、５０９中に添加されたニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。なお、シリコン膜上の酸化膜５０３やゲッタリングプロセス中に形成される熱酸化膜は非常に薄いので塩化ニッケルの離脱を妨げるブロッキング層とはならない。
【０１１６】
そして、この触媒元素のゲッタリングプロセスにより横成長領域５０８、５０９中のニッケルの濃度は 1×1017atoms/cm3 以下（好ましくはスピン密度以下）にまで低減される。なお、本明細書における不純物濃度はＳＩＭＳ分析で得られた計測値の最小値で定義される。なお、同様のＳＩＭＳ分析により横成長領域５０８、５０９中にはゲッタリング処理に使用したハロゲン元素が 1×1015〜 1×1020atoms/cm3 の濃度で残存することも確認されている。
【０１１７】
また、上記加熱処理により活性層５１０〜５１２とゲイト絶縁膜５１３の界面では熱酸化反応が進行し、形成された熱酸化膜（図示せず）の分だけゲイト絶縁膜５１３の全膜厚は増加する。そのため、熱酸化膜の形成分に比例して活性層５１０〜５１２は薄膜化される。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効果移動度の向上などの効果を促進する。また、その際、活性層５１０〜５１２と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【０１１８】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の加熱処理を行なうことで、ゲイト絶縁膜５１３の膜質の向上と共に、極めて良好な半導体／絶縁膜界面が実現される。
【０１１９】
以上の様な工程を経て形成された結晶シリコン膜は実施例１に述べた様な特異な結晶構造体となっている。即ち、実施例１に示した様な極めて優れた電気特性を有するＴＦＴを実現することが可能となる。
【０１２０】
次に、0.2wt%のスカンジウムを含有したアルミニウム膜（図示せず）を成膜し、後のゲイト電極の原型となる電極パターンを形成する。そして、そのパターンの表面を陽極酸化することで、ゲイト電極５１６〜５１８、陽極酸化膜５１９〜５２１を形成する。（図６（Ａ））
【０１２１】
この時、ゲイト電極５１６〜５１８の線幅（ゲイト長）は回路が要求する特性を鑑みて決定すれば良い。高周波駆動を要求するロジック回路等であれば0.25〜0.7 μｍとすれば良いし、高耐圧特性を要求する画素マトリクス回路等であれば
2〜20μｍとすれば良い。
【０１２２】
次に、ゲイト電極５１６〜５１８をマスクとして自己整合的にゲイト絶縁膜５１３のエッチングを行う。エッチングはＣＨＦ3 ガスを用いたドライエッチング法で行えば良い。この工程により、ゲイト電極の直下のみに残存するゲイト絶縁膜５２２〜５２４が形成される。
【０１２３】
次に、Ｐチャネル型ＴＦＴとなる領域を覆ってレジストマスク５２５を形成した後、Ｎ型を付与する不純物イオンの添加を行う。不純物イオンの添加はイオン注入法やプラズマドーピング法によれば良い。また、この時の濃度（ｎ- で表す）は後にＬＤＤ領域の濃度（ 1×1018〜 1×1019atoms/cm3 程度）となるので、予め最適値を実験的に求めて精密な制御を行う必要がある。こうして、ｎ- 領域５２６〜５２９が形成される。（図６（Ｂ））
【０１２４】
ｎ- 領域５２６〜５２９を形成したら、レジストマスク５２５を除去して、今度はＮチャネル型ＴＦＴを覆ってレジストマスク５３０を形成する。そして、Ｐ型を付与する不純物イオンの添加を行い、ｐ- 領域５３１、５３２を形成する。このｐ- 領域５３１、５３２も後にＬＤＤ領域の濃度（ 5×1018〜 5×1019atoms/cm3 程度）となるので精密な制御を行う必要がある。（図６（Ｃ））
【０１２５】
以上の様にしてｎ- 領域５２６〜５２９、ｐ- 領域５３１、５３２を形成したら、レジストマスク５３０を除去する。そして、図示しない酸化珪素膜を 0.5〜2 μｍの厚さに成膜し、エッチバック法によりサイドウォール５３３〜５３５を形成する。（図６（Ｄ））
【０１２６】
次に、再びＰチャネル型ＴＦＴを覆ってレジストマスク５３６を形成し、Ｎ型を付与する不純物イオンの添加工程を行う。今回は前述の添加濃度であるｎ- よりも高い濃度（ｎ+ で表す）で添加する。この濃度はソース／ドレイン領域のシート抵抗が500 Ω以下（好ましくは300 Ω以下）となる様に調節する。
【０１２７】
この工程によりＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域５３７、ドレイン領域５３８が形成され、サイドウォールの影になって濃度の変化しなかった領域５３９が低濃度不純物領域（特にドレイン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲイト電極の直下は真性または実質的に真性なチャネル形成領域５４０となる。また、同時に画素ＴＦＴとなるＮチャネル型ＴＦＴのソース領域５４１、ドレイン領域５４２、低濃度不純物領域５４３、チャネル形成領域５４４が形成される。（図６（Ｅ））
【０１２８】
次に、レジストマスク５３６を除去し、Ｎチャネル型ＴＦＴを覆ってレジストマスク５４５を形成する。そして、Ｐ型を付与する不純物イオンを１度目よりも高い濃度（ｐ+ で表す）で添加することにより、ＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域５４６、ドレイン領域５４７、低濃度不純物領域５４８、チャネル形成領域５４９を形成する。（図７（Ａ））
【０１２９】
以上の様にして全ての活性層が完成する。こうして全ての不純物イオンの添加工程が終了したら、レジストマスク５４５を除去した後、ファーネスアニール、レーザーアニール、ランプアニール等の加熱処理により不純物イオンの活性化を行う。なお、活性層が受けたイオン注入時のダメージは同時に回復される。
【０１３０】
次に、チタン（Ｔｉ）膜５５０を20〜50nmの厚さに成膜して、ランプアニールによる加熱処理を行う。この時、チタン膜５５０と接触していたシリコン膜はシリサイド化し、ソース／ドレイン領域にはチタンシリサイド５５１〜５５３が形成される。なお、チタンの代わりにタングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を用いることもできる。
【０１３１】
シリサイド化を終えたら、チタン膜５５０をパターニングしてソース／ドレイン領域上に島状パターン５５４〜５５６を形成する。この島状パターン５５４〜５５６は、後にソース／ドレイン領域と配線とを接続するコンタクトホールを形成する際にチタンシリサイド５５１〜５５３が無くなってしまうのを防ぐためのパターンである。勿論、コンタクトホールを形成する層間絶縁膜とチタンシリサイドとの選択比が大きければ島状パターン５５４〜５５６を省略することは可能である。
【０１３２】
次に、第１の層間絶縁膜５５７として酸化珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホールを形成してソース配線５５８〜５６０、ドレイン配線５６１、５６２を形成する。こうして図７（Ｃ）に示す状態が得られる。なお、第１の層間絶縁膜５５７として有機性樹脂膜を用いることもできる。
【０１３３】
図７（Ｃ）に示す状態が得られたら、有機性樹脂膜でなる第２の層間絶縁膜５６３を 0.5〜3 μｍの厚さに形成する。有機性樹脂膜としてはポリイミド、アクリル、ポリアミド、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、▲１▼成膜方法が簡単である点、▲２▼容易に膜厚を厚くできる点、▲３▼比誘電率が低いので寄生容量を低減できる点、▲４▼平坦性に優れている点などが挙げられる。
【０１３４】
そして、層間絶縁膜５６３上の画素ＴＦＴの上方に遮光性を有する膜でなるブラックマスク５６４を 100nmの厚さに形成する。実際には画素マトリクス回路の配線上やＴＦＴ上の様に遮光の必要性のある場所に設ける。本実施例ではブラックマスクとしてチタン膜を用いるが、黒色顔料を含む樹脂膜等でも良い。
【０１３５】
ブラックマスク５６４を形成したら、第３の層間絶縁膜５６５として再び有機性樹脂膜を 0.1〜0.3 μｍの厚さに形成する。そして、第２の層間絶縁膜５６３および第３の層間絶縁膜５６５にコンタクトホールを形成し、画素電極５６６を
120nmの厚さに形成する。（図７（Ｄ））
【０１３６】
なお、作製する表示装置が透過型表示装置であれば画素電極５６６として透明導電膜（例えばＩＴＯ膜）を用いれば良く、反射型表示装置であれば画素電極５６６として反射性導電膜（例えばアルミニウム膜）を用いれば良い。
【０１３７】
また、この時ブラックマスク５６４と画素電極５６６が重畳する領域では補助容量が形成される。この補助容量は画素電極にかかる電圧を一定に保つための蓄積容量として機能する。そのため、本実施例では補助容量を構成する絶縁体として第３の層間絶縁膜５６５を用いるが、第３の層間絶縁膜５６５をさらに比誘電率の高い酸化珪素膜や窒化珪素膜とすれば補助容量のキャパシティを増すことが可能である。
【０１３８】
最後に、基板全体を水素雰囲気で加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（未結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素ＴＦＴを作製することができる。
【０１３９】
【実施例３】
本実施例では図１に示す様なシステムディスプレイにおいて画素マトリクス回路を構成する画素領域の構成に関する一例を示す。まず、図１４（Ａ）に画素領域の上面図を示す。
【０１４０】
図１４（Ａ）において１４０１、１４０２は活性層、１４０３、１４０４はゲイト線、１４０５、１４０６はソース線である。実際には複数本のソース線とゲイト配線とが直交する様に配置され、ソース線とゲイト線とで囲まれた複数のマトリクス状に配置された領域が図１における画素領域１１０として機能する。
【０１４１】
また、活性層１４０２の上方では３箇所においてゲイト線１４０４が重畳する。即ち、本実施例の構成では３つの画素ＴＦＴを直列に接続したのと同様の構造となるトリプルゲイト型ＴＦＴが構成される。
【０１４２】
また、ゲイト配線１４０５、１４０６を活性層１４０１、１４０２よりも下層に配置して逆スタガ型ＴＦＴの様な構造とすることも可能である。その場合、シリコン薄膜の作製過程で行われる図５（Ｅ）の様な加熱処理にも耐えうる様に、ゲイト電極としてはポリシリコン膜の様な耐熱性の高い材料を用いるのが好ましい。
【０１４３】
次に、１４０７は活性層１４０２（ソース領域）とソース線１４０５とのコンタクト部、１４０８は活性層１４０２（ドレイン領域）とドレイン配線１４０９とのコンタクト部、１４１０はドレイン配線１４０９と画素電極１４１１とのコンタクト部である。
【０１４４】
１４１２の斜線で示される領域はブラックマスクであり、活性層１４０１、１４０２、ゲイト配線１４０３、１４０４、ソース線１４０５、１４０６上を遮蔽する様にして形成される。また、ブラックマスク１４１２は１４１３で示される領域においてドレイン配線１４０９と重畳し、ドレイン配線１４０９との間に補助容量を形成する。
【０１４５】
また、ブラックマスク１４１２上には第３の層間絶縁膜を介して画素電極１４１１が配置されている。画素電極１４１１はその淵部分が必ずブラックマスク１４１２によって遮光される構成とし、ブラックマスク１４１２と重畳しない１４１４で示される領域が画像を形成する画像表示領域となる。なお、実際には、画素電極１４１１の上には対向基板、対向電極、液晶層が配置されて図１に示す液晶セル１１２を構成する。
【０１４６】
次に、図１４（Ａ）をＡ−Ａ’で切断した断面図を図１４（Ｂ）に示す。なお、基本的なトランジスタ構造については実施例２で詳細な説明を行ったので、ここでは図１４（Ａ）との対応関係についてのみ記載する。
【０１４７】
図１４（Ｂ）において、１４１５は石英基板、１４１６、１４１７はそれぞれ図１４（Ａ）における活性層１４０２のソース領域およびドレイン領域である。また、１４１８はゲイト電極であり、図１４（Ａ）におけるゲイト配線１４０４の相当する。なお、図面上では３つのゲイト電極が並んでいる様に見えるが、実際には図１４（Ａ）の様に同一配線で構成されている。
【０１４８】
次に、第１の層間絶縁膜１４１９上にソース配線１４２０（図１４（Ａ）の１４０５に相当する）、ドレイン配線１４２１（図１４（Ａ）の１４０９の相当する）が配置される。なお、１４２２はソース線１４２０と隣接する隣のソース線である。
【０１４９】
そして、ソース配線１４２０、ドレイン配線１４２１を覆って酸化珪素膜または窒化珪素膜あるいはその積層膜でなる第２の層間絶縁膜１４２３を50〜200nm の厚さに形成し、その上に有機性樹脂膜でなる第３の層間絶縁膜１４２４を形成する。さらに、第３の層間絶縁膜１４２４上にはブラックマスク１４２５（図１４（Ａ）の１４１２の相当する）が配置される。
【０１５０】
この時、ブラックマスク１４２５を形成する前に第３の層間絶縁膜１４２４は１４２６で示される領域において除去される。従って、１４２６で示される領域では、ドレイン配線１４２１と第２の層間絶縁膜１４２３とブラックマスク１４２５との積層構造でなる補助容量１４２７が形成される。この補助容量１４２７は図１４（Ａ）において１４１１で示される補助容量に相当する。
【０１５１】
補助容量１４２７を図１４（Ｂ）に示す様な構成とすると、補助容量のキャパシタンス（容量）が第２の層間絶縁膜１４２３で決まるので、比誘電率の高い材料を用いること或いは膜厚を薄くすることで容量を稼ぐことができる。ただし、補助容量１４２７を形成するには１４２６で示される領域において第２の層間絶縁膜１４２３のみを残して第３の層間絶縁膜１４２４を除去しなくてはならないので、第２、第３の層間絶縁膜はそれぞれエッチングの選択性が採れなくてはならない。その様な意味で、第２の層間絶縁膜１４２３としては酸化珪素膜または酸化珪素膜と窒化珪素膜との積層膜が有効である。
【０１５２】
次に、１４２８は有機性樹脂膜でなる第４の層間絶縁膜であり、その上には画素電極１４２９が形成される。この時、画素電極１４２９はドレイン配線１４２１を介してドレイン領域１４１７と電気的に接続する。このため、補助容量１４２７は画素電極１４２９に対して直列に接続された容量と見なせる。
【０１５３】
また、１４３０で示される基板は対向電極１４３１を成膜した対向基板であって、アクティブマトリクス基板１４１５と対向基板１４３０とを貼り合わせることで液晶層１４３２を挟持し、図１における液晶セル１１２が形成される。
【０１５４】
【実施例４】
本実施例では実施例２と異なる構成を有するＣＭＯＳ回路を構成する場合の例について図１５（Ａ）、（Ｂ）を用いて説明する。なお、図１５（Ａ）、（Ｂ）は基本的な部分は全て実施例２で説明したＣＭＯＳ回路と同一構造であるので、符号は実施例２と同一のものを適宜利用する。
【０１５５】
まず、図１５（Ａ）は実施例２で示したＣＭＯＳ回路において、ゲイト電極１５０１、１５０２として一導電性を付与したシリコン薄膜（ポリシリコン膜）を利用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路を構成する例である。なお、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとでゲイト電極の導電性を異なるものとする（Ｎ型またはＰ型）デュアルゲイト型ＴＦＴとすることもできる。
【０１５６】
この様なシリコンゲイト構造とすると、チタンシリサイド５５１、５５２の形成と同時にゲイト電極１５０１、１５０２の上部にもチタンシリサイド１５０３、１５０４が形成される。そのため、ゲイト電極とゲイト電極に接続する接続配線とのオーミックコンタクトをより良好なものとすることができる。
【０１５７】
また、図１５（Ｂ）は実施例２で示したＣＭＯＳ回路において、サイドウォール５３３、５３４およびチタンでなる島状パターン５５４、５５５を形成しない場合の例である。この構成では、ゲイト絶縁膜１５０５、１５０６の端部（ゲイト電極５１６、５１７よりも外側に延在した部分）の幅で低濃度不純物領域５３９、５４８の長さが決定される。また、チタンシリサイド１５０７、１５０８とソース配線５５８、５５９、５６１とが直接コンタクトする様な構造となる。
【０１５８】
実施例２におけるサイドウォール５３３、５３４の主だった役割は、低濃度不純物領域５３９、５４８の長さおよび添加濃度の決定である。しかし、図１５（Ｂ）に示す構成では本発明者らによる特開平7-135318号公報記載の技術を利用しているため、サイドウォールを利用しない構成とすることができる。
【０１５９】
また、実施例２における島状パターン５５４、５５５の主だった役割は、ソース／ドレイン領域に形成されたチタンシリサイド５５１、５５２と、ソース／ドレイン配線とのオーミックコンタクトを確保することである。この場合、島状パターン５５４、５５５は、層間絶縁膜５５７にコンタクトホールを形成する際にチタンシリサイド５５１、５５２が除去されてしまうことを防ぐ保護層としても機能している。
【０１６０】
本実施例ではコンタクトホール形成をドライエッチング法で行い、層間絶縁膜５５７とチタンシリサイド５５１、５５２との選択比を高めることで、保護層として島状パターン５５４、５５５を設ける必要のない構成としている。
【０１６１】
以上の様にしてサイドウォール５３３、５４４および島状パターン５５４、５５５を形成する工程を簡略化することで、スループットの向上、歩留りの向上、製造コストの低減が期待できる。
【０１６２】
【実施例５】
本発明を実施するにあたって、発明の第１の構成で説明したシリコン薄膜が必要であることは既に述べた。本実施例では、実施例２とは異なる手段で結晶化したシリコン薄膜を本発明に用いる場合の例を示す。
【０１６３】
図５において、図５（Ｃ）に示す状態（結晶化のための加熱処理が終了した段階）を得たら、結晶シリコン膜表面の酸化膜５０３を除去する。酸化膜５０３を除去したら、ＫｒＦ（波長248nm ）、ＸｅＣｌ（波長308nm ）等を励起ガスとして利用したエキシマレーザーによるアニールを行う。なお、このレーザーアニール工程はシリコン薄膜を島状パターンに加工する前でも後でもどちらで行っても構わない。
【０１６４】
上記レーザーアニールによって、結晶シリコン薄膜に僅かに残存した非晶質成分の結晶化及び結晶シリコンの結晶性の著しい改善が行われる。この様にして得られたシリコン薄膜を用いても、本発明のシステムディスプレイを形成しうる。本実施例の利点は、システムディスプレイを安価なガラス基板上に形成できる点である。即ち、製造コストの低減を図ることができる。
【０１６５】
ただし、本発明を実施する上で最も望ましい形態は実施例１に示したシリコン薄膜を活用したＴＦＴを用いることであり、本実施例は基板としてガラス基板等の低耐熱性基板を使用する必要性が生じた場合のみに使用するのが好ましい。
【０１６６】
また、実施例１に示した工程と本実施例の工程とを組み合わせても良い。即ち、レーザーアニール工程の後に触媒元素のゲッタリングプロセスを行う構成としても構わない。その場合、さらに高い結晶性のシリコン薄膜を形成しうる。
【０１６７】
【実施例６】
本発明は図２を用いて説明した様なイオン注入法だけでなく、他の実施形態としてレジストマスクを使用しないで触媒元素を直接的に非晶質シリコン膜中へと添加することもできる。
【０１６８】
そのための手段としては、ＦＩＢ（Focussed Ion Beam ）法等の様に微細スポットのみにイオンを照射できる様な技術がある。この様な技術によれば触媒元素を含む集束イオンビームによって直接的にパターンが描画され、所望の位置に所望の形状で触媒元素の添加領域を形成できる。
【０１６９】
本実施例によればレジストマスクを形成する工程やパターニング工程を簡略化することができるので、製造コストの低減および製造歩留りの向上を図ることが可能である。
【０１７０】
【実施例７】
本実施例では実施例２に示した層間絶縁膜（第１〜第３まで）の組み合わせについての幾つかの例を説明する。
【０１７１】
まず、図７（Ｄ）においてアルミニウムを主成分とする配線５５８〜５６２の下地となる第１の層間絶縁膜５５７およびチタン膜でなるブラックマスク５６４の下地となる第２の層間絶縁膜５６５としてはポリイミドを用いる。そして、画素電極５６６の下地となる第３の層間絶縁膜５６５はアクリルを用いる。
【０１７２】
本発明者らの実験条件では配線５５８〜５６２とブラックマスク５６４の成膜温度（ 300℃程度）がアクリルの耐熱温度（ 200℃程度）よりも若干高いため、下地としては成膜温度に耐えうるポリイミド（耐熱温度は 350〜400 ℃程度）を用いることが好ましい。また、画素電極５６６は室温成膜なので下地として耐熱性の低いアクリルを使用することができる。ただしこの構成は、画素電極５６６がＩＴＯ等の様に成膜温度の低い材料（アクリルの耐熱温度以下で成膜できる材料）である場合に限る。
【０１７３】
この様な構成とした時、次の様な利点を得ることができる。
（１）アクリルは感光性であるためレジストマスクを使用しないで直接パターニングできるため、製造工程を簡略化できる。
（２）アクリルはポリイミドよりも安価なので製造コストを低減できる。
（３）ＩＴＯとポリイミドとの間の密着性よりもＩＴＯとアクリルとの間の密着性の方が良好である。
（４）アクリルの方が平坦性に優れるため、画素電極上にかかる電界を均一なものとすることができる。
【０１７４】
また、別の例として全ての層間絶縁膜をポリイミドで形成することもできるし、全ての層間絶縁膜をアクリルで形成することもできる。ただし、全ての層間絶縁膜をアクリルで形成する場合、アクリルを成膜した後の工程は全てアクリルの耐熱温度以下で行われることが条件である。
【０１７５】
【実施例８】
本発明はあらゆる半導体装置に対して適用可能であり、絶縁表面を有する基板上においてＴＦＴを用いて回路を構成した半導体装置であれば全て適用範囲に入る。その様な半導体装置は、ＩＣやＶＬＳＩの様にロジック回路のみとして機能する場合もあるし、アクティブマトリクス型電気光学装置の様に表示ディスプレイとして機能する場合もある。
【０１７６】
特に、アクティブマトリクス型電気光学装置としては、図１に示した様なロジック回路内蔵型のシステムディスプレイを用いてアクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置などに適用することができる。
【０１７７】
また、これらの様なアクティブマトリクス型の表示装置には大別して透過型表示装置と反射型表示装置とがある。例えば、透過型液晶表示装置はアクティブマトリクス基板（ＴＦＴを配置する側の基板）の裏側にバックライトを配設し、表示装置を透過する光を見ることで画像を認識するものである。また、反射型液晶表示装置はアクティブマトリクス基板の表面側から入射した光をアクティブマトリクス基板に配置される画素電極で反射し、その反射光を見ることで画像を認識するものである。
【０１７８】
透過型表示装置と反射型表示装置とでＴＦＴ構造に大きな差異がないが、画素電極を形成する材料が異なる点に特徴がある。例えば、透過型表示装置を作製する場合、図１４（Ａ）における画素電極１４１１としてＩＴＯ等の透明電極を使用すれば良い。また、反射型表示装置とする場合には、画素電極１４１１として反射効率の高い不透明電極を使用すれば良い。
【０１７９】
この様に、多少ＴＦＴ構造を変化させれば、本発明は透過型表示装置にも反射型表示装置にも適用できる。特に、反射型表示装置は開口率を問題としないため、透過型表示装置に比べて設計自由度が広がるという利点を有する。例えば透過型液晶表示装置において画素領域は殆ど画像表示領域１４１４の様に光を透過する窓部分で構成されているが、反射型液晶表示装置の場合にはその様な画像表示領域の裏側に別の回路を形成することが可能であるため集積度をより高めることができる。
【０１８０】
【実施例９】
本実施例では、本発明を適用しうる半導体装置の一例として実施例８で示した様な電気光学装置を用いた応用製品について図１６を用いて説明する。
【０１８１】
本発明を利用した半導体装置としては（デジタル）ビデオカメラ、（デジタル）スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。
【０１８２】
図１６（Ａ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明を表示装置２００５に適用して表示コントロール回路や演算回路等を組み込むことでカード型モバイルコンピュータを実現しうる。
【０１８３】
図１６（Ｂ）はヘッドマウントディスプレイであり、本体２１０１、表示装置２１０２、バンド部２１０３で構成される。本発明を表示装置２１０２に適用することで大幅に装置の小型化が図れる。
【０１８４】
図１６（Ｃ）はカーナビゲーションシステムであり、本体２２０１、表示装置２２０２、操作スイッチ２２０３、アンテナ２２０４で構成される。カーナビゲーションシステムには衛星からの情報が送られるため、信号処理には非常に高い駆動周波数の回路が必要となる。本発明を表示装置２２０２に適用することでカーナビゲーションシステムのさらなる小型化、低価格化が可能となる。
【０１８５】
図１６（Ｄ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明を表示装置２３０４に適用することでデジタル対応の表示モニタを搭載できる。
【０１８６】
図１６（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明を表示装置２４０２に適用することで装置構成が大幅に簡略化されるため、非常に小型な装置を実現しうる。
【０１８７】
以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。また、本発明を適用することでアクティブマトリクス型表示装置自体に様々な機能を持たせることができるため、電気光学装置のサイズが極めて小さくなる。将来的にはシステムディスプレイによってカード化された携帯型電気光学装置となりうる。
【０１８８】
【発明の効果】
まず、本発明を実施する上で極めて重要な第１の発明の構成は、触媒元素を利用して結晶化した結晶シリコン膜に対してハロゲン元素による触媒元素のゲッタリングプロセスを施すことで、極めて特異な結晶構造体を有するシリコン薄膜を得るものである。
【０１８９】
実施例２に示した様な作製工程で形成されるシリコン薄膜を用いたＴＦＴは単結晶シリコンを用いたMOSFETに匹敵するサブスレッショルド係数を有し、高い電界効果移動度を有しているという特徴がある。また、棒状または偏平棒状結晶が複数集合してなる結晶構造体でなるシリコン薄膜は、それ自体に短チャネル効果を抑制する効果があり、ＴＦＴを微細化してもチャネルドープ法等に頼る必要がなく、高耐圧・高速動作特性を実現することができる。
【０１９０】
この様な極めて高い性能、即ち駆動周波数域および動作電圧域の幅広いＴＦＴを用いることで、高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを同一基板上に形成することが可能となる。
【０１９１】
また、第２の発明の構成は、触媒元素の添加方法としてイオン注入法を用いることで所望の位置に所望の成長距離を有する横成長領域を形成できるというものである。この技術により、チャネル長（ゲイト長）が0.25〜0.7 μｍといった極めて微細なＴＦＴで回路を構成する場合においても、回路配置に合わせて適当な大きさの横成長領域を形成できるので容易に素子特性を揃えることができる。
【０１９２】
以上の様な効果を得られたことで、絶縁表面を有する基板上にＴＦＴでもってロジック回路を形成した半導体装置を作製することができる。また、同一基板上に高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを混載したロジック回路、ドライバー回路および画素マトリクス回路を配置したロジック回路内蔵型の半導体装置をも実現することができる。
【０１９３】
本発明の半導体装置は画素マトリクス回路やドライバー回路以外に、表示コントロール回路、メモリ回路、究極的には演算回路をも含みうるロジック回路を搭載するため、極めて多機能性、携帯性に優れたシステムディスプレイとして機能する。また、高周波駆動回路は動作電圧が必要以上に大きくならない様に設計されるので、低消費電力性にも優れたものとなる。
【０１９４】
さらに、その様な半導体装置を、例えば液晶表示装置やそれを表示モニタとして利用した応用製品に適用することで、極めて小型かつ軽量で、安価な製品を提供することが可能である。
【図面の簡単な説明】
【図１】 システムディスプレイの上面図。
【図２】 イオン注入工程を説明するための図。
【図３】 発明の第２の構成を説明するための図。
【図４】 オペアンプ回路の構造および回路構成を示す図。
【図５】 ＣＭＯＳ回路および画素ＴＦＴの作製工程を示す図。
【図６】 ＣＭＯＳ回路および画素ＴＦＴの作製工程を示す図。
【図７】 ＣＭＯＳ回路および画素ＴＦＴの作製工程を示す図。
【図８】 特異な結晶構造体を説明するための写真。
【図９】 リングオシレータの周波数特性を示す図。
【図１０】 リングオシレータの出力スペクトルを示す写真。
【図１１】 シフトレジスタの出力パルスを示す写真。
【図１２】 周波数とパルス幅の関係を示す図。
【図１３】 スケーリング則を説明するための図。
【図１４】 画素領域の構成および構造を説明するための図。
【図１５】 ＣＭＯＳ回路の構造を示す図。
【図１６】 応用製品を例示するための図。
【図１７】 結晶粒界の格子状態を説明するための写真。
【符号の説明】
１０１ 基板
１０２ 画素マトリクス回路
１０３ ソース線ドライバー回路
１０４ ゲイト線ドライバー回路
１０５ ロジック回路
１０６、１０７ ソース線
１０８、１０９ ゲイト線
１１０ 画素領域
１１１ 画素ＴＦＴ
１１２ 液晶セル
１１３ 補助容量
１１４ 位相比較器
１１５ ＬＰＦ
１１６ 電圧制御型発振器
１１７ 分周器
１１８ 水平走査用発振器
１１９ 垂直走査用発振器
１２０ Ｄ／Ａコンバータ
１２１ アナログ信号の入力端子
１２２ ビット信号の入力端子
１２３ 水平走査用同期信号の入力端子
１２４ 垂直走査用同期信号の入力端子
Claims (7)
- 絶縁表面を有する基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に対して選択的に複数の領域に非晶質シリコン膜の結晶化を助長する触媒元素を添加し、
加熱処理により前記触媒元素が添加された複数の領域を起点として前記非晶質シリコン膜を結晶化させ、結晶シリコン膜でなる横成長領域を複数形成し、
前記触媒元素はイオン注入法またはプラズマドーピング法により、前記複数の領域のうち少なくとも１ヶ所の領域には他の領域とは異なる濃度で添加されることを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に対して選択的に複数の領域に非晶質シリコン膜の結晶化を助長する触媒元素を添加し、
加熱処理により前記触媒元素が添加された複数の領域を起点として前記非晶質シリコン膜を結晶化させ、結晶シリコン膜でなる横成長領域を複数形成し、
複数の前記横成長領域の端部及び複数の前記触媒元素が添加された領域を除去するようにパターニングを行い、チャネル形成領域が前記横成長領域から構成される活性層を複数形成し、
前記触媒元素はイオン注入法またはプラズマドーピング法により、前記複数の領域のうち少なくとも１ヶ所の領域には他の領域とは異なる濃度で添加されることを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、
前記触媒元素が添加される領域の短辺の長さは０．０１〜１μｍであることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項３のいずれか一において、
前記触媒元素としてＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐｂ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種の元素を用いることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項４のいずれか一において、
前記複数形成された横成長領域のうち、第１の濃度で前記触媒元素が添加された領域を起点とする前記横成長領域からは、画素マトリクス回路を構成するＴＦＴの活性層が形成され、第２の濃度で前記触媒元素が添加された領域を起点とする前記横成長領域からは、ロジック回路またはドライバー回路を構成するＴＦＴの活性層が形成され、前記第１の濃度は前記第２の濃度よりも高濃度であることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記結晶シリコン膜をハロゲン元素を含む雰囲気中で加熱処理することで、前記結晶シリコン膜中の前記触媒元素を除去することを特徴とする半導体装置の作製方法。 - 請求項６において、
前記ハロゲン元素を含む雰囲気中にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ3、Ｆ2、Ｂｒ2から選ばれた一種または複数種が存在していることを特徴とする半導体装置の作製方法。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207797A JP3753827B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の作製方法 |
| TW087100259A TW386238B (en) | 1997-01-20 | 1998-01-09 | Semiconductor device and method of manufacturing the same |
| US09/006,844 US6380560B1 (en) | 1997-01-20 | 1998-01-14 | Semiconductor device forming a pixel matrix circuit |
| CN200610101412XA CN1877861B (zh) | 1997-01-20 | 1998-01-20 | 半导体器件及其用途 |
| CNB2006101007978A CN100470739C (zh) | 1997-01-20 | 1998-01-20 | 一种便携式信息终端和一种摄象机 |
| KR10-1998-0001529A KR100465416B1 (ko) | 1997-01-20 | 1998-01-20 | 반도체장치및그의제조방법 |
| CNB2006101014083A CN100505309C (zh) | 1997-01-20 | 1998-01-20 | 一种便携式信息终端和一种摄象机 |
| CNB2004100642546A CN100377363C (zh) | 1997-01-20 | 1998-01-20 | 一种便携式信息终端和一种摄象机 |
| CNB98105837XA CN1173412C (zh) | 1997-01-20 | 1998-01-20 | 半导体器件 |
| US10/107,113 US6730932B2 (en) | 1997-01-20 | 2002-03-26 | Semiconductor device and method of manufacturing the same |
| US10/753,524 US20040164300A1 (en) | 1997-01-20 | 2004-01-09 | Semiconductor device and method of manufacturing the same |
| US13/462,032 US8723182B2 (en) | 1997-01-20 | 2012-05-02 | Semiconductor device and method of manufacturing the same |
| US14/274,888 US9389477B2 (en) | 1997-01-20 | 2014-05-12 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207797A JP3753827B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209465A JPH10209465A (ja) | 1998-08-07 |
| JP3753827B2 true JP3753827B2 (ja) | 2006-03-08 |
Family
ID=12072834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207797A Expired - Fee Related JP3753827B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3753827B2 (ja) |
| CN (3) | CN100470739C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW386238B (en) | 1997-01-20 | 2000-04-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP3846057B2 (ja) * | 1998-09-03 | 2006-11-15 | セイコーエプソン株式会社 | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP0997868B1 (en) | 1998-10-30 | 2012-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Field sequential liquid crystal display device and driving method thereof, and head mounted display |
| JP4731655B2 (ja) * | 1999-02-12 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6506635B1 (en) | 1999-02-12 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| US6680487B1 (en) * | 1999-05-14 | 2004-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same |
| US7411211B1 (en) * | 1999-07-22 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure and semiconductor device |
| JP4823543B2 (ja) * | 2004-03-26 | 2011-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR102341927B1 (ko) | 2010-03-05 | 2021-12-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| CN105576037B (zh) * | 2016-01-08 | 2018-11-13 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作和测试方法、阵列基板和显示装置 |
| US20190229173A1 (en) * | 2018-01-23 | 2019-07-25 | Int Tech Co., Ltd. | Light emitting device and manufacturing method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
| US5572211A (en) * | 1994-01-18 | 1996-11-05 | Vivid Semiconductor, Inc. | Integrated circuit for driving liquid crystal display using multi-level D/A converter |
| US5539219A (en) * | 1995-05-19 | 1996-07-23 | Ois Optical Imaging Systems, Inc. | Thin film transistor with reduced channel length for liquid crystal displays |
-
1997
- 1997-01-20 JP JP2207797A patent/JP3753827B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-20 CN CNB2006101007978A patent/CN100470739C/zh not_active Expired - Fee Related
- 1998-01-20 CN CNB2006101014083A patent/CN100505309C/zh not_active Expired - Fee Related
- 1998-01-20 CN CN200610101412XA patent/CN1877861B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1897233A (zh) | 2007-01-17 |
| CN1877861B (zh) | 2010-05-12 |
| CN1877861A (zh) | 2006-12-13 |
| CN100470739C (zh) | 2009-03-18 |
| CN1921149A (zh) | 2007-02-28 |
| CN100505309C (zh) | 2009-06-24 |
| JPH10209465A (ja) | 1998-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040116 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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