KR20070101810A - 프로그램가능한 판독전용 메모리 - Google Patents

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KR20070101810A
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샤프 가부시키가이샤
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Abstract

프로그램가능한 판독전용 메모리는 하나의 메모리 셀 또는 이러한 셀들이 배열로서 배치된 복수의 셀들을 포함한다. 각 메모리 셀은 MOS TFT와 같은 트랜지스터를 포함한다. 전자 스위치는, 게이트와 같은 제어 전극이 프로그래밍 모드 동안 사실상 전기적으로 절연되도록 하여, 게이트가 이 모드 동안 전기적으로 부유할 수 있다. 프로그래밍 모드 동안, 프로그래밍 전압이, 예를 들면, 소스-드레인 채널의 양단과 같은 트랜지스터의 주 도전 경로의 양단에 인가된다. 프로그래밍 전압은 트랜지스터의 제어 전극이 부유하고 있을 때는 주 도전 경로를 녹일 만큼 충분히 크지만, 제어 전극이 부유하고 있지 않고 적합한 소정의 전압에 접속되어 있을 때에는 주 도전 경로를 녹일 만큼 충분하지는 않다. 그러므로, 트랜지스터는 메모리 셀 선택 기능을 수행하면서, 동시에 가용성 소자로서 기능하며, 이러한 배치는 퓨징(fusing)에 필요한 프로그래밍 전류에서 동작할 수 있는 더 작은 개수의 트랜지스터를 필요로 한다. 따라서 메모리는 더 작은 영역을 차지할 수 있다.
프로그램가능한 판독 전용 메모리, 전자 스위치

Description

프로그램가능한 판독전용 메모리{PROGRAMMABLE READ―ONLY MEMORY}
도 1은 메모리 배열에서 사용되는 공지된 유형의 가용성 메모리 셀의 회로도.
도 2는 도 1에 도시된 유형의 셀의 배열을 포함하는 공지된 유형의 메모리의 개략적인 블록도.
도 3은 공지된 유형의 안티-퓨즈 메모리 셀의 회로도.
도 4는 가용성 링크들과 다이오드의 배열을 이용하는 공지된 메모리의 회로도.
도 5는 박막 트랜지스터 집적 회로에 가용성 링크를 구현한, 공지된 유형의 메모리의 개략도.
도 6a는 프로그래밍 전의, 공지된 유형의 실리사이드화된 폴리-실리콘 퓨징 소자를 도시하는 도면.
도 6b는 프로그래밍 후, 도 6a의 실리사이드화된 폴리-실리콘 퓨징 소자를 도시하는 도면.
도 7은 이중 두께 게이트 산화물 배치에 기초하는, 공지된 안티-퓨즈 메모리 셀을 도시하는 단면도.
도 8은 본 발명의 실시예에서 또는 본 발명의 실시예로서 사용될 수 있는 메 모리 셀을 도시하는 도면.
도 9a는 메모리 셀의 스위치가 폐쇄되어 있는, 도 8의 메모리 셀을 도시하는 도면.
도 9b는 메모리 셀의 프로그래밍을 허용하는, 도 9a의 메모리 셀의 특성을 도시하는 그래프.
도 10a는 메모리 셀의 스위치가 개방되어 있는, 도 8의 메모리 셀을 도시하는 도면.
도 10b는 메모리 셀의 프로그래밍을 허용하는, 도 10a의 메모리 셀의 특성을 도시하는 그래프.
도 11은 도 8에 도시된 메모리 셀의 제1 예를 도시하는 도면.
도 12는 도 8에 도시된 메모리 셀의 제2 예를 도시하는 도면.
도 13은 도 11에 도시된 유형의 메모리 소자들의 배열을 포함하는 PROM의 일부를 도시하는 회로도.
도 14는 도 13의 메모리의 동작 동안 발생하는 파형을 도시하는 타이밍도.
도 15, 도 16a 및 도 16b는 도 13의 메모리 동작의 시뮬레이션 결과를 도시하는 도면.
도 17은 도 8의 메모리 셀의 추가의 예를 도시하는 도면.
도 18은 도 17에 도시된 유형의 메모리 소자들의 배열을 포함하는 PROM의 일부의 회로도.
도 19는 도 18에 도시된 메모리의 동작을 도시하는 타이밍도.
도 20은 본 발명의 또 다른 실시예를 구성하는 PROM의 일부의 회로도.
도 21은 도 20에 도시된 메모리의 동작 동안 발생하는 파형을 도시하는 타이밍도.
도 22는 본 발명의 또 다른 실시예를 구성하는 PROM의 일부의 회로도.
도 23 및 도 24는, 대안의 동작 모드 동안, 도 22의 메모리에서 발생하는 파형을 도시하는 타이밍도.
본 발명은 프로그램가능한 판독전용 메모리(programmable read-only memory:PROM)에 관한 것이다. 이러한 메모리는, 예를 들면, 비휘발성의 "한 번만 기록할 수 있는(write-once)" 데이터의 저장을 필요로 하는 응용에서, 집적 회로용 비휘발성 메모리로서 또는 집적 회로의 비휘발성 메모리로서 사용될 수 있다. 이러한 응용의 예로는, 시스템 아이덴티티 데이터와 생성 후 교정 데이터(post-production calibration data)를 포함할 수 있다.
한 번만 기록할 수 있거나 또는 "일회(one-time)" 프로그램가능한 메모리 셀은 수년 동안 프로그램가능한 판독전용 메모리(PROM) 배열에서 사용되어 왔다. 두 가지 유형의 메모리 셀이 사용되고 있고, "퓨즈(fuse)"과 "안티-퓨즈(anti-fuse)" 형으로 공지되어 있다.
도 1은 참조번호(1)와 같은 컬럼 전극과 참조번호(2)와 같은 로우 전극에 의 해 어드레스된 배열의 일부를 형성하는, 공지된 유형의 메모리 셀을 도시하고 있다. 각각의 셀은 N-MOS 트랜지스터와 같은 트랜지스터(4)의 소스-드레인 채널과 직렬로 접속된 가용성 도전 링크(fusible conductive link)(3)를 포함한다. 이 링크(3)는, 트랜지스터(4)의 드레인과 이 셀이 속해 있는 로우의 로우 전극(2) 사이에 접속되어 있다. 트랜지스터(4)의 게이트는 이 셀이 속해 있는 컬럼의 컬럼 전극(1)에 접속되어 있다. 트랜지스터(4)의 소스는 접지와 같은 공통 라인에 접속되어 있다.
링크(3)는 통상적으로 도핑된 폴리실리콘 층으로 구현된다. 셀을 프로그램하기 위해, 트랜지스터(4)가 스위치 온되고, 높은 전압이 링크(3) 양단에 인가되면, 이로 인해 큰 전류가 셀을 관통하여 흐른다. 충분히 높은 전류가 제공되면, 링크(3)는 끊어지고, 개방 회로가 된다. 반대로, 높은 프로그래밍 전압이 인가되는 동안 트랜지스터(4)가 스위치 오프되면, 링크(3)는 그대로 유지된다. 메모리를 판독하는 동안, 셀이 선택될 때, 판독 회로는, 링크가 끊어진 경우는 개방 회로를, 링크가 그대로인 경우는 폐쇄 회로를 검출한다.
첨부된 도면들 중 도 2는 메모리 셀들의 배열 또는 매트릭스의 통상적인 아키텍처를 도시한다. 배열(5)은 컬럼 디코더(6)와 로우 디코더(7)에 의해 어드레스되며, 이 배열에는 감지 증폭기 장치(8)를 포함하는 판독 감지 회로가 제공된다. 프로그램 단계 동안 배열(5)의 메모리 셀들을 프로그래밍하는 것을 제어하기 위한 프로그램 제어 장치(9)가 제공된다.
이러한 메모리는 여러 단점을 지닌다. 예를 들면, 프로그래밍용 셀을 선택 하기 위해서는, "선택" 트랜지스터(4)의 게이트에 높은 전압이 인가되어야만 한다. 이것은, 디코더가, 메모리의 프로그래밍 후 메모리 판독 동작 시 필요한 일반적인 공급 전압보다 사실상 높은 공급 전압에서 동작하는 것을 필요로 한다. 또한, 참조번호(4)와 같은 선택 트랜지스터는 프로그래밍 동안 비교적 큰 전류를 통과시킬 수 있어야만 한다. 이것은, 통상적으로, 손상 없이 이렇게 큰 전류를 다룰 수 있을 만큼 트랜지스터(4)를 충분히 크게 함으로써 달성된다. 이어서, 이것은, 메모리를 구성하는 집적 회로의 비교적 큰 공간이 필요하며, 메모리 소자의 소정의 영역에 집적될 수 있는 메모리 셀의 개수를 제한한다는 것을 의미한다.
안티-퓨즈 형 메모리의 메모리 셀이 첨부된 도면들 중 도 3에 도시되어 있다. 이 메모리 셀은, 그 게이트가 공통 로우 전극(2)에 접속되어 있고, 그 드레인이 용량성 소자(10)를 통해 공통 컬럼 전극(1)에 접속되어 있는, 선택 트랜지스터(4)를 포함한다.
이러한 메모리 셀을 프로그램하기 위해, 선택 트랜지스터(4)가 스위치 온되고, 용량성 소자(10) 양단 간에 높은 전압이 인가된다. 이 높은 전압으로 인해, 일반적으로 게이트-산화물의 형태인 캐패시터 유전체가 파괴되고, 용량성 소자(10)의 단자 간에 영구 쇼트 회로가 생성된다. 반대로, 높은 프로그램 전압의 인가 시 선택 트랜지스터(4)가 스위치 오프되는 경우, 소자(10)는 그대로 유지되고 개방 회로가 된다. 판독 모드 시 메모리 셀이 선택되었을 때, 판독 회로는 소자(10)가 그대로인 경우 개방 회로를 검출하고, 소자(10)가 프로그램된 경우는 폐쇄 회로를 검출한다.
다시, 이러한 메모리는, 선택 트랜지스터(4)가 스위치 온되거나 스위치 오프되는 것을 가능하게 하기 위해, 디코딩 로직이 비교적 높은 프로그래밍 전압에서 동작하는 것을 필요로 한다. 또한, 프로그래밍 전압을 최소화하기 위해서는, 소자(10)에 비교적 얇은 산화물이 필요하다. 그러나, 이러한 얇은 산화물은, 항상, 이러한 메모리를 만들기 위한 제조 공정의 표준 공정 특징은 아니다. 그러므로, 추가의 공정 단계가 필요하고, 이것은 이러한 메모리의 제조 비용을 증가시키고, 제조 수율을 감소시킬 수 있다.
Metzger L.R.의 "폴리-실리콘 가용성 링크를 지니는 16K CMOS PROM(A 16K CMOS PROM with Poly-silicon Fusible Links)"라는, Solid State Circuits, vol. SC-18, no 5인 IEEE 저널(1983.10월)에서는, PROM 배열에서의 폴리-실리콘 가용성 링크의 사용을 개시하고 있다. 이 배열의 메모리 셀들은 양극성 선택 트랜지스터와 직렬로 접속된 폴리-실리콘 퓨즈를 포함한다.
US 5,536,968호는 첨부된 도면들 중 도 4에 도시된 PROM을 개시하고 있다. 이러한 유형의 메모리에서, 각 메모리 셀은 가용성 폴리-실리콘 링크와 직렬로 접속된 선택 다이오드를 포함한다. 이러한 배치는, 또한, 비교적 높은 프로그래밍 전압을 공급할 수 있을 뿐만 아니라 비교적 높은 퓨징 전류를 낮출 수 있는 데이터 로직 및 어드레스를 필요로 한다.
첨부된 도면들 중 도 5는 US 2005/0174845A1에 개시된 유형의 PROM을 도시하고 있다. 이 메모리는 폴리-실리콘 박막 트랜지스터(thin film transistor:TFT) 기술로 형성되어 있다. "퓨즈"와 "안티-퓨즈" 소자 둘 모두 개시되어 있다. 또 한, 디코딩 회로는 비교적 높은 프로그래밍 전압을 견디어낼 수 있어야 하며, 박막 트랜지스터는 가용성 소자들을 끊어버리는 데 필요한 비교적 높은 전류를 통과시킬 수 있을 만큼 충분히 커야만 한다.
첨부된 도면들 중 도 6a 및 도 6b는, 예를 들면, US 5,708,291에 개시된 것과 같은 CMOS 기술을 이용하여 형성된, 실리사이드화된 폴리-실리콘 퓨즈 구조를 도시하고 있다. 이 구조는 기판(12) 위에 형성된 산화물 면 층(11) 상에 형성되어 있으며, 폴리-실리콘 층(13)과 실리사이드 층(14)을 포함한다. 컨택트(15 및 16)는 실리사이드 층(14) 상에 형성된다.
가용성 소자의 컨덕턴스는, 비교적 낮은 임피던스 실리사이드 합금인, 층(14)의 재료의 낮은 임피던스에 의해 좌우된다. 도 6a는 그대로인 소자를 도시하고 있다. 도 6b는 참조번호(17 및 18)에 도시된 바와 같이 실리사이드 합금이 덩어리로 되어버려, 그 결과 소자의 임피던스를 비교적 많인 증가시키는, 프로그램된 소자를 도시하고 있다.
실리사이드 합금과 폴리-실리콘 층들은 많은 CMOS 공정에서 사용가능하다. 그러나, 통상적인 낮은 온도의 폴리-실리콘 TFT 공정에서, 이러한 구조의 제공은 추가의 공정 단계를 필요로 한다.
US 2004/0156234A1은, 예를 들면, 첨부된 도면들 중 도 7에 도시된 것과 같은, CMOS 기술로 형성된 단일 트랜지스터 안티-퓨즈 소자를 개시하고 있다. 각각의 퓨즈 소자는, 트랜지스터 채널의 소스 단에 드레인 단의 유전체(21)에 비해 더 두꺼운 유전체(20)를 갖는다. 이로 인해, 높은 게이트-드레인 전압이 인가될 때, 채널의 예측가능한 지점에서 고도로 도핑된 영역이 형성될 수 있다. 이것은, 이어서, 게이트와 새로이 형성된 도핑된 영역 간에 쇼트 회로의 형성을 용이하게 한다.
본 발명의 제1 양태에 따르면, 적어도 하나의 메모리 셀(이 메모리 셀 또는 각 메모리 셀들은 주 도전 경로와 제어 전극을 갖는 트랜지스터를 포함함), 프로그래밍 단계 동안 적어도 하나의 메모리 셀의 제어 전극을 선택적으로 사실상 절연시키기 위한 적어도 하나의 제1 전자 스위치 및 제어 전극이 사실상 절연된 경우에는 주 도전 경로를 녹일 만큼 충분하고, 제어 전극이 사실상 절연되지 않은 경우에는 주 도전 경로를 녹일 만큼 충분하지는 않은 전압을, 프로그래밍 단계 동안 적어도 하나의 셀의 주 도전 경로 양단에 인가하기 위한 장치를 포함하는 프로그래밍가능한 판독전용 메모리가 제공된다.
하나의 트랜지스터 또는 각각의 트랜지스터는 금속 산화물 실리콘 트랜지스터를 포함할 수 있다.
하나의 트랜지스터 또는 각각의 트랜지스터는, 그 게이트가 제어 전극을 포함하고, 그 소스-드레인 채널이 주 도전 경로를 포함하는, 전계 트랜지스터를 포함할 수 있다.
하나의 트랜지스터 또는 각각의 트랜지스터는 박막 트랜지스터를 포함할 수 있다.
적어도 하나의 셀 배열은 셀들의 배열을 포함할 수 있다. 적어도 하나의 제1 전자 스위치는 복수의 제1 전자 스위치들을 포함할 수 있고, 이 복수의 제1 전자 스위치들 각각은 각각의 셀과 관련된다. 대안으로서, 셀들은 적어도 하나의 집합으로서 배치될 수 있고, 셀 또는 셀들 각각은 적어도 하나의 제1 전자 스위치 또는 적어도 하나의 제1 전자 스위치 각각과 관련된다.
셀들은 복수의 그룹으로서 배치될 수 있고, 이 복수의 그룹 각각은 각각의 판독 회로를 지닌다. 각 그룹의 주 도전 경로는 각각의 판독 회로에 병렬로 접속될 수 있다. 이러한 배치는, 각 그룹의 모든 주 도전 경로들에 동시에 전압을 인가하도록 배치될 수 있다.
셀들은 공통 판독 회로에 접속될 수 있다. 주 도전 경로는 이 공통 판독 회로에 병렬로 접속될 수 있다. 이러한 배치는 모든 주 도전 경로들에 동시에 전압을 인가하도록 배치될 수 있다.
판독 회로 또는 각각의 판독 회로는 프리차지 트랜지스터(precharge transistor)를 포함할 수 있다. 판독 회로 또는 각각의 판독 회로는 회로 입력과 프리차지 회로 사이에 접속된 바이어스 트랜지스터를 포함할 수 있다.
판독 회로 또는 각각의 판독 회로는 회로 입력과 출력 사이에 제2 전자 스위치를 포함할 수 있다.
판독 회로 또는 각각의 판독 회로는, 프로그래밍 단계 동안 회로 출력을 공통 라인에 접속시키도록 배치된 제3 전자 스위치를 포함할 수 있다.
제1 전자 스위치 또는 각각의 제1 전자 스위치는 트랜지스터를 포함할 수 있다.
제1 전자 스위치 또는 각각의 제1 전자 스위치는 전달 게이트를 포함할 수 있다.
제1 전자 스위치 또는 각각의 제1 전자 스위치는, 셀 선택 신호에 의해 제어되도록 배치된 제1 스위칭 소자와, 제1 스위칭 소자와 병렬로 접속되고, 프로그래밍 단계 동안 셀 프로그래밍 신호에 의해 제어되도록 배치된 제2 스위칭 소자를 포함할 수 있다.
따라서, 메모리 셀 또는 각각의 메모리 셀이 가용성 소자를 또한 형성하는 트랜지스터를 포함하는 메모리를 제공하는 것이 가능하다. 그러므로, 이러한 셀에 의해 점유된 영역은 공지된 유형의 셀보다 사실상 작다. 로우 및 컬럼 로직 회로가 프로그래밍 단계 동안 명목상의 공급 전압에서 동작할 수 있으며, 일부 실시예에서는, 전체 프로그래밍 전압이 모든 셀에 동시에 인가되는 것이 가능하다. 따라서, 프로그래밍 동안 비교적 큰 전류를 통과시키기 위한 비교적 큰 소자가 제거될 수 있거나 또는 사실상 그 개수를 감소시킬 수 있어, 메모리에 의해 점유된 영역이 공지된 유형의 메모리의 영역보다 사실상 작을 수 있다. 이러한 메모리의 제조 시 추가의 처리 단계는 필요하지 않다. 따라서, 제조 비용 또는 제조 수율에 있어서는 불이익이 없거나 또는 거의 없으면서, 영역은 감소되고 및/또는 용량은 더 많아진 메모리를 제공하는 것이 가능하다.
동일한 참조 번호는 도면 전체에 걸쳐 동일한 부분을 참조한다.
도 8에 도시된 메모리 셀은, 단일 비트의 정보의 비휘발성 저장을 위한 단일 비트 PROM으로 사용될 수 있다. 더욱 통상적으로, 메모리 셀은, 로우 및 컬럼 디 코딩 회로와 판독 및 프로그래밍 회로와 함께, 다수 비트 또는 다수 워드의 정보를 저장하기 위한 메모리를 형성하는 메모리 셀들의 배열의 한 요소로서 사용될 수 있다. 이러한 메모리는 다른 소자들 또는 회로들과 사용하기 위한 집적 회로로서 형성될 수 있으며, 또는, 다른 기능들을 수행하기 위한 회로를 포함하는 집적 회로의 일부를 형성할 수도 있다.
메모리 셀은 트랜지스터(4)와 전자 스위치(제1 전자 스위치)(24)를 포함한다. 도 8에 도시된 예제에서, 트랜지스터(4)는, 예를 들면, 금속 산화물 실리콘(metal oxide silicon:MOS) 트랜지스터로서 형성된, 절연 게이트 전계 트랜지스터(insulated gate field effect transistor:IGFET)이다. 예를 들면, 트랜지스터는 박막 트랜지스터(TFT)일 수 있고, 게이트 G의 형태로 제어 전극과 소스 S와 드레인 D 사이의 채널의 형태로 주 도전 경로를 지닌다. 트랜지스터는 P-형 MOS 트랜지스터로서 도시되어 있지만, 또한 N-형일 수도 있다.
전자 스위치(24)는, 사실상 로우 임피던스 상태의 폐쇄 회로와 사실상 높은 임피던스 상태의 개방 회로 사이에서 선택적으로 동작가능하다. 메모리 셀의 프로그래밍에 이어, 스위치(24)는, 영구적으로 또는 메모리 셀의 판독이 수행될 때 폐쇄된다. 데이터 비트를 비휘발성 방식으로 저장하는 메모리 셀의 프로그래밍 동안, 스위치(24)는 저장된 비트의 요구되는 상태에 따라 개방되거나 또는 폐쇄될 수 있다. 스위치(24)가 폐쇄되는 경우, 예를 들면, 소스 전압과 동일한 소정의 바이어스 전압이 트랜지스터(4)의 게이트 G에 인가되어, 트랜지스터(4)가 "그대로" 유지된다. 스위치(24)가 프로그래밍 동안 개방될 때, 트랜지스터(4)의 게이트 G가 사실상 전기적으로 절연되어, 사실상 전기적으로 "부유하게" 된다. 이로 인해, 이하에 설명되는 바와 같이, 트랜지스터(4)가 프로그래밍되어, 소스 전극 S와 드레인 전극 D 사이에 영구 개방 회로가 형성된다.
도 9b는, 게이트와 소스 간의 전압이 0 전압에서 유지되고 있는 트랜지스터(4)의 소스와 드레인 양단 간에 인가된 전압 대 (대수 계산자에 대한) 암페어의 채널 전류의 그래프의 형태로, 도 9a의 트랜지스터(4)의 특성을 도시하고 있다. 소스-드레인 전압이 0에서 -30 전압까지 크기가 증가할 때, 드레인 전류는, 트랜지스터(4)의 손상 없이, 사실상 계속 그리고 단조롭게 증가한다. 이 예에서, 트랜지스터(4)의 명목상의 동작 공급 전압은 8 전압이다.
도 10b는, 도 9b와 유사하지만, 도 10a에 도시되어 있는 바와 같이, 스위치(24)가 개방되어 트랜지스터(4)의 게이트가 부유하고 있고 소스-드레인 전압이 0에서 -30 전압까지 증가할 때, 어떤 일이 일어나는지를 도시하는 도면이다. 이 모드에서, 드레인 또는 채널 전류는 -27 전압의 소스-드레인 전압에서 대략 0.5㎃에 도달할 때까지, 좀 더 급하게 증가한다. 이 지점에서, 전류는 갑자기 대략 0.1㎀까지 감소하고, 더 높은 소스-드레인 전압에 대해 이 레벨을 유지한다. 전류의 갑작스러운 하락은, 소스-드레인 채널이 영구적으로 개방 회로가 되거나 또는 "끊어져서", 트랜지스터(4) 그 자체가 끊어진 퓨즈 또는 가용성 소자로 기능하는 특징의 어느 지점을 나타낸다. 이것이 발생하는 파괴 또는 프로그래밍 전압 Vp는, 트랜지스터의 유형, 그 구조 및 그 제조에 사용되는 공정 기술에 좌우되지만, 도 8 내지 도 10에 도시된 통상적인 예에 대해, 명목상의 동작 공급 전압이 8 전압인 트랜지 스터에 대해 프로그래밍 전압은 -27 전압이다.
실제로, 메모리 셀의 프로그래밍 동안, 프로그래밍 전압 Vp와 같거나 또는 이보다 큰 크기의 소스-드레인 전압이, 트랜지스터(4)의 소스-드레인 채널 양단 간에 인가된다. 이후, 스위치(24)의 상태는, 이 트랜지스터(4)가 "끊어졌는지" 또는 그대로 유지되는지 여부를 판정한다. 프로그래밍에 이어, 트랜지스터(4)가, 적어도 판독 주기 동안, 명목상의 8 공급 전압에서 동작하고, 판독을 위해 선택될 때, 트랜지스터는 프로그래밍 데이터에 따라 개방 회로를 도전 상태도 만들거나 또는 유지한다. 그러므로, 데이터 기억 장치는 비휘발성이며, 메모리 셀은 PROM으로서 또는 PROM의 일부로서 사용될 수 있다.
따라서, 트랜지스터(4)는 선택 트랜지스터와 가용성 링크 두 가지의 역할을 수행하여, 비교적 작은 영역의 메모리 셀이 형성될 수 있다. 따라서, 소정의 메모리 용량의 다중 비트 메모리는 더 작게 만들어질 수 있거나, 또는 소정의 크기의 메모리는 더 큰 용량일 수 있다. 또한, 메모리 셀과 관련된 모든 로우 및/또는 컬럼 로직 회로는, 프로그래밍 동안 명목상의 "판독" 공급 전압에서 동작할 수 있다. 메모리의 구조에 따라, 전체 프로그래밍 전압이 메모리 셀들의 그룹 또는 메모리 셀들 전체에 동시에 인가될 수 있다. 비교적 큰 프로그래밍 전류를 다루기 위한 비교적 큰 크기의 트랜지스터가 불필요하거나, 또는 공지의 메모리에 비해 사실상 개수가 줄어들 수 있으며, 또한 영역도 감소된다.
도 11에 도시된 메모리 셀은, 도 8에 도시된 셀의 예이며, 또한, 다른 유형의 트랜지스터와 다른 도전성 유형들이 동일하게 사용될 수 있지만, P-형 MOS 트랜 지스터(4)를 포함한다. 이 예에서, 전자 스위치(24)는, P-형 MOS 트랜지스터(4)로서 구현되어 있지만, 또한, 다른 트랜지스터 유형 및 도전성 유형들이 사용될 수 있다. 스위치(24)를 형성하는 트랜지스터의 게이트는 제어 입력으로서 기능하고, 프로그래밍 동안 메모리 셀의 원하는 저장 상태를 선택하기 위한 프로그램 선택 신호를 수신하도록 배치된다. 이 예에서, 스위치는 비교적 높은 레벨의 전압을 프로그램 선택 신호로서 인가함으로써 개방되고, 상보성 신호(complementary signal)를 인가함으로써 폐쇄된다.
도 12에 도시된 메모리 셀은, 소스-드레인 채널들이 병렬로 접속되어 있는 P-형과 N-형의 MOS 트랜지스터(24a 및 24b) 각각을 포함하는 전달 게이트에 의해 전자 스위치가 구현되어 있다는 점에서 도 11에 도시된 것과 상이하다. 트랜지스터(24a 및 24b)는 상보성 프로그램 선택 신호들을 수신하도록 접속된 게이트들을 갖는다. 이러한 메모리 셀이 도 11에 도시된 것과 비교하여 볼 때 추가의 소자와 프로그램 신호 라인을 필요로 함에도 불구하고, 이러한 배치는, 트랜지스터(24a 및 24b)로 형성된 스위치가 폐쇄될 때, 트랜지스터(4)의 게이트 G가 메모리 셀의 단자(25)에서의 전압에 항상 설정되어 있는 것을 보장한다.
도 13은, 공통 판독 회로(26)에 접속되고 1차원 배열로 배치된 4개의 메모리 셀들(271-274)의 배열(5)을 도시한다. 메모리 셀들(271-274)은 도 11에 도시된 유형의 것이지만, 도 12에 도시된 것과 같이 임의의 유형일 수 있다. 메모리 셀들(271-274)의 가용성 소자를 형성하는 참조번호(4)와 같은 트랜지스터의 채널은, 공급 라 인 Vdd와 회로 노드(28) 사이에 병렬로 접속되어 있으며, 이 회로 노드(28)는 판독 회로(26)의 입력과, 메모리의 프로그래밍 동안 프로그래밍 전압 Vpp를 공급하기 위한 장치(미도시)에 접속되어 있다. 메모리 셀들(271-274)은 각각, "로우" 선택 입력 R1-R4와, 프로그램 데이터 라인 PC1-PC4을 각각 지니고 있다.
회로(26)의 입력은, P-형 트랜지스터(제2 전자 스위치)(29)를 통해, 출력 데이터 Vout를 공급하기 위한 회로 출력(30)에 접속된다. 입력은, 또한, 직렬 접속된 P-형 및 N-형 트랜지스터(31 및 32)를 통해 접지에 접속된다. 회로(26)의 출력(30)은 N-형 트랜지스터(31)를 통해 접지에 접속가능하다. 트랜지스터(29)의 게이트는 항상 0 전압을 수신하도록 접속되어 있다. 트랜지스터(31 및 32)의 게이트들은 각각, 항상 0 전압인 컬럼 바이어스 전압 Vb1과 프리차지 신호 PRE를 수신하도록 접속된다. 트랜지스터(제3 전자 스위치)(33)의 게이트는 프로그래밍 보호 신호 Vps를 수신하도록 접속된다.
메모리는 동작의 동적 모드 또는 정적 모드를 이용하여 판독 동작을 수행할 수 있다. 메모리 셀들(271-274)의 참조번호(24)와 같은 전자 스위치들 각각은, 대응하는 프로그램 데이터 라인 PC1-PC4에 0 전압을 인가함으로써 폐쇄되고, 예를 들면 공급 라인에서의 전압 Vdd와 같은 비교적 높은 전압을 인가함으로써 개방된다.
동적 판독 모드에서, 각각의 판독 동작에 앞서, 노드(28)는, 신호 PRE인 높은 로직 레벨 펄스를 트랜지스터(프리차지 트랜지스터)(32)의 게이트에 인가함으로써, 비교적 낮은 레벨의 전압으로 프리차지된다. 바이어스 전압 Vb1은 0 전압이므 로 트랜지스터(바이어스 트랜지스터)(33)는 도전 상태가 된다. 보호 신호 Vps는 0 전압이므로 비도전 상태가 된다. O 전압을 데이터 라인 PC1-PC4에 인가함으로써 참조번호(24)와 같은 모든 스위치들이 폐쇄된다.
메모리 셀들(271-274)은 한 번에 하나씩 판독된다. 프리차지 단계 후에, 낮은 로직 레벨 전압이 신호 PRE로서 트랜지스터(32)의 게이트에 인가되고, 비도전 상태가 되어, 공급 라인 Vss로부터 노드(28)를 절연시킨다. 바이어스 전압 Vb1은 0 전압에서 유지된다. 0 전압을 로우 선택 라인 R1에 인가함으로써 제1 셀(271)이 선택되는 반면, 나머지 로우 선택 라인들 R2-R4는 공급 라인의 전압 Vdd을 수신한다. 트랜지스터(4)가 그대로인 경우, 이것은 도전 상태가 되어, 노드(28)에서의 전압, 따라서 회로(26)의 출력(30)에서의 전압을 사실상 공급 라인의 전압 Vdd로 풀링한다. 반대로, 트랜지스터(4)가 프로그래밍 동안 끊어져서 개방 회로가 된 경우, 노드(28) 그리고 출력(30)은 낮은 전압을 유지한다. 이러한 판독 동작 동안, 노드(28)는 프로그래밍 전압 Vpp의 소스로부터 효과적으로 절연된다.
메모리 셀(272)을 포함하는 다음 "로우"가, 우선 노드(28)가 0전압으로 프리차지되고, 이어서 0 전압이 로우 선택 라인 R2에 인가되고, 선택되지 않은 메모리 셀들의 로우 선택 라인들(R1,R3 및 R4)에는 공급 전압이 인가되는, 동일한 방법으로 판독될 수 있다. 이후 메모리의 데이터가 메모리 셀들(271-274)로부터 차례로 판독되며, 각 셀이 그것의 로우 선택 라인에서 0 전압에 의해 선택될 때만이 출력 데이터가 유효하다. 도 14는 이러한 메모리의 동적 판독 모드 동안 발생하는 파형 의 타이밍을 도시하고 있으며, 도 15는 메모리 셀들(271-274)의 모든 트랜지스터들이 그대로 유지되는 경우에서의 이러한 동작의 시뮬레이션 결과를 도시한다.
동적 모드에서의 프리차지 및 판독 주기는, Vdd와 Vss로부터 직접 도전 경로가 없다는 것을 보장한다. 전력은 PRE 신호의 전이 동안만 소비된다.
도 13에 도시된 메모리 판독 동작의 정적 모드에서, 통상적으로, 공급 라인 상의 전압 Vdd와 접지 전위 간의 중간 전압인, 일정한 바이어스 전압이 프리차지 라인 PRE에 계속 인가되며, 각각의 메모리 셀은 상술된 바와 같이 차례로 선택된다. 선택된 메모리 셀의 트랜지스터가 프로그래밍 동안 끊어져 개방 회로가 된 경우, 출력 전압 Vout는 낮은 전압으로 풀링되는 반면, 트랜지스터가 그대로인 경우, 출력 전압 Vout는 높은 전압 레벨로 풀링된다. 이러한 동작이 도 16a 및 도 16b에 도시되어 있으며, 도 16a의 파형 도면은 모든 트랜지스터가 그대로인 동작을 도시하고, 도 16b의 파형 도면은 교대로 선택되는 메모리 셀들의 트랜지스터는 그대로이지만 나머지들은 개방 회로가 되는 동작을 도시하고 있다.
동작의 정적 모드로 인해, 출력(30)은 동적 모드에 비해 항상 유효하며, 이것은 판독 동작의 속도가 증가될 수 있다는 것을 의미한다.
프로그램 모드 또는 단계 동안, 전체 프로그래밍 전압 Vpp가 노드(28)에 인가되고, 프로그램 데이터 라인 PC1-PC4에 인가된 전압은 관련된 트랜지스터가 그대로 유지되고 있는지 또는 영구적으로 개방 회로가 되는지 여부를 판정한다. 트랜지스터가 그대로 유지되어야 하는 그러한 셀들의 경우, 0 전압 레벨이 대응하는 프 로그램 제어 라인에 공급되어, 관련된 스위치(24)가 폐쇄되고, 공급 라인의 전압 Vdd와 같은 소정의 전압을 트랜지스터(4)의 게이트에 공급한다. "끊어져서" 영구적으로 개방 회로가 될 필요가 있는 트랜지스터들(4)의 경우, 공급 라인의 전압 Vdd와 같은 높은 레벨의 신호가 대응하는 트랜지스터 스위치(24)의 게이트에 공급되어, 스위치를 개방한다. 따라서, 트랜지스터의 게이트는 사실상 전기적으로 절연되거나 또는 "부유한다".
프로그래밍 전압 Vpp는, 게이트가 부유하고 있는 트랜지스터들의 채널을 끊기에는 충분하지만, 게이트가 소정의 전압에 접속되어 있는 트랜지스터들의 채널을 끊기에는 충분하지 않은 정도의 크기를 가져야만 한다. 예를 들면, 도 9 및 도 10에 도시된 특성을 지니는 트랜지스터의 경우, 전압 Vpp는, 파괴 전압 Vp와 공급 라인의 공급 전압 Vdd의 합과 적어도 동일한 크기를 가져야만 한다.
프로그래밍 단계 동안, 트랜지스터(31 및 32)의 게이트들의 전압은, 사실상 0 전압과 동일하게 되어, 트랜지스터(32)를 비교적 높은 프로그래밍 전압으로부터 보호한다. 트랜지스터(29)의 게이트에서의 전압은 0 전압이고, 출력(30)은, 보호 신호로서 공급 라인의 전압 Vdd를 트랜지스터(33)의 게이트에 인가함으로써 사실상 0 전압으로 풀링되어, 트랜지스터(29)가 비도전 상태가 되어, 출력(30)에 접속된 임의의 회로가 비교적 높은 프로그래밍 전압으로부터 보호되는 것을 보장한다.
도 13에 도시된 메모리는, 메모리의 프로그래밍 동안 단 하나의 높은 전체 전압 프로그래밍 신호를 필요로 한다. 공지된 유형의 메모리들과 관련된 비교적 큰 프로그래밍 전류를 소싱하거나 및/또는 낮추기 위해, 큰 트랜지스터나 다른 소 자들이 필요치 않다. 또한, 모든 선택 로직 회로는 프로그래밍과 판독 동안, 공급 라인의 명목상의 공급 전압 Vdd에서 동작한다. 따라서, 이러한 로직 회로에서는, 비교적 높은 프로그래밍 전압을 견디어낼 수 있는 활성 소자를 제공하는 것이 필요하지 않으며, 더 낮은 전압 소자들을 보호하기 위해 특별한 수단들이 필요하지 않다.
도 17에 도시된 메모리 셀은, 트랜지스터(24a 및 24b)가 동일한 도전성 유형(이 경우, P형)이며, 그 게이트들이 개별적으로 제어 신호를 수신하도록 접속되어 있다는 점에서, 도 12에 도시된 메모리 셀과 상이하다. 트랜지스터(제2 스위칭 소자)(24a)의 게이트는 프로그램 데이터 라인 PC1에 접속되어 있는 반면, 트랜지스터(제1 스위칭 소자)(24b)의 게이트는 프로그램 모드 로우 선택 라인 PR1에 접속되어 있다. 입력(25)은, 프로그래밍 동안 소정의 고정된 전압을 수신하는 로우 선택 라인 R1에 접속되어 있고, 트랜지스터(4)의 프로그램된 상태는 라인 PC1과 PR1 둘 모두의 전압 레벨에 의해 판정된다. 프로그래밍 모드 동안 트랜지스터(4)가 끊어지거나 또는 영구적으로 개방 회로가 되도록 하기 위해, 공급 라인의 전압 Vdd와 같은 높은 전압이 라인들 PC1과 PR1 둘 모두에 존재해야만 하고, 따라서, 트랜지스터(24a 및 24b) 둘 모두가 개방 회로가 되어, 트랜지스터(4)의 게이트 G가 절연되고 부유하게 된다.
도 18은 도 17에 도시된 유형의 메모리 셀의 "2차원" 배열을 도시한다. 두 개의 로우와 n개의 컬럼을 포함하는 배열이 도시되어 있지만, 임의의 원하는 개수의 로우가 제공될 수 있다. 판독 회로(26)는, 배열 또는 매트릭스의 컬럼들 각각 에 대해, 도 13에 도시된 유형의 회로를 포함한다. 메모리 셀들의 각 컬럼의 트랜지스터(24a)의 게이트들은 공통 프로그램 데이터 라인 PCi에 접속되는 반면, 각 로우의 트랜지스터(24b)의 게이트들은 공통 로우 선택 라인 PRi에 접속된다.
도 18에 도시된 메모리의 판독 동안, 모든 로우 선택 라인들 PR1, PR2와 모든 프로그램 데이터 라인들 PC1-PCn은 0 전압에 접속되어, 모든 트랜지스터(24a,24b)가 도전 상태가 되고, 따라서 메모리 셀들의 모든 스위치가 폐쇄된다. 판독 모드 로우 선택 라인들 R1,R2은, 판독 시 한 번에 각 로우를 선택하는 데에 사용되고, 이것은 앞서 설명한 바와 같이, 동적 모드 또는 정적 모드에서 수행될 수 있다. 메모리 셀들의 각 컬럼과 판독 회로(26)의 관련 회로는, 도 13에 도시된 메모리에 대해 전술한 바와 같이 동작한다. 따라서, 판독 단계 동안, 현재 선택된 로우로부터, n 비트의 데이터가 동시에 또는 "병렬로" 판독된다.
프로그래밍 동안, 로우 선택 라인들 R1, R2은 공급 라인의 전압 Vdd으로 설정되고, 라인들 PR1,PR2 및 PC1-PCn은 메모리 셀들의 프로그램된 상태를 선택하는 데에 사용된다. 이러한 프로그래밍 모드의 타이밍은 도 19의 파형 도면에 도시되어 있다.
대응하는 로우 선택 라인의 전압을 공급 라인의 전압 Vdd로 바꿈으로써, 프로그래밍을 위해 로우들이 차례로 선택된다. 프로그램 데이터 라인들 PC1-PCn에 공급된 전압 레벨들이 저장될 데이터 비트의 값에 따라 선택된다. 메모리 셀의 트랜지스터가 영구적으로 개방 회로가 되어야 하는 경우, 공급 라인의 전압 Vdd와 같은 높은 전압이 대응하는 프로그램 데이터 라인에 공급되는 반면, 프로그램 데이터 라인의 낮은 전압은 메모리 셀 트랜지스터가 그대로 유지되게 한다. 적절한 전압이 라인들 PR1, PR2 및 PC1-PCn에 공급되면, 프로그래밍 전압 Vpp가 트랜지스터 들 M1-Mn을 통해 회로 노드(281-28n)에 공급되어, 선택된 로우의 메모리 셀들이 동시에 프로그래밍된다. 이 경우, 프로그래밍 전압 Vpp의 크기는, 공급 라인의 공급 전압 Vpp와, 파괴 전압 Vp에서 각 트랜지스터들 M1-Mn 양단의 전압 하락을 뺀 것과의 합과 동일하거나 또는 더 커야만 한다.
프로그래밍 동작 동안, 판독 회로(26)의 트랜지스터는 도 13의 메모리에 대해 전술한 바와 같이 동작한다. 트랜지스터들 M1-Mn은, 그 게이트들이 0 전압을 수신하도록 접속된 N형 트랜지스터로서 도시되어 있다. 이들 트랜지스터들은 절연을 제공하여, 회로 노드(281-28n)는 메모리의 판독 동작 동안 서로 효과적으로 절연된다. 이들 트랜지스터는 단일 메모리 셀의 프로그래밍 전류를 싱크할 만큼 충분히 커야 한다. 그러나, 메모리 배열 또는 매트릭스의 컬럼당 단 하나만의 이러한 트랜지스터가 요구되므로, 이전에 공지된 메모리 배치에 비해 사실상 영역이 감소될 수 있다.
도 20은 두 개의 로우와 n개의 컬럼의 메모리 셀의 배열을 포함하는 메모리를 도시하고 있지만, 임의의 원하는 개수의 로우가 제공될 수 있다. 메모리 셀들의 컬럼은, 도 18에 도시된 것과 동일한 유형의 판독 회로(26)에 접속된, 공통 노드들(281-28n)에 접속되어 있다. 또한, 절연 트랜지스터 M1-Mn은 노드들(281-28n) 각각을, 프로그래밍 전압 Vpp를 공급하기 위한 장치에 접속시킨다.
도 20의 메모리는, 트랜지스터(24a 및 24b)가 생략되어 각 메모리 셀이 단지 트랜지스터(4)만을 각각 포함한다는 점에서, 도 18의 메모리와 상이하다. 프로그래밍 동안, 컬럼, 로우 및 데이터 선택 제어가 메모리 셀들의 외부에서 수행되어, 각 로우의 메모리 셀들의 트랜지스터들의 게이트가 공통 전자 스위치(241-24n)에 접속되어 있고, 각 컬럼의 트랜지스터의 드레인은 공통(P형) 트랜지스터(351-35n)에 접속되어 있다.
도 20의 메모리는, 전술한 바와 같이, 동적으로 또는 정적으로 판독될 수 있으며, 도 18에 도시된 메모리의 판독 동작과 동일한 방식으로 한 로우씩 판독될 수 있다. 또는, 프로그램 데이터와, 컬럼 선택 라인들 PC1-PCn과 프로그램 모드 로우 선택 라인들 PR1 및 PR2는, 0 레벨 전압을 수신하도록 접속되어, 트랜지스터(351-35n)는 스위치 온되고 스위치(241-24n)는 폐쇄된다. 판독 모드 로우 선택 라인들 R1 및 R2가 차례로 선택되고, 메모리의 내용은 병렬로 한 번에 한 로우가 판독된다.
메모리의 프로그래밍 동안, 로우 선택 라인들 R1 및 R2는, 공급 라인의 전압 Vdd와 같은 소정의 전압을 수신하도록 접속된다. 로우들은 차례로 프로그램되며, 선택된 로우의 스위치(241 또는 242)가 개방되고, 선택되지 않은 로우 각각의 스위치는 폐쇄된다. 저장될 데이터가 제어 라인 PC1-Pcn에 인가되어, 영구적으로 개방 회로가 될 메모리 셀에 대한 트랜지스터(351-35n) 각각이 스위치 온되는 반면, 나머 지 트랜지스터들은 스위치 오프된다. 프로그래밍 전압 Vpp는, 공급 라인의 전압 Vdd와, 트랜지스터 파괴 전압 Vp에서 각각의 트랜지스터(351-35n) 양단 간의 전압 하락을 뺀 것의 합과 동일하게 또는 그보다 크게 된다. 선택된 로우가 프로그램될 때, 트랜지스터들(351-35n)은 스위치 오프되고, 프로그래밍 절차는 프로그램될 다음 로우에 대해 수행된다.
도 18에 도시된 메모리의 경우에서와 같이, 트랜지스터들 M1-Mn은, 각 컬럼에 대한 프로그래밍 전류를 싱크할 만큼 충분히 커야만 하는데, 여기서 프로그래밍 전류는 한 메모리 셀의 프로그래밍 전류와 동일한데, 그 이유는 메모리가 한 번에 한 로우씩 프로그램되기 때문이다. 마찬가지로, 트랜지스터들(351-35n)은 프로그래밍 전류를 소싱할 수 있을 만큼 충분히 커야 한다. 그러나, 각각의 메모리 셀은 더 작은 영역을 차지하는데, 그 이유는 전기 스위칭이 메모리 셀에서 제거되고 각 로우에 대해 공통으로 제공되기 때문이다. 따라서, 메모리 셀들의 충분히 큰 배열 또는 매트릭스에 대해, 메모리는 사실상 더 작은 영역을 차지한다.
전자 스위치(241-242)는 임의의 적합한 방식으로 구현될 수 있다. 예를 들면, 스위치 각각은 도 11에 도시된 바와 같이 트랜지스터로서, 또는, 도 12에 도시된 바와 같이 전달 게이트로서 구현될 수 있다.
도 21은 프로그래밍 동작 모드 동안, 라인들 PC1-PCn, PR1 및 PR2의 파형의 타이밍을 도시한다.
도 22에 도시된 메모리는, 메모리 셀들의 컬럼들이 하나의 노드(28)에 모두 접속되어 있고, 도 13에 도시된 바와 같이 판독 회로(26)의 하나의 회로부의 입력에 접속되어 있다는 점에서 도 20에 도시된 메모리와 상이하다. 그러므로, 메모리 셀들은 직렬 데이터 출력을 제공하도록 한 번에 하나씩 판독되어야 한다. 그러나, 비교적 큰 절연 트랜지스터 M1-Mn은 더 이상 요구되지 않아, 메모리의 영역은 도 20의 메모리와 비교해 볼 때 감소될 수 있다.
메모리 셀의 판독은, 전술된 바와 같이, 동적으로 또는 정적으로 수행될 수 있다. 또한, 판독은, 도 23과 도 24의 파형 도면에 도시된 바와 같이 두 개의 서로 다른 순서로 수행될 수 있다. 도 23에 도시된 모드에서, 메모리 셀은 한 로우씩 판독된다. 모든 판독 동작 동안 스위치(241-242)가 폐쇄되고, 라인들 R1 및 R2에 공급된 신호들은 한 번에 한 로우씩 메모리 셀을 선택한다. 각각의 로우가 선택될 때, 컬럼들은, 트랜지스터들(351-35n)을 한 번에 하나씩 스위치 온하고 선택된 메모리의 상태를 정적으로 또는 동적으로 판독함으로써 한 번에 하나씩 선택된다.
도 24는 대안의 모드를 도시하고 있으며, 컬럼들이 한 번에 하나씩 선택되고, 각 컬럼의 메모리 셀들은 한 번에 하나씩 차례로 판독된다. 이 경우, 선택된 컬럼의 트랜지스터들(351-35n)은 스위치 온되는 반면, 다른 트랜지스터들은 스위치 오프 되고, 로우들은 한 번에 하나씩 선택되면서 선택된 메모리 셀의 상태를 판독한다. 이것이, 전체 메모리를 판독하기 위해, 각 컬럼에 대해 차례로 반복된다.
도 22에 도시된 메모리의 프로그래밍은 도 20의 메모리에 도시된 바와 완전히 동일한 방식으로 수행될 수 있다. 따라서, 메모리는 한 번에 한 로우씩 프로그 램된다.
이와 같이 본 발명이 설명되었으며, 동일한 발명이 각종 방식으로 변형될 수 있다는 것이 명백할 것이다. 이러한 변형은 본 발명의 취지 및 범위에서 벗어나는 것으로 간주되지 않으며, 이러한 모든 변형은 이하의 청구항의 범위 내에 포함되도록 의도되는 본 기술 분야에 숙련된 사람들에게는 명백할 것이다.
프로그래밍 동안 비교적 큰 전류를 통과시키기 위한 비교적 큰 소자가 제거될 수 있거나 또는 사실상 그 개수를 감소시킬 수 있어, 메모리에 의해 점유된 영역이 공지된 유형의 메모리의 영역보다 사실상 작을 수 있다. 이러한 메모리의 제조 시 추가의 처리 단계는 필요하지 않다. 따라서, 제조 비용 또는 제조 수율에 있어서는 불이익이 없거나 또는 거의 없으면서, 영역은 감소되고 및/또는 용량은 더 많아진 메모리를 제공하는 것이 가능하다.

Claims (20)

  1. 프로그램가능한 판독전용 메모리로서,
    적어도 하나의 메모리 셀 -상기 적어도 하나의 메모리 셀 또는 각각의 메모리 셀은 주 도전 경로와 제어 전극을 갖는 트랜지스터를 포함함-;
    프로그래밍 단계 동안 상기 적어도 하나의 메모리 셀의 상기 제어 전극을 선택적으로 사실상 절연시키기 위한 적어도 하나의 제1 전자 스위치; 및
    상기 프로그래밍 단계 동안 상기 적어도 하나의 메모리 셀의 상기 주 도전 경로 양단에, 상기 제어 전극이 사실상 절연될 때 상기 주 도전 경로를 녹일 만큼 충분하되 상기 제어 전극이 사실상 절연되지 않을 때는 상기 주 도전 경로를 녹일만큼 충분하지는 않은 전압을 인가하기 위한 장치
    를 포함하는 프로그램가능한 판독전용 메모리.
  2. 제1항에 있어서, 상기 트랜지스터 또는 각각의 트랜지스터는 금속 산화물 실리콘 트랜지스터를 포함하는 프로그램가능한 판독전용 메모리.
  3. 제1항에 있어서, 상기 트랜지스터 또는 각각의 트랜지스터는, 게이트가 상기 제어 전극을 포함하고, 소스-드레인 채널이 상기 주 도전 경로를 포함하는, 전계 트랜지스터를 포함하는 프로그램가능한 판독전용 메모리.
  4. 제1항에 있어서, 상기 트랜지스터 또는 각각의 트랜지스터는 박막 트랜지스터를 포함하는 프로그램가능한 판독전용 메모리.
  5. 제1항에 있어서, 상기 적어도 하나의 셀은 셀들의 배열을 포함하는 프로그램가능한 판독전용 메모리.
  6. 제5항에 있어서, 상기 적어도 하나의 제1 전자 스위치는, 각각이 상기 셀들의 각각의 셀과 관련되는 복수의 제1 전자 스위치들을 포함하는 프로그램가능한 판독전용 메모리.
  7. 제5항에 있어서, 상기 셀들은 적어도 하나의 집합으로 배치되고, 상기 적어도 하나의 집합 또는 적어도 하나의 집합 각각은 상기 적어도 하나의 제1 스위치 또는 상기 적어도 하나의 제1 전자 스위치의 각각의 스위치와 관련되는 프로그램가능한 판독전용 메모리.
  8. 제5항에 있어서, 상기 셀들은, 각각이 개별 판독 회로를 지니는 복수의 그룹으로서 배치되는 프로그램가능한 판독전용 메모리.
  9. 제8항에 있어서, 상기 각 그룹의 주 도전 경로들은 각각의 판독 회로에 병렬로 접속되어 있는 프로그램가능한 판독전용 메모리.
  10. 제9항에 있어서, 상기 배치는 상기 각 그룹의 모든 주 도전 경로에 전압을 동시에 인가하도록 배치된 프로그램가능한 판독전용 메모리.
  11. 제5항에 있어서, 상기 셀들은 공통 판독 회로에 접속되는 프로그램가능한 판독전용 메모리.
  12. 제11항에 있어서, 상기 주 도전 경로는 상기 공통 판독 회로에 병렬로 접속되는 프로그램가능한 판독전용 메모리.
  13. 제12항에 있어서, 상기 배치는 상기 모든 주 도전 경로에 동시에 전압을 인가하도록 배치된 프로그램가능한 판독전용 메모리.
  14. 제8항 또는 제11항에 있어서, 상기 판독 회로 또는 각각의 판독 회로는 프리차지(precharge) 트랜지스터를 포함하는 프로그램가능한 판독전용 메모리.
  15. 제14항에 있어서, 상기 판독 회로 또는 각각의 판독 회로는 회로 입력과 상기 프리차지 트랜지스터 사이에 접속된 바이어스 트랜지스터를 포함하는 프로그램가능한 판독전용 메모리.
  16. 제8항 또는 제11항에 있어서, 상기 판독 회로 또는 각각의 판독 회로는 회로 입력과 회로 출력 사이에 제2 전자 스위치를 포함하는 프로그램가능한 판독전용 메모리.
  17. 제8항 또는 제11항에 있어서, 상기 판독 회로 또는 각각의 판독 회로는, 프로그래밍 단계 동안, 회로 출력을 공통 라인에 접속시키도록 배치된 제3 전자 스위치를 포함하는 프로그램가능한 판독전용 메모리.
  18. 제1항에 있어서, 상기 제1 전자 스위치 또는 각각의 제1 전자 스위치는 트랜지스터를 포함하는 프로그램가능한 판독전용 메모리.
  19. 제1항에 있어서, 상기 제1 전자 스위치 또는 각각의 제1 전자 스위치는 전달 게이트를 포함하는 프로그램가능한 판독전용 메모리.
  20. 제5항에 있어서, 각각의 제1 전자 스위치는 셀 선택 신호에 의해 제어되도록 배치된 제1 스위칭 소자와, 상기 제1 스위칭 소자와 병렬로 접속되어 있고, 상기 프로그래밍 단계 동안 셀 프로그래밍 신호에 의해 제어되도록 배치된 제2 스위칭 소자를 포함하는 프로그램가능한 판독전용 메모리.
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