JP4511571B2 - プログラマブル・リードオンリーメモリ - Google Patents
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Description
5…アレイ
24…電子スイッチ(第1の電子スイッチ)
24a…トランジスタ(第2の開閉機器)
24b…トランジスタ(第1の開閉機器)
26…読み出し回路
271〜274…メモリセル、
29…p型トランジスタ(第2の電子スイッチ)
31…トランジスタ(バイアストランジスタ)
32…トランジスタ(プリチャージ・トランジスタ)
33…トランジスタ(第3の電子スイッチ)
34…装置
G…ゲート(制御電極)
S−D…ソース−ドレイン・チャネル(主導電路)
Claims (17)
- 複数のメモリセルからなるメモリアレイと、プログラミング電圧を印加するための装置とを含むプログラマブル・リードオンリーメモリであって、
各メモリセルは、
主導電路および制御電極を有するトランジスタと、
プログラム中に電源電圧を受け取る入力と、上記トランジスタの制御電極との間に接続された第1の電子スイッチとを備え、
上記装置は、プログラミングステップの間、複数のメモリセルの主導電路を挟んで上記プログラミング電圧を同時に印加するためのものであり、
上記プログラミング電圧は、制御電極が実質的に絶縁分離されている場合には主導電路を溶断するのに十分であるが、制御電極が実質的に絶縁分離されていない場合には主導電路を溶断するのに不十分な電圧であり、
各トランジスタが、p型の薄膜トランジスタであり、
上記装置によって同時にプログラミング電圧が印加される複数のメモリセルのうち、トランジスタを永久に開回路とすることが必要なメモリセルでは、上記プログラミングステップの間、第1の電子スイッチが開かれてトランジスタの制御電極が実質的に絶縁分離され、
上記装置によって同時にプログラミング電圧が印加される他のメモリセルであって、トランジスタが損なわれていないままであることが必要なメモリセルでは、上記プログラミングステップの間、第1の電子スイッチが閉じられてトランジスタの制御電極に上記電源電圧が供給されるメモリ。 - 上記各トランジスタが、金属酸化膜シリコントランジスタを含む請求項1に記載のメモリ。
- 上記各トランジスタが、電界効果トランジスタを含み、
上記電界効果トランジスタのゲートが、上記制御電極を含み、
上記電界効果トランジスタのソース−ドレイン・チャネルが、上記主導電路を含む請求項1または2に記載のメモリ。 - 上記セルが、少なくとも1つのセットとして構成され、
上記セット(セットが1つの場合)または各セット(セットが複数の場合)が、上記第1の電子スイッチの1つずつにそれぞれ関連付けられている請求項1〜3の何れか1項に記載のメモリ。 - 上記複数のセルが、複数のグループとして構成され、
これらグループの各々が、読み出し回路をそれぞれ有している請求項1〜4の何れか1項に記載のメモリ。 - 各グループの主導電路が、上記読み出し回路のそれぞれと並列に接続されている請求項5に記載のメモリ。
- 上記装置が、各グループの主導電路の全てに同時に電圧を印加するように構成されている請求項6に記載のメモリ。
- 上記複数のセルが、共通の読み出し回路に接続されている請求項1〜4の何れか1項に記載のメモリ。
- 上記主導電路が、上記共通の読み出し回路に並列に接続されている請求項8に記載のメモリ。
- 上記装置が、上記複数の主導電路の全てに同時に電圧を同時に印加するように構成されている請求項9に記載のメモリ。
- 上記読み出し回路(読み出し回路が1つの場合)または各読み出し回路(読み出し回路が複数の場合)が、プリチャージ・トランジスタを含む請求項5〜10の何れか1項に記載のメモリ。
- 上記読み出し回路(読み出し回路が1つの場合)または各読み出し回路(読み出し回路が複数の場合)が、回路入力と上記プリチャージ・トランジスタとの間に接続されたバイアストランジスタを含む請求項11に記載のメモリ。
- 上記読み出し回路(読み出し回路が1つの場合)または各読み出し回路(読み出し回路が複数の場合)が、回路入力と回路出力との間に第2の電子スイッチを含む請求項5〜12の何れか1項に記載のメモリ。
- 上記読み出し回路(読み出し回路が1つの場合)または各読み出し回路(読み出し回路が複数の場合)が、上記プログラミングステップの間、回路出力を共通ラインに接続するように構成された第3の電子スイッチを含む請求項5〜13の何れか1項に記載のメモリ。
- 上記各第1の電子スイッチが、トランジスタを含む請求項1〜14の何れか1項に記載のメモリ。
- 上記各第1の電子スイッチが、トランスミッションゲートを含む請求項1〜14の何れか1項に記載のメモリ。
- 各第1の電子スイッチが、
セル選択信号によって制御されるように構成され第1のスイッチングデバイスと、
上記第1のスイッチングデバイスに並列に接続され、上記プログラミングステップの間、セル・プログラミング信号によって制御されるように構成された第2のスイッチングデバイスとを含む請求項1および5〜14の何れか1項に記載のメモリ。
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