JP2012256821A5 - - Google Patents

Claims (5)

1. 駆動回路と、前記駆動回路上に設けられ、前記駆動回路によって駆動される複数のメモリセルアレイと、を有し、
   前記複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、
   前記複数のメモリセルそれぞれは、第１のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタは、酸化物半導体層と、ソース電極及びドレイン電極と、第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記酸化物半導体層と重畳する第１のゲート電極と、を有し、
   前記容量素子は、前記ソース電極及び前記ドレイン電極の一方と、前記第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記ソース電極及び前記ドレイン電極の一方と重畳する導電層と、を有し、
   前記複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置。
2. 請求項１において、
   前記複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線は重ならないように配置されていることを特徴とする記憶装置。
3. 請求項１又は請求項２において、
   前記複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置されていることを特徴とする記憶装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記駆動回路は、第２のトランジスタを用いて形成され、
   前記第２のトランジスタは、シリコンでなる基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第２のゲート絶縁層と、前記チャネル形成領域と重畳して前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有することを特徴とする記憶装置。
5. 請求項１乃至請求項３のいずれか一において、
   前記駆動回路は、第２のトランジスタを用いて形成され、
   前記第２のトランジスタは、絶縁表面上に形成され、シリコンでなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第２のゲート絶縁層と、前記第２のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第２のゲート電極と、を有することを特徴とする記憶装置。