DE112011103061T5 - Speichervorrichtung - Google Patents

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Jun Koyama
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Semiconductor Energy Laboratory Co Ltd
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Abstract

Bei einer Speichervorrichtung wird die Speicherkapazität pro Flächeneinheit erhöht, während gleichzeitig ein Zeitraum gewährleistet wird, über den Daten gehalten werden. Die Speichervorrichtung enthält eine Ansteuerschaltung, die über einem Substrat vorhanden ist, sowie eine Vielzahl von Speicherzellen-Anordnungen, die über der Ansteuerschaltung vorhanden sind und von der Ansteuerschaltung angesteuert werden Jede der Vielzahl von Speicherzellen-Anordnungen enthält eine Vielzahl von Speicherzellen. Jede der Vielzahl von Speicherzelle enthält einen ersten Transistor, der eine erste Gate-Elektrode enthält, die sich mit einer Oxid-Halbleiterschicht überlappt, sowie einen Kondensator, der eine Source-Elektrode oder eine Drain-Elektrode, eine Gate-Isolierschicht und eine leitende Schicht enthält. Die Vielzahl von Speicherzellen-Anordnungen sind überlappend geschichtet. So wird bei der Speichervorrichtung die Speicherkapazität pro Flächeneinheit erhöht, während gleichzeitig ein Zeitraum gewährleistet wird, über den Daten gehalten werden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Speichervorrichtung sowie eine Halbleitervorrichtung, die die Speichervorrichtung enthält.
  • TECHNISCHER HINTERGRUND
  • In den letzten Jahren hat ein Metalloxid mit Halbleitereigenschaften, das als Oxid-Halbleiter bezeichnet wird, Aufmerksamkeit als neuartiges Halbleitermaterial gefunden, das, wie im Fall von Polysilizium oder mikrokristallinem Silizium, hohe Mobilität aufweist und, wie im Fall von amorphem Silizium einheitliche Element-Eigenschaften aufweist. Das Metalloxid wird für verschiedene Zwecke eingesetzt. Indiumoxid beispielsweise ist ein bekanntes Metalloxid und wird als Material für eine Pixelelektrode in einer Flüssigkristall-Anzeigevorrichtung eingesetzt. Zu Beispielen derartiger Metalloxide mit Halbleitereigenschaften gehören Wolframoxid, Zinnoxid, Indiumoxid und Zinkoxid. Es sind Transistoren bekannt, bei denen ein Kanalausbildungsbereich unter Verwendung eines derartigen Metalloxids mit Halbleitereigenschaften ausgebildet wird (Patentdokumente 1 und 2).
  • [Verweis]
  • [Patentdokument]
    • [Patentdokument 1] Japanische Patentanmeldungsveröffentlichung Nr. 2007-123861
    • [Patentdokument 2] Japanische Patentanmeldungsveröffentlichung Nr. 2007-096055
  • OFFENBARUNG DER ERFINDUNG
  • Zu Beispielen einer Halbleiter-Speichervorrichtung (im Folgenden kurz als Speichervorrichtung bezeichnet) gehören ein DRAM und ein SRAM, die zur Kategorie flüchtiger Speicher gehören, ein Masken-ROM, ein EPROM, ein EEPROM, ein Flash-Speicher sowie ein ferroelektrischer Speicher, die in die Kategorie nichtflüchtiger Speicher gehören, und dergleichen. Die meisten dieser Speicher, die Einkristall-Halbleitersubstrate enthalten, werden bereits in der Praxis eingesetzt. Von den oben aufgeführten Speichervorrichtungen hat ein DRAM eine einfache Struktur, bei der eine Speicherzelle einen Transistor und einen Kondensator enthält und weniger Halbleiterelemente zum Ausbilden einer Speicherzelle als bei anderen Speichervorrichtungen, wie beispielsweise einem SRAM, erforderlich sind. Daher kann die Speicherkapazität pro Flächeneinheit gegenüber mit anderen Speichervorrichtungen erhöht werden, und so erweist sich ein DRAM als vorteilhaft bei der Kostenreduzierung.
  • Ein DRAM ist, wie oben beschrieben, für große Speicherkapazität geeignet, jedoch muss die Speicherkapazität pro Flächeneinheit wie bei anderen Speichervorrichtungen weiter erhöht werden, damit eine integrierte Schaltung mit einem höheren Integrationsgrad geschaffen wird, während gleichzeitig eine Zunahme der Chipgröße verhindert wird. Zu diesem Zweck muss die Fläche eines Kondensators zum Halten von Ladung, der in jeder Speicherzelle vorhanden ist, reduziert werden, und die Fläche jeder Speicherzelle muss reduziert werden.
  • Da jedoch der Kapazitätswert aufgrund der Verringerung der Fläche eines Kondensators verringert wird, wird die Differenz zwischen den Betrag der Ladung digitaler Werte (beispielsweise Differenz zwischen den Betrag der Ladung, der ”1” entspricht, und den Betrag der Ladung, die ”0” entspricht) kleiner. Daher ist es, wenn ein geringes Maß an Sperrstrom in dem Transistor vorhanden ist, schwierig, die Genauigkeit von Daten aufrechtzuerhalten, und eine Halteperiode ist häufig kurz. Dementsprechend wird die Frequenz eines Aktualisierungs- bzw. Auffrischungsvorgangs erhöht, und dadurch erhöht sich der Stromverbrauch.
  • Angesichts des oben beschriebenen Problems besteht eine Aufgabe der vorliegenden Erfindung darin, eine Speichervorrichtung vorzuschlagen, bei der ein Zeitraum gewährleistet ist, über den Daten gehalten werden, und die Speicherkapazität pro Flächeneinheit vergrößert werden kann. Des Weiteren besteht eine Aufgabe der vorliegenden Erfindung darin, eine Halbleitervorrichtung vorzuschlagen, die die Speichereinrichtung enthält.
  • In der offenbarten Erfindung wird eine Speichereinrichtung unter Verwendung eines Materials ausgebildet, mit dem der Sperrstrom eines Transistors ausreichend reduziert werden kann, so beispielsweise eines Oxid-Halbleitermaterials, das ein Halbleiter mit großem Bandabstand ist. Das Oxid-Halbleitermaterial enthält vorzugsweise In, Ga und Zn. Der Sperrstrom eines Transistors, in dem ein Oxid-Halbleiter für einen Kanalausbildungsbereich eingesetzt wird, ist außerordentlich gering. Daher können, wenn eine Speicherzelle unter Verwendung des Transistors hergestellt wird, Daten über lange Zeit gehalten bzw. gespeichert werden.
  • Beim Einsatz von Mehrebenen-Verbindung (multilevel interconnection) werden eine Vielzahl von Speicherzellen, die in einer Speichervorrichtung enthalten sind, überlappend geschichtet, und des Weiteren werden die Speicherzellen und eine Ansteuerschaltung zum Ansteuern der Speicherzellen überlappend geschichtet.
  • Eine Ausführungsform der vorliegenden Erfindung ist eine Speichervorrichtung, die eine Ansteuerschaltung, die über einem Substrat vorhanden ist, sowie eine Vielzahl von Speicherzellen-Anordnungen enthält, die über der Ansteuerschaltung vorhanden sind und von der Ansteuerschaltung angesteuert werden. Jede der Vielzahl von Speicherzellen-Anordnungen enthält eine Vielzahl von Speicherzellen, die in Matrixform angeordnet sind. Jede der Vielzahl von Speicherzellen enthält einen ersten Transistor, der eine Oxid-Halbleiterschicht, eine Source-Elektrode, eine Drain-Elektrode, eine erste Gate-Isolierschicht sowie eine erste Gate-Elektrode enthält, die sich mit der Oxid-Halbleiterschicht überlappt, wobei sich die Gate-Isolierschicht dazwischen befindet, und enthält einen Kondensator, der die Source-Elektrode oder die Drain-Elektrode, die erste Gate-Isolierschicht sowie eine leitende Schicht enthält, die sich mit der Source-Elektrode oder der Drain-Elektrode überlappt, wobei die Gate-Isolierschicht zwischen ihnen vorhanden ist. Die Vielzahl von Speicherzellen-Anordnungen sind überlappend geschichtet.
  • Jeder der Vielzahl von Speicherzellen-Anordnungen kann eine Bit-Leitung, die elektrisch mit der anderen von der Source-Elektrode und der Drain-Elektrode des ersten Transistors verbunden ist, eine Wort-Leitung, die elektrisch mit der ersten Gate-Elektrode des ersten Transistors verbunden ist, sowie eine Kondensator-Leitung enthalten, die elektrisch mit der leitenden Schicht des Kondensators verbunden ist.
  • Die Bit-Leitungen der Vielzahl von Speicherzellen-Anordnungen können elektrisch miteinander verbunden sein.
  • Die Wort-Leitungen der Vielzahl von Speicherzellen-Anordnungen können elektrisch miteinander verbunden sein.
  • Die Kondensator-Leitungen der Vielzahl von Speicherzellen-Anordnungen können elektrisch miteinander verbunden sein.
  • Die Bit-Leitungen der zwei benachbarten Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen können so angeordnet sein, dass sie einander nicht überlappen.
  • Die Wort-Leitungen der zwei benachbarten Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen können so angeordnet sein, dass sie einander nicht überlappen.
  • Die Ansteuerschaltung kann unter Verwendung eines zweiten Transistors ausgebildet werden. Der zweite Transistor enthält einen Kanalausbildungs-Bereich, der in einem Substrat vorhanden ist, das ein anderes Halbleitermaterial als einen Oxid-Halbleiter enthält, ein Paar Fremdstoff-Bereiche, die so vorhanden sind, dass der Kanalausbildungs-Bereich zwischen den paarigen Fremdstoff-Bereichen eingeschlossen ist, eine zweite Gate-Isolierschicht, die über dem Kanalausbildungs-Bereich vorhanden ist, sowie eine zweite Gate-Elektrode, die sich mit dem Kanalausbildungs-Bereich überlappt und über der zweiten Gate-Isolierschicht vorhanden ist. Dabei ist einer des Paars von Fremdstoff-Bereichen eine Source, und der andere ist ein Drain.
  • Bei einem weiteren Beispiel ist der zweite Transistor über einer isolierenden Fläche vorhanden und enthält einen Kanalausbildungs-Bereich, der in einer Halbleiterschicht vorhanden ist, die ein anderes Halbleitermaterial als einen Oxid-Halbleiter enthält, ein Paar Fremdstoff-Bereiche, die so vorhanden sind, dass der Kanalausbildungs-Bereich zwischen den paarigen Fremdstoff-Bereichen eingeschlossen ist, eine zweite Gate-Isolierschicht, die sich mit dem Kanalausbildungs-Bereich überlappt, und eine zweite Gate-Elektrode, die so vorhanden ist, dass sie sich mit dem Kanalausbildungs-Bereich überlappt, wobei die zweite Gate-Isolierschicht dazwischen vorhanden ist. Dabei ist einer des Paars von Fremdstoff-Bereichen eine Source, und der andere ist ein Drain.
  • Es ist anzumerken, dass das Substrat, das das Halbleitermaterial enthält, vorzugsweise ein Einkristall-Halbleitersubstrat oder ein SOI-Substrat ist. Des Weiteren wird vorzugsweise Silizium als das von einem Oxid-Halbleiter verschiedene Halbleitermaterial eingesetzt.
  • Bei der oben beschriebenen Struktur enthält die Ansteuerschaltung vorzugsweise eine Ansteuerschaltung für Bit-Leitungen zum Ansteuern einer Bit-Leitung sowie eine Ansteuerschaltung für Wort-Leitungen zum Ansteuern einer Wort-Leitung, die Ansteuerschaltung für Bit-Leitungen enthält eine erste Ansteuerschaltung und eine zweite Ansteuerschaltung, die erste Ansteuerschaltung und die zweite Ansteuerschaltung enthalten jeweils einen Spalten-Dekoder sowie einen Leseverstärker-Abschnitt, die Ansteuerschaltung für die Wort-Leitung enthält eine dritte Ansteuerschaltung sowie eine vierte Ansteuerschaltung, die dritte Ansteuerschaltung und die vierte Ansteuerschaltung enthalten jeweils einen Reihen-Dekoder, und die erste bis vierte Ansteuerschaltung sind unterhalb der Vielzahl von Speicherzellen-Anordnungen angeordnet.
  • Bei den oben beschriebenen Strukturen wird der erste Transistor unter Verwendung eines Oxid-Halbleiters ausgebildet, die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Ein Material, mit dem die Sperrstrom-Eigenschaften realisiert werden können, die äquivalent zu denen des Oxid-Halbleiters sind, so beispielsweise ein Material mit großem Bandabstand, wie beispielsweise Siliziumkarbid (d. h. ein Halbleitermaterial, dessen Bandabstand Eg größer ist als 3 eV), kann eingesetzt werden.
  • Da ein Transistor (erster Transistor), in dem ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, einen außerordentlich geringen Sperrstrom hat, können gespeicherte Daten unter Verwendung des Transistors über eine außerordentlich lange Zeit gehalten werden. Das heißt, der Stromverbrauch kann ausreichend verringert werden, da der Auffrischungsvorgang überflüssig ist oder die Frequenz des Auffrischungsvorgangs außerordentlich niedrig sein kann. Des Weiteren können gespeicherte Daten auch dann über lange Zeit gehalten werden, wenn kein Strom zugeführt wird.
  • Weiterhin ist für eine Speichervorrichtung gemäß der offenbarten Erfindung keine hohe Spannung zum Schreiben von Daten erforderlich, und sie weist kein Problem hinsichtlich einer Alterung von Elementen auf. Beispielsweise ist es im Unterschied zu einem herkömmlichen nichtflüchtigen Speicher nicht notwendig, Elektronen in ein Schwebe-Gate bzw. Floating-Gate zu injizieren und aus ihm zu extrahieren, und daher stellt beispielsweise Alterung einer Gate-Isolierschicht kein Problem dar. Das heißt, die Halbleitervorrichtung gemäß der offenbarten Erfindung weist keine Beschränkung hinsichtlich der Häufigkeit auf, mit der Daten überschrieben werden können, die bei einem herkömmlichen nichtflüchtigen Speicher ein Problem darstellt, und ihre Zuverlässigkeit wird erheblich verbessert. Des Weiteren kann, da Daten geschrieben werden, indem der Transistor an- oder abgeschaltet wird, Hochgeschwindigkeitsbetrieb leicht realisiert werden.
  • Des Weiteren werden beim Einsatz von Mehrebenen-Verbindung eine Vielzahl in einer Speichervorrichtung enthaltener Speicherzellen überlappend geschichtet, und darüber hinaus werden Speicherzellen sowie eine Ansteuerschaltung zum Ansteuern der Speicherzellen so geschichtet, dass sie einander überlappen. So kann die Speicherkapazität pro Flächeneinheit erhöht werden.
  • Beispielsweise beträgt, wenn eine Speichervorrichtung unter Verwendung nur einer Speicherzellen-Anordnung ohne Einsatz von Mehrebenen-Verbindung ausgebildet wird, die Fläche einer Speicherzelle 8 F2 bis 10 F2 (wobei F ein Halbschritt, der so genannte Half-Pitch, ist, der durch eine Entwurfsregel bestimmt wird). Hingegen kann die Fläche einer Speicherzelle auf 1 F2 reduziert werden, indem 8 bis 10 Speicherzellen-Anordnungen überlappend geschichtet werden.
  • Bit-Leitungen der zwei benachbarten Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen können so angeordnet werden, dass sie einander nicht überlappen, so dass parasitäre Kapazität der Bit-Leitungen reduziert werden kann und die Genauigkeit beim Lesen von Daten verbessert werden kann. Des Weiteren kann die Geschwindigkeit beim Schreiben und Lesen von Daten verbessert werden. Weiterhin kann Last an einer Ansteuerschaltung zum Ansteuern der Bit-Leitung reduziert werden.
  • Wort-Leitungen der zwei benachbarten Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen können so angeordnet werden, dass sie einander nicht überlappen. So kann parasitäre Kapazität der Wort-Leitungen reduziert werden, und die Geschwindigkeit beim Schreiben und Lesen von Daten kann verbessert werden. Weiterhin kann eine Last an einer Ansteuerschaltung zum Ansteuern der Wort-Leitung reduziert werden.
  • Da ein Transistor (zweiter Transistor), bei dem ein anderes Material als ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, mit ausreichend hoher Geschwindigkeit arbeiten kann, kann eine Speichervorrichtung, wenn er mit dem Transistor (erster Transistor) kombiniert wird, bei dem ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, eine Funktion (beispielsweise Lesen von Daten) mit ausreichend hoher Geschwindigkeit durchführen. Des Weiteren kann mit dem Transistor (zweiter Transistor), bei dem ein anderes Material als ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, vorteilhafterweise eine Vielzahl von Ansteuerschaltungen realisiert werden, die mit hoher Geschwindigkeit arbeiten müssen.
  • Des Weiteren wird aufgrund der Mehrebenen-Verbindung die Fläche pro Speicherzellen-Anordnung verkleinert, indem eine Ansteuerschaltung für eine Bit-Leitung in eine erste Ansteuerschaltung und eine zweite Ansteuerschaltung unterteilt wird und eine Ansteuerschaltung für eine Wort-Leitung in eine dritte Ansteuerschaltung und eine vierte Ansteuerschaltung unterteilt wird, so dass alle Ansteuerschaltungen in einem Bereich angeordnet werden können, in dem sie sich mit der Speicherzellen-Anordnung überlappen. So kann eine Speichervorrichtung verkleinert werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es sind die folgenden Zeichnungen beigefügt, wobei
  • 1 einen Aufbau eine Speichervorrichtung darstellt;
  • 2A und 2B eine Anordnung einer Ansteuerschaltung einer Speichervorrichtung und dergleichen darstellen;
  • 3A bis 3H schematische Darstellungen sind, die jeweils ein Verfahren zum Unterteilen einer Speicherzellen-Anordnung einer Speichervorrichtung darstellen;
  • 4A bis 4C jeweils die Anordnung einer Ansteuerschaltung einer Speichervorrichtung und dergleichen darstellen;
  • 5 ein Schaltplan ist, der eine Konfiguration einer Speicherzelle einer Speichervorrichtung darstellt;
  • 6 ein Schaltplan ist, der eine Konfiguration einer Speicherzellen-Anordnung und einer Ansteuerschaltung einer Speichervorrichtung darstellt;
  • 7 ein Schaltplan ist, der eine Konfiguration einer Ansteuerschaltung einer Speichervorrichtung darstellt.
  • 8 ein Verfahren zum Ansteuern einer Speichervorrichtung zeigt;
  • 9A und 9B Schnittansichten sind, die einen Aufbau einer Speichervorrichtung darstellen;
  • 10A und 10B eine Schnittansicht bzw. eine Draufsicht sind, die einen Aufbau einer Speicherzelle darstellen;
  • 11A und 11B Schnittansichten sind, die jeweils einen Aufbau einer Speicherzelle darstellen;
  • 12A bis 12D Schnittansichten sind, die jeweils einen Aufbau einer Speicherzelle darstellen;
  • 13A bis 13E ein Verfahren zum Herstellen einer Speicherzelle darstellen;
  • 14A bis 14D ein Verfahren zum Herstellen einer Speicherzelle darstellen;
  • 15A bis 15F jeweils eine Halbleitervorrichtung darstellen;
  • 16A und 16B Schnittansicht sind, die einen Aufbau einer Speichervorrichtung darstellen;
  • 17A bis 17D Schnittansichten sind, die jeweils einen Aufbau einer Speicherzelle darstellen;
  • 18A bis 18D Schnittansichten sind, die jeweils einen Aufbau einer Speicherzelle darstellen;
  • 19A und 19B Schnittansichten sind, die einen Aufbau einer Speichervorrichtung darstellen;
  • 20A bis 20E Strukturen von Oxidmaterialien darstellen;
  • 21A bis 21C eine Struktur eines Oxidmaterials darstellen;
  • 22A bis 22C eine Struktur eines Oxidmaterials darstellen;
  • 23 die durch Berechnung ermittelte Abhängigkeit der Mobilität von der Gate-Spannung darstellt;
  • 24A bis 24C die durch Berechnung ermittelte Abhängigkeit des Drain-Stroms und Mobilität von der Gate-Spannung darstellen;
  • 25A bis 25C die über Berechnung ermittelte Abhängigkeit des Drain-Stroms und der Mobilität von der Gate-Spannung darstellen;
  • 26A bis 26C die durch Berechnung ermittelte Abhängigkeit von Drain-Stroms und der Mobilität von der Gate-Spannung darstellen;
  • 27A und 27B Querschnittsstrukturen von Transistoren darstellen, die bei Berechnung verwendet werden;
  • 28A bis 28C Diagramme sind, die jeweils Kennlinien eines Transistors zeigen, der einen Oxid-Halbleiterfilm enthält;
  • 29A und 29B Vg-Id-Kennlinien nach einem BT-Test eines Transistors von Muster 1 darstellen;
  • 30A und 30B Vg-Id-Kennlinien nach einem BT-Test eines Transistors von Muster 2 darstellen;
  • 31 XRD-Spektren von Muster A und Muster B zeigt;
  • 32 ein Diagramm ist, das eine Beziehung zwischen Sperrstrom und Substrattemperatur bei Messung eines Transistors zeigt;
  • 33 ein Diagramm ist, das Vg-Abhängigkeit von Id und Feldeffekt-Mobilität zeigt;
  • 34A ein Diagramm ist, das eine Beziehung zwischen Substrat-Temperatur und Schwellenspannung darstellt, und 34B ein Diagramm ist, das Beziehung zwischen Substrat-Temperatur und Feldeffekt-Mobilität darstellt;
  • 35A und 35B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung sind;
  • 36A und 36B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung sind; und
  • 37A und 37B Schnittansichten sind, die jeweils einen Aufbau einer Speichervorrichtung darstellen.
  • Beste Ausführungsweise der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung ausführlich unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die vorliegende Erfindung ist jedoch nicht auf die folgende Beschreibung beschränkt, und für den Fachmann liegt auf der Hand, dass die Ausführungsweise sowie Details auf verschiedene Weise abgewandelt werden können, ohne vom Schutzumfang und Geist der vorliegenden Erfindung abzuweichen. Dementsprechend sollte die vorliegende Erfindung nicht als auf die unten folgende Beschreibung der Ausführungsformen beschränkt verstanden werden. Bei der Beschreibung von Konfigurationen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen werden für gleiche Abschnitte in verschiedenen Zeichnungen gleiche Bezugszeichen verwendet. Das gleiche Schraffurmuster wird bei gleichen Teilen angewendet, und die gleichen Teile sind in einigen Fällen nicht speziell mit Bezugszeichen gekennzeichnet. Des Weiteren ist in einigen Fällen eine Isolierschicht in einer Draufsicht nicht dargestellt.
  • Es ist anzumerken, dass die Position, die Größe, die Ausdehnung oder dergleichen jeder der in den Zeichnungen und dergleichen dargestellten Struktur in einigen Fällen nicht genau dargestellt ist, um das Verständnis zu erleichtern. Daher ist die offenbarte Erfindung nicht notwendigerweise auf die Position, Größe, Ausdehnung oder dergleichen beschränkt, wie sie in den Zeichnungen und dergleichen offenbart werden.
  • In der vorliegenden Patentbeschreibung und dergleichen werden Ordnungszahlen, wie ”erste/r”, ”zweite/r” sowie ”dritte/r” verwendet, damit keine Komponenten verwechselt werden, und diese Bezeichnungen geben keine Beschränkung der Anzahl von Komponenten an.
  • Es ist anzumerken, dass die Begriffe ”über” oder ”unter” in der vorliegenden Patentbeschreibung und dergleichen nicht notwendigerweise bedeuten, dass eine Komponente ”direkt auf” oder ”direkt unter” einer anderen Komponente angeordnet ist. Beispielsweise schließt die Formulierung ”eine Gate-Elektrode über einer Gate-Isolierschicht” eine Struktur nicht aus, bei eine Komponente zwischen der Gate-Isolierschicht und der Gate-Elektrode angeordnet ist.
  • Des Weiteren schränkt in der vorliegenden Beschreibung und dergleichen beispielsweise der Begriff ”Elektrode” oder ”Verdrahtung” eine Funktion einer Komponente nicht ein. Beispielsweise wird eine ”Elektrode” mitunter als Teil einer ”Verdrahtung” genutzt und umgekehrt. Des Weiteren kann der Begriff ”Elektrode” oder ”Verdrahtung” den Fall einschließen, in dem eine Vielzahl von ”Elektroden” oder ”Verdrahtungen” integriert ausgebildet ist.
  • Zum Beispiel kann ein Teil einer Wort-Leitung als eine erste Gate-Elektrode eines ersten Transistors dienen und ein Teil einer Kondensator-Leitung kann als eine Elektrodenschicht eines Kondensators dienen.
  • Funktionen einer ”Source” und eines ”Drain” werden mitunter ausgetauscht, wenn ein Transistor entgegengesetzter Polarität eingesetzt wird oder wenn die Richtung des Stromflusses beim Betrieb einer Schaltung geändert wird. Daher können die Bezeichnungen ”Source” und ”Drain” in der vorliegenden Patentbeschreibung und dergleichen ausgetauscht werden.
  • Es ist zu bemerken, dass in der vorliegenden Patentbeschreibung und dergleichen der Begriff ”elektrisch verbunden” den Fall einschließt, in dem Komponenten über ein Objekt mit einer beliebigen elektrischen Funktion verbunden sind. Es liegt keine bestimmte Beschränkung auf ein Objekt mit einer elektrischen Funktion vor, solange elektrische Signale zwischen Komponenten gesendet und empfangen werden können, die über das Objekt verbunden sind.
  • Beispiele für ”Objekt mit einer elektrischen Funktion” sind ein Schaltelement, wie beispielsweise ein Transistor, ein Widerstand, eine Induktivität, ein Kondensator und ein Element mit einer Vielzahl von Funktionen sowie eine Elektrode und eine Verdrahtung.
  • Ausführungsform 1
  • Ein Aufbau einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 1, 2A und 2B, 3A bis 3H, 4A bis 4C, 5, 6, 7 und 8 beschrieben.
  • Aufbau einer Speichervorrichtung
  • 1 ist eine schematische Ansicht, die ein Beispiel eines Aufbau einer Speichervorrichtung darstellt. Die Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung hat einen geschichteten Aufbau, der eine Vielzahl von Speicherzellen-Anordnungen (in 2 sind zwei übliche Speicherzellen-Anordnungen dargestellt) im oberen Bereich und eine Peripherie-Schaltung im unteren Abschnitt enthält, die eine Steuerschaltung oder eine Ansteuerschaltung einschließt, die erforderlich ist, um beim Ansteuern der Vielzahl von Speicherzellen-Anordnungen mit hoher Geschwindigkeit zu arbeiten. Es ist anzumerken, dass die Ansteuerschaltung oder die Steuerschaltung eine Logikschaltung, eine analoge Schaltung und/oder eine Arithmetik-Schaltung enthalten kann.
  • Die in 1 dargestellte Speichervorrichtung enthält eine Speicherzellen-Anordnung 201a, die eine Vielzahl von Speicherzellen enthält, und eine Speicherzellen-Anordnung 201b, die eine Vielzahl von Speicherzellen im oberen Abschnitt enthält, sowie eine Peripherieschaltung 210, die eine erste Ansteuerschaltung 211, eine zweite Ansteuerschaltung 212, eine dritte Ansteuerschaltung 213, eine vierte Ansteuerschaltung 214, eine fünfte Ansteuerschaltung 215, eine Steuereinrichtung 218, einen Adress-Puffer 221, einen I/O-Puffer 220 und dergleichen enthält, die zum Betreiben der einen Speicherzellen-Anordnung 201a und der einen Speicherzellen-Anordnung 201b erforderlich sind, im unteren Abschnitt. Die erste Ansteuerschaltung 211 enthält einen Spalten-Decoder 217a sowie eine -Gruppe 216a von Leseverstärkern, und die zweite Ansteuerschaltung 212 enthält einen Spalten-Decoder 217b sowie eine Gruppe 216b von Leseverstärkern.
  • Die Speicherzellen-Anordnung 201a und die Speicherzellen-Anordnung 201b sind überlappend geschichtet. Dementsprechend kann die Speicherkapazität pro Flächeneinheit vergrößert werden. Obwohl in 1 ein Beispiel dargestellt ist, bei dem zwei Speicherzellen-Anordnungen (die Speicherzellen-Anordnung 201a und die Speicherzellen-Anordnung 201b) so geschichtet sind, dass sie einander überlappen, ist die Anzahl geschichteter Speicherzellen-Anordnungen in einer Ausführungsform der vorliegenden Erfindung nicht auf zwei begrenzt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung sind eine Vielzahl von Speicherzellen über Mehrebenen-Verbindung überlappend geschichtet. Hier wird im Unterschied zu dem Fall, in dem sich eine Speicherzelle in einer Schicht befindet (der Fall, in dem keine Mehrebenen-Verbindung zum Einsatz kommt), unter Bezugnahme auf schematische Ansichten ein Verfahren beschrieben, bei dem die Speicherzellen-Anordnung geteilt und überlappend geschichtet wird.
  • Verfahren zum Teilen und Schichten der Speicherzellen-Anordnung
  • 3A bis 3H stellen schematisch ein Verfahren zum Teilen und überlappenden Schichten einer Speicherzellen-Anordnung dar.
  • Eine Speicherzellen-Anordnung 601 wird, wie in 3A dargestellt, von einer Ansteuerschaltung 611 für Bit-Leitungen und einer Ansteuerschaltung 612 für Wort-Leitungen angesteuert. Die Speicherzellen-Anordnung 601 enthält eine Vielzahl in Matrixform angeordneter Speicherzellen, und jede Speicherzelle ist elektrisch mit einer Bit-Leitung und einer Wort-Leitung verbunden. Dabei ist die Bit-Leitung in einer Reihen-Richtung (der horizontalen Richtung in der Figur) angeordnet. Die Wort-Leitung ist in einer Spalten-Richtung (der vertikalen Richtung in der Figur) angeordnet. Die Bit-Leitung wird durch die Ansteuerschaltung 611 für die Bit-Leitung angesteuert, und die Wort-Leitung wird durch die Ansteuerschaltung 612 für die Wort-Leitung angesteuert. 3A stellt eine Struktur für den Fall dar, in dem eine Speicherzellen-Anordnung in einer Schicht vorliegt (der Fall, in dem keine Mehrebenen-Verbindung zum Einsatz kommt).
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Speicherzellen-Anordnung 601 geteilt, und die geteilten Speicherzellen-Anordnungen werden überlappend geschichtet, um die Speicherkapazität pro Flächeneinheit zu vergrößern.
  • Als Beispiele für ein Verfahren zum Teilen der Speicherzellen-Anordnung 601 in zwei Teile können die in 3B und 3C dargestellten Verfahren angeführt werden. Bei dem in 3B dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Querrichtung in zwei Teile geteilt. Bei dem in 3C dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Längsrichtung in zwei Teile geteilt. Dann werden eine Speicherzellen-Anordnung 601A und eine Speicherzellen-Anordnung 601B überlappend geschichtet. Des Weiteren werden die Ansteuerschaltung 611 für die Bit-Leitung und die Ansteuerschaltung 612 für die Wort-Leitung ebenfalls überlappend mit der Speicherzellen-Anordnung 601A und der Speicherzellen-Anordnung 601B geschichtet.
  • Bei dem in 3B dargestellten Verfahren zum Teilen können die Wort-Leitungen der Speicherzellen-Anordnung 601A und die Speicherzellen-Anordnung 601B, die überlappend geschichtet sind, elektrisch miteinander verbunden werden. Bei dem in 3C dargestellten Verfahren zum Teilen können die Bit-Leitungen der Speicherzellen-Anordnung 601A und die Speicherzellen-Anordnung 601B, die überlappend geschichtet sind, elektrisch miteinander verbunden werden. In diesen Fällen werden die Wort-Leitung der Speicherzellen-Anordnung 601A und die Wort-Leitung der Speicherzellen-Anordnung 601B vorzugsweise so angeordnet, dass sie einander nicht überlappen. Des Weiteren werden die Bit-Leitung der Speicherzellen-Anordnung 601A und die Bit-Leitung der Speicherzellen-Anordnung 601B vorzugsweise so angeordnet, dass sie einander nicht überlappen. So kann parasitäre Kapazität der Wort-Leitungen und der Bit-Leitungen verringert werden.
  • Es ist zu bemerken, dass das Verfahren, mit dem eine Speicherzellen-Anordnung in zwei Teile geteilt wird, nicht auf die in 3B und 3C dargestellten Verfahren beschränkt ist. Beispielsweise kann eine Speicherzellen-Anordnung in einer ungeradzahligen Reihe die Speicherzellen-Anordnung 601A sein, und eine Speicherzellen-Anordnung in einer geradzahligen Reihe kann die Speicherzellen-Anordnung 601B sein. Als Alternative dazu kann eine Speicherzelle in einer ungeradzahligen Spalte die Speicherzellen-Anordnung 601A sein, und eine Speicherzellen-Anordnung in einer geradzahligen Spalte kann die Speicherzellen-Anordnung 601B sein.
  • Als Beispiele für ein Verfahren zum Teilen der Speicherzellen-Anordnung 601 in drei Teile können in 3D und 3E dargestellte Verfahren angeführt werden. Bei den in 3D dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Querrichtung in drei Teile geteilt. Bei dem in 3E dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Längsrichtung in drei Teile geteilt. Dann werden eine Speicherzellen-Anordnung 601A, eine Speicherzellen-Anordnung 601B und eine Speicherzellen-Anordnung 601C überlappend geschichtet. Des Weiteren werden auch die Ansteuerschaltung 611 für Bit-Leitungen sowie die Ansteuerschaltung 612 für Wort-Leitungen überlappend mit der Speicherzellen-Anordnung 601A, der Speicherzellen-Anordnung 601B und der Speicherzellen-Anordnung 601C geschichtet.
  • Bei dem in 3D dargestellten Verfahren zum Teilen können die Wort-Leitungen der Speicherzellen-Anordnung 601A, der Speicherzellen-Anordnung 601B und der Speicherzellen-Anordnung 601C, die überlappend geschichtet sind, elektrisch miteinander verbunden werden. Bei dem in 3E dargestellten Verfahren zum Teilen können die Bit-Leitungen der Speicherzellen-Anordnung 601A, der Speicherzellen-Anordnung 601B und der Speicherzellen-Anordnung 601C, die überlappend geschichtet sind, elektrisch miteinander verbunden werden. In diesen Fällen werden die Wort-Leitung der Speicherzellen-Anordnung 601A und die Wort-Leitung der Speicherzellen-Anordnung 601B vorzugsweise so angeordnet, dass sie einander nicht überlappen, und die Wort-Leitung der Speicherzellen-Anordnung 601B sowie die Wort-Leitung der Speicherzellen-Anordnung 601C werden vorzugsweise so angeordnet, dass sie einander nicht überlappen. Des Weiteren werden die Bit-Leitung der Speicherzellen-Anordnung 601A und die Bit-Leitung der Speicherzellen-Anordnung 601B so angeordnet, dass sie einander nicht überlappen, und die Bit-Leitung der Speicherzellen-Anordnung 601B sowie die Bit-Leitung der Speicherzellen-Anordnung 601C werden vorzugsweise so angeordnet, dass sie einander nicht überlappen. So kann parasitäre Kapazität der Wort-Leitungen und der Bit-Leitungen verringert werden.
  • Als Beispiele für ein Verfahren zum Teilen der Speicherzellen-Anordnung 601 in vier Teile können in 3F bis 3H dargestellte Verfahren angeführt werden. Bei den in 3F dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Querrichtung in zwei Teile geteilt und wird des Weiteren in Längsrichtung in zwei Teile geteilt. Bei dem in 3G dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Querrichtung in vier Teile geteilt. Bei dem in 3H dargestellten Verfahren wird die Speicherzellen-Anordnung 601 in Längsrichtung in vier Teile geteilt. Dann werden eine Speicherzellen-Anordnung 601A, eine Speicherzellen-Anordnung 601B, eine Speicherzellen-Anordnung 601C und eine Speicherzellen-Anordnung 601D so geschichtet, dass sie einander überlappen. Des Weiteren werden die Ansteuerschaltung 611 für die Bit-Leitung und die Ansteuerschaltung 612 für die Wort-Leitung ebenfalls überlappend mit der Speicherzellen-Anordnung 601A, der Speicherzellen-Anordnung 601B, der Speicherzellen-Anordnung 601C sowie der Speicherzellen-Anordnung 601D geschichtet.
  • Bei dem in 3F dargestellten Verfahren zum Teilen können die Bit-Leitungen der Speicherzellen-Anordnung 601A und der Speicherzellen-Anordnung 601B, die überlappend geschichtet sind, elektrisch miteinander verbunden werden, die Bit-Leitungen der Speicherzellen-Anordnung 601C und der Speicherzellen-Anordnung 601D, die überlappend geschichtet sind, können elektrisch miteinander verbunden werden, die Wort-Leitungen der Speicherzellen-Anordnung 601A und der Speicherzellen-Anordnung 601C, die überlappend geschichtet sind, können elektrisch miteinander verbunden werden, und die Wort-Leitungen der Speicherzellen-Anordnung 601B sowie der Speicherzellen-Anordnung 601D, die überlappend geschichtet sind, können elektrisch miteinander verbunden werden. Bei dem in 3G dargestellten Verfahren zum Teilen können die Wort-Leitungen der Speicherzellen-Anordnung 601A, der Speicherzellen-Anordnung 601B, der Speicherzellen-Anordnung 601C und der Speicherzellen-Anordnung 601D, die überlappend geschichtet sind, elektrisch miteinander verbunden werden. Bei dem in 3H dargestellten Verfahren zum Trennen können die Bit-Leitungen der Speicherzellen-Anordnung 601A, der Speicherzellen-Anordnung 601B, der Speicherzellen-Anordnung 601C und der Speicherzellen-Anordnung 601D, die überlappend geschichtet sind, elektrisch miteinander verbunden werden. In diesen Fällen werden die Wort-Leitung der Speicherzellen-Anordnung 601A und die Wort-Leitung der Speicherzellen-Anordnung 601B, die Wort-Leitung der Speicherzellen-Anordnung 601B und die Wort-Leitung der Speicherzellen-Anordnung 601C sowie die Wort-Leitung der Speicherzellen-Anordnung 601C und die Wort-Leitung der Speicherzellen-Anordnung 601D vorzugsweise so angeordnet, dass sie einander nicht überlappen. Des Weiteren werden die Bit-Leitung der Speicherzellen-Anordnung 601A und die Bit-Leitung der Speicherzellen-Anordnung 601B, die Bit-Leitung der Speicherzellen-Anordnung 601B und die Bit-Leitung der Speicherzellen-Anordnung 601C sowie die Bit-Leitung der Speicherzellen-Anordnung 601C und die Bit-Leitung der Speicherzellen-Anordnung 601D vorzugsweise so angeordnet, dass sie einander nicht überlappen. So kann parasitäre Kapazität der Wort-Leitungen und der Bit-Leitungen verringert werden.
  • Es ist anzumerken, dass das Verfahren zum Teilen einer Speicherzellen-Anordnung nicht auf die in 3B bis 3H dargestellten Verfahren beschränkt ist. Eine Speicherzellen-Anordnung kann in fünf oder mehr Teile geteilt werden.
  • Vorzugsweise wird die Speicherzellen-Anordnung 601B so geteilt, dass die geteilten Speicherzellen-Anordnungen ein Horizontal-Vertikal-Verhältnis nahe 1:1 haben. Des Weiteren wird die Speicherzellen-Anordnung 601 vorzugsweise so geteilt, dass jede der Teil-Speicherzellen-Anordnungen die gleiche Anzahl von Speicherzellen enthält. So kann die Speicherkapazität pro Flächeneinheit weiter vergrößert werden.
  • Wenn beispielsweise eine Speichervorrichtung unter Verwendung lediglich einer Speicherzellen-Anordnung ohne Einsatz von Mehrebenen-Verbindung ausgebildet wird (entspricht dem in 3A dargestellten Fall), beträgt die Fläche einer Speicherzelle 8 F2 bis 10 F2 (F ist ein durch eine Entwurfsregel bestimmter Half-Pitch). Die Fläche einer Speicherzelle kann auf jedoch auf 1 F2 verringert werden, indem 8 bis 10 Speicherzellen-Anordnungen überlappend geschichtet werden.
  • Im Folgenden wird eine Konfiguration der einzelnen Speicherzellen beschrieben.
  • Konfiguration der Speicherzelle
  • 5 stellt ein Beispiel einer Schaltungskonfiguration einer Speicherzelle dar, die bei der Speicherzellen-Anordnung (der Speicherzellen-Anordnung 201A und der Speicherzellen-Anordnung 201B in 1, der Speicherzellen-Anordnung 601 und den Speicherzellen-Anordnungen 601A bis 601D in 3A bis 3H oder dergleichen) eingesetzt werden kann. Eine Speicherzelle 170 enthält einen Transistor 162, in dem ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, sowie einen Kondensator 164.
  • In der in 5 dargestellten Speicherzelle 170 ist eine Bit-Leitung BL elektrisch mit einer Source- oder Drain-Elektrode des Transistors 162 verbunden, eine Wort-Leitung WL ist elektrisch mit einer Gate-Elektrode des Transistors 162 verbunden, und eine Source- oder Drain-Elektrode des Transistors 162 ist elektrisch mit einem ersten Anschluss des Kondensators 164 verbunden.
  • Der Transistor 162, in dem ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, zeichnet sich durch einen außenordentlich kleinen Sperrstrom aus. Aus diesem Grund kann, wenn sich der Transistor 162 in einem Sperrzustand befindet, ein Potenzial des ersten Anschlusses des Kondensators 164 (bzw. eine in dem Kondensator 164 akkumulierte Ladung) über einen außenordentlich langen Zeitraum gehalten werden. Des Weiteren ist es bei dem Transistor 162, in dem ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird, nicht wahrscheinlich, dass ein Kurzkanal-Effekt auftritt, wobei dies als Vorteil zu betrachten ist.
  • Im Folgenden werden Schreiben und Halten bzw. Speichern von Daten in der in 5 dargestellten Speicherzelle 170 beschrieben.
  • Zunächst wird das Potenzial der Wort-Leitung WL auf ein Potenzial eingestellt, bei dem der Transistor 162 öffnet, und der Transistor 162 wird geöffnet. Dementsprechend wird das Potenzial der Bit-Leitung BL dem ersten Anschluss des Kondensators 164 zugeführt (Schreiben). Danach wird das Potenzial der Wort-Leitung WL auf ein Potenzial eingestellt, bei dem der Transistor 162 sperrt, so dass der Transistor 162 gesperrt wird. So wird das Potenzial des ersten Anschlusses des Kondensators 164 gehalten (Halten bzw. Speichern).
  • Da der Sperrstrom des Transistors 162 außerordentlich gering ist, kann das Potenzial des ersten Anschlusses des Kondensators 164 (bzw. in dem Kondensator 164 akkumulierte Ladung) über einen langen Zeitraum gehalten werden.
  • Im Folgenden wird das Lesen von Daten beschrieben. Wenn der Transistor 162 geöffnet wird, werden die Bit-Leitung BL und der Kondensator 164, die sich in einem schwebenden Zustand befinden, elektrisch miteinander verbunden und die Ladung wird zwischen der Bit-Leitung BL und dem Kondensator 164 umverteilt. Dadurch ändert sich das Potenzial der Bit-Leitung BL. Das Maß der Änderung des Potenzials der Bit-Leitung BL variiert in Abhängigkeit von dem Potenzial des ersten Anschlusses des Kondensators 164 (bzw. der in dem Kondensator 164 akkumulierten Ladung).
  • Beispielsweise beträgt das Potenzial der Bit-Leitung BL nach Ladungs-Umverteilung (CB·VB0 + C·V)/(CB + C), wobei V das Potenzial des ersten Anschlusses des Kondensators 164 ist, C die Kapazität des Kondensators 164 ist, CB die Kapazität der Bit-Leitung ist (im Folgenden auch als eine Bit-Leitungs-Kapazität bezeichnet), und VB0 das Potenzial der Bit-Leitung BL vor der Ladungs-Umverteilung ist. Daher lässt sich ermitteln, dass, wenn davon ausgegangen wird, dass sich die Speicherzelle 170 in einem von zwei Zuständen befindet, in denen die Potenziale des ersten Anschlusses des Kondensators 164 V1 sowie V0 (V1 > V0) betragen, das Potenzial der Bit-Leitung BL in dem Fall, in dem das Potenzial V1 (= (CB·VB0 + C·V1)/(CB + C)) höher ist als das Potenzial der Bit-Leitung BL in dem Fall, in das Potenzial V0 (= (CB·VB0 + C·V0)/(CB + C)) gehalten wird.
  • Dann können, indem das Potenzial der Bit-Leitung BL mit einem vorgegebenen Potenzial verglichen wird, Daten gelesen werden.
  • So kann die in 5 dargestellte Speicherzelle in dem Kondensator 164 akkumulierte Ladung über eine lange Zeit halten, da der Sperrstrom des Transistors 162 außerordentlich gering ist. Das heißt, der Stromverbrauch kann ausreichend reduziert werden, da ein Auffrischungsvorgang unnötig wird oder die Frequenz des Auffrischungsvorgangs außerordentlich niedrig ist. Des Weiteren kann, wenn ein selbstsperrender (Anreicherungs-)Transistor als der Transistor 162 eingesetzt wird, und kein Strom zugeführt wird, ein Erdpotenzial in das Gate des Transistors 162 eingeleitet werden. Bei dieser Struktur kann der Transistor 162 auch gesperrt bleiben, wenn kein Strom zugeführt wird, und in dem Kondensator 164 akkumulierte Ladung kann gehalten werden. Dementsprechend können gespeicherte Ladungen, selbst wenn kein Strom zugeführt wird, über eine lange Zeit gehalten werden.
  • Schaltungskonfiguration von Speicherzellen-Anordnung und Verfahren zum Ansteuern derselben
  • Ein Schaltplan der Speicherzellen-Anordnung 201 sowie eines Teils der Peripherie-Schaltung ist in 6 dargestellt. Es ist zu bemerken, dass in dem Schaltplan in 6 die Speicherzellen-Anordnung 201 und ein Teil der Peripherie-Schaltung so dargestellt sind, als ob sie sich in der gleichen Ebene befinden. Jedoch ist bei der konkreten Speichervorrichtung ein Teil der Perpherie-Schaltung, der sich von der Speicherzellen-Anordnung 201 unterscheidet, unter der Speicherzellen-Anordnung 201 vorhanden. Des Weiteren ist die Speicherzellen-Anordnung 201 in eine Vielzahl von Speicherzellen-Anordnungen geteilt, und die Vielzahl von Speicherzellen-Anordnungen sind überlappend vorhanden. Die in 5 dargestellten Speicherzellen werden bei der in 6 dargestellten Speicherzellen-Anordnung 201 eingesetzt.
  • Die in 6 dargestellte Speicherzellen-Anordnung 201 enthält m Wort-Leitungen WL, n Bitleitungen BLa, n Bit-Leitungen BLb sowie eine Vielzahl von Speicherzellen 170, die in einer Matrix aus m (Reihen) (in der vertikalen Richtung) und n (Spalten) (in der horizontalen Richtung) angeordnet sind. Die Wort-Leitungen WL(1) bis WL(i) sind elektrisch mit der vierten Ansteuerschaltung 214 verbunden und die Wort-Leitungen WL(i + 1) bis WL(m) sind elektrisch mit der dritten Ansteuerschaltung 213 verbunden. Die Bit-Leitungen BLa(1) bis BLa(j) sowie die Bitleitungen BLb(1) bis BLb(j) sind elektrisch mit der zweiten Ansteuerschaltung 212 verbunden, und die Bit-Leitungen BLa(j + 1) bis BLa(n) bis Bit-Leitungen BLb(j + 1) bis BLb(n) sind elektrisch mit der ersten Ansteuerschaltung 211 verbunden. Die erste Ansteuerschaltung 211 und die zweite Ansteuerschaltung 212 sind jeweils elektrisch mit der fünften Ansteuerschaltung 215 verbunden.
  • Die erste Ansteuerschaltung 211 enthält den Spalten-Decoder 217a sowie die Gruppe 216a von Leseverstärkern, und die Gruppe 216a von Leseverstärkern enthält Leseverstärker 222(j + 1) bis 222(n). Der Spalten-Decoder 217a ist über Spalten-Adressleitungen CA(j + 1) bis CA(n) elektrisch mit den Leseverstärkern 222(j + 1) bis 222(n) verbunden, und die Leseverstärker 222(j + 1) bis 222(n) sind über die Bit-Leitungen BLa(j + 1) bis BLa(n) sowie die Bit-Leitungen BLb(j + 1) bis BLb(n) elektrisch mit der Speicherzellen-Anordnung 201 verbunden. Desgleichen enthält die zweite Ansteuerschaltung 212 den Spalten-Decoder 217b und die Gruppe 216b von Leseverstärkern, und die Gruppe 216b von Leseverstärkern enthält die Leseverstärker 222(1) bis 222(j). Der Spalten-Decoder 217b ist über Spalten-Adressleitungen CA(1) bis CA(j) elektrisch mit den Leseverstärkern 222(1) bis 222(j) verbunden, und die Leseverstärker 222(1) bis 222(j) sind über die Bit-Leitungen BLa(1) bis BLa(j) sowie die Bit-Leitungen BLb(1) bis BLb(j) elektrisch mit der Speicherzellen-Anordnung 201 verbunden.
  • 7 stellt eine Schaltungskonfiguration eines Leseverstärkers dar, die bei den Leseverstärker-Gruppe 216a und 216b eingesetzt werden kann.
  • Bei dem in 7 dargestellten Leseverstärker sind eine Gate-Elektrode eines Transistors 401, eine Gate-Elektrode eines Transistors 402 sowie eine Gate-Elektrode eines Transistors 403 elektrisch mit einer Signalleitung ϕpc verbunden. Eine Source-Elektrode oder eine Drain-Elektrode des Transistors 402 sowie eine Source-Elektrode oder eine Drain-Elektrode des Transistors 403 sind elektrisch mit einer Signalleitung Vpc verbunden. Die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 402 ist elektrisch mit der Signalleitung BLa verbunden. Die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 403 ist elektrisch mit der Signalleitung BLb verbunden. Eine Source-Elektrode oder eine Drain-Elektrode des Transistors 401 ist elektrisch mit der Signalleitung BLa verbunden, und die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 401 ist elektrisch mit der Signalleitung BLb verbunden. Eine Gate-Elektrode eines Transistors 404, eine Gate-Elektrode eines Transistors 405, eine Source-Elektrode oder eine Drain-Elektrode eines Transistors 406 sowie eine Source-Elektrode oder eine Drain-Elektrode eines Transistors 407 sind elektrisch mit der Signalleitung BLa verbunden, und eine Gate-Elektrode des Transistors 406, eine Gate-Elektrode des Transistors 407, eine Source-Elektrode oder eine Drain-Elektrode des Transistors 404 sowie eine Source-Elektrode oder eine Drain-Elektrode des Transistors 405 sind elektrisch mit der Signalleitung BLb verbunden. Die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 404 sowie die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 406 sind elektrisch mit einer Source-Elektrode oder einer Drain-Elektrode eines Transistors 408 verbunden, und die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 405 sowie die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 407 sind elektrisch mit einer Source-Elektrode oder einer Drain-Elektrode eines Transistors 409 verbunden. Eine Source-Elektrode oder eine Drain-Elektrode eines Transistors 410 ist elektrisch mit der Signalleitung BLa verbunden, und die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 410 sind elektrisch mit einer Signalleitung IOa verbunden. Eine Source-Elektrode oder eine Drain-Elektrode eines Transistors 411 ist elektrisch mit der Signalleitung BLb verbunden, und die andere von der Source-Elektrode und der Drain-Elektrode des Transistors 411 ist elektrisch mit einer Signalleitung IOb verbunden. Eine Gate-Elektrode des Transistors 410 und eine Gate-Elektrode des Transistors 411 sind elektrisch mit einer Signalleitung CAi verbunden. Ein Potenzial VH wird der anderen von der Source-Elektrode und der Drain-Elektrode des Transistors 409 zugeführt, und ein Potenzial VL wird der anderen von der Source-Elektrode und der Drain-Elektrode des Transistors 408 zugeführt.
  • Bei dem in 7 dargestellten Leseverstärker sind der Transistor 405, der Transistor 407 sowie der Transistor 409 p-Kanal-Transistoren, und die Transistoren 401 bis 404, der Transistor 406, der Transistor 408, der Transistor 401 sowie der Transistor 411 sind n-Kanal-Transistoren.
  • Im Folgenden wird unter Bezugnahme auf 6, 7 und 8 ein Fall beschrieben, in dem Schreiben, Halten sowie Lesen von Daten in der Speicherzellen-Anordnung 201 durchgeführt werden. Es ist zu bemerken, dass in der Speicherzelle 170 zwei Zustände eines Potenzials VDD und eines Potenzials VSS in dem ersten Anschluss des Kondensators 164 gehalten werden, und dabei ein Zustand, in dem das Potenzial VDD gehalten wird, als ein Datenelement ”1” bezeichnet wird, und ein Zustand, in dem das Potenzial VSS gehalten wird, als ein Datenelement ”0” bezeichnet wird. Hier werden der Fall, in dem ein Datenelement ”1” in die Speicherzelle 170(1,1) der in 6 dargestellten Speicherzellen-Anordnung 201 geschrieben wird, und der ein Fall beschrieben, in dem ein Datenelement ”1” aus der Speicherzelle 170(1,1) gelesen wird. Das heißt, es wird der Fall beschrieben, in dem die Speicherzelle 170(1,1) in der ersten Reihe und der ersten Spalte der Speicherzellen in der Speicherzellen-Anordnung 201 ausgewählt wird und Schreiben sowie Lesen von Daten darin durchgeführt werden. Dabei wird eine Reihe, in der Schreiben oder Lesen von Daten durchgeführt wird, auch als eine ausgewählte Reihe bezeichnet, und eine Spalte, in der Schreiben oder Lesen von Daten durchgeführt wird, wird als eine ausgewählte Spalte bezeichnet. Daher wird im Folgenden der Fall beschrieben, in dem die erste Reihe die ausgewählte Reihe ist und die erste Spalte die ausgewählte Spalte ist.
  • In dem Fall, in dem Daten in die in 6 dargestellte Speicherzelle 170(1,1) geschrieben werden, wird das Potenzial VDD der Signal-Leitung CA(1) in der ersten Spalte zugeführt (wobei dies auch mit ”die Signal-Leitung CA(1) wird aktiviert” beschrieben wird). Dadurch werden die Bit-Leitung BLa(1) und die Bit-Leitung BLb(1) elektrisch mit der Signalleitung IOa bzw. der Signalleitung IOb verbunden. Bei dem in 7 dargestellten Leseverstärker wird das Potenzial VDD der Signalleitung Φn zugeführt, und das Potenzial VSS wird einer Signalleitung Φp zugeführt. So wird eine vorgegebene Stromzufuhr-Spannung (eine Potenzialdifferenz zwischen dem Potenzial VL und dem Potenzial VH) in den Leseverstärker eingeleitet (wobei dies auch mit ”der Leseverstärker wird aktiviert” bezeichnet wird). Dabei wird das Potenzial VSS der Signal-Leitung Φpc zugeführt. Dabei kann das Potenzial VH VDD sein, und das Potenzial VL kann VSS sein.
  • Dann werden einer Leseschaltung, einer Schreibschaltung und einer Gruppe von Latch-Schaltungen, die in der in 6 dargestellten fünften Ansteuerschaltung 215 enthalten sind, Potenziale, die zu schreibenden Daten entsprechen, über die Signal-Leitung IOa und die Signal-Leitung IOb zugeführt. Wenn beispielsweise Datenelement ”1” in die Speicherzelle 170(1,1) geschrieben wird, wird der Signal-Leitung IOa VDD zugeführt, und der Signalleitung IOb wird VSS zugeführt. Dadurch wird der Bit-Leitung BLa(1) VDD zugeführt, und der Bit-Leitung BLb(1) wird VSS zugeführt. Es ist zu bemerken, dass die Potenziale der Bit-Leitung BLa(1) und der Bit-Leitung BLb(1) selbst dann auf VDD oder VSS gehalten werden, wenn die Signal-Leitung CA(1) deaktiviert wird (d. h. ihr das Potenzial VSS zugeführt wird), solange der Leseverstärker aktiviert ist.
  • Dann wird die Wort-Leitung WL(1) in der ersten Reihe, die eine ausgewählte Reihe ist, aktiviert, so dass der Transistor 162 der Speicherzelle 170(1,1) angeschaltet wird. Dabei wird der Wort-Leitung WL(1) ein Potenzial VDDH zugeführt, das höher ist als das Potenzial VDD. Dadurch wird dem ersten Anschluss des Kondensators 164 der Speicherzelle 170(1,1) VDD zugeführt. Danach wird die Wort-Leitung WL(1) deaktiviert (d. h. ihr das Potenzial VSS zugeführt), so dass der Transistor 162 der Speicherzelle 170(1,1) gesperrt wird. Auf diese Weise kann Datenelement ”1” in die Speicherzelle 170(1,1) geschrieben werden. Des Weiteren wird, indem der Transistor 162 der Speicherzelle 170(1,1) gesperrt wird, das Potenzial des ersten Anschlusses des Kondensators 164 (bzw. in dem Kondensator 164 gespeicherte Ladung) gehalten.
  • Es ist anzumerken, dass, obwohl hier der Fall beschrieben wird, in dem das Datenelement ”1” geschrieben wird, der Fall, in dem das Datenelement ”0” geschrieben wird, diesem gleicht.
  • Im Folgenden wird der Fall, in dem Daten aus der Speicherzelle 170(1,1) gelesen werden, unter Bezugnahme auf ein Zeitdiagramm in 8 beschrieben.
  • Um Daten aus der Speicherzelle 170(1,1) zu lesen, wird das Potenzial VDD an die Signal-Leitung Φpc angelegt, die Bit-Leitung BLa(1) und die Bit-Leitung BLb(1) werden vorgeladen, und das Potenzial Vpc wird an die Bit-Leitung BLa(1) sowie die Bit-Leitung BLb(1) angelegt. Dabei ist das Potenzial Vpc VDD/2. Dann wird das Potenzial VSS an die Signal-Leitung Φpc angelegt, und damit ist das Vorladen abgeschlossen.
  • Anschließend wird die Wort-Leitung WL(1) in der ersten Reihe, die eine ausgewählte Reihe ist, aktiviert, so dass der Transistor 162 der Speicherzelle 170(1,1) geöffnet wird. Dabei wird der Wort-Leitung WL(1) das Potenzial VDDH zugeführt, das höher ist als das Potenzial VDD. Dadurch wird Ladung zwischen der Bit-Leitung BLa(1) und dem Kondensator 164 der Speicherzelle 170(1,1) umverteilt, und das Potenzial der Bit-Leitung BLa(1) wird geringfügig erhöht.
  • Anschließend wird der Leseverstärker aktiviert. Dabei wird, indem das an die Signal-Leitung Φn angelegte Potenzial von VSS auf VDD geändert wird, das Potenzial VL an den n-Kanal-Transistor 408 angelegt, der in dem Leseverstärker enthalten ist. Dadurch ist das Potenzial der Bit-Leitung BLa(1) geringfügig höher als das der Bit-Leitung BLb(1), und daher verstärkt der Leseverstärker die Differenz und verringert das Potenzial der Bit-Leitung BLb(1) auf das Potenzial VL. Anschließend wird, indem das an die Signal-Leitung Φp angelegte Potenzial von VDD zu VSS geändert wird, das Potenzial VH an den p-Kanal-Transistor 409 angelegt, der in dem Leseverstärker enthalten ist. Dadurch ist das Potenzial der Bit-Leitung BLb(1) dem Potenzial VL gleich, das niedriger ist als das der Bit-Leitung BLa(1), und daher verstärkt der Leseverstärker die Differenz und erhöht das Potenzial der Bit-Leitung BLa(1) auf das Potenzial VH. Dadurch wird der Bit-Leitung BLa(1) das Potenzial VH zugeführt, und der Bit-Leitung BLb(1) wird das Potenzial VL zugeführt. In 8 ist das Potenzial VA VDD, und das Potenzial VL ist VSS.
  • Dann wird die Signal-Leitung CA(1) in der ersten Spalte, die eine ausgewählte Spalte ist, aktiviert. Dabei wird der Signal-Leitung CA(1) das Potenzial VDD zugeführt. Dadurch werden die Bit-Leitung BLa(1) und die Bit-Leitung BLb(1) elektrisch mit der Signal-Leitung IOa bzw. der Signal-Leitung IOb verbunden, die elektrisch mit der Leseschaltung, der Schreibschaltung sowie der Gruppe von Latch-Schaltungen der fünften Ansteuerschaltung 215 verbunden sind. So werden die Potenziale der Bit-Leitung BLa(1) und der Bit-Leitung BLb(1) gelesen.
  • Auf diese Weise werden Daten aus der Speicherzelle 170(1,1) gelesen.
  • Nachdem die in der Speicherzelle 170(1,1) gespeicherten Daten in die Leseschaltung, die Schreibschaltung sowie die Gruppe von Latch-Schaltungen ausgelesen sind, wird die Signal-Leitung CA(1) deaktiviert (d. h. ihr das Potenzial VSS zugeführt), so dass die Bit-Leitung BLa(1) und die Bit-Leitung BLb(1) elektrisch von der Signal-Leitung IOa und der Signal-Leitung IOb getrennt werden. Dann wird die Wort-Leitung WL(1) deaktiviert (d. h. ihr das Potenzial VSS zugeführt), so dass der Transistor 162 der Speicherzelle 170(1,1) gesperrt wird. Dabei wird Datenelement ”1” wieder in der Speicherzelle 170(1,1) gespeichert. Anschließend kann der Leseverstärker deaktiviert werden, indem das an die Signal-Leitung Φn angelegte Potenzial von VDD zu VSS geändert wird und das an die Signal-Leitung Φp angelegte Potenzial von VSS zu VDD geändert wird. Die Bit-Leitung BLa(1) und die Bit-Leitung BLb(1) können vorgeladen werden, indem das Potenzial VDD an die Signal-Leitung Φpc angelegt wird.
  • Auf die oben beschriebene Weise kann Datenelement ”1” aus der Speicherzelle 170(1,1) gelesen werden.
  • Es ist zu bemerken, dass, obwohl hier der Fall beschrieben wird, in dem Datenelement ”1” aus der Speicherzelle 170(1,1) gelesen wird, ein Lesevorgang beim Lesen von Datenelement ”0” diesem gleicht. In diesem Fall wird Ladung zwischen der Bit-Leitung BLa(1) und dem Kondensator 164 der Speicherzelle 170(1,1) umverteilt, und das Potenzial der Bit-Leitung BLa(1) wird geringfügig abgesenkt. Der Leseverstärker verstärkt die Differenz, senkt das Potenzial der Bit-Leitung BLa(1) auf das Potenzial VL ab und erhöht das Potenzial der Bit-Leitung BLb(1) auf das Potenzial VH.
  • Die obenstehende Beschreibung bezieht sich auf die Schaltungskonfiguration der Speicherzellen-Anordnung sowie das Verfahren zum Ansteuern derselben.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Vielzahl von Speicherzellen-Anordnungen 201 unter Verwendung von Mehrebenen-Verbindung geschichtet. Beispielsweise können in dem in 6 dargestellten Schaltbild die Speicherzellen-Anordnungen 201 in einen durch die erste Ansteuer-Schaltung 211 und die dritte Ansteuer-Schaltung 213 angesteuerten Bereich (eine erste Speicherzellen-Anordnung), einen durch die erste Ansteuer-Schaltung 211 sowie die vierte Ansteuer-Schaltung 214 angesteuerten Bereich (eine zweite Speicherzellen-Anordnung), einen durch die zweite Ansteuer-Schaltung 212 und die dritte Ansteuer-Schaltung 213 angesteuerten Bereich (eine dritte Speicherzellen-Anordnung) sowie einen durch die zweite Ansteuer-Schaltung 212 und die vierte Ansteuer-Schaltung 214 angesteuerten Bereich (eine vierte Speicherzellen-Anordnung) geteilt werden, und die erste bis vierte Speicherzellen-Anordnung können überlappend geschichtet werden. Eine derartige Teilungsstruktur der Speicherzellen-Anordnung 201 entspricht der in der schematischen Ansicht in 3F dargestellten Struktur. Es wird ein Beispiel beschrieben, bei dem von der gleichen Kombination von Ansteuer-Schaltungen der ersten bis vierten Ansteuer-Schaltungen 211 bis 214 angesteuert werden, in der gleichen Schicht ausgebildet sind, jedoch stellt dies keine Einschränkung dar. Von der gleichen Kombination von Speicher-Schaltungen angesteuerte Speicherzellen können in unterschiedlichen Schichten ausgebildet werden.
  • Im Folgenden wird ein Beispiel des Anordnens einer überlappend mit einer Speicherzellen-Anordnung geschichteten Peripherieschaltung beschrieben.
  • <Anordnung von Ansteuer-Schaltung>
  • 2A ist ein Blockschaltbild der Peripherieschaltung 210 in dem unteren Abschnitt der in 1 dargestellten Speichervorrichtung, und 2B stellt die Symmetrie in Bezug auf einen Mittelpunkt 250 der Speicherzellen-Anordnung 201a dar. 2A stellt den Fall dar, in dem die Peripherieschaltung 210 unter der Speicherzellen-Anordnung 201a vorhanden ist.
  • Die in 2A dargestellte Peripherieschaltung 210 enthält die erste Ansteuer-Schaltung 211, die zweite Ansteuer-Schaltung 212, die dritte Ansteuer-Schaltung 213, die vierte Ansteuer-Schaltung 214, die fünfte Ansteuer-Schaltung, die Steuereinrichtung 218, den Adress-Puffer 221 sowie den I/O-Puffer 220: Die erste Ansteuer-Schaltung 211 enthält den Spalten-Dekoder 217a sowie die Gruppe 216a von Leseverstärkern, und die zweite Ansteuer-Schaltung 212 enthält den Spalten-Dekoder 217b sowie die Gruppe 216b von Leseverstärkern. Die dritte Ansteuer-Schaltung 213 und die vierte Ansteuer-Schaltung 214 enthalten einen Reihen-Dekoder 223a bzw. einen Reihen-Dekoder 223b. Die fünfte Ansteuer-Schaltung 215 enthält eine Schreibschaltung, eine Leseschaltung sowie eine Gruppe von Latch-Schaltungen. Die Steuereinrichtung 218 enthält ein Modus-Register 219.
  • Als ein Substrat, auf dem die in 2A dargestellte Peripherieschaltung 210 vorhanden ist, kann beispielsweise ein Halbleitersubstrat eingesetzt werden, das ein Element der Gruppe 14 enthält, wie beispielsweise Silizium, Germanium, Silizium-Germanium, ein Siliziumkarbid, ein Verbund-Halbleitersubstrat, wie beispielsweise Gallium-Arsenid oder Indium-Phosphid, ein SOI-Substrat oder dergleichen. Es ist anzumerken, dass der Begriff ”SOI-Substrat” im Allgemeinen für ein Substrat steht, bei dem eine Siliziumschicht über einer isolierenden Fläche vorhanden ist. In der vorliegenden Patentbeschreibung und dergleichen steht der Begriff ”SOI-Substrat” auch für ein Substrat, bei dem eine Halbleiterschicht, die anderes Material als Silizium enthält, über einer isolierenden Fläche vorhanden ist. Des Weiteren kann das SOI-Substrat ein Substrat mit einer Struktur sein, bei der eine Halbleiterschicht über einem isolierenden Substrat, wie beispielsweise einem Glassubstrat, vorhanden ist und sich dabei eine Isolierschicht zwischen ihnen befindet. Vorzugsweise wird ein Beliebiges der oben beschriebenen Substrate zum Ausbilden der Peripherieschaltung 210 eingesetzt, da die Peripherieschaltung 210 mit hoher Geschwindigkeit betrieben werden kann.
  • Der Adress-Puffer 221 gibt bei einem Eingang eines Adress-Signals ADR von außen entsprechend verschiedener Steuersignale ein Reihen-Adress-Signal an den Reihen-Decoder 223a und den Reihen-Dekoder 223b oder ein Spalten-Adress-Signal an den Spalten-Dekoder 217a und den Spalten-Dekoder 217b aus. Der Reihen-Decoder 223a und der Reihen-Dekoder 223b wählen eine durch die Reihen-Adresse entsprechend dem eingegebenen Reihen-Adress-Signal angegebene Reihe aus. Der Spalten-Dekoder 217a und der Spalten-Dekoder 217b wählen eine durch eine Spalten-Adresse entsprechend dem eingegebenen Spalten-Adress-Signal angegebene Spalte aus.
  • Die Gruppen 216a und 216b von Leseverstärkern sind elektrisch mit Bit-Leitungen BL verbunden und erfassen und verstärken die Potenziale der Bit-Leitungen BL.
  • Die fünfte Ansteuerschaltung 215 enthält die Leseschaltung, die Schreibschaltung und die Gruppe von Latch-Schaltungen und ist elektrisch mit den Gruppen 216a und 216b von Leseverstärkern verbunden. Die Leseschaltung empfängt ein Ausgangssignal eines Leseverstärkers einer durch eine Spalten-Adresse angegebenen Spalte als ein Eingangsignal und liest in einer Speicherzelle gespeicherte Daten aus. Die Schreibschaltung gibt ein zu schreibenden Daten entsprechendes Signal an eine Bit-Leitung BL einer durch eine Spalten-Adresse angegebenen Spalte aus. Die Gruppe von Latch-Schaltungen speichert aus einer Speicherzelle gelesene Daten oder in eine Speicherzelle zu schreibende Daten.
  • Der I/O-Puffer 220 empfängt Daten, die von außen über eine Daten-Signalleitung eingegeben werden, und gibt Daten an die Schreibschaltung und die Gruppe von Latch-Schaltungen der fünften Ansteuerschaltung 215 aus. Des Weiteren empfängt der I/O-Puffer 220 in der Leseschaltung sowie der Gruppe von Latch-Schaltungen gespeicherte Daten und gibt die Daten nach außen aus.
  • Die Steuereinrichtung 218 enthält einen Befehls-Decoder, das Modus-Register 219 und dergleichen und empfängt eine Vielzahl von Steuersignalen (beispielsweise /CS, /RAS, /CAS sowie /WE). Der Befehls-Decoder decodiert einen Befehl, der mittels der Vielzahl von Steuersignalen eingegeben wird. Das Modus-Register 219 ist ein Register zum Einstellen eines Betriebsmodus einer Halbleitervorrichtung. Daten werden entsprechend dem Befehl in das Modus-Register 219 geschrieben, und zu schreibende Daten diesem mittels eines Adress-Signals zugeführt. Die Steuereinrichtung 218 erzeugt eine Vielzahl von Steuersignalen auf Basis eines Ausgangs der Befehl-Decodiereinrichtung und gibt die Steuersignale an eine Vielzahl von Schaltungen aus.
  • Dabei sind die erste Ansteuerschaltung 211 und die zweite Ansteuerschaltung 212 so angeordnet, dass sie in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a symmetrisch sind. Die dritte Ansteuerschaltung 213 und die vierte Ansteuerschaltung 214 sind so angeordnet, dass sie in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a symmetrisch sind. Dabei sind die erste bis vierte Schaltung 211 bis 214 so angeordnet, dass eine Richtung, in der Schaltungselemente für verschiedene Reihen in der dritten Ansteuerschaltung 213 und der vierten Ansteuerschaltung 214 angeordnet sind (die horizontale Richtung in 2A) und eine Richtung, in der Schaltungselemente für verschiedenen Spalten in der ersten Ansteuerschaltung 211 sowie der zweiten Ansteuerschaltung 212 angeordnet sind (die vertikale Richtung in 2A), einander schneiden, beispielsweise senkrecht zueinander sind. In einer Ausführungsform der vorliegenden Erfindung steht ”symmetrisch in Bezug auf einen Punkt” eine Positionsbeziehung wie bei der Anordnung der ersten Ansteuerschaltung 211 und der zweiten Ansteuerschaltung 212, die in 1A und in 2A dargestellt sind, bei der sich die erste Ansteuerschaltung 211 durch Drehung um 180° in Bezug auf den Mittelpunkt 250 mit der zweiten Ansteuerschaltung 212 überlappt. Es ist zu bemerken, dass ”symmetrisch in Bezug auf einen Punkt” nicht notwendigerweise ”vollständig symmetrisch in Bezug auf einen Punkt”, sondern ”im Wesentlichen symmetrisch in Bezug auf einen Punkt” bedeutet.
  • Ein Spalten-Decoder und ein Reihen-Decoder sind, wie in 1 und 2A dargestellt, geteilt und in der Peripherie-Schaltung 210 angeordnet, so dass eine Fläche der Peripherie-Schaltung 210 verringert werden kann. Des Weiteren sind der Spalten-Decoder und der Reihen-Decoder geteilt und in der Peripherie-Schaltung 210 angeordnet, so dass die Peripherie-Schaltung 210 unter der Speicherzellen-Anordnung 201a vorhanden sein kann, wodurch eine Speichervorrichtung verkleinert wird. Insbesondere, wenn die Fläche der Speicherzellen-Anordnung 201a im Wesentlichen der Fläche der Peripherie-Schaltung 210 entspricht, kann ein ungenutzter Bereich beseitigt werden, so dass die Fläche und die Größe einer Speichervorrichtung verringert werden können. Des Weiteren kann, wenn die Fläche der Peripherie-Schaltung 210 kleiner ist als oder genauso groß wie die Fläche der Speicherzellen-Anordnung 201a, verhindert werden, dass die Schaltungsflache aufgrund der Peripherie-Schaltung 210 zunimmt, so dass die Fläche und die Größe einer Speichervorrichtung verringert werden können. In dem Fall, in dem die Fläche der Peripherie-Schaltung 210 erheblich kleiner ist als die Fläche der Speicherzellen-Anordnung 201a, kann der Maßstab der Peripherie-Schaltung 210 vergrößert werden, um ihre Funktion hinsichtlich der Arten von Schnittstellen oder Befehlen einer Speichervorrichtung zu verbessern. Obwohl der Einsatz des Spalten-Decoders und des Reihen-Decoders beschrieben wird, liegt keine Beschränkung auf den Spalten-Decoder und den Reihen-Decoder vor. Wenn eine Schaltung, die von einem Ende zum anderen Ende zusammen mit einer Speicherzellen-Anordnung vorhanden sein muss, das heißt, eine Schaltung, die für jede Reihe einer Speicherzellen-Anordnung vorhanden sein muss, oder eine Schaltung, die für jede Spalte einer Speicherzellen-Anordnung vorhanden sein muss, eine ähnliche Konfiguration hat wie die Konfiguration des oben erwähnten Spalten-Decoders oder Reihen-Decoders, kann der oben beschriebene Effekt erzielt werden.
  • Es ist zu bemerken, dass, obwohl 2A den Fall darstellt, in dem die Peripherie-Schaltung 210 direkt unter der Speicherzellen-Anordnung 201a vorhanden ist, die Peripherie-Schaltung 210 nicht direkt unter der Speicherzellen-Anordnung 201a vorhanden sein muss. Jedoch ist, um die Fläche und Größe der Speichervorrichtung zu verringern, die Peripherie-Schaltung 210, die die erste bis vierte Ansteuerschaltung 211 bis 214 und dergleichen enthält, vorzugsweise direkt unter der Speicherzellen-Anordnung 201a vorhanden.
  • 4A bis 4C stellen Anordnungen der ersten bis vierten Ansteuerschaltung 211 bis 214 dar. Es ist zu bemerken, dass, um das Verständnis zu erleichtern, andere Schaltungen als die erste bis vierte Ansteuerschaltung 211 bis 214 in 4A bis 4c nicht dargestellt sind.
  • Die Anzahl von Verdrahtungen, die die erste Ansteuerschaltung 211 und die Speicherzellen-Anordnung (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) elektrisch verbinden, kann sich von der Anzahl von Verdrahtungen unterscheiden, die die zweite Ansteuerschaltung 212 und die Speicherzellen-Anordnung (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) elektrisch verbinden (siehe 4a und 4B). Das heißt, die Fläche der ersten Ansteuerschaltung 211 kann sich von der Fläche der zweiten Ansteuerschaltung 212 unterscheiden.
  • Vorzugsweise ist jedoch die Anzahl von Verdrahtungen, die die erste Ansteuerschaltung 211 und die Speicherzellen-Anordnung (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) elektrisch verbinden, der Anzahl von Verdrahtungen gleich, die die zweite Ansteuerschaltung 212 und die Speicherzellen-Anordnung (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) elektrisch verbinden. Dementsprechend kann die Anzahl von Adress-Signalleitungen, die mit der ersten Ansteuerschaltung 211 oder der zweiten Ansteuerschaltung 212 verbunden sind, verringert werden. Dadurch kann die Größenordnung der Schaltung verringert werden, wodurch die Fläche und Größe einer Speichervorrichtung verringert werden.
  • Des Weiteren kann, wenn die Anzahl von Verdrahtungen, die die erste Ansteuerschaltung 211 und die Speicherzellen-Anordnung (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) elektrisch verbinden, der Anzahl von Verdrahtungen gleich ist, die die zweite Ansteuerschaltung 212 und die Speicherzellen-Anordnung (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) elektrisch verbinden, und die erste Ansteuerschaltung 211 sowie die zweite Ansteuerschaltung 212 so angeordnet sind, dass sie im Wesentlichen symmetrisch in Bezug auf den Mittelpunkt der Speicherzellen-Anordnung 201a sind, Schwankung des parasitären Widerstandes oder der parasitären Kapazität einer Verdrahtung, wie beispielsweise einer Bit-Leitung oder einer Wort-Leitung, verringert werden, wodurch die Funktion stabilisiert wird.
  • Obwohl hier die erste Ansteuerschaltung 211 und die zweiter Ansteuerschaltung 212 beschrieben sind, kann ein ähnlicher Effekt mit der dritten Ansteuerschaltung 213 und der vierten Ansteuerschaltung 214 erzielt werden.
  • 1 und 2A stellen den Fall dar, in dem die Anzahl der ersten bis vierten Ansteuerschaltung 211 bis 214 jeweils 1 beträgt, und 4C stellt den Fall dar, in dem die erste bis vierte Ansteuerschaltung 211 bis 214 in jeweils zwei Schaltungen geteilt sind.
  • Eine erste Ansteuerschaltung 211a und eine zweite Ansteuerschaltung 212a sind, wie in 4C dargestellt, so angeordnet, dass sie in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a symmetrisch sind, und eine erste Ansteuerschaltung 211b und sowie eine zweite Ansteuerschaltung 212b sind so angeordnet, dass sie symmetrisch in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a sind. Des Weiteren sind eine dritte Ansteuerschaltung 213a und eine vierte Ansteuerschaltung 214a so angeordnet, dass sie symmetrisch in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a sind, und eine dritte Ansteuerschaltung 213b sowie eine vierte Ansteuerschaltung 214b sind so angeordnet, dass sie symmetrisch in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a sind.
  • Die erste Ansteuerschaltung 211 und die zweite Ansteuerschaltung 212 sind jeweils geteilt, und die Teile der ersten Ansteuerschaltung 211 sind so angeordnet, dass sie in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a symmetrisch zu den Teilen der zweiten Ansteuerschaltung 212 sind. Die dritte Ansteuerschaltung 213 und die vierte Ansteuerschaltung 214 sind jeweils geteilt und die Teile der dritten Ansteuerschaltung 213 sind so angeordnet, dass sie in Bezug auf den Mittelpunkt der Speicherzellen-Anordnung 201a symmetrisch zu den Teilen der vierten Ansteuerschaltung 214 sind. Dementsprechend kann ein ungenutzter Bereich beseitigt werden, und so kann die Fläche der Peripherie-Schaltung 210 verkleinert werden. Des Weiteren kann die Peripherie-Schaltung 210 unter der Speicherzellen-Anordnung 201a vorhanden sein. So kann die Größe der Speichervorrichtung verringert werden. Des Weiteren kann, wenn die Fläche der Speicherzellen-Anordnung 201a im Wesentlichen der Fläche der Peripherie-Schaltung 210 gleich ist, ein ungenutzter Bereich beseitigt werden. So können die Fläche und die Größe der Speichervorrichtung verringert werden.
  • Es ist zu bemerken, dass, obwohl 4C den Fall darstellt, in dem die erste bis vierte Ansteuerschaltung 211 bis 214 in zwei Teile geteilt sind, eine Ausführungsform der vorliegenden Erfindung nicht auf dieses Beispiel beschränkt ist. Die erste bis vierte Ansteuerschaltung 211 bis 214 können jeweils in drei oder mehr Teile geteilt werden. In jedem Fall kann mit der Anordnung, bei der die erste bis vierte Ansteuerschaltung 211 bis 214 so angeordnet sind, dass sie symmetrisch in Bezug auf den Mittelpunkt 250 der Speicherzellen-Anordnung 201a sind, der oben beschriebene Effekt erzielt werden.
  • Diese Ausführungsform kann, in entsprechender Kombination mit den in den anderen Ausführungsformen beschriebenen Konfigurationen implementiert werden.
  • Ausführungsform 2
  • In dieser Ausführungsform werden eine Struktur sowie ein Verfahren zu Herstellen einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf 9A und 9B, 10A und 10B, 11A und 11B, 12A bis 12d, 13A bis 13E, 14a bis 14d sowie 16 und 16B beschrieben.
  • Querschnittsstruktur der Speichervorrichtung
  • 9A und 16A sind Schnittansichten einer Speichervorrichtung. In 9A verläuft ein Schnitt B1-B2 parallel zu der Längsrichtung des Kanals eines Transistors. In 16A verläuft ein Schnitt C1-C2 parallel zu der Breitenrichtung des Kanals eines Transistors. Die in 9A und in 16A dargestellte Speichervorrichtung enthält die Speicherzellen-Anordnung 201a sowie die Speicherzellen-Anordnung 201b im oberen Abschnitt, und die Peripherie-Schaltung 210 im unteren Abschnitt. Eine in der Speicherzellen-Anordnung 201a enthaltene Speicherzelle 170a und eine in der Speicherzellen-Anordnung 201b enthaltene Speicherzelle 170b sind als ein Beispiel für die Vielzahl von Speicherzellen dargestellt, die in der Speicherzellen-Anordnung 201a und der Speicherzellen-Anordnung 201b enthalten sind. 9B und 16B stellen Strukturen der Speicherzelle 170a sowie der Speicherzelle 170b in 9A und 16A (als eine Struktur bzw. ein Aufbau der Speicherzelle 170 bezeichnet) jeweils im Detail dar. Die Speicherzelle 170a und die Speicherzelle 170b können einen gleichartigen Aufbau haben. Die Speicherzellen-Anordnung 201a und die Speicherzellen-Anordnung 201b in dem oberen Abschnitt enthalten jeweils den Transistor 162, bei dem ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird und die Peripherie-Schaltung 210 in dem unteren Abschnitt enthält einen Transistor 160, in dem ein anderes Halbleitermaterial als ein Oxid-Halbleiter für einen Kanalausbildungs-Bereich eingesetzt wird. Es ist anzumerken, dass bezüglich der Details der Speicherzellen-Anordnung 201a und der Speicherzellen-Anordnung 201b, die im oberen Bereich der Speichervorrichtung und der Peripherie-Schaltung 210 vorhanden sind, auf Ausführungsform 1 verwiesen werden kann. Obwohl in 9A und 16A als ein Beispiel eine Struktur dargestellt ist, bei der zwei Speicherzellen-Anordnungen (die Speicherzellen-Anordnung 201a oder die Speicherzellen-Anordnung 201b in 1) geschichtet sind, ist die Anzahl zu schichtender Speicherzellen-Anordnungen nicht darauf beschränkt.
  • Als der Transistor 160 und der Transistor 162 können entweder ein n-Kanal-Transistor oder ein p-Kanal-Transistor eingesetzt werden. Dabei sind in der folgenden Beschreibung sowohl der Transistor 160 als der Transistor 162 n-Kanal-Transistoren. Das technische Merkmal einer Ausführungsform der vorliegenden Erfindung besteht darin, dass für einen Kanalausbildungs-Bereich des Transistors 162 ein Halbleitermaterial eingesetzt wird, mit dem Sperrstrom ausreichend verringert werden, wie beispielsweise Oxid-Halbleiter, so dass Daten gehalten bzw. gespeichert werden können. Daher muss eine spezielle Struktur der Speichervorrichtung, wie beispielsweise ein Material der Speichervorrichtung oder ein Aufbau der Speichervorrichtung, nicht auf die hier beschriebene Strukturbeschränkt sein.
  • Der Transistor 160 enthält einen Kanalausbildungs-Bereich 116, der in einem Substrat 100 vorhanden ist, der ein Halbleitermaterial (wie beispielsweise Silizium) enthält, Fremdstoff-Bereiche 120, die so vorhanden sind, dass der Kanalausbildungs-Bereich 116 zwischen ihnen eingeschlossen ist, Metallverbindungs-Bereiche (metal compound regions) 124, die in Kontakt mit den Fremdstoff-Bereichen 120 sind, eine Gate-Isolierschicht 108, die über dem Kanalausbildungs-Bereich 116 vorhanden ist, eine Gate-Elektrode 110, die über der Gate-Isolierschicht 108 vorhanden ist sowie eine Source- oder Drain-Elektrode 130a und eine Source- oder Drain-Elektrode 130b, die elektrisch mit den Metallverbindungs-Bereichen 124 verbunden sind. Des Weiteren ist eine Isolierschicht 128 so vorhanden, dass sie den Transistor 160 abdeckt. Die Source- oder Drain-Elektrode 130a und die Source- oder Drain-Elektrode 130b sind über in der Isolierschicht 128 ausgebildete Öffnungen mit den Metallverbindungs-Bereichen 124 verbunden. Über der Isolierschicht 128 ist eine Elektrode 136a in Kontakt mit der Source- oder Drain-Elektrode 130a ausgebildet, und eine Elektrode 136b ist in Kontakt mit der Source- oder Drain-Elektrode 130b ausgebildet.
  • Des Weiteren ist eine isolierende Element-Isolierschicht 106 über dem Substrat 100 so ausgebildet, dass sie den Transistor 160 umgibt, und die isolierende Schicht 128 ist über dem Transistor 160 ausgebildet. Es ist zu bemerken, dass, um höhere Integration zu erzielen, der Transistor 160 vorzugsweise eine Struktur ohne eine Seitenwand-Isolierschicht hat, wie dies in 9A dargestellt ist. Hingegen kann, wenn Eigenschaften des Transistors 160 Priorität haben, eine Seitenwand-Isolierschicht an einer Seitenfläche der Gate-Elektrode 110 vorhanden sein und die Fremdstoff-Bereiche 120 können einen Bereich enthalten, der in einem Bereich, der sich mit der Seitenwand-Isolierschicht überlappt, eine andere Fremdstoff-Konzentration hat.
  • Der Transistor 162 enthält eine Oxid-Halbleiterschicht 144, die über der isolierenden Schicht 128 und dergleichen vorhanden ist, eine Elektrode 142a sowie eine Elektrode 142b, die elektrisch mit der Oxid-Halbleiterschicht 144 verbunden sind, eine Gate-Isolierschicht 146, die die Oxid-Halbleiterschicht 144, die Elektrode 142a und die Elektrode 142b abdeckt, und eine Elektrode 148a, die über der Gate-Isolierschicht 146 so vorhanden ist, dass sie sich mit der Oxid-Halbleiterschicht 144 überlappt. Die Elektrode 148a dient als eine Gate-Elektrode des Transistors 162. Die Elektrode 142a oder die Elektrode 142b dient als eine Drain-Elektrode 162, und die andere dient als eine Source-Elektrode.
  • Dabei ist eine Oxid-Halbleiterschicht, die für einen Transistor eingesetzt wird, wie beispielsweise die Oxid-Halbleiterschicht 144, Vorzugsweise eine Oxid-Halbleiterschicht, die gereinigt wird, indem eine Verunreinigung, wie beispielsweise Wasserstoff, ausreichend aus ihr entfernt wird und ihr anschließend Sauerstoff zugeführt wird. Das heißt, die Wasserstoffkonzentration in der Oxid-Halbleiterschicht beträgt 5 × 1019 Atom/cm3 oder weniger, vorzugsweise 5 × 1018 Atom/cm3 oder weniger, noch besser 5 × 1017 Atom/cm3 oder weniger. Es ist anzumerken, dass die oben aufgeführte Wasserstoffkonzentration in der Oxid-Halbleiterschicht mittels SIMS (secondary ion mass spectrometry) gemessen wird. Die Konzentration von Trägern in der Oxid-Halbleiterschicht, in der Wasserstoff auf eine ausreichend niedrige Konzentration verringert wird, und Defektzustände (defect states) in einer Bandlücke aufgrund von Sauerstoffmangel verringert werden, indem, wie oben beschrieben, ausreichend Sauerstoff zugeführt wird, beträgt weniger als 1 × 1012/cm3, vorzugsweise weniger als 1 × 1011/cm3, noch besser weniger als 1,5 × 1010/cm3. Beispielsweise beträgt der Sperrstrom (hier pro Kanalbreiten-Einheit (1 μm)) bei Raumtemperatur (25°C) 100 zA (1 zA (Zeptoampere) entspricht 1 × 10–21 A) oder weniger, vorzugsweise 10 zA oder weniger. Auf diese Weise kann ein Transistor (der Transistor 162) geschaffen werden, der außerordentlich vorteilhafte Sperrstrom-Eigenschaften hat, wenn ein eigenleitender (i-type) oder im Wesentlichen eigenleitender Oxid-Halbleiter eingesetzt wird.
  • Des Weiteren wird vorzugsweise die Konzentration eines Alkalimetalls und eines Erdalkalimetalls in dem Oxid-Halbleiter 144 ausreichend reduziert. Was die mittels SIMS gemessene Konzentration eines Alkalimetalls oder eines Erdalkalimetalls angeht, so beträgt die Konzentration von Na beispielsweise 5 × 1016 cm–3 oder weniger, vorzugsweise 1 × 1016 cm–3 oder weniger, noch besser 1 × 1015 cm–3 oder weniger, die Konzentration von Li 5 × 1015 cm–3 oder weniger, vorzugsweise 1 × 1015 cm–3 oder weniger, oder die Konzentration von K beträgt 5 × 1015 cm–3 oder weniger, vorzugsweise 1 × 1015 cm–3 oder weniger.
  • Es ist anzumerken, dass darauf hingewiesen worden ist, dass ein Oxid-Halbleiter unempfindlich gegenüber Fremdstoffen ist, es kein Problem darstellt, wenn eine erhebliche Menge an Metall-Fremdstoffen bzw. -Verunreinigungen in der Schicht vorhanden ist, und daher Kalk-Natronglas, das eine große Menge an Alkalimetall, wie beispielsweise Natrium, enthält, und kostengünstig ist, ebenfalls eingesetzt werden kann. (Kamiya, Nomura, und Hosono, "Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status", KOTAI BUTSURI (SOLID STATE PHYSICS), 2009, Vol. 44, pp. 621–633). Diese Erwägung ist jedoch nicht von Belang. Ein Alkalimetall und ein Erdalkalimetall sind ungünstige Fremdstoffe bzw. Verunreinigungen für den Oxid-Halbleiter und sind vorzugsweise in möglichst geringem Maß enthalten. Insbesondere bei einem Alkalimetall wird Na in ein Oxid diffundiert und wird zu Na+, wenn ein isolierender Film, der in Kontakt mit dem Oxid-Halbleiter ist, ein Oxid ist. Des Weiteren trennt Na eine Bindung zwischen Metall und Sauerstoff und dringt in die Bindung in dem Oxid-Halbleiter ein. Dadurch kommt es zu einer Verschlechterung von Transistor-Kennlinien (beispielsweise der Verschiebung eines Schwellenwertes zu der negativen Seite (die bewirkt, dass der Transistor selbstleitend (normally on) ist) oder einer Verringerung der Mobilität). Des Weiteren bewirkt dies auch, dass die Kennlinien bzw. Eigenschaften variieren. Ein derartiges Problem ist besonders in dem Fall von Bedeutung, in dem die Wasserstoffkonzentration in dem Oxid-Halbleiter außerordentlich niedrig ist. Daher muss die Konzentration eines Alkalimetalls unbedingt auf den oben genannten Wert eingestellt werden, wenn die Wasserstoffkonzentration in dem Oxid-Halbleiter 5 × 1019 cm–3 oder weniger, insbesondere 5 × 1018 cm–3, oder weniger beträgt.
  • Es ist zu bemerken, dass die Oxid-Halbleiterschicht 144 geringer (schwache) p-Leitfähigkeit aufweisen kann, wenn ein Fremdstoff, der p-Leitfähigkeit verleiht, wie beispielsweise Zinn (Sn), zu der Oxid-Halbleiterschicht 144 hinzugefügt wird. Die Oxid-Halbleiterschicht, die, wie oben beschrieben, gereinigt ist, wird zu einer eigenleitenden oder im Wesentlichen eigenleitenden Schicht, so dass die Oxid-Halbleiterschicht 144, die schwache p-Leitfähigkeit aufweist, gewonnen werden kann, indem eine geringe Menge eines Fremdstoffs zugesetzt wird, um Valenzelektronen zu kontrollieren. So kann die Schwellenspannung des Transistors 162 geringfügig zur positiven Seite hin verschoben werden. Dementsprechend wird verhindert, dass der Transistor 162 selbstleitend wird, und ein Sperrstrom kann weiter reduziert werden. Als Alternative dazu kann, um zu verhindern, dass der Transistor 162 selbstleitend wird, eine zweite Gate-Elektrode an einer Fläche des Oxid-Halbleiters 144 des Transistors 162 geschaffen werden, die der mit der Gate-Elektrode (der Elektrode 148a) versehenen Fläche gegenüberliegt, wobei eine Isolierschicht zwischen ihnen vorhanden ist, so dass die Schwellenspannung durch die zweite Gate-Elektrode gesteuert wird.
  • Obwohl die Oxid-Halbleiterschicht, die in einer Inselform hergestellt wird, für den Transistor 162 eingesetzt wird, um Steuerung zwischen den Elementen aufgrund der Miniaturisierung zu verhindern, kann eine Oxid-Halbleiterschicht eingesetzt werden, die nicht in einer Inselform hergestellt ist. Wenn eine Oxid-Halbleiterschicht nicht in einer Inselform hergestellt wird, kann verhindert werden, dass die Oxid-Halbleiterschicht durch Ätzen bei der Bearbeitung verunreinigt wird.
  • Ein Kondensator 164 enthält die Elektrode 142b, die Gate-Isolierschicht 146 und eine leitende Schicht 148b. Das heißt, die Elektrode 142b dient als eine Elektrode des Kondensators 164, und die leitende Schicht 148b dient als die andere Elektrode des Kondensators 164. Mit einer derartigen Struktur kann die Kapazität ausreichend gewährleistet werden. Wenn die Oxid-Halbleiterschicht 144 und die Gate-Isolierschicht 146 übereinander geschichtet werden, kann Isolierung zwischen der Elektrode 142b und der leitenden Schicht 148 ausreichend gewährleistet werden. Des Weiteren ist, wenn kein Kondensator erforderlich ist, auch eine Struktur möglich, bei der der Kondensator 164 nicht vorhanden ist.
  • Es ist zu bemerken, dass bei dem Transistor 162 und dem Kondensator 164 die Elektrode 142a und die Elektrode 142b vorzugsweise sich verjüngende Endabschnitte aufweisen. Wenn die Elektrode 142a und die Elektrode 142b sich verjüngende Endabschnitte aufweisen, kann Abdeckung der Elektrode 142a und der Elektrode 142b mit der Gate-Isolierschicht 146 verbessert werden, und Ablösung der Gate-Isolierschicht 146 kann verhindert werden. Dabei liegt der Verjüngungswinkel beispielsweise im Bereich von 30° bis 60°. Es ist zu bemerken, dass der Begriff ”Verjüngungswinkel” für einen Winkel steht, der durch die Seitenfläche und die Bodenfläche einer Schicht gebildet wird, die, im Schnitt derselben (einer Ebene senkrecht zu der Substratfläche) gesehen, eine sich verjüngende Form hat (beispielsweise die Elektrode 142a).
  • Eine Isolierschicht 150 und eine Isolierschicht 152 sind über dem Transistor 162 und dem Kondensator 164 vorhanden. Eine Elektrode 154a ist in einer in der Gate-Isolierschicht 146, der Isolierschicht 150, der Isolierschicht 152 und dergleichen ausgebildeten Öffnung vorhanden, und eine Verdrahtung 156, die elektrisch mit der Elektrode 154a verbunden ist, ist über der Isolierschicht 152 ausgebildet. Die Verdrahtung 156 ist eine Verdrahtung zum elektrischen Verbinden einer Speicherzelle mit einer anderen Speicherzelle in jeder Speicherzellen-Anordnung (Speicherzellenanordnungen, die in der gleichen Schicht angeordnet sind), und kann beispielsweise eine Bit-Leitung sein. Des Weiteren ist die Elektrode 148 eine Verdrahtung, die in einer Richtung C1-C2 verläuft und eine Speicherzelle mit einer anderen Speicherzelle in jeder Speicherzellen-Anordnung (in der gleichen Schicht angeordnete Speicherzellen) elektrisch verbindet, und kann beispielsweise eine Wort-Leitung sein (siehe 16A). Die leitende Schicht 148b ist, obwohl nicht dargestellt, eine Verdrahtung, die in einer Richtung C1-C2 verläuft und eine Speicherzelle mit einer anderen Speicherzelle in jeder Speicherzellen-Anordnung (in der gleichen Schicht angeordnete Speicherzellen-Anordnungen) elektrisch verbindet, und kann beispielsweise eine Kondensator-Leitung sein.
  • Die Verdrahtung 156, die in der Speicherzellen-Anordnung 201a enthalten ist, ist über eine Elektrode 502a, eine Elektrode 501a und eine Elektrode 126 mit einer Elektrode 136c elektrisch verbunden. So können die Peripherieschaltung 210 in der unteren Schicht und eine Bit-Leitung der Speicherzellen-Anordnung 201a in der oberen Schicht elektrisch miteinander verbunden werden. Obwohl in 9A der Fall dargestellt ist, in dem die Elektrode 501a über die Elektrode 126 mit der Elektrode 136c verbunden ist, stellt dies keine Beschränkung dar. Nachdem eine Öffnung, die bis zu der Elektrode 136c reicht, in der Isolierschicht 140 unter der Speicherzellen-Anordnung 201a geschaffen worden ist, wird die Elektrode 501a ausgebildet, so dass die Elektrode 501a und die Elektrode 136c in direktem Kontakt miteinander sein können.
  • Die Elektrode 148a ist über eine Elektrode 557 elektrisch mit einer Elektrode 556 verbunden.
  • So können die Peripherieschaltung 210 in der unteren Schicht und eine Wort-Leitung der Speicherzellen-Anordnung 201a in der oberen Schicht elektrisch miteinander verbunden werden. Obwohl in 16A der Fall dargestellt ist, in dem die Elektrode 148a über die Elektrode 557 elektrisch mit der Elektrode 556 verbunden ist, stellt dies keine Einschränkung dar. Nachdem eine Öffnung, die bis zu der Elektrode 556 reicht, in der Isolierschicht 140 unter der Speicherzellen-Anordnung 201a geschaffen worden ist, wird die Elektrode 148a ausgebildet, so dass die Elektrode 148a und die Elektrode 556 in direktem Kontakt miteinander sein können.
  • Die leitende Schicht 148b, die als eine Kondensator-Leitung dient, kann, obwohl nicht dargestellt, wie die Wort-Leitung der Speicherzellen-Anordnung 201a ebenfalls elektrisch mit der Peripherieschaltung 210 in der unteren Schicht verbunden werden.
  • Im Folgenden wird ein Verfahren zum elektrischen Verbinden von Verdrahtungen einer Vielzahl von Speicherzellen-Anordnungen beschrieben.
  • Unter Bezugnahme auf 9A wird der Fall beschrieben, in dem die in der Speicherzellen-Anordnung 201a enthaltene Bit-Leitung elektrisch mit der in der Speicherzellen-Anordnung 201b enthaltenen Bit-Leitung verbunden ist.
  • Die Verdrahtung 156, die als die in der Speicherzellen-Anordnung 201a enthaltene Bit-Leitung dient, und die Verdrahtung 156, die als die in der Speicherzellen-Anordnung 201b enthaltene Bit-Leitung dient, sind über eine Elektrode 500, eine Elektrode 501b sowie eine Elektrode 502b elektrisch miteinander verbunden. In 9A kann, nachdem eine Öffnung, die bis zu der Verdrahtung 156 der Speicherzellen-Anordnung 201a reicht, in der Isolierschicht 140 unter der Speicherzellen-Anordnung 201b ausgebildet ist, die Elektrode 501b ausgebildet werden, so dass die Elektrode 501b und die Verdrahtung 156 der Speicherzellen-Anordnung 201a in direktem Kontakt miteinander sein können.
  • Obwohl in 9A ein Beispiel dargestellt ist, bei dem sich die Position, an der eine Elektrode zum elektrischen Verbinden der Bit-Leitung der Speicherzellen-Anordnung 201 mit der Peripherieschaltung 210 ausgebildet ist, und die Position, an der eine Elektrode zum elektrischen Verbinden der Bit-Leitung der Speicherzellen-Anordnung 201a mit der Bit-Leitung der Speicherzellen-Anordnung 201b ausgebildet ist, hinsichtlich der Ebenen-Anordnung erheblich unterscheiden, stellt dies keine Beschränkung dar. Bit-Leitungen einer Vielzahl von Speicherzellen-Anordnungen können an verschiedenen Positionen verbunden werden. Beispielsweise kann eine Elektrode zum elektrischen Verbinden der Bit-Leitung der Speicherzellen-Anordnung 201a mit der Bit-Leitung der Speicherzellen-Anordnung 201b so ausgebildet sein, dass sie sich mit einer Elektrode zum elektrischen Verbinden der Bit-Leitung der Speicherzellen-Anordnung 201a mit der Peripherieschaltung 210 überlappt. Beispielsweise können, wenn drei oder mehr Speicherzellen-Anordnungen überlappend geschichtet sind, Verbindungspositionen von Bit-Leitungen der Vielzahl von Speicherzellen-Anordnungen einander überlappen. Bei einer Ebenen-Anordnung, bei der sich Verbindungspositionen miteinander überlappen, kann eine Zunahme der Element-Fläche aufgrund des Kontaktbereiches verhindert werden. Das heißt, der Grad der Integration der Speichervorrichtung kann vergrößert werden.
  • Unter Bezugnahme auf 16A wird der Fall beschrieben, in dem die in der Speicherzellen-Anordnung 201a enthaltene Wort-Leitung mit der in der Speicherzellen-Anordnung 201b enthaltenen Wort-Leitung elektrisch verbunden ist.
  • Die Elektrode 148a, die als die in der Speicherzellen-Anordnung 201a enthaltene Wort-Leitung dient und die Elektrode 148a, die als die in der Speicherzellen-Anordnung 201b enthaltene Wort-Leitung dient, sind über eine Elektrode 151, eine Elektrode 152 und eine Elektrode 553 miteinander verbunden. In 16A kann, nachdem eine Öffnung, die bis zu der Elektrode 552 der Speicherzellen-Anordnung 201a reicht, in der Isolierschicht 140 unter der Speicherzellen-Anordnung 201b ausgebildet ist, die Elektrode 148a der Speicherzellen-Anordnung 201b ausgebildet werden, so dass die Elektrode 148a der Speicherzellen-Anordnung 201b und die Elektrode 552 der Speicherzellen-Anordnung 201a in direktem Kontakt miteinander sein können.
  • Obwohl in 16A ein Beispiel dargestellt ist, bei dem sich die Position, an der eine Elektrode zum elektrischen Verbinden der Wort-Leitung der Speicherzellen-Anordnung 201a mit der Peripherie-Schaltung 210 ausgebildet ist, und die Position, an der eine Elektrode zum elektrischen Verbinden der Wort-Leitung der Speicherzellen-Anordnung 201a mit der Wort-Leitung der Speicherzellen-Anordnung 201 ausgebildet ist, hinsichtlich der Ebenen-Anordnung erheblich unterscheiden, stellt dies keine Beschränkung dar. Wort-Leitungen einer Vielzahl von Speicherzellen-Anordnungen können an verschiedenen Positionen verbunden werden. Beispielsweise kann eine Elektrode zum elektrischen Verbinden der Wort-Leitung der Speicherzellen-Anordnung 201a mit der Wort-Leitung der Speicherzellen-Anordnung 201b so ausgebildet sein, dass sie sich mit einer Elektrode zum elektrischen Verbinden der Wort-Leitung der Speicherzellen-Anordnung 201a mit der Peripherie-Schaltung 210 überlappt. Beispielsweise können in dem Fall, in dem drei oder mehr Speicherzellen-Anordnungen überlappend geschichtet sind, Verbindungspositionen von Wort-Leitungen der Vielzahl von Speicherzellen-Anordnungen einander überlappen. Bei einer Ebenen-Anordnung, bei der Verbindungspositionen einander überlappen, kann eine Vergrößerung einer Element-Fläche aufgrund eines Kontaktbereiches verhindert werden. Das heißt, der Grad der Integration der Speichervorrichtung kann erhöht werden.
  • Kondensator-Leitungen der Vielzahl von Speicherzellen-Anordnungen können, obwohl nicht dargestellt, auf ähnliche Weise wie die Wort-Leitungen elektrisch miteinander verbunden sein.
  • Bei der in 9A und 16A dargestellten Speichervorrichtung ist die Isolierschicht 140 zwischen der Speicherzellen-Anordnung 201a im oberen Abschnitt und der Peripherie-Schaltung 210 im unteren Abschnitt vorhanden. Das Merkmal einer Ausführungsform der vorliegenden Erfindung besteht darin, dass eine Vielzahl von Speicherzellen-Anordnungen geschichtet sind. Daher ist es vorteilhaft, wenn die Oberfläche der Isolierschicht 140 und die Oberfläche der Isolierschicht 152 mittels CMP oder dergleichen planarisiert werden.
  • Der Transistor 160 enthält ein anderes Halbleitermaterial als ein Oxid-Halbleiter in einem Kanalausbildungs-Bereich. Das von einem Oxid-Halbleiter verschiedene Halbleitermaterial kann beispielsweise Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Galliumarsenid oder dergleichen sein und ist vorzugsweise Einkristall-Halbleiter. Als Alternative dazu kann ein organisches Halbleitermaterial oder dergleichen eingesetzt werden. Ein Transistor, der ein derartiges Halbleitermaterial enthält, kann mit ausreichend hoher Geschwindigkeit arbeiten. Daher können mit einem Transistor, der ein anderes Material als einen Oxid-Halbleiter enthält, vorteilhafterweise verschiedenartige Schaltungen (z. B. eine Logik-Schaltung oder eine Ansteuerschaltung) realisiert werden, die bei hoher Geschwindigkeit arbeiten müssen.
  • Hingegen enthält der Transistor 162 in einem Kanalausbildungs-Bereich ein Oxid-Halbleitermaterial. Mit einem in der vorliegenden Patentbeschreibung und dergleichen offenbarten Transistor, der ein Oxid-Halbleitermaterial enthält, kann ein außerordentlich niedriger Sperrstrom realisiert werden. Aufgrund dieses Merkmals kann die Speicherzelle 170 gespeicherte Daten über eine außerordentlich lange Zeit halten. Das heißt, Auffrischungsvorgänge werden überflüssig oder die Frequenz der Auffrischungsvorgänge kann außerordentlich verringert werden, wodurch sich eine ausreichende Verringerung des Stromverbrauchs ergibt. Des Weiteren können gespeicherte Daten auch dann über einen langen Zeitraum gehalten werden, wenn kein Strom zugeführt wird. Des Weiteren kann, wenn ein selbstsperrender (Anreicherungs) Transistor als der Transistor 162 eingesetzt wird und kein Strom zugeführt wird, ein Erdpotenzial in das Gate des Transistors 162 eingeleitet werden. Bei dieser Struktur kann der Transistor 162 weiter sperren, und gespeicherte Daten können selbst dann gehalten werden, wenn kein Strom zugeführt wird.
  • Weiterhin ist für die Speicherzelle 170 keine hohe Spannung zum Schreiben von Daten erforderlich, und sie weist kein Problem hinsichtlich einer Alterung von Elementen auf. Beispielsweise ist es im Unterschied zu einem herkömmlichen, nichtflüchtigen Speicher nicht notwendig, Elektronen in ein Floating-Gate zu injizieren und aus ihm zu extrahieren, und daher stellt beispielsweise Alterung einer Gate-Isolierschicht kein Problem dar. Das heißt, die Speicherzelle weist keine Beschränkung hinsichtlich der Häufigkeit auf, mit der Daten überschrieben werden können, die bei einem herkömmlichen nichtflüchtigen Speicher ein Problem darstellt, und ihre Zuverlässigkeit wird erheblich verbessert. Des Weiteren kann, da Daten geschrieben werden, indem der Transistor an- oder abgeschaltet wird, Hochgeschwindigkeitsbetrieb leicht realisiert werden. Des Weiteren besteht dahingehend ein Vorteil, dass ein Vorgang zum Löschen von Daten nicht erforderlich ist.
  • Eine Speichervorrichtung mit einem neuartigen Merkmal kann geschaffen werden, wenn sie sowohl mit einer Peripherie-Schaltung, wie beispielsweise einer Ansteuerschaltung, die einen Transistor enthält, der ein anderes Material als einen Oxid-Halbleiter enthält (das heißt, einen Transistor, der bei ausreichend hoher Geschwindigkeit arbeiten kann), als auch einer Speicherschaltung versehen wird, die einen Transistor enthält, der einen Oxid-Halbleiter enthält (im weiteren Sinne einen Transistor, dessen Sperrstrom ausreichend klein ist).
  • Eine Ansteuerschaltung und eine Steuerschaltung, die in der in 9 dargestellten Peripherie-Schaltung 210 enthalten sind, sind wie in 1 sowie 2A und 2B dargestellt angeordnet. Dementsprechend können die Fläche und Größe der Speichervorrichtung verringert werden.
  • Querschnittsstruktur und Ebenenstruktur der Speicherzelle
  • 10A und 10B stellen ein Beispiel einer Struktur bzw. eines Aufbaus der Speicherzelle dar. 10A ist eine Schnittansicht der Speicherzelle, und 10B ist eine Draufsicht auf die Speicherzelle. Dabei entspricht 10A einem Schnitt entlang der Linie A1-A1 in 10B. Die in 10A und 10B dargestellte Speicherzelle enthält den Transistor 162, der einen Oxid-Halbleiter enthält. Der Transistor 162, der einen Oxid-Halbleiter enthält, kann aufgrund seiner Eigenschaften Ladung über eine lange Zeit halten. Es ist zu bemerken, dass die in 10A und 10B dargestellte Speicherzelle dem in 5 dargestellten Schaltbild der Speicherzelle entspricht.
  • Da der Aufbau der in 10A und 10B dargestellten Speicherzelle dem in 9B oder 16B dargestellten Aufbau gleicht, werden die gleichen Abschnitte mit den gleichen Bezugszeichen gekennzeichnet, und auf ihre Beschreibung wird verzichtet.
  • 11A und 11B, 12A bis 12D, 17A bis 17D sowie 18A bis 18D stellen jeweils ein Beispiel eines Aufbaus einer Speicherzelle dar, der sich von dem in 10A und 10B unterscheidet.
  • Bei einem in 11A dargestellten Transistor 162 sind Oxid-Leiterschichten 143A und 143B, die als Source- und Drain-Bereiche dienen, zwischen der Oxid-Halbleiterschicht 144 und den Elektroden 142a und 142b vorhanden. Da die Oxid-Leiterschichten 143A und 143B, die als Source- und Drain-Bereiche dienen, zwischen der Oxid-Halbleiterschicht 144 und den Elektroden 142a und 142b vorhanden sind, kann der Widerstand der Source- und Drain-Bereiche verringert werden, und der Transistor 162 kann bei hoher Geschwindigkeit betrieben werden. Indem die Oxid-Halbleiterschicht 144, die Oxid-Leiterschichten 143A und 143B und die Source- oder Drain-Elektroden übereinander geschichtet werden, kann die Stehspannung des Transistors 162 erhöht werden. Ein Kondensator 164 enthält die Oxid-Leiterschicht 143B, die Elektrode 1428, die Gate-Isolierschicht 146 und die leitende Schicht 148B.
  • Ein in 11B dargestellter Transistor 162 gleicht dem Transistor 162 in 11A dahingehend, dass die Oxid-Leiterschichten 143A und 143B, die als Source- oder Drain-Bereiche dienen, zwischen der Oxid-Halbleiterschicht 144 und den Elektroden 142a und 142b vorhanden sind. Bei dem in 11A dargestellten Transistor 162 sind die Oxid-Leiterschichten 143A und 143B in Kontakt mit der oberen und der seitlichen Fläche des Oxid-Halbleiters 144. Hingegen sind bei dem in 11B dargestellten Transistor 162 die Oxid-Leiterschichten 143A und 143B in Kontakt mit der oberen Fläche der Oxid-Halbleiterschicht 144. Auch bei einer derartigen Struktur kann der Widerstand der Source- oder Drain-Bereiche verringert werden, und der Transistor 162 kann bei hoher Geschwindigkeit betrieben werden. Indem die Oxid-Halbleiterschicht 144, die Oxid-Leiterschichten und die Source- oder Drain-Elektroden übereinander geschichtet werden, kann die Stehspannung des Transistors 162 erhöht werden. Die Beschreibung von 10A und 10B oder dergleichen kann für die Struktur eines Kondensators 164 herangezogen werden.
  • Ein in 12a dargestellter Transistor 162 gleicht dem in 10A und 10B dargestellten Transistor 162 insofern, als die Elektroden 142a und 142b, die Oxid-Halbleiterschicht 144, die Gate-Isolierschicht 146 und die Elektrode 148a über der Isolierschicht 140 vorhanden sind. Ein Unterschied zwischen dem in 12A dargestellten Transistor 162 und dem in 10A und 10B dargestellten Transistor 162 besteht in der Position, an der die Oxid-Halbleiterschicht 144 und die Elektroden 142a sowie 142b elektrisch miteinander verbunden sind. Das heißt, bei dem in 10A und 10B dargestellten Transistor ist wenigstens ein Teil der oberen Fläche der Oxid-Halbleiterschicht 144 aufgrund des Ausbildens der Elektroden 142a und 142b nach dem Ausbilden der Oxid-Halbleiterschicht 144 in Kontakt mit den Elektroden 142a und 142b. Hingegen ist bei dem in 12A dargestellten Transistor 162 ein Teil der oberen Flächen der Elektroden 142a und 142b in Kontakt mit der Oxid-Halbleiterschicht 144. Die Beschreibung von 10A und 10B kann bezüglich der Struktur eines Kondensators 164 oder dergleichen herangezogen werden.
  • Obwohl 10A und 10B, 11A und 11B sowie 12A Transistoren mit oben liegenden Gate (top-gate transistors) darstellen, können Transistoren mit unten liegendem Gate (bottom-gate transistors) eingesetzt werden. 12B und 12C stellen Transistoren mit unten liegendem Gate dar.
  • Bei dem in 12B dargestellten Transistor 162 ist die Elektrode 148a über der Isolierschicht 140 vorhanden, die Gate-Isolierschicht 146 ist über der Elektrode 148a vorhanden, die Elektroden 142a und 142b sind über Gate-Isolierschicht 146 vorhanden, und die Oxid-Halbleiterschicht 144 ist über der Gate-Isolierschicht 146 sowie den Elektroden 142a und 142b so vorhanden, dass sie sich mit der Gate-Elektrode 148a überlappt. Ein Kondensator 164 enthält die leitende Schicht 148b, die Gate-Isolierschicht 146 und die Elektrode 142b, die über der Isolierschicht 140 vorhanden sind.
  • Eine Isolierschicht 150 und eine Isolierschicht 151 sind über dem Transistor 162 und dem Kondensator 164 vorhanden. Die Isolierschicht 152 in 10A ist über der Isolierschicht 151 vorhanden.
  • Ein in 12C dargestellter Transistor 162 gleicht dem in 12B dargestellten Transistor 162 insofern, als die Elektrode 148a, die Gate-Isolierschicht 146 und die Elektroden 142a und 142b sowie die Oxid-Halbleiterschicht 144 über der Isolierschicht 140 vorhanden sind. Ein Unterschied zwischen dem in 12C dargestellten Transistor 162 und dem in 12B dargestellten Transistor 162 besteht in der Position, an der die Oxid-Halbleiterschicht 144 und die Elektroden 142a sowie 142b in Kontakt sind. Das heißt, bei dem in 12B dargestellten Transistor 162 ist aufgrund des Ausbildens der Oxid-Halbleiterschicht 144 nach dem Ausbilden der Elektroden 142a und 142b wenigstens ein Teil der unteren Fläche der Oxid-Halbleiterschicht 144 in Kontakt mit den Elektroden 142a und 142b. Hingegen ist bei dem in 12C dargestellten Transistor 162 ein Teil der unteren Flächen der Elektroden 142a und 142b in Kontakt mit der Oxid-Halbleiterschicht 144. Die Beschreibung von 12B kann bezüglich der Struktur eines Kondensators 164 oder dergleichen herangezogen werden.
  • Des Weiteren kann der Transistor 162 eine Doppel-Gate-Struktur haben, die zwei Gate-Elektroden enthält, die oberhalb und unterhalb eines Kanalausbildungs-Bereiches positioniert sind, wobei Gate-Isolierschichten zwischen ihnen vorhanden sind. 12D stellt einen Doppel-Gate-Transistor dar.
  • Der in 12D dargestellte Transistor 162 gleicht dem in 12B dargestellten Transistor 162 insofern, als die Elektrode 148a, die Gate-Isolierschicht 146, die Elektroden 142a und 142b sowie die Oxid-Halbleiterschicht 144 über der Isolierschicht 140 vorhanden sind. In 12D ist des Weiteren die Isolierschicht 150 so vorhanden, dass sie die Elektroden 142a und 142b sowie die Oxid-Halbleiterschicht 144 abdeckt, wobei eine leitende Schicht 159 über Isolierschicht 150 so vorhanden ist, dass sie sich mit der Oxid-Halbleiterschicht 144 überlappt. Die isolierende Schicht 140 wirkt als eine zweite Gate-Isolierschicht des Transistors 162, die leitende Schicht 159 wirkt als eine zweite Gate-Isolierschicht des Transistors 162, und die leitende Schicht 159 wirkt als eine zweite Gate-Elektrode des Transistors 162. Bei einem derartigen Aufbau kann bei einem sogenannten Bias-Temperature-Stress-Test (im Folgenden als BT-Test bezeichnet) zum Prüfen von Zuverlässigkeit des Transistors 162 das Maß der Änderung der Schwellenspannung des Transistors 162 über den BT-Test reduziert werden. Das Potenzial der leitenden Schicht 159 kann das gleiche sein wie das der Elektrode 148 oder sich von ihm unterscheiden. Das Potenzial der leitenden Schicht 159 kann GND oder 0 Volt sein, oder die leitende Schicht 159 kann sich in einem schwebenden Zustand befinden.
  • Obwohl in 11A und 11B sowie 12A bis 12B die Struktur dargestellt ist, bei der der Kondensator 164 die Elektrode 148b, die Gate-Isolierschicht 146 und die Elektrode 142b enthält, stellt diese keine Einschränkung dar. Der Kondensator 164 ist so vorhanden, dass er sich mit dem Transistor 162 überlappt, so dass die Fläche einer Speicherzelle verkleinert werden kann. So kann die Speicherkapazität pro Flächeneinheit der Speichervorrichtung erhöht werden. Des Weiteren kann, wenn parasitäre Kapazität durch Kapazität zwischen Verdrahtungen erzeugt wird, diese anstelle des Kondensators 164 eingesetzt werden.
  • Der Kondensator 164 kann, beispielsweise, wie in 17A dargestellt, die Elektrode 142b, eine Isolierschicht 842 und eine Elektrode 840 enthalten, die sich mit der Elektrode 142b überlappt, wobei sich die Isolierschicht 842 zwischen ihnen befindet. Es ist zu bemerken, dass in 17A die anderen Strukturen denen in 12A gleichen.
  • Der Kondensator 164 kann, beispielsweise, wie in 17B dargestellt, die Elektrode 142b, die Isolierschicht 150, die Gate-Isolierschicht 146 sowie eine Elektrode 841 enthalten, die sich mit der Elektrode 142b überlappt, wobei die Isolierschicht 150 sowie Gate-Isolierschicht 146 zwischen ihnen vorhanden sind. Es ist zu bemerken, dass in 17B die anderen Strukturen denen in 12A gleichen. Es ist zu bemerken, das in 17B die Elektrode 841 und Elektrode 148a vorzugsweise so vorhanden sind, dass sie einander nicht überlappen.
  • Der Kondensator 164 kann, beispielsweise, wie in 17C dargestellt, die Elektrode 142b, die Isolierschicht 842, die Gate-Isolierschicht 146 und die Elektrode 840 enthalten, die sich mit der Elektrode 142b überlappt, wobei die Isolierschicht 842 und die Gate-Isolierschicht 146 zwischen ihnen vorhanden sind. Es ist anzumerken, dass in 17C andere Strukturen denen in 12B gleichen. Es ist zu bemerken, dass in 17C die Elektrode 840 und die Elektrode 148a so vorhanden sind, dass einander nicht überlappen.
  • Der Kondensator 164 kann, beispielsweise, wie in 17D dargestellt, die Elektrode 142b, die Isolierschicht 150, die Isolierschicht 151 und die Elektrode 841 enthalten, die sich mit der Elektrode 142b überlappt, wobei die Isolierschicht 150 und die Isolierschicht 151 zwischen ihnen vorhanden sind. Es ist zu bemerken, dass in 17D andere Strukturen denen in 12B gleichen. Obwohl in 17D ein Beispiel dargestellt ist, bei dem sowohl die Isolierschicht 150 als auch die Isolierschicht 151 als dielektrische Schichten des Kondensators 164 dienen, stellt dies keine Einschränkung dar. Es kann auch nur die Isolierschicht 150 als dielektrische Schicht des Kondensators 164 dienen.
  • Der Kondensator 164 kann, beispielsweise, wie in 18A dargestellt, die Elektrode 142b, die Isolierschicht 842, die Gate-Isolierschicht 146 und die Elektrode 840 enthalten, die sich mit der Elektrode 142b überlappt, wobei die Isolierschicht 842 und die Gate-Isolierschicht 146 zwischen ihnen vorhanden sind. Es ist zu bemerken, dass in 18A andere Strukturen denen in 12C gleichen. Es ist zu bemerken, dass in 18C, die Elektrode 840 und die Elektrode 148a so vorhanden sind, dass sie einander nicht überlappen.
  • Der Kondensator 164 kann beispielsweise, wie in 18B dargestellt, die Elektrode 142b, die Isolierschicht 150, die Isolierschicht 151 und die Elektrode 841 enthalten, die sich mit der Elektrode 142b überlappt, wobei die Isolierschicht 150 und die Isolierschicht 151 zwischen ihnen vorhanden sind. Es ist zu bemerken, dass in 18B andere Strukturen denen in 12C gleichen. Obwohl in 18B ein Beispiel dargestellt ist, bei dem sowohl die Isolierschicht 150 als auch die Isolierschicht 151 als dielektrische Schichten des Kondensators 164 dienen, stellt dies keine Einschränkung dar. Es kann auch nur die Isolierschicht 150 als eine dielektrische Schicht des Kondensators 164 dienen.
  • Der Kondensator 164 kann beispielsweise, wie in 18C dargestellt, die Elektrode 142b, die Isolierschicht 842, die Gate-Isolierschicht 146 und die Elektrode 840 enthalten, die sich mit der Elektrode 142b überlappt, wobei sich die Isolierschicht 842 und die Gate-Isolierschicht 146 zwischen ihnen befinden. Es ist zu bemerken, dass in 18C andere Strukturen denen in 12D gleichen. Es ist zu bemerken, dass in 18C die Elektrode 840 und die Elektrode 148a vorzugsweise so vorhanden sind, dass sie sich miteinander überlappen.
  • Der Kondensator 164 kann beispielsweise, wie in 18D dargestellt, die Elektrode 142b, die Isolierschicht 150 und die Elektrode 841 enthalten, die sich mit der Elektrode 142b überlappt, wobei die Isolierschicht 150 zwischen ihnen vorhanden ist. Es ist zu bemerken, dass in 18D andere Strukturen denen in 12D gleichen.
  • Es ist zu bemerken, dass die in 17A bis 17D sowie 18A bis 18D dargestellten Strukturen des Kondensators 164 der Speicherzelle bei den Strukturen der in 11A und 11B dargestellten Speicherzellen eingesetzt werden können.
  • Die Elektrode 154a kann, wie in 37A und 37B dargestellt, gemeinsam von den zwei benachbarten Speicherzellen 170c und 17d genutzt werden. Wenn die Elektrode 154a (und die Öffnung, die bei der Elektrode vorhanden ist) von den zwei benachbarten Speicherzelle gemeinsam genutzt wird, kann höhere Integration einer Speicherzellen-Anordnung erreicht werden.
  • Bei der Speicherzelle 170c und der Speicherzelle 170d in 37A, die jeweils einen Transistor 162, der eine Struktur hat, die der des in 12A dargestellten Transistors gleicht, und einen Kondensator 164 enthalten, der. eine Struktur hat, bei der zusätzlich zu der Struktur des in 12A dargestellten Kondensators die Oxid-Halbleiterschicht 144 ebenfalls als seine dielektrische Schicht enthalten ist, wird die Elektrode 154a zum elektrischen Verbinden der Verdrahtung 156, die als eine Bit-Leitung dient, und einer Source oder eines Drain des Transistors 162 gemeinsam genutzt.
  • Bei der Speicherzelle 170c und der Speicherzelle 170d in 37B, die jeweils einen Transistor 162, der eine Struktur hat, die der des in 18B dargestellten Transistors 162 gleicht, und einen Kondensator 164 enthalten, der eine Struktur hat, die der des in 18B dargestellten Kondensators 164 gleicht, wird die Elektrode 154b zum elektrischen Verbinden der als eine Bit-Leitung dienenden Verdrahtung 156 und einer Source oder eines Drain des Transistors 162 gemeinsam genutzt.
  • Des Weiteren ist in 19A und 19B ein Beispiel dargestellt, bei dem die in 18B dargestellte Speicherzelle als die Speicherzelle 170 in der in 9A und 9B dargestellten Struktur der Speichervorrichtung eingesetzt wird. In 19A und 19B sind die gleichen Abschnitte wie die in 9A und 9B sowie 18B mit den gleichen Bezugszeichen gekennzeichnet, und auf ihre Beschreibung wird verzichtet. Bei der in 18B dargestellten Speicherzelle kann die Fläche der Speicherzelle verringert werden. Daher kann bei der in 19A und 19B dargestellten Speichervorrichtung die Speicherkapazität pro Flächeneinheit erhöht werden.
  • Es ist zu bemerken, dass die übereinander zu schichtenden Speicherzellen nicht auf die in 18B dargestellte Speicherzelle beschränkt sind, sondern Speicherzellen mit beliebigen der in 17A bis 17D sowie 18A bis 18D dargestellten Strukturen eingesetzt werden können. Als Alternative dazu kann eine Speicherzelle einen Aufbau haben, bei dem sich eine Struktur eines Kondensators von den in 17A bis 17D sowie 18A bis 18D dargestellten unterscheidet.
  • Verfahren zum Herstellen der Speicherzellen-Anordnung
  • Im Folgenden wird ein Verfahren zum Herstellen einer Speicherzellen-Anordnung unter Bezugnahme auf 13A bis 13E beschrieben. Obwohl in 13A bis 13E eine Speicherzelle als ein Beispiel beschrieben wird, kann eine Vielzahl von Speicherzellen gleichzeitig hergestellt werden, um eine Speicherzellen-Anordnung auszubilden. Des Weiteren können, indem das Verfahren wiederholt wird, das dem in 13A bis 13E dargestellten gleicht, eine Vielzahl mehrschichtig übereinander angeordneter Speicherzellen-Anordnungen ausgebildet werden.
  • Zunächst wird die Oxid-Halbleiterschicht 144 ausgebildet, indem eine Oxid-Halbleiterschicht über der isolierenden Schicht 140 ausgebildet wird und dann die Oxid-Halbleiterschicht verarbeitet wird (siehe 13A).
  • Die Isolierschicht 140 wird unter Verwendung eines Materials ausgebildet, das ein anorganisches isolierendes Material enthält, so beispielsweise Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid-Oxid, Siliziumnitrid oder Aluminiumoxid. Vorzugsweise wird ein Material mit niedriger Dielektrizitätskonstante (low-k) für die Isolierschicht 140 eingesetzt, so dass Kapazität aufgrund von Überlappung von Elektroden oder Verdrahtungen ausreichend verringert werden kann. Es ist zu bemerken, dass eine poröse Isolierschicht mit beliebigen der oben erwähnten Materialien als die Isolierschicht 140 eingesetzt werden kann. Eine poröse Isolierschicht hat eine niedrigere Dielektrizitätskonstante als eine Isolierschicht mit höherer Dichte, und ermöglicht daher eine weitere Verringerung der durch Elektroden oder Verdrahtungen erzeugten Kapazität. Als Alternative dazu kann die Isolierschicht 140 unter Verwendung eines organischen Isoliermaterials, wie beispielsweise Polyimid oder Acryl, ausgebildet werden. Die Isolierschicht 140 kann unter Verwendung des oben beschriebenen Materials so ausgebildet werden, dass sie eine einschichtige Struktur oder eine geschichtete Struktur hat. In der vorliegenden Ausführungsform wird der Einsatz von Siliziumdxid für die Isolierschicht 140 beschrieben.
  • Ein für die Oxid-Halbleiterschicht 144 eingesetzter Oxid-Halbleiter enthält vorzugsweise wenigstens Indium (In) oder Zink (Zn). Bevorzugterweise sind dabei insbesondere sowohl In als auch Zn enthalten. Ein Stabilisator zur Verringerung der Änderung elektrischer Eigenschaften eines Transistors, der den Oxid-Halbleiter enthält, das heißt, Gallium (Ga), ist vorzugsweise zusätzlich enthalten. Zinn (Sn) ist vorzugsweise als ein Stabilisator enthalten. Hafnium (Hf) ist vorzugsweise als ein Stabilisator enthalten. Aluminium (Al) ist vorzugsweise als ein Stabilisator enthalten.
  • Als ein anderer Stabilisator kann/können ein oder mehr Lanthanoid/e enthalten sein, die Lanthan (La), Cerium (Ce), Praseodymium (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) und Lutetium (Lu) einschließen.
  • Für die Oxid-Halbleiterschicht 144 kann beispielsweise ein Indiumoxid, ein Zinnoxid, ein Zinkoxid, ein Zwei-Komponenten-Metalloxid, wie beispielsweise ein Oxid auf Basis von In-Zn, ein Oxid auf Basis von Sn-Zn, ein Oxid auf Basis von Al-Zn, ein Oxid auf Basis von Zn-Mg, ein Oxid auf Basis von Sn-Mg, ein Oxid auf Basis von In-Mg oder ein Oxid auf Basis von In-Ga, ein Drei-Komponenten-Metalloxid, wie beispielsweise ein Oxid auf Basis von In-Ga-Zn (auch als IGZO bezeichnet), ein Oxid auf Basis von In-Al-Zn, ein Oxid auf Basis von In-Sn-Zn, ein Oxid auf Basis von Sn-Ga-Zn, ein Oxid auf Basis von Al-Ga-Zn, ein Oxid auf Basis von Sn-Al-Zn, ein Oxid auf Basis von In-Hf-Zn, ein Oxid auf Basis von In-La-Zn, ein Oxid auf Basis von In-Ce-Zn, ein Oxid auf Basis von In-Pr-Zn, ein Oxid auf Basis von In-Nd-Zn, ein Oxid auf Basis von In-Sm-Zn, ein Oxid auf Basis von In-Eu-Zn, ein Oxid auf Basis von In-Gd-Zn, ein Oxid auf Basis von In-Tb-Zn, ein Oxid auf Basis von In-Dy-Zn, ein Oxid auf Basis von In-Ho-Zn, ein Oxid auf Basis von In-Er-Zn, ein Oxid auf Basis von In-Tm-Zn, ein Oxid auf Basis von In-Yb-Zn oder ein Oxid auf Basis von In-Lu-Zn oder ein Vier-Komponenten-Metalloxid, wie beispielsweise ein Oxid auf Basis von In-Sn-Ga-Zn, ein Oxid auf Basis von In-Hf-Ga-Zn, ein Oxid auf Basis von In-Al-Ga-Zn, ein Oxid auf Basis von In-Sn-Al-Zn, ein Oxid auf Basis von In-Sn-Hf-Zn oder ein Oxid auf Basis von In-Hf-Al-Zn eingesetzt werden.
  • Es ist zu bemerken, dass dabei beispielsweise ein „Oxid auf Basis von In-Ga-Zn” für ein Oxid steht, das In, Ga und Zn als seine Hauptkomponenten enthält und dass es keine speziellen Beschränkungen hinsichtlich des Verhältnisses In:Ga:Zn gibt. Des Weiteren kann ein Metallelement zusätzlich zu In, Ga und Zn enthalten sein.
  • Die Oxid-Halbleiterschicht 144 kann unter Verwendung eines Materials ausgebildet werden, das durch die chemische Formel InMO3(ZnO)m (m > 0, wobei m keine ganze Zahl ist) ausgebildet werden. Es ist zu bemerken, dass M ein oder mehrere Metallelement/e repräsentiert, das/die aus Ga, Fe, Mn und Co ausgewählt wird/werden. Als Alternative dazu kann ein Material als ein Oxid-Halbleiter eingesetzt werden, das durch In3SnO5(ZnO)n (n > 0, wobei n eine ganze Zahl ist) repräsentiert wird.
  • Beispielsweise kann ein Oxid auf Basis von In-Ga-Zn mit einem Atomverhältnis In:Ga:Zn = 1:1:1 (= 1/3:1/3:1/3) oder In:Ga:Zn = 2:2:1 (= 2/5:2/5:1/5) oder ein Oxid mit einem Atomverhältnis nahe an den oben aufgeführten Atomverhältnissen eingesetzt werden. Als Alternative dazu kann ein Oxid auf Basis von In-Sn-Zn mit einem Atomverhältnis In:Sn:Zn = 1:1:1 (= 1/3:1/3:1/3), In:Sn:Zn = 2:1:3 (= 1/3:1/6:1/2) oder In:Sn:Zn = 2:1:5 (= 1/4:1/8:5/8) oder ein Oxid mit einem Atomverhältnis nahe an den oben aufgeführten Atomverhältnissen eingesetzt werden.
  • Dabei ist die Zusammensetzung nicht auf die oben beschriebenen beschränkt, und ein Material mit einer geeigneten Zusammensetzung kann entsprechend erforderlicher Halbleitereigenschaften (wie beispielsweise Mobilität, Schwellenspannung und Abweichung) eingesetzt werden. Um erforderliche Halbleitereigenschaften zu erzielen, werden vorzugsweise die Trägerdichte, die Fremdstoff-Konzentration, die Defekt-Dichte, das Atomverhältnis eines Metallelementes zu Sauerstoff, der Atomabstand, die Dichte und dergleichen in geeigneter Weise festgelegt.
  • Beispielsweise kann mit dem Oxid auf Basis von In-Sn-Zn eine hohe Mobilität relativ einfach erreicht werden. Die Mobilität kann jedoch auch beim Einsatz des Oxids auf Basis von In-Ga-Zn auch erhöht werden, indem die Defekt-Dichte in dem Material verringert wird.
  • Es ist beispielsweise anzumerken, dass die Formulierung ”die Zusammensetzung eines Oxids, das In, Ga und Zn in dem Atomverhältnis In:Ga:Zn = a:b:c (a + b + c = 1) enthält, liegt in der Umgebung der Zusammensetzung eines Oxids, das In, Ga und Zn in dem Atomverhältnis In:Ga:Zn = A:B:C (A + B + C = 1)” bedeutet, das für A, B und C die folgende Beziehung gilt: (a – A)2 + (b – B)2 + (c – C)2 ≤ r2, und r beispielsweise 0,05 betragen kann. Das gleiche gilt für andere Oxide.
  • Die Oxid-Halbleiterschicht 144 kann entweder ein Einkristall oder ein Nicht-Einkristall sein. In letzterem Fall kann die Oxid-Halbleiterschicht 144 entweder amorph oder polykristallin sein. Des Weiteren kann der Oxid-Halbleiter entweder eine amorphe Struktur, die einen kristallinen Abschnitt enthält, oder eine nicht-amorphe Struktur haben.
  • Ein amorpher Oxid-Halbleiter kann relativ leicht eine plane Oberfläche aufweisen, daher kann, wenn ein Transistor unter Verwendung des Oxid-Halbleiters hergestellt wird, Streuung an den Grenzflächen reduziert werden, und relativ hohe Mobilität kann vergleichsweise einfach erzielt werden.
  • Bei einem kristallinen Oxid-Halbleiter können Defekte im Materialkörper weiter verringert werden, und wenn eine Flächen-Planheit verbessert wird, kann eine höhere Mobilität als die eines amorphen Oxid-Halbleiters erreicht werden. Um die Planheit der Oberfläche zu verbessern, wird der Oxid-Halbleiter vorzugsweise über einer planen Fläche ausgebildet. Das heißt, der Oxid-Halbleiter wird vorzugsweise über einer Fläche mit einer durchschnittlichen Oberflächenrauigkeit (Ra) von 1 nm oder weniger, vorzugsweise. 0,3 nm oder weniger, noch besser vorzugsweise 0,1 nm oder weniger, ausgebildet.
  • Es ist zu bemerken, dass Ra ermittelt wird, indem die arithmetische Mittelrautiefe, die durch JIS B 0601 definiert wird, dreidimensional erweitert wird, so dass sie auf eine Fläche angewendet werden kann. Ra kann als ein ”durchschnittlicher Wert der Absolutwerte von Abweichungen von einer Bezugsfläche zu einer spezifischen Fläche” ausgedrückt werden und wird mit der folgenden Formel definiert. Formel 1:
    Figure 00460001
  • Es ist zu bemerken, dass in der oben stehenden Formel bzw. Gleichung S0 die Ausdehnung einer Messfläche repräsentiert (ein rechteckiger Bereich, der durch vier Punkte definiert wird, die durch die Koordinaten (x1, y1), (x1, y2), (x2, y1) und (x2, y2) repräsentiert werden), und Z0 die durchschnittliche Höhe einer Messfläche repräsentiert. Ra kann unter Verwendung eines Rasterkraft-Mikroskops (atomic force microscope – AFM) gemessen werden.
  • Die Dicke der Oxid-Halbleiterschicht 144 beträgt 3 nm oder mehr und 30 nm oder weniger. Dies ist darauf zurückzuführen, dass der Transistor möglicherweise selbstleitend ist, wenn die Oxid-Halbleiterschicht zu dick ist (z. B., wenn die Dicke 50 nm oder mehr beträgt).
  • Die Oxid-Halbleiterschicht 144 wird vorzugsweise mit einem Verfahren ausgebildet, bei dem Fremdstoffe bzw. Verunreinigungen, wie beispielsweise Wasserstoff, Wasser, eine Hydroxyl-Gruppe oder Hydrid, nicht in die Oxid-Halbleiterschicht 144 eindringt. Beispielsweise kann die Oxid-Halbleiterschicht mit einem Sputter-Verfahren oder dergleichen ausgebildet werden.
  • Bei der vorliegenden Ausführungsform wird die Oxid-Halbleiterschicht 144 mit einem Sputter-Verfahren ausgebildet, bei dem ein Target aus einem Oxid auf Basis von In-Ga-Zn-O eingesetzt wird.
  • Als ein Target aus einem Oxid auf Basis von In-Ga-Zn-O kann beispielsweise ein Oxid-Target mit einem Zusammensetzungsverhältnis von In2O3:Ga2O3:ZnO = 1:1:1 (Molverhältnis) eingesetzt werden. Es ist zu bemerken, dass das Material und das Zusammensetzungsverhältnis des Targets nicht auf die oben angegebenen beschränkt sein müssen. Beispielsweise kann ein Oxid-Target mit einem Zusammensetzungsverhältnis In2O3:Ga2O3:ZnO = 1:1:2 (Molverhältnis) eingesetzt werden.
  • Des Weiteren wird, wenn ein Oxid auf Basis von In-Sn-Zn, das mit ITZO bezeichnet wird, ausgebildet wird, ein Target, das ein Atomverhältnis von In:Sn:Zn von 1:2:2, 2:1:3, 1:1:1, 20:45:35 hat, oder dergleichen eingesetzt.
  • Das Sättigungsverhältnis des Oxid-Targets beträgt 90% oder mehr und 100% oder weniger, vorzugsweise 95% oder mehr und 99,9% oder weniger. Dies ist darauf zurückzuführen, dass bei dem Einsatz des Metalloxid-Target mit einem hohen Sättigungsverhältnis eine dichte Oxid-Halbleiterschicht ausgebildet werden kann.
  • Eine Schichtausbildungs-Atmosphäre kann eine Atmosphäre aus Edelgas (üblicherweise Argon), eine Sauerstoff-Atmosphäre oder eine gemischte Atmosphäre sein, die ein Edelgas und Sauerstoff enthält. Eine Atmosphäre aus einem hochreinen Gas, aus dem Verunreinigungen, wie beispielsweise Wasserstoff, Wasser, eine Hydroxyl-Gruppe oder Hydrid, ausreichend entfernt sind, wird bevorzugt, um zu verhindern, dass Wasserstoff, Wasser, eine Hydroxyl-Gruppe, Hydrid oder dergleichen in die Oxid-Halbleiterschicht gelangt.
  • Die Oxid-Halbleiterschicht 144 kann beispielsweise wie folgt ausgebildet werden.
  • Zunächst wird das Substrat in einer Schichtbildungs-Kammer aufgenommen, in der es unter Unterdruck gehalten wird, und wird dann erhitzt, so dass die Substrat-Temperatur eine Temperatur über 200°C und von 500°C oder darunter erreicht, vorzugsweise über 300°C und bei 500°C oder darunter, und noch besser 350°C oder darüber und 450°C oder darunter.
  • Dann wird ein hochreines Gas, aus dem Verunreinigungen, wie Wasserstoff, Wasser, eine Hydroxyl-Gruppe oder Hydrid, ausreichend entfernt worden sind, in die Schichtbildungs-Kammer eingeleitet, aus der verbleibende Feuchtigkeit entfernt wird, und die Oxid-Halbleiterschicht wird unter Verwendung des Target über dem Substrat ausgebildet. Um in der Schichtbildungs-Kammer verbleibende Feuchtigkeit zu entfernen, wird vorteilhafterweise eine Einfang-Absaugpumpe, wie beispielsweise eine Kryopumpe, eine Ionenpumpe oder Titan-Sublimationspumpe als eine Absaugeinheit eingesetzt. Des Weiteren kann eine Absaugeinheit eine Turbopumpe sein, die mit einer Kühlfalle versehen ist. In der Schichtbildungs-Kammer, die beispielsweise mit einer Kryopumpe ausgepumpt wird, werden Verunreinigungen, wie beispielsweise Wasserstoff, Wasser, eine Hydroxyl-Gruppe oder Hydrid (vorzugsweise auch eine Verbindung, die ein Kohlenstoff-Atom enthält) entfernt, so dass die Konzentration von Verunreinigungen, wie beispielsweise Wasserstoff, Wasser, einer Hydroxyl-Gruppe oder Hydrid, in der Oxid-Halbleiterschicht, die in der Schichtbildungs-Kammer ausgebildet wird, reduziert werden kann.
  • Wenn die Substrat-Temperatur bei der Schichtbildung niedrig ist (beispielsweise 100°C oder darunter), kann möglicherweise eine Substanz, die ein Wasserstoff-Atom enthält, in den Oxid-Halbleiter eindringen, daher wird das Substrat vorzugsweise auf eine Temperatur in dem oben erwähnten Bereich erhitzt. Wenn die Oxid-Halbleiterschicht ausgebildet wird und das Substrat dabei auf die oben beschriebene Temperatur erhitzt ist, werden, da die Substrat-Temperatur hoch ist, Wasserstoff-Bindungen durch Wärme getrennt, und es ist weniger wahrscheinlich, dass eine Substanz, die ein Wasserstoff-Atom enthält, in der Oxid-Halbleiterschicht aufgenommen wird. Daher können, wenn die Oxid-Halbleiterschicht ausgebildet wird, während das Substrat auf die oben beschriebene Temperatur erhitzt ist, die Konzentration von Verunreinigungen bzw. Fremdstoffen, wie beispielsweise Wasserstoff, Wasser, einer Hydroxyl-Gruppe oder Hydrid, in der Oxid-Halbleiterschicht ausreichend verringert werden. Des Weiteren kann Schaden aufgrund des Sputterns verringert werden.
  • Als ein Beispiel für Schichtbildungsbedingungen werden die im Folgenden aufgeführten Bedingungen eingesetzt: Der Abstand zwischen dem Substrat und dem Target beträgt 60 mm, der Druck beträgt 0,4 Pa, die Gleichstromleistung beträgt 0,5 kW, die Substrat-Temperatur beträgt 400°C, und die Schichtbildungsatmosphäre ist eine Sauerstoff-Atmosphäre (der Verhältnis der Sauerstoff-Durchflussrate beträgt 100%). Es ist zu bemerken, dass eine Puls-Gleichstromquelle bevorzugt wird, da bei der Schichtbildung erzeugte pulverförmige Substanzen (auch als Teilchen oder Staub bezeichnet) verringert werden können und die Schichtdicke gleichmäßig sein kann.
  • Es ist zu bemerken, dass, bevor die Oxid-Halbleiterschicht mit einem Sputter-Verfahren ausgebildet wird, pulverförmige Substanzen (auch als Teilchen oder Staub bezeichnet), die an einer Schichtbildungsfläche der Oxid-Halbleiterschicht haften, vorzugsweise durch Rückzerstäubung (reverse sputtering) entfernt werden, bei dem ein Argon-Gas eingeleitet wird und Plasma erzeugt wird. Das Rückzerstäuben ist ein Verfahren, bei dem Spannung an ein Substrat angelegt wird, um Plasma in der Nähe des Substrats zu erzeugen und eine Oberfläche an der Substratseite zu modifizieren. Es ist zu bemerken, dass anstelle von Argon ein Stickstoff-, Helium-, Sauerstoff- oder ähnliches Gas eingesetzt werden kann.
  • Die Oxid-Halbleiterschicht 144 wird ausgebildet, indem eine Oxid-Halbleiterschicht bearbeitet wird. Die Oxid-Halbleiterschicht kann bearbeitet werden, indem eine Maske mit einer gewünschten Form über der Oxid-Halbleiterschicht ausgebildet wird und die Oxid-Halbleiterschicht geätzt wird. Die Maske kann mit einem Verfahren, wie beispielsweise Photolithographie, ausgebildet werden. Als Alternative dazu kann ein Verfahren wie das Tintenstrahl-Verfahren eingesetzt werden, um die Maske auszubilden. Zum Ätzen der Oxid-Halbleiterschicht kann entweder Trockenätzen oder Nassätzen eingesetzt werden. Es erübrigt sich zu sagen, dass sie beide in Kombination verwendet werden können.
  • Danach kann Wärmebehandlung (erste Wärmebehandlung) an der Oxid-Halbleiterschicht 144 ausgebildet werden. Mit der Wärmebehandlung kann die Substanz, die ein Wasserstoff-Atom enthält, weitergehend aus der Oxid-Halbleiterschicht 144 entfernt werden. Die Wärmebehandlung wird in einer Atmosphäre aus inertem Gas bei einer Temperatur von 250°C oder darüber und 700°c oder darunter, vorzugsweise 450°C oder darüber und 600°C oder darunter, oder unter einem Abspannpunkt des Substrats durchgeführt. Die Atmosphäre aus inertem Gas ist vorzugsweise eine Atmosphäre, die Stickstoff oder ein Edelgas (z. B. Helium, Neon oder Argon) als ihren Hauptbestandteil enthält und kein Wasser, Wasserstoff oder dergleichen enthält. Beispielsweise wird die Reinheit von Stickstoff oder einem Edelgas, wie beispielsweise Helium, Neon oder Argon, das in eine Wärmebehandlungsvorrichtung eingeleitet wird, auf 6N (99.9999%) oder noch besser vorzugsweise auf 7N (99.99999%) oder mehr eingestellt (das heißt, die Verunreinigungskonzentration beträgt 1 ppm oder weniger, vorzugsweise 0,1 ppm oder weniger).
  • Beispielsweise kann, nachdem ein zu bearbeitendes Objekt in einen Elektroofen eingeführt worden ist, der eine Widerstands-Heizeinrichtung oder dergleichen enthält, die Wärmebehandlung bei 450°C über eine Stunde in einer Stickstoff-Atmosphäre durchgeführt werden. Die Oxid-Halbleiterschicht 144 liegt während der Wärmebehandlung nicht zur Luft hin frei, so dass das Eindringen von Wasser oder Wasserstoff verhindert werden kann.
  • Verunreinigungen werden durch die Wärmebehandlung reduziert, so dass ein Transistor mit außerordentlich guten Eigenschaften hergestellt werden kann.
  • Es ist zu bemerken, dass die Oxid-Halbleiterschicht 144 geringe (schwache) p-Leitfähigkeit aufweisen kann, indem der Oxid-Halbleiterschicht 144 ein Fremdstoff zugesetzt wird, der p-Leitfähigkeit verleiht, wie beispielsweise Zinn (Sn). Die Oxid-Halbleiterschicht 144, die schwache p-Leitfähigkeit aufweist, kann hergestellt werden, indem eine geringe Menge an Fremdstoff zum Kontrollieren von Valenz-Elektronen zu der Oxid-Halbleiterschicht 144 zugesetzt wird, die, wie oben beschrieben, gereinigt ist. So kann die Schwellenspannung des Transistors 162 geringgefügig zur positiven Seite hin verschoben werden. Dementsprechend kann verhindert werden, dass der Transistor 162 selbstleitend wird, und der Sperrstrom kann weiter reduziert werden.
  • Die oben beschriebene Wärmebehandlung kann auch als eine Dehydratationsbehandlung, Dehydrogenierungsbehandlung oder dergleichen bezeichnet werden, da sie bewirkt, dass Wasserstoff, Wasser oder dergleichen entfernt werden. Die Wärmebehandlung kann beispielsweise durchgeführt werden, bevor die Oxid-Halbleiterschicht zu einer Inselform bearbeitet wird, oder nachdem der Gate-Isolierfilm ausgebildet wird. Diese Dehydradationsbehandlung bzw. Dehydrogenisierungsbehandlung kann einmal oder mehrmals durchgeführt werden.
  • Dann werden die Elektroden 142a und 142b ausgebildet, indem eine leitende Schicht, die zum Ausbilden von Source- und Drain-Elektroden (einschließlich einer Verdrahtung, die unter Verwendung der gleichen Schicht wie die Source- und Drain-Elektroden ausgebildet wird) dient, über der Oxid-Halbleiterschicht 144 und dergleichen ausgebildet wird, und indem die leitende Schicht bearbeitet wird (siehe 13B).
  • Die leitende Schicht kann mit einem PVD-Verfahren oder einem CVD-Verfahren ausgebildet werden. Als ein Material der leitenden Schicht kann ein Element, das aus Aluminium, Chrom, Kupfer, Tantal, Titan, Molybdän und Wolfram ausgebildet wird, eine Legierung, die beliebige dieser Elemente als eine Komponente enthält, oder dergleichen verwendet werden. Ein Material, das Mangan, Magnesium, Zirkon, Beryllium oder Scandium oder eine Kombination aus einer Vielzahl dieser Elemente enthält, kann eingesetzt werden.
  • Die leitende Schicht kann eine einschichtige Struktur oder eine geschichtete Struktur sein, die zwei oder mehreren Schichten enthält. Beispielsweise kann die leitende Schicht einen einschichtigen Aufbau aus einem Titan-Film oder einem Titannitrid-Film, einen einschichtigen Auf= bau aus einem Aluminium-Film, der Silizium enthält, einen zweischichtigen Aufbau, bei dem ein Titan-Film auf einen Aluminium-Film geschichtet ist, einen zweischichtigen Aufbau, bei dem Titan-Film auf einen Titannitrid-Film geschichtet ist, einen dreischichtigen Aufbau, bei dem ein Titan-Film, ein Aluminium-Film und ein Titan-Film in dieser Reihenfolge geschichtet sind oder dergleichen, haben. Es ist zu bemerken, dass, wenn die leitende Schicht einen einschichtigen Aufbau aus einem Titan-Film oder einem Titannitrid-Film hat, dies insofern einen Vorteil mit sich bringt, als die leitende Schicht leicht zu Elektroden 142a und 142b bearbeitet werden kann, die sich verjüngende Formen aufweisen.
  • Die leitende Schicht kann unter Verwendung eines leitenden Metalloxids ausgebildet werden. Als das Metalloxid können Indiumoxid (In2O3), Zinnoxid (SnO2), Zinkoxid (ZnO), Indiumoxid-Zinnoxid-Legierung (In2O3-SnO2, die in einigen Fällen abgekürzt mit ITO bezeichnet wird), Indiumoxid-Zinkoxid-Legierung (In2O3-ZnO) oder beliebige dieser Metalloxid-Materialien eingesetzt werden, die Silizium oder Siliziumoxid enthalten.
  • Die leitende Schicht wird vorzugsweise so geätzt, dass die Elektroden 142a und 142b so ausgebildet werden, dass sie sich verjüngende Endabschnitte aufweisen. Dabei liegt der Verjüngungswinkel beispielsweise im Bereich von 30° bis 60°. Wenn die Elektroden 142a und 142b durch Ätzen so ausgebildet werden, dass sie sich verjüngende Endabschnitte aufweisen, kann die Abdeckung der Elektroden 142a und 142b mit der Gate-Isolierschicht 146, die später ausgebildet wird, verbessert werden und Ablösung der Gate-Isolierschicht 146 kann verhindert werden.
  • Die Kanallänge (L) des Transistors im oberen Abschnitt wird durch einen Abstand zwischen unteren Kantenabschnitten der Elektrode 142a und der Elektrode 142b bestimmt. Es ist zu bemerken, dass bei Belichtung zum Ausbilden einer Maske beim Herstellen eines Transistors mit einer Kanallänge (L) von weniger als 25 nm Belichtung vorzugsweise mit extremen Ultraviolett-Strahlen durchgeführt wird, deren Wellenlänge mehrere Nanometer bis mehrere zehn Nanometer beträgt, das heißt, außerordentlich kurz ist. Die Auflösung von Belichtung mit extremen Ultraschallstrahlen ist hoch, und die Schärfe ist groß. Aus diesen Gründen kann die Kanallänge (L) des später auszubildenden Transistors in dem Bereich von 10 nm bis 1000 nm (1 μm) eingestellt werden, und die Schaltung kann mit höherer Geschwindigkeit arbeiten. Des Weiteren kann Stromverbrauch der Speichervorrichtung durch Miniaturisierung reduziert werden.
  • Dann wird die Gate-Isolierschicht 146 so ausgebildet, dass sie die Elektroden 142a und 142b abdeckt und in Kontakt mit einem Teil der Oxid-Halbleiterschicht 144 ist (siehe 13C).
  • Die Gate-Isolierschicht 146 kann mit einem CVD-Verfahren, einem Sputter-Verfahren oder dergleichen ausgebildet werden. Die Gate-Isolierschicht 146 wird vorzugsweise so ausgebildet, dass sie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Galliumoxid, Aluminiumoxid, Tantaloxid, Hafniumoxid, Yttriumoxid, Hafniumsilikat (HfSixOy (x > 0, y > 0)), Hafniumsilikat (HfSixOy (x > 0, y > 0)), dem Stickstoff zugesetzt wird, Hafniumaluminat (HfAlxOy (x > 0, y > 0)), dem Stickstoff zugesetzt wird oder dergleichen, enthält. Die Gate-Isolierschicht 146 kann eine einschichtige Struktur oder eine geschichtete Struktur aufweisen, in der diese Materialien kombiniert sind. Es besteht keine besondere Beschränkung hinsichtlich der Dicke der Gate-Isolierschicht 146, das heißt, die Dicke ist vorzugsweise gering, um die Funktion des Transistors zu gewährleisten, wenn die Speichervorrichtung miniaturisiert wird.
  • Beispielsweise kann, wenn Siliziumoxid eingesetzt wird, die Dicke im Bereich von 1 nm bis 100 nm, vorzugsweise 10 nm bis 50 nm, liegen.
  • Wenn die Gate-Isolierschicht, wie oben beschrieben, dünn ist, wird Gate-Leckstrom (gate leakage) aufgrund eines Tunneleffekts oder dergleichen ein Problem. Um das Problem von Gate-Leckstrom zu lösen, kann die Gate-Isolierschicht 146 unter Verwendung eines Materials mit hoher Dielektrizitätskonstante (high-k), wie beispielsweise Hafniumoxid, Tantaloxid, Yttriumoxid, Hafniumsilikat (HfSixOy (x > 0, y > 0)), (HfSixOy (x > 0, y > 0)), dem Stickstoff zugesetzt wird, Hafniumaluminat (HfAlxOy (x > 0, y > 0)), dem Stickstoff zugesetzt wird, ausgebildet werden. Der Einsatz von Material mit hoher Dielektrizitätskonstante für die Gate-Isolierschicht 146 ermöglicht es, die Dicke zu vergrößern, um Gate-Leckstrom zu verhindern und elektrische Eigenschaften zu gewährleisten. Es ist zu bemerken, dass auch eine geschichtete Struktur aus einem Film, der ein Material mit hoher Dielektrizitätskonstante enthält, und einem Film eingesetzt werden kann, der Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumnitrid-Oxid, Aluminiumoxid und dergleichen enthält.
  • Des Weiteren kann die Isolierschicht, die in Kontakt mit der Oxid-Halbleiterschicht 144 ist (in dieser Ausführungsform die Isolierschicht 140 und die Gate-Isolierschicht 146), unter Verwendung eines Isoliermaterials ausgebildet werden, das ein Element der Gruppe 13 und Sauerstoff enthält. Viele Oxid-Halbleitermaterialien enthalten ein Element der Gruppe 13, und so eignet sich ein Isoliermaterial, das ein Element der Gruppe 13 enthält, gut für den Oxid-Halbleiter. Bei Verwendung eines derartigen Isoliermaterials für die Isolierschicht, die in Kontakt mit dem Oxid-Halbleiter ist, kann eine Grenzfläche mit der Oxid-Halbleiterschicht in einem vorteilhaften Zustand gehalten werden. Dabei ist ein Isoliermaterial, das ein Element der Gruppe 13 enthält, ein Isoliermaterial, das ein oder mehrere Element/e der Gruppe 13 enthält. Als ein Beispiel für das Isoliermaterial, das ein Element der Gruppe 13 enthält, können Galliumoxid, Aluminiumoxid, Aluminium-Gallium-Oxid, Gallium-Aluminium-Oxid oder dergleichen angeführt werden. Dabei ist Aluminium-Gallium-Oxid ein Material, in dem die Menge an Aluminium in Atomprozent größer ist als die von Gallium, und Gallium-Aluminium-Oxid ist ein Material, bei dem die Menge an Gallium in Atomprozent größer ist als oder genauso groß wie die Menge an Aluminium.
  • Beispielsweise kann, wenn eine Gate-Isolierschicht in Kontakt mit einer Oxid-Halbleiterschicht ausgebildet wird, die Gallium enthält, ein Material, das Galliumoxid enthält, für eine Gate-Isolierschicht eingesetzt werden, so dass vorteilhafte Eigenschaften an der Grenzfläche zwischen der Oxid-Halbleiterschicht und der Gate-Isolierschicht aufrechterhalten werden können. Wenn die Oxid-Halbleiterschicht und die Isolierschicht, die Galliumoxid enthält, in Kontakt miteinander sind, kann beispielsweise Anhäufung von Wasserstoff an der Grenzfläche zwischen der Oxid-Halbleiterschicht und der Isolierschicht verhindert werden. Es ist zu bemerken, dass ein ähnlicher Effekt erzielt werden kann, wenn ein Element, das zu der gleichen Gruppe gehört wie ein Grundbestandteil des Oxid-Halbleiters für eine Isolierschicht eingesetzt wird. Beispielsweise erweist es sich als wirkungsvoll, eine Isolierschicht unter Verwendung eines Materials auszubilden, das Aluminiumoxid enthält. Es ist zu bemerken, dass sich Aluminiumoxid dadurch auszeichnet, dass es Wasser, nicht leicht durchlässt. Daher ist es vorteilhaft, ein Material einzusetzen, das Aluminiumoxid enthält, um das Eindringen von Wasser in die Oxid-Halbleiterschicht zu verhindern.
  • Das Isoliermaterial der Isolierschicht, die mit der Oxid-Halbleiterschicht 144 in Kontakt ist, enthält vorzugsweise aufgrund einer Wärmebehandlung in einer Sauerstoff-Atmosphäre oder aufgrund von Sauerstoff-Dotierung Sauerstoff in einem Anteil, der höher ist als der stöchiometrische Anteil. ”Sauerstoff-Dotierung” bezeichnet das Zufügen von Sauerstoff zu einem Materialkörper. Es ist anzumerken, dass der Begriff ”Materialkörper” (bulk) verwendet wird, um klarzustellen, dass Sauerstoff nicht nur an einer Oberfläche einer Dünnschicht hinzugefügt wird, sondern auch im Inneren der Dünnschicht. Des Weiteren schließt ”Sauerstoff-Dotierung” Sauerstoff-Plasma-Dotierung ein, bei der Sauerstoff-Plasma zu einem Materialkörper hinzugefügt wird. Die Sauerstoff-Dotierung kann mittels eines Ionen-Implantierungsverfahrens oder eines Ionen-Dotierungsverfahrens durchgeführt werden.
  • Beispielsweise kann, wenn die Isolierschicht, die mit der Oxid-Halbleiterschicht 144 in Kontakt ist, unter Verwendung von Galliumoxid ausgebildet wird, die Zusammensetzung von Galliumoxid mittels Wärmebehandlung in einer Sauerstoff-Atmosphäre oder mittels Sauerstoff-Dotierung so eingestellt werden, dass sie Ga2Ox (x = 3 + α, 0 < α < 1) entspricht. In dem Fall, in dem Isolierschicht, die mit der Oxid-Halbleiterschicht 144 in Kontakt ist, unter Verwendung von Aluminiumoxid ausgebildet wird, kann die Zusammensetzung von Aluminiumoxid mittels Wärmebehandlung in einer Sauerstoff-Atmosphäre oder mittels Sauerstoff-Dotierung so eingestellt werden, dass sie Al2Ox (x = 3 + α, 0 < α < 1) entspricht. In dem Fall, in dem Isolierschicht, die in Kontakt mit der Oxid-Halbleiterschicht 144 ist, unter Verwendung von Gallium-Aluminiumoxid (Aluminium-Galliumoxid) ausgebildet wird, kann die Zusammensetzung von Gallium-Aluminiumoxid (Aluminium-Galliumoxid) mittels Wärmebehandlung in einer Sauerstoff-Atmosphäre oder mittels Sauerstoff-Dotierung so eingestellt werden, dass sie GaxAl2-O3+α (0 < x < 2, 0 < α < 1) entspricht.
  • Mittels Sauerstoff-Dotierung oder dergleichen kann eine Isolierschicht ausgebildet werden, die einen Bereich aufweist, in dem der Anteil von Sauerstoff höher ist als der der stöchiometrische Anteil. Wenn die Isolierschicht, die einen derartigen Bereich aufweist, in Kontakt mit der Oxid-Halbleiterschicht ist, wird überschüssiger Sauerstoff in der Isolierschicht der Oxid-Halbleiterschicht zugeführt, und Sauerstoffmangel in der Oxid-Halbleiterschicht oder an einer Grenzfläche zwischen der Oxid-Halbleiterschicht und der Isolierschicht kann verringert werden. So kann die Oxid-Halbleiterschicht ein eigenleitender (i-type) oder im Wesentlichen eigenleitender Oxid-Halbleiter sein.
  • Es ist zu bemerken, dass die Isolierschicht, die einen Bereich aufweist, in dem der Anteil an Sauerstoff höher ist als der stöchiometrische Anteil, bei der Isolierschicht 140, die als ein Basisfilm für die Oxid-Halbleiterschicht 144 dient, anstelle der Gate-Halbleiterschicht 146 eingesetzt werden kann oder sowohl bei der Gate-Isolierschicht 146 als auch der Basis-Isolierschicht 140 eingesetzt werden kann.
  • Nachdem die Gate-Isolierschicht 146 ausgebildet ist, wird vorzugsweise eine zweite Wärmebehandlung in einer Atmosphäre aus Inert-Gas oder einer Sauerstoff-Atmosphäre durchgeführt. Die Temperatur bei der Wärmebehandlung wird auf den Bereich von 200°C bis 450°C, vorzugsweise 250°C bis 350°C, eingestellt. Die Wärmebehandlung kann beispielsweise über eine Stunde in einer Stickstoff-Atmosphäre bei 250°C durchgeführt werden. Mittels der zweiten Wärmebehandlung kann Schwankung der elektrischen Eigenschaften des Transistors verringert werden. Des Weiteren kann, wenn die Gate-Isolierschicht 146 Sauerstoff enthält, der Oxid-Halbleiterschicht 144 Sauerstoff zugeführt werden, um Sauerstoffmangel in der Oxid-Halbleiterschicht 144 auszugleichen, so dass auch eine eigenleitende oder im Wesentlichen eigenleitende Oxid-Halbleiterschicht ausgebildet werden kann.
  • Es ist anzumerken, dass die zweite Wärmebehandlung in der vorliegenden Ausführungsform durchgeführt wird, nachdem die Gate-Isolierschicht 146 ausgebildet ist, wobei dies jedoch keine Einschränkung der Zeit der zweiten Wärmebehandlung darstellt. Beispielsweise kann die zweite Wärmebehandlung durchgeführt werden, nachdem die Gate-Elektrode ausgebildet ist. Als Alternative dazu können die erste Wärmebehandlung und die zweite Wärmebehandlung nacheinander durchgeführt werden, die erste Wärmebehandlung kann auch als die zweite Wärmebehandlung dienen, oder die zweite Wärmebehandlung kann auch als die erste Wärmebehandlung dienen.
  • Indem die erste Wärmebehandlung oder/und die zweite Wärmebehandlung, wie oben beschrieben, durchgeführt werden, kann die Oxid-Halbleiterschicht 144 gereinigt werden, so dass sie so wenig wie möglich von einer Substanz enthält, die ein Wasserstoff-Atom enthält.
  • Dann wird eine leitende Schicht zum Ausbilden einer Gate-Elektrode (einschließlich einer Verdrahtung, die unter Verwendung der gleichen Schicht wie der Gate-Elektrode ausgebildet wird) ausgebildet und wird verarbeitet, so dass die Elektrode 148a und die leitende Schicht 148b ausgebildet werden (siehe 13D).
  • Die Elektrode 148a und die leitende Schicht 148b können unter Verwendung eines Metallmaterials, wie beispielsweise Molybdän, Titan, Tantal, Wolfram, Aluminium, Kupfer, Neodym oder Scandium oder eines Legierungsmaterials ausgebildet werden, das beliebige dieser Materialien als seine Hauptkomponente enthält. Es ist zu bemerken, dass die Elektrode 148a und die leitende Schicht 148b eine einschichtige Struktur oder eine geschichtete Struktur haben können.
  • Dann wird die Isolierschicht 150 über der Gate-Isolierschicht 146, der Elektrode 148a und der leitenden Schicht 148b ausgebildet (siehe 13E). Die Isolierschicht 150 kann mit einem PVD-Verfahren, einem CVD-Verfahren oder dergleichen ausgebildet werden. Die Isolierschicht 150 kann unter Verwendung eines Materials ausgebildet werden, das ein anorganisches Isoliermaterial, wie beispielsweise Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, Hafniumoxid, Galliumoxid oder Aluminiumoxid enthält. Es ist zu bemerken, dass die Isolierschicht 150 vorzugsweise unter Verwendung eines Materials mit einer niedrigen Dielektrizitätskonstante oder einer Struktur mit niedriger Dielektrizitätskonstante (beispielsweise einer porösen Struktur) ausgebildet wird. Dies ist darauf zurückzuführen, dass, wenn die Isolierschicht 150 eine niedrige Dielektrizitätskonstante hat, zwischen Verdrahtung, Elektroden oder dergleichen erzeugte Kapazität verringert werden kann und Betrieb bei höherer Geschwindigkeit erreicht werden kann. Es ist zu bemerken, dass, obwohl die Isolierschicht 150 in der vorliegenden Ausführungsform eine einschichtige Struktur hat, eine Ausführungsform der offenbarten Erfindung nicht auf dieses Beispiel beschränkt ist. Die Isolierschicht 150 kann eine geschichtete Struktur aufweisen, die zwei oder mehr Schichten enthält.
  • Dann wird die Isolierschicht 152 über der Isolierschicht 150 (siehe 13E) ausgebildet. Das Merkmal einer Ausführungsform der vorliegenden Erfindung besteht darin, dass eine Vielzahl von Speicherzellen geschichtet sind. Daher ist es wünschenswert, dass die Oberfläche der Isolierschicht 152 mittels CMP oder dergleichen planarisiert wird.
  • Dann wird eine Öffnung, die bis zu der Elektrode 142 reicht, in der Gate-Isolierschicht 146, der Isolierschicht 150 sowie der Isolierschicht 152 ausgebildet. Eine Elektrode 154a wird in der Öffnung ausgebildet. Dann wird die Verdrahtung 156, die in Kontakt mit der Elektrode 154a ist, über der Isolierschicht 152 (siehe 13E) ausgebildet. Die Öffnung wird durch selektives Ätzen mit einer Maske oder dergleichen ausgebildet.
  • Die Verdrahtung 156 wird ausgebildet, indem eine leitende Schicht mit einem PVD-Verfahren oder einem CVD-Verfahren ausgebildet wird und die leitende Schicht dann strukturiert wird. Als ein Material für die leitende Schicht kann ein Element, das aus Aluminium, Chrom, Kupfer, Tantal, Titan, Molybdän und Wolfram ausgewählt wird, eine Legierung, die beliebige dieser Element als eine Komponente enthält, oder dergleichen eingesetzt werden. Es kann ein Material, das Mangan, Magnesium, Zirkon, Beryllium, Neodym und Scandium oder eine Kombination aus einer Vielzahl dieser Elemente enthält, verwendet werden.
  • Das heißt, die Elektrode 154a kann beispielsweise so ausgebildet werden, dass eine dünne Titan-Schicht (ungefähr 5 nm) in einem Bereich, der die Öffnung der Isolierschicht 150 und der Isolierschicht 152 enthält, mit einem PVD-Verfahren ausgebildet wird und dann ein Aluminium-Film so ausgebildet wird, dass er in der Öffnung eingebettet ist. Dabei dient der mit einem PVD-Verfahren ausgebildete Titan-Film dazu, einen Oxid-Film (das heißt, einen natürlichen Oxid-Film) zu reduzieren, der an einer Oberfläche ausgebildet ist, an der der Titan-Film ausgebildet wird, und den Kontaktwiderstand mit einer unteren Elektrode oder dergleichen (hier die Elektrode 142a) zu verringern. Des Weiteren kann ein Ätzhügel des Aluminium-Films verhindert werden. Ein Kupfer-Film kann mit einem Plattierverfahren nach der Ausbildung eines Sperrfilms aus Titan, Titannitrid oder dergleichen ausgebildet werden.
  • Mit dem oben dargestellten Prozess werden der Transistor 162, der die gereinigte Oxid-Halbleiterschicht 144 enthält, und der Kondensator 164 fertiggestellt (siehe 13E).
  • Dabei wird in einer Struktur, in der eine Speicherzelle auf die in 13E dargestellte Speicherzelle geschichtet ist, die Isolierschicht 140 so ausgebildet, dass sie die Verdrahtung 156 abdeckt. Dann wird eine Öffnung in der Isolierschicht 140 ausgebildet, und die Elektrode 500 in 9A oder die Elektrode 553 in 16A wird ausgebildet. Danach kann, wenn das in 13A bis 13E dargestellte Herstellungsverfahren wiederholt wird, eine Struktur realisiert werden, in der eine Vielzahl von Speicherzellen übereinander geschichtet sind.
  • Die Isolierschicht 140 kann mit einem PVD-Verfahren, einem CVD-Verfahren oder dergleichen ausgebildet werden. Die Isolierschicht 140 kann unter Verwendung eines Materials, das ein anorganisches Isoliermaterial, wie Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, Hafniumoxid, Galliumoxid oder Aluminiumoxid einschließt, oder eines Materials, das ein organisches Material, wie beispielsweise Polyimid oder Acryl einschließt, so ausgebildet werden, dass sie eine einschichtige Struktur oder eine geschichtete bzw. mehrschichtige Struktur hat.
  • Es ist zu bemerken, dass die Elektrode 501a und die Elektrode 501b, die in 9A dargestellt sind, auf ähnliche Weise wie die Elektrode 142a und die Elektrode 142b hergestellt werden können. Die Elektrode 502a und die Elektrode 502b, die in 9A dargestellt sind, können auf ähnliche Weise wie die Elektrode 154a hergestellt werden.
  • Es ist zu bemerken, dass die in 16A dargestellte Elektrode 552 auf ähnliche Weise wie die Verdrahtung 156 hergestellt werden kann. Die in 16A dargestellte Elektrode 551 kann auf ähnliche Weise wie die Elektrode 154a hergestellt werden.
  • Es ist zu bemerken, dass beim Ausbilden des Transistors 162 und des Kondensators 164, die in 12A dargestellt sind, die Elektroden 142a und 142b über der Isolierschicht 140 ausgebildet werden und die Oxid-Halbleiterschicht 144 über der Isolierschicht 140 sowie den Elektroden 142a und 142b ausgebildet wird. Dann wird die Gate-Isolierschicht 146 über den Elektroden 142a und 142b sowie der Oxid-Halbleiterschicht 144 ausgebildet. Anschließend wird die Gate-Elektrode 148a über der Gate-Isolierschicht 146 so ausgebildet, dass sie sich mit der Oxid-Halbleiterschicht 144 überlappt, und die leitende Schicht 148b wird so ausgebildet, dass sie sich mit der Elektrode 142b überlappt.
  • Beim Ausbilden des Transistors 162 und des Kondensators 164, die in 12B dargestellt sind, werden die Elektrode 148a und die leitende Schicht 148b über der Isolierschicht 140 ausgebildet, und die Gate-Isolierschicht 146 wird über der Isolierschicht 140, der Elektrode 148a sowie der leitenden Schicht 148b ausgebildet. Dann werden die Elektroden 142a und 142b über der Gate-Isolierschicht 146 ausgebildet. Danach wird die Oxid-Halbleiterschicht 144 über der Gate-Isolierschicht 146 so ausgebildet, dass sie sich mit der Elektrode 148a überlappt, und damit sind der Transistor 162 und der Kondensator 164 fertiggestellt. Es ist zu bemerken, dass die Isolierschicht 150 und die Isolierschicht 151 so ausgebildet werden können, dass sie den Transistor 162 und den Kondensator 164 abdecken. Beispielsweise enthält die Isolierschicht 150 aufgrund von Wärmebehandlung in einer Sauerstoff-Atmosphäre oder Sauerstoff-Dotierung Sauerstoff in einem Anteil, der höher ist als der stöchiometrische Anteil, und die Isolierschicht 151 lässt vorzugsweise kaum Wasser oder Wasserstoff hindurchtreten. Dies ist darauf zurückzuführen, dass, wenn die Isolierschicht 151 kaum Wasser oder Wasserstoff hindurchtreten lässt, es dies ermöglicht, zu verhindern, dass Wasser oder Wasserstoff in die Oxid-Halbleiterschicht 144 eindringen, und es, wenn die Isolierschicht 150 Sauerstoff in einem Anteil enthält, der höher ist als stöchiometrische Anteil, möglich ist, die Oxid-Halbleiterschicht 144 eigenleitend oder im Wesentlichen eigenleitend auszubilden, indem Sauerstoff-Leerstellen in der Oxid-Halbleiterschicht 144 gefüllt werden.
  • Beim Ausbilden des Transistors 162 und des Kondensators 164, die in 2C dargestellt sind, werden die Elektrode 148a und die leitende Schicht 148b über der Isolierschicht 140 ausgebildet, und die Gate-Isolierschicht 146 wird über der Isolierschicht 140, der Elektrode 148a und der leitenden Schicht 148b ausgebildet. Dann wird die Oxid-Halbleiterschicht 144 über der Gate-Isolierschicht 146 so ausgebildet, dass sie sich mit der Elektrode 148a überlappt. Anschließend werden die Elektroden 142a und 142b über der Oxid-Halbleiterschicht 144 ausgebildet, und damit sind der Transistor 162 und der Kondensator 164 fertiggestellt. Es ist zu bemerken, dass hinsichtlich der Isolierschicht 150 und der Isolierschicht 151 Bezug auf die Beschreibung von 12 genommen werden kann.
  • Beim Ausbilden des Transistors 162 und des Kondensators 164, die in 12D dargestellt sind, werden die Elektrode 148a und die leitende Schicht 148b über der Isolierschicht 140 ausgebildet, und die Gate-Isolierschicht 146 (in 12D die erste Gate-Isolierschicht) wird über der Isolierschicht 140, der Elektrode 148a (in 12D die erste Gate-Elektrode) und der Elektrodenschicht 148 ausgebildet. Dann wird die Oxid-Halbleiterschicht 144 über der Gate-Isolierschicht 146 so ausgebildet, dass sie sich mit der Elektrode 148a überlappt, und die Elektroden 142a sowie 142b werden über der Oxid-Halbleiterschicht 144 ausgebildet. Anschließend wird die Isolierschicht 150 (in 12D die zweite Gate-Isolierschicht) über der Oxid-Halbleiterschicht 144 und den Elektroden 142a sowie 142b ausgebildet, und die leitende Schicht 159 (in 12D die zweite Gate-Elektrode) wird so ausgebildet, dass sie sich mit der Oxid-Halbleiterschicht 144 überlappt. Damit sind der Transistor 162 und der Kondensator 164 fertiggestellt. Es ist zu bemerken, dass bezüglich des Materials und des Verfahrens zum Herstellen der leitenden Schicht 159 auf, die Beschreibung des Materials und des Verfahrens zum Herstellen der Elektrode 148a Bezug genommen werden kann.
  • Im Folgenden werden Verfahren zum Herstellen der Transistoren 162 sowie der Kondensatoren 164 beschrieben, die in 11A und 11B dargestellt sind. Ein Verfahren zum Herstellen des Transistors 162 und des Kondensators 164, die in 11A dargestellt sind, wird beschrieben.
  • Zunächst wird die Oxid-Halbleiterschicht 144 über der Isolierschicht 140 ausgebildet, und eine Oxid-Leiterschicht sowie eine leitende Schicht werden auf die Isolierschicht 140 und die Oxid-Halbleiterschicht 144 geschichtet.
  • Als ein Verfahren zum Ausbilden der Oxid-Leiterschicht wird ein Sputter-Verfahren, ein Vakuum-Aufdampf-Verfahren (ein Elektronenstrahl-Aufdampf-Verfahren oder dergleichen), ein Lichtbodenentladungs-Ionenplattier-Verfahren oder ein Spritz-Verfahren eingesetzt. Als ein Material der Oxid-Leiterschicht kann Zinkoxid, Zink-Aluminiumoxid, Zink-Aluminiumoxinitrid, Zink-Galliumoxid, Indium-Zinkoxid oder dergleichen eingesetzt werden. Des Weiteren kann jedes der oben erwähnten Materialien Siliziumoxid enthalten. Es ist zu bemerken, dass hinsichtlich des Schichtbildungsverfahrens sowie des Materials der leitenden Schicht auf die Beschreibung der leitenden Schicht Bezug genommen werden kann, die zum Ausbilden der Elektroden 142a und 142b eingesetzt wird.
  • Dann werden die Elektroden 142a und 142b sowie die Oxid-Leiterschichten 143a und 143b mittels Ausbilden einer Maske über der leitenden Schicht und selektivem Ätzen der leitenden Schicht sowie der Oxid-Leiterschicht ausgebildet.
  • Es ist zu bemerken, dass, wenn Ätzbehandlung für die leitende Schicht und Oxid-Leiterschicht durchgeführt wird, die Ätzbedingungen (z. B. Typ eines Ätzmittels, Konzentration eins Ätzmittels sowie Ätzzeit) entsprechend angepasst werden, um zu starkes Ätzen der Oxid-Halbleiterschicht zu verhindern.
  • Dann wird die Gate-Isolierschicht über den Elektroden 142a und 142b sowie der Oxid-Halbleiterschicht 144 ausgebildet. Anschließend wird über der Gate-Isolierschicht 146 die Elektrode 148a so ausgebildet, dass sie sich mit der Oxid-Halbleiterschicht 144 überlappt, und die leitende Schicht 148b wird so ausgebildet, dass sie sich mit der Elektrode 142b überlappt.
  • Mit den oben aufgeführten Schritten werden der Transistor 162 und der Kondensator 164 fertiggestellt (siehe 11A).
  • Beim Herstellen des Transistors 162 und des Kondensators 164, die in 11B dargestellt sind, werden eine Oxid-Halbleiterschicht sowie eine Oxid-Leiterschicht übereinander angeordnet, und in einem Photolithographie-Schritt bearbeitet, so dass eine inselförmige Oxid-Halbleiterschicht sowie eine inselförmige Oxid-Leiterschicht ausgebildet werden. Dann werden die Oxid-Leiterschichten 143a und 143b, die als Source- und Drain-Bereiche dienen, ausgebildet, indem die Elektroden 142a und 142b über der inselförmigen Oxid-Leiterschicht ausgebildet werden und anschließend die inselförmige Oxid-Leiterschicht unter Verwendung der Elektroden 142a und 142b als Masken geätzt werden.
  • Danach wird die Gate-Isolierschicht 146 über den Elektroden 142a und 142b sowie der Oxid-Halbleiterschicht 144 ausgebildet. Anschließend wird die Elektrode 148a so über Gate-Isolierschicht 146 ausgebildet, dass sie sich mit der Oxid-Halbleiterschicht 144 überlappt, und die leitende Schicht 148b wird so ausgebildet, dass sie sich mit der Elektrode 142b überlappt.
  • Mit den oben beschriebenen Schritten werden der Transistor 162 und der Kondensator 164 fertiggestellt (siehe 11B).
  • Bei jedem der in der vorliegenden Ausführungsform beschriebenen Transistoren wird die Oxid-Halbleiterschicht 144 gereinigt und enthält daher Wasserstoff in einer Konzentration von 5 × 1019 Atomen/cm3 oder weniger, vorzugsweise 5 × 1018 Atomen/cm3 oder weniger, noch besser 5 × 1017 Atomen/cm3 oder weniger. Des Weiteren beträgt die Trägerdichte der Oxid-Halbleiterschicht 144 beispielsweise weniger 1 × 1012/cm3, vorzugsweise weniger 1,45 × 1010/cm3, wobei dies ausreichend niedriger ist als die Trägerdichte eines üblichen Silizium-Wafers (ungefähr 1 × 1014/cm3). Des Weiteren ist der Sperrstrom des Transistors 162 ausreichend niedrig. Beispielsweise beträgt der Sperrstrom (hier pro Kanalbreiteneinheit (1 μm)) des Transistors 162 bei Raumtemperatur (25°C) 100 zA (1 zA (Zeptoampere) ist 1 × 10–21) oder weniger, vorzugsweise 10 zA oder weniger.
  • Die Konzentration eines Alkalimetalls oder eines Erdalkalimetalls wird in der Oxid-Halbleiterschicht 144 ausreichend verringert. Die Konzentration eines Alkalimetalls oder eines Erdalkalimetalls wird so weit verringert, dass beispielsweise die Konzentration von Na 5 × 1016 cm–3 oder weniger, vorzugsweise 1 × 1016 cm–3 oder weniger, noch besser vorzugsweise 1 × 1015 cm–3 oder weniger beträgt, die Konzentration von Li 5 × 1015 cm–3 oder weniger, vorzugsweise 1 × 1015 cm–3 oder weniger beträgt und die Konzentration von K 5 × 1015 cm–3 oder weniger, vorzugsweise 1 × 1015 cm–3 oder weniger beträgt.
  • Auf diese Weise wird es, wenn die Oxid-Halbleiterschicht 144 eingesetzt wird, die gereinigt ist und eigenleitend ist, einfach, den Sperrstrom des Transistors 162 ausreichend zu verringern. Wenn ein Transistor 162 eingesetzt wird, wie er oben beschrieben ist, kann eine Speichervorrichtung geschaffen werden, in der gespeicherte Daten über eine außerordentlich lange Zeit gehalten werden können.
  • Die Konfigurationen, Verfahren und dergleichen, wie sie in der vorliegenden Ausführungsform beschrieben werden, können je nach den Konfigurationen, Verfahren und dergleichen, wie sie in den anderen Ausführungsformen beschrieben sind, kombiniert werden.
  • Ausführungsform 3
  • Eine Ausführungsform einer Oxid-Halbleiterschicht, die für einen Kanalausbildungs-Bereich des Transistors 162 in den oben beschriebenen Ausführungsformen eingesetzt werden kann, wird unter Bezugnahme auf 14A bis 14D beschrieben.
  • Die Oxid-Halbleiterschicht 144 dieser Ausführungsform weist eine mehrschichtige Struktur auf, die eine erste kristalline Oxid-Halbleiterschicht sowie eine zweite kristalline Oxid-Halbleiterschicht enthält, die sich über der ersten kristallinen Oxid-Halbleiterschicht befindet und eine größere Dicke hat als die erste kristalline Oxid-Halbleiterschicht.
  • Ein erste Halbleiterfilm mit einer Dicke von 1 nm oder mehr und 10 nm oder weniger wird über einer Isolierschicht 140 ausgebildet.
  • In der vorliegenden Ausführungsform wird eine Oxid-Isolierschicht mit einer Dicke von 50 nm oder mehr und 600 nm oder weniger als die Isolierschicht 140 mit einem PCVD-Verfahren oder einem Sputter-Verfahren ausgebildet. Beispielsweise kann eine aus einem Siliziumoxid-Film, einem Galliumoxid-Film, einem Aluminiumoxid-Film, einem Siliziumoxinitrid-Film, einem Aluminiumoxinitrid- und einem Siliziumnitrid-Oxid-Film ausgewählte einzelne Schicht oder eine Schichtanordnung beliebiger dieser Filme eingesetzt werden.
  • Der erste Oxid-Halbleiterfilm wird mit einem Sputter-Verfahren ausgebildet, und die Substrat-Temperatur bei der Schicht- bzw. Filmbildung mit einem Sputter-Verfahren wird so eingestellt, dass sie 200°C oder mehr beträgt und 400°C oder weniger beträgt. In der vorliegenden Ausführungsform wird der Oxid-Halbleiterfilm in einer Sauerstoff-Atmosphäre, einer Argon-Atmosphäre oder einer Atmosphäre, die Argon und Sauerstoff enthält, unter Bedingungen, bei denen ein Target für einen Oxid-Halbleiter (ein Target für einen Oxid-Halbleiter auf Basis von In-Ga-Zn-O (In2O3:Ga2O3:ZnO = 1:1:2 (Molverhältnis)) eingesetzt wird, der Abstand zwischen dem Substrat und dem Target 170 mm beträgt, die Substrat-Temperatur 250°C beträgt, der Druck 0,4 Pa beträgt und die Gleichstrom-Leistung 0,5 kW beträgt, in einer Dicke von 5 nm ausgebildet.
  • Dann wird eine erste Wärmebehandlung in einem Zustand durchgeführt, in dem die Atmosphäre einer Kammer, in der das Substrat angeordnet ist, auf eine Atmosphäre aus Stickstoff oder trockener Luft eingestellt wird. Die Temperatur der ersten Wärmebehandlung beträgt 400°C oder mehr und 750°C oder weniger. Mit der ersten Wärmebehandlung wird eine erste kristalline Oxid-Halbleiterschicht 145a ausgebildet (siehe 14A).
  • Die erste Wärmebehandlung bewirkt, wobei dies von der Temperatur der ersten Wärmebehandlung abhängt, Kristallisation einer Filmoberfläche, und Kristall wächst von der Filmoberfläche zu der Innenseite des Films hin, so dass entlang der c-Achse ausgerichtete Kristalle gewonnen werden. Aufgrund der ersten Wärmebehandlung sammelt sich eine große Menge an Zink und Sauerstoff in der Nähe der Filmoberfläche, und ein oder mehrere Schicht/en aus graphenartigem zweidimensionalem Kristall, der Zink und Sauerstoff enthält und eine hexagonale obere Ebene aufweist, werden an der äußersten Fläche ausgebildet, wobei die eine oder die mehreren Schicht/en an der äußersten Fläche in der Dickenrichtung wachsen, so dass eine Anordnung von Schichten entsteht. Wenn die Temperatur der Wärmebehandlung erhöht wird, schreitet Kristallwachstum von der Oberfläche nach innen und des Weiteren über die Innenseite zum Boden hin vor.
  • Mit der ersten Wärmebehandlung wird Sauerstoff in der Isolierschicht 140, die eine Oxid-Isolierschicht ist, zu einer Grenzfläche zwischen der Isolierschicht 140 und der ersten kristallinen Oxid-Halbleiterschicht 145a oder die Umgebung der Grenzfläche (innerhalb von ±5 nm Abstand zu der Grenzfläche) diffundiert, so dass Sauerstoffmangel in der ersten kristallinen Oxid-Halbleiterschicht ausgeglichen wird. Daher ist vorzugsweise Sauerstoff (in einem Materialkörper) der Isolierschicht 140, die als eine Basis-Isolierschicht für die erste kristalline Oxid-Halbleiterschicht dient, oder an der Grenzfläche zwischen der ersten kristallinen Oxid-Halbleiterschicht 145a und der Isolierschicht 140 in einer Menge enthalten, die wenigstens ein stöchiometrisches Verhältnis übersteigt.
  • Dann wird ein zweiter Oxid-Halbleiterfilm mit einer Dicke von mehr als 10 nm über der ersten kristallinen Halbleiterstruktur 145a ausgebildet. Der zweite Oxid-Halbleiterfilm wird mit einem Sputter-Verfahren ausgebildet, und die Substrat-Temperatur bei der Schichtbildung wird auf 200°C oder höher und 400°C oder niedriger eingestellt. Indem die Substrat-Temperatur bei der Schichtbildung so eingestellt wird, dass sie 200°C oder mehr und 400°C oder weniger beträgt, können Vorläufer in dem darüber ausgebildeten Oxid-Halbleiterfilm und in Kontakt mit der Oberfläche der ersten kristallinen Oxid-Halbleiterschicht angeordnet werden, und sogenannte ”Geordnetheit” (orderliness) kann erzielt werden.
  • In dieser Ausführungsform wird der zweite Oxid-Halbleiterfilm auf eine Dicke von 25 nm in einer Sauerstoff-Atmosphäre, einer Argon-Atmosphäre oder einer Atmosphäre, die Argon und Sauerstoff enthält, unter Bedingungen ausgebildet, bei denen ein Target für einen Oxid-Halbleiter (ein Target für einen Oxid-Halbleiter auf Basis von In-Ga-Zn-O (In2O3:Ga2O3:ZnO = 1:1:2 (Molverhältnis)) eingesetzt wird, der Abstand zwischen dem Substrat und dem Target 170 mm beträgt, die Substrat-Temperatur 400°C beträgt, der Druck 0,4 Pa beträgt und die Gleichstrom-Leistung 0,5 kW beträgt.
  • Dann wird eine zweite Wärmebehandlung in einem Zustand durchgeführt, in dem die Atmosphäre einer Kammer, in die das Substrat eingesetzt wird, eine Atmosphäre aus Stickstoff oder trockener Luft ist. Die Temperatur der zweiten Wärmebehandlung beträgt 400°C oder mehr und 750°C oder weniger. Mit der zweiten Wärmebehandlung wird eine zweite kristalline Oxid-Halbleiterschicht 145b ausgebildet (siehe 14B). Die zweite Wärmebehandlung wird in einer Stickstoff-Atmosphäre, einer Sauerstoff-Atmosphäre oder einer aus Stickstoff und Sauerstoff gemischten Atmosphäre durchgeführt, so dass die Dichte der zweiten kristallinen Oxid-Halbleiterschicht erhöht wird und die Anzahl von Defekten darin reduziert wird. Durch die zweite Wärmebehandlung findet Kristallwachstum unter Verwendung der kristallinen Oxid-Halbleiterschicht 145a als ein Keim in der Dickenrichtung statt, das heißt von der Unterseite nach innen, und so wird die zweite kristalline Oxid-Halbleiterschicht 145b ausgebildet.
  • Vorzugsweise werden Schritte von der Ausbildung der Isolierschicht 140 bis zu der zweiten Wärmebehandlung nacheinander unter Lufteinfluss durchgeführt. Die Schritte von der Ausbildung der Isolierschicht 140 bis zu der zweiten Wärmebehandlung werden vorzugsweise in einer Atmosphäre durchgeführt, die so kontrolliert wird, dass sie wenig Wasserstoff und Feuchtigkeit enthält (beispielsweise in einer Inert-Gas-Atmosphäre, einer Unterdruck-Atmosphäre oder einer Atmosphäre trockener Luft), das heißt unter dem Aspekt der Feuchtigkeit kann beispielsweise eine trockene Stickstoff-Atmosphäre mit einem Taupunkt von –40°C oder darunter, vorzugsweise einem Taupunkt von –50°C oder darunter, eingesetzt werden.
  • Dann wird die Schichtanordnung aus den Oxid-Halbleiterschichten, die die erste kristalline Oxid-Halbleiterschicht 145a und die zweite kristalline Oxid-Halbleiterschicht 145b enthält, zu einer Oxid-Halbleiterschicht 145 bearbeitet, die eine Schichtanordnung aus inselförmigen Oxid-Halbleiterschichten enthält (siehe 14C). In 14C ist die Grenzfläche zwischen der ersten kristallinen Oxid-Halbleiterschicht 145a und der zweiten kristallinen Oxid-Halbleiterschicht 145b mit einer gepunkteten Linie angedeutet, und die geschichtete Struktur aus der ersten kristallinen Oxid-Halbleiterschicht und der zweiten kristalline Oxid-Halbleiterschicht ist dargestellt, die Grenzfläche ist jedoch tatsächlich nicht deutlich ausgeprägt und ist dargestellt, um das Verständnis zu erleichtern.
  • Die Schichtanordnung der Oxid-Halbleiterschichten kann bearbeitet werden, indem sie geätzt wird, nachdem eine Maske mit einer gewünschten Form über der Schichtanordnung der Oxid-Halbleiterschichten ausgebildet worden ist. Die Maske kann mit einem Verfahren, wie beispielsweise der Photolithographie, hergestellt werden. Als Alternative dazu kann ein Verfahren, wie beispielsweise ein Tintenstrahl-Verfahren, zum Ausbilden der Maske eingesetzt werden.
  • Um die Schichtanordnung aus Oxid-Halbleiterschichten zu ätzen, kann entweder Nassätzen oder Trockenätzen eingesetzt werden. Es muss nicht erwähnt werden, dass beide Verfahren in Kombination eingesetzt werden können. Ein Merkmal der ersten kristallinen Oxid-Halbleiterschicht und der zweiten kristallinen Oxid-Halbleiterschicht, die mit dem oben beschriebenen Ausbildungsverfahren gewonnen wird, besteht darin, dass diese Schichten entlang der c-Achse ausgerichtet sind bzw. c-Achsen-Ausrichtung aufweisen. Es ist zu bemerken, dass die erste kristalline Oxid-Halbleiterschicht und die zweite kristalline Oxid-Halbleiterschicht ein Oxid umfassen, das einen Kristall mit c-Achsen-Ausrichtung (auch mit dem Terminus CAAC (c-axis aligned crystal) bezeichnet), enthält, der weder eine Einkristall-Struktur noch eine amorphe Struktur hat. Die erste kristalline Oxid-Halbleiterschicht und die zweite kristalline Oxid-Halbleiterschicht enthalten teilweise eine Kristall-Korngrenze.
  • Im Folgenden wird ein Oxid beschrieben, das Kristalle mit c-Achsen-Ausrichtung (CAAC) enthält und, aus der Richtung einer a-b-Ebene, einer Oberfläche oder einer Grenzfläche gesehen, eine dreieckige oder sechseckige Atom-Anordnung hat. In dem Kristall sind Metallatome geschichtet angeordnet, oder Metallatome und Sauerstoffatome sind entlang der c-Achse geschichtet angeordnet, und die Richtung der a-Achse oder der b-Achse variiert in der a-b-Ebene (der Kristall rotiert um die c-Achse herum).
  • Im weiteren Sinne ist ein Oxid, das CAAC enthält, ein Nicht-Einkristall-Oxid, das eine Phase enthält, die, aus der Richtung senkrecht zu der a-b-Ebene gesehen, eine dreieckige, sechseckige, gleichseitig dreieckige oder gleichseitig sechseckige Atom-Anordnung hat und bei der Metallatome, aus der Richtung senkrecht zu der c-Achsen-Richtung gesehen, geschichtet angeordnet sind oder Metallatome und Sauerstoffatome geschichtet angeordnet sind.
  • Der CAAC ist kein Einkristall, dies bedeutet jedoch nicht, dass der CAAC nur aus einer amorphen Komponente besteht. Obwohl der CAAC einen kristallisierten Abschnitt (kristallinen Abschnitt) enthält, ist eine Grenze zwischen einem kristallinen und einem weiteren kristallinen Abschnitt in einigen Fällen nicht klar erkennbar.
  • In dem Fall, in dem Sauerstoff in dem CAAC enthalten ist, kann ein Teil des in dem CAAC enthaltenen Sauerstoffs durch Stickstoff ersetzt werden. Die c-Achsen einzelner kristalliner Abschnitte, die in dem CAAC enthalten sind, können in einer Richtung (beispielsweise einer Richtung senkrecht zu einer Oberfläche eines Substrats, auf dem der CAAC ausgebildet ist, oder einer Oberfläche des CAAC) ausgerichtet sein. Als Alternative dazu können die Normalen der a-b-Ebenen der einzelnen in dem CAAC enthaltenen kristallinen Abschnitte in einer Richtung (beispielsweise einer Richtung senkrecht zu einer Oberfläche des Substrats, auf dem der CAAC ausgebildet ist, oder einer Oberfläche des CAAC) ausgerichtet sein.
  • Der CAAC verhält sich je nach seiner Zusammensetzung oder dergleichen als ein Leiter, ein Halbleiter oder ein Isolator. Der CAAC lässt in Abhängigkeit von seiner Zusammensetzung oder dergleichen sichtbares Licht durch oder lässt es nicht durch.
  • Ein Beispiel für einen derartigen CAAC ist ein Kristall, der in Form einer Dünnschicht bzw. eines Films ausgebildet ist und aus der Richtung senkrecht zu einer Oberfläche des Films oder einer Oberfläche des tragenden Substrats gesehen, eine dreieckige oder sechseckige Atomanordnung hat und in dem, in einer Querschnittsrichtung des Films gesehen, Metallatome geschichtet angeordnet sind oder Metallatome und Sauerstoffatome (oder Stickstoffatome) geschichtet angeordnet sind.
  • Ein Beispiel einer Kristallstruktur des CAAC wird ausführlich unter Bezugnahme auf 20A bis 20E, 21A bis 21C sowie 22A bis 22C beschrieben. In 20A bis 20E, 21A bis 21C sowie 22A bis 22C entspricht die vertikale Richtung der c-Achsen-Richtung, und eine Ebene senkrecht zu der c-Achsen-Richtung entspricht, sofern nicht anders angegeben, der a-b-Ebene. Wenn die Formulierung ”eine oberen Hälfte” und ”eine untere Hälfte” verwendet werden, beziehen sie sich auf eine obere Hälfte oberhalb der a-b-Ebene sowie eine untere Hälfte unterhalb der a-b-Ebene (eine obere Hälfte und eine untere Hälfte in Bezug auf die a-b-Ebene). Des Weiteren stellt in 20A bis 20E ein von einem Kreis umgebenes O tetrakoordinierten O (Sauerstoff) dar, und von einem doppelten Kreis umgebenes O stellt trikoordiniertes Sauerstoff dar.
  • 20A stellt eine Struktur dar, die ein hexakoordiniertes In-Atom und sechs tetrakoordinierte Sauerstoffatome (im Folgenden als tetrakoordinierter Sauerstoff bezeichnet) nahe an dem In-Atom dar. Dabei wird eine Struktur, die ein Metallatom und Sauerstoffatome in dessen Nähe enthält, als eine kleine Gruppe bezeichnet. Die Struktur in 20A ist eigentlich eine achtflächige Struktur, sie ist jedoch der Einfachheit halber als eine plane Struktur dargestellt. Es ist zu bemerken, dass drei tetrakoordinierte O-Atome jeweils in einer oberen Hälfte und einer unteren Hälfte in 20A vorhanden sind. In der in 20A dargestellten kleinen Gruppe beträgt die elektrische Ladung 0.
  • 20B stellt eine Struktur dar, die ein pentakoordiniertes Ga-Atom, drei trikoordinierte Sauerstoffatome (im Folgenden als trikoordinierter Sauerstoff bezeichnet) nahe an dem Ga-Atom sowie zwei tetrakoordinierte O-Atome nahe an dem Ga-Atom dar. Alle trikoordinierten O-Atome sind in der a-b-Ebene vorhanden. In 20B ist jeweils ein tetrakoordiniertes O-Atom in einer oberen Hälfte und einer unteren Hälfte vorhanden. Ein In-Atom kann ebenfalls die in 20B dargestellte Struktur aufweisen, da ein In-Atom fünf Liganden haben kann. In der in 20B dargestellten kleinen Gruppe beträgt die elektrische Ladung 0.
  • 20C stellt eine Struktur dar, die ein tetrakoordiniertes Zn-Atom sowie vier tetrakoordinierte O-Atome nahe an dem Zn-Atom enthält. In 20C ist ein tetrakoordiniertes O-Atom in einer oberen Hälfte vorhanden, und drei tetrakoordinierte O-Atome sind in einer unteren Hälfte vorhanden. Als Alternative dazu können drei tetrakoordinierte O-Atome in der oberen Hälfte vorhanden sein, und ein tetrakoordiniertes O-Atom kann in der unteren Hälfte in 20C vorhanden sein. In der in 20C dargestellten kleinen Gruppe beträgt die elektrische Ladung 0.
  • 20D stellt eine Struktur dar, die ein hexakoordiniertes Sn-Atom und sechs tetrakoordinierte O-Atome nahe an dem Sn-Atom enthält. In 20D sind jeweils drei tetrakoordinierte O-Atome in einer oberen Hälfte und einer unteren Hälfte vorhanden. In der in 20D dargestellten kleinen Gruppe beträgt die elektrische Ladung +1.
  • 20E stellt eine kleine Gruppe dar, die zwei Zn-Atome enthält. In 20E ist jeweils ein tetrakoordiniertes O-Atom in einer oberen Hälfte und einer unteren Hälfte vorhanden. In der in 20E dargestellten kleinen Gruppe beträgt die elektrische Ladung –1.
  • Dabei bilden eine Vielzahl kleiner Gruppe eine mittlere Gruppe, und eine Vielzahl mittlerer Gruppen bildet eine große Gruppe (auch als Zelleneinheit bezeichnet).
  • Im Folgenden wird eine Regel der Bindung zwischen den kleinen Gruppen beschrieben. Die drei O-Atome in der oberen Hälfte in 20A in Bezug auf das hexakoordinierte In-Atom haben jeweils drei nahe (proximate) In-Atome in der Abwärtsrichtung, und die drei O-Atome in der unteren Hälfte haben jeweils drei nahe In-Atome in der Aufwärtsrichtung. Das eine O-Atom in der oberen Hälfte in 20B in Bezug auf das pentakoordinierte Ga-Atom hat ein nahes Ga-Atom in der Abwärtsrichtung, und das eine O-Atom in der unteren Hälfte hat ein nahes Ga-Atom in der Aufwärtsrichtung. Das eine O-Atom in der oberen Hälfte in 20C hat in Bezug auf das tetrakoordinierte Zn-Atom ein nahes Zn-Atom in der Abwärtsrichtung, und die drei O-Atome in der unteren Hälfte haben jeweils drei nahe Zn-Atome in der Aufwärtsrichtung. So entspricht die Anzahl der tetrakoordinierten O-Atome über dem Metallatom der Anzahl der Metallatome, die sich nahe an den tetrakoordinierten O-Atomen und unterhalb derselben befinden. Des Weiteren entspricht die Anzahl der tetrakoordinierte O-Atome unterhalb des Metallatoms der Anzahl der Metallatome nahe an den tetrakoordinierten O-Atomen und oberhalb derselben. Da die Koordinationszahl des tetrakoordinierten O-Atoms 4 ist, ist die Summe aus der Anzahl der Metallatome nahe an dem O-Atom und unterhalb desselben sowie der Anzahl der Metallatome nahe an den O-Atomen und oberhalb derselben 4. Dementsprechend können, wenn die Summe der Anzahl tetrakoordinierter O-Atome oberhalb des Metallatoms und der Anzahl tetrakoordinierter O-Atome unterhalb eines anderen Metallatoms 4 ist, die zwei Typen kleiner Gruppen, die die Metallatome enthalten, gebunden werden. Beispielsweise wird das hexakoordinierte Metallatom (In oder Sn), wenn es über drei tetrakoordinierte O-Atome in der unteren Hälfte gebunden wird, an das pentakoordinierte Metallatom (Ga oder In) oder das tetrakoordinierte Metallatom (Zn) gebunden.
  • Ein Metallatom, dessen Koordinationszahl 4, 5 oder 6 beträgt, wird an ein andere Metallatom über ein tetrakoordiniertes O-Atom in der c-Achsen-Richtung gebunden. Zusätzlich dazu kann eine mittlere Gruppe auf andere Weise ausgebildet werden, indem eine Vielzahl kleiner Gruppen so kombiniert werden, dass die elektrische Gesamtladung der geschichteten Struktur 0 beträgt.
  • 21A stellt ein Modell einer mittleren Gruppe dar, die in einer geschichteten Struktur eines Materials auf Basis von In-Sn-Zn-O enthalten ist. 21B stellt eine große Gruppe dar, die drei mittlere Gruppen enthält. Es ist zu bemerken, dass 21C eine Atom-Anordnung mit Sicht auf die geschichtete Struktur in 21B aus der c-Achsen-Richtung darstellt.
  • In 21A wird ein trikoordiniertes O-Atom der Einfachheit halber weggelassen, und ein tetrakoordiniertes O-Atom ist mit einem Kreis dargestellt, wobei die Zahl in dem Kreis die Anzahl tetrakoordinierter O-Atome angibt. Beispielsweise sind drei tetrakoordinierte O-Atome, die jeweils in einer oberen Hälfte und einer unteren Hälfte in Bezug auf ein Sn-Atom vorhanden sind, mit einer umkreisten 3 dargestellt. Desgleichen ist in 21A ein tetrakoordiniertes O-Atom, das jeweils in einer oberen Hälfte und einer unteren Hälfte in Bezug auf ein In-Atom vorhanden ist, mit einer umkreisten 1 dargestellt. 21A stellt des Weiteren ein Zn-Atom nahe an einem tetrakoordinierten O-Atom in einer unteren Hälfte sowie drei tetrakoordinierte O-Atome in einer oberen Hälfte und ein Zn-Atom nahe an einem tetrakoordinierten O-Atom in einer oberen Hälfte sowie drei tetrakoordinierte O-Atomen in der unteren Hälfte dar.
  • In der in der geschichteten Struktur enthaltenen mittleren Gruppe des Materials auf Basis von In-Sn-Zn-O in 21A ist, von oben beginnend, ein Sn-Atom nahe an drei tetrakoordinierten O-Atomen jeweils in einer oberen und einer unteren Hälfte an ein In-Atom nahe an einem tetrakoordinierten O-Atom in jeweils einer oberen und einer unteren Hälfte gebunden, das In-Atom ist an ein Zn-Atom nahe an drei tetrakoordinierten O-Atomen in einer oberen Hälfte gebunden, das Zn-Atom ist an ein In-Atom nahe an drei tetrakoordinierten O-Atomen jeweils in einer oberen Hälfte und einer unteren Hälfte überein tetrakoordiniertes O-Atom in einer unteren Hälfte in Bezug auf das Zn-Atom gebunden, das In-Atom ist an eine kleine Gruppe gebunden, die zwei Zn-Atome enthält und sich nahe an einem tetrakoordinierten O-Atom in einer oberen Hälfte befindet, und die kleine Gruppe ist an ein Sn-Atom nahe an drei tetrakoordinierten O-Atomen jeweils in einer oberen Hälfte und einer unteren Hälfte über ein tetrakoordiniertes O-Atom in einer unteren Hälfte in Bezug auf die kleine Gruppe gebunden. Eine Vielzahl dieser mittleren Gruppen ist gebunden, so dass eine große Gruppe entsteht.
  • Dabei kann angenommen werden, dass elektrische Ladung für eine Bindung eines trikoordinierten O-Atoms und elektrische Ladung für eine Bindung eines tetrakoordinierten O-Atoms –0,667 bzw. –0,5 beträgt. Elektrische Ladung eines (hexakoordinierten oder pentakoordinierten) In-Atoms, elektrische Ladung eines (tetrakoordinierten) Zn-Atoms und elektrische Ladung eines (pentakoordinierten oder hexakoordinierten) Sn-Atoms betragen +3, +2 bzw. +4. Dementsprechend beträgt elektrische Ladung in einer kleinen Gruppe, die ein Sn-Atom enthält, +1. Daher wird elektrische Ladung von –1, die +1 aufhebt, benötigt, um eine geschichtete Struktur auszubilden, die ein Sn-Atom enthält. Als eine Struktur, die eine elektrische Ladung von –1 hat, kann eine kleine Gruppe angeführt werden, die, wie in 20E dargestellt, zwei Zn-Atome enthält. Beispielsweise kann mit einer kleinen Gruppe, die zwei Zn-Atome enthält, elektrische Ladung einer kleinen Gruppe, die ein Sn-Atom enthält, aufgehoben werden, so dass die elektrische Gesamtladung der geschichteten Struktur 0 betragen kann.
  • Wenn die in 21B dargestellte große Gruppe wiederholt wird, kann ein Kristall auf Basis von In-Sn-Zn-O (In2SnZn3O8) gewonnen werden. Es ist zu bemerken, dass eine geschichtete Struktur des gewonnenen Kristalls auf Basis von In-Sn-Zn-O als eine Zusammensetzung mit der Formel In2SnZn2O7(ZnO)m (m ist 0 oder eine natürliche Zahl) ausgedrückt werden kann.
  • Die oben beschriebene Regel gilt auch für die im Folgenden aufgeführten Oxide, das heißt, ein Vier-Komponenten-Metalloxid, wie beispielsweise ein Oxid auf Basis von In-Sn-Ga-Zn, ein Drei-Komponenten-Metalloxid, wie beispielsweise ein Oxid auf Basis von In-Ga-Zn (auch als IGZO bezeichnet), ein Oxid auf Basis von In-Al-Zn, ein Oxid auf Basis von Sn-Ga-Zn, ein Oxid auf Basis von Al-Ga-Zn, ein Oxid auf Basis von Sn-Al-Zn, ein Oxid auf Basis von In-Hf-Zn, ein Oxid auf Basis von In-La-Zn, ein Oxid auf Basis von In-Ce-Zn, ein Oxid auf Basis von In-Pr-Zn, ein Oxid auf Basis von In-Nd-Zn, ein Oxid auf Basis von In-Sm-Zn, ein Oxid auf Basis von In-Eu-Zn, ein Oxid auf Basis von In-Gd-Zn, ein Oxid auf Basis von In-Tb-Zn, ein Oxid auf Basis von In-Dy-Zn, ein Oxid auf Basis von In-Ho-Zn, ein Oxid auf Basis von In-Er-Zn, ein Oxid auf Basis von In-Tm-Zn, ein Oxid auf Basis von In-Yb-Zn oder ein Oxid auf Basis von In-Lu-Zn, ein Zwei-Komponenten-Metalloxid, wie beispielsweise ein Oxid auf Basis von In-Zn, ein Oxid auf Basis von Sn-Zn, ein Oxid auf Basis von Al-Zn, ein Oxid auf Basis von Zn-Mg, ein Oxid auf Basis von Sn-Mg, ein Oxid auf Basis von In-Mg oder ein Oxid auf Basis von In-Ga und dergleichen.
  • 22A stellt als ein Beispiel ein Modell einer mittleren Gruppe dar, die in einer geschichteten Struktur aus einem Material auf Basis von In-Ga-Zn-O enthalten ist.
  • In der in der geschichteten Struktur des Materials auf Basis von In-Ga-Zn-O enthaltenen mittleren Gruppe ist, von oben beginnend, ein In-Atom nahe an drei tetrakoordinierten O-Atomen jeweils in einer oberen Hälfte und einer unteren Hälfte an ein Zn-Atom nahe an ein tetrakoordiniertes O-Atom in einer oberen Hälfte gebunden, das Zn-Atom ist an ein Ga-Atom nahe an einem tetrakoordinierten O-Atom jeweils in einer oberen Hälfte und einer unteren Hälfte über drei tetrakoordinierte O-Atome in einer unteren Hälfte in Bezug auf das Zn-Atom gebunden, und das Ga-Atom ist an ein In-Atom nahe an drei tetrakoordinierten O-Atomen jeweils in einer oberen Hälfte und einer unteren Hälfte über ein tetrakoordiniertes O-Atom in einer unteren Hälfte in Bezug auf das Ga-Atom gebunden. Eine Vielzahl dieser mittleren Gruppen sind gebunden, so dass eine große Gruppe entsteht.
  • 22B stellt eine große Gruppe dar, die drei mittlere Gruppen enthält. Es ist zu bemerken, dass 22c eine Atomstruktur beim Betrachten der geschichteten Struktur in 22B aus der c-Achsen-Richtung darstellt.
  • Dabei beträgt, da elektrische Ladung eines (hexakoordinierten oder pentakoordinierten) In-Atoms, elektrische Ladung eines (tetrakoordinierten) Zn-Atoms und elektrische Ladung eines (pentakoordinierten) Ga-Atoms +3, +2 bzw. +3 beträgt, elektrische Ladung einer kleinen Gruppe, die ein In-Atom, ein Zn-Atom und ein Ga-Atom enthält, 0. Dadurch ist die elektrische Gesamtladung einer mittleren Gruppe, die eine Kombination derartiger kleiner Gruppen aufweist, stets 0.
  • Um die geschichtete Struktur des Materials auf Basis von In-Ga-Zn-O auszubilden, kann eine große Gruppe nicht nur unter Verwendung der in 22A dargestellten mittleren Gruppe ausgebildet werden, sondern auch unter Verwendung einer mittleren Gruppe, in der sich die Anordnung des In-Atoms, des Ga-Atoms und des Zn-Atoms von der in 22A unterscheidet.
  • In jedem Fall ist es, um CAAC zu gewinnen, wichtig, sechseckige Kristalle in einem Anfangsstadium der Abscheidung eines Oxid-Halbleiterfilms auszubilden und Kristallwachstum von den sechseckigen Kristallen als einem Keim aus zu bewirken. Um dies zu erreichen, beträgt eine Substrat-Erwärmungstemperatur 100°C bis 500°C, noch besser 200°C bis 400°C und noch besser 250°C bis 300°C. Des Weiteren wird der abgeschiedene Oxid-Halbleiterfilm Wärmebehandlung bei einer Temperatur über der Substrat-Erwärmungstemperatur bei der Schichtbildung unterzogen. Dadurch können Mikro-Defekte in dem Film und Defekte an der Grenzfläche der übereinander angeordneten Schichten behoben werden.
  • Es ist zu bemerken, dass die erste und die zweite kristalline Oxid-Halbleiterschicht unter Verwendung eines Oxidmaterials ausgebildet werden, das wenigstens Zn enthält, so beispielsweise ein Vier-Komponenten-Metalloxid, wie beispielsweise ein Material auf Basis von In-Sn-Ga-Zn-O, ein Drei-Komponenten-Metalloxid, wie beispielsweise ein Material auf Basis von In-Ga-Zn-O, ein Material auf Basis von In-Al-Zn-O, ein Material auf Basis von In-Sn-Zn-O, ein Material auf Basis von Sn-Ga-Zn-O, ein Material auf Basis von Al-Ga-Zn-O oder ein Material auf Basis von Sn-Al-Zn-O, ein Zwei-Komponenten-Metalloxid, wie beispielsweise ein Material auf Basis von In-Zn-O, ein Material auf Basis von Sn-Zn-O, ein Material auf Basis von Al-Zn-O oder ein Material auf Basis von Zn-Mg-O oder ein Material auf Basis von Zn-O. Des Weiteren kann ein Material auf Basis von In-Si-Ga-Zn-O, ein Material auf Basis von In-Ga-W-Zn-O oder ein Material auf Basis von In-B-Zn-O eingesetzt werden. Zusätzlich können die oben aufgeführten Materialien SiO2 enthalten. Dabei steht ein Material auf Basis von In-Ga-Zn-O für ein Oxidmaterial, das Indium (In), Gallium (Ga) und Zink (Zn) enthält, und bezüglich des Zusammensetzungsverhältnisses desselben bestehen keine Einschränkungen. Des Weiteren kann das Material auf Basis von In-Ga-Zn-O ein anderes Element als In, Ga und Zn enthalten.
  • Es kann ohne Beschränkung auf die zweischichtige Struktur, bei der die zweite kristalline Oxid-Halbleiterstruktur über der ersten kristalline Oxid-Halbleiterstruktur ausgebildet ist, eine geschichtete Struktur, die drei oder mehr Schichten enthält, ausgebildet werden, indem wiederholt ein Prozess der Schichtbildung und der Wärmebehandlung zum Ausbilden einer dritten kristallinen Oxid-Halbleiterschicht nach dem Ausbilden der zweiten kristallinen Oxid-Halbleiterschicht durchgeführt wird.
  • Danach werden die Elektroden 142a und 142b, die Gate-Isolierschicht 146, die Elektrode 148a sowie die leitende Schicht 148b ausgebildet, und so werden der Transistor 162 und der Kondensator 164 fertiggestellt (siehe 14D). Bezüglich der Materialien und Verfahren zum Ausbilden der Elektroden 142a und 142b, der Gate-Isolierschicht 146, der Elektrode 148a und der leitenden Schicht 148b kann auf Ausführungsform 2 verwiesen werden.
  • Die Oxid-Halbleiterschicht 145, die die Schichtanordnung aus den Oxid-Halbleiterschichten enthält, die mit dem oben beschriebenen Herstellungsverfahren ausgebildet werden, eignet sich zum Einsatz für den in Ausführungsform 2 beschriebenen Transistor 162.
  • Bei dem Transistor 162, bei dem die Schichtanordnung der Oxid-Halbleiterschichten der vorliegenden Ausführungsform als die Oxid-Halbleiterschicht 144 eingesetzt wird, wird kein elektrisches Feld von einer Fläche an die andere Fläche der Oxid-Halbleiterschicht angelegt, und es fließt kein Strom in der Dickenrichtung der Schichtanordnung der Oxid-Halbleiterschichten. Der Transistor hat eine Struktur, in der Strom hauptsächlich entlang der Grenzfläche der Schichtanordnung der Oxid-Halbleiterschichten fließt, und daher wird, selbst wenn der Transistor 162 mit Licht beleuchtet wird, oder selbst wenn eine BT-Belastung bzw. -Spannung auf den Transistor 162 wirkt, Beeinträchtigung der Transistor-Eigenschaften verhindert oder verringert.
  • Indem der Transistor 162 unter Verwendung einer Schichtanordnung aus einer ersten kristallinen Oxid-Halbleiterschicht und einer zweiten kristalline Oxid-Halbleiterschicht, wie der Oxid-Halbleiterschicht 145 ausgebildet wird, kann der Transistor stabile elektrische Eigenschaften und hohe Zuverlässigkeit aufweisen.
  • Die vorliegende Ausführungsform kann in einer geeigneten Kombination mit den in den anderen Ausführungsformen beschriebenen Strukturen implementiert werden.
  • Ausführungsform 4
  • In dieser Ausführungsform wird die Anwendung der in den oben bestehenden Ausführungsformen beschriebenen Speichervorrichtung bei einer Halbleitervorrichtung, wie beispielsweise einer elektronischen Vorrichtung, unter Bezugnahme auf 15A bis 15F beschrieben. In dieser Ausführungsform wird der Einsatz der oben beschriebenen Speichervorrichtung bei elektronischen Vorrichtungen bzw. Geräten, wie beispielsweise einem Computer, einem Funktelefon (auch als Mobiltelefon oder Mobiltelefongerät bezeichnet), einem tragbaren Informations-Endgerät (das eine tragbare Spielekonsole, eine Tonwiedergabe-Vorrichtung und dergleichen einschließt), einer Kamera, wie beispielsweise einer Digitalkamera oder einer digitalen Videokamera, elektronischem Papier sowie einem Fernsehgerät (auch als Fernseher oder Fernsehempfänger bezeichnet) beschrieben.
  • 15A stellt einen Notebook-PC dar, der ein Gehäuse 701, ein Gehäuse 702, einen Anzeigeabschnitt 703, eine Tastatur und dergleichen enthält. In wenigstens einem der Gehäuse 701 ist die in den oben aufgeführten Ausführungsformen beschriebene Speichervorrichtung vorhanden. Daher kann ein Notebook-PC geschaffen werden, bei dem Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, Daten über lange Zeit gespeichert werden und der Stromverbrauch ausreichend reduziert wird.
  • 15B stellt einen sogenannten PDA (Personal Digital Assistant) dar. In einem Hauptkörper 711 sind ein Anzeigeabschnitt 713, eine externe Schnittstelle 715, ein Betätigungsknopf 714 und dergleichen vorhanden. Des Weiteren sind ein Stylus 712 und dergleichen zum Betätigen des PDA vorhanden. In dem Hauptkörper 711 ist die in den oben aufgeführten Ausführungsformen beschriebene Speichervorrichtung vorhanden. Daher kann ein PDA geschaffen werden, bei dem Schreiben und Lesen mit hoher Geschwindigkeit durchgeführt werden, Daten über eine lange Zeit gespeichert werden und der Stromverbrauch ausreichend reduziert wird.
  • 15C stellt einen ebook-Reader 720 dar, der mit elektronischem Papier versehen ist und zwei Gehäuse, d. h. ein Gehäuse 721 sowie ein Gehäuse 723, enthält. Das Gehäuse 721 und das Gehäuse 723 sind mit einem Anzeigeabschnitt 725 bzw. einem Anzeigeabschnitt 727 versehen. Die Gehäuse 721 und 723 sind über einen Scharnierabschnitt 737 verbunden und können mit dem Scharnierabschnitt 737 geöffnet oder geschlossen werden. Das Gehäuse 721 ist mit einem An-/Aus-Schalter 731, einer Betätigungstaste 733, einem Lautsprecher 735 und dergleichen versehen. Wenigstens eines der Gehäuse 721 und 723 ist mit der in den oben aufgeführten Ausführungsformen beschriebenen Speichervorrichtung versehen. So kann ein ebook-Reader geschaffen werden, bei dem Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, Daten über lange Zeit gespeichert werden und der Stromverbrauch ausreichend verringert wird.
  • 15D stellt ein Mobiltelefon dar, das zwei Gehäuse, das heißt, ein Gehäuse 740 und ein Gehäuse 741, enthält. Des Weiteren können die Gehäuse 740 und 741, die in 15D aufgeklappt dargestellt sind, einander überlappen, wenn sie zusammengeschoben werden, so dass die Größe des Mobiltelefons verringert werden kann und das Mobiltelefon gut mitgeführt werden kann. Das Gehäuse 741 enthält einen Anzeigebildschirm 742, einen Lautsprecher 743, ein Mikrofon 744, eine Betätigungstaste 745, eine Zeigeeinrichtung 746, ein Kameraobjektiv 747, einen externen Verbindungsanschluss 748 und dergleichen. Das Gehäuse 740 enthält eine Solarzelle 749 zum Laden des Mobiltelefons, einen externen Speicher-Steckplatz 750 und dergleichen. Des Weiteren ist eine Antenne in das Gehäuse 741 integriert. Wenigstens eines der Gehäuse 740 und 741 ist mit der in den oben aufgeführten Ausführungsformen beschriebenen Speichervorrichtung versehen. Daher kann ein Mobiltelefon geschaffen werden, bei dem Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, Daten über lange Zeit gespeichert werden und Stromverbrauch ausreichend reduziert wird.
  • 15E stellt eine Digitalkamera dar, die einen Hauptkörper 761, einen Anzeigeabschnitt 767, einen Sucher 763, einen Betätigungsschalter 764, einen Anzeigeabschnitt 765, eine Batterie 766 und dergleichen enthält. In dem Hauptkörper 761 ist die in den oben aufgeführten Ausführungsformen beschriebene Speichervorrichtung vorhanden. Daher kann eine Digitalkamera geschaffen werden, bei der Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, Daten über lange Zeit gespeichert werden und der Stromverbrauch ausreichend verringert wird.
  • 15F stellt ein Fernsehgerät 770 dar, das ein Gehäuse 771, einen Anzeigeabschnitt 773, einen Standfuß 775 und dergleichen enthält. Das Fernsehgerät 770 kann mit einem Betätigungsschalter des Gehäuses 771 oder einer Fernbedienung 780 betätigt werden. Die in den oben aufgeführten Ausführungsformen beschriebene Speichervorrichtung ist in dem Gehäuse 771 und der Fernbedienung 780 angebracht. Daher kann ein Fernsehgerät geschaffen werden, bei dem Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, Daten über lange Zeit gespeichert werden und der Stromverbrauch ausreichend verringert wird.
  • Die Speichervorrichtung der oben aufgeführten Ausführungsformen ist, wie oben beschriebenen, in jedem der in dieser Ausführungsform beschriebenen elektronischen Geräte installiert.
  • Daher können elektronische Geräte geschaffen werden, bei denen der Stromverbrauch reduziert wird.
  • Ausführungsform 5
  • Die tatsächliche gemessene Feldeffekt-Mobilität eines Transistors mit isoliertem Gate kann aus verschiedenen Gründen niedriger sein als seine Eigenmobilität bzw. -beweglichkeit, wobei dieses Phänomen nicht nur beim Einsatz eines Oxid-Halbleiters auftritt. Einer der Gründe für die Verringerung der Mobilität ist ein Defekt im Inneren eines Halbleiters oder ein Defekt an einer Grenzfläche zwischen dem Halbleiter und einem isolierenden Film. Bei Anwendung eines Levinson-Modells kann die Feldeffekt-Mobilität unter der Voraussetzung, dass kein Defekt im Inneren des Halbleiters vorhanden ist, theoretisch berechnet werden. Bei dieser Ausführungsform wird die Feldeffekt-Mobilität eines idealen Oxid-Halbleiters ohne einen Defekt im Inneren des Halbleiters theoretisch berechnet und Berechnungsergebnisse von Eigenschaften kleiner Transistoren, die unter Verwendung eines derartigen Oxid-Halbleiters hergestellt werden, werden dargestellt.
  • Wenn angenommen wird, dass die Eigenmobilität und die gemessene Feldeffekt-Mobilität eines Halbleiters μ0 bzw. μ sind und eine Potentialschranke (beispielsweise eine Korngrenze) in dem Halbleiter vorhanden ist, kann die gemessene Feldeffekt-Mobilität mit der folgenden Gleichung ausgedrückt werden:
  • Gleichung 2
    • μ = μ0exp(– E / kT)
  • Dabei stellt E die Höhe der Potentialschranke dar, k stellt die Boltzmann-Konstante dar und T stellt die absolute Temperatur dar. Wenn angenommen wird, dass die Potentialschranke auf einen Defekt zurückzuführen ist, kann die Höhe der Potentialschranke entsprechend dem Levinson-Modell mit der folgenden Gleichung ausgedrückt werden: Gleichung 3
    Figure 00730001
  • Dabei stellt e die Elementarladung dar, N stellt die durchschnittliche Defektdichte pro Flächeneinheit in einem Kanal dar, ε stellt die Dielektrizitätskonstante des Halbleiters, n stellt die Anzahl von Trägern pro Flächeneinheit in dem Kanal dar, Cox stellt die Kapazität pro Flächeneinheit dar, Vg stellt die Gate-Spannung dar und T stellt die Dicke des Kanals dar. Wenn die Dicke der Halbleiterstruktur 30 nm oder weniger beträgt, kann davon ausgegangen werden, dass die Dicke des Kanals die gleiche ist wie die Dicke der Halbleiterschicht. Der Drain-Strom Id in einem linearen Bereich kann mit der folgenden Gleichung ausgedrückt werden: Gleichung 4
    Figure 00740001
  • Dabei stellt L die Länge des Kanals und W stellt die Breite des Kanals dar, und L sowie W betragen jeweils 10 μm. Des Weiteren stellt Vd die Drain-Spannung dar. Wenn beide Seiten der oben stehenden Gleichung durch Vg dividiert werden und dann Logarithmen beider Seiten gebildet werden, kann die folgende Gleichung ermittelt werden: Gleichung 5
    Figure 00740002
  • Die rechte Seite von Gleichung 5 ist eine Funktion von Vg. Aus der Gleichung ergibt sich, dass die Defekt-Dichte N anhand der Steigung einer Linie in einem Diagramm ermittelt werden kann, das erzeugt wird, indem tatsächliche Messwerte mit In (Id/Vg) als der Ordinate und 1/Vg als der Abszisse graphisch dargestellt werden. Das heißt, die Defekt-Dichte kann anhand der Id-Vg-Kennlinie des Transistors bewertet werden. Die Defekt-Dichte eines Oxid-Halbleiter, bei dem das Verhältnis von Indium (In), Zinn (Sn) und Zink (Zn) 1:1:1 beträgt, ist ungefähr 1 × 1012/cm2.
  • Auf Basis der auf diese Weise ermittelten Defekt-Dichte oder dergleichen kann μ0 mit Gleichung 2 und Gleichung 3 so berechnet werden, dass 120 cm2/Vs beträgt. Die gemessene Mobilität eines In-Sn-Zn-Oxids, das einen Defekt enthält, beträgt ungefähr 35 cm2/Vs. Wenn jedoch angenommen wird, dass kein Defekt im Inneren des Halbleiters und an der Grenzfläche zwischen dem Halbleiter und einem Isolierfilm vorhanden ist, ist zu erwarten, dass die Mobilität 10 des Oxid-Halbleiters 120 cm2/Vs beträgt.
  • Es ist anzumerken, dass wenn kein Defekt im Inneren eines Halbleiters vorhanden ist, Streuung an einer Grenzfläche zwischen einem Kanal und einer Gate-Isolierschicht das Transportvermögen des Transistors beeinflusst. Das, heißt, die Mobilität μ1 an einer Position, die sich in einem Abstand x zu der Grenzfläche zwischen dem Kanal und der Gate-Isolierschicht befindet, kann mit der folgenden Gleichung ausgedrückt werden. Gleichung 6
    Figure 00750001
  • Dabei stellt D das elektrische Feld in der Gate-Richtung dar und B sowie G sind Konstanten. B und G können anhand tatsächlicher Messergebnisse ermittelt werden, gemäß den oben stehenden Messergebnissen beträgt B 4,75 × 107 cm/s, und G beträgt 10 nm (die Tiefe, bis in die der Einfluss von Grenzflächen-Streuung reicht). Wenn D zunimmt (das heißt, wenn die Gate-Spannung erhöht wird), wird der zweite Term von Gleichung 6 größer, und dementsprechend wird die Mobilität μ1 verringert.
  • Ergebnisse der Berechnung der Mobilität μ2 eines Transistors, dessen Kanal einen idealen Oxid-Halbleiter ohne einen Defekt im Inneren des Halbleiters enthält, sind in 23 dargestellt. Für die Berechnung wurde die von Synopsis Inc. hergestellte Geräte-Simulations-Software Sentaurus Device verwendet, und der Bandabstand, die Elektronenaffinität, die relative Dielektrizitätskonstante sowie die Dicke des Oxid-Halbleiters wurden mit 2,8 eV, 4,7 eV, 15 bzw. 15 nm angenommen. Diese Werte wurden durch Messung eines Dünnfilms ermittelt, der mit einem Sputter-Verfahren ausgebildet wurde.
  • Des Weiteren wurde die Ablösearbeit eines Gate, einer Source und eines Drain jeweils mit 5,5 eV, 4,6 eV, bzw. 4,6 eV angenommen. Die Dicke einer Gate-Isolierschicht wurde mit 100 nm angenommen, und die relative Dielektrizitätskonstante wurde mit 4,1 angenommen. Die Länge des Kanals und die Breite des Kanals wurden mit jeweils mit 10 um angenommen, und die Drain-Spannung Vd wurde mit 0,1 V angenommen.
  • Die Mobilität hat, wie in 23 gezeigt, einen Spitzenwert von mehr als 120 cm2/Vs bei einer Gate-Spannung, die wenig mehr als 1 V beträgt und nimmt bei steigenden Gate-Spannung ab, da der Einfluss von Grenzflächen-Streuung größer wird. Es ist zu bemerken, dass, um Grenzflächen-Streuung zu reduzieren, eine Oberfläche der Halbleiterschicht vorzugsweise auf der Atom-Ebene flach ist (Atomlagen-Planheit).
  • Berechnungsergebnisse für Eigenschaften bzw. Kennlinien kleiner Transistoren, die unter Verwendung eines Oxid-Halbleiters mit einer derartigen Mobilität hergestellt werden, sind in 24A bis 24C, 25A bis 25C sowie 26A bis 26C dargestellt. 27A und 27B stellen Querschnittsstrukturen der für die Berechnung verwendeten Transistoren dar. Die in 27A und 27B dargestellten Transistoren enthalten jeweils einen Halbleiterbereich 8103a sowie einen Halbleiterbereich 8103c, die n+-Leitfähigkeit in einer Oxid-Halbleiterschicht haben. Der spezifische Widerstand des Halbleiterbereiches 8103a und des Halbleiterbereiches 8103c beträgt 2 × 10–3 Ωcm.
  • Der in 27A dargestellte Transistor ist über einer Basis-Isolierschicht 8101 sowie einem eingebetteten Transistor 8102 ausgebildet, der in der Basis-Isolierschicht 8101 eingebettet ist und aus Aluminiumoxid besteht. Der Transistor enthält den Halbleiterbereich 8103a, den Halbleiterbereich 8103c, einen intrinsischen Halbleiterbereich 8103b, der als Kanalausbildungs-Bereich zwischen ihnen dient, und ein Gate 8105.
  • Eine Gate-Isolierschicht 8104 ist zwischen dem Gate 8105 und dem Halbleiterbereich 8103b ausgebildet. Des Weiteren sind ein Seitenwand-Isolator 8106a sowie ein Seitenwand-Isolator 8106b an beiden Seitenflächen des Gate 8105 ausgebildet, und ein Isolator 8107 ist über dem Gate 8105 ausgebildet, um einen Kurzschluss zwischen dem Gate 8105 und anderer Verdrahtung zu verhindern. Der Seitenwand-Isolator hat eine Breite von 5 nm. Eine Source 8108a und ein Drain 8108b sind in Kontakt mit dem Halbleiterbereiches 8103a bzw. dem Halbleiterbereiches 8103c vorhanden. Es ist zu bemerken, dass die Kanalbreite dieses Transistors 40 nm beträgt.
  • Der Transistor in 27B ist insofern der gleiche wie der Transistor in 27A, als er über der Basis-Isolierschicht 8101 und dem aus Aluminiumoxid bestehenden eingebetteten Isolator 8102 ausgebildet ist und er den Halbleiterbereich 8103a und den Halbleiterbereich 8103c, den eigenleitenden Halbleiterbereich 8103b, der zwischen ihnen vorhanden ist, das Gate 8105 mit einer Breite von 33 nm, die Gate-Isolierschicht 8104, den Seitenwand-Isolator 8106a, den Seitenwand-Isolator 8106b, den Isolator 8107, die Source 8108a sowie den Drain 8108b enthält.
  • Der in 27B dargestellte Transistor unterscheidet sich von dem in 27A dargestellten Transistor hinsichtlich des Leitfähigkeitstyps der Halbleiterbereiche unter dem Seitenwand-Isolator 8106a und dem Seitenwand-Isolator 8106b. Bei dem in 27A dargestellten Transistor sind die Halbleiterbereiche unter dem Seitenwand-Isolator 8106a und dem Seitenwand-Isolator 8106b Teil des Halbleiterbereiches 8103a mit n+-Leitfähigkeit, sowie Teil des Halbleiterbereiches 8103c mit n+-Leitfähigkeit, während bei dem in 27B dargestellten Transistor die Halbleiterbereiche unter dem Seitenwand-Isolator 8106a und dem Seitenwand-Isolator 8106b Teil des eigenleitenden Halbleiterbereiches 8103b sind. Das heißt, in der Halbleiterstruktur in 27B ist ein Bereich mit einer Breite Loff vorhanden, der sich weder mit dem Halbleiterbereich 8103a (dem Halbleiterbereich 8103c) noch dem Gate 8105 überlappt. Dieser Bereich wird als ein Offset-Bereich bezeichnet und die Breite Loff wird als eine Offset-Länge bezeichnet. Die Offset-Länge entspricht, wie aus der Zeichnung ersichtlich ist, der Breite des Seitenwand-Isolators 8106a (des Seitenwand-Isolators 8106b).
  • Die anderen bei der Berechnung verwendeten Parameter sind oben beschrieben. Für die Berechnung wurde von Synopsis Inc. hergestellte Gerätesimulations-Software Sentaurus Device verwendet. 24A bis 24C zeigen die Abhängigkeit des Drain-Stroms (Id, eine durchgehende Linie) und der Mobilität (μ, eine gepunktete Linie) des Transistors mit dem in 27A dargestellten Aufbau von der Gate-Spannung (Vg: eine Potentialdifferenz zwischen dem Gate und der Source). Der Drain-Stroms Id wird mittels Berechnung in der Annahme ermittelt, dass die Drain-Spannung (eine Potentialdifferenz zwischen dem Drain und der Source) +1 V beträgt, und die Mobilität wird durch Berechnung in der Annahme ermittelt, dass die Drain-Spannung +0,1 V beträgt.
  • 24A zeigt die Abhängigkeit des Transistors von der Gate-Spannung in dem Fall, in dem die Dicke der Gate-Isolierschicht 15 nm beträgt, 24B zeigt die des Transistors in dem Fall, in dem die Dicke der Gate-Isolierschicht 10 nm beträgt, und 24C zeigt die des Transistors in dem Fall, in dem die Dicke der Gate-Isolierschicht 5 nm beträgt. Da die Gate-Isolierschicht dünner ist, wird der Drain-Strom Id (Sperrstrom) insbesondere in einem Aus-Zustand erheblich verringert. Im Unterschied dazu gibt es keine wahrnehmbare Änderung des Spitzenwertes der Mobilität μ und des Drain-Strom Id in einem An-Zustand (Durchlassstrom). Die Diagramme zeigen, dass der Drain-Strom Id 10 μA, die für eine Speicherzelle und dergleichen erforderlich sind, bei einer Gate-Spannung von ungefähr 1 V übersteigt.
  • 25A bis 25C zeigen die Abhängigkeit des Drain-Stroms Id (eine durchgehende Linie) und der Mobilität μ (eine gepunktete Linie) des Transistors mit dem in 27B dargestellten Aufbau, bei dem die Offset-Länge Loff 5 nm beträgt, von der Gate-Spannung. Der Drain-Strom Id wird mittels Berechnung in der Annahme ermittelt, dass die Drain-Spannung +1 V beträgt, und die Mobilität μ wird mittels Berechnung in der Annahme ermittelt, dass die Drain-Spannung +0,1 V beträgt. 25A zeigt die Abhängigkeit des Transistors von der Gate-Spannung in dem Fall, in dem die Dicke der Gate-Isolierschicht 15 nm beträgt, 25B zeigt die des Transistors in dem Fall, in dem die Dicke der Gate-Isolierschicht 10 nm beträgt und 25C zeigt die des Transistors in dem Fall, in dem die Dicke der Gate-Isolierschicht 5 nm beträgt.
  • Des Weiteren zeigen 26A bis 26C die Abhängigkeit des Drain-Stroms Id (durchgehende Linie) und der Mobilität μ (gepunktete Linie) des Transistors mit dem Aufbau in 27B, bei dem die Offset-Länge Loff 15 nm beträgt, von der Gate-Spannung. Der Drain-Strom Id wird mittels Berechnung in der Annahme ermittelt, dass die Drain-Spannung +1 V beträgt, und die Mobilität μ wird mittels Berechnung in der Annahme ermittelt, dass die Drain-Spannung +0,1 V beträgt. 26A zeigt die Abhängigkeit des Transistors von der Gate-Spannung in dem Fall, in dem die Dicke der Gate-Isolierschicht 15 nm beträgt, 26B zeigt die des Transistors in dem Fall, in dem die Dicke der Gate-Isolierschicht 10 nm beträgt und 26C zeigt die des Transistors in dem Fall, in dem die Dicke der Gate-Isolierschicht 5 nm beträgt.
  • Bei beiden Strukturen wird, wenn die Gate-Isolierschicht dünner ist, der Sperrstrom erheblich verringert, während keine nennenswerte Änderung des Spitzenwertes der Mobilität μ und des Durchlassstroms auftritt.
  • Es ist zu bemerken, dass der Spitzenwert der Mobilität μ in 24A bis 24C ungefähr 80 cm2/Vs, in 25A bis 25C ungefähr 60 cm2/Vs beträgt und in 26A bis 26C ungefähr 40 cm2/Vs beträgt, so dass der Spitzenwert der Mobilität μ abnimmt, wenn die Offset-Länge zunimmt. Des Weiteren gilt Gleiches für den Sperrstrom. Der Durchlassstrom verringert sich auch, wenn die Offset-Länge Loff zunimmt, jedoch ist die Verringerung des Durchlassstroms erheblich sanfter als die Abnahme des Sperrstroms. Des Weiteren zeigen die Diagramme, dass in beiden Strukturen der Drain-Strom 10 μA, die in einer Speicherzelle und dergleichen erforderlich sind, bei einer Gate-Spannung von ungefähr 1 V übersteigt.
  • Die vorliegende Ausführungsform kann implementiert werden, indem sie in geeigneter Weise mit beliebigen der oben beschriebenen Ausführungsformen kombiniert wird.
  • Ausführungsform 6
  • Ein Transistor, bei dem ein Oxid-Halbleiter, der In, Sn und Zn als Hauptbestandteile enthält, als ein Kanalausbildungs-Bereich dient, kann vorteilhafte Eigenschaften aufweisen, wenn der Oxid-Halbleiter abgeschieden wird und dabei ein Substrat erhitzt wird oder Wärmebehandlung nach Ausbilden eines Oxid-Halbleiterfilms durchgeführt wird. Es ist zu bemerken, dass eine Hauptkomponente ein Element ist, das in einer Verbindung zur 5 Atomprozent und mehr enthalten ist. In dieser Ausführungsform wird unter Bezugnahme auf 28A bis 28C, 29A und 29B, 30A und 30B, 31, 32, 33 und 34A und 34C der Fall beschrieben, in dem die Feldeffekt-Mobilität des Transistors verbessert wird, indem das Substrat nach Ausbilden des Oxid-Halbleiterfilms gezielt erhitzt wird.
  • Indem das Substrat nach Ausbilden des Oxid-Halbleiterfilms, der In, Sn und Zn als Hauptbestandteile enthält, gezielt erhitzt bzw. erwärmt wird, kann die Feldeffekt-Mobilität des Transistors verbessert werden. Des Weiteren kann die Schwellenspannung des Transistors positiv verschoben werden, so dass sich der Transistor selbstsperrend verhält.
  • Als ein Beispiel zeigen 28A bis 28C jeweils eine Kennlinie eines Transistors, bei dem ein Oxid-Halbleiterfilm, der In, Sn und Zn als Hauptbestandteile enthält, und der eine Kanallänge L von 3 μm sowie eine Kanalbreite W von 10 μm hat, und ein Gate-Isolierfilm mit einer Dicke von 100 nm eingesetzt werden. Es ist zu bemerken, das Vd auf 10 V eingestellt wurde.
  • 28A zeigt Kennlinien eines Transistors, dessen Oxid-Halbleiterfilm, der In, Sn und Zn als Hauptbestandteile enthält, mittels eines Sputter-Verfahrens ausgebildet wurde, ohne ein Substrat gezielt zu erhitzen. Die Feldeffekt-Mobilität des Transistors beträgt 18,8 cm2/Vs. Wenn hingegen der Oxid-Halbleiterfilm, der In, Sn und Zn als Hauptbestandteile enthält, ausgebildet wird und dabei das Substrat gezielt erhitzt wird, kann die Feldeffekt-Mobilität verbessert werden. 28B zeigt Kennlinien eines Transistors, dessen Oxid-Halbleiterfilm, der In, Sn und Zn als Hauptbestandteile enthält, ausgebildet wurde, während ein Substrat auf 200°C erhitzt wurde. Die Feldeffekt-Mobilität des Transistors beträgt 32,2 cm2/Vs.
  • Die Feldeffekt-Mobilität kann weiter verbessert werden, indem Wärmebehandlung nach Ausbildung des Oxid-Halbleiterfilms durchgeführt wurde, der In, Sn und Zn als Hauptbestandteile enthält. 28C zeigt Kennlinien eines Transistors, dessen Oxid-Halbleiterfilm, der In, Sn und Zn als Hauptbestandteile enthält, durch Sputtern bei 200°C ausgebildet und dann Wärmebehandlung bei 650°C unterzogen wurde. Die Feldeffekt-Mobilität des Transistors beträgt 34,5 cm2/Vs.
  • Es wird davon ausgegangen, dass das gezielte Erhitzen des Substrats einen Effekt dahingehend hat, dass in den Oxid-Halbleiterfilm beim Ausbilden mittels Sputtern gelangte Feuchtigkeit verringert wird. Des Weiteren ermöglicht die Wärmebehandlung nach der Schichtbildung Freisetzung und Entfernung von Wasserstoff, einer Hydroxyl-Gruppe oder Feuchtigkeit aus dem Oxid-Halbleiterfilm. Auf diese Weise kann die Feldeffekt-Mobilität verbessert werden. Es wird angenommen, dass die Verbesserung der Feldeffekt-Mobilität nicht nur durch Entfernung von Verunreinigungen mittels Dehydratation oder Dehydrogenierung erzielt wird, sondern auch durch Verringerung des Atomabstandes aufgrund einer Zunahme der Dichte. Der Oxid-Halbleiter kann kristallisiert werden, indem er durch das Entfernen von Verunreinigungen aus dem Oxid-Halbleiter gereinigt wird. Wenn ein derartiger gereinigter Nicht-Einkristall-Oxid-Halbleiter eingesetzt wird, ist idealerweise zu erwarten, dass eine Feldeffekt-Mobilität erzielt wird, die 100 cm2/Vs übersteigt.
  • Der Oxid-Halbleiter, der In, Sn und Zn als Hauptbestandteile enthält, kann kristallisiert werden, indem Sauerstoffionen in den Oxid-Halbleiter implantiert werden, Wasserstoff, eine Hydroxyl-Gruppe oder Feuchtigkeit, die in dem Oxid-Halbleiter enthalten sind, durch Wärmebehandlung freigesetzt werden, und der Oxid-Halbleiter mittels der Wärmebehandlung oder mittels einer später ausgeführten Wärmebehandlung kristallisiert wird. Durch diese Kristallisationsbehandlung bzw. Re-Kristallisationsbehandlung kann ein Nicht-Einkristall-Oxid-Halbleiter mit vorteilhafter Kristallinität gewonnen werden.
  • Das gezielte Erhitzen des Substrats bei der Schichtbildung und/oder die Wärmebehandlung nach der Schichtbildung tragen/trägt nicht nur dazu bei, die Feldeffekt-Mobilität zu verbessern, sondern auch dazu, den Transistor selbstsperrend zu machen. Bei einem Transistor, bei dem ein Oxid-Halbleiterfilm, der In, Sn und Zn als Hauptkomponenten enthält, und der ausgebildet wird, ohne ein Substrat gezielt zu erhitzen, als ein Kanalausbildungs-Bereich eingesetzt wird, neigt die Schwellenspannung zu Negativ-Verschiebung. Wenn jedoch der Oxid-Halbleiterfilm eingesetzt wird, der bei gleichzeitigem gezieltem Erhitzen des Substrats ausgebildet wird, kann das Problem der Negativ-Verschiebung der Schwellenspannung gelöst werden. Das heißt, die Schwellenspannung wird so verschoben, dass sich der Transistor selbstsperrend verhält, wobei diese Tendenz durch einen Vergleich zwischen 28A und 28B bestätigt werden kann.
  • Es ist zu bemerken, dass die Schwellenspannung auch gesteuert werden kann, indem das Verhältnis von In, Sn und Zn geändert wird, das heißt, wenn das Zusammensetzungsverhältnis von In, Sn und Zn 2:1:3 beträgt, ist zu erwarten, dass ein selbstsperrender Transistor ausgebildet wird. Des Weiteren kann ein Oxid-Halbleiterfilm mit hoher Kristallinität gewonnen werden, indem das Zusammensetzungsverhältnis eines Target wie folgt eingestellt wird: In:Sn:Zn = 2:1:3.
  • Die Temperatur beim gezielten Erhitzen des Substrats bzw. die Temperatur der Wärmebehandlung beträgt 150°C oder mehr, vorzugsweise 200°C oder mehr und noch besser 500°C oder mehr. Wenn die Schichtbildung bzw. die Wärmebehandlung bei hoher Temperatur durchgeführt wird, kann der Transistor selbstsperrend sein.
  • Wenn das Substrat bei Schichtbildung gezielt erhitzt wird und/oder Wärmebehandlung nach der Schichtbildung durchgeführt wird, kann die Stabilität gegenüber Belastung durch Gate-Vorspannung, das heißt, den sogenannten Gate-Bias-Stress, verbessert werden. Wenn beispielsweise eine Gate-Vorspannung eine Stunde lang bei 2 MV/cm und 150°C angelegt wird, kann Drift der Schwellenspannung weniger als ±1,5 V, vorzugsweise weniger als ±1,0 V betragen.
  • Ein sogenannter BT-Test wurde an zwei Transistoren durchgeführt, dem Muster 1, bei dem keine Wärmebehandlung nach Ausbildung eines Oxid-Halbleiterfilms durchgeführt wurde, und dem Muster 2, bei dem Wärmebehandlung bei 650°C nach Ausbildung eines Oxid-Halbleiterfilms durchgeführt wurde.
  • Zunächst wurden Vg-Id-Kennlinien der Transistoren bei einer Substrat-Temperatur von 25°C und Vds von 10 V gemessen. Es ist zu bemerken, dass Vds eine Drain-Spannung (eine Potentialdifferenz zwischen einem Drain und einer Source) ist. Dann wurde die Substrat-Temperatur auf 150°C eingestellt, und Vds wurde auf 0,1 V eingestellt. Anschließend wurde Vg mit einem Wert von 20 V angelegt, so dass eine an Gate-Isolierfilme angelegte elektrische Feldstärke 2 MV/cm betrug, und dieser Zustand wurde über eine Stunde aufrechterhalten. Anschließend wurde Vg auf 0 V eingestellt. Dann wurden Vg-Id-Kennlinien der Transistoren bei einer Substrat-Temperatur von 25°C und Vds von 10 V gemessen. Dieser Prozess wird als positiver BT-Test bezeichnet.
  • Auf ähnliche Weise wurden zunächst Vg-Id-Kennlinien der Transistoren bei einer Substrat-Temperatur von 25°C und Vds von 10 V gemessen. Dann wurde die Substrat-Temperatur auf 150°C eingestellt und Vds wurde auf 0,1 V eingestellt. Anschließend wurde Vg mit einem Wert von –20 V angelegt, so dass eine an den Gate-Isolierfilmen anliegende elektrische Feldstärke –2 MV/cm betrug, und dieser Zustand wurde über eine Stunde aufrechterhalten. Danach wurde Vg auf 0 V eingestellt. Anschließend wurden Vg-Id-Kennlinien der Transistoren bei einer Substrat-Temperatur von 25°C und Vds von 10 V gemessen. Dieser Prozess wird als negativer BT-Test bezeichnet.
  • 29A und 29B zeigen ein Ergebnis des positiven BT-Tests von Muster 1 bzw. ein Ergebnis des negativen BT-Tests von Muster 1. 30A und 30B zeigen ein Ergebnis des positiven BT-Tests von Muster 2 bzw. ein Ergebnis des negativen BT-Tests von Muster 2.
  • Das Maß der Verschiebung der Schwellenspannung von Muster 1 aufgrund des positiven BT-Tests und das aufgrund des negativen BT-Tests betrugen 1,80 V bzw. –0,4 V. Das Maß der Verschiebung der Schwellenspannung von Muster 2 aufgrund des positiven BT-Tests und das aufgrund des negativen BT-Tests betrugen 0,70 V bzw. 0,76 V. Es wird nachgewiesen, dass bei Muster 1 und Muster 2 das Maß der Verschiebung der Schwellenspannung vor und nach den BT-Tests jeweils gering ist und die Zuverlässigkeit hoch ist.
  • Die Wärmebehandlung kann in einer Sauerstoff-Atmosphäre durchgeführt werden, als Alternative dazu kann die Wärmebehandlung zuerst in einer Atmosphäre aus Stickstoff oder einem Inert-Gas oder unter Unterdruck durchgeführt werden und dann in einer Atmosphäre, die Sauerstoff enthält. Dem Oxid-Halbleiter wird nach Dehydratation oder Dehydrogenierung Sauerstoff zugeführt, so dass ein Effekt der Wärmebehandlung weiter erhöht werden kann. Als ein Verfahren zum Zuführen von Sauerstoff nach Dehydratation oder Dehydrogenierung kann ein Verfahren eingesetzt werden, bei dem Sauerstoffionen durch ein elektrisches Feld beschleunigt und in den Oxid-Halbleiterfilm implantiert werden.
  • Ein Defekt aufgrund von Sauerstoffmangel tritt bei dem Oxid-Halbleiter oder an einer Grenzfläche zwischen dem Oxid-Halbleiter und einem mit dem Oxid-Halbleiter in Kontakt befindlichen Film leicht auf, jedoch kann, wenn überschüssiger Sauerstoff aufgrund der Wärmebehandlung in dem Oxid-Halbleiter enthalten ist, Sauerstoffmangel, der konstant auftritt, durch überschüssigen Sauerstoff kompensiert werden. Der überschüssige Sauerstoff ist Sauerstoff, der hauptsächlich zwischen Kristallgittern vorhanden ist. Wenn die Konzentration von überschüssigem Sauerstoff auf 1 × 1016/cm3 oder darüber und 2 × 1020/cm3 oder darunter eingestellt wird, kann zusätzlicher Sauerstoff in dem Oxid-Halbleiter enthalten sein, ohne dass es zu Kristallverformung oder dergleichen kommt.
  • Wenn Wärmebehandlung so durchgeführt wird, dass wenigstens ein Teil des Oxid-Halbleiters Kristall enthält, kann ein stabilerer Oxid-Halbleiterfilm hergestellt werden. Wenn beispielsweise ein Oxid-Halbleiterfilm, der ausgebildet wird, indem unter Verwendung eines Target gesputtert wird, das ein Zusammensetzungsverhältnis In:Sn:Zn = 1:1:1 hat, ohne dass ein Substrat gezielt erhitzt wird, mittels Röntgenstrahl-Beugung (XRD) analysiert wird, erscheint ein sogenanntes Halo-Muster. Der ausgebildete Oxid-Halbleiterfilm kann kristallisiert werden, indem er Wärmebehandlung unterzogen wird. Die Temperatur der Wärmebehandlung kann in geeigneter Weise eingestellt werden, das heißt, wenn die Wärmebehandlung beispielsweise bei 650°C durchgeführt wird, kann eine klare Beugungsspitze in einer Röntgenstrahl-Beugungsanalyse verzeichnet werden.
  • Es wurde eine XRD-Analyse eines In-Sn-Zn-O-Films durchgeführt. Die XRD-Analyse wurde unter Verwendung eines von Bruker AXS hergestellten Röntgen-Diffraktometers D8 ADVANCE durchgeführt, und eine Messung wurde mittels eines sogenannten Out-of-Plane-Verfahrens durchgeführt.
  • Muster A und Muster B wurden gefertigt, und die XRD-Analyse an ihnen durchgeführt. Ein Verfahren zum Herstellen von Muster A und Muster B wird im Folgenden beschrieben.
  • Ein In-Sn-Zn-O-Film mit einer Dicke von 100 nm wurde über einem Quartz-Substrat ausgebildet, das einer Dehydrogenierungs-Behandlung unterzogen worden war.
  • Der In-Sn-Zn-O-Film wurde mit einer Sputter-Vorrichtung mit einer Leistung von 100 W (Gleichstrom) in einer Sauerstoff-Atmosphäre ausgebildet. Ein In-Sn-Zn-O-Target mit einem Atomverhältnis In:Sn:Zn = 1:1:1 wurde als ein Target eingesetzt. Es ist zu bemerken, dass die Substrat-Erhitzungstemperatur auf 200°C eingestellt wurde. Ein auf diese Weise hergestelltes Muster wurde als Muster A verwendet.
  • Dann wurde ein mit einem ähnlichen Verfahren wie bei Muster A hergestelltes Muster Wärmebehandlung bei 650°C unterzogen. Als die Wärmebehandlung wurde zunächst Wärmebehandlung in einer Stickstoff-Atmosphäre über eine Stunde lang durchgeführt, und des Weiteren wurde Wärmebehandlung in einer Sauerstoff-Atmosphäre eine Stunde lang durchgeführt, ohne die Temperatur zu verringern. Ein auf diese Weise hergestelltes Muster wurde als Muster B verwendet.
  • 31 zeigt XRD-Spektren von Muster A und Muster B. Bei Muster A wurde keine durch Kristall verursachte Spitze beobachtet, während bei Muster B durch Kristall verursachte Spitzen verzeichnet wurde, wenn 2θ ungefähr 35° sowie 37° bis 38° betrug.
  • Das Erhitzen des Substrats sowie die Wärmebehandlung haben den Effekt, dass verhindert wird, dass Wasserstoff und eine Hydroxyl-Gruppe, die unvorteilhafte Verunreinigungen für einen Oxid-Halbleiter darstellen, in den Film eingeschlossen werden, bzw. den Effekt, dass Wasserstoff und eine Hydroxyl-Gruppe aus dem Film entfernt werden. Das heißt, ein Oxid-Halbleiter kann gereinigt werden, indem Wasserstoff, der als ein Donator-Fremdstoff dient, aus dem Oxid-Halbleiter entfernt wird, so dass ein selbstsperrender Transistor gewonnen werden kann. Die Reinigung eines Oxid-Halbleiters ermöglicht es, dass der Sperrstrom des Transistors 1 aA/μm oder weniger beträgt. Die Einheit des Sperrstroms dient hier dazu, Strom pro Mikrometer einer Kanalbreite anzuzeigen.
  • 32 zeigt eine Beziehung zwischen dem Sperrstrom eines Transistors und dem Kehrwert der Substrat-Temperatur (Absoluttemperatur) T bei der Messung. Der Einfachheit halber stellt die horizontale Achse hier einen Wert (1000/T) dar, der ermittelt wird, indem ein Kehrwert einer Substrat-Temperatur bei der Messung mit 1000 multipliziert wird.
  • Das heißt, der Sperrstrom kann, wie in 32 gezeigt, 1 aA/μm (1 × 1018 A/μm) oder weniger, 100 zA/μm (110 × 1019 A/μm) oder weniger sowie 1 zA/μm (1 × 1021 A/μm) oder weniger betragen, wenn die Substrat-Temperatur bei 125°C, 85°C bzw. Raumtemperatur (27°C) liegt. Vorzugsweise kann der Sperrstrom bei 125°C, 85°C bzw. Raumtemperatur 0,1 aA/μm (1 × 10–19 A/μm) oder weniger, 10 zA/μm (1 × 1020 A/μm) oder weniger sowie 0,1 zA/μm (1 × 1022 A/μm) oder weniger betragen. Die oben aufgeführten Werte des Sperrstroms sind eindeutig erheblich niedriger als die des Transistors, bei es Si als ein Halbleiterfilm eingesetzt wird.
  • Es ist zu bemerken, dass, um zu verhindern, dass Wasserstoff und Feuchtigkeit in den Oxid-Halbleiterfilm bei der Ausbildung desselben eingeschlossen werden, vorzugsweise die Reinheit eines Sputter-Gases verbessert wird, indem Eindringen von außerhalb einer Beschichtungskammer und Entgasung durch eine Innenwand der Beschichtungskammer hindurch verhindert werden. Zum Beispiel wird vorzugsweise ein Gas mit einem Taupunkt von –70°C oder darunter als das Sputter-Gas eingesetzt, um zu verhindern, dass Feuchtigkeit in den Film eingeschlossen wird. Des Weiteren wird vorzugsweise ein Gas eingesetzt, das gereinigt ist, so dass es keine Verunreinigungen, wie beispielsweise Wasserstoff und Feuchtigkeit, enthält. Obwohl es möglich ist, Feuchtigkeit aus einem Film eines Oxid-Halbleiters, der In, Sn und Zn als Hauptbestandteile enthält, mittels Wärmebehandlung zu entfernen, wird vorzugsweise ein Film ausgebildet, der ursprünglich keine Feuchtigkeit enthält, da Feuchtigkeit aus dem Oxid-Halbleiter, der In, Sn und Zn als Hauptbestandteile enthält, bei höheren Temperatur freigesetzt wird als aus einem Oxid-Halbleiter, der In, Sn und Zn als Hauptbestandteile enthält.
  • Die Beziehung zwischen der Substrat-Temperatur und elektrischen Eigenschaften eines Transistors, der unter Verwendung von Muster B ausgebildet wird, bei dem Wärmebehandlung bei 650°C nach Ausbildung des Oxid-Halbleiterfilms durchgeführt wurde, wurde bewertet.
  • Der für die Messung verwendete Transistor hat eine Kanallänge L von 3 μm, eine Kanalbreite W von 10 μm, Lov von 0 μm und dW von 0 μm. Es ist zu bemerken, dass Vds auf 10 V eingestellt wurde. Es ist zu bemerken, dass die Substrat-Temperatur –40°C, –25°C, 25°C, 75°C, 125°C sowie 150°C betrug. Dabei wird bei einem Transistor die Breite eines Abschnitts, in dem sich eine Gate-Elektrode mit einer eines Paar von Elektroden überlappt, mit Lov bezeichnet, und die Breite eines Abschnitts der paarigen Elektroden, der sich nicht mit einem Oxid-Halbleiterfilm überlappt, wird mit dW bezeichnet.
  • 33 zeigt die Abhängigkeit von Id (eine durchgehende Linie) und einer Feldeffekt-Mobilität (eine gepunktete Linie) von Vg. 34A zeigt eine Beziehung zwischen der Substrat-Temperatur und der Schwellenspannung, und 34B zeigt eine Beziehung zwischen der Substrat-Temperatur und der Feldeffekt-Mobilität.
  • Aus 34A ist ersichtlich, dass die Schwellenspannung sinkt, wenn die Substrat-Temperatur steigt. Es ist zu bemerken, dass die Schwellenspannung von –40°C bis 150°C von 1,09 V auf –0,23 V sinkt.
  • Aus 34B ist ersichtlich, dass die Feldeffekt-Mobilität abnimmt, wenn die Substrat-Temperatur steigt. Es ist zu bemerken, dass die Feldeffekt-Mobilität in dem Bereich von –40°C bis 150°C von 36 cm2/Vs auf 32 cm2/Vs abnimmt. Das heißt, es ist ersichtlich, dass die Änderung elektrischer Eigenschaften in dem oben aufgeführten Temperaturbereich gering ist.
  • Bei einem Transistor, bei dem ein derartiger Oxid-Halbleiter, der In, Sn und Zn als Hauptbestandteile enthält, als ein Kanalausbildungs-Bereich eingesetzt wird, kann eine Feldeffekt-Mobilität von 30 cm2/Vs oder darüber, vorzugsweise 40 cm2/Vs oder darüber, des Weiteren vorzugsweise 60 cm2/Vs oder darüber erzielt werden, wobei der Sperrstrom auf 1 aA/μm oder darunter gehalten wird, wodurch ein Durchlassstrom erzielt wird, der für einen hohen Integrationsgrad (LSI) erforderlich ist. Beispielsweise kann bei einem FET, bei dem für L/W 33 nm/40 nm gilt, ein Durchlassstrom von 12 μA oder darüber fließen, wenn die Gate-Spannung 2,7 V und die Drain-Spannung 1,0 V beträgt. Des Weiteren können ausreichende elektrische Eigenschaften in einem Temperaturbereich gewährleistet werden, der für Funktion eines Transistors erforderlich ist. Mit diesen Eigenschaften kann eine integrierte Schaltung mit einer neuartigen Funktion realisiert werden, ohne die Betriebsgeschwindigkeit zu verringern, selbst wenn ein Transistor, der einen Oxid-Halbleiter enthält, ebenfalls in einer integrierten Schaltung vorhanden ist, die unter Verwendung eines Si-Halbleiters ausgebildet wird.
  • Indem ein Substrat während des Abscheidens eines Oxid-Halbleiters, der In, Sn und Zn als Hauptbestandteile enthält, wie oben beschrieben, gezielt erhitzt wird und/oder indem Wärmebehandlung nach dem Abscheiden durchgeführt wird, können Eigenschaften eines Transistors verbessert werden.
  • Die vorliegende Ausführungsform kann implementiert werden, indem sie in geeigneter Weise mit den oben beschriebenen Ausführungsform kombiniert wird.
  • Beispiel 1
  • Bei diesem Beispiel wird ein Beispiel eines Transistors, bei dem ein In-Sn-Zn-O-Film als ein Oxid-Halbleiterfilm eingesetzt. wird, unter Bezugnahme auf 35A und 35B und dergleichen beschrieben.
  • 35A und 35B sind eine Draufsicht und eine Schnittansicht eines koplanaren Transistors, der einen sogenannten Top-Gate-Top-Contact-Aufbau hat. 35A ist eine Draufsicht auf den Transistor. 35B stellt einen Schnitt A-B entlang der Strich-Punkt-Linie A-B in 35A dar.
  • Der in 35B dargestellte Transistor enthält ein Substrat 1101, eine Basis-Isolierschicht 1102, die über dem Substrat 1101 vorhanden ist, einen schützenden Isolierfilm 1104, der am Rand der Basis-Isolierschicht 1102 vorhanden ist, einen Oxid-Halbleiterfilm 1106, der über der Basis-Isolierschicht 1102 und dem schützenden Isolierfilm 1104 vorhanden ist und einen Bereich 1106a mit hohem Widerstand sowie Bereiche 1106b mit niedrigem Widerstand enthält, einen Gate-Isolierfilm 1108, der über dem Oxid-Halbleiterfilm 1106 vorhanden ist, eine Gate-Elektrode 1110, die sich mit dem Oxid-Halbleiterfilm 1106 überlappt, wobei der Gate-Isolierfilm 1108 zwischen ihnen vorhanden ist, einen Seitenwand-Isolierfilm 1112, der in Kontakt mit einer Seitenfläche der Gate-Elektrode 1110 ist, ein Paar Elektroden 1114, die wenigstens mit den Bereichen 1106b mit niedrigem Widerstand in Kontakt sind, einen Zwischenschicht-Isolierfilm 1116, der so vorhanden ist, dass er wenigstens den Oxid-Halbleiterfilm 1106, die Gate-Elektrode 1110 sowie die paarigen Elektroden 1114 abdeckt, und eine Verdrahtung 1118, die so vorhanden ist, dass sie über eine in dem Zwischenschicht-Isolierfilm ausgebildete Öffnung elektrisch mit wenigstens einer des Paar von Elektroden 1114 verbunden ist.
  • Es kann, obwohl nicht dargestellt, ein schützender Film vorhanden sein, der den Zwischenschicht-Isolierfilm 1116 und die Verdrahtungen 1118 abdeckt. Mit dem schützenden Film kann ein geringes Maß an Leckstrom, das durch Oberflächenleitung des Zwischenschicht-Isolierfilms 1116 erzeugt wird, reduziert werden, und so kann der Sperrstrom des Transistors verringert werden.
  • Dieses Beispiel kann implementiert werden, indem es in geeigneter Weise mit beliebigen der oben beschriebenen Ausführungsformen kombiniert wird.
  • Beispiel 2
  • Bei diesem Beispiel wird ein weiteres Beispiel eines Transistors beschrieben, bei dem ein In-Sn-Zn-O-Film als ein Oxid-Halbleiterfilm eingesetzt wird.
  • 36A und 36B sind eine Draufsicht und eine Schnittansicht, die eine Struktur eines bei diesem Beispiel hergestellten Transistors darstellen. 36A ist die Draufsicht auf den Transistor. 36B ist eine Schnittansicht entlang Strich-Punkt-Linie A-B in 36A.
  • Der in 36B dargestellte Transistor enthält ein Substrat 600, eine Basis-Isolierschicht 602, die über dem Substrat 600 vorhanden ist, einen Oxid-Halbleiterfilm 060, der über der Basis-Isolierschicht 602 vorhanden, ist, ein Paar Elektroden 6014, die in Kontakt mit dem Oxid-Halbleiterfilm 606 sind, einen Gate-Isolierfilm 608, der über dem Oxid-Halbleiterfilm 606 und den paarigen Elektroden 614 vorhanden ist, eine Gate-Elektrode 610, die sich mit dem Oxid-Halbleiterfilm 606 überlappt, wobei der Gate-Isolierfilm 608 zwischen ihnen angeordnet ist, einen Zwischenschicht-Isolierfilm 616, der den Gate-Isolierfilm 608 und die Gate-Elektrode 610 abdeckt, Verdrahtungen 618, die mit den paarigen Elektroden 614 über in dem Gatelsolierfilm 608 und dem Zwischenschicht-Isolierfilm 616 ausgebildete Öffnungen elektrisch verbunden sind, und einen schützenden Film 620, der so vorhanden ist, dass er den Zwischenschicht-Isolierfilm 616 und die Verdrahtungen 618 abdeckt.
  • Als das Substrat 600 kann ein Glas-Substrat eingesetzt werden. Als die Basis-Isolierschicht 602 kann ein Siliziumoxid-Film eingesetzt werden. Als der Oxid-Halbleiterfilm 606 kann ein In-Sn-Zn-O-Film eingesetzt werden. Als die paarigen Elektroden 614 kann ein Wolfram-Film eingesetzt werden. Als der Gate-Isolierfilm 608 kann ein Siliziumoxid-Film eingesetzt werden. Die Gate-Elektrode 610 kann eine geschichtete Struktur aus einem Tantalnitrid-Film und einem Wolfram-Film aufweisen. Der Zwischenschicht-Isolierfilm 616 kann eine geschichtete Struktur aus einem Siliziumoxinitrid-Film und einem Polyimid-Film aufweisen. Die Verdrahtungen 618 können jeweils eine geschichtete Struktur aufweisen, in der ein Titan-Film, ein Aluminium-Film sowie ein Titan-Film in dieser Reihenfolge ausgebildet sind. Als der schützende Film 620 kann ein Polyimid-Film eingesetzt werden.
  • Es ist zu bemerken, dass bei dem Transistor mit dem in 36A dargestellten Aufbau die Breite eines Abschnitts, in dem sich die Gate-Elektrode 610 mit einer der paarigen Elektroden 614 überlappt, mit Lov bezeichnet wird. Desgleichen wird die Breite eines Abschnitts der paarigen Elektroden 614, der sich nicht mit dem Oxid-Halbleiterfilm überlappt, mit dW bezeichnet.
  • Dieses Beispiel kann implementiert werden, indem es in geeigneter Weise mit beliebigen der oben beschriebenen Ausführungsformen und dem Beispiel kombiniert wird.
  • Erläuterung der Bezugszeichen
  • 100: Substrat, 106: Elementtrennungs-Isolierschicht, 108: Gate-Isolierschicht, 110: Gate-Elektrode, 116: Kanalausbildungs-Bereich, 120: Fremdstoff-Bereich, 124: Metallverbindungs-Bereich, 126: Elektrode, 128: Isolierschicht, 140: Isolierschicht, 144: Oxid-Halbleiterschicht, 145: Oxid-Halbleiterschicht, 146: Gate-Isolierschicht, 148: Elektrodenschicht, 150: Isolierschicht, 151: Isolierschicht, 152: Isolierschicht, 156: Verdrahtung, 159: leitende Schicht, 160: Transistor, 162: Transistor, 164: Kondensator, 170: Speicherzelle, 201: Speicherzellen-Anordnung, 210: Peripherie-Schaltung, 211: Ansteuerschaltung, 212: Ansteuerschaltung, 213: Ansteuerschaltung, 214: Ansteuerschaltung, 215: Ansteuerschaltung, 218: Steuereinrichtung, 219: Modus-Register, 220: I/O-Puffer, 221: Adress-Puffer, 222: Leseverstärker, 250: Mittelpunkt, 401: Transistor, 402: Transistor, 403: Transistor, 404: Transistor, 405: Transistor, 406: Transistor, 407: Transistor, 408: Transistor, 409: Transistor, 410: Transistor, 411: Transistor, 500: Elektrode, 551: Elektrode, 552: Elektrode, 553: Elektrode, 556: Elektrode, 557: Elektrode, 601: Speicherzellen-Anordnung, 611: Ansteuerschaltung für Bit-Leitungen, 612: Ansteuerschaltung für Wort-Leitungen, 600: Substrat, 602: Basis-Isolierschicht, 604: paarige Elektroden, 606: Oxid-Halbleiterfilm, 608: Gate-Isolierfilm, 610: Gate-Elektrode, 614: paarige Elektroden, 616: Zwischenschicht-Isolierfilm, 618: Verdrahtung, 620: schützender Film, 701: Gehäuse, 702: Gehäuse, 703: Anzeigeabschnitt, 704: Tastatur, 711: Hauptkörper, 712: Stylus, 713: Anzeigeabschnitt, 714: Betätigungsknopf, 715: externe Schnittstelle, 720: ebook-Reader, 721: Gehäuse, 723: Gehäuse, 725: Anzeigeabschnitt, 727: Anzeigeabschnitt, 731: Ein/Aus-Schalter, 733: Betätigungstaste, 735: Lautsprecher, 737: Scharnierabschnitt, 740: Gehäuse, 741: Gehäuse, 742: Anzeigebildschirm, 743: Lautsprecher, 744: Mikrofon, 745: Betätigungstaste, 746: Zeigeeinrichtung, 747: Kameraobjektiv, 748: externer Verbindungsanschluss, 749: Solarzelle, 750: externer Speicher-Steckplatz, 761: Hauptkörper, 763: Sucher, 764: Betätigungsschalter, 765: Anzeigeabschnitt, 766: Batterie, 767: Anzeigeabschnitt, 770: Fernsehgerät, 771: Gehäuse, 773: Anzeigeabschnitt, 775: Standfuß, 780: Fernbedienung, 840: Elektrode, 841: Elektrode, 842: Isolierschicht, 130a: Drain-Elektrode, 130b: Drain-Elektrode, 136a: Elektrode, 136b: Elektrode, 136c: Elektrode, 142a: Elektrode, 142b: Elektrode, 143a: Oxid-Leiterschicht, 143b: Oxid-Leiterschicht, 145a: kristalline Oxid-Halbleiterschicht, 145b: kristalline Oxid-Halbleiterschicht, 148a: Elektrode, 148b: Leiterschicht, 154a: Elektrode, 170a: Speicherzelle, 170b: Speicherzelle, 170c: Speicherzelle, 170d: Speicherzelle, 201a: Speicherzellen-Anordnung, 201b; Speicherzellen-Anordnung, 211a: Ansteuerschaltung, 211b: Ansteuerschaltung, 212a: Ansteuerschaltung, 212b: Ansteuerschaltung, 213a: Ansteuerschaltung, 213b: Ansteuerschaltung, 214a: Ansteuerschaltung, 214b: Ansteuerschaltung, 216a: Gruppe von Leseverstärkern, 216b: Gruppe von Leseverstärkern, 217a: Spalten-Decoder, 217b: Spalten-Decoder, 223a: Reihen-Decoder, 223b: Reihen-Decoder, 501a: Elektrode, 501b: Elektrode, 502a: Elektrode, 502b: Elektrode, 601A: Speicherzellen-Anordnung, 601B: Speicherzellen-Anordnung, 601C: Speicherzellen-Anordnung, 601D: Speicherzellen-Anordnung, 1101: Substrat, 1102: Basis-Isolierschicht, 1104: schützender Isolierfilm, 1106a: hochohmiger Bereich, 1106b: niederohmiger Bereich, 1106: Oxid-Halbleiterfilm, 1108: Gate-Isolierfilm, 1110: Gate-Elektrode, 1112: Seitenwand-Isolierfilm, 1114: paarige Elektroden, 1116: Zwischenschicht-Isolierfilm, 1118: Verdrahtung, 8101: Basis-Isolierschicht, 8102: eingebetteter Isolator, 8103a: Halbleiterbereich, 8103b: Halbleiterbereich, 8103c: Halbleiterbereich, 8104: Gate-Isolierschicht, 8105: Gate, 8106a: Seitenwand-Isolator, 8106b: Seitenwand-Isolator, 8107: Isolator, 8108a: Source, and 8108b: Drain.
  • Die vorliegende Anmeldung basiert auf der am 13. September 2010 beim Japanischen Patentamt eingereichten japanischen Patentanmeldung, Serien-Nr. 2010-204090 , sowie der am 14. Mai 2011 beim Japanischen Patentamt eingereichten japanischen Patentanmeldung, Serien-Nr. 2011-108899 , deren gesamter Inhalt hiermit durch Verweis einbezogen wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2007-123861 [0003]
    • JP 2007-096055 [0003]
    • JP 2010-204090 [0425]
    • JP 2011-108899 [0425]
  • Zitierte Nicht-Patentliteratur
    • Kamiya, Nomura, und Hosono, ”Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status”, KOTAI BUTSURI (SOLID STATE PHYSICS), 2009, Vol. 44, pp. 621–633 [0158]
    • JIS B 0601 [0224]

Claims (34)

  1. Speichervorrichtung, die umfasst: eine Ansteuerschaltung; und eine Vielzahl von Speicherzellen, die über der Ansteuerschaltung vorhanden und so eingerichtet sind, dass sie von der Ansteuerschaltung angesteuert werden, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Vielzahl in Matrixform angeordneter Speicherzellen umfasst, jede der Vielzahl von Speicherzellen einen ersten Transistor umfasst, der eine Oxid-Halbleiterschicht umfasst, und die Vielzahl von Speicherzellen überlappend geschichtet sind.
  2. Speichervorrichtung nach Anspruch 1, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Bit-Leitung umfasst, die elektrisch mit einer Source-Elektrode oder einer Drain-Elektrode des ersten Transistors verbunden ist, und die Bit-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  3. Speichervorrichtung nach Anspruch 1, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Wort-Leitung umfasst, die elektrisch mit einer ersten Gate-Elektrode des ersten Transistors verbunden ist, und die Wort-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  4. Speichervorrichtung nach Anspruch 2, wobei die Bit-Leitungen wenigstens zweier benachbarter Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen so angeordnet sind, dass sie einander nicht überlappen.
  5. Speichervorrichtung nach Anspruch 3, wobei die Wort-Leitungen wenigstens zweier benachbarter Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen so angeordnet sind, dass sie einander nicht überlappen.
  6. Speichervorrichtung nach Anspruch 1, wobei die Ansteuerschaltung einen zweiten Transistor umfasst, und der zweite Transistor einen Kanalausbildungs-Bereich umfasst, der in einem Substrat vorhanden ist, das ein anderes Halbleitermaterial als einen Oxid-Halbleiter umfasst.
  7. Speichervorrichtung nach Anspruch 1, wobei die Ansteuerschaltung einen zweiten Transistor umfasst, und der zweite Transistor einen Kanalausbildungs-Bereich umfasst, der in einer Halbleiterschicht vorhanden ist, die ein anderes Halbleitermaterial als einen Oxid-Halbleiter umfasst, und die Halbleiterschicht über einer isolierenden Fläche vorhanden ist.
  8. Speichervorrichtung nach Anspruch 6, wobei das von dem Oxid-Halbleiter verschiedene Halbleitermaterial Silizium ist.
  9. Speichervorrichtung nach Anspruch 7, wobei das von dem Oxid-Halbleiter verschiedene Halbleitermaterial Silizium ist.
  10. Speichervorrichtung nach Anspruch 1, wobei die Ansteuerschaltung eine Ansteuerschaltung für Bit-Leitungen zum Ansteuern von Bit-Leitungen sowie eine Ansteuerschaltung für Wort-Leitungen zum Ansteuern von Wort-Leitungen umfasst, die Ansteuerschaltung für Bit-Leitungen eine erste Ansteuerschaltung sowie eine zweite Ansteuerschaltung umfasst, die Ansteuerschaltung für Wort-Leitungen eine dritte Ansteuerschaltung sowie eine vierte Ansteuerschaltung umfasst, und die erste bis vierte Ansteuerschaltung so angeordnet sind, dass sie symmetrisch in Bezug auf einen Mittelpunkt einer der Vielzahl von Speicherzellen-Anordnungen sind.
  11. Speichervorrichtung, die umfasst: eine Ansteuerschaltung;. und eine Vielzahl von Speicherzellen, die über der Ansteuerschaltung vorhanden und so eingerichtet sind, dass sie von der Ansteuerschaltung angesteuert werden, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Vielzahl von Speicherzellen umfasst, die in Matrixform angeordnet sind, und jede der Vielzahl von Speicherzellen umfasst: einen ersten Transistor, der umfasst: eine Oxid-Halbleiterschicht; eine Source-Elektrode und eine Drain-Elektrode; eine erste Gate-Isolierschicht; und eine erste Gate-Elektrode, die sich mit der Oxid-Halbleiterschicht überlappt, wobei die Gate-Isolierschicht zwischen ihnen vorhanden ist; und einen Kondensator, der umfasst: die Source-Elektrode oder die Drain-Elektrode; eine Isolierschicht, die in Kontakt mit der Oxid-Halbleiterschicht ist; und eine leitende Schicht, die sich mit der Source-Elektrode oder der Drain-Elektrode überlappt, wobei die Isolierschicht zwischen ihnen vorhanden ist, und die Vielzahl von Speicherzellen überlappend geschichtet sind.
  12. Speichervorrichtung nach Anspruch 11, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Bit-Leitung umfasst, die elektrisch mit einer Source-Elektrode oder einer Drain-Elektrode des ersten Transistors verbunden ist, und die Bit-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  13. Speichervorrichtung nach Anspruch 11, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Wort-Leitung umfasst, die elektrisch mit einer ersten Gate-Elektrode des ersten Transistors verbunden ist, und die Wort-Leitungen der Vielzahl, von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  14. Speichervorrichtung nach Anspruch 12, wobei die Bit-Leitungen wenigstens zweier benachbarter Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen so angeordnet sind, dass sie einander nicht überlappen.
  15. Speichervorrichtung nach Anspruch 13, wobei die Wort-Leitungen wenigstens zweier benachbarter Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen so angeordnet sind, dass sie einander nicht überlappen.
  16. Speichervorrichtung nach Anspruch 11, wobei die Ansteuerschaltung einen zweiten Transistor umfasst, und der zweite Transistor umfasst: einen Kanalausbildungs-Bereich, der in einem Substrat vorhanden ist, das ein anderes Halbleitermaterial als einen Oxid-Halbleiter umfasst; ein Paar Fremdstoff-Bereiche, wobei sich der Kanalausbildungs-Bereich zwischen ihnen befindet; eine zweite Gate-Isolierschicht über dem Kanalausbildungs-Bereich; und eine zweite Gate-Elektrode, die über der zweiten Gate-Isolierschicht so vorhanden ist, dass sie sich mit dem Kanalausbildungs-Bereich überlappt.
  17. Speichervorrichtung nach Anspruch 11, wobei die Ansteuerschaltung einen zweiten Transistor umfasst, und der zweite Transistor umfasst: einen Kanalausbildungs-Bereich, der in einer Halbleiterschicht vorhanden ist, die ein anderes Halbleitermaterial als einen Oxid-Halbleiter umfasst, wobei die Halbleiterschicht über einer isolierenden Fläche vorhanden ist, ein Paar Fremdstoff-Bereiche, wobei der Kanalausbildungs-Bereich zwischen ihnen vorhanden ist; eine zweite Gate-Isolierschicht, die sich mit dem Kanalausbildungs-Bereich überlappt; und eine zweite Gate-Elektrode, die so vorhanden ist, dass sie sich mit dem Kanalausbildungs-Bereich überlappt, wobei sich die zweite Gate-Isolierschicht zwischen ihnen befindet.
  18. Speichervorrichtung nach Anspruch 16, wobei das von dem Oxid-Halbleiter verschiedene Halbleitermaterial Silizium ist.
  19. Speichervorrichtung nach Anspruch 17, wobei das von dem Oxid-Halbleiter verschiedene Halbleitermaterial Silizium ist.
  20. Speichervorrichtung nach Anspruch 11, wobei die Ansteuerschaltung eine Ansteuerschaltung für Bit-Leitungen zum Ansteuern von Bit-Leitungen sowie eine Ansteuerschaltung für Wort-Leitungen zum Ansteuern von Wort-Leitungen umfasst, die Ansteuerschaltung für Bit-Leitungen eine erste Ansteuerschaltung sowie eine zweite Ansteuerschaltung umfasst, die Ansteuerschaltung für Wort-Leitungen eine dritte Ansteuerschaltung sowie eine vierte Ansteuerschaltung umfasst, und die erste bis vierte Ansteuerschaltung so angeordnet sind, dass sie symmetrisch in Bezug auf einen Mittelpunkt einer der Vielzahl von Speicherzellen-Anordnungen sind.
  21. Speichervorrichtung, die umfasst: eine Ansteuerschaltung; und eine Vielzahl von Speicherzellen, die über der Ansteuerschaltung vorhanden und so eingerichtet sind, dass sie von der Ansteuerschaltung angesteuert werden, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Vielzahl von Speicherzellen umfasst, die in Matrixform angeordnet sind, und jede der Vielzahl von Speicherzellen umfasst: einen ersten Transistor, der umfasst: eine Oxid-Halbleiterschicht; eine Source-Elektrode und eine Drain-Elektrode; eine erste Gate-Isolierschicht; und eine erste Gate-Elektrode, die sich mit der Oxid-Halbleiterschicht überlappt, wobei die Gate-Isolierschicht zwischen ihnen vorhanden ist; und einen Kondensator, der umfasst: die Source-Elektrode oder die Drain-Elektrode; eine Isolierschicht, die in Kontakt mit der Oxid-Halbleiterschicht ist; und eine leitende Schicht, die sich mit der Source-Elektrode oder der Drain-Elektrode überlappt, wobei die Isolierschicht zwischen ihnen vorhanden ist, und wobei die Isolierschicht Teil der ersten Gate-Isolierschicht ist, und die Vielzahl von Speicherzellen überlappend geschichtet sind.
  22. Speichervorrichtung nach Anspruch 21, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Bit-Leitung umfasst, die elektrisch mit einer Source-Elektrode oder einer Drain-Elektrode des ersten Transistors verbunden ist, und die Bit-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  23. Speichervorrichtung nach Anspruch 24, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Wort-Leitung umfasst, die elektrisch mit einer ersten Gate-Elektrode des ersten Transistors verbunden ist, und die Wort-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  24. Speichervorrichtung nach Anspruch 21, wobei jede der Vielzahl von Speicherzellen-Anordnung eine Kondensator-Leitung umfasst, die elektrisch mit der leitenden Schicht des Kondensators verbunden ist, die Kondensator-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  25. Speichervorrichtung nach Anspruch 22, wobei die Bit-Leitungen wenigstens zweier benachbarter Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen so angeordnet sind, dass sie einander nicht überlappen.
  26. Speichervorrichtung nach Anspruch 23, wobei die Wort-Leitungen wenigstens zweier benachbarter Speicherzellen-Anordnungen der Vielzahl von Speicherzellen-Anordnungen so angeordnet sind, dass sie einander nicht überlappen.
  27. Speichervorrichtung nach Anspruch 21, wobei die Ansteuerschaltung einen zweiten Transistor umfasst, und der zweite Transistor umfasst: einen Kanalausbildungs-Bereich, der in einem Substrat vorhanden ist, das ein anderes Halbleitermaterial als einen Oxid-Halbleiter umfasst; ein Paar Fremdstoff-Bereiche, wobei sich der Kanalausbildungs-Bereich zwischen ihnen befindet; eine zweite Gate-Isolierschicht über dem Kanalausbildungs-Bereich; und eine zweite Gate-Elektrode, die über der zweiten Gate-Isolierschicht so vorhanden ist, dass sie sich mit dem Kanalausbildungs-Bereich überlappt.
  28. Speichervorrichtung nach Anspruch 21, wobei die Ansteuerschaltung einen zweiten Transistor umfasst, und der zweite Transistor umfasst: einen Kanalausbildungs-Bereich, der in einer Halbleiterschicht vorhanden ist, die ein anderes Halbleitermaterial als einen Oxid-Halbleiter umfasst, wobei die Halbleiterschicht über einer isolierenden Fläche vorhanden ist, ein Paar Fremdstoff-Bereiche, wobei der Kanalausbildungs-Bereich zwischen ihnen vorhanden ist; eine zweite Gate-Isolierschicht, die sich mit dem Kanalausbildungs-Bereich überlappt; und eine zweite Gate-Elektrode, die so vorhanden ist, dass sie sich mit dem Kanalausbildungs-Bereich überlappt, wobei sich die zweite Gate-Isolierschicht zwischen ihnen befindet.
  29. Speichervorrichtung nach Anspruch 27, wobei das Substrat, das das von dem Oxid-Halbleiter verschiedene Halbleitermaterial enthält, ein Einkristall-Halbleitersubstrat ist.
  30. Speichervorrichtung nach Anspruch 27, wobei das von dem Oxid-Halbleiter verschiedene Halbleitermaterial Silizium ist.
  31. Speichervorrichtung nach Anspruch 28, wobei das von dem Oxid-Halbleiter verschiedene Halbleitermaterial Silizium ist.
  32. Speichervorrichtung nach Anspruch 21, wobei jede der Vielzahl von Speicherzellen-Anordnungen eine Bit-Leitung umfasst, die elektrisch mit der anderen von der Source-Elektrode und der Drain-Elektrode des ersten Transistors verbunden ist, die Bit-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind, jede der Vielzahl von Speicherzellen-Anordnungen eine Wort-Leitung umfasst, die elektrisch mit der ersten Gate-Elektrode des ersten Transistors verbunden ist, und die Wort-Leitungen der Vielzahl von Speicherzellen-Anordnungen elektrisch miteinander verbunden sind.
  33. Speichervorrichtung nach Anspruch 32, wobei die Ansteuerschaltung eine Ansteuerschaltung für Bit-Leitungen zum Ansteuern der Bit-Leitungen und eine Ansteuerschaltung für Wort-Leitungen zum Ansteuern der Wort-Leitungen umfasst, die Ansteuerschaltung für Bit-Leitungen eine erste Ansteuerschaltung sowie eine zweite Ansteuerschaltung umfasst und die erste Ansteuerschaltung sowie die zweite Ansteuerschaltung jeweils einen Spalten-Decoder und einen Leseverstärker-Abschnitt enthalten, die Ansteuerschaltung für Wort-Leitungen eine dritte Ansteuerschaltung sowie eine vierte Ansteuerschaltung umfasst, und die dritte Ansteuerschaltung sowie die vierte Ansteuerschaltung jeweils einen Reihen-Decoder enthalten, und die erste bis vierte Ansteuerschaltung unter der Vielzahl von Speicherzellen-Anordnungen angeordnet sind.
  34. Speichervorrichtung nach Anspruch 33, wobei die erste bis vierte Ansteuerschaltung so angeordnet sind, dass sie symmetrisch in Bezug auf einen Mittelpunkt einer der Vielzahl von Speicherzellen-Anordnungen sind.
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