JP2004235427A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2004235427A JP2004235427A JP2003022028A JP2003022028A JP2004235427A JP 2004235427 A JP2004235427 A JP 2004235427A JP 2003022028 A JP2003022028 A JP 2003022028A JP 2003022028 A JP2003022028 A JP 2003022028A JP 2004235427 A JP2004235427 A JP 2004235427A
- Authority
- JP
- Japan
- Prior art keywords
- direction linear
- memory
- linear electrodes
- linear electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000011159 matrix material Substances 0.000 claims description 17
- 230000006870 function Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 abstract description 37
- 239000011229 interlayer Substances 0.000 abstract description 26
- 230000003247 decreasing effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】層間切り替え回路7のレイアウト面積が大きく、それを備えるにはX方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取らざるを得なく、メモリセルアレイのレイアウト面積の縮小化を阻害しいていた。
【解決手段】層間切り替え回路7、10をX方向線状電極の両端、あるいは、Y方向線状電極の両端により配置し、駆動する層の数を減らすため、そのレイアウト面積を小さく保つことができる。その結果、X方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取る必要が無くなる。
【効果】層間切り替え回路のレイアウト面積を減らし、メモリセルアレイのレイアウト面積の縮小を図ることが可能である。
【選択図】 図1
【解決手段】層間切り替え回路7、10をX方向線状電極の両端、あるいは、Y方向線状電極の両端により配置し、駆動する層の数を減らすため、そのレイアウト面積を小さく保つことができる。その結果、X方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取る必要が無くなる。
【効果】層間切り替え回路のレイアウト面積を減らし、メモリセルアレイのレイアウト面積の縮小を図ることが可能である。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は単純マトリックス構成の半導体記憶装置に関するものであって、特に、電極の駆動回路の配置構成に関するものである。
【0002】
【従来の技術】
図7は従来例の積層された単純マトリックス構成のメモリを示すX方向線状電極に沿った断面図である。ここでは4層構成のメモリを説明する。また、簡単のためにX方向線状電極、Y方向線状電極を各々各層に対し4本ずつとして説明する。
【0003】
図7で1〜4はメモリ層、100〜103、200〜203、300〜303、400〜403はX方向線状電極、110〜113、210〜213、310〜313、410〜413はY方向線状電極である。また、5はシリコン基板、9はX方向線状電極100〜103、200〜203、300〜303、400〜403の駆動回路であり、層間切り替え回路7、Xデコーダー回路8からなり、各々シリコン基板5上に形成されている。また、ここでは図示しないがY方向線状電極に沿った断面図も図7と同様である。図7でメモリ層をはさむX方向線状電極、Y方向線状電極の交差部分が一つのメモリセルを構成する。
【0004】
図8は従来例の積層された単純マトリックス構成のメモリを示す平面図である。ここで、6はメモリアレイ部であり、9はX方向線状電極駆動回路であり層間切り替え回路7、Xデコーダー回路8からなり、15はY方向線状電極駆動回路であり層間切り替え回路13、Yデコーダー/リード/ライト回路14からなる。Xデコーダー回路8はY方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択し、層間切り替え回路7は4層のメモリ層の内の1層を選択する。また、Yデコーダー/リード/ライト回路14はY方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択すると共に、データのリード、ライトを行う機能を持っている。層間切り替え回路13は4層のメモリ層の内の1層を選択する。メモリセルの選択はこのX方向線状電極駆動回路9、Y方向線状電極駆動回路15により一本のX方向線状電極、一本のY方向線状電極が選択されることで行われる。
【0005】
【特許文献1】
特表2001−515256号公報
【0006】
【発明が解決しようとする課題】
上記従来技術では、層間切り替え回路7、13のレイアウト面積が大きく、それを備えるにはX方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取らざるを得なく、メモリセルアレイのレイアウト面積の縮小化を阻害しいていた。
【0007】
本発明はこのような問題を解決するもので、その目的は層間切り替え回路のレイアウト面積を減らし、メモリセルアレイのレイアウト面積の縮小を図ることである。
【0008】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記X方向線状電極の内少なくとも1層の前記X方向線状電極の駆動回路を前記X方向線状電極の一端子側に配置し、残りの前記メモリ層の前記X方向線状電極の駆動回路を前記X方向線状電極の別端子側に配置したことを特徴とする。
【0009】
また、本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数の各メモリ層毎の前記Y方向線状電極のうち少なくとも1層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の別端子側に配置したことを特徴とする。
【0010】
また、本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記X方向線状電極の内少なくとも1層の前記X方向線状電極の駆動回路を前記X方向線状電極の一端子側に配置し、残りの前記メモリ層の前記X方向線状電極の駆動回路を前記X方向線状電極の別端子側に配置し、かつ、前記複数の各メモリ層毎の前記Y方向線状電極のうち少なくとも1層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の別端子側に配置したことを特徴とする。
【0011】
また、本発明の半導体記憶装置は、隣接する前記X方向線状電極の駆動回路と前記Y方向線状電極の駆動回路がデコーダー機能を有する回路であり、残りの隣接する前記X方向線状電極の電位印加回路と前記Y方向線状電極の電位印加回路がデコーダー、及び、リード、及び、ライト機能を有する回路であることを特徴とする。
【0012】
また、本発明の半導体記憶装置は、少なくとも1層のメモリ層からなり、前記メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記X方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする。
【0013】
また、本発明の半導体記憶装置は、少なくとも1層のメモリ層からなり、前記メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Y方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする。
【0014】
【作用】
上記手段によれば、層間切り替え回路により駆動される層の数が減るためそのレイアウト面積を小さくすることが可能である。
【0015】
【発明の実施の形態】
図1は本発明の第1の実施例を示す半導体記憶装置のX方向線状電極に沿った断面図である。ここでは4層構成のメモリを説明する。また、簡単のためにX方向線状電極、Y方向線状電極を各々各層に対し4本ずつとして説明する。
【0016】
図1で1〜4はメモリ層、100〜103、200〜203、300〜303、400〜403はX方向線状電極、110〜113、210〜213、310〜313、410〜413はY方向線状電極である。また、5はシリコン基板、9はX方向線状電極100〜103、300〜303の駆動回路であり、層間切り替え回路7、Xデコーダー回路8からなり、12はX方向線状電極200〜203、400〜403の駆動回路であり、層間切り替え回路10、Xデコーダー回路11からなり、各々シリコン基板5上に形成されている。従来例を示す図7と異なり、層間切り替え回路7、10は各々2層分だけのX方向線状電極を切り替える構成となっており、そのレイアウト面積を小さくすることができる。また、図2は本発明の第1の実施例を示す半導体記憶装置のY方向線状電極に沿った断面図である。ここで、図1と同一記号は同一のものを示すものとする。15はY方向線状電極110〜113、310〜313の駆動回路であり、層間切り替え回路13、Yデコーダー/リード/ライト回路14からなり、18はY方向線状電極210〜213、410〜413の駆動回路であり、層間切り替え回路16、Yデコーダー/リード/ライト回路17からなり、各々シリコン基板5上に形成されている。層間切り替え回路13、16は各々2層分だけのY方向線状電極を切り替える構成となっており、そのレイアウト面積を小さくすることができる。
【0017】
図3は本発明の第1の実施例を示す半導体記憶装置の平面図である。ここで、6はメモリアレイ部であり、9、12はX方向線状電極駆動回路であり、各々、層間切り替え回路7、10、Xデコーダー回路8、11からなる。15、18はY方向線状電極駆動回路であり、各々、層間切り替え回路13、16、Yデコーダー/リード/ライト回路14、17からなる。Xデコーダー回路8、11は各々Y方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択し、層間切り替え回路7、10は各々2つの積層の内の一つを選択する。また、Yデコーダー/リード/ライト回路14、17は各々Y方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択すると共に、データのリード、ライトを行う機能を持っている。層間切り替え回路13、16は各々2つの積層の内の一つを選択する。メモリセルの選択はこのX方向線状電極駆動回路9、12、Y方向線状電極駆動回路15、18により一本のX方向線状電極、一本のY方向線状電極が選択されることで行われる。一般的にはメモリとしてX方向線状電極がワードライン、Y方向線状電極がビットラインに相当する。
【0018】
尚、本実施例1では9はX方向線状電極100〜103、300〜303の駆動回路、12はX方向線状電極200〜203、400〜403の駆動回路であるが、これはどの層の電極を駆動しても良い。例えばX方向線状電極9は100〜103、200〜203の駆動回路、X方向線状電極12は300〜303、400〜403の駆動回路であっても良い。
【0019】
図4は本発明の第2の実施例を示す半導体記憶装置の平面図である。ここで、図3と同一記号は同一のものを示すものとする。X方向線状電極駆動回路12は層間切り替え回路10、Xデコーダー/リード/ライト回路19からなり、Y方向線状電極駆動回路18は層間切り替え回路16、Yデコーダー回路20からなる。
この様な配置、構成にすると、アドレスバス21、及び、アドレス/データバス22を各々図4のように2辺にだけ引き回せば良く、その信号伝播遅延時間の短縮を図ることも出来る。
【0020】
図5は本発明の第3の実施例を示す半導体記憶装置のY方向線状電極に沿った断面図である。ここで、図2と同一記号は同一のものを示すものとする。この実施例の場合ではYデコーダー回路14、17がメモリセルアレイ部の下に形成されている。
【0021】
図6は本発明の第3の実施例を示す半導体記憶装置の平面図である。ここで、図3と同一記号は同一のものを示すものとする。Yデコーダー回路14、17がメモリセルアレイ部6の下に形成されているため、Yデコーダー回路14、17のレイアウト面積が見かけ上不要になる。尚、図6で23、24はアドレス/データバスの引き出し線を示す。
【0022】
尚、本発明の第3の実施例では4層構成のメモリで説明したが、これは1層であっても良く、同様の効果がある。
【0023】
【発明の効果】
以上述べた様に本発明によれば、層間切り替え回路により駆動される層の数が減るためそのレイアウト面積を小さく保つことができる。その結果、X方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取る必要が無く、メモリセルアレイのレイアウト面積の縮小を図ることが可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるX方向線状電極に沿った断面図。
【図2】本発明の第1の実施例におけるY方向線状電極に沿った断面図。
【図3】本発明の第1の実施例における平面図。
【図4】本発明の第2の実施例における平面図。
【図5】本発明の第3の実施例におけるY方向線状電極に沿った断面図。
【図6】本発明の第3の実施例における平面図。
【図7】従来例におけるX方向線状電極に沿った断面図。
【図8】従来例における平面図。
【符号の説明】
1〜4 メモリ層
100〜103 X方向線状電極
200〜203 X方向線状電極
300〜303 X方向線状電極
400〜403 X方向線状電極
110〜113 Y方向線状電極
210〜213 Y方向線状電極
310〜313 Y方向線状電極
410〜413 Y方向線状電極
9、12 X方向線状電極駆動回路
7、10 層間切り替え回路
8、11 Xデコーダー回路
【発明の属する技術分野】
本発明は単純マトリックス構成の半導体記憶装置に関するものであって、特に、電極の駆動回路の配置構成に関するものである。
【0002】
【従来の技術】
図7は従来例の積層された単純マトリックス構成のメモリを示すX方向線状電極に沿った断面図である。ここでは4層構成のメモリを説明する。また、簡単のためにX方向線状電極、Y方向線状電極を各々各層に対し4本ずつとして説明する。
【0003】
図7で1〜4はメモリ層、100〜103、200〜203、300〜303、400〜403はX方向線状電極、110〜113、210〜213、310〜313、410〜413はY方向線状電極である。また、5はシリコン基板、9はX方向線状電極100〜103、200〜203、300〜303、400〜403の駆動回路であり、層間切り替え回路7、Xデコーダー回路8からなり、各々シリコン基板5上に形成されている。また、ここでは図示しないがY方向線状電極に沿った断面図も図7と同様である。図7でメモリ層をはさむX方向線状電極、Y方向線状電極の交差部分が一つのメモリセルを構成する。
【0004】
図8は従来例の積層された単純マトリックス構成のメモリを示す平面図である。ここで、6はメモリアレイ部であり、9はX方向線状電極駆動回路であり層間切り替え回路7、Xデコーダー回路8からなり、15はY方向線状電極駆動回路であり層間切り替え回路13、Yデコーダー/リード/ライト回路14からなる。Xデコーダー回路8はY方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択し、層間切り替え回路7は4層のメモリ層の内の1層を選択する。また、Yデコーダー/リード/ライト回路14はY方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択すると共に、データのリード、ライトを行う機能を持っている。層間切り替え回路13は4層のメモリ層の内の1層を選択する。メモリセルの選択はこのX方向線状電極駆動回路9、Y方向線状電極駆動回路15により一本のX方向線状電極、一本のY方向線状電極が選択されることで行われる。
【0005】
【特許文献1】
特表2001−515256号公報
【0006】
【発明が解決しようとする課題】
上記従来技術では、層間切り替え回路7、13のレイアウト面積が大きく、それを備えるにはX方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取らざるを得なく、メモリセルアレイのレイアウト面積の縮小化を阻害しいていた。
【0007】
本発明はこのような問題を解決するもので、その目的は層間切り替え回路のレイアウト面積を減らし、メモリセルアレイのレイアウト面積の縮小を図ることである。
【0008】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記X方向線状電極の内少なくとも1層の前記X方向線状電極の駆動回路を前記X方向線状電極の一端子側に配置し、残りの前記メモリ層の前記X方向線状電極の駆動回路を前記X方向線状電極の別端子側に配置したことを特徴とする。
【0009】
また、本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数の各メモリ層毎の前記Y方向線状電極のうち少なくとも1層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の別端子側に配置したことを特徴とする。
【0010】
また、本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記X方向線状電極の内少なくとも1層の前記X方向線状電極の駆動回路を前記X方向線状電極の一端子側に配置し、残りの前記メモリ層の前記X方向線状電極の駆動回路を前記X方向線状電極の別端子側に配置し、かつ、前記複数の各メモリ層毎の前記Y方向線状電極のうち少なくとも1層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の別端子側に配置したことを特徴とする。
【0011】
また、本発明の半導体記憶装置は、隣接する前記X方向線状電極の駆動回路と前記Y方向線状電極の駆動回路がデコーダー機能を有する回路であり、残りの隣接する前記X方向線状電極の電位印加回路と前記Y方向線状電極の電位印加回路がデコーダー、及び、リード、及び、ライト機能を有する回路であることを特徴とする。
【0012】
また、本発明の半導体記憶装置は、少なくとも1層のメモリ層からなり、前記メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記X方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする。
【0013】
また、本発明の半導体記憶装置は、少なくとも1層のメモリ層からなり、前記メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Y方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする。
【0014】
【作用】
上記手段によれば、層間切り替え回路により駆動される層の数が減るためそのレイアウト面積を小さくすることが可能である。
【0015】
【発明の実施の形態】
図1は本発明の第1の実施例を示す半導体記憶装置のX方向線状電極に沿った断面図である。ここでは4層構成のメモリを説明する。また、簡単のためにX方向線状電極、Y方向線状電極を各々各層に対し4本ずつとして説明する。
【0016】
図1で1〜4はメモリ層、100〜103、200〜203、300〜303、400〜403はX方向線状電極、110〜113、210〜213、310〜313、410〜413はY方向線状電極である。また、5はシリコン基板、9はX方向線状電極100〜103、300〜303の駆動回路であり、層間切り替え回路7、Xデコーダー回路8からなり、12はX方向線状電極200〜203、400〜403の駆動回路であり、層間切り替え回路10、Xデコーダー回路11からなり、各々シリコン基板5上に形成されている。従来例を示す図7と異なり、層間切り替え回路7、10は各々2層分だけのX方向線状電極を切り替える構成となっており、そのレイアウト面積を小さくすることができる。また、図2は本発明の第1の実施例を示す半導体記憶装置のY方向線状電極に沿った断面図である。ここで、図1と同一記号は同一のものを示すものとする。15はY方向線状電極110〜113、310〜313の駆動回路であり、層間切り替え回路13、Yデコーダー/リード/ライト回路14からなり、18はY方向線状電極210〜213、410〜413の駆動回路であり、層間切り替え回路16、Yデコーダー/リード/ライト回路17からなり、各々シリコン基板5上に形成されている。層間切り替え回路13、16は各々2層分だけのY方向線状電極を切り替える構成となっており、そのレイアウト面積を小さくすることができる。
【0017】
図3は本発明の第1の実施例を示す半導体記憶装置の平面図である。ここで、6はメモリアレイ部であり、9、12はX方向線状電極駆動回路であり、各々、層間切り替え回路7、10、Xデコーダー回路8、11からなる。15、18はY方向線状電極駆動回路であり、各々、層間切り替え回路13、16、Yデコーダー/リード/ライト回路14、17からなる。Xデコーダー回路8、11は各々Y方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択し、層間切り替え回路7、10は各々2つの積層の内の一つを選択する。また、Yデコーダー/リード/ライト回路14、17は各々Y方向線状電極方向に配置された4本のX方向線状電極の内の1本を選択すると共に、データのリード、ライトを行う機能を持っている。層間切り替え回路13、16は各々2つの積層の内の一つを選択する。メモリセルの選択はこのX方向線状電極駆動回路9、12、Y方向線状電極駆動回路15、18により一本のX方向線状電極、一本のY方向線状電極が選択されることで行われる。一般的にはメモリとしてX方向線状電極がワードライン、Y方向線状電極がビットラインに相当する。
【0018】
尚、本実施例1では9はX方向線状電極100〜103、300〜303の駆動回路、12はX方向線状電極200〜203、400〜403の駆動回路であるが、これはどの層の電極を駆動しても良い。例えばX方向線状電極9は100〜103、200〜203の駆動回路、X方向線状電極12は300〜303、400〜403の駆動回路であっても良い。
【0019】
図4は本発明の第2の実施例を示す半導体記憶装置の平面図である。ここで、図3と同一記号は同一のものを示すものとする。X方向線状電極駆動回路12は層間切り替え回路10、Xデコーダー/リード/ライト回路19からなり、Y方向線状電極駆動回路18は層間切り替え回路16、Yデコーダー回路20からなる。
この様な配置、構成にすると、アドレスバス21、及び、アドレス/データバス22を各々図4のように2辺にだけ引き回せば良く、その信号伝播遅延時間の短縮を図ることも出来る。
【0020】
図5は本発明の第3の実施例を示す半導体記憶装置のY方向線状電極に沿った断面図である。ここで、図2と同一記号は同一のものを示すものとする。この実施例の場合ではYデコーダー回路14、17がメモリセルアレイ部の下に形成されている。
【0021】
図6は本発明の第3の実施例を示す半導体記憶装置の平面図である。ここで、図3と同一記号は同一のものを示すものとする。Yデコーダー回路14、17がメモリセルアレイ部6の下に形成されているため、Yデコーダー回路14、17のレイアウト面積が見かけ上不要になる。尚、図6で23、24はアドレス/データバスの引き出し線を示す。
【0022】
尚、本発明の第3の実施例では4層構成のメモリで説明したが、これは1層であっても良く、同様の効果がある。
【0023】
【発明の効果】
以上述べた様に本発明によれば、層間切り替え回路により駆動される層の数が減るためそのレイアウト面積を小さく保つことができる。その結果、X方向線状電極の電極間ピッチ、及び、Y方向線状電極の電極間ピッチを大きく取る必要が無く、メモリセルアレイのレイアウト面積の縮小を図ることが可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるX方向線状電極に沿った断面図。
【図2】本発明の第1の実施例におけるY方向線状電極に沿った断面図。
【図3】本発明の第1の実施例における平面図。
【図4】本発明の第2の実施例における平面図。
【図5】本発明の第3の実施例におけるY方向線状電極に沿った断面図。
【図6】本発明の第3の実施例における平面図。
【図7】従来例におけるX方向線状電極に沿った断面図。
【図8】従来例における平面図。
【符号の説明】
1〜4 メモリ層
100〜103 X方向線状電極
200〜203 X方向線状電極
300〜303 X方向線状電極
400〜403 X方向線状電極
110〜113 Y方向線状電極
210〜213 Y方向線状電極
310〜313 Y方向線状電極
410〜413 Y方向線状電極
9、12 X方向線状電極駆動回路
7、10 層間切り替え回路
8、11 Xデコーダー回路
Claims (6)
- メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記X方向線状電極の内少なくとも1層の前記X方向線状電極の駆動回路を前記X方向線状電極の一端子側に配置し、残りの前記メモリ層の前記X方向線状電極の駆動回路を前記X方向線状電極の別端子側に配置したことを特徴とする半導体記憶装置。
- メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数の各メモリ層毎の前記Y方向線状電極のうち少なくとも1層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の別端子側に配置したことを特徴とする半導体記憶装置。
- メモリ層を積層し、前記各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記X方向線状電極の内少なくとも1層の前記X方向線状電極の駆動回路を前記X方向線状電極の一端子側に配置し、残りの前記メモリ層の前記X方向線状電極の駆動回路を前記X方向線状電極の別端子側に配置し、かつ、前記複数の各メモリ層毎の前記Y方向線状電極のうち少なくとも1層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Y方向線状電極の駆動回路を前記Y方向線状電極の別端子側に配置したことを特徴とする半導体記憶装置。
- 請求項3記載の半導体集積回路において、隣接する前記X方向線状電極の駆動回路と前記Y方向線状電極の駆動回路がデコーダー機能を有する回路であり、残りの隣接する前記X方向線状電極の電位印加回路と前記Y方向線状電極の電位印加回路がデコーダー、及び、リード、及び、ライト機能を有する回路であることを特徴とする半導体記憶装置。
- 少なくとも1層のメモリ層からなり、前記メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記X方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする半導体記憶装置。
- 少なくとも1層のメモリ層からなり、前記メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Y方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003022028A JP2004235427A (ja) | 2003-01-30 | 2003-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003022028A JP2004235427A (ja) | 2003-01-30 | 2003-01-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004235427A true JP2004235427A (ja) | 2004-08-19 |
Family
ID=32951211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003022028A Withdrawn JP2004235427A (ja) | 2003-01-30 | 2003-01-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004235427A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018082189A (ja) * | 2010-09-13 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
2003
- 2003-01-30 JP JP2003022028A patent/JP2004235427A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018082189A (ja) * | 2010-09-13 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 記憶装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4874658B2 (ja) | 不揮発性半導体記憶装置 | |
JP4280302B2 (ja) | 抵抗変化型不揮発性記憶装置 | |
JP2863661B2 (ja) | 読出専用メモリ | |
JP2009004725A (ja) | 抵抗変化型不揮発性記憶装置 | |
JP2004040042A (ja) | 半導体記憶装置 | |
JP2009199713A5 (ja) | ||
TWI573140B (zh) | 磁阻記憶體裝置 | |
JP4317777B2 (ja) | 半導体集積回路 | |
JPS61214559A (ja) | 半導体集積回路装置 | |
JP4693656B2 (ja) | 不揮発性半導体記憶装置 | |
KR20210145413A (ko) | 메모리 장치 | |
CN116863974B (zh) | 半导体器件及电子设备 | |
US20080225627A1 (en) | Apparatus for memory device wordline | |
JP2004235427A (ja) | 半導体記憶装置 | |
KR100291634B1 (ko) | 반도체 기억 장치 | |
JP2009038306A (ja) | 半導体記憶装置 | |
JP5435857B2 (ja) | 半導体装置 | |
JP2004119457A (ja) | 半導体記憶装置 | |
JP3922712B2 (ja) | 半導体装置 | |
WO2007099581A1 (ja) | 半導体記憶装置の製造方法、半導体記憶装置 | |
JP2001015614A (ja) | 半導体記憶装置 | |
US5748549A (en) | Semiconductor memory device | |
JP4482935B2 (ja) | 強誘電体メモリ装置及び表示用駆動ic | |
JP4033438B2 (ja) | 半導体記憶装置 | |
US20030117826A1 (en) | Semiconductor memory device and electronic instrument |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |