JP2001015614A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタティック型のメモリセルを有する半導体
記憶装置において、セル面積を従来よりも一層縮小化で
きるようにする。 【解決手段】 ビット線対配線層１５に沿う方向に隣接
して配置される第１，第２のメモリセル１，２がその方
向に非対称のレイアウトを有しており、この第１，第２
のメモリセル１，２で一つのメモリセル群を形成する。
このメモリセル群を一単位としてこれを縦横に配列して
メモリセル行列を構成する。この場合、第１のメモリセ
ル１は、一対の負荷用ＭＯＳＦＥＴ７，８のソースを左
右に隣接するメモリセルと共有し、第２メモリセル２
は、一対の負荷用ＭＯＳＦＥＴ１３，１４のソースを同
一セル内で共有するようにする。これにより、第１メモ
リセル１の負荷用ＭＯＳＦＥＴ７，８のゲート電極先端
と、第２メモリセル２の負荷用ＭＯＳＦＥＴ１３，１４
のゲート電極先端とが左右方向にずれた配置とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
詳しくは、半導体記憶装置のスタティック型のメモリセ
ルのレイアウトに関するものである。

【０００２】

【従来の技術】近年、半導体集積回路においては、チッ
プ面積縮小への要求がますます高まってきている。その
中でもスタティック型のメモリセルを有する半導体記憶
装置のセル面積の縮小化は、半導体集積回路のチップ面
積の縮小化を実現するために極めて重要である。

【０００３】以下に、従来のこの種のスタティック型の
メモリセルを有する半導体記憶装置について説明する。

【０００４】図７は、従来の半導体記憶装置のスタティ
ック型のメモリセルの２ビット相当を構成するＭＯＳＦ
ＥＴの拡散層とゲート電極、ビット線対を形成する配線
層を示したレイアウト図、図８は、図７で示したレイア
ウトを有する第１，第２のメモリセル１，２で実現され
た回路図を示し、図７に対応する部分には同一の符号を
付している。

【０００５】図７および図８において、１は第１のメモ
リセル、２は第２のメモリセル、１５は第１，第２メモ
リセル１，２が共有するビット線対配線層、２０は第
１，第２メモリセル１，２に個別に設けられているワー
ド線配線層である。

【０００６】図７および図８に示した従来のスタティッ
ク型の半導体記憶装置においては、第１，第２のメモリ
セル１，２は、共に同一のレイアウトを有し、ビット線
対配線層１５に沿う方向において互いに隣接し、かつ、
上下に線対称形に配置して一つのメモリセル群を形成し
ている。そして、このメモリセル群を一単位としてこれ
を縦横に配列することでメモリセル行列を構成してい
る。

【０００７】なお、以下の説明では、ビット線対配線層
１５に沿う方向をＹ方向、ワード線配線層１９に沿う方
向をＸ方向と称することとする。

【０００８】３，４は第１のメモリセル１を構成する第
１，第２の選択用ＭＯＳＦＥＴ、５，６は第１のメモリ
セル１を構成する第１，第２の駆動用ＭＯＳＦＥＴ、
７，８は第１のメモリセル１を構成する第１，第２の負
荷用ＭＯＳＦＥＴである。

【０００９】また、９，１０は第２のメモリセル２を構
成する第１，第２の選択用ＭＯＳＦＥＴ、１１，１２は
第２のメモリセル２を構成する第１，第２の駆動用ＭＯ
ＳＦＥＴ、１３，１４は第２のメモリセル２を構成する
第１，第２の負荷用ＭＯＳＦＥＴである。

【００１０】上記のように、第１，第２のメモリセル
１，２は、共に同一のレイアウトを有していることか
ら、いま、第１のメモリセル１に着目すれば、第１の駆
動用ＭＯＳＦＥＴ５のソース拡散層は、Ｘ方向に隣接す
るメモリセルのそれと共有するよう配置されている。ま
た、第１の負荷用ＭＯＳＦＥＴ７のソース拡散層も、Ｘ
方向に隣接するメモリセルのそれと共有するよう配置さ
れている。同様に、第２の駆動用ＭＯＳＦＥＴ６のソー
ス拡散層は、Ｘ方向に隣接するもう一方のメモリセルの
それと共有するよう配置されている。さらに、第２の負
荷用ＭＯＳＦＥＴ８のソース拡散層も、Ｘ方向に隣接す
るもう一方のメモリセルのそれと共有するよう配置され
ている。第１，第２のメモリセル１，２のそれぞれの選
択用ＭＯＳＦＥＴ３，４，９，１０のドレイン拡散層は
ビット線対配線層１５に電気的に接続される。

【００１１】このようなＭＯＳＦＥＴの配置にすると、
第１のメモリセル１の第１，第２の負荷用ＭＯＳＦＥＴ
７，８のドレイン拡散層の分離領域をメモリセル中央に
設けているため、第１，第２の負荷用ＭＯＳＦＥＴ７，
８のゲート電極はメモリセル端に寄った位置に配置され
る。

【００１２】図９は、図７と異なるレイアウトを有する
従来のスタティック型の半導体記憶装置における２ビッ
ト相当分のＭＯＳＦＥＴの拡散層とゲート電極、ビット
線対を形成する配線層を示したレイアウト図である。

【００１３】この図９に示したレイアウトを有する半導
体記憶装置は、第１，第２の各メモリセル１，２がＹ方
向に沿って互いに隣接し、かつ、Ｙ方向に線対称形に配
置して一つのメモリセル群を形成しており、実質的に図
８に示した回路図の構成となっている。

【００１４】ただし、図７と相違する点は、たとえば第
１メモリセル１に着目した場合、図７では第１の駆動用
ＭＯＳＦＥＴ５がＸ方向に隣接しているメモリセルと共
有し、また、第１の負荷用ＭＯＳＦＥＴ７がＸ方向に隣
接しているメモリセルと共有していたのに対して、図９
のレイアウトでは、第１の駆動用ＭＯＳＦＥＴ５と第２
の駆動用ＭＯＳＦＥＴ６のそれぞれのソース拡散層を同
一メモリセル内で共有し、また、第１の負荷用ＭＯＳＦ
ＥＴ７と第２の負荷用ＭＯＳＦＥＴ８のそれぞれのソー
ス拡散層を同一メモリセル内で共有するように配置され
ていることである。

【００１５】図９に示したようなレイアウトにすると、
第１，第２の負荷用ＭＯＳＦＥＴ７，８のドレイン拡散
層の分離領域をメモリセル端に設けているため、第１，
第２の負荷用ＭＯＳＦＥＴ７，８のゲート電極は、メモ
リセル中央に寄った位置に配置される。

【００１６】

【発明が解決しようとする課題】しかしながら、図７ま
たは図９に示したいずれの従来構成の場合でも、第１，
第２のメモリセル１，２をＹ方向に線対称形に配置した
レイアウトになっているため、第１のメモリセル１の負
荷用ＭＯＳＦＥＴ７，８のゲート電極先端と、第２のメ
モリセル２の負荷用ＭＯＳＦＥＴ１３，１４のゲート電
極先端が互いに対向した状態で配置される。そのため、
従来のものでは、ゲート電極先端同士を分離する領域
(距離Ｌ１，Ｌ２)が必要となり、メモリセル面積を縮小
できない問題があった。

【００１７】本発明は、このような従来の課題を解決す
るもので、製造工程を大幅に変更することなく、負荷用
ＭＯＳＦＥＴのゲート電極先端の対向を避けることで、
従来設けられていたような分離領域を無くし、メモリセ
ル面積を縮小して、全体としてチップ面積の縮小化を実
現することが可能な半導体記憶装置を提供することを目
的とする。

【００１８】

【課題を解決するための手段】この目的を達成するため
に、本発明は、ビット線対配線層およびワード線配線層
に接続されたスタティック型のメモリセルを有する半導
体記憶装置において、ビット線対配線層に沿う方向に隣
接して配置される複数のメモリセルがその方向に非対称
のレイアウトを有して一つのメモリセル群を形成し、こ
のメモリセル群を一単位としてこれを縦横に配列してメ
モリセル行列を構成することを特徴としている。

【００１９】これにより、製造工程を大幅に変更するこ
となく、負荷用ＭＯＳＦＥＴのゲート電極先端の対向を
避けることができ、メモリセル面積を縮小して全体とし
てのチップ面積の縮小化を実現することが可能となる。

【００２０】

【発明の実施の形態】請求項１記載の半導体記憶装置
は、ビット線対配線層およびワード線配線層に接続され
たスタティック型のメモリセルを有する半導体記憶装置
であって、前記ビット線対配線層に沿う方向に隣接して
配置される複数のメモリセルがその方向に非対称のレイ
アウトを有して一つのメモリセル群を形成し、このメモ
リセル群を一単位としてこれを縦横に配列してメモリセ
ル行列を構成している。

【００２１】この構成によれば、第１のメモリセルの負
荷用ＭＯＳＦＥＴのゲート電極先端と第２のメモリセル
の負荷用ＭＯＳＦＥＴのゲート電極先端が対向しないレ
イアウトが可能で、負荷用ＭＯＳＦＥＴのゲート電極先
端の対向領域を削減することができる。

【００２２】請求項２記載の半導体記憶装置は、請求項
１記載の構成において、前記メモリセル群は、前記ビッ
ト線対配線層に沿う方向に隣接して配置された第１，第
２のメモリセルからなり、第１，第２のメモリセルは、
それぞれ一対の負荷用ＭＯＳＦＥＴと、一対の駆動用Ｍ
ＯＳＦＥＴと、一対の選択用ＭＯＳＦＥＴとを有し、か
つ、前記第１のメモリセルは、一対の負荷用ＭＯＳＦＥ
Ｔのソース拡散層を前記ワード線配線層に沿う方向に隣
接するメモリセルと共有する一方、前記第２のメモリセ
ルは、前記一対の負荷用ＭＯＳＦＥＴのソース拡散層を
同一メモリセル内で共有している。

【００２３】この構成によれば、第１のメモリセルの負
荷用ＭＯＳＦＥＴのゲート電極先端と第２のメモリセル
の負荷用ＭＯＳＦＥＴのゲート電極先端が対向しないレ
イアウトが可能で、負荷用ＭＯＳＦＥＴのゲート電極先
端の対向領域を削減することで、メモリセル面積の縮小
を実現できる。

【００２４】請求項３記載の半導体記憶装置は、前記メ
モリセル群は、前記ビット線対配線層に沿う方向に隣接
して配置された第１，第２のメモリセルからなり、第
１，第２のメモリセルは、それぞれ一対の負荷用ＭＯＳ
ＦＥＴと、一対の駆動用ＭＯＳＦＥＴと、一対の選択用
ＭＯＳＦＥＴとを有し、かつ、前記第１のメモリセル
は、前記一対の負荷用ＭＯＳＦＥＴのソース拡散層を前
記ワード線配線層に沿う方向に隣接するメモリセルと共
有し、前記一対の駆動用ＭＯＳＦＥＴのソース拡散層を
前記ワード線配線層に沿う方向に隣接するメモリセルと
共有する一方、前記第２のメモリセルは、前記一対の負
荷用ＭＯＳＦＥＴのソース拡散層を同一メモリセル内で
共有し、前記一対の駆動用ＭＯＳＦＥＴのソース拡散層
を同一メモリセル内で共有している。

【００２５】この構成によれば、第１のメモリセルの負
荷用ＭＯＳＦＥＴのゲート電極先端と第２のメモリセル
の負荷用ＭＯＳＦＥＴのゲート電極先端が対向しないレ
イアウトが可能で、負荷用ＭＯＳＦＥＴのゲート電極先
端の対向領域を削減することができるともに、第２のメ
モリセルの一対の負荷用ＭＯＳＦＥＴと一対の駆動用Ｍ
ＯＳＦＥＴの分離領域を削減することができ、メモリセ
ル面積の縮小を実現できる。

【００２６】請求項４記載の半導体記憶装置は、前記メ
モリセル群は、ビット線対配線層に沿う方向において隣
接して配置された第１，第２のメモリセルと，ビット線
対配線層に沿う方向において第１のメモリセルに隣接す
る第３のメモリセルと、ビット線対配線層に沿う方向に
おいて第２のメモリセルに隣接する第４のメモリセルと
からなり、第１，第２，第３，第４の各メモリセルは、
それぞれ一対の負荷用ＭＯＳＦＥＴと、一対の駆動用Ｍ
ＯＳＦＥＴと、一対の選択用ＭＯＳＦＥＴとを有し、か
つ、前記第１のメモリセルは、前記一対の負荷用ＭＯＳ
ＦＥＴのソース拡散層を前記ワード線配線層に沿う方向
に隣接するメモリセルと共有し、前記一対の駆動用ＭＯ
ＳＦＥＴのソース拡散層を前記ワード線配線層に沿う方
向に隣接するメモリセルと共有する一方、前記第２のメ
モリセルは、前記一対の負荷用ＭＯＳＦＥＴのソース拡
散層を同一メモリセル内で共有し、前記一対の駆動用Ｍ
ＯＳＦＥＴのソース拡散層を同一メモリセル内で共有し
ており、第３のメモリセルは、前記ビット線対配線層に
沿う方向において前記第１のメモリセルと線対称形また
は点対称形であり、前記第４のメモリセルは、前記ビッ
ト線対配線層に沿う方向において前記第２のメモリセル
と線対称形または点対称形である。

【００２７】この構成によれば、第１のメモリセルの負
荷用ＭＯＳＦＥＴのゲート電極先端と第２のメモリセル
の負荷用ＭＯＳＦＥＴのゲート電極先端が対向しないレ
イアウトが可能で、負荷用ＭＯＳＦＥＴのゲート電極先
端の対向領域を削減することができるとともに、第２の
メモリセルの一対の負荷用ＭＯＳＦＥＴと一対の駆動用
ＭＯＳＦＥＴの分離領域を削減することができる。しか
も、第１と第３、あるいは第２と第４のメモリセルの選
択用ＭＯＳＦＥＴのドレイン拡散層を必要最小限の面積
で共有することでドレイン容量を低減でき、メモリセル
面積の縮小とビット線容量の低減が実現できる。

【００２８】以下、本発明の具体的な実施の形態につい
て、図１ないし図６を参照して説明する。

【００２９】(実施の形態１)図１は、本発明の実施の形
態１における半導体記憶装置の２ビット相当のメモリセ
ル群を構成するＭＯＳＦＥＴの拡散層とゲート電極、ビ
ット線対を形成する配線層を示したレイアウト図であ
る。図２は図１に示したメモリセル群をＸ方向に沿って
複数配列した場合のレイアウト図である。

【００３０】図１および図２において、１は第１のメモ
リセル、２は第１のメモリセル１のＹ方向に隣接する第
２のメモリセルである。

【００３１】第１，第２のメモリセル１，２は、Ｙ方向
に沿って互いに隣接し、かつ、Ｙ方向において線対称形
にならないように(以下、これを単に非対称形という)の
レイアウトに配置して一つのメモリセル群を形成してい
る。そして、このメモリセル群を一単位としてこれを縦
横に配列することでメモリセル行列を構成している。

【００３２】３，４は第１のメモリセル１を構成する第
１，第２の選択用ＭＯＳＦＥＴ、５，６は第１のメモリ
セル１を構成する第１，第２の駆動用ＭＯＳＦＥＴ、
７，８は第１のメモリセル１を構成する第１，第２の負
荷用ＭＯＳＦＥＴである。

【００３３】９，１０は第２のメモリセル２を構成する
第１，第２の選択用ＭＯＳＦＥＴ、１１，１２は第２の
メモリセル２を構成する第１，第２の駆動用ＭＯＳＦＥ
Ｔ、１３，１４は第２のメモリセル２を構成する第１，
第２の負荷用ＭＯＳＦＥＴ、１５は第１，第２のメモリ
セル１，２が共有するビット線対配線層、２０は第１，
第２メモリセル１，２に個別に設けられているワード線
配線層である。

【００３４】第１のメモリセル１は、第１の負荷用ＭＯ
ＳＦＥＴ７のソース拡散層をＸ方向に隣接するメモリセ
ルのそれと共有するよう配置し、第２の負荷用ＭＯＳＦ
ＥＴ８のソース拡散層をＸ方向に隣接するもう一方のメ
モリセルのそれと共有するよう配置する。

【００３５】第２のメモリセル２は、第１の負荷用ＭＯ
ＳＦＥＴ１３と第２の負荷用ＭＯＳＦＥＴ１４のそれぞ
れのソース拡散層を同一メモリセル内で共有するよう配
置する。

【００３６】第１，第２のメモリセル１，２のそれぞれ
の選択用ＭＯＳＦＥＴ３，４，９，１０のドレイン拡散
層はビット線対配線層１５に電気的に接続される。

【００３７】第１のメモリセル１は、第１，第２の負荷
用ＭＯＳＦＥＴ７，８のドレイン拡散層の分離領域をメ
モリセル中央に設けているため、第１，第２の負荷用Ｍ
ＯＳＦＥＴ７，８のゲート電極はメモリセル端に寄った
位置に配置される。

【００３８】第２のメモリセル２は、第１，第２の負荷
用ＭＯＳＦＥＴ１３，１４のドレイン拡散層の分離領域
をメモリセル端に設けているため、第１，第２の負荷用
ＭＯＳＦＥＴ１３，１４のゲート電極は、メモリセル中
央に寄った位置に配置される。

【００３９】したがって、第１のメモリセル１の第１の
負荷用ＭＯＳＦＥＴ７のゲート電極先端と第２のメモリ
セル２の第１の負荷用ＭＯＳＦＥＴ１３のゲート先端は
互いに対向しない位置までＸ方向にずれて配置されるこ
とになり、また、第１のメモリセル１の第２の負荷用Ｍ
ＯＳＦＥＴ８のゲート電極先端と第２のメモリセル２の
第２の負荷用ＭＯＳＦＥＴ１４のゲート電極先端は互い
に対向しない位置までＸ方向にずれて配置されることに
なる。

【００４０】このようにして、第１，第２のメモリセル
１，２の負荷用ＭＯＳＦＥＴ７，１３および８，１４の
ゲート電極同士を分離するための領域を不要にできる。

【００４１】以上のように、この実施の形態１によれ
ば、負荷用ＭＯＳＦＥＴ７，８のソース拡散層をＸ方向
に隣接するメモリセルのそれと共有するよう配置した第
１のメモリセル１と、負荷用ＭＯＳＦＥＴ１３，１４の
ソース拡散層を同一メモリセル内で共有するよう配置し
た第２のメモリセル２をＹ方向に配置したメモリセル群
でメモリセル行列を構成することで、第１，第２のメモ
リセル１，２の負荷用ＭＯＳＦＥＴのゲート電極同士を
分離するための領域が不要にすることができ、メモリセ
ル面積の縮小を実現することができる。

【００４２】(実施の形態２)図３は、本発明の実施の形
態２における半導体記憶装置の２ビット相当のメモリセ
ル群を構成するＭＯＳＦＥＴの拡散層とゲート電極を示
したレイアウト図である。図４は図３に示したメモリセ
ル群をＸ方向に沿って複数配列した場合のレイアウト図
である。図５は図３に示したメモリセル群をＹ方向に沿
って複数配列した場合のレイアウト図である。

【００４３】図３ないし図５において、１６は第１のメ
モリセル１のＹ方向に隣接する第３のメモリセル、１７
は第２のメモリセル２のＹ方向に隣接する第４のメモリ
セルである。

【００４４】第１のメモリセル１は、第１の負荷用ＭＯ
ＳＦＥＴ７のソース拡散層をＸ方向に隣接するメモリセ
ルのそれと共有するよう配置し、第２の負荷用ＭＯＳＦ
ＥＴ８のソース拡散層をＸ方向に隣接するもう一方のメ
モリセルのそれと共有するよう配置する。

【００４５】第１のメモリセル１のＹ方向に隣接する第
２のメモリセル２は、第１の負荷用ＭＯＳＦＥＴ１３と
第２の負荷用ＭＯＳＦＥＴ１４のそれぞれのソース拡散
層を同一メモリセル内で共有するよう配置する。

【００４６】第１のメモリセル１は、第１，第２の負荷
用ＭＯＳＦＥＴ７，８のドレイン拡散層の分離領域をメ
モリセル中央に設けているため、第１，第２の負荷用Ｍ
ＯＳＦＥＴ７，８のゲート電極はメモリセル端に寄った
位置に配置され、第２のメモリセル２は第１，第２の負
荷用ＭＯＳＦＥＴ１３，１４のドレイン拡散層の分離領
域をメモリセル端に設けているため、第１，第２の負荷
用ＭＯＳＦＥＴのゲート電極はメモリセル中央に寄った
位置に配置される。

【００４７】その結果、第１のメモリセル１の第１の負
荷用ＭＯＳＦＥＴ７のゲート電極先端と第２のメモリセ
ル２の第１の負荷用ＭＯＳＦＥＴ１３のゲート電極先端
は、互いに対向しない位置にまでＸ方向にずれて配置さ
れることになり、また、第１のメモリセル１の第２の負
荷用ＭＯＳＦＥＴ８のゲート電極先端と第２のメモリセ
ル２の第２の負荷用ＭＯＳＦＥＴ１４のゲート電極先端
は互いに対向しない位置までＸ方向にずれて配置される
ことになる。つまり、第１，第２のメモリセル１，２は
Ｙ方向において非対称形に配置される。

【００４８】したがって、この実施の形態２の場合も、
第１，第２のメモリセル１，２の負荷用ＭＯＳＦＥＴ
７，１３および８，１４のゲート電極同士を分離するた
めの領域を不要にできる。

【００４９】ここで、図１に示すレイアウトの場合、第
２のメモリセル２の第１，第２の負荷用ＭＯＳＦＥＴ１
３，１４のゲート電極がメモリセル中央に寄った位置に
配置され、第１，第２の駆動用ＭＯＳＦＥＴ１１，１２
のゲート電極がメモリセル端に寄った位置に配置される
ようになっているために、第１，第２の負荷用ＭＯＳＦ
ＥＴ１３，１４と第１，第２の駆動用ＭＯＳＦＥＴ１
１，１２との間にある分離領域内に第２の負荷用ＭＯＳ
ＦＥＴ１４のゲート電極を屈曲させるための余分な領域
を確保する必要が生じ、その結果、第２メモリセル２に
ついて、Ｙ方向に沿ったセル寸法を小さくするための障
害となる。

【００５０】そこで、この実施の形態２では、これを解
決するために、図３に示すように、第２のメモリセル２
の第１の駆動用ＭＯＳＦＥＴ１１と第２の駆動用ＭＯＳ
ＦＥＴ１２のそれぞれのソース拡散層を同一セル内で共
有するよう配置する。

【００５１】こうすると、第１，第２の駆動用ＭＯＳＦ
ＥＴ１１，１２のゲート電極もメモリセル中央に寄った
位置に配置されることになるため、第１の負荷用ＭＯＳ
ＦＥＴ１３と第１の駆動用ＭＯＳＦＥＴ１１のゲート電
極レイアウトを直線的に、また、第２の負荷用ＭＯＳＦ
ＥＴ１４と第２の駆動用ＭＯＳＦＥＴ１２のゲート電極
レイアウトを直線的にすることが可能となる。

【００５２】その結果、図１に示したような第２のメモ
リセル２の第１，第２の負荷用ＭＯＳＦＥＴ１３，１４
と第１，第２の駆動用ＭＯＳＦＥＴ１１，１２との間の
分離領域に第２の負荷用ＭＯＳＦＥＴ１４のゲート電極
を屈曲させるための領域を確保する必要が無くなるた
め、第１，第２の負荷用ＭＯＳＦＥＴ１３，１４と第
１，第２の駆動用ＭＯＳＦＥＴ１１，１２の間の分離領
域を縮小することができ、第２メモリセル２について、
Ｙ方向に沿ったセル寸法を一層小さくすることが可能と
なる。

【００５３】また、図３に示すレイアウトを採用した場
合、第１のメモリセル１の第１の選択用ＭＯＳＦＥＴ３
のドレイン拡散層と第２のメモリセル２の第１の選択用
ＭＯＳＦＥＴ９のドレイン拡散層がＸ方向にずれて位置
し、また、第１のメモリセル１の第２の選択用ＭＯＳＦ
ＥＴ４のドレイン拡散層と第２のメモリセル２の第２の
選択用ＭＯＳＦＥＴ１０のドレイン拡散層がＸ方向にず
れて位置することになる。

【００５４】しかし、図５に示すように、第１のメモリ
セル１については、その上側に隣接する第３のメモリセ
ル１６(これは第２メモリセル２と基本的に同じレイア
ウトになっている)との関係において、第１と第３のメ
モリセル１，１６の境界を含む上下にわたって形成され
ている選択用ＭＯＳＦＥＴ３，９および４，１０のドレ
イン拡散層の面積を拡大してビット線対配線層へのコン
タクトを共有する。同様に、第２のメモリセル２につい
ては、その下側に隣接する第４のメモリセル１７(これ
は第１メモリセル１と基本的に同じレイアウトになって
いる)との関係において、第２と第４のメモリセル２，
１７の境界を含む上下にわたって形成されている選択用
ＭＯＳＦＥＴ９，３および１０，４のドレイン拡散層の
面積を拡大してビット線対配線層へのコンタクトを共有
するようにすることで、支障なくレイアウトできる。

【００５５】以上のように、この実施の形態２によれ
ば、負荷用ＭＯＳＦＥＴ７，８のソース拡散層をＸ方向
に隣接するメモリセルのそれと共有するよう配置し、駆
動用ＭＯＳＦＥＴ５，６のソース拡散層をＸ方向に隣接
するメモリセルのそれと共有するように配置した第１の
メモリセル１と、負荷用ＭＯＳＦＥＴ１３，１４のソー
ス拡散層を同一メモリセル内で共有するよう配置し、駆
動用ＭＯＳＦＥＴ１１，１２のソース拡散層を同一メモ
リセル内で共有するように配置した第２のメモリセル２
をＹ方向に配置したメモリセル群でメモリセル行列を構
成することで、第１，第２のメモリセル１，２の負荷用
ＭＯＳＦＥＴのゲート電極同士を分離するための領域が
不要にできるとともに、第２のメモリセル２の負荷用Ｍ
ＯＳＦＥＴ１３，１４と駆動用ＭＯＳＦＥＴ１１，１２
の分離領域を削減でき、メモリセル面積の縮小を実現す
ることができる。

【００５６】(実施の形態３)図６は、本発明の実施の形
態３における半導体記憶装置のＹ方向に沿った４ビット
相当のメモリセル群を構成するＭＯＳＦＥＴの拡散層と
ゲート電極を示したレイアウト図である。

【００５７】この実施の形態３において、レイアウトパ
ターンの一単位となるメモリセル群は、Ｙ方向に沿って
隣接して配置された第１，第２のメモリセル１，２と，
同じくＹ方向に沿って第１のメモリセル１に隣接して配
置された上側の第３のメモリセル１６と、同じくＹ方向
に沿って第２のメモリセル２に隣接して配置された下側
の第４のメモリセル１７とからなる。そして、このメモ
リセル群を一単位としてこれを縦横に配列してメモリセ
ル行列を構成している。つまり、図５に示す実施の形態
２の場合には、２ビット相当の第１，第２のメモリセル
１，２を一つのメモリセル群として配列するのに対し
て、図６に示すこの実施の形態３では、４ビット相当の
第１〜４のメモリセル１，２，１６，１７を一つのメモ
リセル群として配列している。

【００５８】しかも、この実施の形態３の場合は、実施
の形態２と同様に、第１，第２のメモリセル１，２に関
しては、Ｙ方向において非対称形のレイアウトである
が、第３のメモリセル１６は、Ｙ方向において第１のメ
モリセル１と線対称形であり、また、第４のメモリセル
１７は、Ｙ方向において第２のメモリセル２と線対称形
になっている。

【００５９】これにより、この実施の形態３では、実施
の形態２と比較して次の利点が生じる。

【００６０】図５に示す実施の形態２のメモリセルの配
列構造では、第１のメモリセル１の選択用ＭＯＳＦＥＴ
３，４のドレイン拡散層と第２のメモリセル２の選択用
ＭＯＳＦＥＴ９，１０のドレイン拡散層がＸ方向にずれ
て位置するため、第１と第３のメモリセル１，１６の境
界を含む上下にわたって形成されている選択用ＭＯＳＦ
ＥＴ３，９および４，１０のドレイン拡散層の面積を拡
大してビット線対配線層へのコンタクトを共有し、ま
た、第２と第４のメモリセル２，１７の境界を含む上下
にわたって形成されている選択用ＭＯＳＦＥＴ９，３お
よび１０，４のドレイン拡散層の面積を拡大してビット
線対配線層へのコンタクトを共有しているが、その結果
として、ビット線対配線層１５に接続する拡散層面積の
増大による接合容量の増大を招く。これは、ビット線容
量の増大に繋がり、高速動作、低消費電力動作において
障害となる。

【００６１】これを解決するために、この実施の形態３
では、図６に示すように、第１のメモリセル１と第３の
メモリセル１６とをその境界の上下に線対称形に形成す
ることで、第１，３のメモリセル１，１６それぞれの選
択用ＭＯＳＦＥＴ３，３および４，４のドレイン拡散層
をＸ方向にずれない位置で共有することによって、選択
用ＭＯＳＦＥＴ３，３および４，４のドレイン拡散層の
レイアウトが直線的になるため、その面積を必要最小限
にすることができる。同様に、第２のメモリセル２と第
４のメモリセル１７とをその境界の上下に線対称形に形
成することで、第２，４のメモリセル２，１７それぞれ
の選択用ＭＯＳＦＥＴ９，９および１０，１０のドレイ
ン拡散層をＸ方向にずれない位置で共有することによっ
て、選択用ＭＯＳＦＥＴ９，９および１０，１０のドレ
イン拡散層のレイアウトが直線的になるため、その面積
を必要最小限にすることができる。

【００６２】このように、ビット線対配線層１５に接続
するドレイン拡散層の接合容量を必要最小限にできるた
め、ビット線の寄生容量低減に寄与する。

【００６３】以上のように、この実施の形態３によれ
ば、負荷用ＭＯＳＦＥＴ７，８のソース拡散層をＸ方向
に隣接するメモリセルのそれと共有するよう配置し、駆
動用ＭＯＳＦＥＴ５，６のソース拡散層をＸ方向に隣接
するメモリセルのそれと共有するように配置した第１の
メモリセル１と、負荷用ＭＯＳＦＥＴ１３，１４のソー
ス拡散層を同一メモリセル内で共有するよう配置し、駆
動用ＭＯＳＦＥＴ１１，１２のソース拡散層を同一メモ
リセル内で共有するように配置した第２のメモリセル２
と、第１のメモリセル１の対称形で第１のメモリセル１
のＹ方向に隣接する第３のメモリセル１６と、第２のメ
モリセル２の対称形で第２のメモリセル２のＹ方向に隣
接する第４のメモリセル１７をＹ方向に配置したメモリ
セル群でメモリセル行列を構成することで、第１，第２
のメモリセル１，２の負荷用ＭＯＳＦＥＴ７，１３およ
び８，１４のゲート電極同士を分離するための領域が不
要にすることができる。また、第２のメモリセル２の負
荷用ＭＯＳＦＥＴ１３，１４と駆動用ＭＯＳＦＥＴ１
１，１２の分離領域を削減でき、さらに、第１，第３メ
モリセル１，１６、あるいは第２，第４メモリセル２，
１７の選択用ＭＯＳＦＥＴ３，３、４，４、９，９、１
０，１０のドレイン拡散層を必要最小限の面積で共有す
ることでビット線容量を低減でき、メモリセル面積の縮
小と高速動作、低消費電力化が実現できる。

【００６４】なお、この実施の形態３において、第３の
メモリセル１６と第４のメモリセル１７は、ビット線対
配線層１５に沿う方向において第１のメモリセル１、第
２のメモリセル２とそれぞれ線対称形に配置している
が、点対称形に配置することもできる。

【００６５】また、レイアウトは前記の実施の形態１〜
３の場合に限らず、ＭＯＳＦＥＴの配置が同様であれば
他のレイアウトの場合も全く同様に実施可能であること
は言うまでもない。

【００６６】

【発明の効果】本発明の半導体記憶装置によれば、隣接
して配置されるメモリセルが非対称のレイアウトを有す
るメモリセル群でメモリセル行列を構成しているので、
メモリセル面積を縮小でき、その結果として、全体とし
ての半導体記憶装置のチップ面積の縮小化を実現でき
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体記憶装置
の２ビット相当のメモリセル群を示すレイアウト図

【図２】図１のメモリセル群の複数をＸ方向に配列した
レイアウト図

【図３】本発明の実施の形態２における半導体記憶装置
の２ビット相当のメモリセル群を示すレイアウト図

【図４】図３のメモリセル群の複数をＸ方向に配列した
レイアウト図

【図５】図３のメモリセル群の複数をＹ方向に配列した
レイアウト図

【図６】本発明の実施の形態３における半導体記憶装置
の４ビット相当のメモリセル群を示すレイアウト図

【図７】従来の半導体記憶装置の２ビット相当のメモリ
セル群を示すレイアウト図

【図８】図７の半導体記憶装置の等価回路図

【図９】従来の半導体記憶装置の２ビット相当のメモリ
セル群の他の構成例を示すレイアウト図

【符号の説明】

１ 第１のメモリセル ２ 第２のメモリセル ３ 第１のメモリセルを構成する第１の選択用ＭＯ
ＳＦＥＴ ４ 第１のメモリセルを構成する第２の選択用ＭＯ
ＳＦＥＴ ５ 第１のメモリセルを構成する第１の駆動用ＭＯ
ＳＦＥＴ ６ 第１のメモリセルを構成する第２の駆動用ＭＯ
ＳＦＥＴ ７ 第１のメモリセルを構成する第１の負荷用ＭＯ
ＳＦＥＴ ８ 第１のメモリセルを構成する第２の負荷用ＭＯ
ＳＦＥＴ ９ 第２のメモリセルを構成する第１の選択用ＭＯ
ＳＦＥＴ １０ 第２のメモリセルを構成する第２の選択用Ｍ
ＯＳＦＥＴ １１ 第２のメモリセルを構成する第１の駆動用Ｍ
ＯＳＦＥＴ １２ 第２のメモリセルを構成する第２の駆動用Ｍ
ＯＳＦＥＴ １３ 第２のメモリセルを構成する第１の負荷用Ｍ
ＯＳＦＥＴ １４ 第２のメモリセルを構成する第２の負荷用Ｍ
ＯＳＦＥＴ １５ ビット線対配線層 １６ 第３のメモリセル １７ 第４のメモリセル ２０ ワード線配線層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ビット線対配線層およびワード線配線層
   に接続されたスタティック型のメモリセルを有する半導
   体記憶装置であって、 前記ビット線対配線層に沿う方向に隣接して配置される
   複数のメモリセルがその方向に非対称のレイアウトを有
   して一つのメモリセル群を形成し、このメモリセル群を
   一単位としてこれを縦横に配列してメモリセル行列を構
   成することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセル群は、前記ビット線対配
   線層に沿う方向に隣接して配置された第１，第２のメモ
   リセルからなり、 第１，第２のメモリセルは、それぞれ一対の負荷用ＭＯ
   ＳＦＥＴと、一対の駆動用ＭＯＳＦＥＴと、一対の選択
   用ＭＯＳＦＥＴとを有し、 かつ、前記第１のメモリセルは、一対の負荷用ＭＯＳＦ
   ＥＴのソース拡散層を前記ワード線配線層に沿う方向に
   隣接するメモリセルと共有する一方、 前記第２のメモリセルは、前記一対の負荷用ＭＯＳＦＥ
   Ｔのソース拡散層を同一メモリセル内で共有している、
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記メモリセル群は、前記ビット線対配
   線層に沿う方向に隣接して配置された第１，第２のメモ
   リセルからなり、 第１，第２のメモリセルは、それぞれ一対の負荷用ＭＯ
   ＳＦＥＴと、一対の駆動用ＭＯＳＦＥＴと、一対の選択
   用ＭＯＳＦＥＴとを有し、 かつ、前記第１のメモリセルは、前記一対の負荷用ＭＯ
   ＳＦＥＴのソース拡散層を前記ワード線配線層に沿う方
   向に隣接するメモリセルと共有し、前記一対の駆動用Ｍ
   ＯＳＦＥＴのソース拡散層を前記ワード線配線層に沿う
   方向に隣接するメモリセルと共有する一方、 前記第２のメモリセルは、前記一対の負荷用ＭＯＳＦＥ
   Ｔのソース拡散層を同一メモリセル内で共有し、前記一
   対の駆動用ＭＯＳＦＥＴのソース拡散層を同一メモリセ
   ル内で共有している、ことを特徴とする請求項１記載の
   半導体記憶装置。
4. 【請求項４】 前記メモリセル群は、前記ビット線対配
   線層に沿う方向において隣接して配置された第１，第２
   のメモリセルと，前記ビット線対配線層に沿う方向にお
   いて第１のメモリセルに隣接する第３のメモリセルと、
   前記ビット線対配線層に沿う方向において第２のメモリ
   セルに隣接する第４のメモリセルとからなり、 第１，第２，第３，第４の各メモリセルは、それぞれ一
   対の負荷用ＭＯＳＦＥＴと、一対の駆動用ＭＯＳＦＥＴ
   と、一対の選択用ＭＯＳＦＥＴとを有し、 かつ、前記第１のメモリセルは、前記一対の負荷用ＭＯ
   ＳＦＥＴのソース拡散層を前記ワード線配線層に沿う方
   向に隣接するメモリセルと共有し、前記一対の駆動用Ｍ
   ＯＳＦＥＴのソース拡散層を前記ワード線配線層に沿う
   方向に隣接するメモリセルと共有する一方、 前記第２のメモリセルは、前記一対の負荷用ＭＯＳＦＥ
   Ｔのソース拡散層を同一メモリセル内で共有し、前記一
   対の駆動用ＭＯＳＦＥＴのソース拡散層を同一メモリセ
   ル内で共有し、 第３のメモリセルは、前記ビット線対配線層に沿う方向
   において前記第１のメモリセルと線対称形または点対称
   形であり、 前記第４のメモリセルは、前記ビット線対配線層に沿う
   方向において前記第２のメモリセルと線対称形または点
   対称形である、ことを特徴とする請求項１記載の半導体
   記憶装置。