DE102012218310A1 - Halbleiterbauelement - Google Patents

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Abstract

Es wird ein Halbleiterbauelement geschaffen, bei dem eine Verringerung der Ausbeute durch elektrostatische Zerstörung verhindert werden kann. Eine Abtastzeilen-Treiberschaltung zum Liefern eines Signals für eine Auswahl einer Vielzahl von Pixeln an eine Abtastzeile enthält ein Schieberegister zum Erzeugen des Signals. Eine leitfähige Dünnschicht, die bei einer Vielzahl von Transistoren des Schieberegisters jeweils als Gate-Elektrode dient, ist in eine Vielzahl von leitfähigen Dünnschichten unterteilt. Die abgeteilten leitfähigen Dünnschichten sind durch eine leitfähige Dünnschicht elektrisch miteinander verbunden, die in einer Schicht ausgebildet ist, die von den abgeteilten leitfähigen Dünnschichten verschieden ist. Die Vielzahl von Transistoren schließt einen Transistor auf der Ausgangsseite des Schieberegisters ein.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement unter Verwendung eines Feldeffekttransistors mit isolierter Gate-Elektrode/isolierten Gate-Elektroden.
  • 2. Beschreibung des Standes der Technik
  • In den letzten Jahren haben Metalloxide mit Halbleitereigenschaften, als Oxid-Halbleiter bezeichnet, die Aufmerksamkeit auf sich gezogen und zwar als ein neuartiges Halbleitermaterial, das sowohl eine hohe Mobilität, ähnlich wie jene von polykristallinem oder mikrokristallinem Silizium, als auch homogene Elementeigenschaften, ähnlich wie jene von amorphem Silizium, aufweist. Metalloxide sind für verschiedenste Anwendungen eingesetzt worden; beispielsweise ist Indiumoxid, ein wohlbekanntes Metalloxid, als Material für eine durchsichtige Elektrode für eine Flüssigkristallanzeigevorrichtung o. ä. verwendet worden. Beispiele für solch ein Metalloxid mit Halbleitereigenschaften sind Wolframoxid, Zinnoxid, Indiumoxid und Zinkoxid. Transistoren, bei denen jeweils ein Kanalbildungsbereich unter Verwendung solch eines Metalloxids mit Halbleitereigenschaften ausgebildet ist, sind bekannt (Patentschriften 1 und 2).
  • [Quellenverweis]
    • Patentschrift 1: veröffentlichte japanische Patentanmeldung Nr. 2007-123861
    • Patentschrift 2: veröffentlichte j apanische Patentanmeldung Nr. 2007-096055
  • Zusammenfassung der Erfindung
  • Transistoren aus amorphem Silizium oder einem Oxid-Halbleiter ermöglichen die Herstellung einer auf einem Glassubstrat basierenden Halbleiter-Anzeigevorrichtung der fünften Generation (1200 mm breit × 1300 mm lang) oder einer höher entwickelten Generation, wodurch sich die Vorteile einer höheren Produktivität und niedriger Kosten verschafft werden. Mit zunehmender Bildschirmgröße erhöht sich die Belastung der Verdrahtung, Busleitung genannt, die an eine Vielzahl von Pixeln angeschlossen ist; z. B. verbreitert sich eine Abtastzeile oder Signalleitung in einem Pixelteil der Halbleiter-Anzeigevorrichtung. Also wird die erforderliche Stromlieferfähigkeit einer Treiberschaltung, um ein Potenzial an die Abtastzeile oder die Signalleitung anzulegen, erhöht, und dementsprechend wird die Größe eines Transistors, der in der Treiberschaltung enthalten ist, insbesondere eines Transistors auf der Ausgangsseite der Treiberschaltung bei einer Zunahme der Bildschirmgröße tendenziell, wenngleich in Abhängigkeit von den elektrischen Eigenschaften des Transistors, zunehmen.
  • Solche eine Größenzunahme des Transistors hat eine Vergrößerung des Verdrahtungsbereichs zur Folge, der in Anbetracht des Layouts in der Treiberschaltung als Gate-Elektrode des Transistors dient. Deshalb ist es wahrscheinlich, dass eine sogenannte Antennenwirkung – ein Phänomen, bei dem sich während eines Herstellungsschritts unter Verwendung eines Plasmas, wie etwa beim Trockenätzen, in einer Verdrahtung Ladung ansammelt – auftritt, wodurch sich die Wahrscheinlichkeit einer elektrostatischen Zerstörung der Verdrahtung durch Entladung der in der Verdrahtung angesammelten Ladung erhöht.
  • Insbesondere ist der Durchlassstrom des Transistors unter Verwendung von amorphem Silizium oder einem Oxid-Halbleiter tendenziell schwächer als jener eines Transistors unter Verwendung von polykristallinem oder monokristallinem Silizium. Folglich gilt: Obwohl der Transistor aus amorphem Silizium oder einem Oxid-Halbleiter die Herstellung eines größeren Bildschirms bei dem Verfahren ermöglicht, wird für solch einen größeren Bildschirm ein Transistor benötigt, der so konzipiert ist, dass er größere Abmessungen aufweist, um den Anforderungen an die Stromlieferfähigkeit der Treiberschaltung zu entsprechen. Deshalb nimmt die Wahrscheinlichkeit einer elektrostatischen Zerstörung der Verdrahtung bei einer Vergrößerung des Verdrahtungsbereichs zu, sodass die Ausbeute tendenziell abnimmt.
  • In Anbetracht des oben beschriebenen technischen Hintergrundes besteht eine Aufgabe der vorliegenden Erfindung darin, ein Halbleiterbauelement zu schaffen, bei dem eine Verringerung der Ausbeute durch elektrostatische Zerstörung verhindert werden kann.
  • In einer Ausführungsform der vorliegenden Erfindung wird eine leitfähige Dünnschicht, die bei einer Vielzahl von Transistoren jeweils als Gate-Elektrode dient, in eine Vielzahl von leitfähigen Dünnschichten unterteilt, um eine Ladungsansammlung in der leitfähigen Dünnschicht infolge einer Antennenwirkung zu vermeiden. Die abgeteilten leitfähigen Dünnschichten sind voneinander beabstandet. Ferner sind die abgeteilten leitfähigen Dünnschichten durch eine leitfähige Dünnschicht, die von den abgeteilten leitfähigen Dünnschichten verschieden ist, elektrisch miteinander verbunden. Die Vielzahl von Transistoren schließt einen Transistor auf der Ausgangsseite einer Treiberschaltung ein.
  • In einer Ausführungsform der vorliegenden Erfindung enthält eine Abtastzeilen-Treiberschaltung zum Liefern eines Signals für eine Auswahl einer Vielzahl von Pixeln an eine Abtastzeile ein Schieberegister zum Erzeugen des Signals. Eine leitfähige Dünnschicht, die bei einer Vielzahl von Transistoren des Schieberegisters jeweils als Gate-Elektrode dient, ist in eine Vielzahl von leitfähigen Dünnschichten unterteilt. Die abgeteilten leitfähigen Dünnschichten sind voneinander beabstandet. Ferner sind die abgeteilten leitfähigen Dünnschichten durch eine leitfähige Dünnschicht, die von den abgeteilten leitfähigen Dünnschichten verschieden ist, elektrisch miteinander verbunden. Die Vielzahl von Transistoren schließt einen Transistor auf der Ausgangsseite des Schieberegisters ein.
  • Die leitfähige Dünnschicht, die von den abgeteilten leitfähigen Dünnschichten verschieden ist, kann in einer Schicht geschaffen werden, die von den abgeteilten leitfähigen Dünnschichten verschieden ist, derart, dass die leitfähige Dünnschicht und jeweilige Source- und Drain-Elektroden der Vielzahl von Transistoren in derselben Schicht geschaffen werden können.
  • In einer Ausführungsform der vorliegenden Erfindung kann die Vielzahl von Transistoren amorphes Silizium oder einen Oxid-Halbleiter in den aktiven Schichten enthalten.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann durch elektrisches Verbinden der Vielzahl von leitfähigen Dünnschichten, die als Gate-Elektroden dienen, durch die leitfähige Dünnschicht, die in der anderen Schicht geschaffen wird, der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, verkleinert werden, sodass er kleiner als jener einer leitfähigen Dünnschicht ist, die für eine Vielzahl von Transistoren jeweils als Gate-Elektrode dient. Folglich kann auch dann, wenn die Größe des Transistors auf der Ausgangsseite der Treiberschaltung bei einer Zunahme der Bildschirmgröße zunimmt, der Bereich der leitfähigen Dünnschicht, der als Gate-Elektrode des Transistors dient, klein gehalten werden, wodurch eine Beschädigung der leitfähigen Dünnschicht durch statische Elektrizität infolge einer Antennenwirkung bei einem Plasma verwendenden Herstellungsschritt, wie etwa einem Schritt zum Ausbilden einer Gate-Elektrode durch Ätzen, vermieden werden kann.
  • Im Besonderen enthält ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung eine Treiberschaltung zum Liefern von Signalen an eine Vielzahl von Pixeln. Die Treiberschaltung enthält eine Vielzahl von Transistoren. Bei der Vielzahl von Transistoren ist eine Gate-Elektrode mindestens eines Transistors auf der Signalausgangsseite durch eine leitfähige Dünnschicht, die von den Gate-Elektroden verschieden ist, mit einer Gate-Elektrode mindestens eines weiteren Transistors elektrisch verbunden.
  • Durch die oben beschriebene Struktur ermöglicht das Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung, eine Verringerung der Ausbeute infolge elektrostatischer Zerstörung zu vermeiden.
  • Kurze Beschreibung der Zeichnung
  • Es zeigen:
  • 1 ein Schaltbild, das eine Schaltungsanordnung eines Halbleiterbauelements der vorliegenden Erfindung zeigt;
  • 2A und 2C Draufsichten auf Transistoren, und 2B eine Querschnittansicht des Transistors;
  • 3A und 3C Draufsichten auf Transistoren, und 3B eine Querschnittansicht des Transistors;
  • 4 einen Schaltplan, der eine Schaltungsanordnung eines Halbleiterbauelements der vorliegenden Erfindung zeigt;
  • 5 einen Schaltplan, der einen Aufbau eines Schieberegisters zeigt;
  • 6 ein Ablaufdiagramm, das eine Funktionsweise einer Impulsausgabeschaltung zeigt;
  • 7 eine Darstellung, die auf schematische Weise einen j-ten Impulsgeber zeigt;
  • 8A und 8B Schaltpläne, die jeweils eine Schaltungsanordnung eines Impulsgebers zeigen;
  • 9A und 9B Schaltpläne, die jeweils eine Schaltungsanordnung eines Impulsgebers zeigen;
  • 10 einen Schaltplan, der eine Schaltungsanordnung eines Impulsgebers zeigt; 11 eine Querschnittansicht einer Treiberschaltung und eines Pixels;
  • 12 eine Darstellung, die einen Aufbau eines Bildschirms zeigt; und
  • 13A bis 13E Darstellungen, die jeweils eine elektronische Einrichtung zeigen.
  • Genaue Beschreibung der Erfindung
  • Im Folgenden werden Ausführungsform der Erfindung ausführlich beschrieben; dabei wird auf die beigefügte Zeichnung Bezug genommen. Die vorliegende Erfindung ist jedoch nicht auf die folgende Beschreibung beschränkt, und ein Fachmann wird ohne weiteres verstehen, dass Art und Details auf verschiedene Weise verändert werden können, ohne vom Erfindungsgedanken und vom Schutzbereich der vorliegenden Erfindung abzuweichen. Dementsprechend ist die vorliegende Erfindung nicht als durch die nachstehende Beschreibung der Ausführungsformen beschränkt anzusehen.
  • Die vorliegende Erfindung schließt jedes Halbleiterbauelement ein, das einen Transistor verwendet, wie beispielsweise ein integrierter Schaltkreis, ein HF-Transponder und ein Halbleiterbauelement. Unter die Kategorie des integrierten Schaltkreises fallen hochintegrierte Schaltungen (LSIs), darunter ein Mikroprozessor, eine Bildverarbeitungsschaltung, ein digitaler Signalprozessor (DSP), ein Mikrocontroller und dergleichen, und programmierbare Logikbausteine (PLDs), wie etwa ein feldprogrammierbares Gate-Array (FPGA) und ein komplexer programmierbarer Logikbaustein (CPLD). Außerdem gehören zur Kategorie der Halbleiter-Anzeigevorrichtungen: Flüssigkristallanzeigevorrichtungen, lichtemittierende Vorrichtungen, bei denen für jedes Pixel ein lichtemittierendes Element, verkörpert durch ein organisches lichtemittierendes Element (OLED), vorgesehen ist, elektronische Papierdisplays, digitale Mikrospiegelvorrichtungen (DMDs), Plasmabildschirme (PDPs), Feldemissionsbildschirme (FEDs) und weitere Halbleiter-Anzeigevorrichtungen, bei denen die Treiberschaltung ein Schaltungselement unter Verwendung einer Halbleiterdünnschicht enthält.
  • Im Rahmen der vorliegenden Anmeldung fallen unter die Kategorie der Halbleiter-Anzeigevorrichtung: Bildschirme, bei denen für jedes Pixel ein Anzeigeelement vorgesehen ist, etwa ein Flüssigkristallelement oder ein lichtemittierendes Element, und Module, bei denen eine integrierte Schaltung o. ä., darunter eine Steuereinheit, auf den Bildschirm montiert ist.
  • (Ausführungsform 1)
  • 1 zeigt ein Beispiel für eine Schaltungsanordnung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Ein Halbleiterbauelement 100, wie in 1 gezeigt, enthält eine Vielzahl von Transistoren, darunter mindestens einen Transistor 101 und einen Transistor 102.
  • Durch eine Verdrahtung 105 und eine Verdrahtung 106 werden ein Hochpegel-Potenzial VH und ein Niedrigpegel-Potenzial VL an das Halbleiterbauelement 100 angelegt. In 1 wird das Potenzial VH mittels der Verdrahtung 105 an das Halbleiterbauelement 100 angelegt, und das Potenzial VL wird mittels der Verdrahtung 106 an das Halbleiterbauelement 100 angelegt. Außerdem wird mittels einer Verdrahtung 103 ein Potenzial Vin eines Eingangssignals an das Halbleiterbauelement 100 angelegt. In dem Halbleiterbauelement 100 wird die Vielzahl von Transistoren, darunter der Transistor 101 und der Transistor 102, entsprechend dem Potenzial Vin durchgesteuert oder gesperrt. Folglich wird durch den oben beschriebenen Schaltvorgang eines der Potenziale VH und VL ausgewählt, sodass das ausgewählte Potenzial als Potenzial Vout eines Ausgangssignals vom Halbleiterbauelement 100 über eine Verdrahtung 104 ausgegeben wird.
  • Einer der Source- und Drain-Anschlüsse des Transistors 102 ist an die Verdrahtung 104 angeschlossen. Das heißt, dass der Transistor 102 auf der Ausgangsseite des Halbleiterbauelements 100 angeordnet ist und die Steuerung der Ausgabe des Potenzials Vout an die Verdrahtung 104 zur Aufgabe hat. In einer Ausführungsform der vorliegenden Erfindung ist eine Gate-Elektrode (G) des Transistors 101 mittels einer Verdrahtung 107, die von den Gate-Elektroden verschieden ist, mit einer Gate-Elektrode (G) des Transistors 102 elektrisch verbunden.
  • In der vorliegenden Beschreibung hat der Begriff „Anschluss” sowohl die Bedeutung eines elektrischen Anschlusses als auch einer direkten Verbindung, sofern nichts anderes angegeben ist, und entspricht einem Zustand, in dem Strom, Spannung oder ein Potenzial zugeführt oder übertragen werden kann. Demzufolge hat der „angeschlossene” Zustand nicht unbedingt die Bedeutung des Zustandes einer direkten Verbindung, sondern schließt in seiner Begrifflichkeit den Zustand einer indirekten Verbindung mittels eines Elements wie etwa einer Verdrahtung, einer leitfähigen Dünnschicht, eines Widerstands, einer Diode oder eines Transistors ein, sodass Strom, Spannung oder ein Potenzial zugeführt oder übertragen werden kann.
  • Außerdem hat der „Source-Anschluss” des Transistors die Bedeutung einer Source-Region, die Teil einer aktiven Schicht oder einer an eine aktive Schicht angeschlossenen Source-Elektrode ist. Genauso hat der „Drain-Anschluss” des Transistors die Bedeutung einer Drain-Region, die Teil einer aktiven Schicht oder einer an eine aktive Schicht angeschlossenen Drain-Elektrode ist.
  • Die Begriffe „Source-Anschluss” und „Drain-Anschluss” des Transistors sind in Abhängigkeit von der Polarität des Transistors und davon, welches der Potenziale, die jeweils an den Anschlusspunkten anliegen, hoch oder niedrig ist, gegeneinander austauschbar. Bei einem n-Kanal-Transistor wird im Allgemeinen eine Elektrode, an der ein niedriges Potenzial anliegt, als Source-Anschluss bezeichnet, während eine Elektrode, an der ein hohes Potenzial anliegt, als Drain-Anschluss bezeichnet wird. Hingegen wird bei einem p-Kanal-Transistor eine Elektrode, an der ein niedriges Potenzial anliegt, als Drain-Anschluss bezeichnet, während eine Elektrode, an der ein hohes Potenzial anliegt, als Source-Anschluss bezeichnet wird. In der vorliegenden Beschreibung wird zwar in einigen Fällen die Anschlussbeziehung eines Transistors der Einfachheit halber ausgehend von der Annahme beschrieben, dass der Source-Anschluss und der Drain-Anschluss fest sind, an und für sich werden jedoch Source-Anschluss und Drain-Anschluss entsprechend der oben beschriebenen Beziehung der Potenziale austauschbar verwendet.
  • In dem Fall, in dem das vom Halbleiterbauelement 100 ausgegebene Potenzial Vout an eine hochbelastete Verdrahtung, als Busleitung bezeichnet, wie etwa eine Abtastzeile oder eine Signalleitung, die an eine Vielzahl von Pixeln angeschlossen ist, angelegt wird, muss der Transistor 102 zur Steuerung der Ausgabe des Potenzials Vout eine hohe Stromlieferfähigkeit aufweisen. Folglich ist es zu bevorzugen, die Transistoren 102 und 102 so zu konzipieren, dass die Kanalbreite W des Transistors 102 größer als die Kanalbreite W des Transistors 101 ist.
  • 2A ist ein Beispiel für eine Draufsicht auf die in 1 gezeigten Transistoren 101 und 102. In der Draufsicht von 2A ist jedoch zur besseren Verdeutlichung des Aufbaus der Transistoren 101 und 102 eine das Gate isolierende Dünnschicht 111 weggelassen worden. Ferner ist 2B ein Beispiel für eine Querschnittansicht entlang der Strich-Punkt-Linie A1-A2 des Transistors 102 von 2A.
  • In 2A weist der Transistor 101 eine leitfähige Dünnschicht 110 auf, die als Gate-Elektrode dient, über der leitfähigen Dünnschicht 110 eine das Gate isolierende Dünnschicht 111, eine Halbleiter-Dünnschicht 112, die so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht 111 mit der leitfähigen Dünnschicht 110 überlappt, und eine leitfähige Dünnschicht 113 sowie eine leitfähige Dünnschicht 114, die über der Halbleiter-Dünnschicht 112 als Source-Elektrode bzw. Drain-Elektrode dient.
  • Des Weiteren weist in 2A und 2B der Transistor 102 eine leitfähige Dünnschicht 115 auf, die als Gate-Elektrode dient, über der leitfähigen Dünnschicht 115 eine das Gate isolierende Dünnschicht 111, eine Halbleiter-Dünnschicht 116, die so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht 111 mit der leitfähigen Dünnschicht 115 überlappt, und eine leitfähige Dünnschicht 117 sowie eine leitfähige Dünnschicht 118, die über der Halbleiter-Dünnschicht 116 als Source-Elektrode bzw. Drain-Elektrode dienen.
  • Außerdem ist in einer Ausführungsform der vorliegenden Erfindung die Stromlieferfähigkeit des auf der Ausgangsseite angeordneten Transistors 102 besser als die des Transistors 101. Deshalb ist es in einer Ausführungsform der vorliegenden Erfindung, wie in 2A gezeigt, zu bevorzugen, die Transistoren 101 und 102 so zu konzipieren, dass das Verhältnis der Kanalbreite W102 zur Kanallänge L102 des Transistors 102 größer als das Verhältnis der Kanalbreite W101 zur Kanallänge L101 des Transistors 101 ist. Im Besonderen ist das Verhältnis der Kanalbreite W102 zur Kanallänge L102 mindestens doppelt so groß wie das Verhältnis der Kanalbreite W102 zur Kanallänge L101, des Weiteren vorzugsweise mindestens dreimal so groß wie das Verhältnis der Kanalbreite W101 zur Kanallänge L101.
  • Überdies ist die leitfähige Dünnschicht 110 von der leitfähigen Dünnschicht 115 beabstandet. In der vorliegenden Beschreibung bedeutet „beabstandet” mit Zwischenraum angeordnet. Ferner ist in 2A und 2B die leitfähige Dünnschicht 110 mit der leitfähigen Dünnschicht 115 elektrisch verbunden und zwar durch eine leitfähige Dünnschicht 119, die als Verdrahtung dient. Im Besonderen ist die leitfähige Dünnschicht 110 in einer Öffnung 120, die in der das Gate isolierenden Dünnschicht 111 ausgebildet ist, an die leitfähige Dünnschicht 119 angeschlossen, und die leitfähige Dünnschicht 115 ist in einer Öffnung 121, die in der das Gate isolierenden Dünnschicht 111 ausgebildet ist, an die leitfähige Dünnschicht 119 angeschlossen.
  • Ferner können die in 2A und 2B gezeigten leitfähigen Dünnschichten 110 und 115 durch ein Bearbeiten einer über einer isolierenden Oberfläche ausgebildeten leitfähigen Dünnschicht, um eine geeignete Form zu erhalten, etwa durch Ätzen o. ä., gebildet werden. Die leitfähigen Dünnschichten 113 und 114, die leitfähigen Dünnschichten 117 und 118 sowie die leitfähige Dünnschicht 119 können durch ein Bearbeiten einer Dünnschicht, um eine geeignete Form zu erhalten, etwa durch Ätzen o. ä., ausgebildet werden, wobei die letztere Dünnschicht zwecks Bedeckung der Öffnungen 120 und 121 über der das Gate isolierenden Dünnschicht 111 ausgebildet worden ist. Das heißt, dass die leitfähige Dünnschicht 119 in einer Schicht ausgebildet ist, die von den leitfähigen Dünnschichten 110 und 115 verschieden ist.
  • Wie in 2A und 2B gezeigt ist, sind in einer Ausführungsform der vorliegenden Erfindung die leitfähigen Dünnschichten 110 und 115, die als Gate-Elektroden dienen, durch die elektrische Dünnschicht 119, die in einer Schicht ausgebildet ist, die von der Schicht der leitfähigen Dünnschichten 110 und 115 verschieden ist, elektrisch miteinander verbunden.
  • Als Vergleichsbeispiel zeigt 2C ein weiteres Beispiel für die Draufsicht auf die in 1 gezeigten Transistoren 101 und 102. In der Draufsicht von 2C ist jedoch zur besseren Verdeutlichung des Aufbaus der Transistoren 101 und 102 eine das Gate isolierende Dünnschicht weggelassen worden.
  • In 2C weist der Transistor 101 eine leitfähige Dünnschicht 122 auf, die als Gate-Elektrode dient, über der leitfähigen Dünnschicht 122 eine das Gate isolierende Dünnschicht, eine Halbleiter-Dünnschicht 123, die so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht mit der leitfähigen Dünnschicht 122 überlappt, und eine leitfähige Dünnschicht 124 sowie eine leitfähige Dünnschicht 125, die über der Halbleiter-Dünnschicht 123 als Source-Elektrode bzw. Drain-Elektrode dienen.
  • Des Weiteren weist in 2C der Transistor 102 eine leitfähige Dünnschicht 122 auf, die als Gate-Elektrode dient, über der leitfähigen Dünnschicht 122 eine das Gate isolierende Dünnschicht, eine Halbleiter-Dünnschicht 126, die so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht mit der leitfähigen Dünnschicht 122 überlappt, und eine leitfähige Dünnschicht 127 sowie eine leitfähige Dünnschicht 128, die über der Halbleiter-Dünnschicht 126 als Source-Elektrode bzw. Drain-Elektrode dienen.
  • Das heißt, dass in 2C die leitfähige Dünnschicht 122 den Transistoren 101 und 102 gemeinsam ist; die leitfähige Dünnschicht 122 dient sowohl als Gate-Elektrode des Transistors 101 als auch als Gate-Elektrode des Transistors 102. Folglich ist der Bereich der leitfähigen Dünnschicht 122, der in 2C als Gate-Elektroden dient, größer als einer der jeweiligen Bereiche der leitfähigen Dünnschichten 110 und 115, die in 2A und 2B als Gate-Elektroden dienen.
  • Somit kann in einer Ausführungsform der vorliegenden Erfindung dadurch, dass jeder der Bereiche der leitfähigen Dünnschichten 110 und 115, die als Gate-Elektroden dienen, kleiner als jener der leitfähigen Dünnschicht 122 im Vergleichsbeispiel gehalten werden kann, die bei einem Ätzen zum Ausbilden der leitfähigen Dünnschichten 110 und 115 in jeder der leitfähigen Dünnschichten 110 und 115 angesammelte Ladungsmenge klein gehalten werden; d. h. dass eine Antennenwirkung reduziert werden kann. Dementsprechend wird bei einer Ausführungsform der vorliegenden Erfindung bei der Ausbildung der leitfähigen Dünnschichten 110 und 115 durch Ätzen die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung der leitfähigen Dünnschichten 110 und 115 durch Entladung der oben beschriebenen Ladung geringer sein als im Vergleichsbeispiel.
  • Außerdem wird bei einer Ausführungsform der vorliegenden Erfindung auch bei der Ausbildung der Halbleiter-Dünnschicht 112 über der leitfähigen Dünnschicht 110 und der Halbleiter-Dünnschicht 116 über der leitfähigen Dünnschicht 115 durch Ätzen die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung der leitfähigen Dünnschichten 110 und 115 durch eine Antennenwirkung geringer sein als im Vergleichsbeispiel.
  • Als Nächstes zeigt 3A ein Beispiel für die Draufsicht auf die in 1 gezeigten Transistoren 101 und 102, das von dem in 2A gezeigten Beispiel verschieden ist. In der Draufsicht von 3A ist jedoch zur besseren Verdeutlichung des Aufbaus der Transistoren 101 und 102 eine das Gate isolierende Dünnschicht 211 weggelassen worden. Ferner ist 3B ein Beispiel für eine Querschnittansicht entlang der Strich-Punkt-Linie B1-B2 des Transistors 102 von 3A.
  • In 3A weist der Transistor 101 eine leitfähige Dünnschicht 213 und eine leitfähige Dünnschicht 214 auf, die als Source-Elektrode bzw. Drain-Elektrode dienen, über den leitfähigen Dünnschichten 213 und 214 eine Halbleiter-Dünnschicht 212, über der Halbleiter-Dünnschicht 212 die das Gate isolierende Dünnschicht 211 und eine leitfähige Dünnschicht 210, die als Gate-Elektrode dient und so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht 211 mit der Halbleiter-Dünnschicht 212 überlappt.
  • In 3A und 3B weist der Transistor 102 eine leitfähige Dünnschicht 217 und eine leitfähige Dünnschicht 218 auf, die als Source-Elektrode und Drain-Elektrode dienen, über den leitfähigen Dünnschichten 217 und 218 eine Halbleiter-Dünnschicht 216, über der Halbleiter-Dünnschicht 216 die das Gate isolierende Dünnschicht 211 und eine leitfähige Dünnschicht 215, die als Gate-Elektrode dient und so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht 211 mit der Halbleiter-Dünnschicht 216 überlappt.
  • Außerdem ist in einer Ausführungsform der vorliegenden Erfindung die Stromlieferfähigkeit des auf der Ausgangsseite angeordneten Transistors 102 besser als die des Transistors 101. Deshalb ist es in einer Ausführungsform der vorliegenden Erfindung, wie in 3A gezeigt, zu bevorzugen, die Transistoren 101 und 102 so zu konzipieren, dass das Verhältnis der Kanalbreite W102 zur Kanallänge L102 des Transistors 102 größer als das Verhältnis der Kanalbreite W101 zur Kanallänge L101 des Transistors 101 ist. Im Besonderen ist das Verhältnis der Kanalbreite W102 zur Kanallänge L102 vorzugsweise mindestens doppelt so groß wie das Verhältnis der Kanalbreite W101 zur Kanallänge L101, des Weiteren vorzugsweise mindestens dreimal so groß wie das Verhältnis der Kanalbreite W101 zur Kanallänge L101.
  • Des Weiteren ist die leitfähige Dünnschicht 210 von der leitfähigen Dünnschicht 215 beabstandet. Ferner ist in 3A und 3B die leitfähige Dünnschicht 210 mit der leitfähigen Dünnschicht 215 elektrisch verbunden und zwar durch eine leitfähige Dünnschicht 219, die als Verdrahtung dient. Im Besonderen ist die leitfähige Dünnschicht 210 in einer Öffnung 220, die in der das Gate isolierenden Dünnschicht 211 ausgebildet ist, mit der leitfähigen Dünnschicht 219 verbunden, und die leitfähige Dünnschicht 215 ist in einer Öffnung 221, die in der das Gate isolierenden Dünnschicht 211 ausgebildet ist, mit der leitfähigen Dünnschicht 219 verbunden.
  • Ferner können die in 3A und 3B gezeigten leitfähigen Dünnschichten 210 und 215 durch ein Bearbeiten einer Dünnschicht, um eine geeignete Form zu erhalten, etwa durch Ätzen o. ä. ausgebildet werden, wobei letztere Dünnschicht zwecks Bedeckung der Öffnungen 220 und 221 über der das Gate isolierenden Dünnschicht 211 ausgebildet worden ist. Die leitfähigen Dünnschichten 213 und 214, die leitfähigen Dünnschichten 217 und 218 sowie die leitfähige Dünnschicht 219 können durch ein Bearbeiten einer leitfähigen Dünnschicht, die über einer isolierenden Oberfläche ausgebildet ist, um eine geeignete Form zu erhalten, etwa durch Ätzen o. ä., ausgebildet werden. Das heißt, die leitfähige Dünnschicht 219 wird in einer Schicht ausgebildet, die von den leitfähigen Dünnschichten 210 und 215 verschieden ist.
  • Wie in 3A und 3B gezeigt ist, sind in einer Ausführungsform der vorliegenden Erfindung die leitfähigen Dünnschichten 210 und 215, die als Gate-Elektroden dienen, durch die elektrische Dünnschicht 219, die in einer Schicht ausgebildet ist, die von der Schicht der leitfähigen Dünnschichten 210 und 215 verschieden ist, elektrisch miteinander verbunden.
  • Als Vergleichsbeispiel zeigt 3C ein weiteres Beispiel für die Draufsicht auf die in 1 gezeigten Transistoren 101 und 102. In der Draufsicht von 3C ist jedoch zur besseren Verdeutlichung des Aufbaus der Transistoren 101 und 102 eine das Gate isolierende Dünnschicht weggelassen worden.
  • In 3C weist der Transistor 101 eine leitfähige Dünnschicht 224 und eine leitfähige Dünnschicht 225 auf, die als Source-Elektrode und Drain-Elektrode dienen, über den leitfähigen Dünnschichten 224 und 225 eine Halbleiter-Dünnschicht 223, über der Halbleiter-Dünnschicht 223 eine das Gate isolierende Dünnschicht und eine leitfähige Dünnschicht 222, die als Gate-Elektrode dient und so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht mit der Halbleiter-Dünnschicht 223 überlappt.
  • Ferner weist in 3C der Transistor 102 eine leitfähige Dünnschicht 227 und eine leitfähige Dünnschicht 228 auf, die als Source-Elektrode bzw. Drain-Elektrode dienen, über den leitfähigen Dünnschichten 227 und 228 eine Halbleiter-Dünnschicht 226, über der Halbleiter-Dünnschicht 226 eine das Gate isolierende Dünnschicht und die leitfähige Dünnschicht 222, die als Gate-Elektrode dient und so beschaffen ist, dass sie über der das Gate isolierenden Dünnschicht mit der Halbleiter-Dünnschicht 226 überlappt.
  • Das heißt, dass in 3C die leitfähige Dünnschicht 222 den Transistoren 101 und 102 gemeinsam ist; die leitfähige Dünnschicht 222 dient sowohl als Gate-Elektrode des Transistors 101 als auch als Gate-Elektrode des Transistors 102. Folglich ist der Bereich der leitfähigen Dünnschicht 222, der in 3C als Gate-Elektroden dient, größer als einer der jeweiligen Bereiche der leitfähigen Dünnschichten 210 und 215, die in 3A und 3B als Gate-Elektroden dienen.
  • Somit kann in einer Ausführungsform der vorliegenden Erfindung dadurch, dass jeder der Bereiche der leitfähigen Dünnschichten 210 und 215, die als Gate-Elektroden dienen, kleiner als jener der leitfähigen Dünnschicht 222 im Vergleichsbeispiel gehalten werden kann, die bei einem Ätzen zum Ausbilden der leitfähigen Dünnschichten 210 und 215 in jeder der leitfähigen Dünnschichten 210 und 215 angesammelte Ladungsmenge klein gehalten werden, d. h. dass eine Antennenwirkung reduziert werden kann. Dementsprechend wird bei einer Ausführungsform der vorliegenden Erfindung bei der Ausbildung der leitfähigen Dünnschichten 210 und 215 durch Ätzen die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung der leitfähigen Dünnschichten 210 und 215 durch Entladung der oben beschriebenen Ladung geringer sein als im Vergleichsbeispiel.
  • Außerdem wird bei einer Ausführungsform der vorliegenden Erfindung bei einem Bearbeiten einer leitfähigen Dünnschicht über den leitfähigen Dünnschichten 210 und 215 durch Ätzen, um eine geeignete Form zu erhalten, die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung der leitfähigen Dünnschichten 210 und 215 durch eine Antennenwirkung ebenfalls geringer sein.
  • Als Nächstes wird ein Impulsgeber beschrieben, der ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung ist. 4 zeigt als Beispiel für ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung einen Impulsgeber.
  • Ein Impulsgeber 300, wie in 4 gezeigt, enthält Transistoren 301 bis 315 sowie eine Kapazität 316. Der Transistor 302 entspricht dem in 1 gezeigten Transistor 101. Jeder der Transistoren 309, 312 und 315 entspricht dem in 1 gezeigten Transistor 102. Der Impulsgeber 300 wird mit verschiedensten Potenzialen von den Verdrahtungen 317 bis 326 versorgt und gibt Potenziale an die Verdrahtungen 327 bis 329 aus.
  • Durch eine Reihenschaltung mehrerer Impulsgeber 300 kann ein Schieberegister gebildet werden.
  • Im Besonderen, nämlich in dem Fall, in dem die Transistoren 301 bis 315 n-Kanal-Transistoren sind, liegen an der Verdrahtung 317, der Verdrahtung 318 und der Verdrahtung 326 ein Hochpegel-Potenzial VDD, ein Niedrigpegel-Potenzial VSS bzw. ein Niedrigpegel-Potenzial VEE an. Das Potenzial VEE ist vorzugsweise gleich dem oder höher als das Potenzial VSS. Des Weiteren liegt an der Verdrahtung 319 ein Potenzial LIN an, an der Verdrahtung 320 liegt ein Potenzial INRES an, an der Verdrahtung 321 liegt ein Potenzial CLK2 an, an der Verdrahtung 322 liegt ein Potenzial RIN an, an der Verdrahtung 323 liegt ein Potenzial CLK1 an, an der Verdrahtung 324 liegt ein Potenzial PWC2 an, und an der Verdrahtung 325 liegt ein Potenzial PWC1 an.
  • Ferner liegt an der Verdrahtung 327 ein vom Impulsgeber 300 ausgegebenes Potenzial GOUT1 an. An der Verdrahtung 328 liegt ein vom Impulsgeber 300 ausgegebenes Potenzial GOUT2 an. An der Verdrahtung 329 liegt ein vom Impulsgeber 300 ausgegebenes Potenzial SROUT an.
  • Die Potenziale LIN, RIN, CLK2 und INRES entsprechen jeweils dem Potenzial Vin des in 1 gezeigten Halbleiterbauelements 100. Die Potenziale GOUT1, GOUT2 und SROUT entsprechen jeweils dem Potenzial Vout des in 1 gezeigten Halbleiterbauelements 100. Die Potenziale VSS, VEE, PWC1, PWC2 und CLK1 entsprechen entweder dem Potenzial VH oder dem Potenzial VL des in 1 gezeigten Halbleiterbauelements 100.
  • Im Besonderen ist die Gate-Elektrode des Transistors 301 an die Verdrahtung 319 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 301 ist an die Verdrahtung 317 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 301 ist an einen der Source- und Drain-Anschlüsse des Transistors 302 angeschlossen. Eine Gate-Elektrode des Transistors 302 ist an eine Gate-Elektrode des Transistors 315 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 302 ist an die Verdrahtung 318 angeschlossen. Eine Gate-Elektrode des Transistors 303 ist an die Verdrahtung 320 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 303 ist an die Verdrahtung 317 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 303, ist an die Gate-Elektrode des Transistors 302 angeschlossen. Eine Gate-Elektrode des Transistors 304 ist an die Verdrahtung 321 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 304 ist an die Verdrahtung 317 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 304 ist an die Gate-Elektrode des Transistors 302 angeschlossen. Eine Gate-Elektrode des Transistors 305 ist an die Verdrahtung 322 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 305 ist an die Verdrahtung 317 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 305, ist an die Gate-Elektrode des Transistors 302 angeschlossen. Eine Gate-Elektrode des Transistors 306 ist an die Verdrahtung 319 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 306 ist an die Gate-Elektrode des Transistors 302 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 306, ist an die Verdrahtung 318 angeschlossen. Eine Gate-Elektrode des Transistors 307 ist an die Verdrahtung 317 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 307 ist an den anderen der Source- und Drain-Anschlüsse des Transistors 301 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 307 ist an eine Gate-Elektrode des Transistors 308 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 308 ist an die Verdrahtung 323 angeschlossen, und der andere der Source- und Drain-Anschlüsse des Transistors 308 ist an die Verdrahtung 329 angeschlossen. Eine Gate-Elektrode des Transistors 309 ist an die Gate-Elektrode des Transistors 302 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 309 ist an die Verdrahtung 329 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 309 ist an die Verdrahtung 318 angeschlossen. Eine Gate-Elektrode des Transistors 310 ist an die Verdrahtung 317 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 310 ist an den anderen der Source- und Drain-Anschlüsse des Transistors 301 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 310 ist an eine Gate-Elektrode des Transistors 311 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 311 ist an die Verdrahtung 324 angeschlossen und der andere der Source- und Drain-Anschlüsse des Transistors 311 ist an die Verdrahtung 328 angeschlossen. Eine Gate-Elektrode des Transistors 312 ist an die Gate-Elektrode des Transistors 302 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 312 ist an die Verdrahtung 328 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 312 ist an die Verdrahtung 318 angeschlossen. Eine Gate-Elektrode des Transistors 313 ist an die Verdrahtung 317 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 313 ist an den anderen der der Source- und Drain-Anschlüsse des Transistors 301 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 313 ist an eine Gate-Elektrode des Transistors 314 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 314 ist an die Verdrahtung 325 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 314 ist an die Verdrahtung 327 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 315 ist an die Verdrahtung 327 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 315 ist an die Verdrahtung 326 angeschlossen. Eine Elektrode der Kapazität 316 ist an die Gate-Elektrode des Transistors 302 angeschlossen; und die andere Elektrode der Kapazität 316 ist an die Verdrahtung 318 angeschlossen.
  • In 4 ist der andere der Source- und Drain-Anschlüsse des Transistors 315 auf der Ausgangsseite an die Verdrahtung 326 angeschlossen; Ausführungsformen der vorliegenden Erfindung sind jedoch nicht dahingehend beschränkt. Der andere der Source- und Drain-Anschlüsse des Transistors 315 auf der Ausgangsseite kann an die Verdrahtung 318 angeschlossen sein. Die Abmessungen des Transistors 315 auf der Ausgangsseite sind größer, weswegen in dem Fall, in dem der Transistor ein selbstleitender Transistor ist, der Drain-Strom des Transistors größer als jener im Sperrzustand irgendeines anderen Transistors ist. Deshalb wird in dem Fall, in dem der Transistor 315 ein selbstleitender Transistor ist, dann, wenn der andere der Source- und Drain-Anschlüsse des Transistors 315 an die Verdrahtung 318 angeschlossen ist, das Potenzial der Verdrahtung 318 wahrscheinlich durch den oben beschriebenen Drain-Strom erhöht, was eine Amplitudenverkleinerung des Potenzials GOUT1, das ein Ausgangspotenzial ist, zur Folge hat. Andererseits, wenn wie in 4 gezeigt der andere der Source- und Drain-Anschlüsse des Transistors 315 auf der Ausgangsseite nicht an die Verdrahtung 318, sondern an die Verdrahtung 326 angeschlossen ist, dann ist auch in dem Fall, in dem der Transistor 315 ein selbstleitender Transistor ist und sich das Potenzial der Verdrahtung 326 entsprechend erhöht, das Potenzial der Verdrahtung 318 zum Anlegen des Potenzial an die Gate-Elektrode des Transistors 315 ohne Beziehung zur Zunahme des Potenzials der Verdrahtung 326; entsprechend nimmt dann, wenn das Potenzial der Verdrahtung 326 aufgrund des Drain-Stroms des Transistors 315 zunimmt, die Gate-Spannung des Transistors 315 gegenüber der Schwellenspannung, bei der es sich um eine negative Spannung handelt, ab, sodass der Transistor 315 auch in dem Fall gesperrt werden kann, in dem er ein selbstleitender Transistor ist.
  • In einer Ausführungsform der vorliegenden Erfindung ist mindestens eine der jeweiligen Gate-Elektroden der Transistoren 309, 312 und 315, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die von diesen Gate-Elektroden verschieden ist, mit der Gate-Elektrode des Transistors 302 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 309, 312, 315 und 302 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein.
  • Eine Ausführungsform der vorliegenden Erfindung ist nicht auf eine Struktur beschränkt, bei der zwei leitfähige Dünnschichten, von denen jede als Gate-Elektrode dient, durch eine leitfähige Dünnschicht, die von den beiden leitfähigen Dünnschichten verschieden ist, elektrisch miteinander verbunden sind. Beispielsweise können zwei leitfähige Dünnschichten, von denen jede als Gate-Elektrode dient, durch eine Vielzahl von leitfähigen Dünnschichten, die von den beiden leitfähigen Dünnschichten verschieden sind, elektrisch miteinander verbunden sein. In diesem Fall ist mindestens eine aus der Vielzahl von leitfähigen Dünnschichten in einer Schicht ausgebildet, die von den beiden leitfähigen Dünnschichten, die jeweils als Gate-Elektrode dienen, verschieden ist.
  • Ferner ist eine Ausführungsform der vorliegenden Erfindung nicht auf eine Struktur beschränkt, bei der zwischen einer Vielzahl von leitfähigen Dünnschichten, die jeweils als Gate-Elektrode dienen, und einer leitfähigen Dünnschicht, um die Vielzahl von leitfähigen Dünnschichten miteinander elektrisch zu verbinden, eine isolierende Dünnschicht vorgesehen ist. In einer Ausführungsform der vorliegenden Erfindung ist eine Vielzahl von leitfähigen Dünnschichten, die jeweils als Gate-Elektrode dienen, in einem Bildungsschritt ausgebildet worden, der von jenem einer leitfähigen Dünnschicht, um die Vielzahl von leitfähigen Dünnschichten miteinander elektrisch zu verbinden, verschieden ist. Deshalb ist nicht unbedingt eine isolierende Dünnschicht zwischen der Vielzahl von leitfähigen Dünnschichten, von denen jede als Gate-Elektrode dient, und der leitfähigen Dünnschicht, um die Vielzahl von leitfähigen Dünnschichten miteinander elektrisch zu verbinden, vorgesehen.
  • (Ausführungsform 2)
  • Im Rahmen dieser Ausführungsform wird ein Schieberegister beschrieben, das durch eine Reihenschaltung mehrerer in 4 gezeigter Impulsgeber 300 gebildet ist.
  • Ein Schieberegister, wie in 5 gezeigt, enthält Impulsgeber 300_1 bis 300_y (y ist eine natürliche Zahl) und einen Leerimpulsgeber 300_d. Die Impulsgeber 300_1 bis 300_y weisen jeweils eine Konfiguration auf, die jener des in 4 gezeigten Impulsgebers gleicht. Andererseits unterscheidet sich die Konfiguration des Impulsgebers 300_d von jener des in 4 gezeigten Impulsgebers 300 insofern, als der Impulsgeber 300_d nicht an die Verdrahtung 322 angeschlossen ist, an der das Potenzial RIN anliegt, und den Transistor 305 nicht enthält.
  • Bei dem in 5 gezeigten Schieberegister sind die Positionen der Verdrahtungen 319 bis 325 und der Verdrahtungen 327 bis 329, die an den Impulsgeber 300_j von 7 angeschlossen sind (j ist eine natürliche Zahl kleiner oder gleich y), schematisch dargestellt. Wie aus 5 und 7 ersichtlich ist, wird ein Potenzial SROUTj–1, ausgegeben von der Verdrahtung 329 des vorhergehenden Impulsgebers 300_j, an die Verdrahtung 319 des Impulsgebers 300_j als Potenzial LIN angelegt. An die Verdrahtung 319 des ersten Impulsgebers 300_1 wird das Potenzial eines Startimpulssignals GSP angelegt.
  • Ein Potenzial SROUTj+1, ausgegeben von der Verdrahtung 329 des nachfolgenden Impulsgebers 300j+1, wird als Potenzial RIN an die Verdrahtung 322 des Impulsgebers 300_j angelegt. Ein Potenzial SROUTd, ausgegeben von der Verdrahtung 329 des Impulsgebers 300_d, wird als Potenzial RIN an die Verdrahtung 322 des Impulsgebers 300_y angelegt.
  • Die Potenziale zweier Taktsignale GCK1 bis GCK4 liegen an den Verdrahtungen 321 und 323 an. Im Besonderen liegt beim Impulsgeber 300_4m+1 das Potenzial des Taktsignals GCK1 an der Verdrahtung 323 als Potenzial CLK1 an, und das Potenzial des Taktsignals GCK2 liegt an der Verdrahtung 321 als Potenzial CLK2 an. Beim Impulsgeber 300_4m+2 liegt das Potenzial des Taktsignals GCK2 an der Verdrahtung 323 als Potenzial CLK1 an, und das Potenzial des Taktsignals GCK3 liegt an der Verdrahtung 321 als Potenzial CLK2 an. Beim Impulsgeber 300_4m+3 liegt das Potenzial des Taktsignals GCK3 an der Verdrahtung 323 als Potenzial CLK1 an, und das Potenzial des Taktsignals GCK4 liegt an der Verdrahtung 321 als Potenzial CLK2 an. Beim Impulsgeber 300_4m+4 liegt das Potenzial des Taktsignals GCK4 an der Verdrahtung 323 als Potenzial CLK1 an, und das Potenzial des Taktsignals GCK1 liegt an der Verdrahtung 321 als Potenzial CLK2 an. Beim Impulsgeber 300_d liegt das Potenzial des Taktsignals GCK1 an der Verdrahtung 323 als Potenzial CLK1 an, und das Potenzial des Taktsignals GCK2 liegt an der Verdrahtung 321 als Potenzial CLK2 an. Es ist zu beachten, dass m eine ganze Zahl ist, wobei die Bedingung gilt, dass die Gesamtzahl der Impulsgeber 300_y ist.
  • Das Potenzial eines der Impulsbreiten-Steuersignale PWCA bis PWCD und das Potenzial eines der Impulsbreiten-Steuersignale PWCa bis PWCd wird an die Verdrahtung 324 bzw. die Verdrahtung 325 angelegt. Im Besonderen liegt beim Impulsgeber 300_4m+1 das Potenzial des Impulsbreiten-Steuersignals PWCa an der Verdrahtung 325 als Potenzial PWC1 an, und das Potenzial des Impulsbreiten-Steuersignals PWCA liegt an der Verdrahtung 324 als Potenzial PWC2 an. Beim Impulsgeber 300_4m+2 liegt das Potenzial des Impulsbreiten-Steuersignals PWCb an der Verdrahtung 325 als Potenzial PWC1 an, und das Potenzial des Impulsbreiten-Steuersignals PWCB liegt an der Verdrahtung 324 als Potenzial PWC2 an. Beim Impulsgeber 300_4m+3 liegt das Potenzial des Impulsbreiten-Steuersignals PWCc an der Verdrahtung 325 als Potenzial PWC1 an, und das Potenzial des Impulsbreiten-Steuersignals PWCC liegt an der Verdrahtung 324 als Potenzial PWC2 an. Beim Impulsgeber 300_4m+4 liegt das Potenzial des Impulsbreiten-Steuersignals PWCd an der Verdrahtung 325 als Potenzial PWC1 an, und das Potenzial des Impulsbreiten-Steuersignals PWCD liegt an der Verdrahtung 324 als Potenzial PWC2 an. Beim Impulsgeber 300_d liegt das Potenzial des Impulsbreiten-Steuersignals PWCa an der Verdrahtung 325 als Potenzial PWC1 an, und das Potenzial des Impulsbreiten-Steuersignals PWCA liegt an der Verdrahtung 324 als Potenzial PWC2 an.
  • Das Potenzial GOUT1 der Verdrahtung 327, die an den Impulsgeber 300_j angeschlossen ist, liegt an der Abtastzeile GLaj an.
  • Das Potenzial SROUT_j der Verdrahtung 329, die an den Impulsgeber 300_j angeschlossen ist, liegt mit durch den Inverter 351_j umgekehrter Polarität an der Abtastzeile GLbj an. Im Besonderen wird das Taktsignal GCK2 in den Inverter 351_4m+1 eingegeben, und wenn das Potenzial des Taktsignals GCK2 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials SROUT_4m+1 um, und dann wird das Potenzial an die Abtastzeile GLb4m+1 angelegt. In den Inverter 351_4m+2 wird das Taktsignal GCK3 eingegeben, und wenn das Potenzial des Taktsignals GCK3 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials SROUT_4m+2 um, und dann wird das Potenzial an die Abtastzeile GLb4m+2 angelegt. In den Inverter 351_4m+3 wird das Taktsignal GCK4 eingegeben, und wenn das Potenzial des Taktsignals GCK4 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials SROUT_4m+3 um, und dann wird das Potenzial an die Abtastzeile GLb4m+3 angelegt. In den Inverter 351_4m+4 wird das Taktsignal GCK1 eingegeben, und wenn das Potenzial des Taktsignals GCK1 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials SROUT_4m+4 um, und dann wird das Potenzial an die Abtastzeile GLb4m+4 angelegt. In einen Inverter 351_d wird das Taktsignal GCK2 eingegeben, und wenn das Potenzial des Taktsignals GCK2 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials SROUT_d um, und dann wird das Potenzial an die Abtastzeile GLbd angelegt.
  • Das Potenzial GOUT2 der Verdrahtung 328, die an den Impulsgeber 300_j angeschlossen ist, liegt mit durch den Inverter 350_j umgekehrter Polarität an der Abtastzeile GLcj an. Im Besonderen wird in den Inverter 350_4m+2 das Taktsignal GCK2 eingegeben, und wenn das Potenzial des Taktsignals GCK2 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials GOUT2 um, und dann wird das Potenzial an die Abtastzeile GLc4m+1 angelegt. In den Inverter 350_4m+2 wird das Taktsignal GCK3 eingegeben, und wenn das Potenzial des Taktsignals GCK3 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials GOUT2 um, und dann wird das Potenzial an die Abtastzeile GLc4m+2 angelegt. In den Inverter 350_4m+3 wird das Taktsignal GCK4 eingegeben, und wenn das Potenzial des Taktsignals GCK4 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials GOUT2 um, und dann wird das Potenzial an die Abtastzeile GLc4m+3 angelegt. In den Inverter 350_4m+4 wird das Taktsignal GCK1 eingegeben, und wenn das Potenzial des Taktsignals GCK1 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials GOUT2 um, und dann wird das Potenzial an die Abtastzeile GLc4m+4 angelegt. In einen Inverter 350_d wird das Taktsignal GCK2 eingegeben, und wenn das Potenzial des Taktsignals GCK2 auf dem niedrigen Pegel ist, kehrt sich die Polarität des Potenzials GOUT2 um, und dann wird das Potenzial an die Abtastzeile GLcd angelegt.
  • Als Nächstes wird eine Funktionsweise des in 4 gezeigten Impulsgebers 300 mit Bezug auf ein Ablaufdiagramm beschrieben, das in 6 gezeigt ist. In dieser Ausführungsform ist das Potenzial INRES während aller Perioden auf dem niedrigen Pegel.
  • Wie 6 zeigt, ist in einer Periode t1 das an der Verdrahtung 323 anliegende Potenzial CLK1 auf dem niedrigen Pegel, das an der Verdrahtung 321 anliegende Potenzial CLK2 ist auf dem niedrigen Pegel, das an der Verdrahtung 325 anliegende Potenzial des Impulsbreiten-Steuersignals PWC1 ist auf dem niedrigen Pegel, das Potenzial des an der Verdrahtung 324 anliegenden Impulsbreiten-Steuersignals PWC2 ist auf dem niedrigen Pegel, das an der Verdrahtung 319 anliegende Potenzial LIN ist auf dem hohen Pegel, und das an der Verdrahtung 322 anliegende Potenzial RIN ist auf dem niedrigen Pegel.
  • Also wird beim Impulsgeber 300 in der Periode t1 das Potenzial (niedriger Pegel) des Impulsbreiten-Steuersignals PWC1, das an der Verdrahtung 325 anliegt, als Potenzial GOUT1 an die Verdrahtung 327 angelegt. Das Potenzial (niedriger Pegel) des Impulsbreiten-Steuersignals PWC2, das an der Verdrahtung 324 anliegt, wird als Potenzial GOUT2 an die Verdrahtung 328 angelegt. Das Potenzial CLK1 (niedriger Pegel), das an der Verdrahtung 323 anliegt, wird als Potenzial SROUT an die Verdrahtung 329 angelegt.
  • Als Nächstes ist, wie in 6 gezeigt ist, in einer Periode t2 das an der Verdrahtung 323 anliegende Potenzial CLK1 auf dem hohen Pegel, das an der Verdrahtung 321 anliegende Potenzial CLK2 ist auf dem niedrigen Pegel, der Pegel des an der Verdrahtung 325 anliegenden Potenzials des Impulsbreiten-Steuersignals PWC1 wechselt von niedrig zu hoch, das Potenzial des an der Verdrahtung 324 anliegenden Impulsbreiten-Steuersignals PWC2 ist auf dem niedrigen Pegel, das an der Verdrahtung 319 anliegende Potenzial LIN ist auf dem hohen Pegel, und das an der Verdrahtung 322 anliegende Potenzial RIN ist auf dem niedrigen Pegel.
  • Also wird bei Impulsgeber 300 in der Periode t2 das Potenzial (vom niedrigen zum hohen Pegel wechselnd) des Impulsbreiten-Steuersignals PWC1, das an der Verdrahtung 325 anliegt, als Potenzial GOUT1 an die Verdrahtung 327 angelegt. Das Potenzial (niedriger Pegel) des Impulsbreiten-Steuersignals PWC2, das an der Verdrahtung 324 anliegt, wird als Potenzial GOUT2 an die Verdrahtung 328 angelegt. Das Potenzial CLK1 (hoher Pegel), das an der Verdrahtung 323 anliegt, wird als Potenzial SROUT an die Verdrahtung 329 angelegt.
  • Als Nächstes ist, wie in 6 gezeigt ist, in einer Periode t3 das an der Verdrahtung 323 anliegende Potenzial CLK1 auf dem hohen Pegel, das an der Verdrahtung 321 anliegende Potenzial CLK2 ist auf dem niedrigen Pegel, das Potenzial des an der Verdrahtung 325 anliegenden Impulsbreiten-Steuersignals PWC1 ist auf dem hohen Pegel, das Potenzial des an der Verdrahtung 324 anliegenden Impulsbreiten-Steuersignals PWC2 ist auf dem hohen Pegel, der Pegel des an der Verdrahtung 319 anliegenden Potenzials LIN wechselt von hoch zu niedrig, und das an der Verdrahtung 322 anliegende Potenzial RIN ist auf dem niedrigen Pegel.
  • Also wird bei Impulsgeber 300 in der Periode t3 das Potenzial (hoher Pegel) des Impulsbreiten-Steuersignals PWC1, das an der Verdrahtung 325 anliegt, als Potenzial GOUT1 an die Verdrahtung 327 angelegt. Das Potenzial (hoher Pegel) des Impulsbreiten-Steuersignals PWC2, das an der Verdrahtung 324 anliegt, wird als Potenzial GOUT2 an die Verdrahtung 328 angelegt. Das Potenzial CLK1 (hoher Pegel), das an der Verdrahtung 323 anliegt, wird als Potenzial SROUT an die Verdrahtung 329 angelegt.
  • Als Nächstes ist, wie in 6 gezeigt ist, in einer Periode t4 das an der Verdrahtung 323 anliegende Potenzial CLK1 auf dem hohen Pegel, das an der Verdrahtung 321 anliegende Potenzial CLK2 ist auf dem niedrigen Pegel, der Pegel des an der Verdrahtung 325 anliegenden Potenzials des Impulsbreiten-Steuersignals PWC1 wechselt von hoch zu niedrig, das Potenzial des an der Verdrahtung 324 anliegenden Impulsbreiten-Steuersignals PWC2 ist auf dem hohen Pegel, das an der Verdrahtung 319 anliegende Potenzial LIN ist auf dem niedrigen Pegel, und das an der Verdrahtung 322 anliegende Potenzial RIN ist auf dem niedrigen Pegel.
  • Also wird bei Impulsgeber 300 in der Periode t4 das Potenzial (vom hohen zum niedrigen Pegel wechselnd) des Impulsbreiten-Steuersignals PWC1, das an der Verdrahtung 325 anliegt, als Potenzial GOUT1 an die Verdrahtung 327 angelegt. Das Potenzial (hoher Pegel) des Impulsbreiten-Steuersignals PWC2, das an der Verdrahtung 324 anliegt, wird als Potenzial GOUT2 an die Verdrahtung 328 angelegt. Das Potenzial CLK1 (hoher Pegel), das an der Verdrahtung 323 anliegt, wird als Potenzial SROUT an die Verdrahtung 329 angelegt.
  • Als Nächstes ist, wie in 6 gezeigt ist, in einer Periode t5 das an der Verdrahtung 323 anliegende Potenzial CLK1 auf dem niedrigen Pegel, das an der Verdrahtung 321 anliegende Potenzial CLK2 ist auf dem hohen Pegel, das Potenzial des an der Verdrahtung 325 anliegenden Impulsbreiten-Steuersignals PWC1 ist auf dem niedrigen Pegel, das Potenzial des an der Verdrahtung 324 anliegenden Impulsbreiten-Steuersignals PWC2 ist auf dem niedrigen Pegel, das an der Verdrahtung 319 anliegende Potenzial LIN ist auf dem niedrigen Pegel, und das an der Verdrahtung 322 anliegende Potenzial RIN ist auf dem hohen Pegel.
  • Also wird beim Impulsgeber 300 in der Periode t5 das Potenzial VEE (niedriger Pegel), das an der Verdrahtung 326 anliegt, als Potenzial GOUT1 an die Verdrahtung 327 angelegt. Das Potenzial VSS (niedriger Pegel), das an der Verdrahtung 318 anliegt, wird als Potenzial GOUT2 an die Verdrahtung 328 angelegt. Das Potenzial VSS (niedriger Pegel), das an der Verdrahtung 318 anliegt, wird als Potenzial SROUT an die Verdrahtung 329 angelegt.
  • In einer Ausführungsform der vorliegenden Erfindung ist, wie im Abschnitt „Ausführungsform 1” beschrieben, mindestens eine der jeweiligen Gate-Elektroden der Transistoren 309, 312 und 315, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die von diesen Gate-Elektroden verschieden ist, mit der Gate-Elektrode des Transistors 302 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 309, 312, 315 und 302 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein. Dementsprechend wird eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Schieberegisters gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich sein.
  • Diese Ausführungsform kann gegebenenfalls in Kombination mit einer anderen Ausführungsform verwirklicht werden.
  • (Ausführungsform 3)
  • Es werden Ausgestaltungsbeispiele eines Impulsgebers für ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben.
  • Ein Impulsgeber 400, wie in 8A gezeigt, enthält Transistoren 402 bis 404 sowie Transistoren 415 bis 420. Durch eine Reihenschaltung mehrerer Impulsgeber 400 kann ein Schieberegister gebildet werden.
  • Eine Gate-Elektrode des Transistors 402 ist an jeweilige Gate-Elektroden der Transistoren 403 und 404 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 402 ist an eine Verdrahtung 406 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 402 ist an eine Gate-Elektrode des Transistors 420 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 403 ist an die Verdrahtung 406 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 403 ist an eine Verdrahtung 414 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 404 ist an eine Verdrahtung 407 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 404 ist an eine Verdrahtung 413 angeschlossen.
  • Eine Gate-Elektrode des Transistors 415 ist an eine Verdrahtung 408 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 415 ist an die Gate-Elektrode des Transistors 420 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 415 ist an eine Verdrahtung 405 angeschlossen. Eine Gate-Elektrode des Transistors 416 ist an eine Verdrahtung 409 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 416 ist an jeweilige Gate-Elektroden der Transistoren 402, 403 bzw. 404 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 416 ist an die Verdrahtung 405 angeschlossen. Eine Gate-Elektrode des Transistors 417 ist an eine Verdrahtung 410 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 417 ist an jeweilige Gate-Elektroden der Transistoren 402, 403 und 404 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 417 ist an die Verdrahtung 405 angeschlossen. Eine Gate-Elektrode des Transistors 418 ist an die Verdrahtung 408 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 418 ist an die Verdrahtung 406 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 418 ist an jeweilige Gate-Elektroden der Transistoren 402, 403 und 404 angeschlossen. Eine Gate-Elektrode des Transistors 419 ist an die Gate-Elektrode des Transistors 420 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 419 ist an die Verdrahtung 414 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 419 ist an eine Verdrahtung 411 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 420 ist an die Verdrahtung 413 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 420 ist an eine Verdrahtung 412 angeschlossen.
  • Falls, im Besonderen, die Transistoren 402 bis 404 und die Transistoren 415 bis 420 n-Kanal-Transistoren sind, liegt das Potenzial VDD an der Verdrahtung 405 an, das Potenzial VSS liegt an der Verdrahtung 406 an, und das Potenzial VEE liegt an der Verdrahtung 407 an. Jeweilige Potenziale entsprechender Signale, wie etwa Taktsignale, liegen an den Verdrahtungen 408 bis 412 an. Die Potenziale GOUT und SROUT werden von der Verdrahtung 413 bzw. der Verdrahtung 414 ausgegeben.
  • In einer Ausführungsform der vorliegenden Erfindung ist mindestens eine der jeweiligen Gate-Elektroden der Transistoren 403 und 404, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, mit der Gate-Elektrode des Transistors 402 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 403, 404 und 402 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein. Dementsprechend wird eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 400 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich sein.
  • In einer Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode des Transistors 420, die einem Transistor auf der Ausgangsseite entspricht, mit der Gate-Elektrode des Transistors 419, der einem Transistor auf der Ausgangsseite entspricht, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, elektrisch verbunden sein. Diese Struktur ermöglicht, dass eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 400 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich ist.
  • Obwohl in 8A der eine der Source- und Drain-Anschlüsse des Transistors 404 auf der Ausgangsseite an die Verdrahtung 407 angeschlossen ist, sind Ausführungsformen der vorliegenden Erfindung nicht dahingehend beschränkt. Der eine der Source- und Drain-Anschlüsse des Transistors 404 auf der Ausgangsseite kann an die Verdrahtung 406 angeschlossen sein. Der Anschluss des einen der Source- und Drain-Anschlüsse des Transistors 404 auf der Ausgangsseite nicht an die Verdrahtung 406, sondern an die Verdrahtung 407, wie in 8A gezeigt ist, ermöglicht jedoch, den Transistor 404 auch in dem Fall sicher zu sperren, in dem er ein selbstleitender Transistor ist.
  • Ein Impulsgeber 430, wie in 8B gezeigt, enthält Transistoren 432 bis 434 sowie Transistoren 446 bis 452. Durch eine Reihenschaltung mehrerer Impulsgeber 430 kann ein Schieberegister gebildet werden.
  • Eine Gate-Elektrode des Transistors 432 ist an jeweilige Gate-Elektroden der Transistoren 433 und 434 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 432 ist an eine Verdrahtung 436 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 432 ist an jeweilige Gate-Elektroden der Transistoren 451 und 452 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 433 ist an die Verdrahtung 436 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 433 ist an eine Verdrahtung 445 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 434 ist an eine Verdrahtung 437 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 434 ist an eine Verdrahtung 444 angeschlossen.
  • Eine Gate-Elektrode des Transistors 446 ist an eine Verdrahtung 438 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 446 ist an die jeweiligen Gate-Elektroden der Transistoren 451 und 452 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 446 ist an eine Verdrahtung 435 angeschlossen. Eine Gate-Elektrode des Transistors 447 ist an eine Verdrahtung 439 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 447 ist an die jeweiligen Gate-Elektroden der Transistoren 432, 433 und 434 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 447 ist an die Verdrahtung 435 angeschlossen. Eine Gate-Elektrode des Transistors 448 ist an eine Verdrahtung 440 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 448 ist an die jeweiligen Gate-Elektroden der Transistoren 432, 433 und 434 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 448 ist an die Verdrahtung 435 angeschlossen. Eine Gate-Elektrode des Transistors 449 ist an die Verdrahtung 438 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 449 ist an die Verdrahtung 436 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 449 ist an jeweilige Gate-Elektroden der Transistoren 432, 433 und 434 angeschlossen. Eine Gate-Elektrode des Transistors 450 ist an eine Verdrahtung 441 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 450 ist an die jeweiligen Gate-Elektroden der Transistoren 432, 433 und 434 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 450 ist an die Verdrahtung 435 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 451 ist an die Verdrahtung 445 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 451, ist an eine Verdrahtung 442 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 452 ist an die Verdrahtung 444 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 452 ist an eine Verdrahtung 443 angeschlossen.
  • Falls, im Besonderen, die Transistoren 432 bis 434 und die Transistoren 446 bis 452 n-Kanal-Transistoren sind, liegt das Potenzial VDD an der Verdrahtung 435 an, das Potenzial VSS liegt an der Verdrahtung 436 an, und das Potenzial VEE liegt an der Verdrahtung 437 an. Jeweilige Potenziale entsprechender Signale, wie etwa Taktsignale, liegen an den Verdrahtungen 438 bis 443 an. Die Potenziale GOUT und SROUT werden von der Verdrahtung 444 bzw. der Verdrahtung 445 ausgegeben.
  • In einer Ausführungsform der vorliegenden Erfindung ist mindestens eine der jeweiligen Gate-Elektroden der Transistoren 433 und 434, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, mit der Gate-Elektrode des Transistors 432 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 433, 434 und 432 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein. Dementsprechend wird eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 430 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich sein.
  • In einer Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode des Transistors 452, die einem Transistor auf der Ausgangsseite entspricht, mit der Gate-Elektrode des Transistors 451, der einem Transistor auf der Ausgangsseite entspricht, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, elektrisch verbunden sein. Diese Struktur ermöglicht, dass eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 430 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich ist.
  • Obwohl in 8B der eine der Source- und Drain-Anschlüsse des Transistors 434 auf der Ausgangsseite an die Verdrahtung 437 angeschlossen ist, sind Ausführungsformen der vorliegenden Erfindung nicht dahingehend beschränkt. Der eine der Source- und Drain-Anschlüsse des Transistors 434 auf der Ausgangsseite kann an die Verdrahtung 436 angeschlossen sein. Der Anschluss des einen der Anschlüsse, des Source-Anschlusses oder des Drain-Anschlusses des Transistors 434 auf der Ausgangsseite nicht an die Verdrahtung 436, sondern an die Verdrahtung 437, wie in 8B gezeigt ist, ermöglicht jedoch, den Transistor 434 auch in dem Fall sicher zu sperren, in dem er ein selbstleitender Transistor ist.
  • Ein Impulsgeber 460, wie in 9A gezeigt, enthält Transistoren 462 bis 464 sowie Transistoren 476 bis 482. Durch eine Reihenschaltung mehrerer Impulsgeber 460 kann ein Schieberegister gebildet werden.
  • Eine Gate-Elektrode des Transistors 462 ist an jeweilige Gate-Elektroden der Transistoren 463 und 464 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 462 ist an eine Verdrahtung 466 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 462 ist an einen der Source- und Drain-Anschlüsse des Transistors 477 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 463 ist an die Verdrahtung 466 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 463 ist an eine Verdrahtung 475 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 464 ist an eine Verdrahtung 467 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 464 ist an eine Verdrahtung 474 angeschlossen.
  • Eine Gate-Elektrode des Transistors 476 ist an eine Verdrahtung 468 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 476 ist an einen der Source- und Drain-Anschlüsse des Transistors 477 angeschlossen, und der andere der Source- und Drain-Anschlüsse des Transistors 476 ist an eine Verdrahtung 465 angeschlossen. Eine Gate-Elektrode des Transistors 477 ist an die Verdrahtung 465 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 477 ist an jeweilige Gate-Elektroden der Transistoren 481 und 482 angeschlossen. Eine Gate-Elektrode des Transistors 478 ist an eine Verdrahtung 469 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 478 ist an die jeweiligen Gate-Elektroden der Transistoren 462, 463 und 464 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 478 ist an die Verdrahtung 465 angeschlossen. Eine Gate-Elektrode des Transistors 479 ist an die Verdrahtung 468 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 479 ist an die Verdrahtung 466 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 479 ist an die jeweiligen Gate-Elektroden der Transistoren 462, 463 und 464 angeschlossen. Eine Gate-Elektrode des Transistors 480 ist an eine Verdrahtung 470 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 480 ist an die jeweiligen Gate-Elektroden der Transistoren 462, 463 und 464 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 480 ist an die Verdrahtung 465 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 481 ist an die Verdrahtung 475 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 481 ist an eine Verdrahtung 471 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 482 ist an die Verdrahtung 474 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 482 ist an eine Verdrahtung 472 angeschlossen.
  • Falls, im Besonderen, die Transistoren 462 bis 464 und die Transistoren 476 bis 482 n-Kanal-Transistoren sind, liegt das Potenzial VDD an der Verdrahtung 465 an, das Potenzial VSS liegt an der Verdrahtung 466 an, und das Potenzial VEE liegt an der Verdrahtung 467 an. Jeweilige Potenziale entsprechender Signale, wie etwa Taktsignale, liegen an den Verdrahtungen 468 bis 472 an. Die Potenziale GOUT und SROUT werden von der Verdrahtung 474 bzw. der Verdrahtung 475 ausgegeben.
  • In einer Ausführungsform der vorliegenden Erfindung ist mindestens eine der jeweiligen Gate-Elektroden der Transistoren 463 und 464, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, mit der Gate-Elektrode des Transistors 462 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 463, 464 und 462 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein. Dementsprechend wird eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 460 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich sein.
  • In einer Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode des Transistors 482, die einem Transistor auf der Ausgangsseite entspricht, mit der Gate-Elektrode des Transistors 481, der einem Transistor auf der Ausgangsseite entspricht, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, elektrisch verbunden sein. Diese Struktur ermöglicht, dass eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 460 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich ist.
  • Obwohl in 9A der eine der Source- und Drain-Anschlüsse des Transistors 464 auf der Ausgangsseite an die Verdrahtung 467 angeschlossen ist, sind Ausführungsformen der vorliegenden Erfindung nicht dahingehend beschränkt. Der eine der Source- und Drain-Anschlüsse des Transistors 464 auf der Ausgangsseite kann an die Verdrahtung 466 angeschlossen sein. Der Anschluss des einen der Source- und Drain-Anschlüsse des Transistors 464 auf der Ausgangsseite nicht an die Verdrahtung 466, sondern an die Verdrahtung 467, wie in 9A gezeigt ist, ermöglicht jedoch, den Transistor 464 auch in dem Fall sicher zu sperren, in dem er ein selbstleitender Transistor ist.
  • Ein Impulsgeber 500, wie in 9B gezeigt, enthält Transistoren 502 bis 504 sowie Transistoren 516 bis 523. Durch eine Reihenschaltung mehrerer Impulsgeber 500 kann ein Schieberegister gebildet werden.
  • Eine Gate-Elektrode des Transistors 502 ist an jeweilige Gate-Elektroden der Transistoren 503 und 504 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 502 ist an eine Verdrahtung 506 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 502 ist an einen der Source- und Drain-Anschlüsse des Transistors 517 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 503 ist an die Verdrahtung 506 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 503 ist an eine Verdrahtung 515 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 504 ist an eine Verdrahtung 507 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 504 ist an eine Verdrahtung 514 angeschlossen.
  • Eine Gate-Elektrode des Transistors 516 ist an eine Verdrahtung 508 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 516 ist an einen der Source- und Drain-Anschlüsse des Transistors 517 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 516 ist an eine Verdrahtung 505 angeschlossen. Eine Gate-Elektrode des Transistors 517 ist an die Verdrahtung 505 angeschlossen; der andere der Source- und Drain-Anschlüsse des Transistors 517 ist an eine Gate-Elektrode des Transistors 521 angeschlossen. Eine Gate-Elektrode des Transistors 518 ist an eine Verdrahtung 509 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 518 ist an die jeweiligen Gate-Elektroden der Transistoren 502, 503 und 504 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 518 ist an die Verdrahtung 505 angeschlossen. Eine Gate-Elektrode des Transistors 519 ist an eine Verdrahtung 508 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 519 ist an die Verdrahtung 506 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 519 ist die jeweiligen Gate-Elektroden der Transistoren 502, 503 und 504 angeschlossen. Eine Gate-Elektrode des Transistors 520 ist an eine Verdrahtung 510 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 520 ist an die jeweiligen Gate-Elektroden der Transistoren 502, 503 und 504 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 520 ist an die Verdrahtung 505 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 521 ist an die Verdrahtung 515 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 521 ist an eine Verdrahtung 511 angeschlossen. Eine Gate-Elektrode des Transistors 522 ist an die Verdrahtung 505 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 522 ist an die Gate-Elektrode des Transistors 521 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 522 ist an eine Gate-Elektrode des Transistors 523 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 523 ist an die Verdrahtung 514 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 523 ist an eine Verdrahtung 512 angeschlossen.
  • Falls, im Besonderen, die Transistoren 502 bis 504 und die Transistoren 516 bis 523 n-Kanal-Transistoren sind, liegt das Potenzial VDD an der Verdrahtung 505 an, das Potenzial VSS liegt an der Verdrahtung 506 an, und das Potenzial VEE liegt an der Verdrahtung 507 an. Jeweilige Potenziale entsprechender Signale, wie etwa Taktsignale, liegen an den Verdrahtungen 508 bis 512 an. Die Potenziale GOUT und SROUT werden von der Verdrahtung 514 bzw. der Verdrahtung 515 ausgegeben.
  • In einer Ausführungsform der vorliegenden Erfindung ist mindestens eine der jeweiligen Gate-Elektroden der Transistoren 503 und 504, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, mit der Gate-Elektrode des Transistors 502 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 503, 504 und 502 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein. Dementsprechend wird eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 500 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich sein.
  • Obwohl in 9B der eine der Source- und Drain-Anschlüsse des Transistors 504 auf der Ausgangsseite an die Verdrahtung 507 angeschlossen ist, sind Ausführungsformen der vorliegenden Erfindung nicht dahingehend beschränkt. Der eine der Source- und Drain-Anschlüsse des Transistors 504 auf der Ausgangsseite kann an die Verdrahtung 506 angeschlossen sein. Der Anschluss des einen der Source- und Drain-Anschlüsse des Transistors 504 auf der Ausgangsseite nicht an die Verdrahtung 506, sondern an die Verdrahtung 507, wie in 9B gezeigt ist, ermöglicht jedoch, den Transistor 504 auch in dem Fall sicher zu sperren, in dem er ein selbstleitender Transistor ist.
  • Ein Impulsgeber 530, wie in 10 gezeigt, enthält Transistoren 532 bis 534 sowie Transistoren 546 bis 553. Durch eine Reihenschaltung mehrerer Impulsgeber 530 kann ein Schieberegister gebildet werden.
  • Eine Gate-Elektrode des Transistors 532 ist an jeweilige Gate-Elektroden der Transistoren 533 und 534 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 532 ist an eine Verdrahtung 536 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 532 ist an einen der Source- und Drain-Anschlüsse des Transistors 552 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 533 ist an die Verdrahtung 536 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 533 ist an eine Verdrahtung 545 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 534 ist an eine Verdrahtung 537 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 534 ist an eine Verdrahtung 544 angeschlossen.
  • Eine Gate-Elektrode des Transistors 546 ist an eine Verdrahtung 538 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 546 ist an einen der Source- und Drain-Anschlüsse des Transistors 532 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 546 ist an eine Verdrahtung 535 angeschlossen. Eine Gate-Elektrode des Transistors 547 ist an eine Verdrahtung 539 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 547 ist an jeweilige Gate-Elektroden der Transistoren 532, 533 und 534 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 547 ist an die Verdrahtung 535 angeschlossen. Eine Gate-Elektrode des Transistors 548 ist an eine Verdrahtung 540 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 548, ist an die jeweiligen Gate-Elektroden der Transistoren 532, 533 und 534 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 548 ist an die Verdrahtung 535 angeschlossen. Eine Gate-Elektrode des Transistors 549 ist an die Verdrahtung 538 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 549 ist an die Verdrahtung 536 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 549 ist die jeweiligen Gate-Elektroden der Transistoren 532, 533 und 534 angeschlossen. Eine Gate-Elektrode des Transistors 550 ist an die Verdrahtung 535 angeschlossen; einer der Source- und Drain-Anschlüsse des Transistors 550 ist an einen der Source- und Drain-Anschlüsse des Transistors 552 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 550 ist an eine Gate-Elektrode des Transistors 551 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 551 ist an die Verdrahtung 545 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 551 ist an eine Verdrahtung 541 angeschlossen. Eine Gate-Elektrode des Transistors 552 ist an die Verdrahtung 535 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 552 ist an eine Gate-Elektrode des Transistors 553 angeschlossen. Einer der Source- und Drain-Anschlüsse des Transistors 553 ist an die Verdrahtung 544 angeschlossen; und der andere der Source- und Drain-Anschlüsse des Transistors 553 ist an eine Verdrahtung 542 angeschlossen.
  • Falls, im Besonderen, die Transistoren 532 bis 534 und die Transistoren 546 bis 553 n-Kanal-Transistoren sind, liegt das Potenzial VDD an der Verdrahtung 535 an, das Potenzial VSS liegt an der Verdrahtung 536 an, und das Potenzial VEE liegt an der Verdrahtung 537 an. Jeweilige Potenziale entsprechender Signale, wie etwa Taktsignale, liegen an den Verdrahtungen 538 bis 542 an. Die Potenziale GOUT und SROUT werden von der Verdrahtung 544 bzw. der Verdrahtung 545 ausgegeben.
  • In einer Ausführungsform der vorliegenden Erfindung ist mindestens eine der jeweiligen Gate-Elektroden der Transistoren 533 und 534, die Transistoren auf der Ausgangsseite entsprechen, durch eine leitfähige Dünnschicht, die in einer von diesen Gate-Elektroden verschiedenen Schicht vorgesehen ist, mit der Gate-Elektrode des Transistors 532 elektrisch verbunden. Diese Struktur ermöglicht, dass der Bereich jeder leitfähigen Dünnschicht, der als Gate-Elektrode dient, kleiner als in dem Fall ist, in dem die jeweiligen Gate-Elektroden der Transistoren 533, 534 und 532 alle aus einer leitfähigen Dünnschicht gebildet sind. Dementsprechend wird die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung der als Gate-Elektrode dienenden leitfähigen Dünnschicht zurückzuführen ist, geringer sein. Dementsprechend wird eine Verringerung der Ausbeute, die auf eine elektrostatische Zerstörung zurückzuführen ist, bei einem Halbleiterbauelement unter Verwendung des oben beschriebenen Impulsgebers 530 für ein Schieberegister o. ä. gemäß einer Ausführungsform der vorliegenden Erfindung weniger wahrscheinlich sein.
  • Obwohl in 10 der eine der Source- und Drain-Anschlüsse des Transistors 534 auf der Ausgangsseite an die Verdrahtung 537 angeschlossen ist, sind Ausführungsformen der vorliegenden Erfindung nicht dahingehend beschränkt. Der eine der Source- und Drain-Anschlüsse des Transistors 534 auf der Ausgangsseite kann an die Verdrahtung 536 angeschlossen sein. Der Anschluss des einen der Source- und Drain-Anschlüsse des Transistors 534 auf der Ausgangsseite nicht an die Verdrahtung 536, sondern an die Verdrahtung 537, wie in 10 gezeigt ist, ermöglicht jedoch, den Transistor 534 auch in dem Fall sicher zu sperren, in dem er ein selbstleitender Transistor ist.
  • Diese Ausführungsform kann gegebenenfalls in Kombination mit einer anderen Ausführungsform verwirklicht werden.
  • (Ausführungsform 4)
  • Mit Bezug auf 11 werden Querschnittstrukturen eines Pixels und einer Treiberschaltung bei einer Halbleiter-Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben, wobei als Beispiel ein OLED – ein organisches lichtemittierendes Bauelement – dient. Als ein Beispiel sind in 11 Querschnittansichten eines Pixels 840 und einer Treiberschaltung 841 gezeigt.
  • In 11 enthält das Pixel 840 ein lichtemittierendes Element 832 und einen Transistor 831 zur Steuerung der Stromversorgung des lichtemittierenden Elements 832. Das Pixel 840 kann zusätzlich zu dem lichtemittierenden Element 832 und dem Transistor 831 verschiedene Halbleiterelemente, wie etwa einen Transistor zur Steuerung des Anlegens eines Bildsignals an das Pixel 840 und eine Kapazität zum Halten des Potenzials eines Bildsignals, umfassen.
  • Ferner enthält in 11 die Treiberschaltung 841 einen Transistor 830. Im Besonderen entspricht der Transistor 830 einem Transistor auf der Ausgangsseite eines Schieberegisters, das Teil der Treiberschaltung 841 ist. Neben dem Transistor 830 kann die Treiberschaltung 841 verschiedene Halbleiterelemente, wie etwa einen Transistor und eine Kapazität, umfassen.
  • Der Transistor 831 weist über einem Substrat 800 mit einer isolierenden Oberfläche eine leitfähige Dünnschicht 816 auf, die als Gate-Elektrode dient, über der leitfähigen Dünnschicht 816 eine das Gate isolierende Dünnschicht 802, eine Halbleiter-Dünnschicht 817, die über der das Gate isolierenden Dünnschicht 802 so vorgesehen ist, dass sie mit der leitfähigen Dünnschicht 816 überlappt, und leitfähige Dünnschichten 815 und 818, die über der Halbleiter-Dünnschicht 817 vorgesehen sind und als Source-Anschluss bzw. Drain-Anschluss dienen. Die leitfähige Dünnschicht 816 dient auch als Abtastzeile.
  • Der Transistor 830 weist über dem Substrat 800 mit einer isolierenden Oberfläche eine leitfähige Dünnschicht 812 auf, die als Gate-Elektrode dient, über der leitfähigen Dünnschicht 812 eine das Gate isolierende Dünnschicht 802, eine Halbleiter-Dünnschicht 813, die über der das Gate isolierenden Dünnschicht 802 so vorgesehen ist, dass sie mit der leitfähigen Dünnschicht 812 überlappt, und leitfähige Dünnschichten 814 und 819, die über der Halbleiter-Dünnschicht 813 vorgesehen sind und als Source-Anschluss bzw. Drain-Anschluss dienen.
  • Ferner dient eine leitfähige Dünnschicht 850, die über dem eine isolierende Oberfläche aufweisenden Substrat 800 vorgesehen ist, als Gate-Elektrode eines Transistors, der vom Transistor 830 verschieden ist. Die leitfähigen Dünnschichten 812 und 850 sind mit einer leitfähigen Dünnschicht 851 verbunden, die über der das Gate isolierenden Dünnschicht 802 ausgebildet ist, und zwar in entsprechenden Öffnungen, die in der das Gate isolierenden Dünnschicht 802 ausgebildet sind.
  • Zusätzlich sind leitfähige Dünnschichten 820 und 821 der Reihe nach über den leitfähigen Dünnschichten 814, 815, 818, 819 und 851 aufeinandergeschichtet. Über der isolierenden Dünnschicht 821 sind leitfähige Dünnschichten 852 und 853 vorgesehen. In entsprechenden Öffnungen, die in den isolierenden Dünnschichten 820 und 821 ausgebildet sind, ist die leitfähige Dünnschicht 852 mit der leitfähigen Dünnschicht 851 verbunden, und die leitfähige Dünnschicht 853 ist mit der leitfähigen Dünnschicht 818 verbunden.
  • Ferner ist über den leitfähigen Dünnschichten 852 und 853 eine isolierende Dünnschicht 854 vorgesehen. Über der isolierenden Dünnschicht 854 ist eine als Anode dienende leitfähige Dünnschicht 822 vorgesehen. In einer in der isolierenden Dünnschicht 854 ausgebildeten Öffnung ist die leitfähige Dünnschicht 822 mit der leitfähigen Dünnschicht 853 verbunden.
  • Über der isolierenden Dünnschicht 854 ist eine isolierende Dünnschicht 824 vorgesehen, die eine Öffnung aufweist, in der ein Teil der leitfähigen Dünnschicht 822 bloßliegt. Eine EL-Schicht 825 und eine leitfähige Dünnschicht 826, die als Katode dient, werden nacheinander über dem Teil der leitfähigen Dünnschicht 822 und der isolierenden Dünnschicht 854 aufgeschichtet. Der Bereich, in dem die leitfähige Dünnschicht 822, die EL-Schicht 825 und die leitfähige Dünnschicht 826 einander überlappen, entspricht dem lichtemittierenden Element 832.
  • In einer Ausführungsform der vorliegenden Erfindung kann für den Transistor 830, 831 eine Halbleiter-Dünnschicht verwendet werden, für die ein amorpher, mikrokristalliner, polykristalliner oder monokristalliner Halbleiter aus Silizium, Germanium o. ä. verwendet wird, oder eine Halbleiter-Dünnschicht, für die ein Halbleiter mit großer Bandlücke, wie etwa ein Oxid-Halbleiter, verwendet wird.
  • In dem Fall, in dem für die Halbleiter-Dünnschicht des Transistors 830, 831 ein amorpher, mikrokristalliner, polykristalliner oder monokristalliner Halbleiter aus Silizium, Germanium o. ä. verwendet wird, wird der Halbleiter-Dünnschicht ein Fremdelement zugesetzt, das einen bestimmten Leitfähigkeitstyp verleiht, wodurch Störstellenbereiche gebildet werden, die als Source-Bereich bzw. Drain-Bereich dienen. Beispielsweise kann durch ein Zusetzen von Phosphor oder Arsen zu der Halbleiter-Dünnschicht ein Störstellenbereich mit einer Leitfähigkeit vom n-Typ gebildet werden. Ferner kann zum Beispiel durch ein Zusetzen von Bor zu der Halbleiter-Dünnschicht ein Störstellenbereich mit einer Leitfähigkeit vom p-Typ gebildet werden.
  • In dem Fall, in dem für die Halbleiter-Dünnschicht des Transistors 830, 831 ein Oxid-Halbleiter verwendet wird, kann der Halbleiter-Dünnschicht ein Dotierungsmittel zugesetzt werden, wodurch Störstellenbereiche gebildet werden können, die als Source-Bereich bzw. Drain-Bereich dienen. Das Dotierungsmittel kann durch ein Ionenimplantationsverfahren zugesetzt werden. Beispiele für Dotierungsmittel sind Edelgase, wie etwa Helium, Argon und Xenon, und Elemente der 15. Gruppe, wie etwa Stickstoff, Phosphor, Arsen und Antimon. Beispielsweise ist in dem Fall, in dem Stickstoff als Dotierungsmittel verwendet wird, die Konzentration der Stickstoffatome im Störstellenbereich vorzugsweise größer oder gleich 5 × 1019/cm3 und kleiner oder gleich 1 × 1022/cm3.
  • Als Silizium-Halbleiter kann irgendeiner der folgenden verwendet werden, zum Beispiel: amorphes Silizium, das durch ein Zerstäubungsverfahren oder ein Gasphasenepitaxieverfahren, wie etwa ein plasmagestütztes CVD-Verfahren, gebildet wird, polykristallines Silizium, das erhalten wird, indem amorphes Silizium einem Verfahren wie etwa Laserglühen unterzogen wird, und monokristallines Silizium, das erhalten wird, indem ein Oberflächenabschnitt einer monokristallinen Siliziumscheibe durch Implantation von Wasserstoffionen o. ä. in die Scheibe abgetrennt wird.
  • Was den Oxid-Halbleiter angeht, so ist es zu bevorzugen, dass er mindestens Indium (In) oder Zink (Zn) enthält. Vorzugsweise sind insbesondere In und Zn enthalten. Zusätzlich zu In und Zn enthält der Oxid-Halbleiter vorzugsweise Gallium (Ga) als Stabilisator, der bei Transistoren unter Verwendung der oben beschriebenen Oxide Schwankungen der elektrischen Eigenschaften abmildert. Vorzugsweise ist Zinn (Sn) als Stabilisator enthalten. Vorzugsweise ist Hafnium (Hf) als Stabilisator enthalten. Vorzugsweise ist Aluminium (Al) als Stabilisator enthalten.
  • Als weiterer Stabilisator kann/können ein Lanthanoid/mehrere Lanthanoide enthalten sein, das/die ausgewählt ist/sind aus: Lanthan (La), Cer (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) und Lutetium (Lu).
  • Als Oxid-Halbleiter kann beispielsweise Folgendes verwendet werden: Indiumoxid, Zinnoxid, Zinkoxid, ein zwei Metall-Hauptkomponenten enthaltendes Oxid, wie etwa ein Oxid auf In-Zn-Basis, ein Oxid auf Sn-Zn-Basis, ein Oxid auf Al-Zn-Basis, ein Oxid auf Zn-Mg-Basis, ein Oxid auf Sn-Mg-Basis, ein Oxid auf In-Mg-Basis oder ein Oxid auf In-Ga-Basis, ein drei Metall-Hauptkomponenten enthaltendes Oxid, wie etwa ein Oxid auf In-Ga-Zn-Basis (auch als IGZO bezeichnet), ein Oxid auf In-Al-Zn-Basis, ein Oxid auf In-Sn-Zn-Basis, ein Oxid auf Sn-Ga-Zn-Basis, an Oxid auf Al-Ga-Zn-Basis, ein Oxid auf Sn-Al-Zn-Basis, ein Oxid auf In-Hf-Zn-Basis, ein Oxid auf In-La-Zn-Basis, ein Oxid auf In-Ce-Zn-Basis, ein Oxid auf In-Pr-Zn-Basis, ein Oxid auf In-Nd-Zn-Basis, ein Oxid auf In-Sm-Zn-Basis, ein Oxid auf In-Eu-Zn-Basis, ein Oxid auf In-Gd-Zn-Basis, ein Oxid auf In-Tb-Zn-Basis, ein Oxid auf In-Dy-Zn-Basis, ein Oxid auf In-Ho-Zn-Basis, ein Oxid auf In-Er-Zn-Basis, ein Oxid auf In-Tm-Zn-Basis, ein Oxid auf In-Yb-Zn-Basis oder ein Oxid auf In-Lu-Zn-Basis, oder ein vier Metall-Hauptkomponenten enthaltendes Oxid, wie etwa ein Oxid auf In-Sn-Ga-Zn-Basis, ein Oxid auf In-Hf-Ga-Zn-Basis, ein Oxid auf In-Al-Ga-Zn-Basis, ein Oxid auf In-Sn-Al-Zn-Basis, ein Oxid auf In-Sn-Hf-Zn-Basis oder ein Oxid auf In-Hf-Al-Zn-Basis. Der Oxid-Halbleiter kann Silizium enthalten.
  • Beispielsweise hat „Oxid auf In-Ga-Zn-Basis” die Bedeutung eines In, Ga und Zn enthaltenden Oxids, wobei es keine besondere Einschränkung für das Verhältnis von In, Ga und Zn gibt. Überdies kann das Oxid auf In-Ga-Zn-Basis zusätzlich ein elementares Metall enthalten, das von In, Ga und Zn verschieden ist. Außerdem eignet sich das Oxid auf In-Ga-Zn-Basis als Halbleitermaterial für ein Halbleiterbauelement, denn sein Widerstand bei fehlendem elektrischen Feld ist hinreichend hoch, wodurch ein hinreichend schwacher Sperrstrom ermöglicht wird, und seine Mobilität ist hoch.
  • Beispielsweise kann ein Oxid auf In-Ga-Zn-Basis mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 (= 1/3:1/3:1/3) oder In:Ga:Zn = 2:2:1 (= 2/5:2/5:1/5) oder ein Oxid mit einem Atomverhältnis nahe bei einem der vorerwähnten Atomverhältnisse verwendet werden. Alternativ kann ein Oxid auf In-Sn-Zn-Basis mit einem Atomverhältnis von In:Sn:Zn = 1:1:1 (= 1/3:1/3:1/3), In:Sn:Zn = 2:1:3 (= 1/3:1/6:1/2), In:Sn:Zn = 2:1:5 (= 1/4:1/8:5/8) oder ein Oxid mit einem Atomverhältnis nahe bei einem der vorerwähnten Atomverhältnisse verwendet werden.
  • Beispielsweise lässt sich bei Verwendung eines Oxids auf In-Sn-Zn-Basis verhältnismäßig leicht eine hohe Mobilität erzielen. Doch auch im Fall einer Verwendung eines Oxids auf In-Ga-Zn-Basis lässt sich die Mobilität durch ein Verringern der Störstellendichte steigern.
  • Ferner ist ein hochreiner Oxid-Halbleiter, der durch ein Vermindern von Fremdstoffen wie etwa Feuchtigkeit und Wasserstoff, die als Elektronendonator dienen, und durch ein Vermindern von Sauerstoffleerstellen erhalten wird, eigenleitend (i-leitend) oder im Wesentlichen i-leitend. Folglich zeichnet sich ein Transistor unter Verwendung eines Oxid-Halbleiters durch einen sehr schwachen Sperrstrom aus. Außerdem beträgt die Bandlücke des Oxid-Halbleiters 2 eV oder mehr, vorzugsweise 2,5 eV oder mehr, insbesondere 3 eV oder mehr. Von daher ermöglicht eine Oxid-Halbleiter-Dünnschicht, die infolge einer hinreichenden Verringerung der Konzentration der Fremdstoffe, wie etwa Feuchtigkeit und Wasser, und einer Verminderung von Sauerstoffleerstellen hochrein ist, dass der Sperrstrom eines Transistors schwach ist.
  • Im Besonderen kann ein niedrigerer Sperrstrom eines Transistors, bei dem für eine Halbleiter-Dünnschicht ein hochreiner Oxid-Halbleiter verwendet worden ist, durch verschiedene Versuche nachgewiesen werden. Beispielsweise kann selbst bei einer Elementgröße mit einer Kanalbreite von 1 × 106 μm und einer Kanallänge von 10 μm ein Sperrstrom erzielt werden, der kleiner oder gleich der Messgrenze des Halbleiterparameteranalysators ist, d. h. der bei einer Spannung (Drain-Spannung) zwischen einem Source-Anschluss und einem Drain-Anschluss im Bereich von 1 V bis 10 V kleiner oder gleich 1 × 10–13 A ist. In diesem Fall ist festzustellen, dass der Sperrstrom, der einem Wert entspricht, der durch Teilen des Sperrstroms durch die Kanalbreite des Transistors erhalten wird, 100 zA/μm oder weniger beträgt. Außerdem wurde der Sperrstrom unter Verwendung einer Schaltung gemessen, bei der eine Kapazität und ein Transistor miteinander verbunden sind und die Ladung, die zu der Kapazität hin oder von der Kapazität wegfließt, durch den Transistor gesteuert wird. Bei der Messung wurde für den Kanalbildungsbereich des Transistors eine hochreine Oxid-Halbleiter-Dünnschicht verwendet, und der Sperrstrom des Transistors wurde anhand einer Änderung der Ladungsmenge der Kapazität pro Zeiteinheit bestimmt. Als Ergebnis wurde festgestellt, dass bei einer Drain-Spannung von 3 V ein schwächerer Sperrstrom von mehreren zehn Yoktoampere pro Mikrometer (yA/μm) erhalten wird. Demzufolge hat ein Transistor, dessen Kanalbildungsbereich in einer hochreinen Oxid-Halbleiter-Dünnschicht ausgebildet ist, einen viel schwächeren Sperrstrom als ein Transistor unter Verwendung von kristallinem Silizium.
  • In der vorliegenden Beschreibung ist, sofern nichts anderes angegeben ist, der „Sperrstrom” bei einem n-Kanal-Transistor ein Strom, der bei einem Potenzial der Gate-Elektrode von 0 oder weniger in Bezug auf das Potenzial des Source-Anschlusses zwischen dem Source-Anschluss und dem Drain-Anschluss fließt, wenn das Potenzial des Drain-Anschlusses höher als dasjenige des Source-Anschlusses oder der Gate-Elektrode ist. Ferner ist in der vorliegenden Beschreibung, sofern nichts anderes angegeben ist, der „Sperrstrom” bei einem p-Kanal-Transistor ein Strom, der bei einem Potenzial der Gate-Elektrode von 0 oder mehr in Bezug auf das Potenzial des Source-Anschlusses zwischen dem Source-Anschluss und dem Drain-Anschluss fließt, wenn das Potenzial des Drain-Anschlusses niedriger als dasjenige des Source-Anschlusses oder der Gate-Elektrode ist.
  • Beispielsweise kann die Oxid-Halbleiter-Dünnschicht durch ein Zerstäubungsverfahren unter Verwendung eines Indium (In), Gallium (Ga) und Zink (Zn) enthaltenden Targets gebildet werden. Bei einem Bilden einer Oxid-Halbleiter-Dünnschicht auf In-Ga-Zn-Basis durch ein Zerstäubungsverfahren ist die Verwendung eines Targets aus einem Oxid auf In-Ga-Zn-Basis mit einem Atomverhältnis von In:Ga:Zn = 1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 oder 3:1:4 zu bevorzugen. Bei einem Bilden einer Oxid-Halbleiter-Dünnschicht unter Verwendung eines Targets aus einem Oxid auf In-Ga-Zn-Basis mit solch einem Atomverhältnis ist es wahrscheinlicher, dass ein Polykristall oder ein bezüglich der c-Achse ausgerichteter Kristall (CAAC: C-Axis Aligned Crystal (engl.)) entsteht. Ferner ist die relative Dichte des In, Ga und Zn enthaltenden Targets größer oder gleich 90% und kleiner oder gleich 100%, vorzugsweise größer oder gleich 95% und kleiner als 100%. Das Target mit solch einer hohen relativen Dichte ermöglicht die Ausbildung einer dichten Oxid-Halbleiter-Dünnschicht.
  • Bei Verwendung eines Oxids auf In-Zn-Basis als Oxid-Halbleiter weist ein Target dafür ein Atomverhältnis von In:Zn = 50:1 bis 1:2 (In2O3:ZnO = 25:1 bis 1:4 im Molverhältnis), vorzugsweise In:Zn = 20:1 bis 1:1 (In2O3ZnO = 10:1 bis 1:2 im Molverhältnis), insbesondere In:Zn = 15:1 bis 1,5:1 (In2O3ZnO = 15:2 bis 3:4 im Molverhältnis) auf. Beispielsweise ist bei einem Target, das für ein Ausbilden einer Oxid-Halbleiter-Dünnschicht verwendet wird, die ein Oxid auf In-Zn-Basis enthält, die Relation Z > 1,5X + Y erfüllt, wobei für das Atomverhältnis In:Zn:O = X:Y:Z gilt. Die Mobilität lässt sich verbessern, indem der Anteil von Zn in dem oben erwähnten Bereich gehalten wird.
  • Die Oxid-Halbleiter-Dünnschicht ist monokristallin, polykristallin (auch als Polykristall bezeichnet), amorph o. ä.
  • Die Oxid-Halbleiter-Dünnschicht ist vorzugsweise eine CAAC-OS-Dünnschicht (ein kristalliner Oxid-Halbleiter mit Ausrichtung bezüglich der c-Achse).
  • Die CAAC-OS-Dünnschicht ist weder vollständig monokristallin noch vollständig amorph. Die CAAC-OS-Dünnschicht ist eine Oxid-Halbleiter-Dünnschicht mit einer kristallinen/amorphen Mischphasenstruktur, bei der Kristallbereiche in einer amorphen Phase eingeschlossen sind. In den meisten Fällen passt die Größe des Kristallbereichs in einen Würfel mit einer Kantenlänge von weniger als 100 nm. Des weiteren ist, wie anhand eines mit einem Transmissionselektronenmikroskop erhaltenen Beobachtungsbildes festgestellt wurde, in der CAAC-OS-Dünnschicht die Grenze zwischen dem amorphen Bereich und dem Kristallbereich nicht deutlich ausgeprägt. Außerdem wurde mittels TEM in der CAAC-OS-Dünnschicht keine Korngrenze erkannt. Folglich ist in der CAAC-OS-Dünnschicht eine Verringerung der Elektronenmobilität, die der Korngrenze zugeschrieben wird, unterbunden.
  • Bei jedem der in der CAAC-OS-Dünnschicht eingeschlossenen Kristallbereiche ist die c-Achse in einer Richtung parallel zu einem Normalenvektor der Oberfläche ausgerichtet, auf der die CAAC-OS-Dünnschicht ausgebildet ist, oder zu einem Normalenvektor einer Oberfläche der CAAC-OS-Dünnschicht, bei einer triangulären oder hexagonalen Atomanordnung, wenn die Betrachtung aus der Richtung senkrecht zur a-b-Ebene erfolgt, wobei Metallatome in einer geschichteten Weise angeordnet sind oder Metallatome und Sauerstoffatome in einer geschichteten Weise angeordnet sind, wenn die Betrachtung aus der Richtung senkrecht zur c-Achse erfolgt. Bei den Kristallbereichen können beide oder eine der Richtungen, die der a-Achse und der b-Achse entsprechen, unterschiedlich sein. In der vorliegenden Beschreibung bedeutet genau „senkrecht” innerhalb eines Bereiches von 85° bis 95°. Außerdem bedeutet genau „parallel” innerhalb eines Bereiches von –5° bis 5°.
  • In der CAAC-OS-Dünnschicht ist die Verteilung der Kristallbereiche nicht unbedingt gleichmäßig. Beispielsweise ist bei dem Formierungsprozess der CAAC-OS-Dünnschicht in dem Fall, in dem das Kristallwachstum von einer Oberflächenseite der Oxid-Halbleiter-Dünnschicht ausgeht, der Anteil der Kristallbereiche in der Nähe der Oberfläche der Oxid-Halbleiter-Dünnschicht in einigen Fällen höher als in der Nähe der Oberfläche, wo die Oxid-Halbleiter-Dünnschicht entsteht. Ferner wird bei einem Fremdatomzusatz zu der CAAC-OS-Dünnschicht der Kristallbereich in der Region, in welcher der Fremdatomzusatz erfolgt, in einigen Fällen amorph.
  • Da die c-Achsen der in der CAAC-OS-Dünnschicht eingeschlossenen Kristallbereiche in der Richtung parallel zu einem Normalenvektor einer Oberfläche ausgerichtet sind, auf der die CAAC-OS-Dünnschicht ausgebildet wird, oder zu einem Normalenvektor einer Oberfläche der CAAC-OS-Dünnschicht, können in Abhängigkeit von der Form der CAAC-OS-Dünnschicht (der Querschnittsform der Oberfläche, auf der die CAAC-OS-Dünnschicht ausgebildet wird, oder der Querschnittsform der Oberfläche der CAAC-OS-Dünnschicht) die Richtungen der c-Achsen unterschiedlich sein. Es ist zu beachten, dass die Richtung der c-Achse des Kristallbereichs jene Richtung ist, die parallel zu einem Normalenvektor der Oberfläche ist, auf der die CAAC-OS-Dünnschicht ausgebildet wird, oder parallel zu einem Normalenvektor der Oberfläche der CAAC-OS-Dünnschicht ist. Der Kristallbereich bildet sich bei der Dünnschichtbildung oder durch eine Behandlung zur Kristallbildung, wie etwa eine Wärmebehandlung nach der Dünnschichtbildung.
  • Durch Verwendung der CAAC-OS-Dünnschicht in einem Transistor kann eine Veränderung der elektrischen Eigenschaften des Transistors, die auf eine Bestrahlung mit sichtbarem Licht oder UV-Licht zurückzuführen ist, reduziert werden. Folglich weist der Transistor eine hohe Zuverlässigkeit auf.
  • Beispielsweise wird die CAAC-OS-Dünnschicht durch ein Zerstäubungsverfahren mit einem polykristallinen Oxid-Halbleiter-Target gebildet. Wenn Ionen mit dem Zerstäubungstarget zusammenstoßen, kann eine in dem Zerstäubungstarget enthaltene Kristallregion entlang der a-b-Ebene gespalten werden, sodass ein platten- oder kügelchenähnliches zerstäubtes Teilchen mit einer Ebene parallel zur a-b-Ebene vom Zerstäubungstarget separiert werden kann. In diesem Fall erreicht das plattenähnliche zerstäubte Teilchen unter Bewahrungs eines Kristallzustandes ein Substrat, wodurch die CAAC-OS-Dünnschicht gebildet werden kann.
  • Bei der Ausbildung der CAAC-OS-Dünnschicht finden vorzugsweise die folgenden Bedingungen Anwendung.
  • Durch Verringern der Menge der Fremdstoffe, die in die CAAC-OS-Dünnschicht während ihrer Bildung eindringen, kann verhindert werden, dass der Kristallzustand durch die Fremdstoffe ruiniert wird. Beispielsweise kann die Konzentration der in der Beschichtungskammer vorhandenen Fremdstoffe (z. B. Wasserstoff, Wasser, Kohlendioxid oder Stickstoff) verringert werden. Außerdem kann die Konzentration der Fremdstoffe im Abscheidungsgas verringert werden. Insbesondere wird ein Abscheidungsgas verwendet, dessen Taupunkt bei –80°C oder niedriger, vorzugsweise bei –100°C oder niedriger liegt.
  • Ferner tritt durch ein Erhöhen der Erwärmungstemperatur des Substrats während der Dünnschichtbildung eine Migration eines zerstäubten Teilchens auf, nachdem das zerstäubte Teilchen ein Substrat erreicht hat. Im Besonderen ist die Erwärmungstemperatur des Substrats während der Dünnschichtbildung höher oder gleich 100°C und niedriger oder gleich 740°C, vorzugsweise höher oder gleich 200°C und niedriger oder gleich 500°C. Bei einer Erhöhung der Erwärmungstemperatur des Substrats während der Dünnschichtbildung findet dann, wenn ein plattenähnliches zerstäubtes Teilchen das Substrat erreicht, auf dem Substrat eine Migration statt, derart, dass sich eine ebene Fläche des plattenähnlichen zerstäubten Teilchens an das Substrat heftet.
  • Außerdem ist es zu bevorzugen, dass der Sauerstoffanteil am Abscheidungsgas hoch ist und der Energiestrom optimiert ist, um Plasmaschäden bei der Dünnschichtbildung zu minimieren. Der Sauerstoffanteil am Abscheidungsgas beträgt 30 Vol.-% oder mehr, vorzugsweise 100 vol.-%.
  • Als Beispiel für das Zerstäubungstarget wird nachstehend ein Target aus einer In-Ga-Zn-O-Verbindung beschrieben.
  • Das aus einer In-Ga-Zn-O-Verbindung bestehende Target, das polykristallin ist, wird durch ein Mischen von InOX-Pulver, GaOY-Pulver und ZnOZ-Pulver in vorgegebenem Molverhältnis, ein Ausüben von Druck auf das Gemisch und ein Durchführen einer Wärmebehandlung bei einer Temperatur von über oder gleich 1000°C und unter oder gleich 1500°C hergestellt. Es ist zu beachten, dass X, Y und Z vorgegebene positive Zahlen sind. Hier beträgt das festgelegte Molverhältnis InOX-Pulver:GaOY-Pulver:ZnOZ-Pulver beispielsweise 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 oder 3:1:2. Die Pulverarten und das Molverhältnis, in dem die Pulver gemischt werden, können auf das Zerstäubungstarget abgestimmt sein.
  • Diese Ausführungsform kann gegebenenfalls in Kombination mit einer anderen Ausführungsform verwirklicht werden.
  • (Ausführungsform 5)
  • Im Rahmen dieser Ausführungsform wird ein Beispiel für einen Bildschirm beschrieben, der einer Ausführungsform einer Halbleiter-Anzeigevorrichtung entspricht. Ein Bildschirm, wie in 12 gezeigt, weist ein Substrat 700, und über dem Substrat 700 einen Pixelteil 701, eine Signalleitungs-Treiberschaltung 702a, eine Signalleitungs-Treiberschaltung 702b, eine Abtastzeilen-Treiberschaltung 703a und eine Abtastzeilen-Treiberschaltung 703b auf.
  • Der Pixelteil 701 enthält eine Vielzahl von Pixeln. Jedes Pixel enthält ein Anzeigeelement und einen oder mehrere Transistoren zum Steuern des Betriebs des Anzeigeelements. Die Abtastzeilen-Treiberschaltung 703a und die Abtastzeilen-Treiberschaltung 703b liefern Potenziale zum Abtasten von an die Pixel angeschlossenen Leitungen, um im Pixelteil 701 Pixel auszuwählen. Die Signalleitungs-Treiberschaltungen 702a und 702b steuern die Lieferung von Bildsignalen an die mittels der Abtastzeilen-Treiberschaltungen 703a und 703b ausgewählten Pixel.
  • In 12 ist ein Fall gezeigt, in dem die Abtastzeilen-Treiberschaltungen 703a und 703b von beiden Seiten des Pixelteils 701 ein Potenzial an die Abtastzeile liefern. Diese Struktur ermöglicht, einen Potenzialabfall, der auf einen Leitungswiderstand der Abtastzeile im Pixelteil 701 zurückzuführen ist, auch dann zu verhindern, wenn die Abtastzeile infolge einer Größenzunahme des Pixelteils 701 verlängert ist.
  • Die Signalleitungs-Treiberschaltungen 702a und 702b liefern Bildsignale durch Signalleitungen an die Pixel. In 12 liefert die Signalleitungs-Treiberschaltung 702a durch ungeradzahlige Signalleitungen Bildsignale an die Pixel und die Signalleitungs-Treiberschaltung 702b liefert durch geradzahlige Signalleitungen Bildsignale an die Pixel.
  • In 12 ist ein Fall dargestellt, in dem die Abtastzeilen-Treiberschaltungen 703a und 703b zusammen mit dem Pixelteil 701 über dem Substrat 700 ausgebildet sind und die Signalleitungs-Treiberschaltungen 702a und 702b jeweils auf einem Chip ausgebildet und dann durch ein Filmbond-(TAB)Verfahren auf das Substrat 700 montiert worden sind. Alternativ können die Abtastzeilen-Treiberschaltungen 703a und 703b jeweils auf einem Chip ausgebildet und dann auf das Substrat 700 montiert werden, und die Signalleitungs-Treiberschaltungen 702a und 702b können zusammen mit dem Pixelteil 701 über dem Substrat 700 ausgebildet werden. Ferner ist das Verfahren zum Bonden des Chips nicht auf das TAB-Verfahren beschränkt. Der Chip kann mittels einer flexiblen gedruckten Schaltung (FPC) o. ä. auf das Substrat 700 montiert sein oder kann stattdessen durch ein Chip-on-Film-(COF)Verfahren auf das Substrat 700 montiert sein.
  • Da die Abtastzeilen an eine Vielzahl von Pixeln angeschlossen sind, ist die erforderliche Stromlieferfähigkeit jeder der Abtastzeilen-Treiberschaltungen 703a und 703b hoch. Deshalb muss jeder Transistor, der auf der Ausgangsseite einer in den Abtastzeilen-Treiberschaltungen 703a und 703b enthaltenen Impulsausgabeschaltung angeordnet ist, große Abmessungen aufweisen. Der Leitungswiderstand der Abtastzeilen oder die Last, die an die Abtastzeilen angeschlossen ist, nimmt insbesondere in dem Fall zu, in dem die Anzahl der Pixel im Pixelteil 701 erhöht wird oder die Fläche des Pixelteils 701 vergrößert wird; dadurch ist es erforderlich, die Abmessungen des oben beschriebenen Transistors weiter zu vergrößern, um für eine höhere Stromlieferfähigkeit zu sorgen. Solche eine Größenzunahme des oben beschriebenen Transistors geht mit eine Vergrößerung des Bereichs einer leitfähigen Dünnschicht einher, der für eine Vielzahl von Transistoren in der Abtastzeilen-Treiberschaltung 703a, 703b jeweils als Gate-Elektrode dient, woraus eine Zunahme der Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung der oben beschriebenen Verdrahtung infolge einer Antennenwirkung resultiert. Jedoch sind in einer Ausführungsform der vorliegenden Erfindung die Vielzahl von Gate-Elektroden durch eine leitfähige Dünnschicht, die in einer von den Gate-Elektroden verschiedenen Schicht vorgesehen ist, elektrisch miteinander verbunden; demzufolge kann der Bereich jeder als Gate-Elektrode dienenden leitfähigen Dünnschicht klein gehalten werden, sodass die Auftrittswahrscheinlichkeit einer elektrostatischen Zerstörung, die auf eine Antennenwirkung zurückzuführen ist, auch dann geringer sein kann, wenn die Anzahl der Pixel im Pixelteil 701 erhöht wird oder die Fläche des Pixelteils 701 vergrößert wird.
  • Zwar ist im Rahmen dieser Ausführungsform ein Fall beschrieben worden, bei dem die Struktur gemäß einer Ausführungsform der vorliegenden Erfindung auf die Abtastzeilen-Treiberschaltung 703a, 703b angewendet wurde, doch kann die Struktur gemäß einer Ausführungsform der vorliegenden Erfindung auch auf die Signalleitungs-Treiberschaltung 702a, 702b angewendet werden.
  • Diese Ausführungsform kann gegebenenfalls in Kombination mit einer anderen Ausführungsform verwirklicht werden.
  • (Ausführungsform 6)
  • Ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung kann für Anzeigeeinrichtung, Personal Computer oder Bildwiedergabeeinrichtungen, in denen Aufzeichnungsmedien vorgesehen sind (typischerweise Einrichtungen, die den Inhalt von Aufzeichnungsmedien wie etwa DVDs (Digital Versatile Disks) wiedergeben und die Bildschirme zur Anzeige der wiedergegebenen Bilder aufweisen), verwendet werden. Neben den oben angegebenen Beispielen können als elektronische Einrichtungen, welche von der Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung Gebrauch machen können, Mobiltelefone, Spielautomaten, darunter tragbare Spielgeräte, tragbare Informationsgeräte, E-Book-Leser, Kameras wie etwa Videokameras und digitale Fotokameras, Brillen-Bildschirme (am Kopf befestigte Bildschirme), Navigationssysteme, Audio-Wiedergabegeräte (z. B. Auto-Audiokomponenten und digitale Audio-Player), Kopierer, Telefaxgeräte, Drucker, Multifunktionsdrucker, Geldautomaten, Warenautomaten und dergleichen angegeben werden. 13A bis 13E zeigen konkrete Beispiele für diese elektronischen Einrichtungen.
  • 13A zeigt ein tragbares Spielgerät, das ein Gehäuse 5001, ein Gehäuse 5002, einen Bildschirm-Teil 5003, einen Bildschirm-Teil 5004, ein Mikrofon 5005, einen Lautsprecher 5006, einen Bedienschalter 5007, einen Eingabestift 5008 und dergleichen umfasst. Das Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung kann für eine Treiberschaltung oder den/die Bildschirm-Teil(e) 5003 und/oder 5004 des tragbaren Spielgeräts verwendet werden, wodurch es möglich ist, das tragbare Spielgerät mit einer hohen Ausbeute herzustellen. Zwar weist das in 13A gezeigte tragbare Spielgerät zwei Bildschirm-Teile 5003 und 5004 auf, doch die Anzahl von in dem tragbaren Spielgerät enthaltenen Bildschirm-Teilen ist nicht auf zwei begrenzt.
  • 13B zeigt eine Anzeigevorrichtung, die ein Gehäuse 5201, einen Bildschirm-Teil 5202, einen Standfuß 5203 und dergleichen umfasst. Das Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung kann für eine Treiberschaltung oder den Bildschirm-Teil 5202 der Anzeigevorrichtung verwendet werden, wodurch es möglich ist, die Anzeigevorrichtung mit einer hohen Ausbeute herzustellen. Unter die Kategorie der Anzeigevorrichtung fällt jede Anzeigevorrichtung zum Anzeigen von Informationen, wie etwa Anzeigevorrichtungen für Personal Computer, Fernsehempfang und Werbung.
  • 13C zeigt einen Laptop, der einen Bildschirmrahmen 5401, einen Bildschirm-Teil 5402, eine Tastatur 5403, ein Zeigegerät 5404 und dergleichen umfasst. Das Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung kann für eine Treiberschaltung oder den Bildschirm-Teil 5402 des Laptops verwendet werden, wodurch es möglich ist, den Laptop mit einer hohen Ausbeute herzustellen.
  • 13D zeigt ein tragbares Informationsgerät, das ein erstes Gehäuse 5601, ein zweites Gehäuse 5602, einen ersten Bildschirm-Teil 5603, einen zweiten Bildschirm-Teil 5604, ein Gelenk 5605, einen Bedienschalter 5606 und dergleichen umfasst. Der erste Bildschirm-Teil 5603 ist für das erste Gehäuse 5601 vorgesehen, und der zweite Bildschirm-Teil 5604 ist für das zweite Gehäuse 5602 vorgesehen. Das erste Gehäuse 5601 und das zweite Gehäuse 5602 sind mittels des Gelenks 5605 so miteinander verbunden, das der Winkel zwischen dem ersten Gehäuse 5601 und dem zweiten Gehäuse 5602 mit dem Gelenk verändert werden kann. Ein Bild auf dem ersten Bildschirm-Teil 5603 kann in Abhängigkeit vom Winkel zwischen dem ersten Gehäuse 5601 und dem zweiten Gehäuse 5602 am Gelenk 5605 gewechselt bzw. umgeschaltet werden. Eine Halbleiter-Anzeigevorrichtung mit einer Positionseingabefunktion kann für mindestens einen Teil, den ersten Bildschirm-Teil 5603 oder/und den zweiten Bildschirm-Teil 5604, verwendet werden. Solche eine Positionseingabefunktion kann durch Vorsehen eines interaktiven Bedienfeldes für die Halbleiter-Anzeigevorrichtung geschaffen werden. Die Positionseingabefunktion kann auch durch Vorsehen eines lichtelektrischen Wandlerelements, Fotodetektor genannt, in einem Pixelteil der Halbleiter-Anzeigevorrichtung geschaffen werden. Das Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung kann für eine Treiberschaltung oder den ersten Bildschirm-Teil 5603 und/oder den zweiten Bildschirmteil 5604 des tragbaren Informationsgeräts verwendet werden, wodurch es möglich ist, das tragbare Informationsgerät mit einer hohen Ausbeute herzustellen.
  • 13E zeigt ein Mobiltelefon, das ein Gehäuse 5801, einen Bildschirm-Teil 5802, einen Audioeingabe-Teil 5803, einen Audioausgabe-Teil 5804, Bedientasten 5805, einen Lichtempfangs-Abschnitt 5806 und dergleichen umfasst. Im Lichtempfangs-Teil 5806 empfangenes Licht wird in elektrische Signale umgewandelt, wodurch externe Bilder aufgenommen werden können. Das Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung kann für eine Treiberschaltung oder den Bildschirm-Teil 5802 des Mobiltelefons verwendet werden, wodurch es möglich ist, das Mobiltelefon mit einer hohen Ausbeute herzustellen.
  • Diese Ausführungsform kann gegebenenfalls in Kombination mit einer anderen Ausführungsform verwirklicht werden.
  • Die vorliegende Anmeldung basiert auf der japanischen Patentanmeldung mit der lfd. Nummer 2011-222 990 , am 7. Oktober 2011 beim japanischen Patentamt eingereicht, deren gesamter Inhalt hier durch den Verweis mit aufgenommen ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2011-222990 [0186]

Claims (15)

  1. Halbleiterbauelement, umfassend: eine Schaltung, die so gestaltet ist, dass ein Potenzial an eine Verdrahtung angelegt wird, wobei die Schaltung auf der Potenzialausgangsseite einen ersten Transistor und einen zweiten Transistor umfasst, wobei eine Gate-Elektrode des ersten Transistors und eine Gate-Elektrode des zweiten Transistors in einem Abstand voneinander in einer Schicht geschaffen sind, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors größer als das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist, und wobei die Gate-Elektrode des ersten Transistors mit der Gate-Elektrode des zweiten Transistors durch eine leitfähige Dünnschicht elektrisch verbunden ist, die in einer Schicht geschaffen ist, die von der Schicht, in der die Gate-Elektrode des ersten Transistors und die Gate-Elektrode des zweiten Transistors ausgebildet sind, verschieden ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei sowohl eine Halbleiter-Dünnschicht des ersten Transistors als auch eine Halbleiter-Dünnschicht des zweiten Transistors einen Oxid-Halbleiter oder amorphes Silizium umfasst.
  3. Halbleiterbauelement nach Anspruch 1, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors mindestens doppelt so groß wie das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist.
  4. Halbleiterbauelement, umfassend: eine Schaltung, die so gestaltet ist, dass ein Potenzial an eine Verdrahtung angelegt wird, wobei die Schaltung auf der Potenzialausgangsseite einen ersten Transistor und einen zweiten Transistor umfasst, wobei eine Gate-Elektrode des ersten Transistors und eine Gate-Elektrode des zweiten Transistors in einem Abstand voneinander in einer Schicht geschaffen sind, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors größer als das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist, und wobei die Gate-Elektrode des ersten Transistors mit der Gate-Elektrode des zweiten Transistors durch eine leitfähige Dünnschicht elektrisch verbunden ist, die in einer Schicht geschaffen ist, die dieselbe wie eine Schicht ist, in der Source- und Drain-Elektroden des ersten Transistors und Source- und Drain-Elektroden des zweiten Transistors ausgebildet sind.
  5. Halbleiterbauelement nach Anspruch 4, wobei sowohl eine Halbleiter-Dünnschicht des ersten Transistors als auch eine Halbleiter-Dünnschicht des zweiten Transistors einen Oxid-Halbleiter oder amorphes Silizium umfasst.
  6. Halbleiterbauelement, umfassend: eine Vielzahl von Pixeln; und eine Schaltung, die so gestaltet ist, dass durch eine Verdrahtung ein Potenzial an die Vielzahl von Pixeln angelegt wird, wobei die Schaltung auf der Potenzialausgangsseite mindestens einen ersten Transistor und einen zweiten Transistor umfasst, wobei eine Gate-Elektrode des ersten Transistors und eine Gate-Elektrode des zweiten Transistors in einem Abstand voneinander in einer Schicht geschaffen sind, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors größer als das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist, und wobei die Gate-Elektrode des ersten Transistors mit der Gate-Elektrode des zweiten Transistors durch eine leitfähige Dünnschicht elektrisch verbunden ist, die in einer Schicht geschaffen ist, die von der Schicht, in der die Gate-Elektrode des ersten Transistors und die Gate-Elektrode des zweiten Transistors ausgebildet sind, verschieden ist.
  7. Halbleiterbauelement nach Anspruch 6, wobei sowohl eine Halbleiter-Dünnschicht des ersten Transistors als auch eine Halbleiter-Dünnschicht des zweiten Transistors einen Oxid-Halbleiter oder amorphes Silizium umfasst.
  8. Halbleiterbauelement, umfassend: eine Vielzahl von Pixeln; und eine Schaltung, die so gestaltet ist, dass durch eine Verdrahtung ein Potenzial an die Vielzahl von Pixeln angelegt wird, wobei die Schaltung auf der Potenzialausgangsseite einen ersten Transistor und einen zweiten Transistor umfasst, wobei eine Gate-Elektrode des ersten Transistors und eine Gate-Elektrode des zweiten Transistors in einem Abstand voneinander in einer Schicht geschaffen sind, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors größer als das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist, und wobei die Gate-Elektrode des ersten Transistors mit der Gate-Elektrode des zweiten Transistors durch eine leitfähige Dünnschicht elektrisch verbunden ist, die in einer Schicht geschaffen ist, die dieselbe wie eine Schicht ist, in der Source- und Drain-Elektroden des ersten Transistors und Source- und Drain-Elektroden des zweiten Transistors ausgebildet sind.
  9. Halbleiterbauelement nach Anspruch 8, wobei sowohl eine Halbleiter-Dünnschicht des ersten Transistors als auch eine Halbleiter-Dünnschicht des zweiten Transistors einen Oxid-Halbleiter oder amorphes Silizium umfasst.
  10. Halbleiterbauelement, umfassend: eine Vielzahl von Pixeln; und eine Abtastzeilen-Treiberschaltung, die so gestaltet ist, dass ein Potenzial an eine Abtastzeile angelegt wird, um die Vielzahl von Pixeln auszuwählen, wobei die Abtastzeilen- Treiberschaltung auf der Potenzialausgangsseite einen ersten Transistor und einen zweiten Transistor umfasst, wobei eine Gate-Elektrode des ersten Transistors und eine Gate-Elektrode des zweiten Transistors in einem Abstand voneinander in einer Schicht geschaffen sind, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors größer als das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist, und wobei die Gate-Elektrode des ersten Transistors mit der Gate-Elektrode des zweiten Transistors durch eine leitfähige Dünnschicht elektrisch verbunden ist, die in einer Schicht geschaffen ist, die von der Schicht, in der die Gate-Elektrode des ersten Transistors und die Gate-Elektrode des zweiten Transistors ausgebildet sind, verschieden ist.
  11. Halbleiterbauelement nach Anspruch 10, wobei sowohl eine Halbleiter-Dünnschicht des ersten Transistors als auch eine Halbleiter-Dünnschicht des zweiten Transistors einen Oxid-Halbleiter oder amorphes Silizium umfasst.
  12. Halbleiterbauelement, umfassend: eine Vielzahl von Pixeln; und eine Abtastzeilen-Treiberschaltung, die so gestaltet ist, dass ein Potenzial an eine Abtastzeile angelegt wird, um die Vielzahl von Pixeln auszuwählen, wobei die Abtastzeilen-Treiberschaltung auf der Potenzialausgangsseite einen ersten Transistor und einen zweiten Transistor umfasst, wobei eine Gate-Elektrode des ersten Transistors und eine Gate-Elektrode des zweiten Transistors in einem Abstand voneinander in einer Schicht geschaffen sind, wobei das Verhältnis der Kanalbreite des ersten Transistors zur Kanallänge des ersten Transistors größer als das Verhältnis der Kanalbreite des zweiten Transistors zur Kanallänge des zweiten Transistors ist, und wobei die Gate-Elektrode des ersten Transistors mit der Gate-Elektrode des zweiten Transistors durch eine leitfähige Dünnschicht elektrisch verbunden ist, die in einer Schicht geschaffen ist, die dieselbe wie eine Schicht ist, in der Source- und Drain-Elektroden des ersten Transistors und Source- und Drain-Elektroden des zweiten Transistors ausgebildet sind.
  13. Halbleiterbauelement nach Anspruch 12, wobei sowohl eine Halbleiter-Dünnschicht des ersten Transistors als auch eine Halbleiter-Dünnschicht des zweiten Transistors einen Oxid-Halbleiter oder amorphes Silizium umfasst.
  14. Halbleiterbauelement nach Anspruch 1, wobei sowohl eine Oxid-Halbleiter-Dünnschicht des ersten Transistors als auch eine Oxid-Halbleiter-Dünnschicht des zweiten Transistors Indium, Gallium und Zink enthält.
  15. Halbleiterbauelement nach Anspruch 4, wobei sowohl eine Oxid-Halbleiter-Dünnschicht des ersten Transistors als auch eine Oxid-Halbleiter-Dünnschicht des zweiten Transistors Indium, Gallium und Zink enthält.
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