TW202223724A - 半導體裝置 - Google Patents

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drain
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坂倉真之
後藤裕吾
三宅博之
黑崎大輔
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日商半導體能源研究所股份有限公司
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Abstract

本發明的一個方式提供一種能夠防止靜電破壞所引起的良率的降低的半導體裝置，其中，對掃描線供應用來選擇多個像素的信號的掃描線驅動電路包括生成上述信號的移位暫存器，並且，在上述移位暫存器中將用作多個電晶體的閘極電極的一個導電膜分割為多個，由形成在與上述被分割的導電膜不同的層中的導電膜使上述被分割的導電膜彼此電連接。上述多個電晶體包括移位暫存器的輸出一側的電晶體。

Description

半導體裝置
本發明係關於一種使用絕緣閘極型場效應電晶體的半導體裝置。
近年來，作為兼有多晶矽或微晶矽所具有的高遷移率和非晶矽所具有的均勻的元件特性的新穎的半導體材料，被稱為氧化物半導體的呈現半導體特性的金屬氧化物引人注目。金屬氧化物用於多種用途，例如作為眾所周知的金屬氧化物的氧化銦被用於液晶顯示裝置等中的透明電極材料。作為呈現半導體特性的金屬氧化物，例如有氧化鎢、氧化錫、氧化銦、氧化鋅等，並且已知將上述呈現半導體特性的金屬氧化物用於通道形成區域的電晶體(專利文獻1以及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
因為由具有非晶矽或氧化物半導體的電晶體構成的半導體顯示裝置能夠對應第五代(橫向1200mm×縱向1300mm)以上的玻璃基板，所以有生產率高且成本低的優點。當面板大型化時，在半導體顯示裝置的像素部中，與多個像素連接的被稱為匯流排的佈線，例如掃描線及信號線等的負載增大。因此，對掃描線及信號線供應電位的驅動電路需要高電流供應能力，所以有如下趨勢：隨著面板的大型化，構成驅動電路的電晶體，特別是位於輸出一側的電晶體的尺寸根據其電特性增大。
當上述電晶體的尺寸增大時，在驅動電路中用作電晶體的閘極電極的佈線的面積由於佈局的關係而增大。因此，容易產生所謂的天線效果，即在乾蝕刻等的使用電漿的製程中電荷積累在佈線中的現象，並且因積累在佈線中的上述電荷被釋放而產生佈線的靜電損壞的概率增高。
特別是，有具有非晶矽或氧化物半導體的電晶體的導通電流與使用多晶矽或單晶矽的電晶體相比小的趨勢。當使用具有非晶矽或氧化物半導體的電晶體時，在製程上能夠進行面板的大型化，但是為了滿足驅動電路的電流供應能力，需要設計更大尺寸的電晶體。因此，佈線的面積的增大所引起的佈線的靜電損壞的概率增高，所以容易降低良率。
根據上述技術背景，本發明的課題之一是提供一種能 夠防止靜電損壞所引起的良率的降低的半導體裝置。
在本發明的一個方式中，為了防止因天線效果而電荷積累在導電膜中，將用作多個電晶體的閘極電極的一個導電膜分割為多個。上述被分割的導電膜離開。而且，由與上述被分割的導電膜不同的導電膜使上述被分割的導電膜彼此電連接。上述多個電晶體包括驅動電路的輸出一側的電晶體。
或者，在本發明的一個方式中，將用來選擇多個像素的信號供應到掃描線的掃描線驅動電路包括生成上述信號的移位暫存器，並且將在上述移位暫存器中用作多個電晶體的閘極電極的一個導電膜分割為多個。上述被分割的導電膜離開。而且，由與上述被分割的導電膜不同的導電膜使上述被分割的導電膜彼此電連接。上述多個電晶體包括移位暫存器的輸出一側的電晶體。
與上述被分割的導電膜不同的導電膜也可以設置在與上述被分割的導電膜不同的層中。而且，形成在與上述被分割的導電膜不同的層中的導電膜也可以形成在與上述多個電晶體的源極電極及汲極電極相同的層中。
另外，在本發明的一個方式中，上述多個電晶體也可以在活性層中包括非晶矽或氧化物半導體。
在本發明的一個方式中，藉由由形成在不同的層中的導電膜使用作閘極電極的多個導電膜彼此電連接，與將一個導電膜用作多個閘極電極的情況相比可以將用作閘極電極的各導電膜的面積抑制為小。由此，即使因面板的大型 化而位於驅動電路的輸出一側的電晶體的尺寸增大，也可以將用作上述電晶體的閘極電極的導電膜的面積抑制為小，因此可以在藉由蝕刻形成閘極電極的製程等使用電漿的製程中防止天線效果所引起的上述導電膜的靜電損壞。
明確而言，根據本發明的一個方式的半導體裝置包括對多個像素供應信號的驅動電路。上述驅動電路包括多個電晶體，並且在上述多個電晶體中，信號輸出一側的至少一個電晶體的閘極電極和上述輸出一側的電晶體之外的至少一個電晶體的閘極電極由與閘極電極不同的導電膜電連接。
在根據本發明的一個方式的半導體裝置中，藉由採用上述結構可以防止靜電損壞所引起的良率的降低。
100:半導體裝置
101:電晶體
102:電晶體
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110:導電膜
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120:開口部
121:開口部
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128:導電膜
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220:開口部
221:開口部
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300:脈衝產生電路
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523:電晶體
530:脈衝產生電路
532:電晶體
533:電晶體
534:電晶體
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544:佈線
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546:電晶體
547:電晶體
548:電晶體
549:電晶體
550:電晶體
551:電晶體
552:電晶體
553:電晶體
700:基板
701:像素部
702a:信號線驅動電路
702b:信號線驅動電路
703a:掃描線驅動電路
703b:掃描線驅動電路
800:基板
802:閘極絕緣膜
812:導電膜
813:半導體膜
814:導電膜
815:導電膜
816:導電膜
817:半導體膜
818:導電膜
819:導電膜
820:絕緣膜
821:絕緣膜
822:導電膜
824:絕緣膜
825:EL層
826:導電膜
830:電晶體
831:電晶體
832:發光元件
840:像素
841:驅動電路
850:導電膜
851:導電膜
852:導電膜
853:導電膜
854:絕緣膜
5001:外殼
5002:外殼
5003:顯示部
5004:顯示部
5005:麥克風
5006:揚聲器
5007:操作鍵
5008:觸控筆
5201:外殼
5202:顯示部
5203:支撐台
5401:外殼
5402:顯示部
5403:鍵盤
5404:指向裝置
5601:外殼
5602:外殼
5603:顯示部
5604:顯示部
5605:連接部
5606:操作鍵
5801:外殼
5802:顯示部
5803:聲音輸入部
5804:聲音輸出部
5805:操作鍵
5806:光接收部
在圖式中：
圖1是示出本發明的半導體裝置的結構的圖；
圖2A至2C是電晶體的俯視圖及剖面圖；
圖3A至3C是電晶體的俯視圖及剖面圖；
圖4是示出本發明的半導體裝置的結構的電路圖；
圖5是示出移位暫存器的結構的圖；
圖6是示出脈衝輸出電路的工作的時序圖；
圖7是示意性地示出第j脈衝產生電路的圖；
圖8A和8B是示出脈衝產生電路的結構的圖；
圖9A和9B是示出脈衝產生電路的結構的圖；
圖10是示出脈衝產生電路的結構的圖；
圖11是驅動電路和像素的剖面圖；
圖12是示出面板的結構的圖；
圖13A至13E是電子裝置的圖。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，在本發明的範疇內包括使用電晶體的所有半導體裝置諸如積體電路、RF標籤、半導體顯示裝置等。此外，在積體電路的範疇內包括含有微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)或微控制器等的LSI(Large Scale Integrated Circuit：大型積體電路)以及可編程邏輯裝置(PLD：Programmable Logic Device)諸如FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)和CPLD(Complex PLD：複雜可編程邏輯裝置)。此外，在半導體顯示裝置的範疇內包括其中含有半導體膜的電路元件被包括在驅動電路中的半導體顯示裝置諸如液晶顯示裝置、在每個像素中具備以有機發光元件(OLED)為典型的發光元件的發 光裝置、電子紙、DMD：(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)、FED(Field Emission Display：場致發射顯示器)等。
注意，在本說明書中半導體顯示裝置在其範疇內包括：在其各像素中形成有液晶元件或發光元件等的顯示元件的面板；以及該面板安裝有包括控制器的IC等的模組。
[實施方式1]
圖1示出根據本發明的一個方式的半導體裝置的電路結構的一個例子。圖1所示的半導體裝置100包括至少含有電晶體101及電晶體102的多個電晶體。
藉由佈線105及佈線106對半導體裝置100供應高位準的電位VH或低位準的電位VL。在圖1中例示如下情況，即藉由佈線105對半導體裝置100供應電位VH，而藉由佈線106對半導體裝置100供應電位VL。此外，藉由佈線103對半導體裝置100供應輸入信號的電位Vin。在半導體裝置100中，包括電晶體101及電晶體102的多個電晶體根據電位Vin進行開關。而且，藉由進行上述開關，電位VH和電位VL中的一方被選擇，並且藉由佈線104從半導體裝置100輸出被選擇的電位作為輸出信號的電位Vout。
在電晶體102中，其源極端子和汲極端子中的一方與 佈線104連接。也就是說，電晶體102位於半導體裝置100的輸出一側並具有控制對佈線104的電位Vout的輸出的功能。而且，在本發明的一個方式中，電晶體101的閘極電極(表示為G)和電晶體102的閘極電極(表示為G)藉由與上述閘極電極不同的佈線107電連接。
注意，在本說明書中，在沒有特別的說明的情況下“連接”是指電連接和直接連接的兩者並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，“連接狀態”不一定必須是指直接連接的狀態，而在“連接狀態”的範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、導電膜、電阻器、二極體、電晶體等的元件間接連接的狀態。
另外，“電晶體的源極端子”是指相當於活性層的一部分的源極區域或與活性層連接的源極電極。同樣地，“電晶體的汲極端子”是指活性層的一部分的汲極區域或與活性層連接的汲極電極。
電晶體所具有的源極端子和汲極端子的名稱根據電晶體的極性及供應到各電極的電位的高低互相調換。一般而言，在n通道型電晶體中，將被供應低電位的電極稱為源極端子，而將被供應高電位的電極稱為汲極端子。另外，在p通道型電晶體中，將被供應低電位的電極稱為汲極端子，而將被供應高電位的電極稱為源極端子。在本說明書中，為方便起見在一些情況下假定源極端子和汲極端子是固定的來說明電晶體的連接關係，但是實際上，源極端子 和汲極端子的名稱根據上述電位關係而相互調換。
另外，當對與多個像素連接的被稱為匯流排的負載大的佈線諸如掃描線或信號線等供應從半導體裝置100輸出的電位Vout時，控制上述電位Vout的輸出的電晶體102被要求大電流供應能力。因此，較佳為以將該電晶體102的通道寬度W的值設定為比電晶體101的通道寬度W的值大的方式進行設計。
圖2A示出圖1所示的電晶體101及電晶體102的俯視圖作為一個例子。但是，為了明確地表示電晶體101及電晶體102的佈局，在圖2A中示出省略閘極絕緣膜111的俯視圖。此外，圖2B示出圖2A所示的電晶體102的沿著點劃線A1-A2的剖面圖的一個例子。
在圖2A中，電晶體101包括：用作閘極電極的導電膜110；導電膜110上的閘極絕緣膜111；在閘極絕緣膜111上設置在與導電膜110重疊的位置上的半導體膜112；以及半導體膜112上的用作源極電極或汲極電極的導電膜113及導電膜114。
此外，在圖2A和2B中，電晶體102包括：用作閘極電極的導電膜115；導電膜115上的閘極絕緣膜111；在閘極絕緣膜111上設置在與導電膜115重疊的位置上的半導體膜116；以及半導體膜116上的用作源極電極或汲極電極的導電膜117及導電膜118。
而且，在本發明的一個方式中，位於輸出一側的電晶體102的電流供應能力比電晶體101的電流供應能力高。 因此，在本發明的一個方式中，如圖2A所示，較佳為以將電晶體102的通道長度L102與通道寬度W102之間的比例設定為比電晶體101的通道長度L101與通道寬度W101之間的比例大的方式進行設計。明確而言，通道長度L102與通道寬度W102之間的比例較佳為通道長度L101與通道寬度W101之間的比例的兩倍以上，更佳為三倍以上。
此外，導電膜110和導電膜115離開。注意，在本說明書中，離開是指物理性地分離存在的情況。而且，在圖2A和2B中，導電膜110和導電膜115藉由用作佈線的導電膜119電連接。明確而言，導電膜110和導電膜115藉由形成在閘極絕緣膜111中的開口部120及開口部121與導電膜119連接。
此外，圖2A和2B所示的導電膜110和導電膜115可以藉由利用蝕刻等將形成在絕緣表面上的一個導電膜加工為所希望的形狀來形成。並且，導電膜113及導電膜114、導電膜117及導電膜118和導電膜119可以藉由利用蝕刻等將以覆蓋開口部120及開口部121的方式形成在閘極絕緣膜111上的一個導電膜加工為所希望的形狀來形成。也就是說，導電膜119形成在與導電膜110及導電膜115不同的層中。
如圖2A和2B所示，在本發明的一個方式中，由形成在與導電膜110及導電膜115不同的層中的導電膜119使用作閘極電極的導電膜110和導電膜115電連接。
作為比較例子，圖2C示出圖1所示的電晶體101及 電晶體102的俯視圖的另一個例子。但是，在圖2C中，為了明確地表示電晶體101及電晶體102的佈局，示出省略閘極絕緣膜的俯視圖。
在圖2C中，電晶體101包括：用作閘極電極的導電膜122；導電膜122上的閘極絕緣膜；在閘極絕緣膜上設置在與導電膜122重疊的位置上的半導體膜123；以及半導體膜123上的用作源極電極或汲極電極的導電膜124及導電膜125。
此外，在圖2C中，電晶體102包括：用作閘極電極的導電膜122；導電膜122上的閘極絕緣膜；在閘極絕緣膜上設置在與導電膜122重疊的位置上的半導體膜126；以及半導體膜126上的用作源極電極或汲極電極的導電膜127及導電膜128。
換言之，在圖2C中，電晶體101和電晶體102共同使用導電膜122，並且導電膜122用作電晶體101的閘極電極及電晶體102的閘極電極。因此，在圖2C中，用作閘極電極的導電膜122的面積比在圖2A和2B中用作閘極電極的導電膜110的面積及導電膜115的面積大。
由此，因為在本發明的一個方式中，可以將用作閘極電極的導電膜110的面積及導電膜115的面積抑制為比比較例子的導電膜122的面積小，所以當利用蝕刻製造導電膜110及導電膜115時，可以將分別積累在導電膜110及導電膜115中的電荷量抑制為小，即，減少天線效果。因此，在本發明的一個方式中，當利用蝕刻製造導電膜110 及導電膜115時，與比較例子相比，可以不容易產生上述電荷的釋放所引起的導電膜110及導電膜115的靜電損壞。
此外，在本發明的一個方式中，當利用蝕刻製造導電膜110及導電膜115上的半導體膜112及半導體膜116時，也可以不容易產生天線效果所引起的導電膜110及導電膜115的靜電損壞。
接著，圖3A示出圖1所示的電晶體101及電晶體102的俯視圖的一個例子，該俯視圖與圖2A所示的俯視圖不同。但是，在圖3A中，為了明確地表示電晶體101及電晶體102的佈局，示出省略閘極絕緣膜211的俯視圖。此外，圖3B示出圖3A所示的電晶體102的沿著點劃線B1-B2的剖面圖的一個例子。
在圖3A中，電晶體101包括：用作源極電極或汲極電極的導電膜213及導電膜214；導電膜213及導電膜214上的半導體膜212；半導體膜212上的閘極絕緣膜211；以及在閘極絕緣膜211上設置在與半導體膜212重疊的位置上的用作閘極電極的導電膜210。
此外，在圖3A和3B中，電晶體102包括：用作源極電極或汲極電極的導電膜217及導電膜218；導電膜217及導電膜218上的半導體膜216；半導體膜216上的閘極絕緣膜211；以及在閘極絕緣膜211上設置在與半導體膜216重疊的位置上的用作閘極電極的導電膜215。
而且，在本發明的一個方式中，位於輸出一側的電晶 體102的電流供應能力比電晶體101的電流供應能力高。因此，在本發明的一個方式中，如圖3A所示，較佳為以將電晶體102的通道長度L102與通道寬度W102之間的比例設定為比電晶體101的通道長度L101與通道寬度W101之間的比例大的方式進行設計。明確而言，通道長度L102與通道寬度W102之間的比例較佳為通道長度L101與通道寬度W101之間的比例的兩倍以上，更佳為三倍以上。
此外，導電膜210和導電膜215離開。而且，在圖3A及3B中，導電膜210和導電膜215藉由用作佈線的導電膜219電連接。明確而言，導電膜210和導電膜215藉由形成在閘極絕緣膜211中的開口部220及開口部221與導電膜219連接。
此外，圖3A和3B所示的導電膜210和導電膜215可以藉由利用蝕刻等將以覆蓋開口部220及開口部221的方式形成在閘極絕緣膜211上的一個導電膜加工為所希望的形狀來形成。並且，導電膜213及導電膜214、導電膜217及導電膜218以及導電膜219可以藉由利用蝕刻等將形成在絕緣表面上的一個導電膜加工為所希望的形狀來形成。也就是說，導電膜219形成在與導電膜210及導電膜215不同的層中。
如圖3A和3B所示，在本發明的一個方式中，由形成在與導電膜210及導電膜215不同的層中的導電膜219使用作閘極電極的導電膜210和導電膜215電連接。
作為比較例子，圖3C示出圖1所示的電晶體101及 電晶體102的俯視圖的另一個例子。但是，在圖3C中，為了明確地表示電晶體101及電晶體102的佈局，示出省略閘極絕緣膜的俯視圖。
在圖3C中，電晶體101包括：用作源極電極或汲極電極的導電膜224及導電膜225；導電膜224及導電膜225上的半導體膜223；半導體膜223上的閘極絕緣膜；以及在閘極絕緣膜上設置在與半導體膜223重疊的位置上的用作閘極電極的導電膜222。
此外，在圖3C中，電晶體102包括：用作源極電極或汲極電極的導電膜227及導電膜228；導電膜227及導電膜228上的半導體膜226；半導體膜226上的閘極絕緣膜；以及在閘極絕緣膜上設置在與半導體膜226重疊的位置上的用作閘極電極的導電膜222。
換言之，在圖3C中，電晶體101和電晶體102共同使用導電膜222，並且導電膜222用作電晶體101的閘極電極及電晶體102的閘極電極。因此，在圖3C中，用作閘極電極的導電膜222的面積比在圖3A和3B中用作閘極電極的導電膜210的面積及導電膜215的面積大。
由此，因為在本發明的一個方式中，可以將用作閘極電極的導電膜210的面積及導電膜215的面積抑制為比比較例子的導電膜222的面積小，所以當利用蝕刻製造導電膜210及導電膜215時，可以將分別積累在導電膜210及導電膜215中的電荷量抑制為小，即，減少天線效果。因此，在本發明的一個方式中，當利用蝕刻製造導電膜210 及導電膜215時，與比較例子相比，可以不容易產生上述電荷的釋放所引起的導電膜210及導電膜215的靜電損壞。
此外，在本發明的一個方式中，當藉由蝕刻將導電膜210及導電膜215上的各種導電膜加工為所希望的形狀時，也可以不容易產生天線效果所引起的導電膜210及導電膜215的靜電損壞。
接著，說明根據本發明的一個方式的半導體裝置中之一的脈衝產生電路的結構。圖4示出根據本發明的一個方式的半導體裝置所具有的脈衝產生電路的一個例子。
圖4所示的脈衝產生電路300包括電晶體301至電晶體315以及電容元件316。電晶體302相當於圖1所示的電晶體101。電晶體309、電晶體312或電晶體315相當於圖1所示的電晶體102。此外，脈衝產生電路300具有從佈線317至佈線326供應各種電位且對佈線327至佈線329輸出電位的結構。
藉由使多級的上述脈衝產生電路300連接，可以構成移位暫存器。
明確而言，當電晶體301至電晶體315是n通道型時，對佈線317供應高位準的電位VDD，對佈線318供應低位準的電位VSS，並且對佈線326供應低位準的電位VEE。電位VEE較佳為與電位VSS相同或高於電位VSS。此外，對佈線319供應電位LIN，對佈線320供應電位INRES，對佈線321供應電位CLK2，對佈線322供 應電位RIN，對佈線323供應電位CLK1，對佈線324供應電位PWC2，並且對佈線325供應電位PWC1。
此外，從脈衝產生電路300輸出的電位GOUT1被供應到佈線327。從脈衝產生電路300輸出的電位GOUT2被供應到佈線328。從脈衝產生電路300輸出的電位SROUT被供應到佈線329。
電位LIN、電位RIN、電位CLK2以及電位INRES相當於圖1所示的半導體裝置100中的電位Vin。電位GOUT1、電位GOUT2以及電位SROUT相當於圖1所示的半導體裝置100中的電位Vout。電位VSS、電位VEE、電位PWC1、電位PWC2以及電位CLK1相當於圖1所示的半導體裝置100中的電位VH或電位VL。
明確而言，電晶體301的閘極電極與佈線319連接。此外，電晶體301的源極端子和汲極端子中的一方與佈線317連接，另一方與電晶體302的源極端子和汲極端子中的一方連接。電晶體302的閘極電極與電晶體315的閘極電極連接。此外，電晶體302的源極端子和汲極端子中的另一方與佈線318連接。電晶體303的閘極電極與佈線320連接。此外，電晶體303的源極端子和汲極端子中的一方與佈線317連接，另一方與電晶體302的閘極電極連接。電晶體304的閘極電極與佈線321連接。此外，電晶體304的源極端子和汲極端子中的一方與佈線317連接，另一方與電晶體302的閘極電極連接。電晶體305的閘極電極與佈線322連接。此外，電晶體305的源極端子和汲 極端子中的一方與佈線317連接，另一方與電晶體302的閘極電極連接。電晶體306的閘極電極與佈線319連接。此外，電晶體306的源極端子和汲極端子中的一方與電晶體302的閘極電極連接，另一方與佈線318連接。電晶體307的閘極電極與佈線317連接。此外，電晶體307的源極端子和汲極端子中的一方與電晶體301的源極端子和汲極端子中的另一方連接，另一方與電晶體308的閘極電極連接。電晶體308的源極端子和汲極端子中的一方與佈線323連接，另一方與佈線329連接。電晶體309的閘極電極與電晶體302的閘極電極連接。此外，電晶體309的源極端子和汲極端子中的一方與佈線329連接，另一方與佈線318連接。電晶體310的閘極電極與佈線317連接。此外，電晶體310的源極端子和汲極端子中的一方與電晶體301的源極端子和汲極端子中的另一方，另一方與電晶體311的閘極電極連接。電晶體311的源極端子和汲極端子中的一方與佈線324連接，另一方與佈線328連接。電晶體312的閘極電極與電晶體302的閘極電極連接。此外，電晶體312的源極端子和汲極端子中的一方與佈線328連接，另一方與佈線318連接。電晶體313的閘極電極與佈線317連接。此外，電晶體313的源極端子和汲極端子中的一方與電晶體301的源極端子和汲極端子中的另一方，另一方與電晶體314的閘極電極連接。電晶體314的源極端子和汲極端子中的一方與佈線325連接，另一方與佈線327連接。電晶體315的源極端子和汲極端子中的一方與 佈線327連接，另一方與佈線326連接。電容元件316的一方電極與電晶體302的閘極電極電連接，另一方電極與佈線318連接。
另外，在圖4中，輸出一側的電晶體315的源極端子和汲極端子中的另一方與佈線326連接，但是本發明不侷限於此。也可以輸出一側的電晶體315的源極端子和汲極端子中的另一方與佈線318連接。然而，因為輸出一側的電晶體315的尺寸大，所以當電晶體315是常導通電晶體時，在汲極電流比其他電晶體大。因此，當電晶體315是常導通電晶體時，在電晶體315的源極端子和汲極端子中的另一方與佈線318連接的情況下容易發生佈線318的電位因上述汲極電流而上升，輸出電位的電位GOUT1的振幅變小的現象。但是，當如圖4所示，輸出一側的電晶體315的源極端子和汲極端子中的另一方與佈線326連接，而不與佈線318連接時，即使因電晶體315是常導通電晶體而佈線326的電位上升，用來對該電晶體的閘極電極供應電位的佈線318的電位與佈線326的電位的上升也沒有關係。由此，當因電晶體315的汲極電流而佈線326的電位上升時，電晶體315的閘極電壓靠近於負值的臨界電壓，所以即使電晶體315是常導通電晶體也可以使它截止。
在本發明的一個方式中，相當於輸出一側的電晶體的電晶體309、電晶體312和電晶體315中的至少一個的閘極電極與電晶體302的閘極電極藉由與上述閘極電極不同 的導電膜電連接。藉由採用上述結構，與電晶體309、電晶體312、電晶體315以及電晶體302的閘極電極都由一個導電膜構成的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。
另外，本發明的一個方式不侷限於用作閘極電極的兩個導電膜藉由與上述兩個導電膜不同的一個導電膜電連接的結構。例如，也可以用作閘極電極的兩個導電膜藉由與上述兩個導電膜不同的多個導電膜電連接。在此情況下，上述多個導電膜中的至少一個形成在與用作閘極電極的兩個導電膜不同的層中。
此外，本發明的一個方式不侷限於在用作閘極電極的多個導電膜和用來使上述多個導電膜電連接的導電膜之間設置有絕緣膜的結構。在本發明的一個方式中，可以在不同的製程中製造用作閘極電極的多個導電膜和用來使上述多個導電膜電連接的導電膜。由此，也可以不在用作閘極電極的多個導電膜和用來使上述多個導電膜電連接的導電膜之間形成絕緣膜。
[實施方式2]
在本實施方式中，說明使多級的圖4所示的脈衝產生電路300連接來構成的移位暫存器。
圖5所示的移位暫存器包括脈衝產生電路300_1至脈衝產生電路300_y(y是自然數)以及虛擬脈衝產生電路 300_d。脈衝產生電路300_1至脈衝產生電路300_y分別具有與圖4所示的脈衝產生電路300相同的結構。此外，脈衝產生電路300_d的結構與圖4所示的脈衝產生電路300的結構不同之處是不與被供應電位RIN的佈線322連接以及沒有電晶體305。
此外，圖7示意性地示出在圖5所示的移位暫存器中與脈衝產生電路300_j(j是y以下的自然數)連接的佈線319至佈線325以及佈線327至佈線329的位置。由圖5及圖7可知，對脈衝產生電路300_j的佈線319供應從前級的脈衝產生電路300_j-1的佈線329輸出的電位SROUTj-1作為電位LIN。但是，對第一級脈衝產生電路300_1的佈線319供應起始脈衝信號GSP的電位。
此外，對與脈衝產生電路300_j連接的佈線322供應從後一級的脈衝產生電路300_j+1的佈線329輸出的電位SROUTj+1作為電位RIN。但是，對第y級脈衝產生電路300_y的佈線322供應從脈衝產生電路300_d的佈線329輸出的SROUTd作為電位RIN。
對佈線321及佈線323分別供應時脈信號GCK1至時脈信號GCK4中的任何兩個時脈信號的電位。明確而言，在脈衝產生電路300_4m+1中，對佈線323供應時脈信號GCK1的電位作為電位CLK1，並且對佈線321供應時脈信號GCK2的電位作為電位CLK2。在脈衝產生電路300_4m+2中，對佈線323供應時脈信號GCK2的電位作為電位CLK1，並且對佈線321供應時脈信號GCK3的電 位作為電位CLK2。在脈衝產生電路300_4m+3中，對佈線323供應時脈信號GCK3的電位作為電位CLK1，並且對佈線321供應時脈信號GCK4的電位作為電位CLK2。在脈衝產生電路300_4m+4中，對佈線323供應時脈信號GCK4的電位作為電位CLK1，並且對佈線321供應時脈信號GCK1的電位作為電位CLK2。在脈衝產生電路300_d中，對佈線323供應時脈信號GCK1的電位作為電位CLK1，並且對佈線321供應時脈信號GCK2的電位作為電位CLK2。但是，m是任意整數，其滿足脈衝產生電路300的總數是y的條件。
此外，對佈線324及佈線325分別供應脈衝寬度控制信號PWCA至脈衝寬度控制信號PWCD和脈衝寬度控制信號PWCa至脈衝寬度控制信號PWCd中的任何兩個脈衝寬度控制信號的電位。明確而言，在脈衝產生電路300_4m+1中，對佈線325供應脈衝寬度控制信號PWCa的電位作為電位PWC1，並且對佈線324供應脈衝寬度控制信號PWCA的電位作為電位PWC2。在脈衝產生電路300_4m+2中，對佈線325供應脈衝寬度控制信號PWCb的電位作為電位PWC1，並且對佈線324供應脈衝寬度控制信號PWCB的電位作為電位PWC2。在脈衝產生電路300_4m+3中，對佈線325供應脈衝寬度控制信號PWCc的電位作為電位PWC1，並且對佈線324供應脈衝寬度控制信號PWCC的電位作為電位PWC2。在脈衝產生電路300_4m+4中，對佈線325供應脈衝寬度控制信號PWCd 的電位作為電位PWC1，並且對佈線324供應脈衝寬度控制信號PWCD的電位作為電位PWC2。在脈衝產生電路300_d中，對佈線325供應脈衝寬度控制信號PWCa的電位作為電位PWC1，並且對佈線324供應脈衝寬度控制信號PWCA的電位作為電位PWC2。
與脈衝產生電路300_j連接的佈線327的電位GOUT1被供應到掃描線GLaj。
與脈衝產生電路300_j連接的佈線329的電位SROUT_j的極性由反相器351_j反轉而供應到掃描線GLbj。明確而言，反相器351_4m+1輸入有時脈信號GCK2，並且當時脈信號GCK2的電位是低位準時，使電位SROUT_4m+1的極性反轉而供應到掃描線GLb4m+1。反相器351_4m+2輸入有時脈信號GCK3，並且當時脈信號GCK3的電位是低位準時，使電位SROUT_4m+2的極性反轉而供應到掃描線GLb4m+2。反相器351_4m+3輸入有時脈信號GCK4，並且當時脈信號GCK4的電位是低位準時，使電位SROUT_4m+3的極性反轉而供應到掃描線GLb4m+3。反相器351_4m+4輸入有時脈信號GCK1，並且當時脈信號GCK1的電位是低位準時，使電位SROUT_4m+4的極性反轉而供應到掃描線GLb4m+4。反相器351_d輸入有時脈信號GCK2，並且當時脈信號GCK2的電位是低位準時，使電位SROUT_d的極性反轉而供應到掃描線GLbd。
此外，與脈衝產生電路300_j連接的佈線328的電位 GOUT2的極性由反相器350_j反轉而供應到掃描線GLcj。明確而言，反相器350_4m+1輸入有時脈信號GCK2，並且當時脈信號GCK2的電位是低位準時，使電位GOUT2的極性反轉而供應到掃描線GLc4m+1。反相器350_4m+2輸入有時脈信號GCK3，並且當時脈信號GCK3的電位是低位準時，使電位GOUT2的極性反轉而供應到掃描線GLc4m+2。反相器350_4m+3輸入有時脈信號GCK4，並且當時脈信號GCK4的電位是低位準時，使電位GOUT2的極性反轉而供應到掃描線GLc4m+3。反相器350_4m+4輸入有時脈信號GCK1，並且當時脈信號GCK1的電位是低位準時，使電位GOUT2的極性反轉而供應到掃描線GLc4m+4。反相器350_d輸入有時脈信號GCK2，並且當時脈信號GCK2的電位是低位準時，使電位GOUT2的極性反轉而供應到掃描線GLcd。
接著，參照圖6所示的時序圖說明圖4所示的脈衝產生電路300的工作。另外，在所有的期間中，電位INRES一直是低位準。
如圖6所示，在期間t1中，供應到佈線323的電位CLK1是低位準，供應到佈線321的電位CLK2是低位準，供應到佈線325的脈衝寬度控制信號PWC1的電位是低位準，供應到佈線324的脈衝寬度控制信號PWC2的電位是低位準，供應到佈線319的電位LIN是高位準，並且供應到佈線322的電位RIN是低位準。
因此，在期間t1中，在脈衝產生電路300中供應到 佈線325的脈衝寬度控制信號PWC1的電位(低位準)被供應到佈線327作為電位GOUT1。此外，供應到佈線324的脈衝寬度控制信號PWC2的電位(低位準)被供應到佈線328作為電位GOUT2。此外，供應到佈線323的電位CLK1(低位準)被供應到佈線329作為電位SROUT。
接著，如圖6所示，在期間t2中，供應到佈線323的電位CLK1是高位準，供應到佈線321的電位CLK2是低位準，供應到佈線325的脈衝寬度控制信號PWC1的電位從低位準變為高位準，供應到佈線324的脈衝寬度控制信號PWC2的電位是低位準，供應到佈線319的電位LIN是高位準，並且供應到佈線322的電位RIN是低位準。
因此，在期間t2中，在脈衝產生電路300中供應到佈線325的脈衝寬度控制信號PWC1的電位(從低位準變為高位準)被供應到佈線327作為電位GOUT1。此外，供應到佈線324的脈衝寬度控制信號PWC2的電位(低位準)被供應到佈線328作為電位GOUT2。此外，供應到佈線323的電位CLK1(高位準)被供應到佈線329作為電位SROUT。
接著，如圖6所示，在期間t3中，供應到佈線323的電位CLK1是高位準，供應到佈線321的電位CLK2是低位準，供應到佈線325的脈衝寬度控制信號PWC1的電位是高位準，供應到佈線324的脈衝寬度控制信號PWC2的電位是高位準，供應到佈線319的電位LIN從高位準變為低位準，並且供應到佈線322的電位RIN是低位準。
因此，在期間t3中，在脈衝產生電路300中供應到佈線325的脈衝寬度控制信號PWC1的電位(高位準)被供應到佈線327作為電位GOUT1。此外，供應到佈線324的脈衝寬度控制信號PWC2的電位(高位準)被供應到佈線328作為電位GOUT2。此外，供應到佈線323的電位CLK1(高位準)被供應到佈線329作為電位SROUT。
接著，如圖6所示，在期間t4中，供應到佈線323的電位CLK1是高位準，供應到佈線321的電位CLK2是低位準，供應到佈線325的脈衝寬度控制信號PWC1的電位從高位準變為低位準，供應到佈線324的脈衝寬度控制信號PWC2的電位是高位準，供應到佈線319的電位LIN是低位準，並且供應到佈線322的電位RIN是低位準。
因此，在期間t4中，在脈衝產生電路300中供應到佈線325的脈衝寬度控制信號PWC1的電位(從高位準變為低位準)被供應到佈線327作為電位GOUT1。此外，供應到佈線324的脈衝寬度控制信號PWC2的電位(高位準)被供應到佈線328作為電位GOUT2。此外，供應到佈線323的電位CLK1(高位準)被供應到佈線329作為電位SROUT。
接著，如圖6所示，在期間t5中，供應到佈線323的電位CLK1是低位準，供應到佈線321的電位CLK2是高位準，供應到佈線325的脈衝寬度控制信號PWC1的電位是低位準，供應到佈線324的脈衝寬度控制信號PWC2的電位是低位準，供應到佈線319的電位LIN是低位準， 並且供應到佈線322的電位RIN是高位準。
因此，在期間t5中，在脈衝產生電路300中供應到佈線326的電位VEE(低位準)被供應到佈線327作為電位GOUT1。此外，供應到佈線318的電位VSS(低位準)被供應到佈線328作為電位GOUT2。此外，供應到佈線318的電位VSS(低位準)被供應到佈線329作為電位SROUT。
在本發明的一個方式中，如實施方式1所示，相當於輸出一側的電晶體的電晶體309、電晶體312和電晶體315中的至少一個的閘極電極與電晶體302的閘極電極藉由與上述閘極電極不同的導電膜電連接。藉由採用上述結構，與電晶體309、電晶體312、電晶體315和電晶體302的所有閘極電極由一個導電膜構成的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。由此，在使用上述移位暫存器的根據本發明的一個方式的半導體裝置中不容易產生靜電損壞所引起的良率的降低。
本實施方式可以與其他實施方式適當的組合而實施。
[實施方式3]
對根據本發明的一個方式的半導體裝置所具有的脈衝產生電路的結構例子進行說明。
圖8A所示的脈衝產生電路400包括電晶體402至電 晶體404以及電晶體415至電晶體420。藉由使多級的上述脈衝產生電路400連接，可以構成移位暫存器。
在電晶體402中，閘極電極與電晶體403及電晶體404的閘極電極連接，源極端子和汲極端子中的一方與佈線406連接，另一方與電晶體420的閘極電極連接。在電晶體403中，源極端子和汲極端子中的一方與佈線406連接，另一方與佈線414連接。在電晶體404中，源極端子和汲極端子中的一方與佈線407連接，另一方與佈線413連接。
此外，在電晶體415中，閘極電極與佈線408連接，源極端子和汲極端子中的一方與電晶體420的閘極電極連接，另一方與佈線405連接。在電晶體416中，閘極電極與佈線409連接，源極端子和汲極端子中的一方與電晶體402、電晶體403及電晶體404的閘極電極連接，另一方與佈線405連接。在電晶體417中，閘極電極與佈線410連接，源極端子和汲極端子中的一方與電晶體402、電晶體403及電晶體404的閘極電極連接，另一方與佈線405連接。在電晶體418中，閘極電極與佈線408連接，源極端子和汲極端子中的一方與佈線406連接，另一方與電晶體402、電晶體403及電晶體404的閘極電極連接。在電晶體419中，閘極電極與電晶體420的閘極電極連接，源極端子和汲極端子中的一方與佈線414連接，另一方與佈線411連接。在電晶體420中，源極端子和汲極端子中的一方與佈線413連接，另一方與佈線412連接。
當電晶體402至電晶體404以及電晶體415至電晶體420是n通道型時，明確而言，對佈線405供應電位VDD，對佈線406供應電位VSS，並且對佈線407供應電位VEE。此外，對佈線408至佈線412供應時脈信號等的各種信號的電位。而且，從佈線413輸出電位GOUT，且從佈線414輸出電位SROUT。
在本發明的一個方式中，相當於輸出一側的電晶體的電晶體403和電晶體404中的至少一個的閘極電極與電晶體402的閘極電極藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，與電晶體403、電晶體404和電晶體402的所有閘極電極由一個導電膜構成的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。由此，可以不容易產生將上述脈衝產生電路400用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
或者，在本發明的一個方式中，相當於輸出一側的電晶體的電晶體420的閘極電極與電晶體419的閘極電極也可以藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，可以不容易產生將上述脈衝產生電路400用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
此外，在圖8A中，輸出一側的電晶體404的源極端子和汲極端子中的一方與佈線407連接，但是本發明不侷 限於此。輸出一側的電晶體404的源極端子和汲極端子中的一方也可以與佈線406連接。但是，如圖8A所示，當輸出一側的電晶體404的源極端子和汲極端子中的一方與佈線407連接，而不與佈線406連接時，即使電晶體404處於常導通電晶體，也可以使電晶體404在需要使其截止時截止。
圖8B所示的脈衝產生電路430包括電晶體432至電晶體434以及電晶體446至電晶體452。藉由使多級的上述脈衝產生電路430連接，可以構成移位暫存器。
在電晶體432中，閘極電極與電晶體433及電晶體434的閘極電極連接，源極端子和汲極端子中的一方與佈線436連接，另一方與電晶體451及電晶體452的閘極電極連接。在電晶體433中，源極端子和汲極端子中的一方與佈線436連接，另一方與佈線445連接。在電晶體434中，源極端子和汲極端子中的一方與佈線437連接，另一方與佈線444連接。
此外，在電晶體446中，閘極電極與佈線438連接，源極端子和汲極端子中的一方與電晶體451及電晶體452的閘極電極連接，另一方與佈線435連接。在電晶體447中，閘極電極與佈線439連接，源極端子和汲極端子中的一方與電晶體432、電晶體433及電晶體434的閘極電極連接，另一方與佈線435連接。在電晶體448中，閘極電極與佈線440連接，源極端子和汲極端子中的一方與電晶體432、電晶體433及電晶體434的閘極電極連接，另一 方與佈線435連接。在電晶體449中，閘極電極與佈線438連接，源極端子和汲極端子中的一方與佈線436連接，另一方與電晶體432、電晶體433及電晶體434的閘極電極連接。在電晶體450中，閘極電極與佈線441連接，源極端子和汲極端子中的一方與電晶體432、電晶體433及電晶體434的閘極電極連接，另一方與佈線435連接。在電晶體451中，源極端子和汲極端子中的一方與佈線445連接，另一方與佈線442連接。在電晶體452中，源極端子和汲極端子中的一方與佈線444連接，另一方與佈線443連接。
當電晶體432至電晶體434以及電晶體446至電晶體452是n通道型時，明確而言，對佈線435供應電位VDD，對佈線436供應電位VSS，並且對佈線437供應電位VEE。此外，對佈線438至佈線443供應時脈信號等的各種信號的電位。而且，從佈線444輸出電位GOUT，且從佈線445輸出電位SROUT。
在本發明的一個方式中，相當於輸出一側的電晶體的電晶體433和電晶體434中的至少一個的閘極電極與電晶體432的閘極電極藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，與電晶體433、電晶體434和電晶體432的所有閘極電極由一個導電膜構成的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。由此，可以不容易產生將上 述脈衝產生電路430用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
或者，在本發明的一個方式中，相當於輸出一側的電晶體的電晶體452的閘極電極與電晶體451的閘極電極也可以藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，可以不容易產生將上述脈衝產生電路430用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
此外，在圖8B中，輸出一側的電晶體434的源極端子和汲極端子中的一方與佈線437連接，但是本發明不侷限於此。輸出一側的電晶體434的源極端子和汲極端子中的一方也可以與佈線436連接。但是，如圖8B所示，當輸出一側的電晶體434的源極端子和汲極端子中的一方與佈線437連接，而不與佈線436連接時，即使電晶體434是常導通電晶體，也可以使電晶體434在需要使其截止時截止。
圖9A所示的脈衝產生電路460包括電晶體462至電晶體464以及電晶體476至電晶體482。藉由使多級的上述脈衝產生電路460連接，可以構成移位暫存器。
在電晶體462中，閘極電極與電晶體463及電晶體464的閘極電極連接，源極端子和汲極端子中的一方與佈線466連接，另一方與電晶體477的源極端子和汲極端子中的一方連接。在電晶體463中，源極端子和汲極端子中的一方與佈線466連接，另一方與佈線475連接。在電晶 體464中，源極端子和汲極端子中的一方與佈線467連接，另一方與佈線474連接。
此外，在電晶體476中，閘極電極與佈線468連接，源極端子和汲極端子中的一方與電晶體477的源極端子和汲極端子中的一方連接，另一方與佈線465連接。在電晶體477中，閘極電極與佈線465連接，源極端子和汲極端子中的另一方與電晶體481及電晶體482的閘極電極連接。在電晶體478中，閘極電極與佈線469連接，源極端子和汲極端子中的一方與電晶體462、電晶體463及電晶體464的閘極電極連接，另一方與佈線465連接。在電晶體479中，閘極電極與佈線468連接，源極端子和汲極端子中的一方與佈線466連接，另一方與電晶體462、電晶體463的閘極電極及電晶體464的閘極電極連接。在電晶體480中，閘極電極與佈線470連接，源極端子和汲極端子中的一方與電晶體462、電晶體463及電晶體464連接，另一方與佈線465連接。在電晶體481中，源極端子和汲極端子中的一方與佈線475連接，另一方與佈線471連接。在電晶體482中，源極端子和汲極端子中的一方與佈線474連接，另一方與佈線472連接。
當電晶體462至電晶體464以及電晶體476至電晶體482是n通道型時，明確而言，對佈線465供應電位VDD，對佈線466供應電位VSS，並且對佈線467供應電位VEE。此外，對佈線468至佈線472供應時脈信號等的各種信號的電位。而且，從佈線474輸出電位GOUT，且 從佈線475輸出電位SROUT。
在本發明的一個方式中，相當於輸出一側的電晶體的電晶體463和電晶體464中的至少一個的閘極電極與電晶體462的閘極電極藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，與電晶體463、電晶體464和電晶體462的所有閘極電極由一個導電膜構成的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。由此，可以不容易產生將上述脈衝產生電路460用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
或者，在本發明的一個方式中，相當於輸出一側的電晶體的電晶體482的閘極電極與電晶體481的閘極電極也可以藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，可以不容易產生將上述脈衝產生電路460用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
此外，在圖9A中，輸出一側的電晶體464的源極端子和汲極端子中的一方與佈線467連接，但是本發明不侷限於此。輸出一側的電晶體464的源極端子和汲極端子中的一方也可以與佈線466連接。但是，如圖9A所示，當輸出一側的電晶體464的源極端子和汲極端子中的一方與佈線467連接，而不與佈線466連接時，即使電晶體464是常導通電晶體，也可以使電晶體464在需要截止時截 止。
圖9B所示的脈衝產生電路500包括電晶體502至電晶體504以及電晶體516至電晶體523。藉由使多級的上述脈衝產生電路500連接，可以構成移位暫存器。
在電晶體502中，閘極電極與電晶體503及電晶體504的閘極電極連接，源極端子和汲極端子中的一方與佈線506連接，另一方與電晶體517的源極電極和汲極電極中的一方連接。在電晶體503中，源極端子和汲極端子中的一方與佈線506連接，另一方與佈線515連接。在電晶體504中，源極端子和汲極端子中的一方與佈線507連接，另一方與佈線514連接。
此外，在電晶體516中，閘極電極與佈線508連接，源極端子和汲極端子中的一方與電晶體517的源極電極和汲極電極中的一方連接，另一方與佈線505連接。在電晶體517中，閘極電極與佈線505連接，源極端子和汲極端子中的另一方與電晶體521的閘極電極連接。在電晶體518中，閘極電極與佈線509連接，源極端子和汲極端子中的一方與電晶體502、電晶體503及電晶體504的閘極電極連接，另一方與佈線505連接。在電晶體519中，閘極電極與佈線508連接，源極端子和汲極端子中的一方與佈線506連接，另一方與電晶體502、電晶體503及電晶體504的閘極電極連接。在電晶體520中，閘極電極與佈線510連接，源極端子和汲極端子中的一方與電晶體502、電晶體503及電晶體504的閘極電極連接，另一方 與佈線505連接。在電晶體521中，源極端子和汲極端子中的一方與佈線515連接，另一方與佈線511連接。在電晶體522中，閘極電極與佈線505連接，源極端子和汲極端子中的一方與電晶體521的閘極電極連接，另一方與電晶體523的閘極電極連接。在電晶體523中，源極端子和汲極端子中的一方與佈線514連接，另一方與佈線512連接。
當電晶體502至電晶體504以及電晶體516至電晶體523是n通道型時，明確而言，對佈線505供應電位VDD，對佈線506供應電位VSS，並且對佈線507供應電位VEE。此外，對佈線508至佈線512供應時脈信號等的各種信號的電位。而且，從佈線514輸出電位GOUT，且從佈線515輸出電位SROUT。
在本發明的一個方式中，相當於輸出一側的電晶體的電晶體503和電晶體504中的至少一個的閘極電極與電晶體502的閘極電極藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，與電晶體503、電晶體504和電晶體502的所有閘極電極由一個導電膜構成的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。由此，可以不容易產生將上述脈衝產生電路500用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
此外，在圖9B中，輸出一側的電晶體504的源極端 子和汲極端子中的一方與佈線507連接，但是本發明不侷限於此。輸出一側的電晶體504的源極端子和汲極端子中的一方也可以與佈線506連接。但是，如圖9B所示，當輸出一側的電晶體504的源極端子和汲極端子中的一方與佈線507連接，而不與佈線506連接時，即使電晶體504是常導通電晶體，也可以使電晶體504在需要使其截止時截止。
圖10所示的脈衝產生電路530包括電晶體532至電晶體534以及電晶體546至電晶體553。藉由使多級的上述脈衝產生電路530連接，可以構成移位暫存器。
在電晶體532中，閘極電極與電晶體533及電晶體534的閘極電極連接，源極端子和汲極端子中的一方與佈線536連接，另一方與電晶體552的源極電極和汲極電極中的一方連接。在電晶體533中，源極端子和汲極端子中的一方與佈線536連接，另一方與佈線545連接。在電晶體534中，源極端子和汲極端子中的一方與佈線537連接，另一方與佈線544連接。
此外，在電晶體546中，閘極電極與佈線538連接，源極端子和汲極端子中的一方與電晶體532的源極電極和汲極電極中的一方連接，另一方與佈線535連接。在電晶體547中，閘極電極與佈線539連接，源極端子和汲極端子中的一方與電晶體532、電晶體533及電晶體534的閘極電極連接，另一方與佈線535連接。在電晶體548中，閘極電極與佈線540連接，源極端子和汲極端子中的一方 與電晶體532、電晶體533及電晶體534的閘極電極連接，另一方與佈線535連接。在電晶體549中，閘極電極與佈線538連接，源極端子和汲極端子中的一方與佈線536連接，另一方與電晶體532、電晶體533及電晶體534的閘極電極連接。在電晶體550中，閘極電極與佈線535連接，源極端子和汲極端子中的一方與電晶體552的源極端子和汲極端子中的一方連接，另一方與電晶體551的閘極電極連接。在電晶體551中，源極端子和汲極端子中的一方與佈線545連接，另一方與佈線541連接。在電晶體552中，閘極電極與佈線535連接，源極端子和汲極端子中的另一方與電晶體553的閘極電極連接。在電晶體553中，源極端子和汲極端子中的一方與佈線544連接，另一方與佈線542連接。
當電晶體532至電晶體534以及電晶體546至電晶體553是n通道型時，明確而言，對佈線535供應電位VDD，對佈線536供應電位VSS，並且對佈線537供應電位VEE。此外，對佈線538至佈線542供應時脈信號等的各種信號的電位。而且，從佈線544輸出電位GOUT，且從佈線545輸出電位SROUT。
在本發明的一個方式中，相當於輸出一側的電晶體的電晶體533和電晶體534中的至少一個的閘極電極與電晶體532的閘極電極藉由設置在與上述閘極電極不同的層中的導電膜電連接。藉由採用上述結構，與電晶體533、電晶體534和電晶體532的所有閘極電極由一個導電膜構成 的情況相比，可以將用作閘極電極的各導電膜的面積抑制為小。因此，也可以不容易產生天線效果所引起的用作閘極電極的導電膜的靜電損壞。由此，可以不容易產生將上述脈衝產生電路530用於移位暫存器等的根據本發明的一個方式的半導體裝置中的靜電損壞所引起的良率的降低。
此外，在圖10中，輸出一側的電晶體534的源極端子和汲極端子中的一方與佈線537連接，但是本發明不侷限於此。輸出一側的電晶體534的源極端子和汲極端子中的一方也可以與佈線536連接。但是，如圖10所示，當輸出一側的電晶體534的源極端子和汲極端子中的一方與佈線537連接，而不與佈線536連接時，即使電晶體534是常導通電晶體，也可以使電晶體534在需要使其截止時截止。
本實施方式可以與其他實施方式適當地組合而實施。
[實施方式4]
以使用OLED的發光裝置為例子而參照圖11說明根據本發明的一個方式的半導體顯示裝置的像素和驅動電路的剖面結構。圖11示出像素840和驅動電路841的剖面圖作為一個例子。
在圖11中，像素840包括發光元件832及控制對發光元件832的電流供應的電晶體831。像素840除了上述發光元件832及電晶體831之外還可以包括各種半導體元件諸如控制輸入到像素840中的影像信號的電晶體或保持 影像信號的電位的電容元件等。
此外，在圖11中，驅動電路841包括電晶體830。明確而言，電晶體830相當於與驅動電路841的一部分相當的移位暫存器所包括的輸出一側的電晶體。驅動電路841除了上述電晶體830之外還可以包括各種半導體元件諸如電晶體或電容元件等。
電晶體831在具有絕緣表面的基板800上包括用作閘極電極的導電膜816、導電膜816上的閘極絕緣膜802、在與導電膜816重疊的位置上設置在閘極絕緣膜802上的半導體膜817以及位於半導體膜817上的用作源極端子或汲極端子的導電膜815及導電膜818。導電膜816還用作掃描線。
電晶體830在具有絕緣表面的基板800上包括用作閘極電極的導電膜812、導電膜812上的閘極絕緣膜802、在與導電膜812重疊的位置上設置在閘極絕緣膜802上的半導體膜813以及位於半導體膜813上的用作源極端子或汲極端子的導電膜814及導電膜819。
此外，設置在具有絕緣表面的基板800上的導電膜850用作與電晶體830不同的電晶體的閘極電極。而且，導電膜812及導電膜850藉由設置在導電膜812及導電膜850上的閘極絕緣膜802中的開口部與閘極絕緣膜802上的導電膜851連接。
此外，在導電膜814、導電膜815、導電膜818、導電膜819、導電膜851上按順序層疊設置有絕緣膜820及 絕緣膜821。而且，在絕緣膜821上設置有導電膜852及導電膜853。導電膜852及導電膜853分別藉由設置在絕緣膜820及絕緣膜821中的開口部與導電膜851及導電膜818連接。
此外，在導電膜852及導電膜853上設置有絕緣膜854。而且，在絕緣膜854上設置有用作陽極的導電膜822。導電膜822藉由形成在絕緣膜854中的開口部與導電膜853連接。
此外，具有使導電膜822的一部分露出的開口部的絕緣膜824設置在絕緣膜854上。在導電膜822的一部分及絕緣膜854上按順序層疊設置有EL層825和用作陰極的導電膜826。導電膜822、EL層825和導電膜826重疊的區域相當於發光元件832。
另外，在本發明的一個方式中，在電晶體830及電晶體831中，既可以將非晶、微晶、多晶或單晶的矽或鍺等半導體用於半導體膜，又可以將氧化物半導體等寬能隙半導體用於半導體膜。
當將非晶、微晶、多晶或單晶的矽或鍺等半導體用於電晶體830及電晶體831的半導體膜時，將賦予一個導電性的雜質元素添加到上述半導體膜來形成用作源極區域或汲極區域的雜質區域。例如，藉由將磷或砷添加到上述半導體膜，可以形成具有n型導電性的雜質區域。此外，例如，藉由將硼添加到上述半導體膜，可以形成具有p型導電性的雜質區域。
當將氧化物半導體用於電晶體830及電晶體831的半導體膜時，也可以將摻雜劑添加到上述半導體膜來形成用作源極區域或汲極區域的雜質區域。作為摻雜劑的添加可以使用離子植入法。作為摻雜劑，例如可以使用：氦、氬、氙等稀有氣體；或氮、磷、砷、銻等的週期表中第15族元素等。例如，當使用氮作為摻雜劑時，雜質區域中的氮原子的濃度較佳為5×1019/cm3以上且1×1022/cm3以下。
另外，作為矽半導體可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
另外，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。此外，除了上述元素以外，較佳為還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小使用上述氧化物的電晶體的電特性的不均勻。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。
作為其他穩定劑，還可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。此外，上述氧化物半導體也可以包含矽。
另外，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。另外，In-Ga-Zn類氧化物半導體由於在無電場時的電阻充分高而能夠充分地降低截止電流且遷移率也高，所以作為用於半導體裝置的半導體材料合適。
例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的原子 比的In-Ga-Zn類氧化物或其組成的近旁的氧化物。或者，較佳為使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子比的In-Sn-Zn類氧化物或其組成的近旁的氧化物。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。
另外，藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺損來實現高度純化的氧化物半導體是i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。另外，氧化物半導體的能隙是2eV以上，較佳是2.5eV以上，更佳是3eV以上。藉由使用充分減少水分或氫等的雜質濃度且減少氧缺損而被高度純化的氧化物半導體膜，可以降低電晶體的截止電流。
明確而言，根據各種實驗可以證明將被高度純化的氧化物半導體用於半導體膜的電晶體的截止電流低。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極端子和汲極端子之間的電壓(汲極電壓)為1V至10V的範圍內獲得截止電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知：相當於截止電流除以電晶體的通道寬度的數值的截止電流為100zA/μm以下。此外，藉由使用如下電路來測量截止 電流，在該電路中連接電容元件與電晶體且由該電晶體控制流入到電容元件或從電容元件流出的電荷。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區域，且根據電容元件的每單位時間的電荷量推移測量該電晶體的截止電流。其結果是，可知：當電晶體的源極端子和汲極端子之間的電壓為3V時，可以獲得更低的截止電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區域的電晶體的截止電流比使用具有結晶性的矽的電晶體的截止電流顯著低。
此外，在沒有特別的說明的情況下，在n通道型電晶體中，本說明書所述的截止電流是指如下電流，即：在使汲極端子的電位高於源極端子及閘極電極的電位的狀態下，當以源極端子的電位為標準時的閘極電極的電位為0以下時，流過源極端子和汲極端子之間的電流。或者，在p通道型電晶體中，本說明書所述的截止電流是指如下電流，即：在使汲極端子的電位低於源極端子及閘極電極的電位的狀態下，當以源極端子的電位為標準時的閘極電極的電位為0以上時，流過源極端子和汲極端子之間的電流。
此外，例如，氧化物半導體膜可以藉由使用包含In(銦)、Ga(鎵)和Zn(鋅)的靶材的濺射法形成。在藉由濺射法形成In-Ga-Zn類氧化物半導體膜的情況下，較佳為使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn類氧 化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶材形成氧化物半導體膜，容易形成多晶或CAAC(C Axis Aligned Crystal)。另外，包含In、Ga及Zn的靶材的相對密度為90%以上且100%以下，較佳為95%以上且低於100%。藉由採用相對密度高的靶材，可以形成緻密的氧化物半導體膜。
另外，當作為氧化物半導體使用In-Zn類氧化物材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=1.5：1至15：1(換算為莫耳數比則為In2O3：ZnO=3：4至15：2)。例如，作為用來形成In-Zn類氧化物的氧化物半導體膜的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。藉由將Zn的比率設定為上述範圍內的值，可以實現遷移率的提高。
另外，氧化物半導體膜處於單晶、多晶(也稱為多晶體)或非晶等狀態。
氧化物半導體膜較佳是CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下該 結晶部的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸及b軸的方向也可以彼此不同。在本說明書中，當只記載“垂直”時，還包括85诺以上且95诺以下的範圍。另外，當只記載“平行”時，還包括-5诺以上且5诺以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區域中結晶部被非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的 方向上一致，所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)有時朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部藉由進行成膜或進行成膜後的加熱處理等的結晶化處理來形成。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材，且利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，可以降低存在於沉積室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板 加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOX粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合莫耳數比可以根據所製造的濺射靶材適當地改變。
本實施方式可以與其他實施方式適當地組合而實施。
[實施方式5]
在本實施方式中說明相當於半導體顯示裝置的一個方式的面板的一個例子。圖12所示的面板包括基板700、基板700上的像素部701、信號線驅動電路702a、信號線驅動電路702b、掃描線驅動電路703a以及掃描線驅動電 路703b。
像素部701包括多個像素，並且在各像素中設置有顯示元件、控制該顯示元件的工作的一個或多個電晶體。掃描線驅動電路703a及掃描線驅動電路703b藉由對與各像素連接的掃描線供應電位選擇像素部701所具有的像素。信號線驅動電路702a及信號線驅動電路702b控制供應到由掃描線驅動電路703a及掃描線驅動電路703b選擇的像素的影像信號。
另外，在圖12中例示由掃描線驅動電路703a及掃描線驅動電路703b從像素部701的雙端對各掃描線供應電位的情況。藉由採用上述結構，即使因像素部701的大型化而使掃描線變長也可以防止在像素部701中產生起因於掃描線的佈線電阻的電位降低。
此外，信號線驅動電路702a及信號線驅動電路702b藉由信號線對像素供應影像信號。在圖12中例示信號線驅動電路702a藉由奇數信號線對像素供應影像信號，而信號線驅動電路702b藉由偶數信號線對像素供應影像信號的情況。
此外，在圖12中例示掃描線驅動電路703a及掃描線驅動電路703b與像素部701一起形成在基板700上，且形成在晶片上的信號線驅動電路702a及信號線驅動電路702b藉由TAB(Tape Automated Bonding：帶式自動接合)法安裝在基板700上的情況。既可以形成在晶片上的掃描線驅動電路703a及掃描線驅動電路703b安裝在基板 700上，又可以信號線驅動電路702a及信號線驅動電路702b與像素部701一起形成在基板700上。此外，用來安裝晶片的方法不侷限於TAB法。也可以藉由FPC(Flexible Printed Circuit：撓性印刷基板)等將晶片安裝在基板700上。或者，也可以藉由COF(Chip On Film：薄膜上晶片安裝)法將晶片安裝在基板700上。
因為掃描線與多個像素連接，所以掃描線驅動電路703a及掃描線驅動電路703b需要高電流供應能力。因此，需要增大位於掃描線驅動電路703a及掃描線驅動電路703b所具有的脈衝輸出電路的輸出一側的電晶體的尺寸。特別是，因為像素部701的像素數的增加或像素部701的面積的增大導致掃描線的佈線電阻的增大或連接到掃描線的負載的增大，所以為了滿足掃描線驅動電路703a及掃描線驅動電路703b的更高電流供應能力，需要進一步增大上述電晶體的尺寸。而且，當上述電晶體的尺寸增大時，在掃描線驅動電路703a及掃描線驅動電路703b中用作多個電晶體的閘極電極的導電膜的面積增大，所以容易產生天線效果所引起的上述佈線的靜電損壞。但是，在本發明的一個方式中，多個閘極電極藉由設置在與上述閘極電極不同的層中的導電膜電連接。由此，可以將用作閘極電極的各導電膜的面積抑制為小，因此即使像素部701的像素數增加或像素部701的面積增大也可以不容易產生天線效果所引起的靜電損壞。
注意，雖然在本實施方式中說明對掃描線驅動電路 703a及掃描線驅動電路703b應用根據本發明的一個方式的結構的情況，但是也可以在本發明的一個方式中對掃描線驅動電路702a及掃描線驅動電路702b應用根據本發明的一個方式的結構。
本實施方式可以與其他實施方式適當地組合而實施。
[實施方式6]
根據本發明的一個方式的半導體裝置可以用於顯示設備、個人電腦或具備儲存介質的影像再現裝置(典型為能夠再現儲存介質諸如DVD(Digital Versatile Disc：數位通用磁片)等的內容並具有顯示器以用於顯示所再現的影像的裝置)。作為可以包括根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝像機及數位相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再現裝置(汽車音響系統和數位音頻播放器等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動售貨機等。在圖13A至13E中示出這些電子裝置的具體例子。
圖13A是一種可攜式遊戲機，其包括：外殼5001；外殼5002；顯示部5003；顯示部5004；麥克風5005；揚聲器5006；操作鍵5007；以及觸控筆5008等。藉由將根據本發明的一個方式的半導體裝置用於可攜式遊戲機的驅動電路、顯示部5003或顯示部5004，可以提供良率高的 可攜式遊戲機。注意，雖然圖13A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所包括的顯示部的數量不限於兩個。
圖13B是顯示設備，其包括：外殼5201；顯示部5202；以及支撐台5203等。藉由將根據本發明的一個方式的半導體顯示裝置用於顯示設備的驅動電路或顯示部5202，可以提供良率高的顯示設備。另外，顯示設備包括用於個人電腦、TV播放接收、廣告顯示等的所有資訊顯示用顯示設備。
圖13C是筆記本式個人電腦，其包括：外殼5401；顯示部5402；鍵盤5403；以及指向裝置5404等。藉由將根據本發明的一個方式的半導體顯示裝置用於筆記本式個人電腦的驅動電路或顯示部5402，可以提供良率高的筆記本式個人電腦。
圖13D是可攜式資訊終端，其包括：第一外殼5601；第二外殼5602；第一顯示部5603；第二顯示部5604；連接部5605；以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。而且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的半導體顯示裝置用於第 一顯示部5603和第二顯示部5604中的至少一個。另外，可以藉由在半導體顯示裝置設置觸摸屏附加作為位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在半導體顯示裝置的像素部中附加作為位置輸入裝置的功能。藉由將根據本發明的一個方式的半導體裝置用於可攜式資訊終端的驅動電路、第一顯示部5603或第二顯示部5604，可以提供良率高的可攜式資訊終端。
圖13E是行動電話，其包括：外殼5801；顯示部5802；聲音輸入部5803；聲音輸出部5804；操作鍵5805；以及光接收部5806等。藉由將由光接收部5806接收的光轉換為電信號，可以提取外部的影像。藉由將根據本發明的一個方式的半導體裝置用於行動電話的驅動電路或顯示部5802，可以提供良率高的行動電話。
本實施方式可以與其他實施方式適當地組合而實施。
101:電晶體
102:電晶體
110:導電膜
112:半導體膜
113:導電膜
114:導電膜
115:導電膜
116:半導體膜
117:導電膜
118:導電膜
119:導電膜
120:開口部
121:開口部

Claims (12)

  1. 一種半導體裝置，包含：
    第一電晶體至第十電晶體；
    其中：
    該第一電晶體至該第十電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第二佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與第四佈線電連接，且源極或汲極的另一者與該第七電晶體的閘極電連接；
    該第四電晶體，源極或汲極的一者與該第七電晶體的閘極電連接，且源極或汲極的另一者與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第四佈線電連接，且源極或汲極的另一者與該第一電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第四佈線電連接，源極或汲極的另一者與該第七電晶體的源極或汲極的一者電連接，且閘極與該第一電晶體的閘極電連接；
    該第八電晶體，源極或汲極的一者與該第四佈線電連接，源極或汲極的另一者與該第九電晶體的源極或汲極的一者電連接，且閘極與該第一電晶體的閘極電連接；
    該第九電晶體，源極或汲極的另一者與第六佈線電連接；
    該第十電晶體，源極或汲極的一者與該第一電晶體的閘極電連接；
    具有作為該第一電晶體之閘極的功能的第一導電層藉由第二導電層電連接至具有作為該第三電晶體之閘極的功能的第三導電層；
    該第二導電層包含與具有作為該第一電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第二佈線具有傳達從包含該第一電晶體至該第十電晶體的電路輸出的信號的功能。
  2. 一種半導體裝置，包含：
    第一電晶體至第十電晶體；
    其中：
    該第一電晶體至該第十電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第二佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與第四佈線電連接，且源極或汲極的另一者與該第七電晶體的閘極電連接；
    該第四電晶體，源極或汲極的一者與該第七電晶體的閘極電連接，且源極或汲極的另一者與第五佈線電連 接；
    該第五電晶體，源極或汲極的一者與該第四佈線電連接，且源極或汲極的另一者與該第一電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第四佈線電連接，源極或汲極的另一者與該第七電晶體的源極或汲極的一者電連接，且閘極與該第一電晶體的閘極電連接；
    該第八電晶體，源極或汲極的一者與該第四佈線電連接，源極或汲極的另一者與該第九電晶體的源極或汲極的一者電連接，且閘極與該第一電晶體的閘極電連接；
    該第九電晶體，源極或汲極的另一者與第六佈線電連接；
    該第十電晶體，源極或汲極的一者與該第一電晶體的閘極電連接；
    具有作為該第一電晶體之閘極的功能的第一導電層藉由第二導電層電連接至具有作為該第三電晶體之閘極的功能的第三導電層；
    該第二導電層包含與具有作為該第一電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第一電晶體的通道寬度與通道長度之比例大於該第三電晶體的通道寬度與通道長度之比例；
    該第二佈線具有傳達從包含該第一電晶體至該第十電晶體的電路輸出的信號的功能。
  3. 一種半導體裝置，包含：
    第一電晶體至第十電晶體；
    其中：
    該第一電晶體至該第十電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第二佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與第四佈線電連接，且源極或汲極的另一者與該第七電晶體的閘極電連接；
    該第四電晶體，源極或汲極的一者與該第七電晶體的閘極電連接，且源極或汲極的另一者與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第四佈線電連接，且源極或汲極的另一者與該第一電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第四佈線電連接，源極或汲極的另一者與該第七電晶體的源極或汲極的一者電連接，且閘極與該第一電晶體的閘極電連接；
    該第八電晶體，源極或汲極的一者與該第四佈線電連接，源極或汲極的另一者與該第九電晶體的源極或汲極的一者電連接，且閘極與該第一電晶體的閘極電連接；
    該第九電晶體，源極或汲極的另一者與第六佈線電連接；
    該第十電晶體，源極或汲極的一者與該第一電晶體的閘極電連接；
    具有作為該第一電晶體之閘極的功能的第一導電層藉由第二導電層與具有作為該第三電晶體之閘極的功能的第三導電層電連接；
    該第二導電層包含與具有作為該第一電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第一導電層總是與該第三導電層導通；
    該第二佈線具有傳達從包含該第一電晶體至該第十電晶體的電路輸出的信號的功能。
  4. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶 體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第三導電層包含與具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能。
  5. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第三導電層包含與具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第二電晶體的通道寬度與通道長度之比例大於該第五電晶體的通道寬度與通道長度之比例；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能。
  6. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電 層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第一導電層總是與該第二導電層導通；
    該第三導電層包含與具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第二電晶體的通道寬度與通道長度之比例大於該第五電晶體的通道寬度與通道長度之比例；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能。
  7. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶 體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第三導電層包含與具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能；
    該第二佈線具有供應第一時脈信號的功能；
    該第三佈線具有供應第一電位的功能；
    該第四佈線具有供應第二電位的功能；
    該第六佈線具有供應第二時脈信號的功能。
  8. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第三導電層包含與具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第二電晶體的通道寬度與通道長度之比例大於該第五電晶體的通道寬度與通道長度之比例；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能；
    該第二佈線具有供應第一時脈信號的功能；
    該第三佈線具有供應第一電位的功能；
    該第四佈線具有供應第二電位的功能；
    該第六佈線具有供應第二時脈信號的功能。
  9. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連 接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第一導電層總是與該第二導電層導通；
    該第三導電層包含與具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜之頂面接觸的區域；
    該第二電晶體的通道寬度與通道長度之比例大於該第五電晶體的通道寬度與通道長度之比例；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能；
    該第二佈線具有供應第一時脈信號的功能；
    該第三佈線具有供應第一電位的功能；
    該第四佈線具有供應第二電位的功能；
    該第六佈線具有供應第二時脈信號的功能。
  10. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第三導電層，在具有作為該第二電晶體之閘極 絕緣膜的功能的絕緣膜所具有第一開口部中，具有與該第一導電層接觸的區域；
    該第三導電層，在具有作為該第五電晶體之閘極絕緣膜的功能的該絕緣膜所具有的第二開口部中，具有與該第一導電層接觸的區域；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能；
    該第二佈線具有供應第一時脈信號的功能；
    該第三佈線具有供應第一電位的功能；
    該第四佈線具有供應第二電位的功能；
    該第六佈線具有供應第二時脈信號的功能。
  11. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第三導電層，在具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜所具有的第一開口部中，具有與該第一導電層接觸的區域；
    該第三導電層，在具有作為該第五電晶體之閘極絕緣膜的功能的該絕緣膜所具有的第二開口部中，具有與該第一導電層接觸的區域；
    該第二電晶體的通道寬度與通道長度之比例大於該第五電晶體的通道寬度與通道長度之比例；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能；
    該第二佈線具有供應第一時脈信號的功能；
    該第三佈線具有供應第一電位的功能；
    該第四佈線具有供應第二電位的功能；
    該第六佈線具有供應第二時脈信號的功能。
  12. 一種半導體裝置，包含：
    第一電晶體至第七電晶體；
    其中：
    該第一電晶體至該第七電晶體為相同的通道型；
    該第一電晶體，源極或汲極的一者與第一佈線電連接，且源極或汲極的另一者與第二佈線電連接；
    該第二電晶體，源極或汲極的一者與該第一佈線電連接，且源極或汲極的另一者與第三佈線電連接；
    該第三電晶體，源極或汲極的一者與該第一電晶體的閘極電連接，且閘極與第四佈線電連接；
    該第四電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，且閘極與第五佈線電連接；
    該第五電晶體，源極或汲極的一者與該第三電晶體的源極或汲極的另一者電連接，源極或汲極的另一者與該第三佈線電連接，且閘極與該第二電晶體的閘極電連接；
    該第六電晶體，源極或汲極的一者與該第二電晶體的閘極電連接，源極或汲極的另一者與該第四佈線電連接，且閘極與第六佈線電連接；
    該第七電晶體，源極或汲極的一者與該第二電晶 體的閘極電連接，且源極或汲極的另一者與該第三佈線電連接；
    具有作為該第二電晶體之閘極的功能的第一導電層與具有作為該第五電晶體之閘極的功能的第二導電層藉由第三導電層電連接；
    該第一導電層總是與該第二導電層導通；
    該第三導電層，在具有作為該第二電晶體之閘極絕緣膜的功能的絕緣膜所具有的第一開口部中，具有與該第一導電層接觸的區域；
    該第三導電層，在具有作為該第五電晶體之閘極絕緣膜的功能的該絕緣膜所具有的第二開口部中，具有與該第一導電層接觸的區域；
    該第二電晶體的通道寬度與通道長度之比例大於該第五電晶體的通道寬度與通道長度之比例；
    該第一佈線具有傳達從包含該第一電晶體至該第七電晶體的電路輸出的信號的功能；
    該第二佈線具有供應第一時脈信號的功能；
    該第三佈線具有供應第一電位的功能；
    該第四佈線具有供應第二電位的功能；
    該第六佈線具有供應第二時脈信號的功能。
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