JP2024038764A - 増幅回路および通信装置 - Google Patents

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Abstract

【課題】高周波信号の出力特性の歪みが抑制された増幅回路を提供する。【解決手段】増幅回路1は、信号入力端子110に接続された増幅トランジスタ11と、増幅トランジスタ11にバイアス電圧vg1aを供給するよう構成された電源回路22と、電源回路22および増幅トランジスタ11を結ぶバイアス経路に直列配置された抵抗32と、上記バイアス経路および電源回路22に接続された、増幅トランジスタ11の模擬用であるトランジスタ21と、抵抗32および増幅トランジスタ11のゲートの間のバイアス経路、ならびに信号入力端子110に接続された検波ダイオード31と、を備える。【選択図】図1

Description

本発明は、増幅回路および通信装置に関する。
特許文献1には、高周波信号を増幅する電界効果型の増幅トランジスタ、当該増幅トランジスタと同じ構造を有する模擬用トランジスタ、基準バイアス回路、バイアス補正回路、および電流模擬回路を備えた高周波電力増幅回路が開示されている。これによれば、模擬用トランジスタは増幅トランジスタと同じ温度変動およびプロセスばらつきを有するため、増幅トランジスタのバイアス点のずれを補正して高周波電力増幅回路の増幅特性のばらつきを減らすことが可能となる。
特開2005-123861号公報
しかしながら、特許文献1に開示された電力増幅回路において、増幅トランジスタの非線形性に起因した高周波信号の出力特性の歪みを抑制することは困難である。
本発明は、上記課題を解決するためになされたものであって、高周波信号の出力特性の歪みが抑制された増幅回路およびそれを用いた通信装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る増幅回路は、高周波入力端子に接続された電界効果型の第1トランジスタと、第1トランジスタにバイアス電圧を供給するよう構成された電源回路と、電源回路および第1トランジスタを結ぶバイアス経路に直列配置された第1抵抗と、バイアス経路および電源回路に接続された、第1トランジスタの模擬用である第2トランジスタと、第1抵抗および第1トランジスタのゲートの間のバイアス経路、ならびに高周波入力端子に接続された第1ダイオードと、を備える。
また、本発明の一態様に係る増幅回路は、高周波入力端子に接続された電界効果型の第1トランジスタと、第1トランジスタにバイアス電圧を供給するよう構成された電源回路と、電源回路に接続された、第1トランジスタの模擬用である第2トランジスタと、電源回路と高周波入力端子との間に接続された第1ダイオードと、第1ダイオードの模擬用である第2ダイオードと、第1ダイオードおよび第2ダイオードと、電源回路との間に接続され、第1ダイオードを流れる第1電流と第2ダイオードを流れる第2電流との差分電流を電源回路に出力するよう構成された差分検出回路と、を備える。
本発明によれば、高周波信号の出力特性の歪みが抑制された増幅回路および通信装置を提供することが可能となる。
実施の形態1に係る増幅回路および通信装置の回路構成図である。 比較例に係る増幅トランジスタのゲート-ソース間電圧とゲート-ソース間容量との関係を示す図である。 比較例に係る増幅回路の出力電力とゲート-ソース間容量との関係を示す図である。 比較例に係る増幅回路の出力電力と振幅変調-位相変調変換(AM-PM)特性との関係を示す図である。 実施の形態1に係る増幅トランジスタのゲート-ソース間電圧とゲート-ソース間容量との関係を示す図である。 実施の形態1および比較例に係る増幅回路の出力電力とゲート-ソース間電圧との関係を示す図である。 実施の形態1および比較例に係る増幅回路の出力電力とゲート-ソース間容量との関係を示す図である。 実施の形態1および比較例に係る増幅回路の出力電力と振幅変調-位相変調変換(AM-PM)特性との関係を示す図である。 実施例1に係る増幅回路の回路構成図である。 実施例1に係る増幅回路の出力電力とダイオード電流との関係を示す図である。 ダイオードレプリカを用いずにダイオード電流が一定になるように制御した場合の増幅回路の出力電力とダイオード電流との関係を示す図である。 実施例1に係る増幅回路の出力電力とバイアス電圧との関係を示す図である。 実施例1および比較例に係る増幅回路の出力電力とゲート-ソース間容量との関係を示す図である。 実施例1および比較例に係る増幅回路の出力電力と振幅変調-位相変調変換(AM-PM)特性との関係を示す図である。 実施例2に係る増幅回路の回路構成図である。 実施例2に係る電流源回路の回路構成図である。 実施例2に係る電流源回路の変形例を示す回路構成図である。 実施例2に係るバイアス回路の変形例を示す回路構成図である。 実施例3に係る増幅回路の回路構成図である。 実施例3に係るバイアス回路の変形例を示す回路構成図である。 実施の形態2に係る増幅回路の回路構成図である。 実施の形態2に係る増幅回路の出力電力とバイアス電圧との関係を示す図である。 実施の形態2および比較例に係る増幅回路の出力電力とゲート-ソース間容量との関係を示す図である。 実施の形態2および比較例に係る増幅回路の出力電力と振幅変調-位相変調変換(AM-PM)特性との関係を示す図である。
以下、本発明の実施の形態について詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態等は、一例であり、本発明を限定する主旨ではない。以下の実施例および変形例における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略または簡略化する場合がある。
また、本開示において、平行および垂直等の要素間の関係性を示す用語、および、矩形状等の要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表すのではなく、実質的に同等な範囲、例えば数%程度の差異をも含むことを意味する。
また、本開示において、「接続される」とは、接続端子および/または配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含むことを意味する。また、「AとBとの間に接続される」、「AおよびBの間に接続される」とは、AおよびBを結ぶ経路上でAおよびBと接続されることを意味する。
また、本開示において、「経路」とは、高周波信号が伝搬する配線、当該配線に直接接続された電極、および当該配線または当該電極に直接接続された端子等で構成された伝送線路であることを意味する。
また、本開示において、「部品Aが経路Bに直列配置される」とは、部品Aの信号入力端および信号出力端の双方が、経路Bを構成する配線、電極、または端子に接続されていることを意味する。
(実施の形態1)
[1.増幅回路1および通信装置4の回路構成]
本実施の形態に係る増幅回路1およびそれを備える通信装置4の回路構成について、図1を参照しながら説明する。図1は、実施の形態1に係る増幅回路1および通信装置4の回路構成図である。
[1.1 通信装置4の回路構成]
通信装置4は、いわゆるユーザ端末(UE:User Equipment)に相当し、典型的には、携帯電話、スマートフォン、タブレットコンピュータ等である。このような通信装置4は、増幅回路1と、アンテナ2と、RF信号処理回路(RFIC:Radio Frequency Integrated Circuit)3と、を備える。
増幅回路1は、アンテナ2とRFIC3との間で高周波信号を伝送する。増幅回路1の回路構成については後述する。
アンテナ2は増幅回路1のアンテナ接続端子100に接続される。アンテナ2は、増幅回路1から高周波信号を受信して外部に出力する。
RFIC3は、高周波信号を処理する信号処理回路の一例である。具体的には、RFIC3は、ベースバンド信号処理回路(BBIC:Baseband Integrated Circuit:図示せず)から入力された送信信号をアップコンバート等により信号処理し、当該信号処理して生成された送信信号を、増幅回路1の信号入力端子110に出力する。
なお、本実施の形態に係る通信装置4において、アンテナ2は必須の構成要素ではない。
[1.2 増幅回路1の回路構成]
次に、増幅回路1の回路構成について説明する。図1に示すように、増幅回路1は、増幅トランジスタ11と、バイアス回路20と、検波ダイオード31と、抵抗32と、フィルタ40と、信号入力端子110と、アンテナ接続端子100と、を備える。
増幅トランジスタ11は、第1トランジスタの一例であり、信号入力端子110(第1高周波入力端子の一例)に接続された電界効果型トランジスタ(FET:Field Effect Transistor)である。増幅トランジスタ11は、例えばNチャネル型のFETであり、ゲートが信号入力端子110に接続されている。
バイアス回路20は、増幅トランジスタ11のゲートにバイアス電圧vg1a(第1バイアス電圧)を供給するよう構成されている。バイアス回路20は、トランジスタ21と、電源回路22と、を備える。
電源回路22は、トランジスタ21のゲートに一定のバイアス電圧vg1r(第2バイアス電圧)を供給するよう構成されている。また、電源回路22は、検波ダイオード31からの電流Irec(第1電流)およびトランジスタ21からのバイアス電流I21を受けて、増幅トランジスタ11のゲートにバイアス電圧vg1aを供給するよう構成されている。
トランジスタ21は、第2トランジスタの一例であり、増幅トランジスタ11の模擬用(レプリカ)である。トランジスタ21は、電源回路22および増幅トランジスタ11を結ぶバイアス経路、ならびに、電源回路22に接続されている。
なお、「トランジスタBがトランジスタAの模擬用のトランジスタである」とは、トランジスタBがトランジスタAと同構造で、サイズが同じまたは異なるものと定義される。
抵抗32は、第1抵抗の一例であり、電源回路22および増幅トランジスタ11のゲートを結ぶバイアス経路に直列配置されている。なお、抵抗32は、上記バイアス経路を形成する配線の少なくとも一部であってもよく、また、抵抗素子であってもよい。
検波ダイオード31は、第1ダイオードの一例であり、抵抗32と増幅トランジスタ11のゲートとの間の上記バイアス経路、ならびに信号入力端子110に接続されている。具体的には、検波ダイオード31のカソードが抵抗32と増幅トランジスタ11のゲートとの間の上記バイアス経路に接続され、検波ダイオード31のアノードが、図示しない電圧源に接続されている。これにより、検波ダイオード31は、信号入力端子110から入力される高周波信号の電力に対応した電流Irecを出力することが可能となる。なお、検波ダイオード31における上記検波は、電圧-電流特性が指数関数で表されるダイオードの非線形性を利用するものである。
フィルタ40は、増幅トランジスタ11とアンテナ接続端子100との間に接続され、所定のバンドを通過帯域とする。なお、フィルタ40は、増幅回路1に必須の構成要素ではない。
[1.3 実施の形態および比較例に係る増幅回路の特性比較]
ここで、実施の形態に係る増幅回路1と比較例に係る増幅回路との増幅特性を比較する。なお、比較例に係る増幅回路は、実施の形態に係る増幅回路1と比較して、検波ダイオード31が配置されていない点が異なる。
まず、比較例に係る増幅回路の増幅動作について説明する。
増幅トランジスタ11がオン状態で、高周波信号が入力されていない場合(無信号または小信号時)、トランジスタ21のバイアス電圧vg1rは、トランジスタ21のドレイン電流が所望の値となるように電源回路22により調整される。
このとき、上記バイアス経路には検波ダイオード31からの電流Irecは流れない。よって、増幅トランジスタ11のゲートには、バイアス電圧vg1rが供給されている。
次に、高周波信号が入力された場合(大信号時)、トランジスタ21のバイアス電圧vg1rおよび増幅トランジスタ11に供給されるバイアス電圧vg1aは一定の値となっている。
図2Aは、比較例に係る増幅トランジスタ11のゲート-ソース間電圧Vgsとゲート-ソース間容量Cgsとの関係を示す図である。図2Bは、比較例に係る増幅回路の出力電力とゲート-ソース間容量Cgsとの関係を示す図である。図2Cは、比較例に係る増幅回路の出力電力と振幅変調-位相変調変換(AM-PM)特性との関係を示す図である。
増幅トランジスタ11の出力信号の歪みの原因の一例として、増幅トランジスタ11のゲート-ソース間容量Cgsの非線形性が挙げられる。ゲート-ソース間容量Cgsの非線形性により、増幅回路のAM-PM特性に歪みが発生する。
図2Aに示すように、ゲート-ソース間容量Cgsは、ゲート-ソース間電圧Vgsに依存し、ゲート-ソース間電圧Vgsが設定される領域では上に凸の曲線となる。このため、例えばVgs=Vgs0にバイアス点を設定した状態でゲート(ゲート-ソース間)に大信号RFinを入力すると、ゲート-ソース間容量Cgsの時間平均値は、小信号時よりも小さくなってしまう。つまり、図2Bに示すように、増幅トランジスタ11の出力電力Poutが大きくなるにつれて、ゲート-ソース間容量Cgsの時間平均値が小さくなる。このゲート-ソース間容量Cgsの変動により、図2Cに示すように、増幅トランジスタ11の出力電力Poutの変動に伴いAM-PM特性が変動する。つまり、ゲート-ソース間容量Cgsの非線形性により、増幅回路のAM-PM特性に歪みが発生することとなる。
次に、実施の形態に係る増幅回路1の増幅動作について説明する。
増幅トランジスタ11がオン状態で、高周波信号が入力されていない場合(無信号または小信号時)、トランジスタ21のバイアス電圧vg1rは、トランジスタ21のドレイン電流が所望の値となるように電源回路22により調整される。
このとき、上記バイアス経路には検波ダイオード31からの電流Irecが流れる。よって、増幅トランジスタ11のゲートに供給されるバイアス電圧vg1aは、抵抗32の抵抗値をRcとすると、以下の式1で表される。
vg1a=vg1r+Irec×Rc (式1)
次に、高周波信号が入力された場合(大信号時)、トランジスタ21のバイアス電圧vg1rは一定の値となっている。一方、検波ダイオード31の電流Irecは、信号入力端子110から入力される高周波信号の電力に応じて増加する。ここで、電流Irecの増加量をΔIrecとすると、バイアス電圧vg1aの増加量Δvg1aは、以下の式2で表される。
Δvg1a=ΔIrec×Rc (式2)
図3Aは、実施の形態1に係る増幅トランジスタ11のゲート-ソース間電圧Vgsとゲート-ソース間容量Cgsとの関係を示す図である。図3Bは、実施の形態1および比較例に係る増幅回路の出力電力とゲート-ソース間電圧Vgsとの関係を示す図である。図3Cは、実施の形態1および比較例に係る増幅回路の出力電力とゲート-ソース間容量Cgsとの関係を示す図である。図3Dは、実施の形態1および比較例に係る増幅回路の出力電力とAM-PM特性との関係を示す図である。
図3Aに示すように、例えばVgs=Vgs0にバイアス点を設定した状態で、ゲート(ゲート-ソース間)に大信号RFinを入力すると、式2によりバイアス電圧vg1a(ゲート-ソース間電圧Vgs)が大きくなる。つまり、図3Bに示すように、増幅トランジスタ11の出力電力Poutが大きくなるにつれて、バイアス電圧vg1a(ゲート-ソース間電圧Vgs)が大きくなる。これにより、図3Aに示すように、大信号時のゲート-ソース間容量Cgsの時間平均値を、小信号時のゲート-ソース間容量Cgsの時間平均値と一致させることができる。つまり、図3Cに示すように、増幅トランジスタ11の出力電力Poutの変動に対して、ゲート-ソース間容量Cgsを一定とすることが可能となる。これにより、図3Dに示すように、増幅トランジスタ11の出力電力Poutの変動に対してAM-PM特性を一定とできる。つまり、ゲート-ソース間容量Cgsが非線形性を有していても、増幅回路のAM-PM特性の歪みを抑制できる。
近年のデジタル通信ではOFDM等のマルチキャリア多値変調技術が用いられており、電力増幅器には高い線形性が要求され、AM-PM特性が高周波信号の電力によらず平坦であることが求められる。また、通信速度向上のために変調信号の帯域幅は増加傾向であるが、電力増幅器は帯域幅によらず低歪であることが求められる。
これに対して、従来の増幅回路においてFETを用いた場合、その非線形性のためにバイアス電圧を安定させても電力増幅器の歪みが発生するという問題がある。
これに対して、本実施の形態に係る増幅回路1によれば、増幅トランジスタ11に供給されるバイアス電圧vg1aは、トランジスタ21に供給されるバイアス電圧vg1rに、抵抗32で発生する電圧(Irec×Rc)が加算されたものとなる。抵抗32で発生する電圧は、検波ダイオード31で検出される高周波信号の電力に対応した電流Irecと抵抗32の抵抗値との積となる。バイアス電圧vg1rが電源回路22により一定となるように制御された場合、バイアス電圧vg1aは高周波信号の電力に応じて大きくなる。これにより、高周波信号の電力が大きくなると増幅トランジスタ11のゲート-ソース間容量Cgsの時間平均値が小さくなる分は、バイアス電圧vg1aが大きくなることで補償される。よって、増幅トランジスタ11で増幅された高周波信号のAM-PM歪みを抑制することが可能となる。また、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
[1.4 実施例1に係る増幅回路1Bの回路構成]
次に、実施例1に係る増幅回路1Bの回路構成について説明する。実施の形態1に係る増幅回路1において、検波ダイオード31は、温度変動やプロセスばらつきの影響を受け易い。本実施例では、検波ダイオード31の温度変動やプロセスばらつきが抑制された構成を提案する。
図4は、実施例1に係る増幅回路1Bの回路構成図である。同図に示すように、増幅回路1Bは、増幅トランジスタ11と、バイアス回路20Bと、検波ダイオード31と、抵抗32と、フィルタ40と、信号入力端子110と、アンテナ接続端子100と、を備える。本実施例に係る増幅回路1Bは、実施の形態に係る増幅回路1と比較して、バイアス回路20Bの構成が異なる。以下、本実施例に係る増幅回路1Bについて、実施の形態1に係る増幅回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
バイアス回路20Bは、増幅トランジスタ11のゲートにバイアス電圧vg1aを供給するよう構成されている。バイアス回路20Bは、トランジスタ21と、電源回路22と、ダイオードレプリカ33と、を備える。
電源回路22は、トランジスタ21のゲートに、一定のバイアス電圧vg1rを供給するよう構成されている。また、電源回路22は、検波ダイオード31からの電流Irec(第1電流)、ダイオードレプリカ33からの電流Idr(第2電流)、およびトランジスタ21からのバイアス電流I21を受けて、増幅トランジスタ11のゲートにバイアス電圧vg1aを供給するよう構成されている。
ダイオードレプリカ33は、第2ダイオードの一例であり、検波ダイオード31の模擬用(レプリカ)である。ダイオードレプリカ33は、抵抗32および電源回路22の間のバイアス経路に接続されている。つまり、検波ダイオード31は、抵抗32の両端のうちの増幅トランジスタ11側の端部に接続されており、ダイオードレプリカ33は、抵抗32の両端のうちの電源回路22側の端部に接続されている。なお、抵抗32は、低抵抗値を有し、例えば数Ω程度である。
上記構成によれば、検波ダイオード31は増幅トランジスタ11に入力される高周波信号の電力を検出し、それに応じた電流Irecを出力する。一方、ダイオードレプリカ33は、高周波信号から分離されている。
なお、「ダイオードBがダイオードAの模擬用のダイオードである」とは、ダイオードBがダイオードAと同構造で、サイズが同じまたは異なるものと定義される。
本実施例に係る増幅回路1Bによれば、電源回路22には、検波ダイオード31で発生する電流Irecとダイオードレプリカ33で発生する電流Idrとの合計値が供給されるので、当該合計値を電源回路22にて制御することにより、検波ダイオード31の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
次に、電源回路22における電流Irecおよび電流Idrの制御について説明する。本実施例に係る電源回路22は、検波ダイオード31の電流Irecおよびダイオードレプリカ33の電流Idrの合計値Isfが、所望の値で一定になるよう制御される。
図5Aは、実施例1に係る増幅回路1Bの出力電力とダイオード電流との関係を示す図である。図5Bは、ダイオードレプリカ33を用いずに検波ダイオード31のIrecが一定になるように制御した場合の増幅回路の出力電力と検波ダイオード31の電流Irecとの関係を示す図である。
図5Aに示すように、増幅回路1Bにおいて、高周波信号が入力されない場合(無信号または小信号時)の検波ダイオード31を流れる電流Irecおよびダイオードレプリカ33を流れる電流Idrの比は、温度変動およびプロセスばらつきによらず一定となる(後述する式11および式12を参照)。従って、定数aを用いてIdr=a×Irecと表せる。
Isf=Irec+Idr=(1+a)Irec (式3)
Irec=(1+a)-1Isf (式4)
式3および式4より、2つのダイオードを流れる電流の合計値Isfを一定となるよう制御すると、検波ダイオード31の電流Irec(無信号または小信号時の電流)を一定にできる。これにより、検波ダイオード31の感度の温度変動およびプロセスばらつきを抑制できる。
また、図5Aに示すように、増幅回路1Bにおいて、高周波信号が入力された場合(大信号時)には、高周波信号の電力に応じて検波ダイオード31の電流Irecは増加する。これに対して合計値Isfは一定なので、電流Irecが増加する分だけ電流Idrは減少する。
また、図5Bに示すように、仮にダイオードレプリカ33がないとすると、高周波信号が入っても電流Irecを増加できないため、検波ダイオード31として機能しない。つまり、ダイオードレプリカ33は、検波ダイオード31の電流Irecおよび感度の安定化に寄与しつつ、大信号時の検波ダイオード31の機能をサポートしている。
図6Aは、実施例1に係る増幅回路1Bの出力電力とバイアス電圧との関係を示す図である。図6Bは、実施例1および比較例に係る増幅回路の出力電力とゲート-ソース間容量Cgsとの関係を示す図である。図6Cは、実施例1および比較例に係る増幅回路の出力電力とAM-PM特性との関係を示す図である。
上記のように、電流Isfが一定となるように制御することで、図6Aに示すように高周波信号の電力に応じて増幅トランジスタ11のバイアス電圧vg1aが増加する。これにより、図6Bおよび図6Cに示すように、ゲート-ソース間容量Cgsの時間平均値の変動が補償されて、AM-PM特性の変動を抑制できる。また、検波ダイオード31とダイオードレプリカ33とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Isfを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード31の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにAM-PM特性の変動を抑制できる。
また実施の形態に係る増幅回路1と同様に、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
さらに、抵抗32の抵抗値は数Ω程度と小さいので、増幅トランジスタ11から見たバイアス回路20BのインピーダンスZbiasを、高速かつ低インピーダンスにできる。これにより、広帯域の変調信号を増幅する場合の歪み劣化を抑制できる。
以下では、合計値Isfを制御することによって、温度変動やプロセスばらつきの影響を抑制できることの原理について説明する。
ダイオード特性は一般に指数関数で近似され、ダイオードの電圧Vおよび電流Iの関係は、式5で表される。
I≒Is・exp(qV/kT) (式5)
ここでqは素電荷、kはボルツマン定数、Tは絶対温度、Isはダイオードサイズ等に依存する比例係数である。電圧をx、電流をy、a=Is、b=q/kとし、式5を簡略化すると式6となる。
y=a・exp(bx/T) (式6)
次に、温度がΔtだけ変動したとき、ダイオード特性は式7のように表される。
y=a・exp(bx/(T+ΔT)) (式7)
一方、ゲート形状等のプロセスばらつきによって変動したダイオードの特性は、比例係数mを用いて式8のように表される。
y=ma・exp(bx/T) (式8)
次に、検波ダイオード31およびダイオードレプリカ33のように、2つのダイオードが並列接続された場合の挙動について説明する。
2つのダイオードにかかる電圧をx1(共通)とし、電流をそれぞれy1およびy2とし、当該2つのダイオードが温度変動およびプロセスばらつきによりx1からx1’、y1からy1’y2からy2’となったとすると、ダイオードの特性は、それぞれ以下の式9~式12で表される。
y1=a1・exp(bx1/T) (式9)
y2=a2・exp(bx1/T) (式10)
y1’=ma1・exp(bx1’/(T+ΔT)) (式11)
y2’=ma2・exp(bx1’/(T+ΔT)) (式12)
式9~式12より、上記2つのダイオードの電流比、y2/y1およびy2’/y1’は、それぞれ以下の式13および式14で表される。
y2/y1=a2/a1 (式13)
y2’/y1’=a2/a1 (式14)
式13および式14より、y2/y1=y2’/y1’となる。つまり、上記2つのダイオードの電流の比は、温度変動およびプロセスばらつきによらず一定となる。
次に、検波ダイオード31およびダイオードレプリカ33のように、2つのダイオードが並列接続された場合の感度の温度変動およびプロセスばらつきについて説明する。
1つのダイオードの感度をzとすると、zは電流-電圧特性の2階微分となるので以下の式15で表される。
z=dy/dx=ab・exp(bx/T) (式15)
温度変動およびプロセスばらつきの影響がある場合は、感度z’は以下の式16で表される。
z’=dy’/dx’=mab(T+ΔT)・exp(bx’/(T+ΔT)) (式16)
ここで、温度変動およびプロセスばらつきによりダイオードのバイアス電流が変動しないように制御する場合には、y=y’となり、式17が得られる。
a・exp(bx/T)=ma・exp(bx’/(T+ΔT)) (式17)
式17を式16に代入すると、以下の式18が得られる。
z’=zT(T+ΔT)-2 (式18)
式18より、ダイオードを流れるバイアス電流を固定することにより、(1)感度のプロセスばらつきを理論的にはなくせる、(2)感度の温度変動を(T(T+ΔT)-2)にまで、大幅に抑制できる、ことが解る。
これに対して、ダイオードで発生する電圧を固定すると、プロセスばらつきおよび温度変動により感度は大きく変動する。
つまり、電源回路22における電流Irecおよび電流Idrの合計値Isfを、所望の値で一定になる(固定する)よう制御することにより、感度の温度変動およびプロセスばらつきを抑制でき、増幅トランジスタ11の出力電力のAM-PM特性を抑制できる。
なお、ダイオードを流れる電流の制御態様として、ダイオードを流れる電流に意図的な温度依存性を持たせることで、感度の温度変動をさらに抑制することが可能となる。
これを応用して、電源回路22における電流Irecおよび電流Idrの合計値Isfを、増幅回路1Bの温度、増幅トランジスタ11に印加される電源電圧、増幅トランジスタ11の出力電力、増幅トランジスタ11の負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも1つのパラメータに応じて可変するように制御してもよい。これにより、増幅トランジスタ11の出力電力のAM-PM特性を抑制できる。
[1.5 実施例2に係る増幅回路1Cの回路構成]
次に、実施例2に係る増幅回路1Cの回路構成について説明する。
図7は、実施例2に係る増幅回路1Cの回路構成図である。同図に示すように、増幅回路1Cは、増幅トランジスタ11と、バイアス回路20Cと、検波ダイオード31と、抵抗32、54および55と、インダクタ52および56と、キャパシタ53および57と、信号入力端子110と、アンテナ接続端子100と、を備える。本実施例に係る増幅回路1Cは、実施例1に係る増幅回路1Bを具体的な回路構成としたものである。以下、本実施例に係る増幅回路1Cについて、実施例1に係る増幅回路1Bと同じ構成については説明を省略し、異なる構成を中心に説明する。
増幅トランジスタ11は、第1トランジスタの一例であり、信号入力端子110に接続されたFETである。増幅トランジスタ11は、例えばNチャネル型のFETであり、ゲートが信号入力端子110に接続され、ドレインがアンテナ接続端子100に接続され、かつ、インダクタ56を介して電源電圧Vccに接続され、ソースがグランドに接続されている。
検波ダイオード31は、第1ダイオードの一例であり、例えばNチャネル型FETのゲートおよびドレインがアノードであり、ソースがカソードである。検波ダイオード31のアノードは抵抗54を介して端子vlinに接続され、カソードは抵抗55を介して信号入力端子110および増幅トランジスタ11のゲートに接続されている。また、アノードはキャパシタ57に接続されており、高周波的に接地されている。抵抗55は、例えば、10Ω以下の抵抗値を有している。
抵抗32は、第1抵抗の一例であり、一方の端子が、インダクタ52およびキャパシタ53の並列接続回路を介して信号入力端子110と増幅トランジスタ11のゲートとを結ぶ信号経路上のノードn1(第1ノード)に接続され、他方の端子が端子vg1に接続されている。インダクタ52およびキャパシタ53の並列接続回路、ならびに抵抗32は、RFチョーク回路およびバイアス経路の双方として機能している。
バイアス回路20Cは、増幅トランジスタ11のゲートにバイアス電圧vg1aを供給するよう構成されている。バイアス回路20Cは、トランジスタ21および44と、電流源回路41および42と、ダイオードレプリカ33と、抵抗43と、を備える。なお、トランジスタ21および44、ならびに電流源回路41および42は、電源回路を構成している。
電流源回路41は、第1電流源回路の一例であり、電源電圧Vccとトランジスタ21のドレインとの間に接続され、トランジスタ21のドレインに一定の電流を供給する。
トランジスタ44は、第3トランジスタの一例であり、ゲートが電流源回路41およびトランジスタ21のドレインに接続され、ドレインが電源電圧Vccに接続され、ソースが端子vlinを介して検波ダイオード31のアノードおよびダイオードレプリカ33のアノードに接続されている。
電流源回路42は、第2電流源回路の一例であり、一端が抵抗43を介してダイオードレプリカ33のカソード、および、端子vg1を介して抵抗32の他方の端子に接続され、他端がグランドに接続されている。
トランジスタ44および電流源回路42により、検波ダイオード31を流れる電流Irecとダイオードレプリカ33を流れる電流Idrとの合計値Isfは、一定の値となる。
増幅回路1Cにおいて、増幅トランジスタ11にバイアス電圧vg1aを供給するためのバイアス経路は、トランジスタ21のゲート、抵抗32、ノードn1、および増幅トランジスタ11のゲートを含む。
上記構成によれば、合計値Isfは、バイアス回路20Cにより所望の値で一定になるよう制御されている。これにより、高周波信号の電力に応じて増幅トランジスタ11のバイアス電圧vg1aを増加させることで、ゲート-ソース間容量Cgsの時間平均値の変動を補償して、AM-PM特性の変動を抑制できる。また、検波ダイオード31とダイオードレプリカ33とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Isfを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード31の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにAM-PM特性の変動を抑制できる。また、実施の形態に係る増幅回路1と同様に、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。さらに、抵抗32の抵抗値は数Ω程度と小さいので、増幅トランジスタ11から見たバイアス回路20CのインピーダンスZbiasを、高速かつ低インピーダンスにできる。これにより、広帯域の変調信号を増幅する場合の歪み劣化を抑制できる。
なお、合計値Isfを、増幅回路1Cの温度、増幅トランジスタ11に印加される電源電圧、増幅トランジスタ11の出力電力、増幅トランジスタ11の負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも1つのパラメータに応じて可変するように制御してもよい。これにより、増幅トランジスタ11の出力電力のAM-PM特性を抑制できる。
図8Aは、実施例2に係る電流源回路42の回路構成図の一例であり、合計値Isfを、増幅回路1Cの温度などに応じて可変する回路となっている。同図に示すように、電流源回路42は、定電流源401と、電流源402と、トランジスタ403、404、405および406と、を備える。
定電流源401は、第1電流回路の一例であり、一定電流を生成する回路である。定電流源401は、例えばBGR(Band Gap Reference)回路である。
電流源402は、第2電流回路の一例であり、温度に応じた変動電流を生成する回路である。
トランジスタ403は、第6トランジスタの一例であり、例えば、ゲートおよびドレインが定電流源401に接続され、ソースがグランドに接続されたNチャネル型FETである。
トランジスタ404は、第7トランジスタの一例であり、例えば、ゲートおよびドレインが電流源402に接続され、ソースがグランドに接続されたNチャネル型FETである。
トランジスタ405は、第8トランジスタの一例であり、例えば、ゲートがトランジスタ403のゲートに接続され、ドレインがダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ソースがグランドに接続されたNチャネル型FETである。
トランジスタ406は、第9トランジスタの一例であり、例えば、ゲートがトランジスタ404のゲートに接続され、ドレインがダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ソースがグランドに接続されたNチャネル型FETである。
これによれば、合計値Isfを、温度変動に対応して可変させることが可能となる。
図8Bは、実施例2に係る電流源回路42A(変形例)の回路構成図の一例であり、合計値Isfを、増幅回路1Cの温度などに応じて可変する回路となっている。同図に示すように、電流源回路42Aは、定電流源401と、トランジスタ403、405および406と、スイッチ407および408と、を備える。
定電流源401は、第1電流回路の一例であり、一定電流を生成する回路である。
トランジスタ403は、第6トランジスタの一例であり、例えば、ゲートおよびドレインが定電流源401に接続され、ソースがグランドに接続されたNチャネル型FETである。
トランジスタ405は、第7トランジスタの一例であり、例えばゲートがスイッチ407を介してトランジスタ403のゲートに接続され、ドレインがダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ソースがグランドに接続されたNチャネル型FETである。
トランジスタ406は、第8トランジスタの一例であり、例えば、ゲートがスイッチ408を介してトランジスタ403のゲートに接続され、ドレインがダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ソースがグランドに接続されたNチャネル型FETである。
これによれば、合計値Isfを、スイッチ407および408により切り替えることが可能となる。
図9は、実施例2に係るバイアス回路20D(変形例)を示す回路構成図である。本変形例に係るバイアス回路20Dは、トランジスタ21および44と、電流源回路41および42と、ダイオードレプリカ33と、抵抗43および45と、を備える。本変形例に係るバイアス回路20Dは、実施例2に係るバイアス回路20Cと比較して、抵抗45が付加されている点のみが異なる。以下、本変形例に係るバイアス回路20Dについて、実施例2に係るバイアス回路20Cと同じ構成については説明を省略し、異なる構成を中心に説明する。
抵抗45は、端子vg1とトランジスタ21のゲートとを結ぶバイアス経路上のノードとグランドとの間に接続されている。つまり、抵抗45が、電流源回路42と並列接続されている。
本変形例に係るバイアス回路20Dを、実施例2に係る増幅回路1Cに適用してもバイアス回路20Cを用いた場合と同様の効果が奏される。
[1.6 実施例3に係る増幅回路1Eの回路構成]
図10は、実施例3に係る増幅回路1Eの回路構成図である。同図に示すように、増幅回路1Eは、増幅トランジスタ11aおよび11bと、バイアス回路20Eと、検波ダイオード31aおよび31bと、抵抗32、54、55および58と、トランス72および73と、信号入力端子111および112と、アンテナ接続端子101および102と、を備える。本実施例に係る増幅回路1Eは、実施例1に係る増幅回路1Bを具体的な回路構成としたものである。以下、本実施例に係る増幅回路1Eについて、実施例1に係る増幅回路1Bと同じ構成については説明を省略し、異なる構成を中心に説明する。
信号入力端子111および112は、それぞれ第1高周波入力端子の一例であり、信号入力端子111および112には、位相反転した差動(平衡)信号が入力される。
トランス72は、第1トランスの一例であり、一次側コイルおよび二次側コイルを有する。トランス72の一次側コイルの一端は信号入力端子111に接続され、トランス72の一次側コイルの他端は信号入力端子112に接続されている。なお、トランス72の一次側コイルの他端がグランドに接続され、信号入力端子111から非平衡信号が入力されてもよい。
増幅トランジスタ11aは、第1トランジスタの一例であり、トランス72を介して信号入力端子111または112に接続されたFETである。増幅トランジスタ11aは、例えばNチャネル型のFETであり、ゲートがトランス72の二次側コイルの一端に接続され、ドレインがトランス73を介してアンテナ接続端子102に接続され、ソースがグランドに接続されている。
増幅トランジスタ11bは、第10トランジスタの一例であり、トランス72を介して信号入力端子111または112に接続されたFETである。増幅トランジスタ11bは、例えばNチャネル型のFETであり、ゲートがトランス72の二次側コイルの他端に接続され、ドレインがトランス73を介してアンテナ接続端子101に接続され、ソースがグランドに接続されている。
検波ダイオード31aは、第1ダイオードの一例であり、例えばNチャネル型FETのゲートおよびドレインがアノードであり、ソースがカソードである。検波ダイオード31aのアノードは抵抗54を介して端子vlinに接続され、カソードは抵抗55を介して増幅トランジスタ11aのゲートおよびトランス72の二次側コイルの間のバイアス経路に接続されている。
検波ダイオード31bは、第3ダイオードの一例であり、例えばNチャネル型FETのゲートおよびドレインがアノードであり、ソースがカソードである。検波ダイオード31bのアノードは抵抗54を介して端子vlinに接続され、カソードは抵抗58を介して増幅トランジスタ11bのゲートおよびトランス72の二次側コイルの間のバイアス経路に接続されている。検波ダイオード31aのアノードと検波ダイオード31bのアノードとは、共通接続されることで仮想接地されている。
バイアス経路は、トランジスタ21のゲート、端子vg1、抵抗32、トランス72の二次側コイル、増幅トランジスタ11aのゲートおよび増幅トランジスタ11bのゲートを含む。
これにより、実施例2に係る増幅回路1Cで必要であったインダクタ52およびキャパシタ53の並列接続回路およびキャパシタ57を使わずに、検波ダイオード31aおよび31bを、増幅トランジスタ11aおよび11bから、高周波的に分離できる。
抵抗32は、第1抵抗の一例であり、一方の端子がトランス72の二次側コイル(の中点)に接続され、他方の端子は端子vg1に接続されている。
バイアス回路20Eは、増幅トランジスタ21、11aおよび11bのゲートにバイアス電圧vg1r、vg1aおよびvg1bをそれぞれ供給するよう構成されている。より具体的には、バイアス回路20Eは、増幅トランジスタ21のドレイン電流およびゲート電圧を検出し、ゲート電圧の変動、ひいてはドレイン電流の変動を抑制するように増幅トランジスタ21、11aおよび11bにバイアス電圧vg1r、vg1aおよびvg1bをそれぞれ印加する回路である。
バイアス回路20Eは、トランジスタ21、44、61、62、63および64と、電流源回路42と、ダイオードレプリカ33と、比較器65と、抵抗43、67および68と、キャパシタ66と、電流源69と、を備える。なお、トランジスタ21、44および61、ならびに電流源回路42は電源回路を構成している。
ダイオードレプリカ33のカソードおよびトランジスタ21のゲートは、端子vg1を介して、抵抗32の他方の端子に接続されている。
比較器65は、例えば、正側入力端子と負側入力端子と出力端子とを有し、正側入力端子に印加された電圧値と負側入力端子に印加された電圧値との差分に応じた信号を出力端子から出力する。
抵抗67および電流源69は、比較器65の正側入力端子に印加される電圧値である基準値を生成する回路である。抵抗67の一端は電源電圧Vccに接続され、他端は電流源69の一端および比較器65の正側入力端子に接続される。電流源69の一端は、抵抗67の他端および比較器65の正側入力端子に接続され、電流源69の他端はグランドに接続される。電流源69によって流す電流値と抵抗67の抵抗値とを適宜設定することで、比較器65の正側入力端子に印加される基準値を生成することができる。また、基準値の生成に電流源69が用いられることで、安定した基準値を生成することができる。
比較器65、抵抗67および電流源69は、誤差増幅回路を構成する。
抵抗68は、第1バイアス検出回路の一例であり、トランジスタ21のドレイン電流を検出する。抵抗68の一方端はトランジスタ21のドレインと比較器65の負側入力端子に接続され、他方端は電源電圧Vccに接続される。
トランジスタ61、62、63および44と、ノードn2およびn3と、電流源回路42とは、バイアス出力バッファ回路を構成している。
トランジスタ61は、第4トランジスタの一例であり、Pチャネル型FETである。トランジスタ61は、比較器65の出力端子とノードn2との間に接続される。具体的には、トランジスタ61のゲートは比較器65の出力端子に接続され、トランジスタ61のドレインはトランジスタ62を介してノードn2(第2ノード)に接続され、トランジスタ61のソースは、電源電圧Vccに接続される。
トランジスタ44は、第3トランジスタの一例であり、ゲートがノードn2に接続され、ドレインが電源電圧Vccに接続され、ソースが端子vlinを介して検波ダイオード31aおよび31bのアノードおよびダイオードレプリカ33のアノードに接続されている。
トランジスタ64は、第2バイアス検出回路を構成し、例えばNチャネル型FETである。トランジスタ64は、ノードn2とノードn3(第3ノード)との間に接続される。具体的には、トランジスタ64のゲートはノードn3に接続され、トランジスタ64のドレインはトランジスタ63を介してノードn2に接続され、トランジスタ64のソースはグランドに接続される。
トランジスタ62は、例えばPチャネル型FETである。トランジスタ62のゲートは、トランジスタ63のゲートに接続され、トランジスタ62のドレインはノードn2に接続され、トランジスタ62のソースはトランジスタ61のドレインに接続される。
トランジスタ63は、例えばNチャネル型FETである。トランジスタ63のドレインはノードn2に接続され、トランジスタ63のソースは、トランジスタ64のドレインに接続される。トランジスタ62のゲートおよびトランジスタ63のゲートには、トランジスタ62および63の動作点を決めるための電圧が入力される。
ノードn2は、トランジスタ61とノードn3との間、および、トランジスタ61とトランジスタ64との間に接続される。ノードn3は、ダイオードレプリカ33のカソードおよびトランジスタ21のゲートに接続される。電流源回路42は、ノードn3とグランドとの間に接続される。
トランジスタ21のゲートは、端子vg1、抵抗32およびトランス72の二次側コイルを介して、増幅トランジスタ11aのゲートおよび増幅トランジスタ11bのゲートと接続される。
第1バイアス検出回路、誤差増幅回路およびトランジスタ61によるフィードバック回路は、フィードバック経路FB1を構成している。フィードバック経路FB1には、ゲインの大きな誤差増幅回路およびトランジスタ61が設けられており、ループゲインが大きくなっているが、その代わりループ帯域が狭くなっている。このため、第1バイアス検出回路、誤差増幅回路およびトランジスタ61によるフィードバック回路は、ループ帯域が狭いがループゲインの大きな高精度な低速フィードバック回路となっている。
第2バイアス検出回路によるフィードバック回路は、フィードバック経路FB2を構成している。フィードバック経路FB2には、トランジスタ64しか設けられておらず、ループゲインが小さくなっているが、その代わりループ帯域が広くなっている。なお、トランジスタ44は、トランジスタ21のゲートへの出力がソースとなっており増幅作用はない。このため、第2バイアス検出回路によるフィードバック回路は、ループゲインが小さく低精度ではあるがループ帯域が広い高速フィードバック回路となっている。
例えば、外乱または温度変化などによってトランジスタ21のゲート電圧が変動する場合があり、フィードバック経路FB1を構成する低速フィードバック回路とフィードバック経路FB2を構成する高速フィードバック回路とは、それぞれその変動を抑制するように動作する。つまり、上記の低速フィードバック回路および高速フィードバック回路によって、トランジスタ21のゲート電圧が増加する変動が抑制される。
上記構成によれば、合計値Isfは、バイアス回路20Eにより所望の値で一定になるよう制御されている。これにより、高周波信号の電力に応じて増幅トランジスタ11aおよび11bのバイアス電圧vg1aおよびvg1bを増加させることで、ゲート-ソース間容量Cgsの時間平均値の変動を補償して、AM-PM特性の変動を抑制できる。また、検波ダイオード31aおよび31bとダイオードレプリカ33とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Isfを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード31aおよび31bの特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにAM-PM特性の変動を抑制できる。また、実施の形態に係る増幅回路1と同様に、バイアス電圧vg1aおよびvg1bはバイアス電圧vg1rを参照するので、増幅トランジスタ11aおよび11bの温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。さらに、抵抗32の抵抗値は数Ω程度と小さいので、増幅トランジスタ11aおよび11bから見たバイアス回路20EのインピーダンスZbiasを、高速かつ低インピーダンスにできる。これにより、広帯域の変調信号を増幅する場合の歪み劣化を抑制できる。
なお、合計値Isfを、増幅回路1Eの温度、増幅トランジスタ11aおよび11bに印加される電源電圧、増幅トランジスタ11aおよび11bの出力電力、増幅トランジスタ11aおよび11bの負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも1つのパラメータに応じて可変するように制御してもよい。これにより、増幅トランジスタ11aおよび11bの出力電力のAM-PM特性を抑制できる。
例えば、増幅回路1Eにおいて、抵抗32および43の少なくとも1つが、温度により抵抗値が可変してもよい(温度依存性を有してもよい)。これによれば、検波ダイオード31aおよび31bの温度依存性による増幅トランジスタ11aおよび11bの特性変動を打ち消すことが可能となり、温度に依存しない良好な線形性を実現できる。なお、抵抗32および43抵抗値を可変させる構成としては、可変抵抗を用いることのほか、複数の抵抗素子の接続をスイッチで切り替えてもよい。つまり、ダイオードレプリカ33のカソードとノードn3との間に、抵抗43に代わって第1可変抵抗回路が接続されてもよい。また、抵抗32に代わって抵抗値が可変する可変抵抗回路が配置されてもよい。
図11は、実施例3に係るバイアス回路20F(変形例)を示す回路構成図である。本変形例に係るバイアス回路20Fは、トランジスタ21、44、46、61、62、63および64と、電流源回路42と、ダイオードレプリカ33と、比較器65と、抵抗43、67および68と、キャパシタ66と、電流源69と、を備える。本変形例に係るバイアス回路20Fは、実施例3に係るバイアス回路20Eと比較して、トランジスタ44およびダイオードレプリカ33のパラメータが可変となっていること、および、パラメータ可変のトランジスタ46が付加されている点が異なる。以下、本変形例に係るバイアス回路20Fについて、実施例3に係るバイアス回路20Eと同じ構成については説明を省略し、異なる構成を中心に説明する。
トランジスタ44、46およびダイオードレプリカ33は、温度、電源電圧Vcc、出力電力、負荷インピーダンス、周波数、プロセスばらつき等のモニタ値に応じて、パラメータを切り替え可能となっている。
また、トランジスタ46は、第5トランジスタの一例であり、ゲートがノードn2に接続され、ドレインが電源電圧Vccに接続され、ソースが端子vlinに接続されている。
これによれば、ダイオードレプリカ33で発生する電流Idrと検波ダイオード31で発生する電流Irecの比率を変えることができ、検波ダイオード31の感度を調整できる。例えば、トランジスタ46をオフにすると、検波ダイオード31の感度をゼロにすることができる。
バイアス回路20Fによれば、合計値Isfを、増幅回路1Eの温度、増幅トランジスタ11aおよび11bに印加される電源電圧、増幅トランジスタ11aおよび11bの出力電力、増幅トランジスタ11aおよび11bの負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも1つのパラメータに応じて可変するように制御することが可能となる。
なお、本実施例に係る増幅回路1Eにおいて、バイアス回路20Eに代えて、実施例2に係るバイアス回路20Cを適用してもよい。
また、実施例2に係る増幅回路1Cにおいて、バイアス回路20Cに代えて、実施例3に係るバイアス回路20Eを適用してもよい。
[1.7 効果など]
以上のように、本実施の形態に係る増幅回路1は、信号入力端子110に接続された増幅トランジスタ11と、増幅トランジスタ11にバイアス電圧vg1aを供給するよう構成された電源回路22と、電源回路22および増幅トランジスタ11を結ぶバイアス経路に直列配置された抵抗32と、上記バイアス経路および電源回路22に接続された、増幅トランジスタ11の模擬用であるトランジスタ21と、抵抗32および増幅トランジスタ11のゲートの間のバイアス経路、ならびに信号入力端子110に接続された検波ダイオード31と、を備える。
これによれば、増幅トランジスタ11に供給されるバイアス電圧vg1aは、トランジスタ21に供給されるバイアス電圧vg1rに、抵抗32で発生する電圧(Irec×Rc)が加算されたものとなる。バイアス電圧vg1rが電源回路22により一定となるように制御された場合、バイアス電圧vg1aは高周波信号の電力に応じて大きくなる。これにより、高周波信号の電力が大きくなると増幅トランジスタ11のゲート-ソース間容量Cgsの時間平均値が小さくなる分は、バイアス電圧vg1aが大きくなることで補償される。よって、増幅トランジスタ11で増幅された高周波信号のAM-PM歪みを抑制することが可能となる。また、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
また例えば、実施例1に係る増幅回路1Bは、さらに、ダイオードレプリカ33を備え、ダイオードレプリカ33は、抵抗32および電源回路22の間のバイアス経路に接続されていてもよい。
これによれば、電源回路22には、検波ダイオード31で発生する電流Irecとダイオードレプリカ33で発生する電流Idrとの合計値が供給されるので、当該合計値を電源回路22にて制御することにより、検波ダイオード31の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
また例えば、実施の形態1に係る増幅回路1B、1Cおよび1Eにおいて、電源回路22は、検波ダイオード31を流れる電流Irecとダイオードレプリカ33を流れる電流Idrとの合計値Isfが一定値となるよう構成されていてもよい。
これによれば、合計値Isfを所望の値で一定になる(固定する)よう制御することにより、検波ダイオード31の感度の温度変動およびプロセスばらつきを抑制でき、増幅トランジスタ11の出力電力のAM-PM特性を抑制できる。
また例えば、増幅回路1B、1Cおよび1Eにおいて、電源回路22は、合計値Isfが、増幅回路の温度、増幅トランジスタ11に印加される電源電圧、増幅トランジスタ11の出力電力、増幅トランジスタ11の負荷インピーダンス、高周波信号の周波数およびプロセスばらつきの少なくとも1つのパラメータに応じて可変するように構成されていてもよい。
これによれば、増幅トランジスタ11の出力電力のAM-PM特性を抑制できる。
また例えば、実施例2に係る増幅回路1Cにおいて、検波ダイオード31のカソードは、増幅トランジスタ11のゲートに接続され、抵抗32の一方の端子は、信号入力端子110と増幅トランジスタ11のゲートとを結ぶ信号経路上のノードn1に接続され、抵抗32の他方の端子は、ダイオードレプリカ33のカソードおよびトランジスタ21のゲートに接続され、バイアス経路は、トランジスタ21のゲート、抵抗32、ノードn1、および増幅トランジスタ11のゲートを含み、電源回路22は、ゲートが電流源回路41およびトランジスタ21のドレインおよびソースの一方に接続され、ドレインおよびソースの一方が電源電圧Vccに接続され、ドレインおよびソースの他方が検波ダイオード31のアノードおよびダイオードレプリカ33のアノードに接続されたトランジスタ44と、ダイオードレプリカ33のカソードおよび抵抗32の他方の端子とグランドとの間に接続された電流源回路42と、を備えてもよい。
これによれば、合計値Isfは、バイアス回路20Cにより所望の値で一定になるよう制御されている。これにより、高周波信号の電力に応じて増幅トランジスタ11のバイアス電圧vg1aを増加させることで、ゲート-ソース間容量Cgsの時間平均値の変動を補償して、AM-PM特性の変動を抑制できる。また、検波ダイオード31とダイオードレプリカ33とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Isfを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード31の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにAM-PM特性の変動を抑制できる。また、実施の形態に係る増幅回路1と同様に、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
また例えば、実施例3に係る増幅回路1Eにおいて、検波ダイオード31aのカソードは、増幅トランジスタ11aのゲートに接続され、抵抗32の一方の端子は、信号入力端子111または112と増幅トランジスタ11aのゲートとを結ぶ信号経路上のノード(図10ではトランス72の二次側コイルの中点:第1ノード)に接続され、抵抗32の他方の端子は、ダイオードレプリカ33のカソードおよびトランジスタ21のゲートに接続され、バイアス経路は、トランジスタ21のゲート、端子vg1、抵抗32、および増幅トランジスタ11aのゲートを含み、増幅回路1Eは、さらに、第1バイアス検出回路と、誤差増幅回路と、第2バイアス検出回路と、を備え、誤差増幅回路は、比較器65を有し、電源回路は、トランジスタ44と、トランジスタ61と、ノードn2と、ノードn3と、電流源回路42と、を有し、トランジスタ44は、ゲートがノードn2に接続され、ドレインおよびソースの一方が電源電圧Vccに接続され、ドレインおよびソースの他方が検波ダイオード31aのアノードおよびダイオードレプリカ33のアノードに接続され、トランジスタ61は、比較器65とノードn2との間に接続され、ノードn2は、トランジスタ61とノードn3との間、および、トランジスタ61と第2バイアス検出回路との間に接続され、ノードn3は、ダイオードレプリカ33のカソードおよびトランジスタ21のゲートに接続され、電流源回路42はノードn3とグランドとの間に接続され、第1バイアス検出回路は、トランジスタ21のドレインおよびソースの一方と比較器65との間に接続され、第2バイアス検出回路は、ノードn2とノードn3との間に接続され、トランジスタ21のゲートは、増幅トランジスタ11aのゲートと接続されていてもよい。
これによれば、例えば、外乱または温度変化などによってトランジスタ21のゲート電圧が変動する場合があり、フィードバック経路FB1を構成する低速フィードバック回路とフィードバック経路FB2を構成する高速フィードバック回路とは、それぞれその変動を抑制するように動作する。よって、上記の低速フィードバック回路および高速フィードバック回路によって、トランジスタ21のゲート電圧が増加する変動を抑制できる。
また例えば、増幅回路1Eは、さらに、ダイオードレプリカ33とノードn3との間に接続された第1可変抵抗回路を備えてもよい。
これによれば、検波ダイオード31aおよび31bの温度依存性による増幅トランジスタ11aおよび11bの特性変動を打ち消すことが可能となり、温度に依存しない良好な線形性を実現できる。
また例えば、増幅回路1Eは、さらに、ゲートがノードn2に接続され、ドレインおよびソースの一方が電源電圧Vccに接続され、ドレインおよびソースの他方が検波ダイオード31aのアノードに接続されたトランジスタ46、を備えてもよい。
これによれば、ダイオードレプリカ33で発生する電流Idrと検波ダイオード31で発生する電流Irecの比率を変えることができ、検波ダイオード31の感度を調整できる。
また例えば、増幅回路1Cおよび1Eにおいて、電流源回路42は、一定電流を生成する定電流源401と、温度に応じた変動電流を生成する電流源402と、ゲートならびにドレインおよびソースの一方が定電流源401に接続されたトランジスタ403と、ゲートならびにドレインおよびソースの他方が電流源402に接続されたトランジスタ404と、ゲートがトランジスタ403のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ405と、ゲートがトランジスタ404のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ406と、を備えてもよい。
これによれば、合計値Isfを、温度変動に対応して可変させることが可能となる。
また例えば、増幅回路1Cおよび1Eにおいて、電流源回路42Aは、一定電流を生成する定電流源401と、ゲートならびにドレインおよびソースの一方が定電流源401に接続されたトランジスタ403と、ゲートがスイッチ407を介してトランジスタ403のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ405と、ゲートがスイッチ408を介してトランジスタ403のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ33のカソードおよび抵抗32の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ406と、を備えてもよい。
これによれば、合計値Isfを、スイッチ407および408により切り替えることが可能となる。
また例えば、増幅回路1Eは、さらに、増幅トランジスタ11bと、検波ダイオード31bと、一次側コイルおよび二次側コイルを有するトランス72と、を備え、一次側コイルの一端および他端の少なくとも1つは信号入力端子111または112に接続され、二次側コイルの一端は増幅トランジスタ11aのゲートに接続され、二次側コイルの他端は増幅トランジスタ11bのゲートに接続され、抵抗32の一方の端子は二次側コイルの第2ノードに接続され、抵抗32の他方の端子は電源回路に接続され、バイアス経路は、電源回路、抵抗32、二次側コイル、増幅トランジスタ11aのゲート、および増幅トランジスタ11bのゲートを含み、検波ダイオード31aのカソードは、増幅トランジスタ11aのゲートおよび二次側コイルの間のバイアス経路に接続され、検波ダイオード31bのカソードは、増幅トランジスタ11bのゲートおよび二次側コイルの間のバイアス経路に接続され、検波ダイオード31aのアノードは、検波ダイオード31bのアノードと接続されている。
これによれば、差動増幅型の増幅回路1Eにおいて、AM-PM特性の変動を抑制できる。
また例えば、増幅回路1Eにおいて、抵抗32は、抵抗値が可変してもよい。
これによれば、例えば検波ダイオード31aおよび31bの温度依存性による増幅トランジスタ11aおよび11bの特性変動を打ち消すことが可能となり、温度に依存しない良好な線形性を実現できる。
また、本実施の形態に係る通信装置4は、高周波信号を処理するRFIC3と、RFIC3とアンテナ2との間で高周波信号を伝送する増幅回路1と、を備える。
これによれば、増幅回路1の効果を通信装置4で実現することができる。
(実施の形態2)
[2.1 増幅回路1Aの回路構成]
実施の形態2に係る増幅回路1Aの回路構成について説明する。
図12は、実施の形態2に係る増幅回路1Aの回路構成図である。同図に示すように、増幅回路1Aは、増幅トランジスタ11と、バイアス回路20Aと、検波ダイオード31と、フィルタ40と、信号入力端子110と、アンテナ接続端子100と、を備える。本実施の形態に係る増幅回路1Aは、実施の形態1の実施例1に係る増幅回路1Bと比較して、バイアス回路20Aの構成が異なる。以下、本実施の形態に係る増幅回路1Aについて、実施例1に係る増幅回路1Bと同じ構成については説明を省略し、異なる構成を中心に説明する。
バイアス回路20Aは、増幅トランジスタ11のゲートにバイアス電圧vg1aを供給するよう構成されている。バイアス回路20Aは、トランジスタ21と、電源回路22と、ダイオードレプリカ33と、差分検出回路34と、を備える。
電源回路22は、トランジスタ21のゲートに、一定のバイアス電圧vg1rを供給するよう構成されている。また、電源回路22は、バイアス電圧vg1rに、差分検出回路34で検出された差分電流に対応した電圧が加算されたバイアス電圧vg1aを供給するよう構成されている。
検波ダイオード31は、第1ダイオードの一例であり、差分検出回路34と信号入力端子110との間に接続されている。具体的には、検波ダイオード31の一方端が信号入力端子110と増幅トランジスタ11のゲートとを結ぶ経路上のノードに接続され、検波ダイオード31の他方端が差分検出回路34に接続されている。これにより、検波ダイオード31は、信号入力端子110から入力される高周波信号の電力に対応した電流を差分検出回路34に出力することが可能となる。
ダイオードレプリカ33は、第2ダイオードの一例であり、検波ダイオード31の模擬用(レプリカ)である。ダイオードレプリカ33は、差分検出回路34に接続されている。
差分検出回路34は、検波ダイオード31およびダイオードレプリカ33と、電源回路22との間に接続され、検波ダイオード31を流れる電流Irecとダイオードレプリカ33を流れる電流Idrとの差分電流を電源回路22に出力するよう構成されている。
図13Aは、実施の形態2に係る増幅回路1Aの出力電力とバイアス電圧との関係を示す図である。図13Bは、実施の形態2および比較例に係る増幅回路の出力電力とゲート-ソース間容量との関係を示す図である。図13Cは、実施の形態2および比較例に係る増幅回路の出力電力と振幅変調-位相変調変換(AM-PM)特性との関係を示す図である。
本実施の形態に係る増幅回路1Aによれば、図13Aに示すように、増幅トランジスタ11に供給されるバイアス電圧vg1aは、トランジスタ21に供給されるバイアス電圧vg1rに、差分検出回路34から出力された差分電流に対応した電圧が加算されたものとなる。検波ダイオード31とダイオードレプリカ33とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、差分電流の変動を抑制できる。また、検波ダイオード31で検出される高周波信号の電力に対応した電圧となる。これにより、高周波信号の電力が大きくなると増幅トランジスタ11のゲート-ソース間容量Cgsの時間平均値が小さくなる分は、バイアス電圧vg1aが大きくなることで補償される(図13B参照)。よって、検波ダイオード31の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずに増幅トランジスタ11で増幅された高周波信号のAM-PM歪みを抑制することが可能となる(図13C参照)。また、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
[2.2 効果など]
以上のように、本実施の形態に係る増幅回路は、信号入力端子110に接続された増幅トランジスタ11と、増幅トランジスタ11にバイアス電圧vg1aを供給するよう構成された電源回路22と、電源回路22に接続された、増幅トランジスタの模擬用であるトランジスタ21と、電源回路22と信号入力端子110との間に接続された検波ダイオード31と、検波ダイオード31の模擬用であるダイオードレプリカ33と、検波ダイオード31およびダイオードレプリカ33と、電源回路22との間に接続され、検波ダイオード31を流れる電流Irecとダイオードレプリカ33を流れる電流Idrとの差分電流を電源回路22に出力するよう構成された差分検出回路34と、を備える。
これによれば、増幅トランジスタ11に供給されるバイアス電圧vg1aは、トランジスタ21に供給されるバイアス電圧vg1rに、差分検出回路34から出力された差分電流に対応した電圧が加算されたものとなる。これにより、高周波信号の電力が大きくなると増幅トランジスタ11のゲート-ソース間容量Cgsの時間平均値が小さくなる分は、バイアス電圧vg1aが大きくなることで補償される。よって、検波ダイオード31の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずに増幅トランジスタ11で増幅された高周波信号のAM-PM歪みを抑制することが可能となる。また、バイアス電圧vg1aはバイアス電圧vg1rを参照するので、増幅トランジスタ11の温度変動やプロセスばらつきに起因したバイアス電圧vg1aの変動を抑制できる。
(その他の実施の形態)
以上、実施の形態に係る増幅回路および通信装置について、実施の形態、実施例および変形例を挙げて説明したが、本発明に係る増幅回路および通信装置は、上記実施の形態、実施例および変形例に限定されるものではない。上記実施の形態、実施例および変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態、実施例および変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記増幅回路および通信装置を内蔵した各種機器も本発明に含まれる。
例えば、上記実施の形態、実施例および変形例に係る増幅回路および通信装置において、図面に開示された各回路素子および信号経路を接続する経路の間に、別の回路素子および配線などが挿入されていてもよい。
以下に、上記実施の形態および変形例に基づいて説明した高周波モジュールおよび通信装置の特徴を示す。
<1>
高周波入力端子に接続された電界効果型の第1トランジスタと、
前記第1トランジスタにバイアス電圧を供給するよう構成された電源回路と、
前記電源回路および前記第1トランジスタを結ぶバイアス経路に直列配置された第1抵抗と、
前記バイアス経路および前記電源回路に接続された、前記第1トランジスタの模擬用である第2トランジスタと、
前記第1抵抗および前記第1トランジスタのゲートの間の前記バイアス経路、ならびに前記高周波入力端子に接続された第1ダイオードと、を備える、増幅回路。
<2>
さらに、
前記第1ダイオードの模擬用である第2ダイオードを備え、
第2ダイオードは、前記第1抵抗および前記電源回路の間の前記バイアス経路に接続されている、<1>に記載の増幅回路。
<3>
前記電源回路は、前記第1ダイオードを流れる第1電流と前記第2ダイオードを流れる第2電流との合計値が一定値となるよう構成されている、<2>に記載の増幅回路。
<4>
前記電源回路は、前記第1ダイオードを流れる第1電流と前記第2ダイオードを流れる第2電流との合計値が、前記増幅回路の温度、前記第1トランジスタに印加される電源電圧、前記第1トランジスタの出力電力、前記第1トランジスタの負荷インピーダンス、高周波信号の周波数およびプロセスばらつきの少なくとも1つのパラメータに応じて可変するように構成されている、<2>に記載の増幅回路。
<5>
前記第1ダイオードのカソードは、前記第1トランジスタのゲートに接続され、
前記第1抵抗の一方の端子は、前記高周波入力端子と前記第1トランジスタのゲートとを結ぶ信号経路上の第1ノードに接続され、
前記第1抵抗の他方の端子は、前記第2ダイオードのカソードおよび前記第2トランジスタのゲートに接続され、
前記バイアス経路は、前記第2トランジスタのゲート、前記第1抵抗、前記第1ノード、および前記第1トランジスタのゲートを含み、
前記電源回路は、
ゲートが第1電流源回路および前記第2トランジスタのドレインおよびソースの一方に接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第1ダイオードのアノードおよび前記第2ダイオードのアノードに接続された第3トランジスタと、
前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子と、グランドとの間に接続された第2電流源回路と、を備える、<2>~<4>のいずれかに記載の増幅回路。
<6>
前記第1ダイオードのカソードは、前記第1トランジスタのゲートに接続され、
前記第1抵抗の一方の端子は、前記高周波入力端子と前記第1トランジスタのゲートとを結ぶ信号経路上の第1ノードに接続され、
前記第1抵抗の他方の端子は、前記第2ダイオードのカソードおよび前記第2トランジスタのゲートに接続され、
前記バイアス経路は、前記第2トランジスタのゲート、前記第1抵抗、前記第1ノード、および前記第1トランジスタのゲートを含み、
前記増幅回路は、さらに、
第1バイアス検出回路と、誤差増幅回路と、第2バイアス検出回路と、を備え、
前記誤差増幅回路は、比較器を有し、
前記電源回路は、第3トランジスタと、第4トランジスタと、第2ノードと、第3ノードと、第2電流源回路と、を有し、
前記第3トランジスタは、ゲートが前記第2ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第1ダイオードのアノードおよび前記第2ダイオードのアノードに接続され、
前記第4トランジスタは、前記比較器と前記第2ノードとの間に接続され、
前記第2ノードは、前記第4トランジスタと前記第3ノードとの間、および、前記第4トランジスタと前記第2バイアス検出回路との間に接続され、
前記第3ノードは、前記第2ダイオードのカソードおよび前記第2トランジスタのゲートに接続され、
前記第2電流源回路は、前記第3ノードとグランドとの間に接続され、
前記第1バイアス検出回路は、前記第2トランジスタのドレインおよびソースの一方と前記比較器との間に接続され、
前記第2バイアス検出回路は、前記第2ノードと前記第3ノードとの間に接続され、
前記第2トランジスタのゲートは、前記第1トランジスタのゲートと接続されている、
<2>~<4>のいずれかに記載の増幅回路。
<7>
さらに、前記第2ダイオードと前記第3ノードとの間に接続された第1可変抵抗回路を備える、<6>に記載の増幅回路。
<8>
さらに、
ゲートが前記第2ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第1ダイオードのアノードに接続された第5トランジスタ、を備える、<6>に記載の増幅回路。
<9>
前記第2電流源回路は、
一定電流を生成する第1電流回路と、
温度に応じた変動電流を生成する第2電流回路と、
ゲートならびにドレインおよびソースの一方が前記第1電流回路に接続された第6トランジスタと、
ゲートならびにドレインおよびソースの他方が前記第2電流回路に接続された第7トランジスタと、
ゲートが前記第6トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第8トランジスタと、
ゲートが前記第7トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第9トランジスタと、を備える、<5>~<8>のいずれかに記載の増幅回路。
<10>
前記第2電流源回路は、
一定電流を生成する第1電流回路と、
ゲートならびにドレインおよびソースの一方が前記第1電流回路に接続された第6トランジスタと、
ゲートが第2スイッチを介して前記第6トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第7トランジスタと、
ゲートが第3スイッチを介して前記第6トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第8トランジスタと、を備える、<5>~<8>のいずれかに記載の増幅回路。
<11>
さらに、
電界効果型の第10トランジスタと、
第3ダイオードと、
一次側コイルおよび二次側コイルを有する第1トランスと、を備え、
前記一次側コイルの一端および他端の少なくとも1つは前記高周波入力端子に接続され、
前記二次側コイルの一端は前記第1トランジスタのゲートに接続され、
前記二次側コイルの他端は前記第10トランジスタのゲートに接続され、
前記第1抵抗の一方の端子は前記二次側コイルの第2ノードに接続され、前記第1抵抗の他方の端子は前記電源回路に接続され、
前記バイアス経路は、前記電源回路、前記第1抵抗、前記二次側コイル、前記第1トランジスタのゲート、および前記第10トランジスタのゲートを含み、
前記第1ダイオードのカソードは、前記第1トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
前記第3ダイオードのカソードは、前記第10トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
前記第1ダイオードのアノードは、前記第3ダイオードのアノードと接続されている、
<1>~<10>のいずれかに記載の増幅回路。
<12>
前記第1抵抗は、抵抗値が可変する、<11>に記載の増幅回路。
<13>
高周波入力端子に接続された電界効果型の第1トランジスタと、
前記第1トランジスタにバイアス電圧を供給するよう構成された電源回路と、
前記電源回路に接続された、前記第1トランジスタの模擬用である第2トランジスタと、
前記電源回路と前記高周波入力端子との間に接続された第1ダイオードと、
前記第1ダイオードの模擬用である第2ダイオードと、
前記第1ダイオードおよび前記第2ダイオードと、前記電源回路との間に接続され、前記第1ダイオードを流れる第1電流と前記第2ダイオードを流れる第2電流との差分電流を前記電源回路に出力するよう構成された差分検出回路と、を備える、増幅回路。
<14>
高周波信号を処理する信号処理回路と、
前記信号処理回路とアンテナとの間で前記高周波信号を伝送する、<1>~<13>のいずれかに記載の増幅回路と、を備える、通信装置。
本発明は、高周波信号を増幅する電力増幅器として、携帯電話等の通信機器に広く利用できる。
1、1A、1B、1C、1E 増幅回路
2 アンテナ
3 RFIC
4 通信装置
11、11a、11b 増幅トランジスタ
20、20A、20B、20C、20D、20E、20F バイアス回路
21、44、46、61、62、63、64、403、404、405、406 トランジスタ
22 電源回路
31、31a、31b 検波ダイオード
32、43、45、54、55、58、67、68 抵抗
33 ダイオードレプリカ
34 差分検出回路
40 フィルタ
41、42、42A 電流源回路
52、56 インダクタ
53、57、66 キャパシタ
65 比較器
69 電流源
72、73 トランス
100、101、102 アンテナ接続端子
110、111、112 信号入力端子
401 定電流源
402 電流源
407、408 スイッチ
n1、n2、n3 ノード

Claims (14)

  1. 高周波入力端子に接続された電界効果型の第1トランジスタと、
    前記第1トランジスタにバイアス電圧を供給するよう構成された電源回路と、
    前記電源回路および前記第1トランジスタを結ぶバイアス経路に直列配置された第1抵抗と、
    前記バイアス経路および前記電源回路に接続された、前記第1トランジスタの模擬用である第2トランジスタと、
    前記第1抵抗および前記第1トランジスタのゲートの間の前記バイアス経路、ならびに前記高周波入力端子に接続された第1ダイオードと、を備える、
    増幅回路。
  2. さらに、
    前記第1ダイオードの模擬用である第2ダイオードを備え、
    前記第2ダイオードは、前記第1抵抗および前記電源回路の間の前記バイアス経路に接続されている、
    請求項1に記載の増幅回路。
  3. 前記電源回路は、前記第1ダイオードを流れる第1電流と前記第2ダイオードを流れる第2電流との合計値が一定値となるよう構成されている、
    請求項2に記載の増幅回路。
  4. 前記電源回路は、前記第1ダイオードを流れる第1電流と前記第2ダイオードを流れる第2電流との合計値が、前記増幅回路の温度、前記第1トランジスタに印加される電源電圧、前記第1トランジスタの出力電力、前記第1トランジスタの負荷インピーダンス、高周波信号の周波数およびプロセスばらつきの少なくとも1つのパラメータに応じて可変するように構成されている、
    請求項2に記載の増幅回路。
  5. 前記第1ダイオードのカソードは、前記第1トランジスタのゲートに接続され、
    前記第1抵抗の一方の端子は、前記高周波入力端子と前記第1トランジスタのゲートとを結ぶ信号経路上の第1ノードに接続され、
    前記第1抵抗の他方の端子は、前記第2ダイオードのカソードおよび前記第2トランジスタのゲートに接続され、
    前記バイアス経路は、前記第2トランジスタのゲート、前記第1抵抗、前記第1ノード、および前記第1トランジスタのゲートを含み、
    前記電源回路は、
    ゲートが第1電流源回路および前記第2トランジスタのドレインおよびソースの一方に接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第1ダイオードのアノードおよび前記第2ダイオードのアノードに接続された第3トランジスタと、
    前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子と、グランドとの間に接続された第2電流源回路と、を備える、
    請求項2~4のいずれか1項に記載の増幅回路。
  6. 前記第1ダイオードのカソードは、前記第1トランジスタのゲートに接続され、
    前記第1抵抗の一方の端子は、前記高周波入力端子と前記第1トランジスタのゲートとを結ぶ信号経路上の第1ノードに接続され、
    前記第1抵抗の他方の端子は、前記第2ダイオードのカソードおよび前記第2トランジスタのゲートに接続され、
    前記バイアス経路は、前記第2トランジスタのゲート、前記第1抵抗、前記第1ノード、および前記第1トランジスタのゲートを含み、
    前記増幅回路は、さらに、
    第1バイアス検出回路と、誤差増幅回路と、第2バイアス検出回路と、を備え、
    前記誤差増幅回路は、比較器を有し、
    前記電源回路は、第3トランジスタと、第4トランジスタと、第2ノードと、第3ノードと、第2電流源回路と、を有し、
    前記第3トランジスタは、ゲートが前記第2ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第1ダイオードのアノードおよび前記第2ダイオードのアノードに接続され、
    前記第4トランジスタは、前記比較器と前記第2ノードとの間に接続され、
    前記第2ノードは、前記第4トランジスタと前記第3ノードとの間、および、前記第4トランジスタと前記第2バイアス検出回路との間に接続され、
    前記第3ノードは、前記第2ダイオードのカソードおよび前記第2トランジスタのゲートに接続され、
    前記第2電流源回路は、前記第3ノードとグランドとの間に接続され、
    前記第1バイアス検出回路は、前記第2トランジスタのドレインおよびソースの一方と前記比較器との間に接続され、
    前記第2バイアス検出回路は、前記第2ノードと前記第3ノードとの間に接続され、
    前記第2トランジスタのゲートは、前記第1トランジスタのゲートと接続されている、
    請求項2~4のいずれか1項に記載の増幅回路。
  7. さらに、前記第2ダイオードと前記第3ノードとの間に接続された第1可変抵抗回路を備える、
    請求項6に記載の増幅回路。
  8. さらに、
    ゲートが前記第2ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第1ダイオードのアノードに接続された第5トランジスタ、を備える、
    請求項6に記載の増幅回路。
  9. 前記第2電流源回路は、
    一定電流を生成する第1電流回路と、
    温度に応じた変動電流を生成する第2電流回路と、
    ゲートならびにドレインおよびソースの一方が前記第1電流回路に接続された第6トランジスタと、
    ゲートならびにドレインおよびソースの他方が前記第2電流回路に接続された第7トランジスタと、
    ゲートが前記第6トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第8トランジスタと、
    ゲートが前記第7トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第9トランジスタと、を備える、
    請求項5に記載の増幅回路。
  10. 前記第2電流源回路は、
    一定電流を生成する第1電流回路と、
    ゲートならびにドレインおよびソースの一方が前記第1電流回路に接続された第6トランジスタと、
    ゲートが第2スイッチを介して前記第6トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第7トランジスタと、
    ゲートが第3スイッチを介して前記第6トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第2ダイオードのカソードおよび前記第1抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第8トランジスタと、を備える、
    請求項5に記載の増幅回路。
  11. さらに、
    電界効果型の第10トランジスタと、
    第3ダイオードと、
    一次側コイルおよび二次側コイルを有する第1トランスと、を備え、
    前記一次側コイルの一端および他端の少なくとも1つは前記高周波入力端子に接続され、
    前記二次側コイルの一端は前記第1トランジスタのゲートに接続され、
    前記二次側コイルの他端は前記第10トランジスタのゲートに接続され、
    前記第1抵抗の一方の端子は前記二次側コイルの第2ノードに接続され、前記第1抵抗の他方の端子は前記電源回路に接続され、
    前記バイアス経路は、前記電源回路、前記第1抵抗、前記二次側コイル、前記第1トランジスタのゲート、および前記第10トランジスタのゲートを含み、
    前記第1ダイオードのカソードは、前記第1トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
    前記第3ダイオードのカソードは、前記第10トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
    前記第1ダイオードのアノードは、前記第3ダイオードのアノードと接続されている、
    請求項1に記載の増幅回路。
  12. 前記第1抵抗は、抵抗値が可変する、
    請求項11に記載の増幅回路。
  13. 高周波入力端子に接続された電界効果型の第1トランジスタと、
    前記第1トランジスタにバイアス電圧を供給するよう構成された電源回路と、
    前記電源回路に接続された、前記第1トランジスタの模擬用である第2トランジスタと、
    前記電源回路と前記高周波入力端子との間に接続された第1ダイオードと、
    前記第1ダイオードの模擬用である第2ダイオードと、
    前記第1ダイオードおよび前記第2ダイオードと、前記電源回路との間に接続され、前記第1ダイオードを流れる第1電流と前記第2ダイオードを流れる第2電流との差分電流を前記電源回路に出力するよう構成された差分検出回路と、を備える、
    増幅回路
  14. 高周波信号を処理する信号処理回路と、
    前記信号処理回路とアンテナとの間で前記高周波信号を伝送する、請求項1に記載の増幅回路と、を備える、
    通信装置。
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