JP2024038764A - 増幅回路および通信装置 - Google Patents

Abstract

【課題】高周波信号の出力特性の歪みが抑制された増幅回路を提供する。【解決手段】増幅回路１は、信号入力端子１１０に接続された増幅トランジスタ１１と、増幅トランジスタ１１にバイアス電圧ｖｇ１ａを供給するよう構成された電源回路２２と、電源回路２２および増幅トランジスタ１１を結ぶバイアス経路に直列配置された抵抗３２と、上記バイアス経路および電源回路２２に接続された、増幅トランジスタ１１の模擬用であるトランジスタ２１と、抵抗３２および増幅トランジスタ１１のゲートの間のバイアス経路、ならびに信号入力端子１１０に接続された検波ダイオード３１と、を備える。【選択図】図１

Description

本発明は、増幅回路および通信装置に関する。

特許文献１には、高周波信号を増幅する電界効果型の増幅トランジスタ、当該増幅トランジスタと同じ構造を有する模擬用トランジスタ、基準バイアス回路、バイアス補正回路、および電流模擬回路を備えた高周波電力増幅回路が開示されている。これによれば、模擬用トランジスタは増幅トランジスタと同じ温度変動およびプロセスばらつきを有するため、増幅トランジスタのバイアス点のずれを補正して高周波電力増幅回路の増幅特性のばらつきを減らすことが可能となる。

特開２００５－１２３８６１号公報

しかしながら、特許文献１に開示された電力増幅回路において、増幅トランジスタの非線形性に起因した高周波信号の出力特性の歪みを抑制することは困難である。

本発明は、上記課題を解決するためになされたものであって、高周波信号の出力特性の歪みが抑制された増幅回路およびそれを用いた通信装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る増幅回路は、高周波入力端子に接続された電界効果型の第１トランジスタと、第１トランジスタにバイアス電圧を供給するよう構成された電源回路と、電源回路および第１トランジスタを結ぶバイアス経路に直列配置された第１抵抗と、バイアス経路および電源回路に接続された、第１トランジスタの模擬用である第２トランジスタと、第１抵抗および第１トランジスタのゲートの間のバイアス経路、ならびに高周波入力端子に接続された第１ダイオードと、を備える。

また、本発明の一態様に係る増幅回路は、高周波入力端子に接続された電界効果型の第１トランジスタと、第１トランジスタにバイアス電圧を供給するよう構成された電源回路と、電源回路に接続された、第１トランジスタの模擬用である第２トランジスタと、電源回路と高周波入力端子との間に接続された第１ダイオードと、第１ダイオードの模擬用である第２ダイオードと、第１ダイオードおよび第２ダイオードと、電源回路との間に接続され、第１ダイオードを流れる第１電流と第２ダイオードを流れる第２電流との差分電流を電源回路に出力するよう構成された差分検出回路と、を備える。

本発明によれば、高周波信号の出力特性の歪みが抑制された増幅回路および通信装置を提供することが可能となる。

実施の形態１に係る増幅回路および通信装置の回路構成図である。 比較例に係る増幅トランジスタのゲート－ソース間電圧とゲート－ソース間容量との関係を示す図である。 比較例に係る増幅回路の出力電力とゲート－ソース間容量との関係を示す図である。 比較例に係る増幅回路の出力電力と振幅変調－位相変調変換（ＡＭ－ＰＭ）特性との関係を示す図である。 実施の形態１に係る増幅トランジスタのゲート－ソース間電圧とゲート－ソース間容量との関係を示す図である。 実施の形態１および比較例に係る増幅回路の出力電力とゲート－ソース間電圧との関係を示す図である。 実施の形態１および比較例に係る増幅回路の出力電力とゲート－ソース間容量との関係を示す図である。 実施の形態１および比較例に係る増幅回路の出力電力と振幅変調－位相変調変換（ＡＭ－ＰＭ）特性との関係を示す図である。 実施例１に係る増幅回路の回路構成図である。 実施例１に係る増幅回路の出力電力とダイオード電流との関係を示す図である。 ダイオードレプリカを用いずにダイオード電流が一定になるように制御した場合の増幅回路の出力電力とダイオード電流との関係を示す図である。 実施例１に係る増幅回路の出力電力とバイアス電圧との関係を示す図である。 実施例１および比較例に係る増幅回路の出力電力とゲート－ソース間容量との関係を示す図である。 実施例１および比較例に係る増幅回路の出力電力と振幅変調－位相変調変換（ＡＭ－ＰＭ）特性との関係を示す図である。 実施例２に係る増幅回路の回路構成図である。 実施例２に係る電流源回路の回路構成図である。 実施例２に係る電流源回路の変形例を示す回路構成図である。 実施例２に係るバイアス回路の変形例を示す回路構成図である。 実施例３に係る増幅回路の回路構成図である。 実施例３に係るバイアス回路の変形例を示す回路構成図である。 実施の形態２に係る増幅回路の回路構成図である。 実施の形態２に係る増幅回路の出力電力とバイアス電圧との関係を示す図である。 実施の形態２および比較例に係る増幅回路の出力電力とゲート－ソース間容量との関係を示す図である。 実施の形態２および比較例に係る増幅回路の出力電力と振幅変調－位相変調変換（ＡＭ－ＰＭ）特性との関係を示す図である。

以下、本発明の実施の形態について詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態等は、一例であり、本発明を限定する主旨ではない。以下の実施例および変形例における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略または簡略化する場合がある。

また、本開示において、平行および垂直等の要素間の関係性を示す用語、および、矩形状等の要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表すのではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する。

また、本開示において、「接続される」とは、接続端子および／または配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含むことを意味する。また、「ＡとＢとの間に接続される」、「ＡおよびＢの間に接続される」とは、ＡおよびＢを結ぶ経路上でＡおよびＢと接続されることを意味する。

また、本開示において、「経路」とは、高周波信号が伝搬する配線、当該配線に直接接続された電極、および当該配線または当該電極に直接接続された端子等で構成された伝送線路であることを意味する。

また、本開示において、「部品Ａが経路Ｂに直列配置される」とは、部品Ａの信号入力端および信号出力端の双方が、経路Ｂを構成する配線、電極、または端子に接続されていることを意味する。

（実施の形態１）
［１．増幅回路１および通信装置４の回路構成］
本実施の形態に係る増幅回路１およびそれを備える通信装置４の回路構成について、図１を参照しながら説明する。図１は、実施の形態１に係る増幅回路１および通信装置４の回路構成図である。

［１．１ 通信装置４の回路構成］
通信装置４は、いわゆるユーザ端末（ＵＥ：User Equipment）に相当し、典型的には、携帯電話、スマートフォン、タブレットコンピュータ等である。このような通信装置４は、増幅回路１と、アンテナ２と、ＲＦ信号処理回路（ＲＦＩＣ：Radio Frequency Integrated Circuit）３と、を備える。

増幅回路１は、アンテナ２とＲＦＩＣ３との間で高周波信号を伝送する。増幅回路１の回路構成については後述する。

アンテナ２は増幅回路１のアンテナ接続端子１００に接続される。アンテナ２は、増幅回路１から高周波信号を受信して外部に出力する。

ＲＦＩＣ３は、高周波信号を処理する信号処理回路の一例である。具体的には、ＲＦＩＣ３は、ベースバンド信号処理回路（ＢＢＩＣ：Baseband Integrated Circuit：図示せず）から入力された送信信号をアップコンバート等により信号処理し、当該信号処理して生成された送信信号を、増幅回路１の信号入力端子１１０に出力する。

なお、本実施の形態に係る通信装置４において、アンテナ２は必須の構成要素ではない。

［１．２ 増幅回路１の回路構成］
次に、増幅回路１の回路構成について説明する。図１に示すように、増幅回路１は、増幅トランジスタ１１と、バイアス回路２０と、検波ダイオード３１と、抵抗３２と、フィルタ４０と、信号入力端子１１０と、アンテナ接続端子１００と、を備える。

増幅トランジスタ１１は、第１トランジスタの一例であり、信号入力端子１１０（第１高周波入力端子の一例）に接続された電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）である。増幅トランジスタ１１は、例えばＮチャネル型のＦＥＴであり、ゲートが信号入力端子１１０に接続されている。

バイアス回路２０は、増幅トランジスタ１１のゲートにバイアス電圧ｖｇ１ａ（第１バイアス電圧）を供給するよう構成されている。バイアス回路２０は、トランジスタ２１と、電源回路２２と、を備える。

電源回路２２は、トランジスタ２１のゲートに一定のバイアス電圧ｖｇ１ｒ（第２バイアス電圧）を供給するよう構成されている。また、電源回路２２は、検波ダイオード３１からの電流Ｉｒｅｃ（第１電流）およびトランジスタ２１からのバイアス電流Ｉ_２１を受けて、増幅トランジスタ１１のゲートにバイアス電圧ｖｇ１ａを供給するよう構成されている。

トランジスタ２１は、第２トランジスタの一例であり、増幅トランジスタ１１の模擬用（レプリカ）である。トランジスタ２１は、電源回路２２および増幅トランジスタ１１を結ぶバイアス経路、ならびに、電源回路２２に接続されている。

なお、「トランジスタＢがトランジスタＡの模擬用のトランジスタである」とは、トランジスタＢがトランジスタＡと同構造で、サイズが同じまたは異なるものと定義される。

抵抗３２は、第１抵抗の一例であり、電源回路２２および増幅トランジスタ１１のゲートを結ぶバイアス経路に直列配置されている。なお、抵抗３２は、上記バイアス経路を形成する配線の少なくとも一部であってもよく、また、抵抗素子であってもよい。

検波ダイオード３１は、第１ダイオードの一例であり、抵抗３２と増幅トランジスタ１１のゲートとの間の上記バイアス経路、ならびに信号入力端子１１０に接続されている。具体的には、検波ダイオード３１のカソードが抵抗３２と増幅トランジスタ１１のゲートとの間の上記バイアス経路に接続され、検波ダイオード３１のアノードが、図示しない電圧源に接続されている。これにより、検波ダイオード３１は、信号入力端子１１０から入力される高周波信号の電力に対応した電流Ｉｒｅｃを出力することが可能となる。なお、検波ダイオード３１における上記検波は、電圧－電流特性が指数関数で表されるダイオードの非線形性を利用するものである。

フィルタ４０は、増幅トランジスタ１１とアンテナ接続端子１００との間に接続され、所定のバンドを通過帯域とする。なお、フィルタ４０は、増幅回路１に必須の構成要素ではない。

［１．３ 実施の形態および比較例に係る増幅回路の特性比較］
ここで、実施の形態に係る増幅回路１と比較例に係る増幅回路との増幅特性を比較する。なお、比較例に係る増幅回路は、実施の形態に係る増幅回路１と比較して、検波ダイオード３１が配置されていない点が異なる。

まず、比較例に係る増幅回路の増幅動作について説明する。

増幅トランジスタ１１がオン状態で、高周波信号が入力されていない場合（無信号または小信号時）、トランジスタ２１のバイアス電圧ｖｇ１ｒは、トランジスタ２１のドレイン電流が所望の値となるように電源回路２２により調整される。

このとき、上記バイアス経路には検波ダイオード３１からの電流Ｉｒｅｃは流れない。よって、増幅トランジスタ１１のゲートには、バイアス電圧ｖｇ１ｒが供給されている。

次に、高周波信号が入力された場合（大信号時）、トランジスタ２１のバイアス電圧ｖｇ１ｒおよび増幅トランジスタ１１に供給されるバイアス電圧ｖｇ１ａは一定の値となっている。

図２Ａは、比較例に係る増幅トランジスタ１１のゲート－ソース間電圧Ｖｇｓとゲート－ソース間容量Ｃｇｓとの関係を示す図である。図２Ｂは、比較例に係る増幅回路の出力電力とゲート－ソース間容量Ｃｇｓとの関係を示す図である。図２Ｃは、比較例に係る増幅回路の出力電力と振幅変調－位相変調変換（ＡＭ－ＰＭ）特性との関係を示す図である。

増幅トランジスタ１１の出力信号の歪みの原因の一例として、増幅トランジスタ１１のゲート－ソース間容量Ｃｇｓの非線形性が挙げられる。ゲート－ソース間容量Ｃｇｓの非線形性により、増幅回路のＡＭ－ＰＭ特性に歪みが発生する。

図２Ａに示すように、ゲート－ソース間容量Ｃｇｓは、ゲート－ソース間電圧Ｖｇｓに依存し、ゲート－ソース間電圧Ｖｇｓが設定される領域では上に凸の曲線となる。このため、例えばＶｇｓ＝Ｖｇｓ０にバイアス点を設定した状態でゲート（ゲート－ソース間）に大信号ＲＦｉｎを入力すると、ゲート－ソース間容量Ｃｇｓの時間平均値は、小信号時よりも小さくなってしまう。つまり、図２Ｂに示すように、増幅トランジスタ１１の出力電力Ｐｏｕｔが大きくなるにつれて、ゲート－ソース間容量Ｃｇｓの時間平均値が小さくなる。このゲート－ソース間容量Ｃｇｓの変動により、図２Ｃに示すように、増幅トランジスタ１１の出力電力Ｐｏｕｔの変動に伴いＡＭ－ＰＭ特性が変動する。つまり、ゲート－ソース間容量Ｃｇｓの非線形性により、増幅回路のＡＭ－ＰＭ特性に歪みが発生することとなる。

次に、実施の形態に係る増幅回路１の増幅動作について説明する。

増幅トランジスタ１１がオン状態で、高周波信号が入力されていない場合（無信号または小信号時）、トランジスタ２１のバイアス電圧ｖｇ１ｒは、トランジスタ２１のドレイン電流が所望の値となるように電源回路２２により調整される。

このとき、上記バイアス経路には検波ダイオード３１からの電流Ｉｒｅｃが流れる。よって、増幅トランジスタ１１のゲートに供給されるバイアス電圧ｖｇ１ａは、抵抗３２の抵抗値をＲｃとすると、以下の式１で表される。

ｖｇ１ａ＝ｖｇ１ｒ＋Ｉｒｅｃ×Ｒｃ （式１）

次に、高周波信号が入力された場合（大信号時）、トランジスタ２１のバイアス電圧ｖｇ１ｒは一定の値となっている。一方、検波ダイオード３１の電流Ｉｒｅｃは、信号入力端子１１０から入力される高周波信号の電力に応じて増加する。ここで、電流Ｉｒｅｃの増加量をΔＩｒｅｃとすると、バイアス電圧ｖｇ１ａの増加量Δｖｇ１ａは、以下の式２で表される。

Δｖｇ１ａ＝ΔＩｒｅｃ×Ｒｃ （式２）

図３Ａは、実施の形態１に係る増幅トランジスタ１１のゲート－ソース間電圧Ｖｇｓとゲート－ソース間容量Ｃｇｓとの関係を示す図である。図３Ｂは、実施の形態１および比較例に係る増幅回路の出力電力とゲート－ソース間電圧Ｖｇｓとの関係を示す図である。図３Ｃは、実施の形態１および比較例に係る増幅回路の出力電力とゲート－ソース間容量Ｃｇｓとの関係を示す図である。図３Ｄは、実施の形態１および比較例に係る増幅回路の出力電力とＡＭ－ＰＭ特性との関係を示す図である。

図３Ａに示すように、例えばＶｇｓ＝Ｖｇｓ０にバイアス点を設定した状態で、ゲート（ゲート－ソース間）に大信号ＲＦｉｎを入力すると、式２によりバイアス電圧ｖｇ１ａ（ゲート－ソース間電圧Ｖｇｓ）が大きくなる。つまり、図３Ｂに示すように、増幅トランジスタ１１の出力電力Ｐｏｕｔが大きくなるにつれて、バイアス電圧ｖｇ１ａ（ゲート－ソース間電圧Ｖｇｓ）が大きくなる。これにより、図３Ａに示すように、大信号時のゲート－ソース間容量Ｃｇｓの時間平均値を、小信号時のゲート－ソース間容量Ｃｇｓの時間平均値と一致させることができる。つまり、図３Ｃに示すように、増幅トランジスタ１１の出力電力Ｐｏｕｔの変動に対して、ゲート－ソース間容量Ｃｇｓを一定とすることが可能となる。これにより、図３Ｄに示すように、増幅トランジスタ１１の出力電力Ｐｏｕｔの変動に対してＡＭ－ＰＭ特性を一定とできる。つまり、ゲート－ソース間容量Ｃｇｓが非線形性を有していても、増幅回路のＡＭ－ＰＭ特性の歪みを抑制できる。

近年のデジタル通信ではＯＦＤＭ等のマルチキャリア多値変調技術が用いられており、電力増幅器には高い線形性が要求され、ＡＭ－ＰＭ特性が高周波信号の電力によらず平坦であることが求められる。また、通信速度向上のために変調信号の帯域幅は増加傾向であるが、電力増幅器は帯域幅によらず低歪であることが求められる。

これに対して、従来の増幅回路においてＦＥＴを用いた場合、その非線形性のためにバイアス電圧を安定させても電力増幅器の歪みが発生するという問題がある。

これに対して、本実施の形態に係る増幅回路１によれば、増幅トランジスタ１１に供給されるバイアス電圧ｖｇ１ａは、トランジスタ２１に供給されるバイアス電圧ｖｇ１ｒに、抵抗３２で発生する電圧（Ｉｒｅｃ×Ｒｃ）が加算されたものとなる。抵抗３２で発生する電圧は、検波ダイオード３１で検出される高周波信号の電力に対応した電流Ｉｒｅｃと抵抗３２の抵抗値との積となる。バイアス電圧ｖｇ１ｒが電源回路２２により一定となるように制御された場合、バイアス電圧ｖｇ１ａは高周波信号の電力に応じて大きくなる。これにより、高周波信号の電力が大きくなると増幅トランジスタ１１のゲート－ソース間容量Ｃｇｓの時間平均値が小さくなる分は、バイアス電圧ｖｇ１ａが大きくなることで補償される。よって、増幅トランジスタ１１で増幅された高周波信号のＡＭ－ＰＭ歪みを抑制することが可能となる。また、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

［１．４ 実施例１に係る増幅回路１Ｂの回路構成］
次に、実施例１に係る増幅回路１Ｂの回路構成について説明する。実施の形態１に係る増幅回路１において、検波ダイオード３１は、温度変動やプロセスばらつきの影響を受け易い。本実施例では、検波ダイオード３１の温度変動やプロセスばらつきが抑制された構成を提案する。

図４は、実施例１に係る増幅回路１Ｂの回路構成図である。同図に示すように、増幅回路１Ｂは、増幅トランジスタ１１と、バイアス回路２０Ｂと、検波ダイオード３１と、抵抗３２と、フィルタ４０と、信号入力端子１１０と、アンテナ接続端子１００と、を備える。本実施例に係る増幅回路１Ｂは、実施の形態に係る増幅回路１と比較して、バイアス回路２０Ｂの構成が異なる。以下、本実施例に係る増幅回路１Ｂについて、実施の形態１に係る増幅回路１と同じ構成については説明を省略し、異なる構成を中心に説明する。

バイアス回路２０Ｂは、増幅トランジスタ１１のゲートにバイアス電圧ｖｇ１ａを供給するよう構成されている。バイアス回路２０Ｂは、トランジスタ２１と、電源回路２２と、ダイオードレプリカ３３と、を備える。

電源回路２２は、トランジスタ２１のゲートに、一定のバイアス電圧ｖｇ１ｒを供給するよう構成されている。また、電源回路２２は、検波ダイオード３１からの電流Ｉｒｅｃ（第１電流）、ダイオードレプリカ３３からの電流Ｉｄｒ（第２電流）、およびトランジスタ２１からのバイアス電流Ｉ_２１を受けて、増幅トランジスタ１１のゲートにバイアス電圧ｖｇ１ａを供給するよう構成されている。

ダイオードレプリカ３３は、第２ダイオードの一例であり、検波ダイオード３１の模擬用（レプリカ）である。ダイオードレプリカ３３は、抵抗３２および電源回路２２の間のバイアス経路に接続されている。つまり、検波ダイオード３１は、抵抗３２の両端のうちの増幅トランジスタ１１側の端部に接続されており、ダイオードレプリカ３３は、抵抗３２の両端のうちの電源回路２２側の端部に接続されている。なお、抵抗３２は、低抵抗値を有し、例えば数Ω程度である。

上記構成によれば、検波ダイオード３１は増幅トランジスタ１１に入力される高周波信号の電力を検出し、それに応じた電流Ｉｒｅｃを出力する。一方、ダイオードレプリカ３３は、高周波信号から分離されている。

なお、「ダイオードＢがダイオードＡの模擬用のダイオードである」とは、ダイオードＢがダイオードＡと同構造で、サイズが同じまたは異なるものと定義される。

本実施例に係る増幅回路１Ｂによれば、電源回路２２には、検波ダイオード３１で発生する電流Ｉｒｅｃとダイオードレプリカ３３で発生する電流Ｉｄｒとの合計値が供給されるので、当該合計値を電源回路２２にて制御することにより、検波ダイオード３１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

次に、電源回路２２における電流Ｉｒｅｃおよび電流Ｉｄｒの制御について説明する。本実施例に係る電源回路２２は、検波ダイオード３１の電流Ｉｒｅｃおよびダイオードレプリカ３３の電流Ｉｄｒの合計値Ｉｓｆが、所望の値で一定になるよう制御される。

図５Ａは、実施例１に係る増幅回路１Ｂの出力電力とダイオード電流との関係を示す図である。図５Ｂは、ダイオードレプリカ３３を用いずに検波ダイオード３１のＩｒｅｃが一定になるように制御した場合の増幅回路の出力電力と検波ダイオード３１の電流Ｉｒｅｃとの関係を示す図である。

図５Ａに示すように、増幅回路１Ｂにおいて、高周波信号が入力されない場合（無信号または小信号時）の検波ダイオード３１を流れる電流Ｉｒｅｃおよびダイオードレプリカ３３を流れる電流Ｉｄｒの比は、温度変動およびプロセスばらつきによらず一定となる（後述する式１１および式１２を参照）。従って、定数ａを用いてＩｄｒ＝ａ×Ｉｒｅｃと表せる。

Ｉｓｆ＝Ｉｒｅｃ＋Ｉｄｒ＝（１＋ａ）Ｉｒｅｃ （式３）
Ｉｒｅｃ＝（１＋ａ）^－１Ｉｓｆ （式４）

式３および式４より、２つのダイオードを流れる電流の合計値Ｉｓｆを一定となるよう制御すると、検波ダイオード３１の電流Ｉｒｅｃ（無信号または小信号時の電流）を一定にできる。これにより、検波ダイオード３１の感度の温度変動およびプロセスばらつきを抑制できる。

また、図５Ａに示すように、増幅回路１Ｂにおいて、高周波信号が入力された場合（大信号時）には、高周波信号の電力に応じて検波ダイオード３１の電流Ｉｒｅｃは増加する。これに対して合計値Ｉｓｆは一定なので、電流Ｉｒｅｃが増加する分だけ電流Ｉｄｒは減少する。

また、図５Ｂに示すように、仮にダイオードレプリカ３３がないとすると、高周波信号が入っても電流Ｉｒｅｃを増加できないため、検波ダイオード３１として機能しない。つまり、ダイオードレプリカ３３は、検波ダイオード３１の電流Ｉｒｅｃおよび感度の安定化に寄与しつつ、大信号時の検波ダイオード３１の機能をサポートしている。

図６Ａは、実施例１に係る増幅回路１Ｂの出力電力とバイアス電圧との関係を示す図である。図６Ｂは、実施例１および比較例に係る増幅回路の出力電力とゲート－ソース間容量Ｃｇｓとの関係を示す図である。図６Ｃは、実施例１および比較例に係る増幅回路の出力電力とＡＭ－ＰＭ特性との関係を示す図である。

上記のように、電流Ｉｓｆが一定となるように制御することで、図６Ａに示すように高周波信号の電力に応じて増幅トランジスタ１１のバイアス電圧ｖｇ１ａが増加する。これにより、図６Ｂおよび図６Ｃに示すように、ゲート－ソース間容量Ｃｇｓの時間平均値の変動が補償されて、ＡＭ－ＰＭ特性の変動を抑制できる。また、検波ダイオード３１とダイオードレプリカ３３とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Ｉｓｆを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード３１の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにＡＭ－ＰＭ特性の変動を抑制できる。

また実施の形態に係る増幅回路１と同様に、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

さらに、抵抗３２の抵抗値は数Ω程度と小さいので、増幅トランジスタ１１から見たバイアス回路２０ＢのインピーダンスＺｂｉａｓを、高速かつ低インピーダンスにできる。これにより、広帯域の変調信号を増幅する場合の歪み劣化を抑制できる。

以下では、合計値Ｉｓｆを制御することによって、温度変動やプロセスばらつきの影響を抑制できることの原理について説明する。

ダイオード特性は一般に指数関数で近似され、ダイオードの電圧Ｖおよび電流Ｉの関係は、式５で表される。

Ｉ≒Ｉｓ・ｅｘｐ（ｑＶ／ｋＴ） （式５）

ここでｑは素電荷、ｋはボルツマン定数、Ｔは絶対温度、Ｉｓはダイオードサイズ等に依存する比例係数である。電圧をｘ、電流をｙ、ａ＝Ｉｓ、ｂ＝ｑ／ｋとし、式５を簡略化すると式６となる。

ｙ＝ａ・ｅｘｐ（ｂｘ／Ｔ） （式６）

次に、温度がΔｔだけ変動したとき、ダイオード特性は式７のように表される。

ｙ＝ａ・ｅｘｐ（ｂｘ／（Ｔ＋ΔＴ）） （式７）

一方、ゲート形状等のプロセスばらつきによって変動したダイオードの特性は、比例係数ｍを用いて式８のように表される。

ｙ＝ｍａ・ｅｘｐ（ｂｘ／Ｔ） （式８）

次に、検波ダイオード３１およびダイオードレプリカ３３のように、２つのダイオードが並列接続された場合の挙動について説明する。

２つのダイオードにかかる電圧をｘ１（共通）とし、電流をそれぞれｙ１およびｙ２とし、当該２つのダイオードが温度変動およびプロセスばらつきによりｘ１からｘ１’、ｙ１からｙ１’ｙ２からｙ２’となったとすると、ダイオードの特性は、それぞれ以下の式９～式１２で表される。

ｙ１＝ａ１・ｅｘｐ（ｂｘ１／Ｔ） （式９）
ｙ２＝ａ２・ｅｘｐ（ｂｘ１／Ｔ） （式１０）
ｙ１’＝ｍａ１・ｅｘｐ（ｂｘ１’／（Ｔ＋ΔＴ）） （式１１）
ｙ２’＝ｍａ２・ｅｘｐ（ｂｘ１’／（Ｔ＋ΔＴ）） （式１２）

式９～式１２より、上記２つのダイオードの電流比、ｙ２／ｙ１およびｙ２’／ｙ１’は、それぞれ以下の式１３および式１４で表される。

ｙ２／ｙ１＝ａ２／ａ１ （式１３）
ｙ２’／ｙ１’＝ａ２／ａ１ （式１４）

式１３および式１４より、ｙ２／ｙ１＝ｙ２’／ｙ１’となる。つまり、上記２つのダイオードの電流の比は、温度変動およびプロセスばらつきによらず一定となる。

次に、検波ダイオード３１およびダイオードレプリカ３３のように、２つのダイオードが並列接続された場合の感度の温度変動およびプロセスばらつきについて説明する。

１つのダイオードの感度をｚとすると、ｚは電流－電圧特性の２階微分となるので以下の式１５で表される。

ｚ＝ｄ^２ｙ／ｄｘ^２＝ａｂ^２Ｔ^２・ｅｘｐ（ｂｘ／Ｔ） （式１５）

温度変動およびプロセスばらつきの影響がある場合は、感度ｚ’は以下の式１６で表される。

ｚ’＝ｄ^２ｙ’／ｄｘ’^２＝ｍａｂ^２（Ｔ＋ΔＴ）^２・ｅｘｐ（ｂｘ’／（Ｔ＋ΔＴ）） （式１６）

ここで、温度変動およびプロセスばらつきによりダイオードのバイアス電流が変動しないように制御する場合には、ｙ＝ｙ’となり、式１７が得られる。

ａ・ｅｘｐ（ｂｘ／Ｔ）＝ｍａ・ｅｘｐ（ｂｘ’／（Ｔ＋ΔＴ）） （式１７）

式１７を式１６に代入すると、以下の式１８が得られる。

ｚ’=ｚＴ^２（Ｔ＋ΔＴ）^－２ （式１８）

式１８より、ダイオードを流れるバイアス電流を固定することにより、（１）感度のプロセスばらつきを理論的にはなくせる、（２）感度の温度変動を（Ｔ^２（Ｔ＋ΔＴ）^－２）にまで、大幅に抑制できる、ことが解る。

これに対して、ダイオードで発生する電圧を固定すると、プロセスばらつきおよび温度変動により感度は大きく変動する。

つまり、電源回路２２における電流Ｉｒｅｃおよび電流Ｉｄｒの合計値Ｉｓｆを、所望の値で一定になる（固定する）よう制御することにより、感度の温度変動およびプロセスばらつきを抑制でき、増幅トランジスタ１１の出力電力のＡＭ－ＰＭ特性を抑制できる。

なお、ダイオードを流れる電流の制御態様として、ダイオードを流れる電流に意図的な温度依存性を持たせることで、感度の温度変動をさらに抑制することが可能となる。

これを応用して、電源回路２２における電流Ｉｒｅｃおよび電流Ｉｄｒの合計値Ｉｓｆを、増幅回路１Ｂの温度、増幅トランジスタ１１に印加される電源電圧、増幅トランジスタ１１の出力電力、増幅トランジスタ１１の負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも１つのパラメータに応じて可変するように制御してもよい。これにより、増幅トランジスタ１１の出力電力のＡＭ－ＰＭ特性を抑制できる。

［１．５ 実施例２に係る増幅回路１Ｃの回路構成］
次に、実施例２に係る増幅回路１Ｃの回路構成について説明する。

図７は、実施例２に係る増幅回路１Ｃの回路構成図である。同図に示すように、増幅回路１Ｃは、増幅トランジスタ１１と、バイアス回路２０Ｃと、検波ダイオード３１と、抵抗３２、５４および５５と、インダクタ５２および５６と、キャパシタ５３および５７と、信号入力端子１１０と、アンテナ接続端子１００と、を備える。本実施例に係る増幅回路１Ｃは、実施例１に係る増幅回路１Ｂを具体的な回路構成としたものである。以下、本実施例に係る増幅回路１Ｃについて、実施例１に係る増幅回路１Ｂと同じ構成については説明を省略し、異なる構成を中心に説明する。

増幅トランジスタ１１は、第１トランジスタの一例であり、信号入力端子１１０に接続されたＦＥＴである。増幅トランジスタ１１は、例えばＮチャネル型のＦＥＴであり、ゲートが信号入力端子１１０に接続され、ドレインがアンテナ接続端子１００に接続され、かつ、インダクタ５６を介して電源電圧Ｖｃｃに接続され、ソースがグランドに接続されている。

検波ダイオード３１は、第１ダイオードの一例であり、例えばＮチャネル型ＦＥＴのゲートおよびドレインがアノードであり、ソースがカソードである。検波ダイオード３１のアノードは抵抗５４を介して端子ｖｌｉｎに接続され、カソードは抵抗５５を介して信号入力端子１１０および増幅トランジスタ１１のゲートに接続されている。また、アノードはキャパシタ５７に接続されており、高周波的に接地されている。抵抗５５は、例えば、１０Ω以下の抵抗値を有している。

抵抗３２は、第１抵抗の一例であり、一方の端子が、インダクタ５２およびキャパシタ５３の並列接続回路を介して信号入力端子１１０と増幅トランジスタ１１のゲートとを結ぶ信号経路上のノードｎ１（第１ノード）に接続され、他方の端子が端子ｖｇ１に接続されている。インダクタ５２およびキャパシタ５３の並列接続回路、ならびに抵抗３２は、ＲＦチョーク回路およびバイアス経路の双方として機能している。

バイアス回路２０Ｃは、増幅トランジスタ１１のゲートにバイアス電圧ｖｇ１ａを供給するよう構成されている。バイアス回路２０Ｃは、トランジスタ２１および４４と、電流源回路４１および４２と、ダイオードレプリカ３３と、抵抗４３と、を備える。なお、トランジスタ２１および４４、ならびに電流源回路４１および４２は、電源回路を構成している。

電流源回路４１は、第１電流源回路の一例であり、電源電圧Ｖｃｃとトランジスタ２１のドレインとの間に接続され、トランジスタ２１のドレインに一定の電流を供給する。

トランジスタ４４は、第３トランジスタの一例であり、ゲートが電流源回路４１およびトランジスタ２１のドレインに接続され、ドレインが電源電圧Ｖｃｃに接続され、ソースが端子ｖｌｉｎを介して検波ダイオード３１のアノードおよびダイオードレプリカ３３のアノードに接続されている。

電流源回路４２は、第２電流源回路の一例であり、一端が抵抗４３を介してダイオードレプリカ３３のカソード、および、端子ｖｇ１を介して抵抗３２の他方の端子に接続され、他端がグランドに接続されている。

トランジスタ４４および電流源回路４２により、検波ダイオード３１を流れる電流Ｉｒｅｃとダイオードレプリカ３３を流れる電流Ｉｄｒとの合計値Ｉｓｆは、一定の値となる。

増幅回路１Ｃにおいて、増幅トランジスタ１１にバイアス電圧ｖｇ１ａを供給するためのバイアス経路は、トランジスタ２１のゲート、抵抗３２、ノードｎ１、および増幅トランジスタ１１のゲートを含む。

上記構成によれば、合計値Ｉｓｆは、バイアス回路２０Ｃにより所望の値で一定になるよう制御されている。これにより、高周波信号の電力に応じて増幅トランジスタ１１のバイアス電圧ｖｇ１ａを増加させることで、ゲート－ソース間容量Ｃｇｓの時間平均値の変動を補償して、ＡＭ－ＰＭ特性の変動を抑制できる。また、検波ダイオード３１とダイオードレプリカ３３とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Ｉｓｆを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード３１の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにＡＭ－ＰＭ特性の変動を抑制できる。また、実施の形態に係る増幅回路１と同様に、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。さらに、抵抗３２の抵抗値は数Ω程度と小さいので、増幅トランジスタ１１から見たバイアス回路２０ＣのインピーダンスＺｂｉａｓを、高速かつ低インピーダンスにできる。これにより、広帯域の変調信号を増幅する場合の歪み劣化を抑制できる。

なお、合計値Ｉｓｆを、増幅回路１Ｃの温度、増幅トランジスタ１１に印加される電源電圧、増幅トランジスタ１１の出力電力、増幅トランジスタ１１の負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも１つのパラメータに応じて可変するように制御してもよい。これにより、増幅トランジスタ１１の出力電力のＡＭ－ＰＭ特性を抑制できる。

図８Ａは、実施例２に係る電流源回路４２の回路構成図の一例であり、合計値Ｉｓｆを、増幅回路１Ｃの温度などに応じて可変する回路となっている。同図に示すように、電流源回路４２は、定電流源４０１と、電流源４０２と、トランジスタ４０３、４０４、４０５および４０６と、を備える。

定電流源４０１は、第１電流回路の一例であり、一定電流を生成する回路である。定電流源４０１は、例えばＢＧＲ（Band Gap Reference）回路である。

電流源４０２は、第２電流回路の一例であり、温度に応じた変動電流を生成する回路である。

トランジスタ４０３は、第６トランジスタの一例であり、例えば、ゲートおよびドレインが定電流源４０１に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

トランジスタ４０４は、第７トランジスタの一例であり、例えば、ゲートおよびドレインが電流源４０２に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

トランジスタ４０５は、第８トランジスタの一例であり、例えば、ゲートがトランジスタ４０３のゲートに接続され、ドレインがダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

トランジスタ４０６は、第９トランジスタの一例であり、例えば、ゲートがトランジスタ４０４のゲートに接続され、ドレインがダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

これによれば、合計値Ｉｓｆを、温度変動に対応して可変させることが可能となる。

図８Ｂは、実施例２に係る電流源回路４２Ａ（変形例）の回路構成図の一例であり、合計値Ｉｓｆを、増幅回路１Ｃの温度などに応じて可変する回路となっている。同図に示すように、電流源回路４２Ａは、定電流源４０１と、トランジスタ４０３、４０５および４０６と、スイッチ４０７および４０８と、を備える。

定電流源４０１は、第１電流回路の一例であり、一定電流を生成する回路である。

トランジスタ４０３は、第６トランジスタの一例であり、例えば、ゲートおよびドレインが定電流源４０１に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

トランジスタ４０５は、第７トランジスタの一例であり、例えばゲートがスイッチ４０７を介してトランジスタ４０３のゲートに接続され、ドレインがダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

トランジスタ４０６は、第８トランジスタの一例であり、例えば、ゲートがスイッチ４０８を介してトランジスタ４０３のゲートに接続され、ドレインがダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ソースがグランドに接続されたＮチャネル型ＦＥＴである。

これによれば、合計値Ｉｓｆを、スイッチ４０７および４０８により切り替えることが可能となる。

図９は、実施例２に係るバイアス回路２０Ｄ（変形例）を示す回路構成図である。本変形例に係るバイアス回路２０Ｄは、トランジスタ２１および４４と、電流源回路４１および４２と、ダイオードレプリカ３３と、抵抗４３および４５と、を備える。本変形例に係るバイアス回路２０Ｄは、実施例２に係るバイアス回路２０Ｃと比較して、抵抗４５が付加されている点のみが異なる。以下、本変形例に係るバイアス回路２０Ｄについて、実施例２に係るバイアス回路２０Ｃと同じ構成については説明を省略し、異なる構成を中心に説明する。

抵抗４５は、端子ｖｇ１とトランジスタ２１のゲートとを結ぶバイアス経路上のノードとグランドとの間に接続されている。つまり、抵抗４５が、電流源回路４２と並列接続されている。

本変形例に係るバイアス回路２０Ｄを、実施例２に係る増幅回路１Ｃに適用してもバイアス回路２０Ｃを用いた場合と同様の効果が奏される。

［１．６ 実施例３に係る増幅回路１Ｅの回路構成］
図１０は、実施例３に係る増幅回路１Ｅの回路構成図である。同図に示すように、増幅回路１Ｅは、増幅トランジスタ１１ａおよび１１ｂと、バイアス回路２０Ｅと、検波ダイオード３１ａおよび３１ｂと、抵抗３２、５４、５５および５８と、トランス７２および７３と、信号入力端子１１１および１１２と、アンテナ接続端子１０１および１０２と、を備える。本実施例に係る増幅回路１Ｅは、実施例１に係る増幅回路１Ｂを具体的な回路構成としたものである。以下、本実施例に係る増幅回路１Ｅについて、実施例１に係る増幅回路１Ｂと同じ構成については説明を省略し、異なる構成を中心に説明する。

信号入力端子１１１および１１２は、それぞれ第１高周波入力端子の一例であり、信号入力端子１１１および１１２には、位相反転した差動（平衡）信号が入力される。

トランス７２は、第１トランスの一例であり、一次側コイルおよび二次側コイルを有する。トランス７２の一次側コイルの一端は信号入力端子１１１に接続され、トランス７２の一次側コイルの他端は信号入力端子１１２に接続されている。なお、トランス７２の一次側コイルの他端がグランドに接続され、信号入力端子１１１から非平衡信号が入力されてもよい。

増幅トランジスタ１１ａは、第１トランジスタの一例であり、トランス７２を介して信号入力端子１１１または１１２に接続されたＦＥＴである。増幅トランジスタ１１ａは、例えばＮチャネル型のＦＥＴであり、ゲートがトランス７２の二次側コイルの一端に接続され、ドレインがトランス７３を介してアンテナ接続端子１０２に接続され、ソースがグランドに接続されている。

増幅トランジスタ１１ｂは、第１０トランジスタの一例であり、トランス７２を介して信号入力端子１１１または１１２に接続されたＦＥＴである。増幅トランジスタ１１ｂは、例えばＮチャネル型のＦＥＴであり、ゲートがトランス７２の二次側コイルの他端に接続され、ドレインがトランス７３を介してアンテナ接続端子１０１に接続され、ソースがグランドに接続されている。

検波ダイオード３１ａは、第１ダイオードの一例であり、例えばＮチャネル型ＦＥＴのゲートおよびドレインがアノードであり、ソースがカソードである。検波ダイオード３１ａのアノードは抵抗５４を介して端子ｖｌｉｎに接続され、カソードは抵抗５５を介して増幅トランジスタ１１ａのゲートおよびトランス７２の二次側コイルの間のバイアス経路に接続されている。

検波ダイオード３１ｂは、第３ダイオードの一例であり、例えばＮチャネル型ＦＥＴのゲートおよびドレインがアノードであり、ソースがカソードである。検波ダイオード３１ｂのアノードは抵抗５４を介して端子ｖｌｉｎに接続され、カソードは抵抗５８を介して増幅トランジスタ１１ｂのゲートおよびトランス７２の二次側コイルの間のバイアス経路に接続されている。検波ダイオード３１ａのアノードと検波ダイオード３１ｂのアノードとは、共通接続されることで仮想接地されている。

バイアス経路は、トランジスタ２１のゲート、端子ｖｇ１、抵抗３２、トランス７２の二次側コイル、増幅トランジスタ１１ａのゲートおよび増幅トランジスタ１１ｂのゲートを含む。

これにより、実施例２に係る増幅回路１Ｃで必要であったインダクタ５２およびキャパシタ５３の並列接続回路およびキャパシタ５７を使わずに、検波ダイオード３１ａおよび３１ｂを、増幅トランジスタ１１ａおよび１１ｂから、高周波的に分離できる。

抵抗３２は、第１抵抗の一例であり、一方の端子がトランス７２の二次側コイル（の中点）に接続され、他方の端子は端子ｖｇ１に接続されている。

バイアス回路２０Ｅは、増幅トランジスタ２１、１１ａおよび１１ｂのゲートにバイアス電圧ｖｇ１ｒ、ｖｇ１ａおよびｖｇ１ｂをそれぞれ供給するよう構成されている。より具体的には、バイアス回路２０Ｅは、増幅トランジスタ２１のドレイン電流およびゲート電圧を検出し、ゲート電圧の変動、ひいてはドレイン電流の変動を抑制するように増幅トランジスタ２１、１１ａおよび１１ｂにバイアス電圧ｖｇ１ｒ、ｖｇ１ａおよびｖｇ１ｂをそれぞれ印加する回路である。

バイアス回路２０Ｅは、トランジスタ２１、４４、６１、６２、６３および６４と、電流源回路４２と、ダイオードレプリカ３３と、比較器６５と、抵抗４３、６７および６８と、キャパシタ６６と、電流源６９と、を備える。なお、トランジスタ２１、４４および６１、ならびに電流源回路４２は電源回路を構成している。

ダイオードレプリカ３３のカソードおよびトランジスタ２１のゲートは、端子ｖｇ１を介して、抵抗３２の他方の端子に接続されている。

比較器６５は、例えば、正側入力端子と負側入力端子と出力端子とを有し、正側入力端子に印加された電圧値と負側入力端子に印加された電圧値との差分に応じた信号を出力端子から出力する。

抵抗６７および電流源６９は、比較器６５の正側入力端子に印加される電圧値である基準値を生成する回路である。抵抗６７の一端は電源電圧Ｖｃｃに接続され、他端は電流源６９の一端および比較器６５の正側入力端子に接続される。電流源６９の一端は、抵抗６７の他端および比較器６５の正側入力端子に接続され、電流源６９の他端はグランドに接続される。電流源６９によって流す電流値と抵抗６７の抵抗値とを適宜設定することで、比較器６５の正側入力端子に印加される基準値を生成することができる。また、基準値の生成に電流源６９が用いられることで、安定した基準値を生成することができる。

比較器６５、抵抗６７および電流源６９は、誤差増幅回路を構成する。

抵抗６８は、第１バイアス検出回路の一例であり、トランジスタ２１のドレイン電流を検出する。抵抗６８の一方端はトランジスタ２１のドレインと比較器６５の負側入力端子に接続され、他方端は電源電圧Ｖｃｃに接続される。

トランジスタ６１、６２、６３および４４と、ノードｎ２およびｎ３と、電流源回路４２とは、バイアス出力バッファ回路を構成している。

トランジスタ６１は、第４トランジスタの一例であり、Ｐチャネル型ＦＥＴである。トランジスタ６１は、比較器６５の出力端子とノードｎ２との間に接続される。具体的には、トランジスタ６１のゲートは比較器６５の出力端子に接続され、トランジスタ６１のドレインはトランジスタ６２を介してノードｎ２（第２ノード）に接続され、トランジスタ６１のソースは、電源電圧Ｖｃｃに接続される。

トランジスタ４４は、第３トランジスタの一例であり、ゲートがノードｎ２に接続され、ドレインが電源電圧Ｖｃｃに接続され、ソースが端子ｖｌｉｎを介して検波ダイオード３１ａおよび３１ｂのアノードおよびダイオードレプリカ３３のアノードに接続されている。

トランジスタ６４は、第２バイアス検出回路を構成し、例えばＮチャネル型ＦＥＴである。トランジスタ６４は、ノードｎ２とノードｎ３（第３ノード）との間に接続される。具体的には、トランジスタ６４のゲートはノードｎ３に接続され、トランジスタ６４のドレインはトランジスタ６３を介してノードｎ２に接続され、トランジスタ６４のソースはグランドに接続される。

トランジスタ６２は、例えばＰチャネル型ＦＥＴである。トランジスタ６２のゲートは、トランジスタ６３のゲートに接続され、トランジスタ６２のドレインはノードｎ２に接続され、トランジスタ６２のソースはトランジスタ６１のドレインに接続される。

トランジスタ６３は、例えばＮチャネル型ＦＥＴである。トランジスタ６３のドレインはノードｎ２に接続され、トランジスタ６３のソースは、トランジスタ６４のドレインに接続される。トランジスタ６２のゲートおよびトランジスタ６３のゲートには、トランジスタ６２および６３の動作点を決めるための電圧が入力される。

ノードｎ２は、トランジスタ６１とノードｎ３との間、および、トランジスタ６１とトランジスタ６４との間に接続される。ノードｎ３は、ダイオードレプリカ３３のカソードおよびトランジスタ２１のゲートに接続される。電流源回路４２は、ノードｎ３とグランドとの間に接続される。

トランジスタ２１のゲートは、端子ｖｇ１、抵抗３２およびトランス７２の二次側コイルを介して、増幅トランジスタ１１ａのゲートおよび増幅トランジスタ１１ｂのゲートと接続される。

第１バイアス検出回路、誤差増幅回路およびトランジスタ６１によるフィードバック回路は、フィードバック経路ＦＢ１を構成している。フィードバック経路ＦＢ１には、ゲインの大きな誤差増幅回路およびトランジスタ６１が設けられており、ループゲインが大きくなっているが、その代わりループ帯域が狭くなっている。このため、第１バイアス検出回路、誤差増幅回路およびトランジスタ６１によるフィードバック回路は、ループ帯域が狭いがループゲインの大きな高精度な低速フィードバック回路となっている。

第２バイアス検出回路によるフィードバック回路は、フィードバック経路ＦＢ２を構成している。フィードバック経路ＦＢ２には、トランジスタ６４しか設けられておらず、ループゲインが小さくなっているが、その代わりループ帯域が広くなっている。なお、トランジスタ４４は、トランジスタ２１のゲートへの出力がソースとなっており増幅作用はない。このため、第２バイアス検出回路によるフィードバック回路は、ループゲインが小さく低精度ではあるがループ帯域が広い高速フィードバック回路となっている。

例えば、外乱または温度変化などによってトランジスタ２１のゲート電圧が変動する場合があり、フィードバック経路ＦＢ１を構成する低速フィードバック回路とフィードバック経路ＦＢ２を構成する高速フィードバック回路とは、それぞれその変動を抑制するように動作する。つまり、上記の低速フィードバック回路および高速フィードバック回路によって、トランジスタ２１のゲート電圧が増加する変動が抑制される。

上記構成によれば、合計値Ｉｓｆは、バイアス回路２０Ｅにより所望の値で一定になるよう制御されている。これにより、高周波信号の電力に応じて増幅トランジスタ１１ａおよび１１ｂのバイアス電圧ｖｇ１ａおよびｖｇ１ｂを増加させることで、ゲート－ソース間容量Ｃｇｓの時間平均値の変動を補償して、ＡＭ－ＰＭ特性の変動を抑制できる。また、検波ダイオード３１ａおよび３１ｂとダイオードレプリカ３３とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Ｉｓｆを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード３１ａおよび３１ｂの特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにＡＭ－ＰＭ特性の変動を抑制できる。また、実施の形態に係る増幅回路１と同様に、バイアス電圧ｖｇ１ａおよびｖｇ１ｂはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１ａおよび１１ｂの温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。さらに、抵抗３２の抵抗値は数Ω程度と小さいので、増幅トランジスタ１１ａおよび１１ｂから見たバイアス回路２０ＥのインピーダンスＺｂｉａｓを、高速かつ低インピーダンスにできる。これにより、広帯域の変調信号を増幅する場合の歪み劣化を抑制できる。

なお、合計値Ｉｓｆを、増幅回路１Ｅの温度、増幅トランジスタ１１ａおよび１１ｂに印加される電源電圧、増幅トランジスタ１１ａおよび１１ｂの出力電力、増幅トランジスタ１１ａおよび１１ｂの負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも１つのパラメータに応じて可変するように制御してもよい。これにより、増幅トランジスタ１１ａおよび１１ｂの出力電力のＡＭ－ＰＭ特性を抑制できる。

例えば、増幅回路１Ｅにおいて、抵抗３２および４３の少なくとも１つが、温度により抵抗値が可変してもよい（温度依存性を有してもよい）。これによれば、検波ダイオード３１ａおよび３１ｂの温度依存性による増幅トランジスタ１１ａおよび１１ｂの特性変動を打ち消すことが可能となり、温度に依存しない良好な線形性を実現できる。なお、抵抗３２および４３抵抗値を可変させる構成としては、可変抵抗を用いることのほか、複数の抵抗素子の接続をスイッチで切り替えてもよい。つまり、ダイオードレプリカ３３のカソードとノードｎ３との間に、抵抗４３に代わって第１可変抵抗回路が接続されてもよい。また、抵抗３２に代わって抵抗値が可変する可変抵抗回路が配置されてもよい。

図１１は、実施例３に係るバイアス回路２０Ｆ（変形例）を示す回路構成図である。本変形例に係るバイアス回路２０Ｆは、トランジスタ２１、４４、４６、６１、６２、６３および６４と、電流源回路４２と、ダイオードレプリカ３３と、比較器６５と、抵抗４３、６７および６８と、キャパシタ６６と、電流源６９と、を備える。本変形例に係るバイアス回路２０Ｆは、実施例３に係るバイアス回路２０Ｅと比較して、トランジスタ４４およびダイオードレプリカ３３のパラメータが可変となっていること、および、パラメータ可変のトランジスタ４６が付加されている点が異なる。以下、本変形例に係るバイアス回路２０Ｆについて、実施例３に係るバイアス回路２０Ｅと同じ構成については説明を省略し、異なる構成を中心に説明する。

トランジスタ４４、４６およびダイオードレプリカ３３は、温度、電源電圧Ｖｃｃ、出力電力、負荷インピーダンス、周波数、プロセスばらつき等のモニタ値に応じて、パラメータを切り替え可能となっている。

また、トランジスタ４６は、第５トランジスタの一例であり、ゲートがノードｎ２に接続され、ドレインが電源電圧Ｖｃｃに接続され、ソースが端子ｖｌｉｎに接続されている。

これによれば、ダイオードレプリカ３３で発生する電流Ｉｄｒと検波ダイオード３１で発生する電流Ｉｒｅｃの比率を変えることができ、検波ダイオード３１の感度を調整できる。例えば、トランジスタ４６をオフにすると、検波ダイオード３１の感度をゼロにすることができる。

バイアス回路２０Ｆによれば、合計値Ｉｓｆを、増幅回路１Ｅの温度、増幅トランジスタ１１ａおよび１１ｂに印加される電源電圧、増幅トランジスタ１１ａおよび１１ｂの出力電力、増幅トランジスタ１１ａおよび１１ｂの負荷インピーダンス、高周波信号の周波数およびプロセスばらつき、の少なくとも１つのパラメータに応じて可変するように制御することが可能となる。

なお、本実施例に係る増幅回路１Ｅにおいて、バイアス回路２０Ｅに代えて、実施例２に係るバイアス回路２０Ｃを適用してもよい。

また、実施例２に係る増幅回路１Ｃにおいて、バイアス回路２０Ｃに代えて、実施例３に係るバイアス回路２０Ｅを適用してもよい。

［１．７ 効果など］
以上のように、本実施の形態に係る増幅回路１は、信号入力端子１１０に接続された増幅トランジスタ１１と、増幅トランジスタ１１にバイアス電圧ｖｇ１ａを供給するよう構成された電源回路２２と、電源回路２２および増幅トランジスタ１１を結ぶバイアス経路に直列配置された抵抗３２と、上記バイアス経路および電源回路２２に接続された、増幅トランジスタ１１の模擬用であるトランジスタ２１と、抵抗３２および増幅トランジスタ１１のゲートの間のバイアス経路、ならびに信号入力端子１１０に接続された検波ダイオード３１と、を備える。

これによれば、増幅トランジスタ１１に供給されるバイアス電圧ｖｇ１ａは、トランジスタ２１に供給されるバイアス電圧ｖｇ１ｒに、抵抗３２で発生する電圧（Ｉｒｅｃ×Ｒｃ）が加算されたものとなる。バイアス電圧ｖｇ１ｒが電源回路２２により一定となるように制御された場合、バイアス電圧ｖｇ１ａは高周波信号の電力に応じて大きくなる。これにより、高周波信号の電力が大きくなると増幅トランジスタ１１のゲート－ソース間容量Ｃｇｓの時間平均値が小さくなる分は、バイアス電圧ｖｇ１ａが大きくなることで補償される。よって、増幅トランジスタ１１で増幅された高周波信号のＡＭ－ＰＭ歪みを抑制することが可能となる。また、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

また例えば、実施例１に係る増幅回路１Ｂは、さらに、ダイオードレプリカ３３を備え、ダイオードレプリカ３３は、抵抗３２および電源回路２２の間のバイアス経路に接続されていてもよい。

これによれば、電源回路２２には、検波ダイオード３１で発生する電流Ｉｒｅｃとダイオードレプリカ３３で発生する電流Ｉｄｒとの合計値が供給されるので、当該合計値を電源回路２２にて制御することにより、検波ダイオード３１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

また例えば、実施の形態１に係る増幅回路１Ｂ、１Ｃおよび１Ｅにおいて、電源回路２２は、検波ダイオード３１を流れる電流Ｉｒｅｃとダイオードレプリカ３３を流れる電流Ｉｄｒとの合計値Ｉｓｆが一定値となるよう構成されていてもよい。

これによれば、合計値Ｉｓｆを所望の値で一定になる（固定する）よう制御することにより、検波ダイオード３１の感度の温度変動およびプロセスばらつきを抑制でき、増幅トランジスタ１１の出力電力のＡＭ－ＰＭ特性を抑制できる。

また例えば、増幅回路１Ｂ、１Ｃおよび１Ｅにおいて、電源回路２２は、合計値Ｉｓｆが、増幅回路の温度、増幅トランジスタ１１に印加される電源電圧、増幅トランジスタ１１の出力電力、増幅トランジスタ１１の負荷インピーダンス、高周波信号の周波数およびプロセスばらつきの少なくとも１つのパラメータに応じて可変するように構成されていてもよい。

これによれば、増幅トランジスタ１１の出力電力のＡＭ－ＰＭ特性を抑制できる。

また例えば、実施例２に係る増幅回路１Ｃにおいて、検波ダイオード３１のカソードは、増幅トランジスタ１１のゲートに接続され、抵抗３２の一方の端子は、信号入力端子１１０と増幅トランジスタ１１のゲートとを結ぶ信号経路上のノードｎ１に接続され、抵抗３２の他方の端子は、ダイオードレプリカ３３のカソードおよびトランジスタ２１のゲートに接続され、バイアス経路は、トランジスタ２１のゲート、抵抗３２、ノードｎ１、および増幅トランジスタ１１のゲートを含み、電源回路２２は、ゲートが電流源回路４１およびトランジスタ２１のドレインおよびソースの一方に接続され、ドレインおよびソースの一方が電源電圧Ｖｃｃに接続され、ドレインおよびソースの他方が検波ダイオード３１のアノードおよびダイオードレプリカ３３のアノードに接続されたトランジスタ４４と、ダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子とグランドとの間に接続された電流源回路４２と、を備えてもよい。

これによれば、合計値Ｉｓｆは、バイアス回路２０Ｃにより所望の値で一定になるよう制御されている。これにより、高周波信号の電力に応じて増幅トランジスタ１１のバイアス電圧ｖｇ１ａを増加させることで、ゲート－ソース間容量Ｃｇｓの時間平均値の変動を補償して、ＡＭ－ＰＭ特性の変動を抑制できる。また、検波ダイオード３１とダイオードレプリカ３３とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、電流Ｉｓｆを制御することにより、それぞれの電流の変動を抑制できる。これにより、検波ダイオード３１の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずにＡＭ－ＰＭ特性の変動を抑制できる。また、実施の形態に係る増幅回路１と同様に、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

また例えば、実施例３に係る増幅回路１Ｅにおいて、検波ダイオード３１ａのカソードは、増幅トランジスタ１１ａのゲートに接続され、抵抗３２の一方の端子は、信号入力端子１１１または１１２と増幅トランジスタ１１ａのゲートとを結ぶ信号経路上のノード（図１０ではトランス７２の二次側コイルの中点：第１ノード）に接続され、抵抗３２の他方の端子は、ダイオードレプリカ３３のカソードおよびトランジスタ２１のゲートに接続され、バイアス経路は、トランジスタ２１のゲート、端子ｖｇ１、抵抗３２、および増幅トランジスタ１１ａのゲートを含み、増幅回路１Ｅは、さらに、第１バイアス検出回路と、誤差増幅回路と、第２バイアス検出回路と、を備え、誤差増幅回路は、比較器６５を有し、電源回路は、トランジスタ４４と、トランジスタ６１と、ノードｎ２と、ノードｎ３と、電流源回路４２と、を有し、トランジスタ４４は、ゲートがノードｎ２に接続され、ドレインおよびソースの一方が電源電圧Ｖｃｃに接続され、ドレインおよびソースの他方が検波ダイオード３１ａのアノードおよびダイオードレプリカ３３のアノードに接続され、トランジスタ６１は、比較器６５とノードｎ２との間に接続され、ノードｎ２は、トランジスタ６１とノードｎ３との間、および、トランジスタ６１と第２バイアス検出回路との間に接続され、ノードｎ３は、ダイオードレプリカ３３のカソードおよびトランジスタ２１のゲートに接続され、電流源回路４２はノードｎ３とグランドとの間に接続され、第１バイアス検出回路は、トランジスタ２１のドレインおよびソースの一方と比較器６５との間に接続され、第２バイアス検出回路は、ノードｎ２とノードｎ３との間に接続され、トランジスタ２１のゲートは、増幅トランジスタ１１ａのゲートと接続されていてもよい。

これによれば、例えば、外乱または温度変化などによってトランジスタ２１のゲート電圧が変動する場合があり、フィードバック経路ＦＢ１を構成する低速フィードバック回路とフィードバック経路ＦＢ２を構成する高速フィードバック回路とは、それぞれその変動を抑制するように動作する。よって、上記の低速フィードバック回路および高速フィードバック回路によって、トランジスタ２１のゲート電圧が増加する変動を抑制できる。

また例えば、増幅回路１Ｅは、さらに、ダイオードレプリカ３３とノードｎ３との間に接続された第１可変抵抗回路を備えてもよい。

これによれば、検波ダイオード３１ａおよび３１ｂの温度依存性による増幅トランジスタ１１ａおよび１１ｂの特性変動を打ち消すことが可能となり、温度に依存しない良好な線形性を実現できる。

また例えば、増幅回路１Ｅは、さらに、ゲートがノードｎ２に接続され、ドレインおよびソースの一方が電源電圧Ｖｃｃに接続され、ドレインおよびソースの他方が検波ダイオード３１ａのアノードに接続されたトランジスタ４６、を備えてもよい。

これによれば、ダイオードレプリカ３３で発生する電流Ｉｄｒと検波ダイオード３１で発生する電流Ｉｒｅｃの比率を変えることができ、検波ダイオード３１の感度を調整できる。

また例えば、増幅回路１Ｃおよび１Ｅにおいて、電流源回路４２は、一定電流を生成する定電流源４０１と、温度に応じた変動電流を生成する電流源４０２と、ゲートならびにドレインおよびソースの一方が定電流源４０１に接続されたトランジスタ４０３と、ゲートならびにドレインおよびソースの他方が電流源４０２に接続されたトランジスタ４０４と、ゲートがトランジスタ４０３のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ４０５と、ゲートがトランジスタ４０４のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ４０６と、を備えてもよい。

これによれば、合計値Ｉｓｆを、温度変動に対応して可変させることが可能となる。

また例えば、増幅回路１Ｃおよび１Ｅにおいて、電流源回路４２Ａは、一定電流を生成する定電流源４０１と、ゲートならびにドレインおよびソースの一方が定電流源４０１に接続されたトランジスタ４０３と、ゲートがスイッチ４０７を介してトランジスタ４０３のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ４０５と、ゲートがスイッチ４０８を介してトランジスタ４０３のゲートに接続され、ドレインおよびソースの一方がダイオードレプリカ３３のカソードおよび抵抗３２の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続されたトランジスタ４０６と、を備えてもよい。

これによれば、合計値Ｉｓｆを、スイッチ４０７および４０８により切り替えることが可能となる。

また例えば、増幅回路１Ｅは、さらに、増幅トランジスタ１１ｂと、検波ダイオード３１ｂと、一次側コイルおよび二次側コイルを有するトランス７２と、を備え、一次側コイルの一端および他端の少なくとも１つは信号入力端子１１１または１１２に接続され、二次側コイルの一端は増幅トランジスタ１１ａのゲートに接続され、二次側コイルの他端は増幅トランジスタ１１ｂのゲートに接続され、抵抗３２の一方の端子は二次側コイルの第２ノードに接続され、抵抗３２の他方の端子は電源回路に接続され、バイアス経路は、電源回路、抵抗３２、二次側コイル、増幅トランジスタ１１ａのゲート、および増幅トランジスタ１１ｂのゲートを含み、検波ダイオード３１ａのカソードは、増幅トランジスタ１１ａのゲートおよび二次側コイルの間のバイアス経路に接続され、検波ダイオード３１ｂのカソードは、増幅トランジスタ１１ｂのゲートおよび二次側コイルの間のバイアス経路に接続され、検波ダイオード３１ａのアノードは、検波ダイオード３１ｂのアノードと接続されている。

これによれば、差動増幅型の増幅回路１Ｅにおいて、ＡＭ－ＰＭ特性の変動を抑制できる。

また例えば、増幅回路１Ｅにおいて、抵抗３２は、抵抗値が可変してもよい。

これによれば、例えば検波ダイオード３１ａおよび３１ｂの温度依存性による増幅トランジスタ１１ａおよび１１ｂの特性変動を打ち消すことが可能となり、温度に依存しない良好な線形性を実現できる。

また、本実施の形態に係る通信装置４は、高周波信号を処理するＲＦＩＣ３と、ＲＦＩＣ３とアンテナ２との間で高周波信号を伝送する増幅回路１と、を備える。

これによれば、増幅回路１の効果を通信装置４で実現することができる。

（実施の形態２）
［２．１ 増幅回路１Ａの回路構成］
実施の形態２に係る増幅回路１Ａの回路構成について説明する。

図１２は、実施の形態２に係る増幅回路１Ａの回路構成図である。同図に示すように、増幅回路１Ａは、増幅トランジスタ１１と、バイアス回路２０Ａと、検波ダイオード３１と、フィルタ４０と、信号入力端子１１０と、アンテナ接続端子１００と、を備える。本実施の形態に係る増幅回路１Ａは、実施の形態１の実施例１に係る増幅回路１Ｂと比較して、バイアス回路２０Ａの構成が異なる。以下、本実施の形態に係る増幅回路１Ａについて、実施例１に係る増幅回路１Ｂと同じ構成については説明を省略し、異なる構成を中心に説明する。

バイアス回路２０Ａは、増幅トランジスタ１１のゲートにバイアス電圧ｖｇ１ａを供給するよう構成されている。バイアス回路２０Ａは、トランジスタ２１と、電源回路２２と、ダイオードレプリカ３３と、差分検出回路３４と、を備える。

電源回路２２は、トランジスタ２１のゲートに、一定のバイアス電圧ｖｇ１ｒを供給するよう構成されている。また、電源回路２２は、バイアス電圧ｖｇ１ｒに、差分検出回路３４で検出された差分電流に対応した電圧が加算されたバイアス電圧ｖｇ１ａを供給するよう構成されている。

検波ダイオード３１は、第１ダイオードの一例であり、差分検出回路３４と信号入力端子１１０との間に接続されている。具体的には、検波ダイオード３１の一方端が信号入力端子１１０と増幅トランジスタ１１のゲートとを結ぶ経路上のノードに接続され、検波ダイオード３１の他方端が差分検出回路３４に接続されている。これにより、検波ダイオード３１は、信号入力端子１１０から入力される高周波信号の電力に対応した電流を差分検出回路３４に出力することが可能となる。

ダイオードレプリカ３３は、第２ダイオードの一例であり、検波ダイオード３１の模擬用（レプリカ）である。ダイオードレプリカ３３は、差分検出回路３４に接続されている。

差分検出回路３４は、検波ダイオード３１およびダイオードレプリカ３３と、電源回路２２との間に接続され、検波ダイオード３１を流れる電流Ｉｒｅｃとダイオードレプリカ３３を流れる電流Ｉｄｒとの差分電流を電源回路２２に出力するよう構成されている。

図１３Ａは、実施の形態２に係る増幅回路１Ａの出力電力とバイアス電圧との関係を示す図である。図１３Ｂは、実施の形態２および比較例に係る増幅回路の出力電力とゲート－ソース間容量との関係を示す図である。図１３Ｃは、実施の形態２および比較例に係る増幅回路の出力電力と振幅変調－位相変調変換（ＡＭ－ＰＭ）特性との関係を示す図である。

本実施の形態に係る増幅回路１Ａによれば、図１３Ａに示すように、増幅トランジスタ１１に供給されるバイアス電圧ｖｇ１ａは、トランジスタ２１に供給されるバイアス電圧ｖｇ１ｒに、差分検出回路３４から出力された差分電流に対応した電圧が加算されたものとなる。検波ダイオード３１とダイオードレプリカ３３とは、温度変動やプロセスばらつきに対して、特性が同方向にシフトするので、差分電流の変動を抑制できる。また、検波ダイオード３１で検出される高周波信号の電力に対応した電圧となる。これにより、高周波信号の電力が大きくなると増幅トランジスタ１１のゲート－ソース間容量Ｃｇｓの時間平均値が小さくなる分は、バイアス電圧ｖｇ１ａが大きくなることで補償される（図１３Ｂ参照）。よって、検波ダイオード３１の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずに増幅トランジスタ１１で増幅された高周波信号のＡＭ－ＰＭ歪みを抑制することが可能となる（図１３Ｃ参照）。また、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

［２．２ 効果など］
以上のように、本実施の形態に係る増幅回路は、信号入力端子１１０に接続された増幅トランジスタ１１と、増幅トランジスタ１１にバイアス電圧ｖｇ１ａを供給するよう構成された電源回路２２と、電源回路２２に接続された、増幅トランジスタの模擬用であるトランジスタ２１と、電源回路２２と信号入力端子１１０との間に接続された検波ダイオード３１と、検波ダイオード３１の模擬用であるダイオードレプリカ３３と、検波ダイオード３１およびダイオードレプリカ３３と、電源回路２２との間に接続され、検波ダイオード３１を流れる電流Ｉｒｅｃとダイオードレプリカ３３を流れる電流Ｉｄｒとの差分電流を電源回路２２に出力するよう構成された差分検出回路３４と、を備える。

これによれば、増幅トランジスタ１１に供給されるバイアス電圧ｖｇ１ａは、トランジスタ２１に供給されるバイアス電圧ｖｇ１ｒに、差分検出回路３４から出力された差分電流に対応した電圧が加算されたものとなる。これにより、高周波信号の電力が大きくなると増幅トランジスタ１１のゲート－ソース間容量Ｃｇｓの時間平均値が小さくなる分は、バイアス電圧ｖｇ１ａが大きくなることで補償される。よって、検波ダイオード３１の特性変動を抑制でき、温度変動やプロセスばらつきの影響を受けずに増幅トランジスタ１１で増幅された高周波信号のＡＭ－ＰＭ歪みを抑制することが可能となる。また、バイアス電圧ｖｇ１ａはバイアス電圧ｖｇ１ｒを参照するので、増幅トランジスタ１１の温度変動やプロセスばらつきに起因したバイアス電圧ｖｇ１ａの変動を抑制できる。

（その他の実施の形態）
以上、実施の形態に係る増幅回路および通信装置について、実施の形態、実施例および変形例を挙げて説明したが、本発明に係る増幅回路および通信装置は、上記実施の形態、実施例および変形例に限定されるものではない。上記実施の形態、実施例および変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態、実施例および変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記増幅回路および通信装置を内蔵した各種機器も本発明に含まれる。

例えば、上記実施の形態、実施例および変形例に係る増幅回路および通信装置において、図面に開示された各回路素子および信号経路を接続する経路の間に、別の回路素子および配線などが挿入されていてもよい。

以下に、上記実施の形態および変形例に基づいて説明した高周波モジュールおよび通信装置の特徴を示す。

＜１＞
高周波入力端子に接続された電界効果型の第１トランジスタと、
前記第１トランジスタにバイアス電圧を供給するよう構成された電源回路と、
前記電源回路および前記第１トランジスタを結ぶバイアス経路に直列配置された第１抵抗と、
前記バイアス経路および前記電源回路に接続された、前記第１トランジスタの模擬用である第２トランジスタと、
前記第１抵抗および前記第１トランジスタのゲートの間の前記バイアス経路、ならびに前記高周波入力端子に接続された第１ダイオードと、を備える、増幅回路。

＜２＞
さらに、
前記第１ダイオードの模擬用である第２ダイオードを備え、
第２ダイオードは、前記第１抵抗および前記電源回路の間の前記バイアス経路に接続されている、＜１＞に記載の増幅回路。

＜３＞
前記電源回路は、前記第１ダイオードを流れる第１電流と前記第２ダイオードを流れる第２電流との合計値が一定値となるよう構成されている、＜２＞に記載の増幅回路。

＜４＞
前記電源回路は、前記第１ダイオードを流れる第１電流と前記第２ダイオードを流れる第２電流との合計値が、前記増幅回路の温度、前記第１トランジスタに印加される電源電圧、前記第１トランジスタの出力電力、前記第１トランジスタの負荷インピーダンス、高周波信号の周波数およびプロセスばらつきの少なくとも１つのパラメータに応じて可変するように構成されている、＜２＞に記載の増幅回路。

＜５＞
前記第１ダイオードのカソードは、前記第１トランジスタのゲートに接続され、
前記第１抵抗の一方の端子は、前記高周波入力端子と前記第１トランジスタのゲートとを結ぶ信号経路上の第１ノードに接続され、
前記第１抵抗の他方の端子は、前記第２ダイオードのカソードおよび前記第２トランジスタのゲートに接続され、
前記バイアス経路は、前記第２トランジスタのゲート、前記第１抵抗、前記第１ノード、および前記第１トランジスタのゲートを含み、
前記電源回路は、
ゲートが第１電流源回路および前記第２トランジスタのドレインおよびソースの一方に接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第１ダイオードのアノードおよび前記第２ダイオードのアノードに接続された第３トランジスタと、
前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子と、グランドとの間に接続された第２電流源回路と、を備える、＜２＞～＜４＞のいずれかに記載の増幅回路。

＜６＞
前記第１ダイオードのカソードは、前記第１トランジスタのゲートに接続され、
前記第１抵抗の一方の端子は、前記高周波入力端子と前記第１トランジスタのゲートとを結ぶ信号経路上の第１ノードに接続され、
前記第１抵抗の他方の端子は、前記第２ダイオードのカソードおよび前記第２トランジスタのゲートに接続され、
前記バイアス経路は、前記第２トランジスタのゲート、前記第１抵抗、前記第１ノード、および前記第１トランジスタのゲートを含み、
前記増幅回路は、さらに、
第１バイアス検出回路と、誤差増幅回路と、第２バイアス検出回路と、を備え、
前記誤差増幅回路は、比較器を有し、
前記電源回路は、第３トランジスタと、第４トランジスタと、第２ノードと、第３ノードと、第２電流源回路と、を有し、
前記第３トランジスタは、ゲートが前記第２ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第１ダイオードのアノードおよび前記第２ダイオードのアノードに接続され、
前記第４トランジスタは、前記比較器と前記第２ノードとの間に接続され、
前記第２ノードは、前記第４トランジスタと前記第３ノードとの間、および、前記第４トランジスタと前記第２バイアス検出回路との間に接続され、
前記第３ノードは、前記第２ダイオードのカソードおよび前記第２トランジスタのゲートに接続され、
前記第２電流源回路は、前記第３ノードとグランドとの間に接続され、
前記第１バイアス検出回路は、前記第２トランジスタのドレインおよびソースの一方と前記比較器との間に接続され、
前記第２バイアス検出回路は、前記第２ノードと前記第３ノードとの間に接続され、
前記第２トランジスタのゲートは、前記第１トランジスタのゲートと接続されている、
＜２＞～＜４＞のいずれかに記載の増幅回路。

＜７＞
さらに、前記第２ダイオードと前記第３ノードとの間に接続された第１可変抵抗回路を備える、＜６＞に記載の増幅回路。

＜８＞
さらに、
ゲートが前記第２ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第１ダイオードのアノードに接続された第５トランジスタ、を備える、＜６＞に記載の増幅回路。

＜９＞
前記第２電流源回路は、
一定電流を生成する第１電流回路と、
温度に応じた変動電流を生成する第２電流回路と、
ゲートならびにドレインおよびソースの一方が前記第１電流回路に接続された第６トランジスタと、
ゲートならびにドレインおよびソースの他方が前記第２電流回路に接続された第７トランジスタと、
ゲートが前記第６トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第８トランジスタと、
ゲートが前記第７トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第９トランジスタと、を備える、＜５＞～＜８＞のいずれかに記載の増幅回路。

＜１０＞
前記第２電流源回路は、
一定電流を生成する第１電流回路と、
ゲートならびにドレインおよびソースの一方が前記第１電流回路に接続された第６トランジスタと、
ゲートが第２スイッチを介して前記第６トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第７トランジスタと、
ゲートが第３スイッチを介して前記第６トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第８トランジスタと、を備える、＜５＞～＜８＞のいずれかに記載の増幅回路。

＜１１＞
さらに、
電界効果型の第１０トランジスタと、
第３ダイオードと、
一次側コイルおよび二次側コイルを有する第１トランスと、を備え、
前記一次側コイルの一端および他端の少なくとも１つは前記高周波入力端子に接続され、
前記二次側コイルの一端は前記第１トランジスタのゲートに接続され、
前記二次側コイルの他端は前記第１０トランジスタのゲートに接続され、
前記第１抵抗の一方の端子は前記二次側コイルの第２ノードに接続され、前記第１抵抗の他方の端子は前記電源回路に接続され、
前記バイアス経路は、前記電源回路、前記第１抵抗、前記二次側コイル、前記第１トランジスタのゲート、および前記第１０トランジスタのゲートを含み、
前記第１ダイオードのカソードは、前記第１トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
前記第３ダイオードのカソードは、前記第１０トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
前記第１ダイオードのアノードは、前記第３ダイオードのアノードと接続されている、
＜１＞～＜１０＞のいずれかに記載の増幅回路。

＜１２＞
前記第１抵抗は、抵抗値が可変する、＜１１＞に記載の増幅回路。

＜１３＞
高周波入力端子に接続された電界効果型の第１トランジスタと、
前記第１トランジスタにバイアス電圧を供給するよう構成された電源回路と、
前記電源回路に接続された、前記第１トランジスタの模擬用である第２トランジスタと、
前記電源回路と前記高周波入力端子との間に接続された第１ダイオードと、
前記第１ダイオードの模擬用である第２ダイオードと、
前記第１ダイオードおよび前記第２ダイオードと、前記電源回路との間に接続され、前記第１ダイオードを流れる第１電流と前記第２ダイオードを流れる第２電流との差分電流を前記電源回路に出力するよう構成された差分検出回路と、を備える、増幅回路。

＜１４＞
高周波信号を処理する信号処理回路と、
前記信号処理回路とアンテナとの間で前記高周波信号を伝送する、＜１＞～＜１３＞のいずれかに記載の増幅回路と、を備える、通信装置。

本発明は、高周波信号を増幅する電力増幅器として、携帯電話等の通信機器に広く利用できる。

１、１Ａ、１Ｂ、１Ｃ、１Ｅ 増幅回路
２ アンテナ
３ ＲＦＩＣ
４ 通信装置
１１、１１ａ、１１ｂ 増幅トランジスタ
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ バイアス回路
２１、４４、４６、６１、６２、６３、６４、４０３、４０４、４０５、４０６ トランジスタ
２２ 電源回路
３１、３１ａ、３１ｂ 検波ダイオード
３２、４３、４５、５４、５５、５８、６７、６８ 抵抗
３３ ダイオードレプリカ
３４ 差分検出回路
４０ フィルタ
４１、４２、４２Ａ 電流源回路
５２、５６ インダクタ
５３、５７、６６ キャパシタ
６５ 比較器
６９ 電流源
７２、７３ トランス
１００、１０１、１０２ アンテナ接続端子
１１０、１１１、１１２ 信号入力端子
４０１ 定電流源
４０２ 電流源
４０７、４０８ スイッチ
ｎ１、ｎ２、ｎ３ ノード

Claims (14)

1. 高周波入力端子に接続された電界効果型の第１トランジスタと、
   前記第１トランジスタにバイアス電圧を供給するよう構成された電源回路と、
   前記電源回路および前記第１トランジスタを結ぶバイアス経路に直列配置された第１抵抗と、
   前記バイアス経路および前記電源回路に接続された、前記第１トランジスタの模擬用である第２トランジスタと、
   前記第１抵抗および前記第１トランジスタのゲートの間の前記バイアス経路、ならびに前記高周波入力端子に接続された第１ダイオードと、を備える、
   増幅回路。
2. さらに、
   前記第１ダイオードの模擬用である第２ダイオードを備え、
   前記第２ダイオードは、前記第１抵抗および前記電源回路の間の前記バイアス経路に接続されている、
   請求項１に記載の増幅回路。
3. 前記電源回路は、前記第１ダイオードを流れる第１電流と前記第２ダイオードを流れる第２電流との合計値が一定値となるよう構成されている、
   請求項２に記載の増幅回路。
4. 前記電源回路は、前記第１ダイオードを流れる第１電流と前記第２ダイオードを流れる第２電流との合計値が、前記増幅回路の温度、前記第１トランジスタに印加される電源電圧、前記第１トランジスタの出力電力、前記第１トランジスタの負荷インピーダンス、高周波信号の周波数およびプロセスばらつきの少なくとも１つのパラメータに応じて可変するように構成されている、
   請求項２に記載の増幅回路。
5. 前記第１ダイオードのカソードは、前記第１トランジスタのゲートに接続され、
   前記第１抵抗の一方の端子は、前記高周波入力端子と前記第１トランジスタのゲートとを結ぶ信号経路上の第１ノードに接続され、
   前記第１抵抗の他方の端子は、前記第２ダイオードのカソードおよび前記第２トランジスタのゲートに接続され、
   前記バイアス経路は、前記第２トランジスタのゲート、前記第１抵抗、前記第１ノード、および前記第１トランジスタのゲートを含み、
   前記電源回路は、
   ゲートが第１電流源回路および前記第２トランジスタのドレインおよびソースの一方に接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第１ダイオードのアノードおよび前記第２ダイオードのアノードに接続された第３トランジスタと、
   前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子と、グランドとの間に接続された第２電流源回路と、を備える、
   請求項２～４のいずれか１項に記載の増幅回路。
6. 前記第１ダイオードのカソードは、前記第１トランジスタのゲートに接続され、
   前記第１抵抗の一方の端子は、前記高周波入力端子と前記第１トランジスタのゲートとを結ぶ信号経路上の第１ノードに接続され、
   前記第１抵抗の他方の端子は、前記第２ダイオードのカソードおよび前記第２トランジスタのゲートに接続され、
   前記バイアス経路は、前記第２トランジスタのゲート、前記第１抵抗、前記第１ノード、および前記第１トランジスタのゲートを含み、
   前記増幅回路は、さらに、
   第１バイアス検出回路と、誤差増幅回路と、第２バイアス検出回路と、を備え、
   前記誤差増幅回路は、比較器を有し、
   前記電源回路は、第３トランジスタと、第４トランジスタと、第２ノードと、第３ノードと、第２電流源回路と、を有し、
   前記第３トランジスタは、ゲートが前記第２ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第１ダイオードのアノードおよび前記第２ダイオードのアノードに接続され、
   前記第４トランジスタは、前記比較器と前記第２ノードとの間に接続され、
   前記第２ノードは、前記第４トランジスタと前記第３ノードとの間、および、前記第４トランジスタと前記第２バイアス検出回路との間に接続され、
   前記第３ノードは、前記第２ダイオードのカソードおよび前記第２トランジスタのゲートに接続され、
   前記第２電流源回路は、前記第３ノードとグランドとの間に接続され、
   前記第１バイアス検出回路は、前記第２トランジスタのドレインおよびソースの一方と前記比較器との間に接続され、
   前記第２バイアス検出回路は、前記第２ノードと前記第３ノードとの間に接続され、
   前記第２トランジスタのゲートは、前記第１トランジスタのゲートと接続されている、
   請求項２～４のいずれか１項に記載の増幅回路。
7. さらに、前記第２ダイオードと前記第３ノードとの間に接続された第１可変抵抗回路を備える、
   請求項６に記載の増幅回路。
8. さらに、
   ゲートが前記第２ノードに接続され、ドレインおよびソースの一方が電圧源に接続され、ドレインおよびソースの他方が前記第１ダイオードのアノードに接続された第５トランジスタ、を備える、
   請求項６に記載の増幅回路。
9. 前記第２電流源回路は、
   一定電流を生成する第１電流回路と、
   温度に応じた変動電流を生成する第２電流回路と、
   ゲートならびにドレインおよびソースの一方が前記第１電流回路に接続された第６トランジスタと、
   ゲートならびにドレインおよびソースの他方が前記第２電流回路に接続された第７トランジスタと、
   ゲートが前記第６トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第８トランジスタと、
   ゲートが前記第７トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第９トランジスタと、を備える、
   請求項５に記載の増幅回路。
10. 前記第２電流源回路は、
    一定電流を生成する第１電流回路と、
    ゲートならびにドレインおよびソースの一方が前記第１電流回路に接続された第６トランジスタと、
    ゲートが第２スイッチを介して前記第６トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第７トランジスタと、
    ゲートが第３スイッチを介して前記第６トランジスタのゲートに接続され、ドレインおよびソースの一方が前記第２ダイオードのカソードおよび前記第１抵抗の他方の端子に接続され、ドレインおよびソースの他方がグランドに接続された第８トランジスタと、を備える、
    請求項５に記載の増幅回路。
11. さらに、
    電界効果型の第１０トランジスタと、
    第３ダイオードと、
    一次側コイルおよび二次側コイルを有する第１トランスと、を備え、
    前記一次側コイルの一端および他端の少なくとも１つは前記高周波入力端子に接続され、
    前記二次側コイルの一端は前記第１トランジスタのゲートに接続され、
    前記二次側コイルの他端は前記第１０トランジスタのゲートに接続され、
    前記第１抵抗の一方の端子は前記二次側コイルの第２ノードに接続され、前記第１抵抗の他方の端子は前記電源回路に接続され、
    前記バイアス経路は、前記電源回路、前記第１抵抗、前記二次側コイル、前記第１トランジスタのゲート、および前記第１０トランジスタのゲートを含み、
    前記第１ダイオードのカソードは、前記第１トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
    前記第３ダイオードのカソードは、前記第１０トランジスタのゲートおよび前記二次側コイルの間の前記バイアス経路に接続され、
    前記第１ダイオードのアノードは、前記第３ダイオードのアノードと接続されている、
    請求項１に記載の増幅回路。
12. 前記第１抵抗は、抵抗値が可変する、
    請求項１１に記載の増幅回路。
13. 高周波入力端子に接続された電界効果型の第１トランジスタと、
    前記第１トランジスタにバイアス電圧を供給するよう構成された電源回路と、
    前記電源回路に接続された、前記第１トランジスタの模擬用である第２トランジスタと、
    前記電源回路と前記高周波入力端子との間に接続された第１ダイオードと、
    前記第１ダイオードの模擬用である第２ダイオードと、
    前記第１ダイオードおよび前記第２ダイオードと、前記電源回路との間に接続され、前記第１ダイオードを流れる第１電流と前記第２ダイオードを流れる第２電流との差分電流を前記電源回路に出力するよう構成された差分検出回路と、を備える、
    増幅回路
14. 高周波信号を処理する信号処理回路と、
    前記信号処理回路とアンテナとの間で前記高周波信号を伝送する、請求項１に記載の増幅回路と、を備える、
    通信装置。

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