JP6257112B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関する。
本願は、２０１４年４月８日に、日本に出願された特願２０１４−０７９５１４号に基づき優先権を主張し、その内容をここに援用する。
アクティブマトリクス基板を備えた表示装置が従来から知られている。アクティブマトリクス基板の製造工程においては、ガラス基板と他の部材との接触、摩擦、剥離などが頻繁に発生する。そのため、ガラス基板上の半導体層、走査線、信号線等への電荷の蓄積が避けられず、静電気による薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）や配線の破壊を引き起こす場合がある。
この種の静電気による破壊現象を防止する手段として、下記の特許文献１にアクティブマトリクス型の液晶表示装置の製造方法が開示されている。この特許文献１には、液晶パネルにおいてサージ電圧印加による素子の破壊を防止するサージ保護回路が記載されている。
特開２００１−３１８３９３号公報
しかしながら、特許文献１によれば、サージ保護回路が形成されるまで、具体的には、信号線、信号共通配線等が形成されるまで、透明基板上に形成された半導体層、走査線、走査共通配線等は島状に独立している。そのため、電荷の逃げ道が無く、これらに電荷が蓄積する。この蓄積された電荷により、静電気による破壊現象が発生することがある。特に走査線に電荷が蓄積されることにより、走査線とその隣接する配線、例えば走査共通配線の間で発生する静電気による破壊現象は、液晶表示装置の製造歩留まりが低下する要因の多くを占める。
本発明の一つの態様は、上記の課題を解決するためになされたものであり、保護回路が形成されるまでに発生する静電気による破壊現象、特に、走査線とその隣接する配線の間で発生する静電気による破壊現象を抑制することができる表示装置の構成を実現することを目的の一つとする。
上記の目的を達成するために、本発明の一つの態様の表示装置は、互いに交差する複数の走査線および複数の信号線と、複数の走査線と複数の信号線とによって区画された複数の画素に設けられた複数の画素回路用ＴＦＴと、前記複数の走査線の間を電気的に接続する走査共通配線と、前記走査共通配線と前記複数の走査線の各々との間を電気的に接続する複数の保護素子と、を備え、前記走査共通配線と前記複数の保護素子とを電気的に接続する複数の接続配線のうちの少なくとも一部が、前記信号線と同層の配線で構成され、前記複数の画素回路用ＴＦＴを構成する複数の画素回路用半導体層と、前記複数の走査線の各々と、が平面的に重なり、前記画素回路用半導体層と同層の複数の半導体層と、前記複数の走査線と交差する共通配線とが平面的に重なり、前記複数の画素回路用半導体層と前記走査線との重なり部分の面積と、前記複数の半導体層と前記共通配線との重なり部分の面積と、が略等しい。
本発明の一つの態様の表示装置において、前記共通配線は、前記走査共通配線であってもよい。
本発明の一つの態様の表示装置において、前記複数の接続配線のうちの一部の接続配線が、前記信号線と同層の配線で構成され、前記複数の接続配線のうちの残りの接続配線が、前記走査共通配線と一体の配線で構成され、前記複数の半導体層が、前記複数の保護素子を構成する複数の第１半導体層であり、前記複数の画素回路用半導体層と前記走査線との重なり部分の面積と、前記複数の第１半導体層と前記走査共通配線との重なり部分の面積と、が略等しい構成であってもよい。
本発明の一つの態様の表示装置において、前記複数の半導体層が、前記画素回路用半導体層および保護素子用の第１半導体層と同層の複数の第２半導体層であり、前記複数の接続配線の全てが、前記信号線と同層の配線で構成され、前記信号線と同層の中継配線をさらに備え、前記第２半導体層の少なくとも一部および前記中継配線の少なくとも一部が、前記走査共通配線と平面的に重なり、前記複数の画素回路用半導体層と前記走査線との重なり部分の面積と、前記複数の第２半導体層と前記走査共通配線との重なり部分の面積と、が略等しく、前記走査共通配線と前記第２半導体層とが前記中継配線を介して電気的に接続された構成であってもよい。
本発明の一つの態様の表示装置において、前記第２半導体層の第１の端部が、前記走査共通配線と平面的に重なり、前記第２半導体層の第２の端部が、前記走査共通配線の幅方向の片側にはみ出していてもよい。
本発明の一つの態様の表示装置において、前記第２半導体層の中央部が、前記走査共通配線と平面的に重なり、前記第２半導体層の両端部が、前記走査共通配線の幅方向の両側にはみ出していてもよい。
本発明の一つの態様の表示装置において、補助容量を構成する補助容量線をさらに備え、前記共通配線が、前記補助容量線であってもよい。
本発明の一つの態様の表示装置において、前記複数の半導体層が、前記画素回路用半導体層および保護素子用の第１半導体層と同層の複数の第２半導体層であり、前記複数の接続配線の全てが、前記信号線と同層の配線で構成され、前記信号線と同層の中継配線をさらに備え、前記第２半導体層の少なくとも一部および前記中継配線の少なくとも一部が、前記補助容量線と平面的に重なり、前記複数の画素回路用半導体層と前記走査線との重なり部分の面積と、前記複数の第２半導体層と前記補助容量線との重なり部分の面積と、が略等しく、前記補助容量線と前記第２半導体層とが前記中継配線を介して電気的に接続された構成であってもよい。
本発明の一つの態様の表示装置において、前記第２半導体層が、各画素の列に対して１つ設けられ、前記第２半導体層の第１の端部が、前記補助容量線と平面的に重なり、前記第２半導体層の第２の端部が、前記補助容量線の幅方向の片側にはみ出していてもよい。
本発明の一つの態様の表示装置において、前記第２半導体層が、各画素の列に対して２つ設けられ、前記２つの第２半導体層の各々の第１の端部が、前記補助容量線と平面的に重なり、前記２つの第２半導体層の各々の第２の端部が、前記補助容量線の幅方向の両側にはみ出していてもよい。
本発明の一つの態様によれば、保護回路が形成されるまでに発生する静電気による破壊現象、特に、走査線とその隣接する配線の間で発生する静電気による破壊現象を抑制することが可能な表示装置が得られる。
アクティブマトリクス型液晶表示装置の斜視図である。 アクティブマトリクス型液晶表示装置の回路構成図である。 比較例の保護回路のレイアウトを示すアクティブマトリクス基板の平面図である。 図３のI−II線に沿う第１の断面図である。 図３のI−II線に沿う第２の断面図である。 第１実施形態の保護回路のレイアウトを示すアクティブマトリクス基板の平面図である。 図５のIII−IV線に沿う断面図である。 第２実施形態の保護回路のレイアウトを示すアクティブマトリクス基板の平面図である。 図７のV−VI線に沿う断面図である。 第３実施形態の保護回路のレイアウトを示すアクティブマトリクス基板の平面図である。 図９のVII−VIII線に沿う断面図である。 第４実施形態の保護回路のレイアウトを示すアクティブマトリクス基板の平面図である。 図１１のIX−X線に沿う断面図である。 第５実施形態の保護回路のレイアウトを示すアクティブマトリクス基板の平面図である。 図１３のXI−XII線に沿う断面図である。 有機ＥＬ表示装置の画素回路の等価回路図である。
［第１実施形態］
以下、本発明の第１実施形態について、図１〜図６を用いて説明する。
本実施形態では、表示装置として、アクティブマトリクス基板を備えた液晶表示装置の一例を挙げる。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
［実施形態の基本構成］
図１は、アクティブマトリクス型の液晶表示装置の斜視図である。
図１に示すように、液晶表示装置５０は、例えば、互いに対向するように設けられたアクティブマトリクス基板１００および対向基板１５０と、アクティブマトリクス基板１００と対向基板１５０との間に挟持された液晶層（図示せず）と、を備えている。液晶表示装置５０には、画像表示を行う表示領域１と、表示領域１の周囲を囲む額縁領域２と、がそれぞれ設けられている。
図２は、液晶表示装置５０の回路構成図である。
図２に示すように、アクティブマトリクス基板１００は、例えば、矩形状の表示領域１において、互いに平行に延びるように設けられた複数の走査線１０ａと、各走査線１０ａと直交する方向に互いに平行に延びるように設けられた複数の信号線１１ａとを備えている。
表示領域１において、隣り合う走査線１０ａと隣り合う信号線１１ａとによって囲まれた領域に画素ＰＸが形成されている。画素ＰＸの内部には、補助容量７と、スイッチングのための画素ＴＦＴ５と、が設けられている。補助容量７は、補助容量線８を介して端子９に接続されている。液晶表示装置５０の駆動時には、外部から端子９、補助容量線８を経て補助容量７の一方の電極に電圧が印加される。
表示領域１の外側（図２における下側）には走査駆動回路３が配置されている。表示領域１の外側（図２における右側）には信号駆動回路４が配置されている。走査駆動回路３は、アクティブマトリクス基板１００上に直接形成されている。信号駆動回路４は、図１に示すように、アクティブマトリクス基板１００上に実装されたＩＣドライバ６０に組み込まれている。
走査線１０ａ、信号線１１ａなどに電荷が蓄積された場合、その電荷によってＴＦＴや配線が破壊されることがある。その場合、液晶表示装置５０は不良となる。
そこで、ＴＦＴや配線が破壊されることを防止するため、アクティブマトリクス基板１００は、以下に説明する保護回路３０を備えている。
表示領域１の周辺には、走査共通配線１０ｂと信号共通配線１１ｂとが設けられている。走査共通配線１０ｂは、複数の走査線１０ａの間を電気的に接続する配線である。信号共通配線１１ｂは、複数の信号線１１ａの間を電気的に接続する配線である。走査線１０ａと走査共通配線１０ｂとの間、および、信号線１１ａと信号共通配線１１ｂとの間に、保護ダイオード６がそれぞれ形成されている。走査共通配線１０ｂの一端と信号共通配線１１ｂの一端は、それぞれアースに接続されている。走査線１０ａもしくは信号線１１ａが電荷の蓄積により高電圧になった場合、保護ダイオード６が放電し、蓄積された電荷を走査共通配線１０ｂもしくは信号共通配線１１ｂに逃がすことによりＴＦＴや配線を保護する。
本実施形態の「保護ダイオード６」は、特許請求の範囲の「保護素子」に相当する。
保護ダイオード６は、表示領域１に形成される画素ＴＦＴ５と同じプロセスで製造される保護ＴＦＴ６ａ，６ｂ，６ｃ，６ｄのゲートを自身のドレインまたはソースと短絡させることによって形成されたものである。図２において、保護ＴＦＴ６ａのゲートは走査線１０ａと接続され、保護ＴＦＴ６ｃのゲートは信号線１１ａと接続されている。保護ＴＦＴ６ｂのゲートは走査共通配線１０ｂと接続され、保護ＴＦＴ６ｄのゲートは信号共通配線１１ｂと接続されている。向きの異なる保護ＴＦＴ６ａ，６ｂ，６ｃ，６ｄが、走査線１０ａと走査共通配線１０ｂとの間、もしくは、信号線１１ａと信号共通配線１１ｂとの間に配置されている理由は、静電気が正電圧である場合と負電圧である場合のいずれにも対応する必要があるからである。
図３は、比較例の保護ＴＦＴ６ａ、６ｂなどのレイアウトを示す平面図である。
図４Ａは、図３のI−IIに沿う断面図である。
図３および図４Ａにおいては、半導体層１３ａの上層側（図４Ａの上方向）に走査線１０ａを配置する方式のＴＦＴであるトップゲートＴＦＴを図示している。
以下、図３と図４Ａとを参照して、アクティブマトリクス基板１００の製造方法について記述する。
［アクティブマトリクス基板の製造工程］
まず、ガラス基板などの透明基板４０上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜、酸化シリコン膜またはそれらの積層膜などを厚さ５０ｎｍ程度で成膜して、下地膜１２を形成する。
続いて、下地膜１２が形成された基板全体に、例えば、ＣＶＤ法により、真性アモルファスシリコン膜を厚さ５０ｎｍ程度で成膜する。その後、レーザー光照射などのアニール処理により真性アモルファスシリコン膜を多結晶化し、ポリシリコン膜を形成する。そのポリシリコン膜に対して、フォトリソグラフィ処理、エッチング処理およびレジストの剥離処理を行うことにより、半導体層１３ａなどを形成する。
その後、半導体層１３ａなどが形成された基板全体に、例えば、ＣＶＤ法により窒化シリコン膜、酸化シリコン膜またはそれらの積層膜などの無機絶縁膜を厚さ１００ｎｍ程度で成膜して、ゲート絶縁膜１４を形成する。
さらに、ゲート絶縁膜１４が形成された基板全体に、例えば、スパッタリング法により、タングステン膜などの金属膜を厚さ３００ｎｍ程度で成膜する。その後、その金属膜に対して、フォトリソグラフィ処理、エッチング処理およびレジスト剥離処理を行うことにより、走査線１０ａ、走査共通配線１０ｂ、および、その他のゲート配線１０ｃなどを形成する。
続いて、基板上の半導体層１３ａなどに対して、走査線１０ａをマスクとしてリンなどの不純物を注入することにより、半導体層１３ａなどにチャネル領域、ソース領域およびドレイン領域を形成する。
さらに、半導体層１３ａのチャネル領域、ソース領域およびドレイン領域が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜またはそれらの積層膜などの無機絶縁膜を厚さ７００［ｎｍ］程度で成膜する。その後、その無機絶縁膜およびその下層のゲート絶縁膜１４に対して、フォトリソグラフィ処理、エッチング処理およびレジスト剥離処理を行うことにより、コンタクトホール１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅなどを有する層間絶縁膜１５を形成する。
その後、層間絶縁膜１５が形成された基板全体に、例えば、スパッタリング法により、アルミニウム膜などの金属膜を厚さ３５０ｎｍ程度で成膜する。その後、その金属膜に対して、フォトリソグラフィ処理、エッチング処理およびレジスト剥離処理を行うことにより、信号線１１ａ、信号共通配線１１ｂ、その他のソース配線１１ｃ、および、補助容量線１１ｄなどを形成する。これにより、走査駆動回路３、画素ＴＦＴ５、および保護ＴＦＴ６ａ，６ｂ，６ｃ，６ｄを含む保護回路３０などが形成される。
さらに、信号線１１ａなどが形成された基板全体に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜を厚さ２μｍ程度で塗布する。その後、その塗布膜に対して、プリベーク、露光、現像およびポストベークを行うことにより、コンタクトホール１６ｆなどを有する保護絶縁膜１７を形成する。
その後、保護絶縁膜１７が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜などの透明導電膜を厚さ１００ｎｍ程度で成膜する。その後、その透明導電膜に対して、フォトリソグラフィ処理、エッチング処理およびレジスト剥離処理を行うことにより、共通電極１８、補助容量７の一部を形成する。
さらに、共通電極１８が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜またはそれらの積層膜などの無機絶縁膜を厚さ２００ｎｍ程度で成膜する。その後、その無機絶縁膜に対して、フォトリソグラフィ処理、エッチング処理およびレジスト剥離処理を行うことにより、コンタクトホール１６ｇなどを有する層間絶縁膜１９を形成する。
その後、層間絶縁膜１９が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの透明導電膜を厚さ１００ｎｍ程度で成膜する。その後、その透明導電膜に対して、フォトリソグラフィ処理、エッチング処理およびレジスト剥離処理を行うことにより、画素電極２０、補助容量７の一部を形成する。
最後に、画素電極２０などが形成された基板全体に、例えば、スピンコート法、スリットコート法または印刷法により、ポリイミド系の樹脂膜を塗布した後、その塗布膜に対して、焼成およびラビング処理を行うことにより、配向膜（図示せず）を形成する。
以上の工程により、アクティブマトリクス基板１００を製造することができる。
［対向基板製造工程］
まず、ガラス基板などの透明基板の基板全体に、例えば、スピンコート法またはスリットコート法により、黒色に着色された感光性樹脂を塗布する。その後、その塗布膜を露光および現像することにより、ブラックマトリクスを厚さ１μｍ程度に形成する。
続いて、ブラックマトリクスが形成された基板全体に、例えば、スピンコート法またはスリットコート法により、赤色、緑色、または、青色に着色された感光性樹脂を塗布する。その後、その塗布膜を露光および現像することにより、選択した色の着色層（例えば赤色層）を厚さ１μｍ〜３μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば緑色層および青色層）を厚さ１μｍ〜３μｍ程度に形成する。
さらに、着色層が形成された基板全体に、例えば、スピンコート法またはスリットコート法により、アクリル系の感光性樹脂膜を厚さ４μｍ程度で塗布する。その後、その塗布膜に対して、プリベーク、露光、現像、およびポストベークを行うことにより、アクティブマトリクス基板１００と対向基板１５０との間隙を保持するためのフォトスペーサを形成する。
最後に、フォトスペーサが形成された基板全体に、例えば、スピンコート法、スリットコート法、または、印刷法により、ポリイミド系の樹脂膜を塗布する。その後、その塗布膜に対して、焼成、および、ラビング処理を行うことにより、配向膜を形成する。
以上の工程により、対向基板１５０を製造することができる。
［液晶注入工程］
例えば、上記の対向基板製造工程で製造された対向基板１５０の表面に、ＵＶ（紫外線）硬化および熱硬化の併用型樹脂などからなるシール材を枠状に印刷する。その後、シール材の内側に液晶材料を滴下する。
続いて、液晶材料が滴下された対向基板１５０と、上記のアクティブマトリクス基板製造工程で製造されたアクティブマトリクス基板１００とを、減圧雰囲気下で貼り合わせ、その後、大気圧に開放する。
さらに、貼り合わせた状態にて、シール材にＵＶ光を照射した後、加熱することによりシール材を硬化させる。
最後に、例えば、ダイシングにより母材を分断し、アクティブマトリクス基板１００、および対向基板１５０の不要な部分を除去する。
以上の工程により、図１に示すアクティブマトリクス型の液晶表示装置５０を製造することができる。
［静電気による破壊現象の原因と対策について］
上述したように、例えばアクティブマトリクス基板１００の製造工程におけるフォトリソグラフィ処理などにおいて、ガラス基板と他の部材との接触、摩擦、剥離などが頻繁に発生する。そのため、半導体層１３ａ、走査線１０ａ、および信号線１１ａなどへの電荷の蓄積は避けられない。この場合、前述したように、静電気によるＴＦＴや配線の破壊を引き起こす場合がある。
しかしながら、図３に示したような比較例の保護回路３０の構成においては、保護回路３０が形成されるまで、具体的には、信号線１１ａ、信号共通配線１１ｂ等が形成されるまで、透明基板４０上に形成された半導体層１３ａ、走査線１０ａ、走査共通配線１０ｂなどは島状に独立している。そのため、発生した電荷の逃げ道が無く、これらに電荷が蓄積する。その結果、静電気による破壊現象が発生することがある。特に走査線１０ａに電荷が蓄積されることにより、走査線１０ａとその隣接する配線との間、例えば走査線１０ａと走査共通配線１０ｂとの間で発生する静電気による破壊現象は、アクティブマトリクス基板１００の製造歩留まりが低下する要因の多くを占める。
ところで、走査線１０ａ、走査共通配線１０ｂ等に電荷が蓄積する原因として、走査線１０ａ、走査共通配線１０ｂ等へ電荷が直接蓄積すること以外に、平面的に見て、走査線１０ａ、走査共通配線１０ｂなどに重なる導体や半導体に電荷が蓄積することに誘引されて起こる走査線１０ａ、走査共通配線１０ｂなどへの静電誘導がある。
走査線１０ａ、走査共通配線１０ｂ等への静電誘導について、以下、図４Ｂを用いて説明する。図４Ｂは、図４Ａの画素ＴＦＴ５と保護ＴＦＴ６ｂの付近を拡大した断面図であり、かつ、コンタクトホール１６ａ，１６ｂなどを有する層間絶縁膜１５を形成した時点のアクティブマトリクス基板１００の断面図である。
例えば、図４Ｂに見られるように、１つの島状に独立した半導体層１３ａ、すなわち浮遊電位にある半導体層１３ａの各々に、単位面積あたりの電荷量ｑ［Ｃ／μｍ２］の電荷２１が蓄積された場合、平面的に見て、１本の島状に独立した走査線１０ａと重なる画素ＴＦＴ５の半導体層１３ａの表面全体（紙面の上方）に、（式１）で表される電荷量の電荷が蓄積される。
ｑ×Ｓａｉ［Ｃ］（ｉ＝１，２，…，ｍ） …（式１）
同様に、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる保護ＴＦＴ６ｂの半導体層１３ａの表面全体（紙面の上方）には、（式２）で表される電荷量の電荷が蓄積される。
ｑ×Ｓｂｊ［Ｃ］（ｊ＝１，２，…，ｎ） …（式２）
Ｓａｉ［μｍ２］は、平面的に見て、１本の島状に独立した走査線１０ａと重なるｉ個目の画素ＴＦＴ５の半導体層１３ａの面積を表す。Ｓｂｊ［μｍ２］は、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なるｊ個目の保護ＴＦＴ６ｂの半導体層１３ａの面積を表す。ｍ［個］は、１本の島状に独立した走査線１０ａに対して、電気的に接続された画素ＴＦＴ５の個数を表す。ｎ［個］は、１本の島状に独立した走査共通配線１０ｂに対して、電気的に接続された保護ＴＦＴ６ｂの個数を表す。
これらの電荷は、静電誘導によって、１本の島状に独立した走査線１０ａの表面全体（紙面の上方向）に対しては、（式１）より、（式３）で表される電荷量Ｑａの電荷２２ａが、見かけ上、蓄積されると考えられる。
Ｑａ≒Σ（ｑ×Ｓａｉ）＝ｑ×ΣＳａｉ［Ｃ］（ｉ＝１，２，…，ｍ） …（式３）
一方、１本の島状に独立した走査共通配線１０ｂの表面全体（紙面の上方向）に対しては、（式２）より、（式４）で表される電荷量Ｑｂの電荷２２ｂが、見かけ上、蓄積されると考えられる。
Ｑｂ≒Σ（ｑ×Ｓｂｊ）＝ｑ×ΣＳｂｊ［Ｃ］（ｊ＝１，２，…，ｎ） …（式４）
このことにより、１本の島状に独立した走査線１０ａと１本の島状に独立した走査共通配線１０ｂとの間の電荷量の差ΔＱは、（式３）と（式４）から、
ΔＱ≒｜Ｑａ−Ｑｂ｜＝ｑ×｜ΣＳａｉ−ΣＳｂｊ｜
となる。このとき、ΔＱが過大になった場合、静電気による破壊現象が発生すると考えられる。
ここで、１本の島状に独立した走査線１０ａと１本の島状に独立した走査共通配線１０ｂとの間で電荷量の差がない、すなわち、ΔＱ＝０とすると、
ΣＳａｉ＝ΣＳｂｊ（ｉ＝１，２，…，ｍ）（ｊ＝１，２，…，ｎ） …（式５）となる。
言いかえると、平面的に見て、１本の島状に独立した走査線１０ａと重なる全ての半導体層１３ａの面積と、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる全ての半導体層１３ａとの面積と、が極力同じ値になるように近付ければ、静電誘導に起因する電荷量の差ΔＱを極力小さくすることができる。その結果、静電気による破壊現象を抑制できると考えられる。
近年、アクティブマトリクス型の液晶表示装置は、高精細への要望に対する画素領域の縮小、例えば、走査線１０ａ自体の面積の縮小が必要である。また、狭額縁への要望に対する額縁領域の縮小、例えば、走査共通配線１０ｂ自体、補助容量線１１ｄ自体の面積の縮小が必要である。このことから、走査線１０ａ、走査共通配線１０ｂなどと重なる半導体層１３ａの面積が占める割合が大きくなる傾向にあり、静電誘導に起因する電荷を無視することができなくなってきている。
以下の各実施形態において、上記の解決手段を実現するための具体的な構成について説明する。
［第１実施形態］
以下、第１実施形態の液晶表示装置について、図５、図６を用いて説明する。
第１実施形態の液晶表示装置の基本構成は図３、図４Ａ及び図４Ｂを用いて説明した通りであるが、保護回路に係わる構成が図３、図４Ａ及び図４Ｂと異なる。
図５、図６において、基本構成の説明で用いた図３、図４Ａ及び図４Ｂと共通の構成要素には同一の符号を付して、その詳細な説明を省略する。
図５は、第１実施形態の保護回路のレイアウトを示すアクティブマトリクス基板２００の平面図である。
図５が図３と異なる点は、走査共通配線１０ｂと保護ダイオード６を構成する保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線のうちの一部の接続配線に、信号線１１ａと同層で構成される接続配線１１ｅを使用する点である。
図６は、図５のIII−IV線に沿う断面図である。
図６に示すように、走査共通配線１０ｂと保護ＴＦＴ６ｂのゲート１０ｇとを電気的に接続する接続配線１１ｅは、信号線１１ａと同層で構成されている。このように、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線のうちの一部の接続配線１１ｅは、信号線１１ａと同層の配線で構成されている。また、複数の接続配線のうちの残りの接続配線１０ｆは、図３に示した比較例と同様、走査共通配線１０ｂと一体の配線で構成されている。例えば、図５には３個の保護ダイオード６が示されているが、左端の保護ダイオード６の接続配線１１ｅは、信号線１１ａと同層の配線で構成されている。中央および右端の保護ダイオード６の接続配線１０ｆは、走査共通配線１０ｂと一体の配線で構成されている。
これにより、保護回路３０が形成されるまで、１本の島状に独立した走査共通配線１０ｂに対して、電気的に接続された保護ＴＦＴ６ｂの個数を調整して、走査線１０ａとその隣接する配線、この場合、走査共通配線１０ｂの間の静電気による破壊現象を抑制することができる。
具体的に説明すると、本実施形態について、（式５）の左辺のＳａｉ［μｍ２］は、ｉ個目の画素ＴＦＴ５の半導体層１３ａに関する値である。この値は、画素ＴＦＴ５の性能、製造プロセスなどの制約で決まるため、全ての画素ＴＦＴ５に対して同一の値である。
その値をＳａ［μｍ２］とする。（式５）の右辺のＳｂｊ［μｍ２］は、ｊ個目の保護ＴＦＴ６ｂの半導体層１３ａに関する値である。この値は、保護ＴＦＴ６ｂの性能、製造プロセスなどの制約で決まるため、全ての保護ＴＦＴ６ｂに対して同一の値である。その値をＳｂ［μｍ２］とする。（式５）のｍ［個］は、１本の島状に独立した走査線１０ａに対して、電気的に接続された画素ＴＦＴ５の個数を表す。ｎ［個］は、１本の島状に独立した走査共通配線１０ｂに対して、保護回路形成前の時点、具体的には、信号線１１ａの形成前の時点で電気的に接続された保護ＴＦＴ６ｂの個数を表す。
しかし、ｎ［個］については、本実施形態で見られるように、１本の島状に独立した走査共通配線１０ｂと保護ＴＦＴ６ｂを電気的に接続する複数の接続配線のうち、何本の接続配線に信号線１１ａと同層の接続配線１１ｅを使用するかによって調整することができる。すなわち、複数の画素ＴＦＴ５の半導体層１３ａと走査線１０ａとの重なり部分の面積と、走査共通配線１０ｂに対して接続配線１０ｆによって電気的に接続された保護ＴＦＴ６ｂの半導体層１３ａと走査共通配線１０ｂとの重なり部分の面積と、が略等しくなるようにすればよい。その調整した値をｎ’［個］とすると、（式５）より、
ΣＳａｉ＝ΣＳｂｊ（ｉ＝１，２，…，ｍ）（ｊ＝１，２，…，ｎ’）
→ ｍ×Ｓａ＝ｎ’×Ｓｂ
→ ｎ’＝（ｍ×Ｓａ）／Ｓｂ［個］ …（式６）
となる。
例えば、画像表示を行う表示領域サイズが６．９５型であり、かつ、画像解像度がＷＸＧＡの場合、Ｓａ＝５２．２５［μｍ２］、Ｓｂ＝２４４［μｍ２］、ｍ＝２４００［個］である。
（式６）より、
ｎ’＝（２４００×５２．２５）／２４４≒５１３．９［個］
となる。
したがって、保護回路３０が形成されるまで、１本の島状に独立した走査共通配線１０ｂに対して、電気的に接続された保護ＴＦＴ６ｂの個数を、ΔＱが最小値になる値として、５１４［個］にすればよい。
なお、１本の島状に独立した走査共通配線１０ｂに対して電気的に接続された保護ＴＦＴ６ｂの個数は、５１４［個］であれば最適であるが、必ずしも５１４個でなくてもよい。例えば４１２個〜６１６個程度の値としてもよい。
その理由は、以下の通りである。
画素ＴＦＴ５のゲート絶縁膜１４が破壊される電荷量Ｑｇは画素ＴＦＴ５のゲート容量Ｃｇ、画素ＴＦＴ５のゲート絶縁膜１４の破壊電圧Ｖｇ（＞０）とすると、（式７）で表わされる。
Ｑｇ＝Ｃｇ×Ｖｇ［Ｃ］ …（式７）
よって、画素ＴＦＴ５のゲート絶縁膜１４が破壊される電荷量の差ΔＱｇは、（式８）で表わされる。
ΔＱｇ＝２×Ｑｇ＝２×Ｃｇ×Ｖｇ［Ｃ］ …（式８）
また、画素ＴＦＴ５のゲート絶縁膜１４が破壊される単位面積あたりの電荷量ｑｇ［Ｃ／μｍ２］の電荷２１は、（式３）より、（式９）で表わされる。
ΔＱｇ≒Σ（ｑｇ×Ｓａｉ）＝ｑｇ×ΣＳａｉ［Ｃ］（ｉ＝１，２，…，ｍ）
→ ｑｇ＝ΔＱｇ／ΣＳａｉ ［Ｃ／μｍ２］ …（式９）
よって、このｑｇの値以上であると、画素ＴＦＴ５のゲート絶縁膜１４が破壊されることは、材料の固有の性質上、回避できない。
一方、走査線１０ａとその隣接する配線、この場合、走査共通配線１０ｂの間隔Ｄ１の層間絶縁膜１５が破壊される電荷量Ｑｉは層間容量Ｃｉ、層間絶縁膜１５の破壊電圧Ｖｉ（＞０）とすると、（式１０）で表わされる。
Ｑｉ＝Ｃｉ×Ｖｉ［Ｃ］ …（式１０）
よって、走査線１０ａとその隣接する配線、この場合、走査共通配線１０ｂの間隔Ｄ１の層間絶縁膜１５が破壊される電荷量の差ΔＱｉは、（式１１）で表わされる。
ΔＱｉ＝２×Ｑｉ＝２×Ｃｉ×Ｖｉ［Ｃ］ …（式１１）
よって、画素ＴＦＴ５のゲート絶縁膜１４が材料の固有の性質上、破壊され、かつ、走査線１０ａとその隣接する配線、この場合、走査共通配線１０ｂの間隔Ｄ１の層間絶縁膜１５が破壊されるときの面積の差｜ΣＳａｉ−ΣＳｂｊ｜の最大値は、（式９）より、（式１２）となる。
ΔＱｉ＝ｑｇ×｜ΣＳａｉ−ΣＳｂｊ｜
→ ｜ΣＳａｉ−ΣＳｂｊ｜＝ΔＱｉ／ｑｇ＝（ΔＱｉ×ΣＳａｉ）／ΔＱｇ
…（式１２）
言い換えると、この値以上の値を採用した場合、画素ＴＦＴ５のゲート絶縁膜１４より先に、走査線１０ａとその隣接する配線、この場合、走査共通配線１０ｂの間の層間絶縁膜１５が破壊されてしまい、本発明の効果が極端に少なくなる。
例えば、前述したとおり、画像表示を行う表示領域サイズが６．９５型であり、かつ、画像解像度がＷＸＧＡの場合、Ｃｇ＝２．００Ｅ−１４［Ｆ］、Ｖｇ＝１００［Ｖ］であるため、（式８）より、
ΔＱｇ＝２×Ｃｇ×Ｖｇ＝４．００×１０−１２［Ｃ］
であり、（式９）より、
ｑｇ＝ΔＱｇ／ΣＳａｉ≒３．２０×１０−１７［Ｃ／μｍ２］
となる。
また、Ｃｉ＝４．００×１０−１７［Ｆ］、Ｖｉ＝１０［ｋＶ］であるため、（式１１）より、
ΔＱｉ＝２×Ｃｉ×Ｖｉ＝８．００×１０−１３［Ｃ］
であり、（式１２）より、
｜ΣＳａｉ−ΣＳｂｊ｜＝（ΔＱｉ×ΣＳａｉ）／ΔＱｇ≒２．５０×１０４［μｍ２］となる。
前述したとおり、
｜ΣＳａｉ−ΣＳｂｊ｜＝｜ｍ×Ｓａ−ｎ’×Ｓｂ｜＜２．５０×１０４ …（式１３）であればよいから、ｍ＝２４００［個］、Ｓａ＝５２．２５［μｍ２］、Ｓｂ＝２４４［μｍ２］より、
４１１．５ ＜ ｎ’＜ ６１６．４
となる。
よって、前述したとおり、保護ＴＦＴ６ｂの個数は、たとえば、４１２個〜６１６個程度の値としてよい。
調整前のｎの値は、図３で見られるように、走査線１０ａの本数に等しく、１２８０［個］である。本実施形態について、１本の島状に独立した走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線の一部に、接続配線１１ｅを使用する割合を、概ね５本のうちの３本の割合に設定する。このような割合で設定する理由は、１本の島状に独立した走査共通配線１０ｂの表面全体で見たときに、静電誘導に起因する電荷の蓄積が局所的にならないようにして、局所的な静電気による破壊現象を抑制するためである。このように設定することが好ましい。
また、１本の島状に独立した走査線１０ａの配線幅Ａ１は２５［μｍ］に設定し、その配線長は９４０００［μｍ］に設定し、１本の島状に独立した走査共通配線１０ｂの配線幅Ｂ１は１５［μｍ］に設定し、その配線長は１５００００［μｍ］に設定する。この値は、１本の島状に独立した走査線１０ａの面積と１本の島状に独立した走査共通配線１０ｂの面積を略等しくして、各々に電荷が直接蓄積される量を極力等しくするために設定した値である。
具体的には、１本の島状に独立した走査線１０ａの面積に対する１本の島状に独立した走査共通配線１０ｂの面積の比率を＋０．８〜＋１．２の間に設定することが好ましい。
なお、補助容量線１１ｄの配線幅Ｃ１は２２０［μｍ］に設定し、走査線１０ａと走査共通配線１０ｂの間隔Ｄ１は１０［μｍ］に設定する。
当然ながら、保護回路３０が形成された後は、走査線１０ａもしくは信号線１１ａが電荷の蓄積により高電圧になった場合、保護ＴＦＴ６ａもしくは保護ＴＦＴ６ｂが放電を生じ、電荷を走査共通配線１０ｂもしくは信号共通配線１１ｂに逃がし、静電気による破壊現象を防止することができる。
［第２実施形態］
以下、第２実施形態の液晶表示装置について、図７、図８を用いて説明する。
第２実施形態の液晶表示装置の基本構成は図３、図４Ａ及び図４Ｂを用いて説明した通りであるが、保護回路に係わる構成が図３、図４Ａ及び図４Ｂと異なる。
図７、図８において、基本構成の説明で用いた図３、図４Ａ及び図４Ｂと共通の構成要素には同一の符号を付して、その詳細な説明を省略する。
図７は、本実施形態のアクティブマトリクス基板３００の保護ＴＦＴ６ａ，６ｂなどのレイアウトを示す平面図である。
図７が図３と異なる点は、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線の全てに、信号線１１ａと同層の接続配線１１ｅを使用している点、保護ＴＦＴ用の半導体層１３ａ（第１半導体層）と同層の複数の半導体層１３ｂ（第２半導体層）が設けられ、半導体層１３ｂの一部が走査共通配線１０ｂと平面的に重なっている点、および、信号線１１ａと同層の中継配線１１ｆが設けられ、中継配線１１ｆの一部が走査共通配線１０ｂと平面的に重なっている点、である。
第２実施形態では、半導体層１３ｂの第１の端部（図７における下端部）が、走査共通配線１０ｂと平面的に重なり、半導体層１３ｂの第２の端部（図７における上端部）が、走査共通配線１０ｂの幅方向の片側（図７における上方）にはみ出している。
図８は、図７のV−VI線に沿う断面図である。
本実施形態（図７、図８）がさらに基本構成（図３、図４Ａ及び図４Ｂ）と異なる点は、保護回路３０が形成される時点で、図８に示すように、コンタクトホール１６ｉを介して、走査共通配線１０ｂと中継配線１１ｆとが電気的に接続され、コンタクトホール１６ｈを介して、中継配線１１ｆと半導体層１３ｂとが電気的に接続される点である。すなわち、走査共通配線１０ｂと半導体層１３ｂとは、中継配線１１ｆを介して電気的に接続される。
以上の構成により、保護回路３０が形成される以前は、平面的に見て、１本の島状に独立した走査共通配線１０ｂに重なる半導体層１３ｂの面積を調整して、走査線１０ａとその隣接する配線、この場合、走査線１０ａと走査共通配線１０ｂとの間の静電気による破壊現象を防止することができる。具体的には、複数の画素回路用の半導体層１３ａと走査線１０ａとの重なり部分の面積と、複数の半導体層１３ｂと走査共通配線１０ｂとの重なり部分の面積と、が略等しくなるようにする。
具体的に説明すると、本実施形態について、（式５）の左辺のＳａｉ［μｍ２］は、ｉ個目の画素ＴＦＴ５の半導体層１３ａに関する値である。この値は、画素ＴＦＴ５の性能、製造プロセス等の制約で決まるため、全ての画素ＴＦＴ５に対して同一の値である。その値をＳａとする。（式５）の右辺のＳｂｊ［μｍ２］は、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積を表している。本実施形態では、便宜上、各々の重なり部分の面積を所定の値に設定し、その値をＳｂ’とする。（式５）中のｍ［個］は、１本の島状に独立した走査線１０ａに対して電気的に接続された画素ＴＦＴ５の個数を表す。ｎ［個］は、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの個数を表す。ここでは、便宜上、第１実施形態における調整前のｎの値、つまり、ｎ＝１２８０［個］に設定する。
このとき、（式５）より、
ΣＳａｉ＝ΣＳｂｊ（ｉ＝１，２，…，ｍ）（ｊ＝１，２，…，ｎ）
→ ｍ×Ｓａ＝ｎ×Ｓｂ’
→ Ｓｂ’＝（ｍ×Ｓａ）／ｎ［μｍ２］ …（式１４）
となる。
例えば、画像表示を行う表示領域サイズが６．９５型であり、かつ、画像解像度がＷＸＧＡの場合、Ｓａ＝５２．２５［μｍ２］、ｍ＝２４００［個］である。
（式１４）により、
Ｓｂ’＝（２４００×５２．２５）／１２８０≒９７．９６９［μｍ２］
となる。つまり、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積を、ΔＱが最小値になる値として、９７．９７［μｍ２］にすればよい。
なお、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積は、９７．９７［μｍ２］であれば最適であるが、必ずしも９７．９７［μｍ２］に一致していなくてもよい。例えば７９〜１１７［μｍ２］程度の値としてもよい。
その理由は、以下の通りである。
前述したとおり、（式１３）より、
｜ΣＳａｉ−ΣＳｂｊ｜＝｜ｍ×Ｓａ−ｎ×Ｓｂ’｜＜２．５０×１０４
であればよいから、ｍ＝２４００［個］、Ｓａ＝５２．２５［μｍ２］、ｎ＝１２８０［個］より、
７８．４ ＜ Ｓｂ’＜ １１７．５
となる。
よって、前述したとおり、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積は、たとえば、７９〜１１７［μｍ２］程度の値としてよい。
また、１本の島状に独立した走査線１０ａの配線幅と配線長、１本の島状に独立した走査共通配線１０ｂの配線幅と配線長、補助容量線１１ｄの配線幅、および、走査線１０ａと走査共通配線１０ｂとの間隔は、第１実施形態と同一の値に設定する。この値は、１本の島状に独立した走査線１０ａの面積と１本の島状に独立した走査共通配線１０ｂの面積を略等しくして、各々に電荷が直接蓄積される量を極力等しくするために設定した値である。
具体的には、１本の島状に独立した走査線１０ａの面積に対する１本の島状に独立した走査共通配線１０ｂの面積の比率を＋０．８〜＋１．２の間に設定することが好ましい。
平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積Ｓｂ’の１辺の長さ（走査共通配線１０ｂが延びる方向と垂直な方向の寸法）Ｅ１は、１０．１［μｍ］に設定する。他の１辺の長さ（走査共通配線１０ｂが延びる方向と平行な方向の寸法）Ｅ２は、９．７［μｍ］に設定する。
さらに、保護回路３０が形成される時点で、コンタクトホール１６ｉを介して走査共通配線１０ｂと中継配線１１ｆとが電気的に接続され、コンタクトホール１６ｈを介して中継配線１１ｆと半導体層１３ｂとが電気的に接続される。これにより、半導体層１３ｂに蓄積された電荷を走査共通配線１０ｂへ逃がし、走査共通配線１０ｂの静電誘導に起因する電荷の蓄積を防止している。当然ながら、保護回路３０が形成された後は、走査線１０ａもしくは信号線１１ａが電荷の蓄積により高電圧になった場合、保護ＴＦＴ６ａもしくは保護ＴＦＴ６ｂが放電し、電荷を走査共通配線１０ｂもしくは信号共通配線１１ｂに逃がして、静電気による破壊現象を防止することができる。
さらに、本実施形態においては、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する接続配線の全てに信号線１１ａと同層の接続配線１１ｅが使用されている。これにより、走査共通配線１０ｂに電荷が蓄積された際の静電気による保護ＴＦＴ６ｂの破壊を回避することができる。
［第３実施形態］
以下、第３実施形態の液晶表示装置について、図９、図１０を用いて説明する。
第３実施形態の液晶表示装置の基本構成は図３、図４Ａ及び図４Ｂを用いて説明した通りであるが、保護回路に係わる構成が図３、図４Ａ及び図４Ｂと異なる。
図９、図１０において、基本構成の説明で用いた図３、図４Ａ及び図４Ｂと共通の構成要素には同一の符号を付して、その詳細な説明を省略する。
図９は、本実施形態のアクティブマトリクス基板４００の保護ＴＦＴ６ａ，６ｂなどのレイアウトを示す平面図である。
図９が図３と異なる点は、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線の全てに、信号線１１ａと同層の接続配線１１ｅを用いている点、走査線１０ａと同層の補助容量線１０ｄを用いている点、保護ＴＦＴ用の半導体層１３ａ（第１半導体層）と同層の複数の半導体層１３ｃ（第２半導体層）が設けられ、半導体層１３ｃの一部が補助容量線１０ｄと平面的に重なっている点、および、信号線１１ａと同層の中継配線１１ｇが設けられ、中継配線１１ｇの一部が補助容量線１０ｄと平面的に重なっている点、である。
本実施形態の場合、半導体層１３ｃは、走査線１０ａの延びる方向に並んだ画素ＰＸの列に対して１つずつ設けられている。半導体層１３ｃの第１の端部（図９における上端部）は、補助容量線１０ｄと平面的に重なり、半導体層１３ｃの第２の端部（図９における下端部）は、補助容量線１０ｄの幅方向の片側（図９における下方）にはみ出している。
図１０は、図９のVII−VIII線に沿う断面図である。
本実施形態（図９、図１０）がさらに基本構成（図３、図４Ａ及び図４Ｂ）と異なる点は、保護回路３０が形成される時点で、図１０に示すように、コンタクトホール１６ｉを介して、補助容量線１０ｄと中継配線１１ｇとが電気的に接続され、コンタクトホール１６ｈを介して、中継配線１１ｇと半導体層１３ｃとが電気的に接続される点である。すなわち、補助容量線１０ｄと半導体層１３ｃとは、中継配線１１ｇを介して電気的に接続される。
これにより、保護回路３０が形成される以前は、平面的に見て、１本の島状に独立した補助容量線１０ｄに重なる半導体層１３ｃの面積を調整して、走査線１０ａとその隣接する配線、この場合、走査線１０ａと補助容量線１０ｄとの間の静電気による破壊現象を防止することができる。具体的には、複数の画素回路用の半導体層１３ａと走査線１０ａとの重なり部分の面積と、複数の半導体層１３ｃと補助容量線１０ｄとの重なり部分の面積と、が略等しくなるようにする。
具体的に説明すると、本実施形態について、（式５）の左辺のＳａｉ［μｍ２］は、ｉ個目の画素ＴＦＴ５の半導体層１３ａに関する値である。この値は、画素ＴＦＴ５の性能、製造プロセス等の制約で決まるため、全ての画素ＴＦＴ５に対して同一の値である。その値をＳａとする。また、（式５）の右辺のＳｂｊ［μｍ２］は、平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｃの各々の面積を表している。本実施形態では、便宜上、各々の面積を所定の値に設定し、その値をＳｂ’とする。（式５）中のｍ［個］は、１本の島状に独立した走査線１０ａに対して、電気的に接続された画素ＴＦＴ５の個数を表す。ｎ［個］は、平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｃの個数を表す。ここでは、便宜上、第１実施形態における調整前のｎの値、つまり、ｎ＝１２８０［個］に設定する。
この場合、（式５）からＳｂ’の値を求めると、第２実施形態と同様に、９７．９７［μｍ２］となる。
なお、第２実施形態と同様、Ｓｂ’の値は例えば７９〜１１７［μｍ２］程度の値であってもよい。
また、１本の島状に独立した走査線１０ａの配線幅、１本の島状に独立した走査共通配線１０ｂの配線幅と配線長、補助容量線１０ｄの配線幅は、第１実施形態と同一の値である。走査線１０ａの配線長は、９３７００［μｍ］に設定する。走査線１０ａと補助容量線１０ｄとの間隔Ｄ２は、１０［μｍ］に設定する。平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｃの各々の面積Ｓｂ’の１辺の長さ（補助容量線１０ｄが延びる方向と垂直な方向の寸法）Ｆ１は、１０．１［μｍ］に設定する。他の１辺の長さ（補助容量線１０ｄが延びる方向と平行な方向の寸法）Ｆ２は、９．７［μｍ］に設定する。
さらに、保護回路３０が形成される時点において、コンタクトホール１６ｉを介して補助容量線１０ｄと中継配線１１ｇとが電気的に接続され、コンタクトホール１６ｈを介して中継配線１１ｇと半導体層１３ｃとが電気的に接続される。これにより、半導体層１３ｃに蓄積された電荷を補助容量線１０ｄへ逃がし、補助容量線１０ｄの静電誘導に起因する電荷の蓄積をなくすことができる。このとき、補助容量線１０ｄと中継配線１１ｇとの積層構造を有するため、配線全体の抵抗値が低減する。そのため、液晶表示装置５０の駆動時に、共通電極１８に安定して電圧を印加することができる。当然ながら、保護回路３０が形成された後は、走査線１０ａもしくは信号線１１ａが電荷の蓄積により高電圧になった場合、保護ＴＦＴ６ａもしくは保護ＴＦＴ６ｂが放電し、電荷を走査共通配線１０ｂもしくは信号共通配線１１ｂに逃がして、静電気による破壊現象を抑制することができる。
さらに、本実施形態においては、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する接続配線の全てに信号線１１ａと同層の接続配線１１ｅが使用されている。これにより、走査共通配線１０ｂに電荷が蓄積された際の静電気による保護ＴＦＴ６ｂの破壊を回避することができる。
［第４実施形態］
以下、第４実施形態の液晶表示装置について、図１１、図１２を用いて説明する。
第４実施形態の液晶表示装置の基本構成は図３、図４Ａ及び図４Ｂを用いて説明した通りであるが、保護回路に係わる構成が図３、図４Ａ及び図４Ｂと異なる。
図１１、図１２において、基本構成の説明で用いた図３、図４Ａ及び図４Ｂと共通の構成要素には同一の符号を付して、その詳細な説明を省略する。
図１１は、本実施形態のアクティブマトリクス基板５００の保護ＴＦＴ６ａ，６ｂなどのレイアウトを示す平面図である。
図１１が図３と異なる点は、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線の全てに、信号線１１ａと同層の接続配線１１ｅを使用している点、保護ＴＦＴ用の半導体層１３ａ（第１半導体層）と同層の複数の半導体層１３ｂ（第２半導体層）が設けられ、半導体層１３ｂの一部が走査共通配線１０ｂと平面的に重なっている点、および、信号線１１ａと同層の中継配線１１ｆが設けられ、中継配線１１ｆの一部が走査共通配線１０ｂと平面的に重なっている点、である。
上述の第２実施形態では、半導体層１３ｂの一方の端部（図７における上端部）が走査共通配線１０ｂの幅方向の片側（図７における上方）にはみ出していた。これに対して、本実施形態では、半導体層１３ｂの中央部が、走査共通配線１０ｂと平面的に重なり、半導体層１３ｂの両端部（図１１における上端部および下端部）が、走査共通配線１０ｂの幅方向の両側にはみ出している。
図１２は、図１１のIX−X線に沿う断面図である。
本実施形態（図１１、図１２）がさらに基本構成（図３、図４Ａ及び図４Ｂ）と異なる点は、保護回路３０が形成される時点で、図１２に示すように、コンタクトホール１６ｉを介して、走査共通配線１０ｂと中継配線１１ｆとが電気的に接続され、走査共通配線１０ｂを挟んで設けられた２個のコンタクトホール１６ｈを介して、中継配線１１ｆと半導体層１３ｂとが電気的に接続される点である。すなわち、走査共通配線１０ｂと半導体層１３ｂとは、中継配線１１ｆを介して電気的に接続される。
これにより、保護回路３０が形成される以前は、平面的に見て、１本の島状に独立した走査共通配線１０ｂに重なる半導体層１３ｂの面積を調整して、走査線１０ａとその隣接する配線、この場合、走査線１０ａと走査共通配線１０ｂとの間の静電気による破壊現象を抑制することができる。具体的には、複数の画素ＴＦＴ用の半導体層１３ａと走査線１０ａとの重なり部分の面積と、複数の半導体層１３ｂと走査共通配線１０ｂとの重なり部分の面積と、が略等しくなるようにする。
具体的に説明すると、本実施形態について、（式５）の左辺のＳａｉ［μｍ２］は、ｉ個目の画素ＴＦＴ５の半導体層１３ａに関する値である。この値は、画素ＴＦＴ５の性能、製造プロセス等の制約で決まるため、全ての画素ＴＦＴ５に対して同一の値である。その値をＳａとする。（式５）の右辺のＳｂｊ［μｍ２］は、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積を表している。本実施形態では、便宜上、各々の重なり部分の面積を所定の値に設定し、その値をＳｂ’とする。（式５）中のｍ［個］は、１本の島状に独立した走査線１０ａに対して、電気的に接続された画素ＴＦＴ５の個数を表す。ｎ［個］は、平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの個数を表す。ここでは、便宜上、第１実施形態における調整前のｎの値、つまり、ｎ＝１２８０［個］に設定する。
この場合、（式５）からＳｂ’の値を求めると、第２実施形態と同様、Ｓｂ’＝９７．９７［μｍ２］となる。
なお、第２実施形態と同様、Ｓｂ’の値は例えば７９〜１１７［μｍ２］程度の値であってもよい。
また、１本の島状に独立した走査線１０ａの配線幅と配線長、１本の島状に独立した走査共通配線１０ｂの配線幅と配線長、補助容量線１１ｄの配線幅、および、走査線１０ａと走査共通配線１０ｂとの間隔は、第１実施形態と同一の値に設定する。この値は、１本の島状に独立した走査線１０ａの面積と１本の島状に独立した走査共通配線１０ｂの面積とを略等しくして、各々に電荷が直接蓄積される量を極力等しくするために設定した値である。
具体的には、１本の島状に独立した走査線１０ａの面積に対する１本の島状に独立した走査共通配線１０ｂの面積の比率を＋０．８〜＋１．２の間に設定することが好ましい。
平面的に見て、１本の島状に独立した走査共通配線１０ｂと重なる半導体層１３ｂの各々の面積Ｓｂ’の１辺の長さ（走査共通配線１０ｂが延びる方向と垂直な方向の寸法）Ｇ１は、１５［μｍ］に設定する。他の１辺の長さ（走査共通配線１０ｂが延びる方向と平行な方向の寸法）Ｇ２は、６．５［μｍ］に設定する。これにより、面積Ｓｂ’は９７．５［μｍ２］となり、ΔＱが最小値となる値、つまり、第２実施形態で計算した値である９７．９７［μｍ２］に近付けることができる。
アクティブマトリクス基板の製造プロセスにおいて、各層のパターン間で僅かなアライメントずれの発生が避けられない場合がある。例えば、走査共通配線１０ｂと半導体層１３ｂとのアライメントずれが生じたとする。このとき、走査共通配線１０ｂと半導体層１３ｂとが走査共通配線１０ｂの延びる方向に平行な方向にずれた場合には、走査共通配線１０ｂと半導体層１３ｂとの重なり部分の面積が変化することはない。しかしながら、図７に示した第２実施形態の場合、走査共通配線１０ｂと半導体層１３ｂとが走査共通配線１０ｂの延びる方向と垂直な方向（図の上下方向）にずれたとすると、走査共通配線１０ｂと半導体層１３ｂとの重なり部分の面積が変化し、静電気による破壊現象を抑制する効果が薄れてしまう。
これに対し、本実施形態の場合、半導体層１３ｂの両端部（図１１における上端部および下端部）が、走査共通配線１０ｂの幅方向の両側にはみ出している。そのため、仮に走査共通配線１０ｂと半導体層１３ｂとが走査共通配線１０ｂの延びる方向と垂直な方向（図１１における上下方向）にずれたとしても、走査共通配線１０ｂと半導体層１３ｂとの重なり部分の面積が変化することはない。よって、製造プロセス等に起因するアライメントずれが生じた場合でも、静電気による破壊現象を抑制する効果を維持することができる。
さらに、保護回路３０が形成される時点で、コンタクトホール１６ｉを介して走査共通配線１０ｂと中継配線１１ｆとが電気的に接続され、コンタクトホール１６ｈを介して中継配線１１ｆと半導体層１３ｂとが電気的に接続される。これにより、半導体層１３ｂに蓄積された電荷を走査共通配線１０ｂへ逃がし、走査共通配線１０ｂの静電誘導に起因する電荷の蓄積をなくすことができる。当然ながら、保護回路３０が形成された後は、走査線１０ａもしくは信号線１１ａが電荷の蓄積により高電圧になった場合、保護ＴＦＴ６ａもしくは保護ＴＦＴ６ｂが放電して電荷を走査共通配線１０ｂもしくは信号共通配線１１ｂに逃がして、静電気による破壊現象を防止することができる。
さらに、本実施形態においては、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する接続配線の全てに信号線１１ａと同層の接続配線１１ｅが使用されている。これにより、走査共通配線１０ｂに電荷が蓄積された際の静電気による保護ＴＦＴ６ｂの破壊を回避することができる。
［第５実施形態］
以下、第５実施形態の液晶表示装置について、図１３、図１４を用いて説明する。
第５実施形態の液晶表示装置の基本構成は図３、図４Ａ及び図４Ｂを用いて説明した通りであるが、保護回路に係わる構成が図３、図４Ａ及び図４Ｂと異なる。
図１３、図１４において、基本構成の説明で用いた図３、図４Ａ及び図４Ｂと共通の構成要素には同一の符号を付して、その詳細な説明を省略する。
図１３は、本実施形態のアクティブマトリクス基板６００の保護ＴＦＴ６ａ，６ｂなどのレイアウトを示す平面図である。
図１３が図３と異なる点は、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する複数の接続配線の全てに、信号線１１ａと同層の接続配線１１ｅを用いている点、走査線１０ａと同層の補助容量線１０ｄを用いている点、保護ＴＦＴ用の半導体層１３ａ（第１半導体層）と同層の複数の半導体層１３ｃ（第２半導体層）が設けられ、半導体層１３ｃの一部が補助容量線１０ｄと平面的に重なっている点、および、信号線１１ａと同層の中継配線１１ｇが設けられ、中継配線１１ｇの一部が補助容量線１０ｄと平面的に重なっている点、である。
上述の第３実施形態では、半導体層１３ｃが各画素列に１つ設けられ、その半導体層１３ｃの一方の端部（図９における下端部）が補助容量線１０ｄの幅方向の片側（図９における下方）にはみ出していた。これに対して、本実施形態では、半導体層１３ｃが、走査線１０ａの延びる方向に並んだ画素ＰＸの列に対して２つずつ設けられ、その２つの半導体層１３ｃが補助容量線１０ｄの上辺側と下辺側とに配置されている。２つの半導体層１３ｃの各々の第１の端部（図１３における２つの半導体層１３ｃの互いに対向する端部）は、補助容量線１０ｄと平面的に重なっている。２つの半導体層１３ｃの各々の第２の端部（図１３における２つの半導体層１３ｃの互いに離れた側の端部）は、補助容量線１０ｄの幅方向の両側（図１３における上下方向）にはみ出している。
図１４は、図１３のXI−XII線に沿う断面図である。
本実施形態（図１３、図１４）がさらに基本構成（図３、図４Ａ及び図４Ｂ）と異なる点は、保護回路３０が形成される時点で、コンタクトホール１６ｉを介して、補助容量線１０ｄと中継配線１１ｇとが電気的に接続され（図１３参照）、コンタクトホール１６ｈを介して、中継配線１１ｇと半導体層１３ｃとが電気的に接続される（図１３および図１４参照）点である。すなわち、補助容量線１０ｄと半導体層１３ｃとは、中継配線１１ｇを介して電気的に接続される。
これにより、保護回路３０が形成される以前は、平面的に見て、１本の島状に独立した補助容量線１０ｄに重なる半導体層１３ｃの面積を調整して、走査線１０ａとその隣接する配線、この場合、走査線１０ａと補助容量線１０ｄとの間の静電気による破壊現象を抑制することができる。具体的には、複数の画素回路用の半導体層１３ａと走査線１０ａとの重なり部分の面積と、複数の半導体層１３ｃと補助容量線１０ｄとの重なり部分の面積と、が略等しくなるようにする。
具体的に説明すると、本実施形態について、（式５）の左辺のＳａｉ［μｍ２］は、ｉ個目の画素ＴＦＴ５の半導体層１３ａに関する値である。この値は、画素ＴＦＴ５の性能、製造プロセス等の制約で決まるため、全ての画素ＴＦＴ５に対して同一の値である。その値をＳａとする。（式５）の右辺のＳｂｊ［μｍ２］は、平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｃの各々の面積を表している。本実施形態では、便宜上、各々の面積を所定の値に設定し、その値をＳｂ’とする。（式５）中のｍ［個］は、１本の島状に独立した走査線１０ａに対して電気的に接続された画素ＴＦＴ５の個数を表す。ｎ［個］は、平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｃの個数を表す。ここでは、便宜上、第１実施形態における調整前のｎの値の２倍、つまり、ｎ＝１２８０×２＝２５６０［個］に設定する。
この場合、（式５）より、
ΣＳａｉ＝ΣＳｂｊ（ｉ＝１，２，…，ｍ）（ｊ＝１，２，…，ｎ）
→ ｍ×Ｓａ＝ｎ×Ｓｂ’
→ Ｓｂ’＝（ｍ×Ｓａ）／ｎ［μｍ２］ …（式１４）
となる。
例えば、画像表示を行う表示領域サイズが６．９５型であり、かつ、画像解像度がＷＸＧＡの場合、Ｓａ＝５２．２５［μｍ２］、ｍ＝２４００［個］である。
このとき、（式１４）により、
Ｓｂ’＝（２４００×５２．２５）／２５６０≒４８．９８４［μｍ２］
となる。
よって、平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｂの各々の面積を、ΔＱが最小値になる値として、４８．９８［μｍ２］になるように設計すればよい。
なお、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｂの各々の面積は４８．９８［μｍ２］であれば最適であるが、必ずしも４８．９８［μｍ２］に一致していなくてもよい。例えば４０〜５８［μｍ２］程度の値としてもよい。
その理由は、以下の通りである。
前述したとおり、（式１３）より、
｜ΣＳａｉ−ΣＳｂｊ｜＝｜ｍ×Ｓａ−ｎ×Ｓｂ’｜＜２．５０×１０４
であればよいから、ｍ＝２４００［個］、Ｓａ＝５２．２５［μｍ２］、ｎ＝２×１２８０＝２５６０［個］より、
３９．２ ＜ Ｓｂ’＜ ５８．８
となる。
よって、前述したとおり、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｂの各々の面積は、たとえば、４０〜５８［μｍ２］程度の値としてよい。
また、１本の島状に独立した走査線１０ａの配線幅、１本の島状に独立した走査共通配線１０ｂの配線幅と配線長、補助容量線１０ｄの配線幅は、第１実施形態と同一の値である。走査線１０ａの配線長、および、走査線１０ａと補助容量線１０ｄとの間隔は、第３実施形態と同一の値である。平面的に見て、１本の島状に独立した補助容量線１０ｄと重なる半導体層１３ｃの各々の面積Ｓｂ’の１辺の長さ（補助容量線１０ｄが延びる方向と垂直な方向の寸法）Ｈ１は、７．９［μｍ］に設定する。他の１辺の長さ（補助容量線１０ｄが延びる方向と平行な方向の寸法）Ｈ２は、６．２［μｍ］に設定する。
第５実施形態では、半導体層１３ｃが各画素列に対して２つずつ設けられ、２つの半導体層１３ｃの互いに離れた側の端部が、補助容量線１０ｄの幅方向の両側にはみ出している。そのため、仮に補助容量線１０ｄと半導体層１３ｃとが補助容量線１０ｄの延びる方向と垂直な方向（図１３における上下方向）に位置ずれしたとしても、補助容量線１０ｄと半導体層１３ｃとの重なり部分の面積が変化することはない。よって、製造プロセス等に起因するアライメントずれが生じた場合でも、静電気による破壊現象を抑制する効果を維持することができる。
さらに、保護回路３０が形成される時点において、コンタクトホール１６ｉを介して補助容量線１０ｄと中継配線１１ｇとが電気的に接続され、コンタクトホール１６ｈを介して中継配線１１ｇと半導体層１３ｃとが電気的に接続される。これにより、半導体層１３ｃに蓄積された電荷を補助容量線１０ｄへ逃がし、補助容量線１０ｄの静電誘導に起因する電荷の蓄積をなくすことができる。
また、配線全体は補助容量線１０ｄと中継配線１１ｇとの積層構造となるため、配線の抵抗値は低減され、液晶表示装置の駆動時に共通電極１８に対して安定して電圧を印加することができる。当然ながら、保護回路３０が形成された後は、走査線１０ａもしくは信号線１１ａが電荷の蓄積により高電圧になった場合、保護ＴＦＴ６ａもしくは保護ＴＦＴ６ｂが放電して電荷を走査共通配線１０ｂもしくは信号共通配線１１ｂに逃がして、静電気による破壊現象を防止することができる。
さらに、本実施形態においては、走査共通配線１０ｂと保護ＴＦＴ６ｂとを電気的に接続する接続配線の全てに信号線１１ａと同層の接続配線１１ｅが使用されている。これにより、走査共通配線１０ｂに電荷が蓄積された際の静電気による保護ＴＦＴ６ｂの破壊を回避することができる。
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、画素ＴＦＴと保護ＴＦＴを構成する各ＴＦＴの半導体材料は、シリコン等の１４族元素の半導体、酸化物半導体等に変更することができる。さらに、各ＴＦＴの半導体材料の結晶性は、特に限定されず、単結晶、多結晶、非晶質、もしくは、微結晶であってもよい。なお、酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）およびシリコン（Ｓｉ）からなる群より選ばれる少なくとも一種の元素と、酸素（Ｏ）とを含むことが好ましく、Ｉｎ、Ｇａ、ＺｎおよびＯを含むことがより好ましい。
また、画素ＴＦＴと保護ＴＦＴを構成する各ＴＦＴの形態は、トップゲート方式に特に限定されず、例えばボトムゲート方式等に適宜変更することができる。
さらに、近年、自己発光型の表示装置であって、液晶表示装置と比較して、高速応答、高視野角、高コントラスト、および更なる薄型軽量化を実現する上で有利な有機ＥＬ表示装置の開発が盛んに行われている。図１５は、有機ＥＬ表示装置の画素回路の一例の模式図を示す。詳しい説明は省略するが、画素は、第１トランジスタＴ１と、第２トランジスタＴ２と、キャパシタＣｓｔと、有機発光ダイオード（ＯＬＥＤ）と、を備えている。第１トランジスタＴ１は、ソースが第１電源ＥＬＶＤＤに接続され、ドレインが有機発光ダイオードのアノード電極に接続され、ゲートが第１ノードＮ１に接続されている。第２トランジスタＴ２は、ソースがデータ線Ｄｍに接続され、ドレインが第１ノードＮ１に接続され、ゲートが走査線Ｓｎに接続されている。キャパシタＣｓｔは、第１電極が第１電源ＥＬＶＤＤに接続され、第２電極が第１ノードＮ１に接続されている。有機発光ダイオードは、アノード電極が第１トランジスタＴ１のドレインに接続され、カソード電極が第２電源ＥＬＶＳＳに接続されている。
このように、有機ＥＬ表示装置においても、走査線が存在するため、本発明を適用することができる。本発明は、液晶表示装置に限定されることなく、種々の表示装置に適用することができる。
本発明は、液晶表示装置、有機ＥＬ表示装置等の各種表示装置に利用が可能である。
５…画素ＴＦＴ（画素回路用ＴＦＴ）、６…保護ダイオード（保護素子）、１０ａ…走査線、１０ｂ…走査共通配線（共通配線）、１１ａ…信号線、１０ｄ，１１ｄ…補助容量線、１０ｆ，１１ｅ…接続配線、１１ｆ，１１ｇ…中継配線、１３ａ，１３ｂ，１３ｃ…半導体層、５０…液晶表示装置、ＰＸ…画素。

Claims (10)

  1. 互いに交差する複数の走査線および複数の信号線と、
    複数の走査線と複数の信号線とによって区画された複数の画素に設けられた複数の画素回路用薄膜トランジスタと、
    前記複数の走査線の間を電気的に接続する走査共通配線と、
    前記走査共通配線と前記複数の走査線の各々との間を電気的に接続する複数の保護素子と、を備え、
    前記走査共通配線と前記複数の保護素子とを電気的に接続する複数の接続配線のうちの少なくとも一部が、前記信号線と同層の配線で構成され、
    前記複数の画素回路用薄膜トランジスタを構成する複数の画素回路用半導体層と、前記複数の走査線の各々と、が平面的に重なり、
    前記画素回路用半導体層と同層の複数の半導体層と、前記複数の走査線と交差する共通配線とが平面的に重なり、
    前記複数の画素回路用半導体層と前記複数の走査線の少なくとも一つとの重なり部分の面積と、前記複数の半導体層と前記共通配線との重なり部分の面積と、が略等しい表示装置。
  2. 前記共通配線が、前記走査共通配線である請求項１に記載の表示装置。
  3. 前記複数の接続配線のうちの一部の接続配線が、前記信号線と同層の配線で構成され、
    前記複数の接続配線のうちの残りの接続配線が、前記走査共通配線と一体の配線で構成され、
    前記複数の半導体層が、前記複数の保護素子を構成する複数の第１半導体層であり、
    前記複数の画素回路用半導体層と前記複数の走査線の少なくとも一つとの重なり部分の面積と、前記複数の第１半導体層と前記走査共通配線との重なり部分の面積と、が略等しい請求項２に記載の表示装置。
  4. 前記複数の半導体層が、前記画素回路用半導体層および保護素子用の第１半導体層と同層の複数の第２半導体層であり、
    前記複数の接続配線の全てが、前記信号線と同層の配線で構成され、
    前記信号線と同層の中継配線をさらに備え、
    前記第２半導体層の少なくとも一部および前記中継配線の少なくとも一部が、前記走査共通配線と平面的に重なり、
    前記複数の画素回路用半導体層と前記複数の走査線の少なくとも一つとの重なり部分の面積と、前記複数の第２半導体層と前記走査共通配線との重なり部分の面積と、が略等しく、
    前記走査共通配線と前記第２半導体層の少なくとも一つとが前記中継配線の少なくとも一つを介して電気的に接続された請求項２に記載の表示装置。
  5. 前記第２半導体層の第１の端部が、前記走査共通配線と平面的に重なり、
    前記第２半導体層の第２の端部が、前記走査共通配線の幅方向の片側にはみ出している請求項４に記載の表示装置。
  6. 前記第２半導体層の中央部が、前記走査共通配線と平面的に重なり、
    前記第２半導体層の両端部が、前記走査共通配線の幅方向の両側にはみ出している請求項４に記載の表示装置。
  7. 補助容量を構成する補助容量線をさらに備え、
    前記共通配線が、前記補助容量線である請求項１に記載の表示装置。
  8. 前記複数の半導体層が、前記画素回路用半導体層および保護素子用の第１半導体層と同層の複数の第２半導体層であり、
    前記複数の接続配線の全てが、前記信号線と同層の配線で構成され、
    前記信号線と同層の中継配線をさらに備え、
    前記第２半導体層の少なくとも一部および前記中継配線の少なくとも一部が、前記補助容量線と平面的に重なり、
    前記複数の画素回路用半導体層と前記複数の走査線の少なくとも一つとの重なり部分の面積と、前記複数の第２半導体層と前記補助容量線との重なり部分の面積と、が略等しく、
    前記補助容量線と前記第２半導体層の少なくとも一つとが前記中継配線の少なくとも一つを介して電気的に接続された請求項７に記載の表示装置。
  9. 前記第２半導体層が、各画素の列に対して１つ設けられ、
    前記第２半導体層の第１の端部が、前記補助容量線と平面的に重なり、
    前記第２半導体層の第２の端部が、前記補助容量線の幅方向の片側にはみ出している請求項８に記載の表示装置。
  10. 前記第２半導体層が、各画素の列に対して２つ設けられ、
    前記２つの第２半導体層の各々の第１の端部が、前記補助容量線と平面的に重なり、
    前記２つの第２半導体層の各々の第２の端部が、前記補助容量線の幅方向の両側にはみ出している請求項８に記載の表示装置。
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