CN113675233A - 显示设备 - Google Patents

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安俊勇
郭源奎
卞昌洙
金旼正
朴亨埈
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Abstract

公开了一种显示设备。所述显示设备包括：基底，包括包含显示元件的显示区域；第一薄膜晶体管，设置在显示区域中，第一薄膜晶体管包括包含硅半导体的第一半导体层和与第一半导体层绝缘的第一栅电极；第二薄膜晶体管，设置在显示区域中，第二薄膜晶体管包括包含氧化物半导体的第二半导体层和与第二半导体层绝缘的第二栅电极；第一信号线，在第一薄膜晶体管的一侧处沿第一方向延伸；第二信号线，在第一薄膜晶体管的相对侧处沿第一方向延伸；以及屏蔽图案，沿第一方向延伸，屏蔽图案与第一信号线至少部分地叠置。

Description

显示设备
本申请要求于2020年5月15日在韩国知识产权局提交的第10-2020-0058447号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
一个或更多个实施例涉及一种显示设备，并且涉及一种由包括硅半导体的薄膜晶体管和包括氧化物半导体的薄膜晶体管驱动的显示设备。
背景技术
显示设备通常可以包括显示元件和用于控制施加到显示元件的电信号的驱动电路。驱动电路可以包括薄膜晶体管(TFT)、存储电容器和布线。
为了精确地控制来自显示元件的光发射和光发射的程度，增加了电连接到一个显示元件的TFT的数量。因此，已经积极地进行了关于显示设备的高集成度和功耗的研究。
将理解的是，本背景技术部分的背景旨在部分地提供用于理解该技术的有用的背景。然而，本背景技术部分的背景还可以包括在此公开的主题的相应有效提交日期之前，作为相关领域技术人员未知或不理解的内容的一部分的思想、构思或认识。
发明内容
一个或更多个实施例包括一种显示设备，该显示设备可以由包括硅半导体的薄膜晶体管和包括氧化物半导体的薄膜晶体管驱动，以降低功耗并实现高集成度。
然而，上述技术特征是示例性的，而公开的范围不限于此。
另外的方面将在下面的描述中部分地阐述，并且部分地通过该描述将是明显的，或者可以通过给出的公开的实施例的实践而获知。
根据一个或更多个实施例，一种显示设备可以包括：基底，包括包含显示元件的显示区域；第一薄膜晶体管，设置在显示区域中，其中，第一薄膜晶体管可以包括包含硅半导体的第一半导体层和与第一半导体层绝缘的第一栅电极；第二薄膜晶体管，设置在显示区域中，其中，第二薄膜晶体管可以包括包含氧化物半导体的第二半导体层和与第二半导体层绝缘的第二栅电极；第一信号线，在第一薄膜晶体管的一侧处沿第一方向延伸；第二信号线，在第一薄膜晶体管的相对侧处沿第一方向延伸；以及屏蔽图案，沿第一方向延伸，屏蔽图案与第一信号线至少部分地叠置。
屏蔽图案和第一半导体层可以设置在同一层上。
第一薄膜晶体管可以包括驱动晶体管和发射控制晶体管，第二薄膜晶体管可以包括补偿晶体管，第一信号线可以电连接到补偿晶体管的栅电极以传输扫描信号，第二信号线可以电连接到发射控制晶体管的栅电极以传输发射控制信号。
第一薄膜晶体管可以包括驱动晶体管和开关晶体管，驱动晶体管中的半导体层和开关晶体管中的半导体层可以彼此成一体，并且屏蔽图案可以在平面图中从驱动晶体管的半导体层与开关晶体管的半导体层之间的区域沿第一方向突出。
第二薄膜晶体管可以包括补偿晶体管，并且屏蔽图案可以与第二薄膜晶体管的补偿晶体管的半导体层叠置。
屏蔽图案可以在显示元件的发射时段期间接收正电压。
屏蔽图案可以设置在基底与第一薄膜晶体管的第一半导体层之间。
第一薄膜晶体管可以包括驱动晶体管和发射控制晶体管，第二薄膜晶体管可以包括补偿晶体管，并且第一信号线可以包括发射控制线，发射控制线可以电连接到发射控制晶体管的栅电极以传输发射控制信号。
显示设备还可以包括：第一层间绝缘层，设置在第一栅电极与第二薄膜晶体管之间；第二层间绝缘层，与第二薄膜晶体管的第二栅电极叠置；第一电源电压线，设置在第二层间绝缘层上，第一电源电压线沿与第一方向相交的第二方向延伸；第一平坦化层，与第一电源电压线叠置；以及数据线，设置在第一平坦化层上，数据线沿第二方向延伸并且与第一电源电压线至少部分地叠置。
显示设备还可以包括设置在第二层间绝缘层上的节点连接线，其中，节点连接线可以包括电连接到第一薄膜晶体管的第一栅电极的一端和电连接到第二薄膜晶体管的第二半导体层的相对端。
根据一个或更多个实施例，一种显示设备可以包括：基底，包括包含显示元件的显示区域；驱动晶体管、开关晶体管和发射控制晶体管，设置在显示区域中，其中，驱动晶体管、开关晶体管和发射控制晶体管可以均包括硅半导体；补偿晶体管，设置在显示区域中，其中，补偿晶体管可以包括氧化物半导体；第一信号线，在驱动晶体管的一侧处沿第一方向延伸；第二信号线，在驱动晶体管的相对侧处沿第一方向延伸；以及屏蔽图案，沿第一方向延伸，屏蔽图案与第一信号线至少部分地叠置。
屏蔽图案和驱动晶体管的半导体层可以设置在同一层上。
第一信号线可以电连接到补偿晶体管的栅电极以传输扫描信号，第二信号线可以电连接到发射控制晶体管的栅电极以传输发射控制信号。
驱动晶体管的半导体层和开关晶体管的半导体层可以彼此成一体，并且屏蔽图案可以在平面图中从驱动晶体管的半导体层与开关晶体管的半导体层之间的区域沿第一方向突出。
屏蔽图案可以与补偿晶体管的半导体层叠置。
补偿晶体管可以包括NMOS晶体管，发射控制晶体管可以包括PMOS晶体管，屏蔽图案可以在显示元件的发射时段期间接收正电压。
屏蔽图案可以设置在基底与驱动晶体管的半导体层之间。
第一信号线可以包括发射控制线，发射控制线可以电连接到发射控制晶体管的栅电极以传输发射控制信号。
显示设备还可以包括：第一电源电压线，沿与第一方向相交的第二方向延伸；第一平坦化层，与第一电源电压线叠置；以及数据线，设置在第一平坦化层上，数据线沿第二方向延伸并且与第一电源电压线至少部分地叠置。
显示设备还可以包括第二电源电压线，第二电源电压线设置在第一平坦化层上并且电连接到第一电源电压线。
附图说明
通过结合附图进行的以下描述，公开的实施例的以上和其它方面、特征和优点将更加明显，在附图中：
图1是根据实施例的显示设备的图；
图2是根据实施例的像素的等效电路图；
图3是示出根据实施例的显示设备的一对像素电路中的薄膜晶体管和电容器的位置的布局；
图4是沿图3的线I-I'截取的显示设备的示意性剖视图；图5是沿图3的线II-II'截取的显示设备的示意性剖视图；
图6A至图6G是根据层来示出图3的元件的布局；
图7是示出图3的一些组件的布局；
图8是沿图7的线III-III'截取的显示设备的示意性剖视图；
图9是根据实施例的输入到像素电路的一些或预定数量的信号的波形图；
图10是根据对比示例的不包括屏蔽图案的显示设备的示意性剖视图；以及
图11是部分地示出根据实施例的显示设备的示意性剖视图。
具体实施方式
现在将详细地参照实施例，附图中示出了实施例的示例，其中，同样的附图标记始终表示同样的元件。就这点而言，实施例可以具有不同的形式，而不应被解释为局限于在此所阐述的描述。因此，下面仅通过参照附图来描述实施例，以解释说明书的多个方面。
如在这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。在整个公开中，表述“a、b和c中的至少一个(种/者)”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c中的全部或它们的变型。
术语“和”和“或”可以以连接词的含义或反义连接词的含义使用，并且可以理解为等同于“和/或”。在说明书和权利要求书中，出于其含义和解释的目的，短语“……中的至少一个(种/者)”旨在包括“从……的组中选择的至少一个(种/者)”的含义。例如，“A和B中的至少一个(种/者)”可以理解为表示“A、B或者A和B”。
由于公开允许各种改变和众多实施例，因此将在附图中示出并且在书面描述中详细地描述实施例。参照用于示出一个或更多个实施例的附图，以获得充分的理解、其优点以及由实施方式实现的目的。然而，实施例可以具有不同的形式，而不应被解释为限于在此所阐述的描述。
虽然可以使用诸如“第一”、“第二”等的术语来描述各种组件，但这样的组件不限于上述术语。上述术语仅用于将一个组件与另一组件区分开。例如，在不脱离所附权利要求的范围的情况下，在一个实施例中被称为第一元件的第一元件可以在另一实施例中被称为第二元件。
除非在上下文中以单数形式使用的表述具有明显不同的含义，否则以单数形式使用的表述包括复数形式的表述。
在说明书中，将理解的是，术语“包括”、“具有”、“包含”和它们的变型旨在说明存在说明书中公开的特征、数目、步骤、动作、组件、部分或它们的组合，但不旨在排除可以存在或可以添加一个或更多个其它特征、数目、步骤、动作、组件、部分或它们的组合的可能性。
将理解的是，当层、区域或组件被称为“形成在”另一层、区域或组件“上”时，该层、区域或组件可以直接地或间接地形成在所述另一层、区域或组件上。例如，可以存在中间层、区域或组件。
此外，当层、膜、区域、基底或区或者元件被称为“在”另一层、膜、区域、基底或区或者元件“下方”时，该层、膜、区域、基底或区或者元件可以直接在所述另一层、膜、区域、基底或区或者元件下方，或者在它们之间可以存在中间层、膜、区域、基底或区或者元件。相反地，当层、膜、区域、基底或区或者元件被称为“在”另一层、膜、区域、基底或区或者元件“正下方”时，在它们之间可以不存在中间层、膜、区域、基底或区或者元件。此外，“在……之上”或“在……上”可以包括定位在对象上或下方，而不一定表示基于重力的方向。
将理解的是，当层、区域或组件被称为“连接”到另一层、区域或组件时，该层、区域或组件可以“直接地连接”到所述另一层、区域或组件，并且/或者可以“间接地连接”到所述另一层、区域或组件且其它层、区域或组件置于它们之间。例如，将理解的是，当层、区域或组件被称为“电连接”到另一层、区域或组件时，该层、区域或组件可以“直接地电连接”到所述另一层、区域或组件，并且/或者可以“间接地电连接”到所述另一层、区域或组件且其它层、区域或组件置于它们之间。
为了便于描述，在此可以使用空间相对术语“在……下方”、“在……之下”、“下”、“在……上方”、“上”等来描述如附图中所示出的一个元件或组件与另一元件或组件之间的关系。将理解的是，空间相对术语旨在涵盖装置在使用或操作中除了附图中描绘的方位之外的不同方位。例如，在附图中示出的装置被翻转的情况下，定位“在”另一装置“下方”或“之下”的装置可以被放置“在”另一装置“上方”。因此，说明性的术语“在……下方”可以包括上部位置和下部位置两者。装置也可以沿其它方向定位，因此空间相对术语可以根据方位而不同地解释。
另外，术语“与……叠置”或其变型表示第一对象可以在第二对象上方或下方或者第二对象的侧面，反之亦然。另外，术语“与……叠置”可以包括层叠、堆叠、面对或面向、在……之上延伸、覆盖或部分地覆盖或者如本领域普通技术人员将领会和理解的任何其它合适的术语。术语“面对”和“面向”表示第一元件可以直接地或间接地与第二元件相对。在其中第三元件置于第一元件与第二元件之间的情况下，第一元件和第二元件可以被理解为彼此间接相对，尽管彼此仍然面对。当元件被描述为“不与”另一元件“叠置”或其变型时，这可以包括元件彼此间隔开、彼此偏移或彼此分开或者如本领域普通技术人员将领会和理解的任何其它合适的术语。
此外，当元件被称为“与”另一元件“接触”或其变型等时，该元件可以“与”另一元件“电接触”或“物理接触”；或者“与”另一元件“间接接触”或“直接接触”。
考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的局限性)，如在此使用的“大约(约)”或“近似”包括所陈述的值，并表示在如由本领域普通技术人员所确定的特定值的可接受的偏差范围内。例如，“大约(约)”可以表示在一个或更多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。
为了便于解释，可能夸大附图中的组件的尺寸。换言之，由于为了便于解释而任意示出了附图中的组件的尺寸和厚度，因此以下实施例不限于此。
在说明书中，短语“A和/或B”表示A、B或者A和B。另外，短语“A和B中的至少一个(种/者)”表示A、B或者A和B。
在在此的说明书中，“沿第一方向或第二方向延伸”的线表示沿第一方向或第二方向以Z字形或以曲线延伸以及沿第一方向或第二方向笔直地延伸。
在整个说明书中，短语“在平面图中”表示从顶部观察目标部分，短语“在示意性剖视图中”表示从横向方向观察竖直切割的目标部分的剖面。
除非另有定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与实施例所属的领域的普通技术人员通常理解的含义相同的含义。此外，还将理解的是，术语(诸如在通用字典中定义的术语)应该被解释为具有与它们在相关领域的上下文中的含义一致的含义，而将不以理想的或过于正式的含义进行解释，除非在此明确地如此定义。
图1是根据实施例的显示设备的图。
根据一个或更多个实施例的显示设备可以被实施为诸如以智能电话、移动电话、导航装置、游戏控制台、TV、车用导航单元、笔记本计算机、膝上型计算机、平板计算机、个人媒体播放器(PMP)或个人数字助理(PDA)为例的电子装置。此外，电子装置可以是柔性的、可弯曲的、可折叠的或可卷曲的装置。
基底100可以被划分为显示图像的显示区域DA和布置或设置在显示区域DA周围或者与显示区域DA相邻布置或设置的外围区域PA。
基底100可以包括诸如以玻璃、金属、塑料为例的各种材料。在实施例中，基底100可以包括柔性材料。这里，包括柔性材料的基底100表示可弯曲、可折叠或可卷曲的基底。包括柔性材料的基底100可以包括超薄玻璃、金属或塑料，然而，公开不限于此。
均包括诸如有机发光二极管OLED(见图2)的各种显示元件的像素PX可以设置在基底100的显示区域DA中。可以存在像素PX，并且像素PX可以以诸如以条纹布置、Pentile布置或马赛克布置为例的各种类型布置或设置以显示图像。
在平面图中看见显示区域DA的情况下，显示区域DA可以具有如图1中所示的大致矩形形状。在实施例中，例如，显示区域DA可以具有诸如以三角形形状、五边形形状、六边形形状为例的大致多边形形状、大致圆形形状、大致椭圆形形状或不规则形状。
基底100的外围区域PA可以设置在显示区域DA周围或者可以与显示区域DA相邻，并且可以不显示图像。用于传输可以施加到显示区域DA的电信号的各种布线以及驱动器IC芯片或印刷电路板可以附着到的垫(pad，或称为“焊盘”)可以定位或设置在外围区域PA中。
在下文中，为了便于描述，将描述包括有机发光二极管作为显示元件的显示设备。然而，一个或更多个实施例可以应用于诸如以液晶显示设备、电泳显示设备、无机EL显示设备为例的各种类型的显示设备。
图2是示出根据实施例的驱动像素的像素电路和电连接到像素电路的作为显示元件的有机发光二极管的等效电路图。
参照图2，像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一电容器Cst和第二电容器Cbt。此外，像素电路PC可以电连接到信号线、第一初始化电压线VIL1、第二初始化电压线VIL2和电源电压线PL。信号线可以包括数据线DL、第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4和发射控制线EL。在实施例中，信号线、第一初始化电压线VIL1、第二初始化电压线VIL2和电源电压线PL中的至少一条可以被相邻的像素电路共享。
电源电压线PL可以将第一电源电压ELVDD传输到第一晶体管T1。第一初始化电压线VIL1可以将用于使第一晶体管T1初始化的第一初始化电压Vint1传输到像素电路PC。第二初始化电压线VIL2可以将用于使有机发光二极管OLED初始化的第二初始化电压Vint2传输到像素电路PC。
第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4、发射控制线EL以及第一初始化电压线VIL1和第二初始化电压线VIL2可以沿第一方向x延伸，并且可以在相应行中彼此分开地布置或设置。数据线DL和电源电压线PL可以沿第二方向y延伸，并且可以在每列中彼此间隔开。
在图2中，第一晶体管T1至第七晶体管T7之中的第三晶体管T3和第四晶体管T4可以被实施为n沟道MOSFET(NMOS)晶体管，而其它晶体管可以被实施为p沟道MOSFET(PMOS)晶体管。
第一晶体管T1可以经由第五晶体管T5电连接到电源电压线PL，并且可以经由第六晶体管T6电连接到有机发光二极管OLED。第一晶体管T1可以用作驱动晶体管并接收数据信号DATA，以根据第二晶体管T2的开关操作向有机发光二极管OLED供应驱动电流IOLED。
第二晶体管T2可以是开关晶体管，其可以电连接到第一扫描线SL1和数据线DL，并且可以经由第五晶体管T5电连接到电源电压线PL。第二晶体管T2可以根据通过第一扫描线SL1传输的第一扫描信号Sn而导通，以执行用于将通过数据线DL传输的数据信号DATA传输到节点N1的开关操作。
第三晶体管T3可以是补偿晶体管，其可以电连接到第四扫描线SL4，并且可以经由第六晶体管T6电连接到有机发光二极管OLED。第三晶体管T3可以根据通过第四扫描线SL4传输的第四扫描信号Sn'而导通，以二极管连接第一晶体管T1。
第四晶体管T4可以是第一初始化晶体管，其可以电连接到第三扫描线SL3(即，前一扫描线)和第一初始化电压线VIL1，并且可以根据通过第三扫描线SL3传输的第三扫描信号Sn-1(即，前一扫描信号)而导通。因此，第四晶体管T4可以将第一初始化电压Vint1从第一初始化电压线VIL1传输到第一晶体管T1的栅电极，以使第一晶体管T1的栅电极处的电压初始化。
第五晶体管T5可以是操作控制晶体管，第六晶体管T6可以是发射控制晶体管。第五晶体管T5和第六晶体管T6可以电连接到发射控制线EL，并且可以根据通过发射控制线EL传输的发射控制信号En同时导通以形成电流路径，使得驱动电流IOLED可以从电源电压线PL流向有机发光二极管OLED。
第七晶体管T7可以是第二初始化晶体管，并且可以电连接到第二扫描线SL2(即，下一扫描线)和第二初始化电压线VIL2。第七晶体管T7可以根据通过第二扫描线SL2传输的作为下一扫描信号的第二扫描信号GP2而导通，并且可以将第二初始化电压Vint2从第二初始化电压线VIL2传输到有机发光二极管OLED并使有机发光二极管OLED初始化。可以省略第七晶体管T7。
第一电容器Cst可以包括第一电极CE1和第二电极CE2。第一电极CE1可以电连接到第一晶体管T1的栅电极，第二电极CE2可以电连接到电源电压线PL。第一电容器Cst可以存储并保持与电源电压线PL的电压和第一晶体管T1的栅电极的电压之间的差对应的电压，以保持施加到第一晶体管T1的栅电极的电压。
第二电容器Cbt可以包括第三电极CE3和第四电极CE4。第三电极CE3可以电连接到第一扫描线SL1和第二晶体管T2的栅电极。第四电极CE4可以电连接到第一晶体管T1的栅电极和第一电容器Cst的第一电极CE1。第二电容器Cbt可以是升压电容器，在第一扫描线SL1的第一扫描信号Sn是用于使第二晶体管T2截止的电压的情况下，升压电容器可以增大节点N2处的电压以降低表示黑色的电压(黑色电压)。
有机发光二极管OLED可以包括像素电极和对电极，并且对电极可以接收第二电源电压ELVSS。有机发光二极管OLED可以从第一晶体管T1接收驱动电流IOLED以发光，并因此可以显示图像。
下面将描述根据实施例的像素电路PC的详细操作。
在第一初始化时段期间，在通过第三扫描线SL3供应第三扫描信号Sn-1的情况下，第四晶体管T4可以响应于第三扫描信号Sn-1而导通，并且第一晶体管T1可以通过从第一初始化电压线VIL1供应的第一初始化电压Vint1而被初始化。
在数据编码时段期间，在通过第一扫描线SL1供应第一扫描信号Sn并且通过第四扫描线SL4供应第四扫描信号Sn'的情况下，第二晶体管T2可以响应于第一扫描信号Sn而导通，第三晶体管T3可以响应于第四扫描信号Sn'而导通。这里，第一晶体管T1可以通过可以导通的第三晶体管T3二极管连接，并且可以沿正向方向偏置。然后，在从数据线DL供应的数据信号DATA下，可以将可以补偿第一晶体管T1的阈值电压的补偿电压施加到第一晶体管T1的栅电极。第一电源电压ELVDD和补偿电压可以施加到第一电容器Cst的相对端，并且第一电容器Cst可以存储与其相对端处的电压之间的差对应的电荷。
在发射时段期间，第五晶体管T5和第六晶体管T6可以根据从发射控制线EL供应的发射控制信号En而导通。可以根据第一晶体管T1中的栅电极的电压与第一电源电压ELVDD之间的差产生驱动电流IOLED，并且可以经由第六晶体管T6将驱动电流IOLED供应到有机发光二极管OLED。
在第二初始化时段期间，在通过第二扫描线SL2供应第二扫描信号GP2的情况下，第七晶体管T7可以响应于第二扫描信号GP2而导通，并且有机发光二极管OLED可以通过从第二初始化电压线VIL2供应的第二初始化电压Vint2而被初始化。
在实施例中，第一晶体管T1至第七晶体管T7中的至少一个晶体管可以包括包含氧化物材料的半导体层，而其它晶体管包括包含硅的半导体层。详细地，直接影响显示设备的亮度的第一晶体管T1可以包括包含具有高可靠性的多晶硅的半导体层，如此，可以实现具有高分辨率的显示设备。
氧化物半导体具有高载流子迁移率和低漏电流，因此即使在驱动时间可能被延长的情况下电压降也不会大。因为即使在低频驱动下也可以使因电压降而导致图像的颜色变化小，所以可以进行氧化物半导体的低频驱动。如上所述，因为氧化物半导体具有低漏电流，所以电连接到第一晶体管T1的栅电极的第三晶体管T3和第四晶体管T4中的至少一个晶体管可以采用氧化物半导体，以防止漏电流流到第一晶体管T1的栅电极，同时降低功耗。
图3是示出根据实施例的显示设备的一对像素电路中的薄膜晶体管和电容器的位置的布局。图4是沿图3的线I-I'截取的显示设备的示意性剖视图，图5是沿图3的线II-II'截取的显示设备的示意性剖视图。图6A至图6G是根据层示出图3的元件的布局。
图3示出了布置或设置在同一行和相邻列中的一对像素电路PC。在图3中，左像素区域CA1中的像素PX的像素电路PC和右像素区域CA2中的像素PX的像素电路PC可以具有对称结构。
参照图3，根据实施例的显示设备的像素电路PC可以包括：第一扫描线133、第二扫描线133'、第三扫描线SL3、第四扫描线SL4、发射控制线135和初始化电压线，沿第一方向x延伸；以及数据线181以及第一电源电压线172和第二电源电压线183，沿与第一方向x交叉或相交的第二方向y延伸。初始化电压线可以包括第一初始化电压线147和第二初始化电压线164。
此外，像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一电容器Cst和第二电容器Cbt。
在实施例中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7可以被设置为均包括硅半导体的薄膜晶体管。第三晶体管T3和第四晶体管T4可以被设置为均包括氧化物半导体的薄膜晶体管。
第二扫描线133'可以是下一行的第一扫描线SL1。图3的第一扫描线133可以是前一行的第二扫描线SL2。在图3中，示出了可以电连接到前一行的像素PX并且布置或设置在当前行的像素区域中的第七晶体管T7和可以电连接到当前行的像素PX并且布置或设置在下一行的像素区域中的第七晶体管T7两者。在下文中，为了便于描述，作为示例，将描述布置或设置在当前行的像素区域中的第七晶体管T7。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7中的半导体层可以设置在同一层处，并且可以包括相同或相似的材料。例如，所述半导体层可以包括多晶硅。第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可以彼此电连接，并且可以以各种形状弯曲。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7中的半导体层可以均包括沟道区以及在沟道区的相对侧处的源区和漏区。在示例中，源区和漏区可以掺杂有杂质，并且杂质可以包括N型杂质或P型杂质。源区和漏区可以分别对应于源电极和漏电极。源区和漏区可以根据晶体管的性质而彼此交换。在下文中，为了方便起见，将使用诸如源区和漏区而不是源电极和漏电极的术语。
第一晶体管T1可以包括第一半导体层和第一栅电极G1。第一半导体层可以包括第一沟道区A1以及在第一沟道区A1的相对侧处的第一源区S1和第一漏区D1。第一半导体层可以具有大致弯曲的形状，因此第一沟道区A1可以比其余的沟道区A2至A7长。例如，在第一半导体层可以以诸如以“
Figure BDA0003036764830000121
”、“
Figure BDA0003036764830000122
”、“S”、“M”、“W”为例弯曲多次的情况下，可以在窄的空间中确保长的沟道长度。因为第一沟道区A1可以长，所以可以增大施加到第一栅电极G1的栅极电压的驱动范围，然后，可以精确地控制从有机发光二极管OLED发射的光的灰度，并且可以改善显示质量。在实施例中，第一半导体层可以具有笔直的形状，而不是弯曲的形状。第一栅电极G1可以是岛型，第一栅电极G1可以与第一沟道区A1叠置且第一栅极绝缘层112(见图4)设置在它们之间。
第一电容器Cst可以与第一晶体管T1叠置。第一电容器Cst可以包括第一电极CE1和第二电极CE2。第一栅电极G1不仅可以用作第一晶体管T1的控制电极，而且可以用作第一电容器Cst的第一电极CE1。第一栅电极G1和第一电极CE1可以一体地设置或者可以彼此成一体。第一电容器Cst的第二电极CE2可以与第一电极CE1叠置且第二栅极绝缘层113(见图4)设置在它们之间。这里，第二栅极绝缘层113可以用作第一电容器Cst的介电层。
节点连接线171(见图4)可以电连接到第一电极CE1和第三晶体管T3的第三半导体层。第二电极CE2可以电连接到第一电源电压线172，第一电源电压线172可以电连接到第二电源电压线183。第一电源电压线172和第二电源电压线183可以沿第二方向y延伸。第二电极CE2可以沿第一方向x延伸，并且可以沿第一方向x传输第一电源电压ELVDD。因此，第一电源电压线172和第二电源电压线183以及第二电极CE2可以在显示区域DA中形成网格结构。
第二晶体管T2可以包括第二半导体层和第二栅电极G2。第二半导体层可以包括第二沟道区A2以及在第二沟道区A2的相对侧处的第二源区S2和第二漏区D2。第二源区S2可以电连接到数据线181，第二漏区D2可以电连接到第一源区S1。第二栅电极G2可以是第一扫描线133的一部分。
第五晶体管T5可以包括第五半导体层和第五栅电极G5。第五半导体层可以包括第五沟道区A5以及在第五沟道区A5的相对侧处的第五源区S5和第五漏区D5。第五源区S5可以电连接到第一电源电压线172，第五漏区D5可以电连接到第一源区S1。第五栅电极G5可以是发射控制线135的一部分。
第六晶体管T6可以包括第六半导体层和第六栅电极G6。第六半导体层可以包括第六沟道区A6以及在第六沟道区A6的相对侧处的第六源区S6和第六漏区D6。第六源区S6可以电连接到第一漏区D1，第六漏区D6可以电连接到有机发光二极管OLED的像素电极310(见图5)。第六栅电极G6可以是发射控制线135的一部分。
第七晶体管T7可以包括第七半导体层和第七栅电极G7。第七半导体层可以包括第七沟道区A7以及在第七沟道区A7的相对侧处的第七源区S7和第七漏区D7。第七源区S7可以电连接到第二初始化电压线164，第七漏区D7可以电连接到第六漏区D6。第七栅电极G7可以是第二扫描线133'的一部分。
第一层间绝缘层114(见图4)可以设置在包括硅半导体的第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7上，并且包括氧化物半导体的第三晶体管T3和第四晶体管T4可以设置在第一层间绝缘层114上。
第三晶体管T3和第四晶体管T4的半导体层可以在同一层处，并且可以包括相同或相似的材料。例如，所述半导体层可以均包括氧化物半导体。
半导体层可以均包括沟道区以及在沟道区的相对侧处的源区和漏区。例如，源区和漏区可以是其中载流子浓度由于等离子体处理而增大的区域。源区和漏区可以分别对应于源电极和漏电极。
第三晶体管T3可以包括包含氧化物半导体的第三半导体层和第三栅电极G3。第三半导体层可以包括第三沟道区A3以及在第三沟道区A3的相对侧处的第三源区S3和第三漏区D3。第三源区S3可以经由节点连接线171桥接到第一栅电极G1。第三源区S3可以电连接到在同一层处的第四漏区D4。第三漏区D3可以电连接到第一晶体管T1的第一半导体层和第六晶体管T6的第六半导体层。第三栅电极G3可以是第四扫描线SL4的一部分。
第四晶体管T4可以包括包含氧化物半导体的第四半导体层和第四栅电极G4。第四半导体层可以包括第四沟道区A4以及在第四沟道区A4的相对侧处的第四源区S4和第四漏区D4。第四源区S4可以电连接到第一初始化电压线147，第四漏区D4可以经由节点连接线171桥接到第一栅电极G1。第四栅电极G4可以是第三扫描线SL3的一部分。
第三栅极绝缘层115(见图4和图5)可以设置在第三半导体层与第三栅电极G3之间并且设置在第四半导体层与第四栅电极G4之间，以对应于沟道区。
第二电容器Cbt的第三电极CE3可以是第一扫描线133的一部分，并且可以电连接到第二晶体管T2的第二栅电极G2。第二电容器Cbt的第四电极CE4可以与第三电极CE3叠置，并且可以包括氧化物半导体。第四电极CE4可以设置在与第三晶体管T3的第三半导体层和第四晶体管T4的第四半导体层的层相同的层处，并且可以设置在第三半导体层与第四半导体层之间。可选地，第四电极CE4可以从第四半导体层延伸。可选地，第四电极CE4可以从第三半导体层延伸。
第二层间绝缘层116(见图4和图5)可以设置在包括氧化物半导体的第三晶体管T3和第四晶体管T4上，并且第一电源电压线172、节点连接线171例如可以设置在第二层间绝缘层116上。
第一平坦化层118(见图4和图5)可以设置在第一电源电压线172上，并且数据线181和第二电源电压线183可以设置在第一平坦化层118上，同时沿第二方向y延伸。
在实施例中，第一扫描线133、第二扫描线133'和发射控制线135可以设置在与第一栅电极G1的层相同的层处，并且可以包括与第一栅电极G1的材料相同或相似的材料。
在实施例中，一些或预定数量的布线可以包括设置在不同层处的两个导电层。例如，第三扫描线SL3可以包括可以设置在彼此不同的层处的下部扫描线143和上部扫描线163。下部扫描线143可以设置在与第一电容器Cst的第二电极CE2的层相同的层处，并且可以包括与第二电极CE2的材料相同或相似的材料。上部扫描线163可以设置在第三栅极绝缘层115(见图4)上。下部扫描线143可以与上部扫描线163至少部分地叠置。下部扫描线143和上部扫描线163可以部分地对应于第四晶体管T4的第四栅电极G4，因此，第四晶体管T4可以具有包括在半导体层的上部和下部处的控制电极的双栅结构。
此外，第四扫描线SL4可以包括可以设置在彼此不同的层处的下部扫描线145和上部扫描线165。下部扫描线145可以设置在与第一电容器Cst的第二电极CE2的层相同的层处，并且可以包括与第二电极CE2的材料相同或相似的材料。上部扫描线165可以设置在第三栅极绝缘层115(见图5)上。下部扫描线145可以与上部扫描线165至少部分地叠置。下部扫描线145和上部扫描线165可以与第三晶体管T3的第三栅电极G3的部分对应，因此，第三晶体管T3可以具有包括在半导体层的上部和下部处的控制电极的双栅结构。
初始化电压线可以包括设置在不同层处的第一初始化电压线147和第二初始化电压线164。第一初始化电压线147可以设置在与第一电容器Cst的第二电极CE2的层相同的层处，并且可以包括与第二电极CE2的材料相同或相似的材料。第二初始化电压线164可以设置在与上部扫描线163和165的层相同的层处，并且可以包括与上部扫描线163和165的材料相同或相似的材料。
根据实施例的像素电路PC可以包括可以与信号线中的至少一条信号线叠置的屏蔽图案SHP。屏蔽图案SHP可以被设置为使得晶体管可以不受供应到信号线的信号的影响。
在图3中，屏蔽图案SHP可以与第四扫描线SL4叠置并且在第一晶体管T1与第二晶体管T2之间沿第一方向x延伸。屏蔽图案SHP可以设置在与第一晶体管T1的半导体层的层相同的层处。然而，一个或更多个实施例不限于此。在实施例中，屏蔽图案SHP可以与发射控制线EL叠置，并且可以在与第一晶体管T1的半导体层的层不同的层处。稍后将详细描述屏蔽图案SHP的功能。
在下文中，将参照图4和图5根据堆叠顺序详细描述根据实施例的显示设备的结构。
图4和图5示出了与图3中示出的第一晶体管T1、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容器Cst、第二电容器Cbt和有机发光二极管OLED对应的部分的示意性剖面，并且可以省略一些参考元件。
基底100可以包括玻璃材料、陶瓷材料、金属材料、塑料材料或者柔性或可弯曲材料。在基底100是柔性或可弯曲的情况下，基底100可以包括诸如以聚醚砜(PES)、聚丙烯酸酯、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚芳酯、聚酰亚胺(PI)、聚碳酸酯(PC)、乙酸丙酸纤维素(CAP)为例的聚合物树脂。
基底100可以具有上述材料的单层结构或多层结构，并且多层结构可以包括无机层。例如，基底100可以包括第一有机基体层101、第一无机阻挡层103、第二有机基体层105和第二无机阻挡层107。第一有机基体层101和第二有机基体层105可以均包括聚合物树脂。第一无机阻挡层103和第二无机阻挡层107可以是用于防止外部杂质渗透的阻挡层，并且可以具有包括诸如氮化硅(SiNx)或氧化硅(SiOx)的无机材料的单层结构或多层结构。
缓冲层111可以设置在基底100上。缓冲层111可以改善基底100的上表面的平坦度，并且可以包括诸如氧化硅(SiOx)的氧化物层和/或诸如氮化硅(SiNx)或氮氧化硅(SiOxNy)的氮化物层。
如图6A中所示，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层AS可以设置在缓冲层111上。
半导体层AS可以包括第一晶体管T1的第一沟道区A1、第一源区S1和第一漏区D1(即，第一半导体层AS1)、第二晶体管T2的第二沟道区A2、第二源区S2和第二漏区D2(即，第二半导体层AS2)、第五晶体管T5的第五沟道区A5、第五源区S5和第五漏区D5(即，第五半导体层AS5)、第六晶体管T6的第六沟道区A6、第六源区S6和第六漏区D6(即，第六半导体层AS6)、第七晶体管T7的第七沟道区A7、第七源区S7和第七漏区D7(即，第七半导体层AS7)。第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7中的每个晶体管中的沟道区、源区和漏区可以是半导体层AS的部分。
此外，半导体层AS可以包括屏蔽图案SHP，屏蔽图案SHP可以在第一晶体管T1的第一源区S1与第二晶体管T2的第二漏区D2之间沿第一方向x延伸。屏蔽图案SHP可以是半导体层AS的一部分。
第一栅极绝缘层112可以设置在半导体层AS上。第一栅极绝缘层112可以包括包含氧化物材料或氮化物材料的无机材料。例如，第一栅极绝缘层112可以包括从诸如氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO2)的绝缘材料中选择的至少一种。
如图6B中所示，第一晶体管T1的第一栅电极G1、第二晶体管T2的第二栅电极G2、第五晶体管T5的第五栅电极G5、第六晶体管T6的第六栅电极G6和第七晶体管T7的第七栅电极G7可以设置在第一栅极绝缘层112上。第一扫描线133和发射控制线135可以在第一栅极绝缘层112上沿第一方向x延伸。第一扫描线133的一部分可以对应于第二电容器Cbt的第三电极CE3。
第一晶体管T1的第一栅电极G1可以是岛型。第二晶体管T2的第二栅电极G2可以是第一扫描线133的与半导体层AS相交的部分。第七晶体管T7的第七栅电极G7可以是第一扫描线133的与半导体层AS相交的部分，或者可以是可以作为下一行的第一扫描线的第二扫描线133'(见图3)的一部分。图6B示出了其中前一行的像素PX中的第七晶体管T7的第七栅电极G7是第一扫描线133的与半导体层AS相交的部分的示例。第五晶体管T5的第五栅电极G5和第六晶体管T6的第六栅电极G6可以是发射控制线135的与半导体层AS相交的部分。
第一晶体管T1的第一栅电极G1不仅可以用作第一晶体管T1的控制电极，而且可以用作第一电容器Cst的第一电极CE1。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅电极可以均包括例如铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)或铜(Cu)。栅电极可以具有包括从上述材料中选择的至少一种的单层结构或多层结构。
第二栅极绝缘层113可以设置在栅电极上。第二栅极绝缘层113可以包括包含氧化物材料或氮化物材料的无机材料。例如，第二栅极绝缘层113可以包括从诸如氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO2)的绝缘材料中选择的至少一种。
与第一电极CE1叠置的第二电极CE2可以设置在第二栅极绝缘层113上。第二电极CE2可以包括开口SOP。开口SOP可以通过部分地去除第二电极CE2来获得，并且可以具有闭合形状。
第二栅极绝缘层113可以用作第一电容器Cst的介电层。如在图6C中，相邻像素PX中的第二电极CE2可以经由桥141彼此电连接。桥141可以从第二电极CE2沿第一方向x突出，并且可以与第二电极CE2一体地设置或者可以与第二电极CE2彼此成一体。
第一电容器Cst的第二电极CE2可以具有单层结构或多层结构，单层结构或多层结构包括从例如铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)中选择的一种或更多种材料。
第一初始化电压线147、第三扫描线SL3的下部扫描线143和第四扫描线SL4的下部扫描线145可以在第二栅极绝缘层113上沿第一方向x延伸，并且可以包括与第一电容器Cst的第二电极CE2的材料相同或相似的材料。在第三扫描线SL3的下部扫描线143中，与半导体层AO叠置的部分可以是第四晶体管T4的下部栅电极G4a。在第四扫描线SL4的下部扫描线145中，与半导体层AO叠置的部分可以是第三晶体管T3的下部栅电极G3a。
第一层间绝缘层114可以设置在第一电容器Cst的第二电极CE2上。第一层间绝缘层114可以包括包含氧化物材料或氮化物材料的无机材料。例如，第一层间绝缘层114可以包括从诸如氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO2)的绝缘材料中选择的至少一种。
如图6D中所示，包括氧化物半导体的半导体层AO可以设置在第一层间绝缘层114上。半导体层AO可以包括例如氧化Zn基材料，例如Zn氧化物、In-Zn氧化物、Ga-In-Zn氧化物。在实施例中，半导体层AO可以包括包含ZnO与诸如铟(In)、镓(Ga)和锡(Sn)的金属的In-Ga-Zn-O(IGZO)半导体、In-Sn-Zn-O(ITZO)半导体或In-Ga-Sn-Zn-O(IGTZO)半导体。
第三晶体管T3和第四晶体管T4的半导体层可以均包括沟道区以及在沟道区的相对侧处的源区和漏区。第三晶体管T3和第四晶体管T4中的每个晶体管中的源区和漏区可以通过调整氧化物半导体的载流子浓度经由使氧化物半导体导电来获得。例如，第三晶体管T3和第四晶体管T4的源区和漏区可以通过以下方式获得：通过使用基于氢(H)的气体、基于氟(F)的气体或它们的组合经由对氧化物半导体进行等离子体处理来增加氧化物半导体的载流子浓度。
半导体层AO可以包括第三晶体管T3的第三沟道区A3、第三源区S3和第三漏区D3(即，第三半导体层AO3)以及第四晶体管T4的第四沟道区A4、第四源区S4和第四漏区D4(即，第四半导体层AO4)。第三晶体管T3和第四晶体管T4中的每个晶体管中的沟道区、源区和漏区可以是半导体层AO的部分。第四晶体管T4的第四源区S4可以与第一初始化电压线147叠置。
半导体层AO可以包括第二电容器Cbt的第四电极CE4。第二电容器Cbt的第四电极CE4可以设置在第三晶体管T3的第三半导体层AO3与第四晶体管T4的第四半导体层AO4之间。第四电极CE4可以从第三晶体管T3的第三半导体层AO3或第四晶体管T4的第四半导体层AO4延伸。第四电极CE4可以包括氧化物半导体，并且可以设置在第一层间绝缘层114上。第二栅极绝缘层113和第一层间绝缘层114可以设置在第二电容器Cbt的第三电极CE3和第四电极CE4之间，并且第二栅极绝缘层113和第一层间绝缘层114也可以用作第二电容器Cbt的介电层。
如图6E中所示，第二初始化电压线164、第三扫描线SL3的上部扫描线163和第四扫描线SL4的上部扫描线165可以设置在半导体层AO上，同时沿第一方向x延伸。在实施例中，第三扫描线SL3和第四扫描线SL4可以包括设置在彼此不同的层处的两个导电层。
第三扫描线SL3的上部扫描线163可以与下部扫描线143至少部分地叠置。第四扫描线SL4的上部扫描线165可以与下部扫描线145至少部分地叠置。第三栅极绝缘层115可以设置在半导体层AO与第三扫描线SL3的上部扫描线163之间，并且设置在半导体层AO与第四扫描线SL4的上部扫描线165之间。第三栅极绝缘层115可以被图案化为与第三扫描线SL3的上部扫描线163和第四扫描线SL4的上部扫描线165对应。
在第三扫描线SL3的上部扫描线163中，与第四半导体层AO4叠置的部分可以是第四晶体管T4的上部栅电极G4b。在第四扫描线SL4的上部扫描线165中，与第三半导体层AO3叠置的部分可以是第三晶体管T3的上部栅电极G3b。第三晶体管T3和第四晶体管T4可以均具有其中控制电极可以提供或设置在半导体层AO上和下或下方的双栅结构。
第三栅极绝缘层115可以包括包含氧化物材料或氮化物材料的无机材料。例如，第三栅极绝缘层115可以包括从诸如氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO2)的绝缘材料中选择的至少一种。第三晶体管T3的上部栅电极G3b和第四晶体管T4的上部栅电极G4b可以设置在第三栅极绝缘层115上，并且可以均具有包括例如钼(Mo)、铜(Cu)和钛(Ti)中的至少一种的单层结构或多层结构。
第二层间绝缘层116可以覆盖第三晶体管T3和第四晶体管T4或者与第三晶体管T3和第四晶体管T4叠置。第二层间绝缘层116可以设置在第三晶体管T3的上部栅电极G3b和第四晶体管T4的上部栅电极G4b上。如图6F中所示，第一电源电压线172、节点连接线171以及连接电极173、175、177和179可以设置在第二层间绝缘层116上。
第二层间绝缘层116可以包括包含氧化物或氮化物的无机材料。例如，第二层间绝缘层116可以包括从诸如氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO2)的绝缘材料中选择的至少一种。
第一电源电压线172、节点连接线171以及连接电极173、175、177和179可以均包括诸如以金属、导电氧化物为例的高导电材料。例如，第一电源电压线172、节点连接线171以及连接电极173、175、177和179可以均具有包括例如从铝(Al)、铜(Cu)和钛(Ti)中选择的至少一种的单层结构或多层结构。在实施例中，第一电源电压线172、节点连接线171以及连接电极173、175、177和179可以具有包括可以顺序堆叠的钛、铝和钛(Ti/Al/Ti)的三层结构。
第一电源电压线172可以经由第一层间绝缘层114和第二层间绝缘层116中的接触孔41电连接到第一电容器Cst的第二电极CE2。第一电源电压线172可以经由第一栅极绝缘层112、第二栅极绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔42电连接到第五晶体管T5的第五漏区D5。
节点连接线171的一端可以经由接触孔31电连接到第一栅电极G1。接触孔31可以穿透第二层间绝缘层116、第一层间绝缘层114和第二栅极绝缘层113，并且可以暴露第一栅电极G1。节点连接线171的一部分可以插入接触孔31中以电连接到第一栅电极G1。
接触孔31可以在第二电极CE2的开口SOP中以与开口SOP的边缘间隔开，并且节点连接线171可以插入接触孔31中并且可以与第二电极CE2电绝缘。
节点连接线171的另一端可以经由接触孔32电连接到例如第二电容器Cbt的第四电极CE4或者第四半导体层AO4或第三半导体层AO3的氧化物半导体层。接触孔32可以穿透第二层间绝缘层116并暴露氧化物半导体层。
第二电容器Cbt的第四电极CE4可以电连接到节点连接线171以电连接到第一栅电极G1。因此，在供应到第一扫描线SL1的第一扫描信号Sn可以被截止的情况下，第二电容器Cbt可以使节点N2(见图2)处的电压升高以清楚地表示黑色灰度。
连接电极173的一端可以经由接触孔33电连接到第一晶体管T1的第一漏区D1和第六晶体管T6的第六源区S6。接触孔33可以穿透第一栅极绝缘层112、第二栅极绝缘层113、第一层间绝缘层114和第二层间绝缘层116，并暴露硅半导体层。连接电极173的另一端可以经由接触孔34电连接到第三晶体管T3的第三漏区D3。接触孔34可以穿透第二层间绝缘层116并暴露氧化物半导体层。
连接电极175可以经由第一栅极绝缘层112、第二栅极绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔35电连接到第二晶体管T2的第二源区S2。
连接电极177可以经由第二层间绝缘层116中的接触孔36部分地连接到第二初始化电压线164。连接电极177可以经由第二层间绝缘层116、第一层间绝缘层114、第二栅极绝缘层113和第一栅极绝缘层112中的接触孔43电连接到第七晶体管T7的第七源区S7。连接电极177可以设置为+的形状，并且不仅可以沿第一方向x延伸，而且可以沿第二方向y延伸，从而以网格结构电连接第二初始化电压线164。
连接电极179可以经由第一栅极绝缘层112、第二栅极绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔38电连接到第六晶体管T6的第六漏区D6。
第一平坦化层118可以设置在第一电源电压线172、节点连接线171以及连接电极173、175、177和179上。如图6G中所示，数据线181、第二电源电压线183和连接电极185可以设置在第一平坦化层118上。
数据线181可以经由第一平坦化层118中的接触孔61电连接到连接电极175，以电连接到第二晶体管T2的第二源区S2。数据线181可以与第一电源电压线172部分地叠置。如图4中所示，在示意性剖视图中，第一电源电压线172可以设置在第一晶体管T1的第一栅电极G1与数据线181之间。在平面图中，第一电源电压线172的区域P1可以设置在数据线181与节点连接线171之间。因此，第一电源电压线172可以减少节点连接线171与第一栅电极G1之间以及节点连接线171与数据线181之间的结合。图4示出了指示厚度方向的第三方向z。
第二电源电压线183可以经由第一平坦化层118中的接触孔62电连接到第一电源电压线172。第二电源电压线183可以覆盖第三晶体管T3的第三半导体层AO3和第四晶体管T4的第四半导体层AO4或者与第三晶体管T3的第三半导体层AO3和第四晶体管T4的第四半导体层AO4叠置。因此，第二电源电压线183可以阻挡可能从基底100上方施加的光。第二电源电压线183可以与节点连接线171部分地叠置。在平面图中，第二电源电压线183的一部分可以设置在数据线181与节点连接线171之间。因此，第二电源电压线183可以减少节点连接线171与数据线181之间的结合。
连接电极185可以经由第一平坦化层118中的接触孔63电连接到连接电极179，以电连接到第六晶体管T6的第六漏区D6。连接电极185可以经由可以设置在第一平坦化层118上的第二平坦化层119中的接触孔64电连接到像素电极310，并且可以将通过第六晶体管T6施加的信号传输到像素电极310。
第一平坦化层118和第二平坦化层119可以包括诸如以亚克力、苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)为例的有机材料。可选地，第一平坦化层118和第二平坦化层119可以包括无机材料。第一平坦化层118和第二平坦化层119可以用作覆盖第一晶体管T1至第七晶体管T7或与第一晶体管T1至第七晶体管T7叠置的保护层，并且可以被设置为使其上部平坦化。第一平坦化层118和第二平坦化层119可以均具有单层结构或多层结构。
像素限定层120可以设置在第二平坦化层119上。像素限定层120可以包括与每个子像素对应的开口(即，暴露像素电极310的至少中心的开口)，以限定像素PX。此外，像素限定层120可以增加像素电极310的边缘与设置在像素电极310上的对电极330之间的距离，以防止在像素电极310的边缘处产生电弧。例如，像素限定层120可以包括例如聚酰亚胺、六甲基二硅氧烷(HMDSO)的有机材料。
有机发光二极管OLED的中间层320可以包括低分子量有机材料或聚合物材料。在中间层320可以包括低分子量有机材料的情况下，尽管未示出，但中间层320可以包括呈单层结构或多层结构的空穴注入层(HIL)、空穴传输层(HTL)、发射层(EML)、电子传输层(ETL)和电子注入层(EIL)，并且低分子量有机材料的示例可以包括铜酞菁(CuPc)、N,N'-二(萘-1-基)-N,N'-二苯基-联苯胺(NPB)和三(8-羟基喹啉)铝(Alq3)。上述层可以通过真空沉积方法来制造。
在中间层320可以包括聚合物材料的情况下，中间层320可以包括HTL和EML。这里，HTL可以包括PEDOT，EML可以包括聚苯撑乙烯撑(poly-phenylenevinylene，PPV)类聚合物材料或聚芴类聚合物材料。中间层320可以通过使用例如丝网印刷法、喷墨印刷法、激光诱导热成像(LITI)法来形成。
然而，中间层320不限于此，而是可以具有各种结构。例如，中间层320可以一体地形成在像素电极310之上，或者可以被图案化为与每个像素电极310对应。
对电极330可以一体地提供或彼此成一体，或者可以针对有机发光二极管OLED设置以与像素电极310对应。
因为有机发光二极管OLED可能容易被外部氧或湿气损坏，所以可以在有机发光二极管OLED上设置薄膜封装层(未示出)或密封基底(未示出)以覆盖有机发光二极管OLED或与有机发光二极管OLED叠置并保护有机发光二极管OLED。薄膜封装层(未示出)可以覆盖显示区域DA或与显示区域DA叠置，并且可以延伸到显示区域DA的外部。薄膜封装层可以包括包含至少一种无机材料的无机封装层和包含至少一种有机材料的有机封装层。在实施例中，薄膜封装层可以具有其中可以堆叠有第一无机封装层、有机封装层和第二无机封装层的结构。密封基底(未示出)可以面对基底100布置或设置，并且可以在外围区域PA处通过诸如密封剂或玻璃料的密封构件结合到基底100。
此外，可以在像素限定层120上提供或设置间隔件以防止掩模中的凹痕，并且可以在薄膜封装层上提供或设置诸如用于减少外部光反射的偏振层、黑色矩阵、滤色器和/或包括触摸电极的触摸屏层的各种功能层。
图7是示出图3的一些组件的布局，图8是沿图7的线III-III'截取的显示设备的示意性剖视图。图9是根据实施例的输入到像素电路的一些或预定数量的信号的波形图。图10是根据对比示例的不包括屏蔽图案的显示设备的示意性剖视图。
参照图7和图8，在平面图中，发射控制线EL可以在第一晶体管T1的一侧处沿第一方向x延伸，第四扫描线SL4可以在第一晶体管T1的另一侧处沿第一方向x延伸。
发射控制线EL可以将发射控制信号En(见图2)供应到包括硅半导体的第五晶体管T5和第六晶体管T6，第四扫描线SL4可以将第四扫描信号Sn'(见图2)供应到包括氧化物半导体的第三晶体管T3。
屏蔽图案SHP可以沿第一方向x延伸并且可以与第四扫描线SL4叠置。屏蔽图案SHP可以设置在与第一晶体管T1的第一半导体层AS1的层相同的层处。在这种情况下，屏蔽图案SHP可以在第二晶体管T2的第二半导体层AS2与第一晶体管T1的第一半导体层AS1之间沿第一方向x突出。屏蔽图案SHP可以延伸到第三晶体管T3的第三半导体层AO3，并且可以与第三晶体管T3的第三半导体层AO3叠置。
在示意性剖视图中，屏蔽图案SHP可以设置在缓冲层111上，并且可以设置在基底100与第四扫描线SL4之间。屏蔽图案SHP可以包括硅半导体。屏蔽图案SHP可以是可以掺杂有杂质以增大载流子浓度的区域。可以向屏蔽图案SHP施加正电压。例如，屏蔽图案SHP可以电连接到第一电源电压线PL1以接收施加的第一电源电压ELVDD。例如，电源电压线PL可以统称为第一电源电压线PL1和第二电源电压线PL2。
在实施例中，屏蔽图案SHP可以仅在有机发光二极管OLED发光的情况下接收第一电源电压ELVDD。在发光时段(或称为“发射时段”)期间，第五晶体管T5可以导通，并且第一电源电压ELVDD可以传输到第一晶体管T1的第一源区S1和第二晶体管T2的第二漏区D2，因此，布置或设置在其间的屏蔽图案SHP可以接收施加的第一电源电压ELVDD。
在附图中，屏蔽图案SHP可以与第一晶体管T1和第二晶体管T2的半导体层一体地设置或彼此成一体。然而，一个或更多个实施例不限于此。在实施例中，屏蔽图案SHP可以与第一晶体管T1和第二晶体管T2的半导体层间隔开，并且在这种情况下，屏蔽图案SHP可以经由接触孔电连接到第一电源电压线PL1。
包括氧化物半导体的第三晶体管T3可以因其特性被分类为NMOS晶体管。在实施例中，包括硅半导体的第五晶体管T5和第六晶体管T6可以被分类为PMOS晶体管。
在晶体管被设置为NMOS晶体管的情况下，该晶体管在将正电压的信号施加到该晶体管的栅电极的情况下导通，并且在将负电压的信号施加到该晶体管的栅电极的情况下截止。另一方面，在晶体管被设置为PMOS晶体管的情况下，该晶体管在将负电压的信号施加到该晶体管的栅电极的情况下导通，并且在将正电压的信号施加到该晶体管的栅电极的情况下截止。
例如，为了使设置为NMOS晶体管的第三晶体管T3导通，可能必须将正电压施加到第三晶体管T3，并且为了使设置为PMOS晶体管的第五晶体管T5和第六晶体管T6导通，可能必须将负电压施加到第五晶体管T5和第六晶体管T6。
图9示出了在一个帧时段期间供应到像素电路PC的第三扫描线SL3的第三扫描信号Sn-1、供应到第四扫描线SL4的第四扫描信号Sn'和供应到发射控制线EL的发射控制信号En。
第三扫描信号Sn-1是用于控制第四晶体管T4的信号，第四扫描信号Sn'是用于控制第三晶体管T3的信号。发射控制信号En是用于控制第五晶体管T5和第六晶体管T6的信号。
一个帧时段可以被划分为第一段t1至第三段t3。第一段t1可以是其中可以使电连接到第一晶体管T1的第一栅电极G1的节点N2和有机发光二极管OLED的像素电极310初始化的时段，第二段t2可以是其中可以供应数据电压并且可以感测第一晶体管T1的阈值电压的时段，第三段t3可以是其中有机发光二极管OLED发光的时段。
在第一段t1期间，可以产生具有栅极导通电压的第三扫描信号Sn-1，并且在第二段t2期间，可以产生具有栅极导通电压的第四扫描信号Sn'。在第三段t3期间，可以产生具有栅极导通电压的发射控制信号En。第一段t1至第三段t3可以均通过先前的实验适当地确定。栅极导通电压可以对应于可以使晶体管导通的导通电压。栅极截止电压可以对应于可以使晶体管截止的截止电压。
在实施例中，第三扫描信号Sn-1和第四扫描信号Sn'可以是用于控制可以设置为NMOS晶体管的第三晶体管T3和第四晶体管T4的信号，并且用于使第三晶体管T3和第四晶体管T4导通的栅极导通电压可以是正电压。
另一方面，发射控制信号En可以是用于控制设置为PMOS晶体管的第五晶体管T5和第六晶体管T6的信号，并且用于使第五晶体管T5和第六晶体管T6导通的其栅极导通电压可以是负电压。
在其中有机发光二极管OLED发光的第三段t3中，可能需要使第三晶体管T3和第四晶体管T4截止，因此，可以供应负电压的第三扫描信号Sn-1和第四扫描信号Sn'。
在第三段t3中，可能需要使第五晶体管T5和第六晶体管T6导通，因此，可以供应负电压的发射控制信号En。
参照作为对比示例的其中可以不设置屏蔽图案SHP的图10，在其中可以发射光的第三段t3期间，负电压会被施加到可以在第一晶体管T1的相对侧处的第四扫描线SL4和发射控制线EL两者。在这种情况下，正电荷可能聚集在基底100的相对于第四扫描线SL4和发射控制线EL的界面处。因此，负电荷可能聚集在第一晶体管T1的第一半导体层AS1下(或下方)，并且第一晶体管T1可能受负电荷影响。
可以采用根据一个或更多个实施例的屏蔽图案SHP来减小负电荷的影响。参照图8，屏蔽图案SHP可以在第一晶体管T1的一侧处与第四扫描线SL4叠置。此外，因为屏蔽图案SHP可以在发射时段期间接收供应的第一电源电压ELVDD(即，正电压)，所以在发射时段期间，负电荷可以聚集在基底100的在屏蔽图案SHP下(或下方)的界面处，并且正电荷可以聚集在基底100的在发射控制线EL下(或下方)的界面处，因此，可以聚集在基底100的可以与第一晶体管T1对应的界面处的电荷的量可以不大。因此，可以减小对第一晶体管T1的影响。
在图7和图8中，屏蔽图案SHP可以设置在第四扫描线SL4下(或下方)，但一个或更多个实施例不限于此。屏蔽图案SHP可以与发射控制线EL叠置。
图11是示出根据实施例的显示设备的一部分的示意性剖视图。在图11中，同样的附图标记表示与图8的元件相同的元件。
参照图11，根据实施例的显示设备可以包括包含硅半导体的第一晶体管T1、可以作为在第一晶体管T1的一侧处的第一信号线的发射控制线EL、可以作为在第一晶体管T1的另一侧处的第二信号线的第四扫描线SL4以及与发射控制线EL叠置的屏蔽图案SHP。
屏蔽图案SHP可以包括各种导电材料。例如，屏蔽图案SHP可以具有单层结构或多层结构，单层结构或多层结构包括从铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)中选择的一种或更多种材料。
在平面图中，屏蔽图案SHP可以沿与发射控制线EL可以延伸所沿的方向相同的方向延伸。在这种情况下，屏蔽图案SHP可以与可以作为操作控制晶体管的第五晶体管T5(见图3)和/或可以作为发射控制晶体管的第六晶体管T6(见图3)叠置。
在实施例中，屏蔽图案SHP可以设置在基底100与缓冲层111之间。屏蔽图案SHP可以在与第一半导体层AS1的层不同的层处。屏蔽图案SHP可以经由接触孔电连接到第一电源电压线(未示出)以接收施加的正电压。因此，在显示元件的发射时段期间，不同极性的电压可以被施加到可以在第一晶体管T1的相对侧处的第一信号线和第二信号线，因此，可以使第一晶体管T1的特性稳定。
根据实施例，用于驱动显示元件的驱动电路可以包括包含硅半导体的第一薄膜晶体管和包含氧化物半导体的第二薄膜晶体管，因此，可以提供具有低功耗的高分辨率显示设备。
此外，根据实施例，可以提供与扫描线或发射控制线叠置的屏蔽图案，因此，可以提供具有改善的质量的显示设备。
应理解的是，在此描述的实施例应仅以描述性的含义而不是出于限制的目的进行考虑。每个实施例内的特征或方面的描述通常应被认为可用于其它实施例中的其它类似特征或方面。虽然已经参照附图描述了一个或更多个实施例，但本领域普通技术人员将理解的是，在不脱离如由权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种显示设备，所述显示设备包括：
基底，包括包含显示元件的显示区域；
第一薄膜晶体管，设置在所述显示区域中，所述第一薄膜晶体管包括：第一半导体层，包括硅半导体；以及第一栅电极，与所述第一半导体层绝缘；
第二薄膜晶体管，设置在所述显示区域中，所述第二薄膜晶体管包括：第二半导体层，包括氧化物半导体；以及第二栅电极，与所述第二半导体层绝缘；
第一信号线，在所述第一薄膜晶体管的一侧处沿第一方向延伸；
第二信号线，在所述第一薄膜晶体管的相对侧处沿所述第一方向延伸；以及
屏蔽图案，沿所述第一方向延伸，所述屏蔽图案与所述第一信号线至少部分地叠置。
2.根据权利要求1所述的显示设备，其中，所述屏蔽图案和所述第一半导体层设置在同一层上。
3.根据权利要求1所述的显示设备，其中，
所述第一薄膜晶体管包括驱动晶体管和发射控制晶体管，
所述第二薄膜晶体管包括补偿晶体管，
所述第一信号线电连接到所述补偿晶体管的栅电极以传输扫描信号，并且
所述第二信号线电连接到所述发射控制晶体管的栅电极以传输发射控制信号。
4.根据权利要求1所述的显示设备，其中，
所述第一薄膜晶体管包括驱动晶体管和开关晶体管，
所述驱动晶体管中的半导体层和所述开关晶体管中的半导体层彼此成一体，并且
在平面图中，所述屏蔽图案从所述驱动晶体管的所述半导体层与所述开关晶体管的所述半导体层之间的区域沿所述第一方向突出。
5.根据权利要求4所述的显示设备，其中，
所述第二薄膜晶体管包括补偿晶体管，并且
所述屏蔽图案与所述第二薄膜晶体管的所述补偿晶体管的半导体层叠置。
6.根据权利要求1所述的显示设备，其中，所述屏蔽图案在所述显示元件的发射时段期间接收正电压。
7.根据权利要求1所述的显示设备，其中，所述屏蔽图案设置在所述基底与所述第一薄膜晶体管的所述第一半导体层之间。
8.根据权利要求7所述的显示设备，其中，
所述第一薄膜晶体管包括驱动晶体管和发射控制晶体管，
所述第二薄膜晶体管包括补偿晶体管，并且
所述第一信号线包括发射控制线，所述发射控制线电连接到所述发射控制晶体管的栅电极以传输发射控制信号。
9.根据权利要求1所述的显示设备，所述显示设备还包括：
第一层间绝缘层，设置在所述第一栅电极与所述第二薄膜晶体管之间；
第二层间绝缘层，与所述第二薄膜晶体管的所述第二栅电极叠置；
第一电源电压线，设置在所述第二层间绝缘层上，所述第一电源电压线沿与所述第一方向相交的第二方向延伸；
第一平坦化层，与所述第一电源电压线叠置；以及
数据线，设置在所述第一平坦化层上，所述数据线沿所述第二方向延伸并且与所述第一电源电压线至少部分地叠置。
10.根据权利要求9所述的显示设备，所述显示设备还包括设置在所述第二层间绝缘层上的节点连接线，所述节点连接线包括：
一端，电连接到所述第一薄膜晶体管的所述第一栅电极；以及
相对端，电连接到所述第二薄膜晶体管的所述第二半导体层。
11.一种显示设备，所述显示设备包括：
基底，包括包含显示元件的显示区域；
驱动晶体管、开关晶体管和发射控制晶体管，设置在所述显示区域中，所述驱动晶体管、所述开关晶体管和所述发射控制晶体管均包括硅半导体；
补偿晶体管，设置在所述显示区域中，所述补偿晶体管包括氧化物半导体；
第一信号线，在所述驱动晶体管的一侧处沿第一方向延伸；
第二信号线，在所述驱动晶体管的相对侧处沿所述第一方向延伸；以及
屏蔽图案，沿所述第一方向延伸，所述屏蔽图案与所述第一信号线至少部分地叠置。
12.根据权利要求11所述的显示设备，其中，所述屏蔽图案和所述驱动晶体管的半导体层设置在同一层上。
13.根据权利要求11所述的显示设备，其中，
所述第一信号线电连接到所述补偿晶体管的栅电极以传输扫描信号，并且
所述第二信号线电连接到所述发射控制晶体管的栅电极以传输发射控制信号。
14.根据权利要求11所述的显示设备，其中，
所述驱动晶体管的半导体层和所述开关晶体管的半导体层彼此成一体，并且
在平面图中，所述屏蔽图案从所述驱动晶体管的所述半导体层与所述开关晶体管的所述半导体层之间的区域沿所述第一方向突出。
15.根据权利要求11所述的显示设备，其中，所述屏蔽图案与所述补偿晶体管的半导体层叠置。
16.根据权利要求11所述的显示设备，其中，
所述补偿晶体管包括NMOS晶体管，
所述发射控制晶体管包括PMOS晶体管，并且
所述屏蔽图案在所述显示元件的发射时段期间接收正电压。
17.根据权利要求11所述的显示设备，其中，所述屏蔽图案设置在所述基底与所述驱动晶体管的半导体层之间。
18.根据权利要求17所述的显示设备，其中，所述第一信号线包括发射控制线，所述发射控制线电连接到所述发射控制晶体管的栅电极以传输发射控制信号。
19.根据权利要求11所述的显示设备，所述显示设备还包括：
第一电源电压线，沿与所述第一方向相交的第二方向延伸；
第一平坦化层，与所述第一电源电压线叠置；以及
数据线，设置在所述第一平坦化层上，所述数据线沿所述第二方向延伸并且与所述第一电源电压线至少部分地叠置。
20.根据权利要求19所述的显示设备，所述显示设备还包括第二电源电压线，所述第二电源电压线设置在所述第一平坦化层上并且电连接到所述第一电源电压线。
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