CN114628455A - 显示面板 - Google Patents

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李知恩
崔敏姬
金成虎
朴种力
成硕济
成承祐
尹一求
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Abstract

本申请涉及显示面板。显示面板包括：第一薄膜晶体管(“TFT”)，被布置在基板的显示区域中并且包括包含硅半导体的第一半导体层；第二TFT，连接到第一TFT并且包括包含氧化物半导体的第二半导体层；电压线，连接到第一TFT；以及屏蔽层，被布置在基板与第一半导体层之间并且包括图案和连接线，图案与第一半导体层重叠，连接线从图案延伸，并且与被施加到电压线的电压相同的电压被施加到屏蔽层。

Description

显示面板
本申请要求于2020年12月9日提交的第10-2020-0171704号韩国专利申请的优先权以及从该韩国专利申请中获得的所有权益，该韩国专利申请的内容通过引用整体并入本文。
技术领域
一个或多个实施例涉及显示面板和包括该显示面板的显示装置，并且更具体地，涉及用硅类薄膜晶体管(“TFT”)和氧化物类TFT驱动的显示装置。
背景技术
近来，显示装置的使用被多样化。另外，随着显示装置已经变得更薄和更轻，它们的使用范围正在被逐渐扩大。
由于显示装置被不同地利用，因此在设计显示装置的形状时可以有各种方式。另外，与显示装置组合或相关联的各种功能被增加。
发明内容
一个或多个实施例包括具有降低的功耗和改善的显示质量的显示装置。然而，这样的技术问题是示例，并且本发明不限于此。
附加特征将在下面的描述中被部分地阐述，并且部分地将从描述中显而易见，或者可以通过实践本发明的所呈现的实施例而习得。
在本发明的实施例中，显示面板包括：基板，包括显示区域和围绕显示区域的外围区域；第一薄膜晶体管(“TFT”)，被布置在基板的显示区域中并且包括第一半导体层和第一栅电极，第一半导体层包括硅半导体，并且第一栅电极与第一半导体层重叠；第二TFT，连接到第一TFT并且包括第二半导体层和第二栅电极，第二半导体层包括氧化物半导体，并且第二栅电极与第二半导体层重叠；电压线，连接到第一TFT；以及屏蔽层，被布置在基板与第一半导体层之间并且包括图案和连接线，图案与第一半导体层重叠，连接线在列方向上从图案延伸，并且与被施加到电压线的电压相同的电压被施加到屏蔽层。
在实施例中，第二TFT可以连接在第一TFT的第一半导体层与第一栅电极之间。
在实施例中，屏蔽层可以包括金属材料。
在实施例中，显示面板可以进一步包括：第一无机层，在基板与屏蔽层之间；和第二无机层，在屏蔽层与第一半导体层之间。
在实施例中，基板可以包括有机层。
在实施例中，显示面板可以进一步包括：电极层，与第一栅电极重叠并且连接到电压线。
在实施例中，显示面板可以进一步包括：电压供给线，被布置在外围区域中并且连接到屏蔽层。
在本发明的实施例中，显示面板包括：基板，包括显示区域和围绕显示区域的外围区域；第一TFT，被布置在基板的显示区域中并且包括第一半导体层和第一栅电极，第一半导体层包括硅半导体，并且第一栅电极与第一半导体层重叠；第二TFT，连接到第一TFT并且包括第二半导体层和第二栅电极，第二半导体层包括氧化物半导体，并且第二栅电极与第二半导体层重叠；电压线，连接到第一TFT；以及屏蔽层，被布置在基板与第一半导体层之间并且包括图案和连接线，图案与第一半导体层重叠，连接线在行方向上从图案延伸，并且与被施加到电压线的电压相同的电压被施加到屏蔽层。
在实施例中，第二TFT可以连接在第一TFT的第一半导体层与第一栅电极之间。
在实施例中，屏蔽层可以包括金属材料。
在实施例中，显示面板可以进一步包括：第一无机层，在基板与屏蔽层之间；和第二无机层，在屏蔽层与第一半导体层之间。
在实施例中，基板可以包括有机层。
在实施例中，显示面板可以进一步包括：电极层，与第一栅电极重叠并且连接到电压线。
在实施例中，显示面板可以进一步包括：电压供给线，被布置在外围区域中并且连接到屏蔽层。
在本发明的实施例中，显示面板包括：基板，包括显示区域和围绕显示区域的外围区域；多个像素电路，各自被布置在基板的显示区域中的行与列相交的区域中，并且包括硅类TFT和氧化物类TFT；多条电压线，连接到多个像素电路中的每一个的硅类TFT；和屏蔽层，被布置在基板与多个像素电路中的每一个的硅类TFT之间，并且与被施加到多条电压线的电压相同的电压被施加到屏蔽层，其中，屏蔽层包括：多个图案，与多个像素电路中的每一个的硅类TFT重叠；第一连接线，连接在列方向上布置的多个图案、在列方向上延伸并且以两列为基础布置；和第二连接线，连接在行方向上布置的多个图案、在行方向上延伸并且以行为基础布置。
在实施例中，屏蔽层可以包括金属材料。
在实施例中，显示面板可以进一步包括：第一无机层，在基板与屏蔽层之间；和第二无机层，在屏蔽层与硅类薄膜晶体管的半导体层之间。
在实施例中，基板可以包括有机层。
在实施例中，多个像素电路中的每一个的硅类TFT可以包括半导体层和与半导体层的一部分重叠的栅电极，并且显示面板可以进一步包括：第一信号线和第二信号线，在平面图中，第一信号线和第二信号线各自与半导体层邻近、在行方向上延伸并且包括与第一连接线重叠的一部分，半导体层在第一信号线与第二信号线之间；以及第三信号线，与半导体层邻近、在列方向上延伸并且包括与第二连接线重叠的一部分。
在实施例中，显示面板可以进一步包括：电压供给线，被布置在外围区域中并且连接到屏蔽层。
附图说明
从以下结合附图的描述中，本发明的特定实施例的以上和其它特征及优点将更显而易见，在附图中：
图1是显示装置的实施例的图；
图2是像素的实施例的等效电路图；
图3是显示面板的实施例的平面图；
图4是图3的一部分的实施例的图；
图5是被布置在显示装置的一对像素电路中的多个薄膜晶体管(“TFT”)和电容器的位置的实施例的布置图；
图6是沿着图5的线I-I’截取的显示装置的实施例的截面图；
图7A至图7H是针对每层的图5的元件的实施例的布置图；
图8是图5的仅一部分的实施例的布置图；
图9是显示面板的实施例的平面图；
图10是图9的一部分的实施例的图；
图11是被布置在显示装置的一对像素电路中的多个TFT和电容器的位置的实施例的布置图；
图12是图11的仅一部分的实施例的布置图；
图13是显示面板的实施例的平面图；
图14是图13的一部分的实施例的图；
图15是被布置在显示装置的一对像素电路中的多个TFT和电容器的位置的实施例的布置图；
图16是图15的一部分的实施例的图；以及
图17是屏蔽层的比较示例的图。
具体实施方式
现在将详细参考实施例，实施例的示例在附图中被图示，其中相同的附图标记始终指代相同的元件。在这点上，实施例可以具有不同的形式，并且不应被解释为限于本文中所阐述的描述。因此，下面仅通过参考附图来描述实施例以解释描述的特征。如本文中所使用的，术语“和/或”包括相关联的列出项中的一个或多个的任意组合和全部组合。遍及本公开，表述“a、b和c中的至少一个”指示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c中的全部或者其变型。
由于本公开允许各种变化和众多实施例，因此特定实施例将在附图中被图示并且在书面描述中被描述。本公开的效果和特征以及用于实现它们的方法将参照下面参考附图详细描述的实施例来阐明。然而，本公开不限于以下实施例并且可以以各种形式实施。
虽然诸如“第一”和“第二”的术语可以被用于描述各种元件，但是此类元件不必受以上术语的限制。以上术语被用于区分一个元件与另一个元件。
如本文中所使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文另外明确地指示。
将理解，如本文中所使用的术语“包括”和/或“包含”表明陈述的特征或元件的存在，但是不排除一个或多个其它特征或元件的添加。
将进一步理解，当层、区或元件被称为在另一个层、区或元件“上”时，它能够直接或间接在另一个层、区或元件上。也就是说，例如，可以存在居间的层、区或元件。
为了便于说明，附图中的元件的大小可能被夸大或者被缩小。例如，由于附图中的元件的大小和厚度为了便于说明而被任意地图示，因此本公开不限于此。
在本说明书中，“A和/或B”是指A或B，或者A和B。在本说明书中，“A和B中的至少一个”是指A或B，或者A和B。
如本文中所使用的，当布线被称为“在第一方向或第二方向上延伸”时，其是指布线在第一方向或第二方向上不仅以直线形状延伸，而且以Z字形或以曲线延伸。
如本文中所使用的，“在平面图中”是指从上方观看目标部分，并且“在截面图中”是指从侧面观看目标部分的垂直截取的截面。如本文中所使用的，当提及第一元件与第二元件“重叠”时，第一元件被布置在第二元件上方或下方。
考虑到有争议的测量以及与特定量的测量相关联的误差(即，测量系统的限制)，如本文中所使用的，“大约”或“近似”包括所陈述的值，并且是指在由本领域普通技术人员所确定的特定值的偏差的可接受的范围内。例如，“大约”可以是指在一个或多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，诸如在常用词典中限定的术语的术语应被解释为具有与它们在相关领域的背景和本发明中的含义一致的含义，并且将不以理想化的或过于正式的意义来解释，除非本文中明确地如此限定。
图1是显示装置的实施例的图。
实施例中的显示装置可以被实现为诸如智能电话、移动电话、导航装置、游戏控制台、电视、汽车主机、笔记本计算机、膝上型计算机、平板计算机、个人多媒体播放器(“PMP”)和个人数字助理(“PDA”)的电子装置。另外，电子装置可以是柔性装置。
参考图1，实施例中的显示装置1包括显示区域DA和外围区域PA。图像被显示在显示区域DA中，并且外围区域PA是显示区域DA周围的非显示区域。
在平面图中，显示区域DA可以具有如图1中所示的四边形(例如，矩形)形状。在另一个实施例中，显示区域DA可以具有诸如三角形、五边形和六边形的多边形形状、圆形形状、椭圆形形状或不规则形状。显示区域DA可以包括圆角边缘。
像素PX可以被布置在显示区域DA中，并且可以包括诸如有机发光二极管OLED(参考图2)的各种显示元件。像素PX可以被提供为多个并且在x方向和y方向上以诸如条纹布置、蜂窝状布置和马赛克布置的各种形状布置，以显示图像。
显示区域DA可以包括感测区域SA。显示区域DA可以与感测区域SA重叠。显示区域DA的至少一部分可以被设置为感测区域SA。如图1中所示，显示区域DA的仅一部分可以被设置为感测区域SA。在另一个实施例中，显示区域DA可以被完全设置为感测区域SA。在另一个实施例中，显示区域DA可以与感测区域SA相邻，使得显示区域DA的仅一部分与感测区域SA的一部分重叠。多个像素PX和多个感测器SU可以被布置在感测区域SA中。感测器SU可以是感测与用户的心跳、压力、指纹、氧饱和度、血压、血糖和皮肤颜色中的至少一个有关的人体生物特征信息的感测器。
感测器SU可以被布置在显示面板10(参考图3)的两个相反的表面当中的与图像被显示在其上的表面(例如，前表面)相反的表面(例如，底表面)上。感测器SU可以使用布置在其周围的至少一个像素PX的显示元件作为光源。为此，感测器SU可以与被布置在感测区域SA中的像素PX中的至少一些重叠，或者被布置在被布置于感测区域SA中的像素PX周围。在实施例中，感测器SU中的至少一些可以与被布置在感测区域SA中的相邻的像素PX之间的非发射区域重叠。像素PX和感测器SU可以根据感测分辨率以预设比率布置。在实施例中，感测器SU的分辨率可以小于像素PX的分辨率。
显示装置1可以包括部件区域CA。部件区域CA可以至少部分地被显示区域DA围绕。在实施例中，如图1中所示，部件区域CA可以完全被显示区域DA围绕。部件区域CA可以是部件被布置在其中的位置。部件区域CA可以包括从部件输出到外部或从外部朝向部件行进的光和/或声音可以透射通过的透射区域。在实施例中，在其中光穿过部件区域CA的情况下，透光率可以为大约百分之(％)50以上，更优选地，大约70％以上、大约75％以上、大约80％以上、大约85％以上或大约90％以上。部件可以是使用光或声音的电子元件。在实施例中，电子元件可以包括诸如红外感测器的发射和/或接收光的感测器、接收光以捕获图像的摄像头、输出和感测光或声音以测量距离或识别出指纹的感测器、输出光的小灯以及输出声音的扬声器。使用光的电子元件可以使用诸如可见光、红外光或紫外光的各种波段的光。在其中与部件区域CA相对应的通孔被限定在显示面板10(参考图3)中的情况下，从电子元件输出的或由电子元件接收的光或声音可以被更有效地利用。
尽管在图1中示出了部件区域CA被布置在具有四边形形状的显示区域DA的一侧(顶部中心部分)，但是本发明不限于此。在实施例中，显示区域DA可以具有圆形形状、椭圆形形状或者诸如三角形或五边形的多边形形状。部件CA的位置可以被不同地改变。在实施例中，在平面图(例如，x-y平面)中，部件CA可以被布置在显示区域DA的顶部右侧。
外围区域PA被布置在显示区域DA周围，并且可以是图像不被显示在其中的区域。外围区域PA可以围绕显示区域DA。
为了便于描述，尽管包括作为显示元件的有机发光二极管OLED的有机发光显示装置被描述为示例，但是本发明不限于此。在另一个实施例中，诸如无机发光显示装置、纳米发光显示装置和量子点发光显示装置的各种类型的显示装置可以被使用。
图2是像素的实施例的等效电路图。
参考图2，像素PX包括第一至第七晶体管T1、T2、T3、T4、T5、T6和T7、第一电容器Cst、第二电容器Cbt、作为显示元件的有机发光二极管OLED、连接到它们的信号线、第一初始化电压线VIL1和第二初始化电压线VIL2以及驱动电压线PL。信号线可以包括数据线DL、第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4和发射控制线EL。在另一个实施例中，信号线、第一初始化电压线VIL1和第二初始化电压线VIL2以及驱动电压线PL中的至少一条可以由相邻的像素共享。
驱动电压线PL可以将驱动电压ELVDD传送到第一晶体管T1。第一初始化电压线VIL1可以将第一初始化电压Vint1传送到像素PX，第一初始化电压Vint1初始化第一晶体管T1。第二初始化电压线VIL2可以将第二初始化电压Vint2传送到像素PX，第二初始化电压Vint2初始化有机发光二极管OLED。
图2中示出了第一至第七晶体管T1、T2、T3、T4、T5、T6和T7当中的第三晶体管T3和第四晶体管T4可以被实现为N沟道半导体金属氧化物场效应晶体管(“NMOSFET”)，并且其余的晶体管可以被实现为P沟道金属氧化物半导体场效应晶体管(“PMOSFET”)。
第一晶体管T1可以连接在驱动电压线PL与有机发光二极管OLED之间。第一晶体管T1可以通过第五晶体管T5连接到驱动电压线(也被称为电力电压线)PL，并且通过第六晶体管T6电连接到有机发光二极管OLED。第一晶体管T1可以用作驱动晶体管，并且根据第二晶体管T2的开关操作接收数据信号DATA且将驱动电流IOLED供给到有机发光二极管OLED。
第二晶体管T2(开关晶体管)可以连接到数据线DL和第一节点N1，并且通过第五晶体管T5连接到驱动电压线PL。第一节点N1可以是第一晶体管T1和第五晶体管T5连接到的节点。第二晶体管T2可以根据通过第一扫描线SL1传送的第一扫描信号Sn导通，以执行将被传送到数据线DL的数据信号DATA传送到第一节点N1的开关操作。
第三晶体管T3(补偿晶体管)可以连接在第二节点N2与第三节点N3之间。第三晶体管T3可以通过第六晶体管T6连接到有机发光二极管OLED。第二节点N2可以是第一晶体管T1的栅电极连接到的节点。第三节点N3可以是第一晶体管T1在其处连接到第六晶体管T6的节点。第三晶体管T3可以根据通过第四扫描线SL4传送的第四扫描信号Sn’导通以二极管连接第一晶体管T1，从而补偿第一晶体管T1的阈值电压。
第四晶体管T4(第一初始化晶体管)可以连接在第二节点N2与第一初始化电压线VIL1之间。第四晶体管T4可以根据是通过是前一扫描线的第三扫描线SL3传送的前一扫描信号的第三扫描信号Sn-1导通，以将第一初始化电压Vint1从第一初始化电压线VIL1传送到第一晶体管T1的栅电极，从而初始化第一晶体管T1的栅电极的电压。
第五晶体管T5(第一发射控制晶体管)可以连接在驱动电压线PL与第一节点N1之间。第六晶体管T6(第二发射控制晶体管)可以连接到第三节点N3和有机发光二极管OLED。第五晶体管T5和第六晶体管T6可以根据通过发射控制线EL传送的发射控制信号En同时导通以形成电流路径，使得驱动电流IOLED在从驱动电压线PL到有机发光二极管OLED的方向上流动。
第七晶体管T7(第二初始化晶体管)可以被布置在有机发光二极管OLED与第二初始化电压线VIL2之间。第七晶体管T7可以根据是通过是下一扫描线的第二扫描线SL2传送的下一扫描信号的第二扫描信号Sn+1导通，以将第二初始化电压Vint2从第二初始化电压线VIL2传送到有机发光二极管OLED，从而初始化有机发光二极管OLED。然而，本发明不限于此，并且在另一个实施例中，第七晶体管T7可以被省略。
第一电容器Cst可以包括第一电极CE1和第二电极CE2。第一电极CE1可以连接到第一晶体管T1的栅电极，并且第二电极CE2可以连接到驱动电压线PL。第一电容器Cst可以通过存储和保持与驱动电压线PL和第一晶体管T1的栅电极之间的差相对应的电压来保持被施加到第一晶体管T1的栅电极的电压。
第二电容器Cbt可以包括第三电极CE3和第四电极CE4。第三电极CE3可以连接到第一扫描线SL1和第二晶体管T2的栅电极。第四电极CE4可以连接到第一晶体管T1的栅电极和第一电容器Cst的第一电极CE1。第二电容器Cbt是升压电容器。当第一扫描线SL1的第一扫描信号Sn是截止第二晶体管T2的电压时，第二电容器Cbt可以升高第二节点N2的电压以降低显示黑色的电压(黑电压)。
有机发光二极管OLED可以包括像素电极和对电极。对电极可以接收第二电力电压(在下文中也被称为公共电压)ELVSS。在实施例中，第二电力电压ELVSS的电压电平可以低于驱动电压ELVDD的电压电平。在实施例中，对电极可以接地并且接收0伏(V)。有机发光二极管OLED可以通过从第一晶体管T1接收驱动电流IOLED并且发光来显示图像。
在实施例中，多个晶体管T1、T2、T3、T4、T5、T6和T7中的至少一个包括包含氧化物的半导体层。其余的晶体管包括包含硅的半导体层。详细地，直接影响显示装置1的亮度的第一晶体管T1可以包括具有高可靠性的多晶硅。通过这种配置，高分辨率的显示装置1可以被实现。
因为氧化物半导体具有高载流子迁移率和低漏电流，所以即使当驱动时间长时，电压降也不大。也就是说，因为即使当显示装置1以低频驱动时，取决于电压降的图像的颜色变化也不大，所以显示装置1可以以低频驱动。因为氧化物半导体具有小漏电流的优点，所以氧化物半导体被用于连接到第一晶体管T1的栅电极的第三晶体管T3和第四晶体管T4中的至少一个，并且因此，可以防止可能流到第一晶体管T1的栅电极的漏电流，并且同时可以降低功耗。
图3是显示面板的实施例的平面图。图4是图3的一部分的实施例的图。
参考图3，显示装置1可以包括显示面板10。构成显示面板10的各种元件可以被布置在基板100上。也就是说，显示面板10的基板100可以包括显示装置1的显示区域DA和显示区域DA外部的外围区域PA。在图3中，基板100的厚度方向为z方向。
基板100可以包括诸如玻璃、金属或塑料的各种材料。在实施例中，基板100可以包括柔性材料。这里，柔性材料表示易于翘曲、弯折、可折叠或可卷曲的基板。在实施例中，例如，包括柔性材料的基板100可以包括超薄玻璃、金属或塑料。
多个像素PX可以被布置在显示区域DA中。多个像素PX中的每一个可以包括显示元件和驱动显示元件的像素电路。在实施例中，例如，显示元件可以包括有机发光二极管OLED、无机发光二极管(“LED”)、微型LED、纳米发光二极管(“NED”)或量子点发光二极管(“QD-LED”)。例如，显示元件可以发射红光、绿光、蓝光或白光。然而，显示元件可以发射各种其它颜色的光。像素电路可以包括多个晶体管和电容器。
布线(线)可以被布置在显示区域DA中，并且布线可以将电信号施加到多个像素PX。可以将电信号施加到多个像素PX的信号线可以包括多条扫描线和多条数据线。多条扫描线中的每一条可以在x方向上延伸，并且多条数据线中的每一条可以在y方向上延伸。多条扫描线可以例如被布置在多个行中，以将扫描信号传送到像素PX。多条数据线可以例如被布置在多个列中，以将数据信号传送到像素PX。多个像素PX中的每一个可以连接到多条扫描线中的至少一条对应的扫描线以及多条数据线中的至少一条对应的数据线。
焊盘可以被布置在外围区域PA中。传送待被施加到显示区域DA的电信号的各种布线、印刷电路板或驱动器集成电路(“IC”)芯片被附接到焊盘。驱动像素PX的像素电路中的每一个可以电连接到被布置在外围区域PA中的外部电路。第一扫描驱动电路SDRV1、第二扫描驱动电路SDRV2、端子部分PAD、第一驱动电压供给线11a和第二驱动电压供给线11b以及公共电压供给线13可以被布置在外围区域PA中。
第一扫描驱动电路SDRV1可以通过扫描线SL将第一扫描信号Sn施加到驱动像素PX的像素电路中的每一个。第一扫描驱动电路SDRV1可以通过发射控制线EL将发射控制信号En施加到每个像素电路。第二扫描驱动电路SDRV2可以被布置在第一扫描驱动电路SDRV1的相对侧并且与第一扫描驱动电路SDRV1平行，显示区域DA在第二扫描驱动电路SDRV2与第一扫描驱动电路SDRV1之间。显示区域DA中的像素PX的像素电路中的一些可以电连接到第一扫描驱动电路SDRV1，并且其余的像素电路可以电连接到第二扫描驱动电路SDRV2。
端子部分PAD可以被布置在基板100的一侧。端子部分PAD通过不被绝缘层覆盖而被暴露，并且连接到显示电路板30。显示驱动器39可以被布置在显示电路板30上。
显示驱动器39可以生成被传送到第一扫描驱动电路SDRV1和第二扫描驱动电路SDRV2的控制信号。显示驱动器39生成数据信号。所生成的数据信号可以通过扇出线FW和连接到扇出线FW的数据线DL被传送到像素PX的像素电路。
显示驱动器39可以将驱动电压ELVDD供给到第一驱动电压供给线11a，并且将公共电压ELVSS(参考图2)供给到公共电压供给线13。驱动电压ELVDD可以通过连接到第一驱动电压供给线11a的驱动电压线PL被施加到像素PX的像素电路，并且公共电压ELVSS可以通过公共电压供给线13被施加到显示元件的公共电极。
第一驱动电压供给线11a可以连接到端子部分PAD，并且可以在显示区域DA的底侧在x方向上延伸。第二驱动电压供给线11b可以被进一步布置在显示区域DA的顶侧，第二驱动电压供给线11b在x方向上延伸。第一驱动电压供给线11a和第二驱动电压供给线11b可以各自连接到驱动电压线PL。公共电压供给线13可以连接到端子部分PAD，并且可以具有其中公共电压供给线13的一侧被打开以部分地围绕显示区域DA的环形形状。
屏蔽层BML可以被布置在显示区域DA中，屏蔽层BML阻挡被施加到多个像素PX的像素电路的外部光。参考图4，屏蔽层BML可以包括在y方向上延伸的第一连接线BMLC1和屏蔽图案BMLP。第一连接线BMLC1可以连接同一列上的像素电路的屏蔽图案BMLP。屏蔽图案BMLP可以与每个像素电路的一部分相对应，并且可以被布置在像素电路下方。屏蔽图案BMLP和第一连接线BMLC1可以是一体的单体。屏蔽层BML的一端(即，第一连接线BMLC1的一侧的一端)可以连接到第一驱动电压供给线11a，并且屏蔽层BML的另一端(即，第一连接线BMLC1的另一侧的一端)可以连接到第二驱动电压供给线11b。因为屏蔽层BML连接到第一驱动电压供给线11a，所以屏蔽层BML可以通过第一驱动电压供给线11a接收驱动电压ELVDD。
屏蔽层BML可以被布置在与第一驱动电压供给线11a和第二驱动电压供给线11b不同的层中，并且通过接触孔连接到第一驱动电压供给线11a和第二驱动电压供给线11b。一个或多个绝缘层可以被布置在屏蔽层BML与第一驱动电压供给线11a之间和/或屏蔽层BML与第二驱动电压供给线11b之间。连接电极可以被布置在一个或多个绝缘层之间。连接电极可以通过绝缘层的接触孔将屏蔽层BML连接到第一驱动电压供给线11a和/或将屏蔽层BML连接到第二驱动电压供给线11b。
图5是被布置在显示装置的一对像素电路中的多个薄膜晶体管(“TFT”)和电容器的位置的实施例的布置图。图6是沿着图5的线I-I’截取的显示装置的实施例的截面图。图7A至图7H是针对每层的图5的元件的实施例的布置图。
图5示出了被布置在相邻的列的同一行上的一对像素PX。被布置在图5中所示的左像素区域CA1中的像素PX的像素电路和被布置在图5中所示的右像素区域CA2中的像素PX的像素电路具有水平对称结构。图5示出了图3和图4的屏蔽层BML被应用到的像素电路。
参考图5，第一扫描线133、第二扫描线133’、第三扫描线SL3、第四扫描线SL4、发射控制线135、第一初始化电压线147和第二初始化电压线174可以在x方向上延伸并且在每列上彼此分开。数据线181可以在y方向上延伸并且在每列上彼此分开。驱动电压线183可以在y方向上延伸，并且包括被布置在每列上的一部分和由相邻的像素电路共享的一部分。
像素电路可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一电容器Cst和第二电容器Cbt。
在实施例中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7可以各自包括包含硅半导体的硅类TFT。第三晶体管T3和第四晶体管T4可以包括包含氧化物半导体的氧化物类TFT。
第二扫描线133’可以是前一行或下一行上的第一扫描线SL1。也就是说，图5中所示的第一扫描线133可以是下一行或前一行上的第二扫描线SL2。图5示出了其中第七晶体管T7被布置在下一行的像素区域中且连接到当前行上的像素PX以及第七晶体管T7被布置在当前行的像素区域中且连接到前一行上的像素PX的示例。在下文中，为了便于说明和描述，被布置在当前行的像素区域中的第七晶体管T7被描述为示例。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层被布置在相同的层上并且包括相同的材料。在实施例中，半导体层可以包括多晶硅。第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可以彼此连接并且以各种形状弯折。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可以各自包括沟道区、源区和漏区，源区和漏区被分别布置在沟道区的两个相反侧。在实施例中，源区和漏区可以被掺杂有杂质。杂质可以是N型杂质或P型杂质。源区和漏区可以分别与源电极和漏电极相对应。根据晶体管的性质，源区和漏区可以彼此交换。在下文中，可以使用诸如源区和漏区的术语来代替源电极或漏电极。
第一晶体管T1可以包括第一半导体层和第一栅电极G1。第一半导体层可以包括第一沟道区A1、第一源区S1和第一漏区D1，第一源区S1和第一漏区D1在第一沟道区A1的两个相反侧。第一半导体层具有弯折形状，并且因此第一沟道区A1可以比其它沟道区A2至A7长。在实施例中，因为第一半导体层具有诸如‘
Figure BDA0003391914240000121
’、‘
Figure BDA0003391914240000122
’、‘S’、‘M’和‘W’的被多次弯折的形状，所以长的沟道长度可以被提供在窄的空间中。因为第一沟道区A1被提供得长，所以被施加到第一栅电极G1的栅电压的驱动范围变宽，并且因此，从有机发光二极管OLED发射的光的灰度可以被更精细地控制，并且显示质量可以被改善。在实施例中，第一半导体层可以具有直线形状而不是弯折形状。第一栅电极G1具有隔离的形状，并且可以与第一沟道区A1重叠，第一栅绝缘层112(参考图6)在第一栅电极G1与第一沟道区A1之间。
第一电容器Cst可以与第一晶体管T1重叠。第一电容器Cst可以包括第一电极CE1和第二电极CE2。第一栅电极G1可以用作第一电容器Cst的第一电极CE1以及第一晶体管T1的控制电极。也就是说，第一栅电极G1和第一电极CE1可以被提供为一体。第一电容器Cst的第二电极CE2可以与第一电极CE1重叠，第二栅绝缘层113(参考图6)在第二电极CE2与第一电极CE1之间。在这种情况下，第二栅绝缘层113可以用作第一电容器Cst的介电层。
节点连接线171(参考图6)可以电连接到第一电极CE1和第三晶体管T3的第三半导体层。第二电极CE2可以电连接到连接电极172。连接电极172可以电连接到驱动电压线183。
第二晶体管T2可以包括第二半导体层和第二栅电极G2。第二半导体层可以包括第二沟道区A2、第二源区S2和第二漏区D2，第二源区S2和第二漏区D2在第二沟道区A2的两个相反侧。第二源区S2可以电连接到数据线181，并且第二漏区D2可以连接到第一源区S1。第二栅电极G2可以被提供为第一扫描线133的一部分。
第五晶体管T5可以包括第五半导体层和第五栅电极G5。第五半导体层可以包括第五沟道区A5、第五源区S5和第五漏区D5，第五源区S5和第五漏区D5在第五沟道区A5的两个相反侧。第五源区S5可以电连接到连接电极(也被称为第一电力电压线)172，并且第五漏区D5可以连接到第一源区S1。第五栅电极G5可以被提供为发射控制线135的一部分。
第六晶体管T6可以包括第六半导体层和第六栅电极G6。第六半导体层可以包括第六沟道区A6、第六源区S6和第六漏区D6，第六源区S6和第六漏区D6在第六沟道区A6的两个相反侧。第六源区S6可以连接到第一漏区D1，并且第六漏区D6可以电连接到有机发光二极管OLED的像素电极310(参考图6)。第六栅电极G6可以被提供为发射控制线135的一部分。
第七晶体管T7可以包括第七半导体层和第七栅电极G7。第七半导体层可以包括第七沟道区A7、第七源区S7和第七漏区D7，第七源区S7和第七漏区D7在第七沟道区A7的两个相反侧。第七漏区D7可以电连接到第二初始化电压线174，并且第七源区S7可以连接到第六漏区D6。第七栅电极G7可以被提供为第二扫描线133’的一部分。
第一层间绝缘层114(参考图6)可以被布置在各自包括硅半导体的第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7上。各自包括氧化物半导体的第三晶体管T3和第四晶体管T4可以被布置在第一层间绝缘层114上。
第三晶体管T3和第四晶体管T4的半导体层可以各自包括沟道区、源区和漏区，源区和漏区分别在沟道区的两个相反侧。源区和漏区可以分别与源电极和漏电极相对应。
第三晶体管T3包括第三半导体层和第三栅电极G3，第三半导体层包括氧化物半导体。第三半导体层可以包括第三沟道区A3、第三源区S3和第三漏区D3，第三源区S3和第三漏区D3在第三沟道区A3的两个相反侧。第三源区S3可以通过节点连接线171桥接到第一栅电极G1。另外，第三源区S3可以连接到被布置在与第三源区S3相同的层中的第四漏区D4。第三漏区D3可以电连接到第一晶体管T1的第一半导体层和第六晶体管T6的第六半导体层。第三栅电极G3可以被提供为第四扫描线SL4的一部分。
第四晶体管T4包括第四半导体层和第四栅电极G4，第四半导体层包括氧化物半导体。第四半导体层可以包括第四沟道区A4、第四源区S4和第四漏区D4，第四源区S4和第四漏区D4在第四沟道区A4的两个相反侧。第四源区S4可以电连接到第一初始化电压线147，并且第四漏区D4可以通过节点连接线171桥接到第一栅电极G1。第四栅电极G4可以被提供为第三扫描线SL3的一部分。
第三栅绝缘层115(参考图6)可以被布置在第三半导体层与第三栅电极G3之间以及第四半导体层与第四栅电极G4之间，以与每个沟道区相对应。
第二电容器Cbt的第三电极CE3可以被提供为第一扫描线133的一部分并且连接到第二栅电极G2。第二电容器Cbt的第四电极CE4可以与第三电极CE3重叠并且包括氧化物半导体。第四电极CE4可以被布置在与第三晶体管T3的第三半导体层和第四晶体管T4的第四半导体层相同的层中。第四电极CE4可以被布置在第三半导体层与第四半导体层之间的区中。在替代实施例中，第四电极CE4可以从第四半导体层延伸。在替代实施例中，第四电极CE4可以从第三半导体层延伸。
在实施例中，布线中的一些可以被提供为被布置在不同的层中的两个导电层。在实施例中，第三扫描线SL3可以包括被布置在不同的层中的底扫描线143和顶扫描线163。底扫描线143可以被布置在与第一电容器Cst的第二电极CE2相同的层中，并且可以包括与第二电极CE2的材料相同的材料。顶扫描线163可以被布置在第三栅绝缘层115(参考图6)上。底扫描线143可以与顶扫描线163的至少一部分重叠。因为底扫描线143和顶扫描线163与第三晶体管T3的第三栅电极G3的一部分相对应，所以第三晶体管T3可以具有包括分别在半导体层上方和下方的控制电极的双栅结构。
另外，第四扫描线SL4可以包括被布置在不同的层中的底扫描线145和顶扫描线165。底扫描线145可以被布置在与第一电容器Cst的第二电极CE2相同的层中，并且可以包括与第二电极CE2的材料相同的材料。顶扫描线165可以被布置在第三栅绝缘层115(参考图6)上。底扫描线145可以与顶扫描线165的至少一部分重叠。因为底扫描线145和顶扫描线165与第四晶体管T4的第四栅电极G4的一部分相对应，所以第四晶体管T4可以具有包括分别在半导体层上方和下方的控制电极的双栅结构。
第一初始化电压线147和第二初始化电压线174可以被布置在不同的层中。第一初始化电压线147可以被布置在与第一电容器Cst的第二电极CE2相同的层中，并且可以包括与第二电极CE2的材料相同的材料。第二初始化电压线174可以被布置在与连接电极172相同的层中，并且可以包括与连接电极172的材料相同的材料。
在下文中，参考图6、图7A至图7H根据堆叠顺序详细描述实施例中的显示装置1的结构。
图6示出了与图5中所示的第一晶体管T1、第四晶体管T4、第一电容器Cst、第二电容器Cbt和有机发光二极管OLED的一部分相对应的截面。第二晶体管T2以及第五至第七晶体管T5、T6和T7的堆叠结构可以与第一晶体管T1的堆叠结构相同或相似。第三晶体管T3的堆叠结构可以与第四晶体管T4的堆叠结构相同或相似。
基板100可以包括玻璃、陶瓷材料、金属材料或者柔性的或可弯折的材料。例如，在其中基板100是柔性的或可弯折的情况下，基板100可以包括诸如聚醚砜(“PES”)、聚丙烯酸酯、聚醚酰亚胺(“PEI”)、聚萘二甲酸乙二醇酯(“PEN”)、聚对苯二甲酸乙二醇酯(“PET”)、聚苯硫醚(“PPS”)、聚芳酯、聚酰亚胺(“PI”)、聚碳酸酯(“PC”)或醋酸丙酸纤维素(“CAP”)的聚合物树脂。
基板100可以具有包括以上材料的单层结构或多层结构。在实施例中，基板100可以具有第一基底层/阻挡层/第二基底层的堆叠结构。第一基底层和第二基底层可以各自是包括聚合物树脂的有机层。第一基底层和第二基底层可以各自包括透明聚合物树脂。阻挡层是防止外部异物渗透的阻挡层，并且可以包括包含诸如氮化硅(SiNx)或氧化硅(SiOx)的无机材料的单层或多层。
缓冲层111可以被布置在基板100上。在实施例中，缓冲层111可以提高基板100的顶表面的平坦度，并且包括诸如氧化硅(SiOx)的氧化物层和/或诸如氮化硅(SiNx)或氮氧化硅(SiON)的氮化物层。
阻挡层110可以被进一步布置在基板100与缓冲层111之间。阻挡层110可以防止或减少来自基板100等的杂质渗入硅半导体层中。在实施例中，阻挡层110可以包括包含诸如氮化硅(SiNx)或氧化硅(SiOx)的无机材料的单层或多层。阻挡层110可以包括第一阻挡层110a和第二阻挡层110b。
如图6中所示，屏蔽层BML可以被布置在第一阻挡层110a与第二阻挡层110b之间。如图7A中所示，屏蔽层BML可以包括屏蔽图案BMLP和第一连接线BMLC1，屏蔽图案BMLP被布置为与第一晶体管T1相对应，并且第一连接线BMLC1在y方向上从屏蔽图案BMLP延伸。在另一个实施例中，屏蔽层BML可以被布置在第二阻挡层110b与缓冲层111之间。
如图7B中所示，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层AS可以被布置在缓冲层111上。
半导体层AS可以包括：第一晶体管T1的包括第一沟道区A1、第一源区S1和第一漏区D1的第一半导体层AS1，第二晶体管T2的包括第二沟道区A2、第二源区S2和第二漏区D2的第二半导体层，第五晶体管T5的包括第五沟道区A5、第五源区S5和第五漏区D5的第五半导体层，第六晶体管T6的包括第六沟道区A6、第六源区S6和第六漏区D6的第六半导体层以及第七晶体管T7的包括第七沟道区A7、第七源区S7和第七漏区D7的第七半导体层。也就是说，第一至第七晶体管T1、T2、T3、T4、T5、T6和T7中的每一个的沟道区、源区和漏区可以是半导体层AS的部分区。
在图7B中，第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6的半导体层可以彼此连接。第七晶体管T7的第七半导体层可以被单独提供。这是因为图7B中所示的第七晶体管T7的第七半导体层是从前一行延伸的半导体层的部分区。如图5中所示，配置当前行的像素电路的第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可以是半导体层在其中彼此连接的一个半导体层。
第一栅绝缘层112可以被布置在半导体层AS上。第一栅绝缘层112可以包括包含氧化物或氮化物的无机材料。在实施例中，例如，第一栅绝缘层112可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnOx)中的至少一种。氧化锌(ZnOx)可以是ZnO和/或ZnO2。
如图7C中所示，第一晶体管T1的第一栅电极G1、第二晶体管T2的第二栅电极G2、第五晶体管T5的第五栅电极G5、第六晶体管T6的第六栅电极G6和第七晶体管T7的第七栅电极G7可以被布置在第一栅绝缘层112上。另外，第一扫描线133和发射控制线135可以被布置在第一栅绝缘层112上，并且可以在x方向上延伸。第一扫描线133的一部分可以是第二电容器Cbt的第三电极CE3。
第一晶体管T1的第一栅电极G1可以被提供为隔离的形状。第二晶体管T2的第二栅电极G2可以是第一扫描线133的与半导体层AS交叉的一部分。第七晶体管T7的第七栅电极G7可以是第一扫描线133的与半导体层AS交叉的一部分，或者为是在下一行上的第一扫描线的第二扫描线133’(参考图5)的一部分。图7C示出了其中被布置在前一行上的像素PX的第七晶体管T7的第七栅电极G7是第一扫描线133的与半导体层AS交叉的一部分的示例。第五晶体管T5的第五栅电极G5和第六晶体管T6的第六栅电极G6可以是发射控制线135的与半导体层AS交叉的部分。
第一晶体管T1的第一栅电极G1可以用作第一电容器Cst的第一电极CE1以及第一晶体管T1的控制电极。
在实施例中，例如，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅电极可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)中的至少一种，并且包括包含至少一种以上材料的单层或多层。
第二栅绝缘层113可以被布置在栅电极上。第二栅绝缘层113可以包括包含氧化物或氮化物的无机材料。在实施例中，例如，第二栅绝缘层113可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnOx)中的至少一种。氧化锌(ZnOx)可以是ZnO和/或ZnO2。
如图7D中所示，第二电极CE2可以被布置在第二栅绝缘层113上以与第一电极CE1重叠。开口SOP可以被限定在第二电极CE2中。开口SOP通过去除第二电极CE2的一部分来限定，并且可以具有闭合形状。第二栅绝缘层113可以用作第一电容器Cst的介电层。
在实施例中，例如，第一电容器Cst的第二电极CE2可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)中的至少一种，并且包括包含至少一种以上材料的单层或多层。
第一初始化电压线147、第三扫描线SL3的底扫描线143和第四扫描线SL4的底扫描线145可以被布置在第二栅绝缘层113上、可以在x方向上延伸并且包括与第一电容器Cst的第二电极CE2的材料相同的材料。第三扫描线SL3的底扫描线143的与半导体层AO(参考图7E)重叠的一部分可以是第四晶体管T4的底栅电极G4a。第四扫描线SL4的底扫描线145的与半导体层AO重叠的一部分可以是第三晶体管T3的底栅电极G3a。
第一层间绝缘层114可以被布置在第一电容器Cst的第二电极CE2上。第一层间绝缘层114可以包括包含氧化物或氮化物的无机材料。在实施例中，例如，第一层间绝缘层114可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnOx)中的至少一种。氧化锌(ZnOx)可以是ZnO和/或ZnO2。
如图7E中所示，包括氧化物半导体的半导体层AO可以被布置在第一层间绝缘层114上。半导体层AO可以包括氧化锌类材料，并且包括氧化锌、氧化铟锌和氧化镓铟锌。在实施例中，半导体层AO可以包括在ZnO中包含诸如铟(In)、镓(Ga)或锡(Sn)的金属的In-Ga-Zn-O(“IGZO”)半导体、In-Sn-Zn-O(“ITZO”)半导体或In-Ga-Sn-Zn-O(“IGSZO”)半导体。
第三晶体管T3和第四晶体管T4的半导体层可以各自包括沟道区、源区和漏区，源区和漏区分别在沟道区的两个相反侧。第三晶体管T3和第四晶体管T4的源区和漏区可以通过调节氧化物半导体的载流子浓度并且使源区和漏区导电来提供。在实施例中，例如，第三晶体管T3和第四晶体管T4的源区和漏区可以通过经由在氧化物半导体上执行的使用氢(H)类气体、氟(F)类气体或这些气体的组合的等离子体处理来增加载流子浓度来提供。
半导体层AO可以包括第三晶体管T3的包括第三沟道区A3、第三源区S3和第三漏区D3的第三半导体层以及第四晶体管T4的包括第四沟道区A4、第四源区S4和第四漏区D4的第四半导体层AO4。也就是说，第三晶体管T3和第四晶体管T4中的每一个的沟道区、源区和漏区可以是半导体层AO的部分区。第四晶体管T4的第四源区S4可以与第一初始化电压线147重叠。
半导体层AO可以包括第二电容器Cbt的第四电极CE4。第二电容器Cbt的第四电极CE4可以被布置在第三晶体管T3的第三半导体层与第四晶体管T4的第四半导体层AO4之间。第四电极CE4可以从第三晶体管T3的第三半导体层或第四晶体管T4的第四半导体层AO4延伸。也就是说，第四电极CE4可以包括氧化物半导体并且被布置在第一层间绝缘层114上。第二栅绝缘层113和第一层间绝缘层114可以被布置在第二电容器Cbt的第三电极CE3与第四电极CE4之间。第二栅绝缘层113和第一层间绝缘层114可以用作第二电容器Cbt的介电层。
如图7F中所示，第三扫描线SL3的顶扫描线163和第四扫描线SL4的顶扫描线165可以被布置在半导体层AO上，并且可以在x方向上延伸。也就是说，第三扫描线SL3和第四扫描线SL4可以包括被布置在不同的层中的两个导电层。
第三扫描线SL3的顶扫描线163可以与底扫描线143的至少一部分重叠。第四扫描线SL4的顶扫描线165可以与底扫描线145的至少一部分重叠。第三栅绝缘层115可以被布置在半导体层AO与第三扫描线SL3的顶扫描线163之间以及半导体层AO与第四扫描线SL4的顶扫描线165之间。第三栅绝缘层115可以被图案化以与第三扫描线SL3的顶扫描线163和第四扫描线SL4的顶扫描线165相对应。
第三扫描线SL3的顶扫描线163的与第四半导体层AO4重叠的一部分可以是第四晶体管T4的顶栅电极G4b。第四扫描线SL4的顶扫描线165的与第三半导体层重叠的一部分可以是第三晶体管T3的顶栅电极G3b。也就是说，第三晶体管T3和第四晶体管T4可以各自具有包括分别在半导体层上方和下方的控制电极的双栅结构。
第三栅绝缘层115可以包括包含氧化物或氮化物的无机材料。在实施例中，例如，第三栅绝缘层115可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnOx)中的至少一种。氧化锌(ZnOx)可以是ZnO和/或ZnO2。在实施例中，例如，第三晶体管T3的顶栅电极G3b和第四晶体管T4的顶栅电极G4b可以被布置在第三栅绝缘层115上、可以包括钼(Mo)、铜(Cu)和钛(Ti)中的至少一种并且包括单层或多层。
第二层间绝缘层116可以覆盖第三晶体管T3和第四晶体管T4。第二层间绝缘层116可以被布置在第三晶体管T3的顶栅电极G3b和第四晶体管T4的顶栅电极G4b上。如图7G中所示，第二初始化电压线174、节点连接线171、连接电极172、173、175、177和179可以被布置在第二层间绝缘层116上。
第二层间绝缘层116可以包括包含氧化物或氮化物的无机材料。在实施例中，例如，第二层间绝缘层116可以包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnOx)中的至少一种。氧化锌(ZnOx)可以是ZnO和/或ZnO2。
第二初始化电压线174、节点连接线171、连接电极172、173、175、177和179可以包括诸如金属和导电氧化物的具有高导电性的材料。在实施例中，例如，第二初始化电压线174、节点连接线171、连接电极172、173、175、177和179可以包括包含铝(Al)、铜(Cu)和钛(Ti)中的至少一种的单层或多层。在实施例中，例如，第二初始化电压线174、节点连接线171、连接电极172、173、175、177和179可以包括被顺序布置的钛(Ti)/铝(Al)/钛(Ti)的三层。
第二初始化电压线174可以通过被限定在第一栅绝缘层112、第二栅绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔43连接到第七晶体管T7的第七漏区D7。
节点连接线171的一端可以通过接触孔31连接到第一栅电极G1。接触孔31可以穿过第二层间绝缘层116、第一层间绝缘层114和第二栅绝缘层113，并且暴露第一栅电极G1。节点连接线(也被称为节点连接电极)171的一部分可以被插入到接触孔31中并且电连接到第一栅电极G1。
接触孔31可以在第二电极CE2的开口SOP内部与开口SOP的边缘分开。被插入到接触孔31中的节点连接线171可以与第二电极CE2电绝缘。
节点连接线171的另一端可以通过接触孔32连接到氧化物半导体层，例如，第二电容器Cbt的第四电极CE4、第四半导体层AO4或第三半导体层。接触孔32可以穿过第二层间绝缘层116并且暴露氧化物半导体层。
第二电容器Cbt的第四电极CE4可以连接到节点连接线171，并且因此电连接到第一栅电极G1。因此，当被供给到第一扫描线SL1的第一扫描信号Sn是截止电压时，第二电容器Cbt可以升高第二节点N2(参考图2)的电压，以清楚地表示黑灰度。
连接电极172可以通过被限定在第一层间绝缘层114和第二层间绝缘层116中的接触孔41连接到第一电容器Cst的第二电极CE2。连接电极172可以通过被限定在第一栅绝缘层112、第二栅绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔42连接到第五晶体管T5的第五漏区D5。
连接电极173的一端可以通过接触孔33连接到第一晶体管T1的第一漏区D1和第六晶体管T6的第六源区S6。接触孔33可以穿过第一栅绝缘层112、第二栅绝缘层113、第一层间绝缘层114和第二层间绝缘层116以暴露硅半导体层。连接电极173的另一端可以通过接触孔34连接到第三晶体管T3的第三漏区D3。接触孔34可以穿过第二层间绝缘层116以暴露氧化物半导体层。
连接电极175可以通过被限定在第一栅绝缘层112、第二栅绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔35连接到第二晶体管T2的第二源区S2。
连接电极177的一部分可以通过被限定在第二层间绝缘层116中的接触孔36连接到第四晶体管T4的第四源区S4。连接电极177的另一部分可以通过被限定在第一层间绝缘层114和第二层间绝缘层116中的接触孔37连接到第一初始化电压线147。
连接电极179可以通过被限定在第一栅绝缘层112、第二栅绝缘层113、第一层间绝缘层114和第二层间绝缘层116中的接触孔38连接到第六晶体管T6的第六漏区D6。
第一平坦化层118可以被布置在第二初始化电压线174、节点连接线171以及连接电极172、173、175、177和179上。
如图7H中所示，数据线181、驱动电压线183和连接电极185可以被布置在第一平坦化层118上。
数据线181通过被限定在第一平坦化层118中的接触孔61连接到连接电极175，并且因此可以连接到第二晶体管T2的第二源区S2。
驱动电压线183可以通过被限定在第一平坦化层118中的接触孔62连接到连接电极172。
连接电极185通过被限定在第一平坦化层118中的接触孔63连接到连接电极179，并且因此可以连接到第六晶体管T6的第六漏区D6。连接电极185可以通过被限定在第一平坦化层118上的第二平坦化层119中的接触孔64连接到像素电极310，以将通过第六晶体管T6施加的信号传送到像素电极310。
在实施例中，第一平坦化层118和第二平坦化层119可以各自包括诸如苯并环丁烯(“BCB”)、聚酰亚胺或六甲基二硅氧烷(“HMDSO”)的有机材料。在替代实施例中，第一平坦化层118和第二平坦化层119可以包括无机材料。第一平坦化层118和第二平坦化层119用作覆盖第一至第七晶体管T1、T2、T3、T4、T5、T6和T7的保护层。第一平坦化层118和第二平坦化层119的顶表面被提供为平坦的。第一平坦化层118和第二平坦化层119可以各自是单层或多层。
像素限定层120可以被布置在第二平坦化层119上。像素限定层120通过包括与每个像素PX相对应的开口(也就是说，暴露像素电极310的一部分的开口)来限定像素PX。另外，像素限定层120通过增加像素电极310和像素电极310上方的对电极330的边缘之间的距离来防止在像素电极310的边缘处发生电弧等。在实施例中，像素限定层120可以包括诸如聚酰亚胺或HMDSO的有机材料。
有机发光二极管OLED的中间层320可以包括低分子量材料或聚合物材料。在其中中间层320包括低分子量材料的情况下，中间层320可以具有其中空穴注入层(“HIL”)、空穴传输层(“HTL”)、发射层(“EML”)、电子传输层(“ETL”)、电子注入层(“EIL”)等以单一配置或复合配置堆叠的结构。在实施例中，例如，中间层320可以包括诸如铜酞菁(CuPc)、N,N’-双(1-萘基)-N,N’-二苯基-联苯胺(“NPB”)或三-8-羟基喹啉铝(Alq3)的各种有机材料。这些层可以通过真空沉积来提供。
在其中中间层320包括聚合物材料的情况下，中间层320通常可以具有包括HTL和EML的结构。在这种情况下，例如，HTL可以包括聚-3,4-乙烯二氧噻吩(“PEDOT”)，并且EML可以包括诸如聚苯亚乙烯(“PPV”)类材料和/或聚芴类材料的聚合物材料。
中间层320不限于此，并且可以具有各种结构。另外，中间层320可以包括是多个像素电极310上方的一个主体的层，或者包括被图案化以与多个像素电极310中的每一个相对应的层。
对电极330可以被提供为多个有机发光二极管OLED上方的一个主体，以与多个像素电极310相对应。
有机发光二极管OLED可能容易被外部湿气或氧气损坏。因此，薄膜封装层(未被示出)或封装基板(未被示出)可以被布置在有机发光二极管OLED上以保护有机发光二极管OLED。薄膜封装层可以覆盖显示区域DA并且延伸到显示区域DA的外侧。薄膜封装层可以包括至少一个无机封装层和至少一个有机封装层，无机封装层包括无机材料，并且有机封装层包括有机材料。在实施例中，薄膜封装层可以具有第一无机封装层/有机封装层/第二无机封装层的堆叠结构。封装基板(未被示出)可以被布置为面对基板100，并且通过诸如密封剂或玻璃料的密封构件而在外围区域PA中结合到基板100。
用于防止掩模截断的间隔件可以被进一步布置在像素限定层120上。诸如用于减少外部光反射的偏振层、黑矩阵、滤色器和/或包括触摸电极的触摸屏层等的各种功能层可以被布置在薄膜封装层上。
图8是图5的仅一部分的实施例的布置图。
图8示出了被布置在图5中所示的左像素区域CA1中的像素PX的像素电路的一部分和被布置在图5中所示的右像素区域CA2中的像素PX的像素电路的一部分，并且主要示出了屏蔽层BML和屏蔽层BML周围的结构。
参考图8，屏蔽层BML可以被布置在显示区域DA中，并且可以与像素电路重叠。屏蔽层BML可以包括与像素电路当中的硅类晶体管重叠的屏蔽图案BMLP。在实施例中，屏蔽图案BMLP中的每一个可以与像素电路的第一晶体管T1重叠。在这种情况下，屏蔽图案BMLP可以不与除了第一晶体管T1之外的其它晶体管T2、T3、T4、T5、T6和T7重叠。
在显示区域DA的在其中感测器SU(参考图1)、部件等被布置在基板100下方的区域及其相邻的区域中，在感测器SU和部件被驱动之后，外部光和/或从部件发射的光等可能到达第一晶体管T1并且可能发生光残像。在这种情况下，元件特性(例如，第一晶体管T1的电压-电流特性)可能改变。第一晶体管T1的电压-电流特性改变的程度可以根据到达第一晶体管T1的光的强度、第一晶体管T1被暴露于光的持续时间等而改变。这阻碍了对从显示元件发射的光的灰度的精确控制，并且因此，显示元件可能发射不期望的灰度的光。
相反，在实施例中，与第一晶体管T1的第一半导体层AS1重叠的屏蔽层BML被布置在第一晶体管T1下方，具体地，在第一晶体管T1的第一半导体层AS1下方，并且因此，可以减少第一晶体管T1受光的影响。因此，第一晶体管T1具有稳定的电压-电流特性，并且因此，显示质量的劣化可以被防止。
另外，移动电荷通过在显示装置1被驱动时改变的电压而被感应到基板100的有机层(例如，第二基底层)，这在晶体管(具体地，驱动晶体管)的半导体层下方形成背沟道，并且因此可能影响驱动晶体管的特性。在实施例中，在其中(-)电压被施加到在图5的平面图中被分别布置在第一晶体管T1上方和下方的发射控制线135和第四扫描线SL4两者、控制是氧化物类晶体管的第三晶体管T3的第四扫描线SL4的情况下，(+)电荷可以聚集在第二基底层的界面上。因此，电场可以被生成并且(-)电荷可以聚集在第一晶体管T1的第一半导体层AS1下方。因此，背沟道可以被提供在第一晶体管T1的第一半导体层AS1下方，并且第一晶体管T1的电压-电流特性可以被改变。
相反，在实施例中，与第一晶体管T1的第一半导体层AS1重叠的屏蔽层BML被布置在第一晶体管T1下方，具体地，在第一晶体管T1的第一半导体层AS1下方，并且因此，可能影响第一晶体管T1的电场可以被有效地屏蔽。
在实施例中，屏蔽层BML可以包括非晶硅，例如，被掺杂有杂质的非晶硅。在实施例中，屏蔽层BML可以包括其中纯非晶硅被掺杂有诸如铝(Al)、硼(B)或铟(In)的杂质的P型非晶硅。在另一个实施例中，屏蔽层BML可以包括其中纯非晶硅被掺杂有诸如磷(P)、砷(As)或锑(Sb)的杂质的N型非晶硅。屏蔽层BML可以通过包括被掺杂有杂质的非晶硅而具有相对低的透光率。因为屏蔽层BML包括非晶硅，所以即使单独的恒定电压不被施加到屏蔽层BML，屏蔽层BML也可以是相对电稳定的。
在另一个实施例中，屏蔽层BML可以包括诸如铬(Cr)或钼(Mo)的金属材料、黑色墨水和/或染料。
另外，在实施例中，恒定电压被施加到屏蔽层BML，并且屏蔽层BML不被电浮置。屏蔽层BML上的是驱动晶体管的晶体管(例如，第一晶体管T1)的电特性可以被稳定。被施加到屏蔽层BML的电压可以是驱动电压ELVDD。
尽管在图8中示出了屏蔽图案BMLP在平面图中具有四边形形状，但是本发明不限于此，并且屏蔽图案BMLP可以具有诸如多边形、具有圆边缘的多边形、圆形形状和椭圆形形状的各种形状。屏蔽图案BMLP的平面面积可以大于与屏蔽图案BMLP重叠的硅类晶体管的栅电极的平面面积。在实施例中，屏蔽图案BMLP可以具有大于第一晶体管T1的第一栅电极G1的面积的面积。
电容器可以由第一晶体管T1的第一栅电极G1和驱动电压ELVDD被施加到的屏蔽图案BMLP的相互重叠区域提供。因此，第一电容器Cst的电容可以被增加。
图9是显示面板的实施例的平面图。图10是图9的一部分的实施例的图。
与图3的实施例相比，图9的实施例进一步包括在外围区域PA中的第三驱动电压供给线11c。在下文中，省略了与图2的实施例的元件相同的元件的详细描述，并且主要描述不同之处。
屏蔽层BML可以被布置在显示区域DA中。参考图10，屏蔽层BML可以包括第二连接线BMLC2和屏蔽图案BMLP。屏蔽图案BMLP可以与每个像素电路的一部分相对应并且被布置在像素电路下方。第二连接线BMLC2可以连接同一行上的像素电路的屏蔽图案BMLP，并且在x方向上延伸。屏蔽图案BMLP和第二连接线BMLC2可以是一体的单体。
第三驱动电压供给线11c可以被进一步布置在外围区域PA中，第三驱动电压供给线11c在y方向上从第一驱动电压供给线11a延伸。第三驱动电压供给线11c可以被布置在显示区域DA与第一扫描驱动电路SDRV1之间以及在显示区域DA与第二扫描驱动电路SDRV2之间。
屏蔽层BML的一端(即，第二连接线BMLC2的左端)可以连接到左边的第三驱动电压供给线11c，并且屏蔽层BML的另一端(即，第二连接线BMLC2的右端)可以连接到右边的第三驱动电压供给线11c。因为屏蔽层BML连接到第三驱动电压供给线11c，所以屏蔽层BML可以通过第三驱动电压供给线11c接收驱动电压ELVDD。
第一驱动电压供给线11a可以连接到端子部分PAD，并且被供给有来自显示驱动器39的驱动电压ELVDD。第一驱动电压供给线11a和第二驱动电压供给线11b可以连接到驱动电压线PL。
图11是被布置在显示装置的一对像素电路中的多个TFT和电容器的位置的实施例的布置图。图12是图11的仅一部分的实施例的布置图。图11示出了图9和图10的屏蔽层BML被应用到的像素电路。在下文中，省略了与参考图5至图8描述的元件相同的元件的详细描述，并且主要描述不同之处。
如图6中所示，屏蔽层BML可以在显示区域DA中被布置在第一阻挡层110a与第二阻挡层110b之间。屏蔽层BML可以包括屏蔽图案BMLP和第二连接线BMLC2，屏蔽图案BMLP被布置为与是像素电路的硅类晶体管的第一晶体管T1相对应，并且第二连接线BMLC2在x方向上从屏蔽图案BMLP延伸。也就是说，屏蔽图案BMLP可以各自与像素电路的第一晶体管T1重叠。第二连接线BMLC2可以被布置为与发射控制线135平行。
在另一个实施例中，屏蔽层BML可以被布置在第二阻挡层110b与缓冲层111之间。
图13是显示面板的实施例的平面图。图14是图13的一部分的实施例的图。图15是被布置在显示装置的一对像素电路中的多个TFT和电容器的位置的实施例的布置图。图16是图15的一部分的实施例的图。图15示出了图13和图14的屏蔽层BML被应用到的像素电路。在下文中，将关注于与以上实施例的不同之处进行描述。
屏蔽层BML可以被布置在显示区域DA中。如图6中所示，屏蔽层BML可以在显示区域DA中被布置在第一阻挡层110a与第二阻挡层110b之间。
屏蔽层BML可以包括屏蔽图案BMLP、第一连接线BMLC1和第二连接线BMLC2，屏蔽图案BMLP被布置为与是像素电路的硅类晶体管的第一晶体管T1相对应，第一连接线BMLC1连接同一列上的像素电路的屏蔽图案BMLP且在y方向上延伸，并且第二连接线BMLC2连接同一行上的像素电路的屏蔽图案BMLP且在x方向上从屏蔽图案BMLP延伸。也就是说，屏蔽图案BMLP可以各自与像素电路的第一晶体管T1重叠。屏蔽图案BMLP以及第一连接线BMLC1和第二连接线BMLC2可以是一体的单体。在另一个实施例中，屏蔽层BML可以被布置在第二阻挡层110b与缓冲层111之间。
第一连接线BMLC1可以每行布置。第二连接线BMLC2可以每两列布置。第一连接线BMLC1可以被布置为与数据线181平行，并且第二连接线BMLC2可以被布置为与发射控制线135平行。
屏蔽层BML的左端(即，第二连接线BMLC2的左端)可以连接到左边的第三驱动电压供给线11c，并且屏蔽层BML的右端(即，第二连接线BMLC2的右端)可以连接到右边的第三驱动电压供给线11c。屏蔽层BML的顶端(即，第一连接线BMLC1的顶端)可以连接到顶部的第二驱动电压供给线11b，并且屏蔽层BML的底端(即，第一连接线BMLC1的底端)可以连接到底部的第一驱动电压供给线11a。因为屏蔽层BML连接到第一驱动电压供给线11a和第三驱动电压供给线11c，所以屏蔽层BML可以通过第一驱动电压供给线11a和第三驱动电压供给线11c接收驱动电压ELVDD。
第一驱动电压供给线11a可以连接到端子部分PAD，并且被供给有来自显示驱动器39的驱动电压ELVDD。第一驱动电压供给线11a和第二驱动电压供给线11b可以各自连接到驱动电压线PL。
尽管在图13和图14中示出了屏蔽层BML连接到第一驱动电压供给线11a、第二驱动电压供给线11b和第三驱动电压供给线11c，但是在另一个实施例中，第三驱动电压供给线11c可以被省略，并且屏蔽层BML的第二连接线BMLC2的左端/右端可以分别连接到第一驱动电压供给线11a和第二驱动电压供给线11b。
图17是屏蔽层的比较示例的图。
参考图17，根据比较示例的屏蔽层BML’可以包括屏蔽图案BMLP’、第一连接线BMLC1’和第二连接线BMLC2’，屏蔽图案BMLP’以像素为基础布置，第一连接线BMLC1’在y方向上延伸且连接屏蔽图案BMLP’，并且第二连接线BMLC2’在x方向上延伸且连接屏蔽图案BMLP’。也就是说，在根据比较示例的屏蔽层BML’中，屏蔽图案BMLP’可以通过第一连接线BMLC1’和第二连接线BMLC2’网状连接。
第一连接线BMLC1’可以各自被布置为与每列的数据线平行，并且第二连接线BMLC2’可以各自被布置为与每行的发射控制线平行。第一连接线BMLC1’可以部分地与发射控制线重叠，并且第二连接线BMLC2’可以部分地与数据线重叠。因此，在第一连接线BMLC1’与发射控制线之间可能生成耦合电容，并且因此，图像可能出现有缺陷的水平线。当与数据信号相对应的电压在数据线中被改变时，在第二连接线BMLC2’与数据线之间可能发生诸如耦合电容的电信号干扰。
相反，在图5中所示的实施例中，驱动电压ELVDD被施加到仅通过第一连接线BMLC1连接屏蔽图案BMLP的屏蔽层BML。因此，与根据比较示例的具有网状结构的屏蔽层BML’相比，与数据线181重叠的面积被减小，并且因此，屏蔽层BML与数据线181之间的耦合电容可以被减小。
另外，在图11中所示的实施例中，驱动电压ELVDD被施加到仅通过第二连接线BMLC2连接屏蔽图案BMLP的屏蔽层BML。因此，与根据比较示例的具有网状结构的屏蔽层BML’相比，与发射控制线135重叠的面积被减小，并且因此，屏蔽层BML与发射控制线135之间的耦合电容可以被减小且水平线缺陷可以被减小(被防止)。
另外，图15中所示的实施例通过第一连接线BMLC1和第二连接线BMLC2连接屏蔽图案BMLP，并且包括以两列为基础的第一连接线BMLC1，从而减少第一连接线BMLC1的数量。因此，与根据比较示例的屏蔽层BML’相比，与发射控制线135重叠的面积被减小，并且因此，屏蔽层BML与发射控制线135之间的耦合电容可以被减小且水平线缺陷可以被减小(被防止)。
在实施例中，因为驱动显示元件的像素电路包括硅类晶体管和氧化物类晶体管，所以具有低功耗的高分辨率显示装置可以被提供。另外，因为屏蔽层被提供在硅类晶体管(具体地，驱动晶体管)下方，所以晶体管的元件特性可以更稳定并且具有改善的显示质量的显示装置可以被提供。
通过实施例，因为驱动显示元件的像素电路包括硅类晶体管和氧化物类晶体管，并且屏蔽层被提供在硅类晶体管下方，所以晶体管的元件特性可以更稳定并且具有改善的显示质量的显示装置可以被提供。然而，本发明的范围不受该效果限制。
应理解，本文中描述的实施例应仅被认为是描述性的，并且不是为了限制的目的。每个实施例中的特征或优点的描述通常应被认为可用于其它实施例中的其它类似特征或优点。虽然已经参考附图描述了一个或多个实施例，但是本领域普通技术人员将理解，可以对其进行形式和细节上的各种改变而不脱离本发明的精神和范围。

Claims (10)

1.一种显示面板，包括：
基板，包括显示区域和围绕所述显示区域的外围区域；
第一薄膜晶体管，被布置在所述基板的所述显示区域中并且包括：
第一半导体层，包括硅半导体；和
第一栅电极，与所述第一半导体层重叠；
第二薄膜晶体管，连接到所述第一薄膜晶体管并且包括：
第二半导体层，包括氧化物半导体；和
第二栅电极，与所述第二半导体层重叠；
电压线，连接到所述第一薄膜晶体管；以及
屏蔽层，被布置在所述基板与所述第一半导体层之间并且包括：
图案，与所述第一半导体层重叠；和
连接线，从所述图案延伸，
其中，与被施加到所述电压线的电压相同的电压被施加到所述屏蔽层。
2.根据权利要求1所述的显示面板，其中，所述第二薄膜晶体管连接在所述第一薄膜晶体管的所述第一半导体层与所述第一栅电极之间。
3.根据权利要求1所述的显示面板，其中，所述屏蔽层包括金属材料。
4.根据权利要求1至3中的任一项所述的显示面板，进一步包括：
第一无机层，在所述基板与所述屏蔽层之间；和
第二无机层，在所述屏蔽层与所述第一半导体层之间，并且
其中，所述基板包括有机层。
5.根据权利要求1所述的显示面板，进一步包括：
第一信号线和第二信号线，在平面图中，所述第一信号线和所述第二信号线各自与所述第一半导体层邻近、在行方向上延伸并且包括与所述连接线重叠的一部分，所述第一半导体层在所述第一信号线与所述第二信号线之间；以及
第三信号线，与所述第一半导体层邻近、在列方向上延伸并且不与所述屏蔽层重叠，并且
其中，所述连接线在所述列方向上延伸。
6.根据权利要求1所述的显示面板，进一步包括：
电压供给线，被布置在所述外围区域中并且连接到所述屏蔽层。
7.根据权利要求1所述的显示面板，进一步包括：
第一信号线和第二信号线，在平面图中，所述第一信号线和所述第二信号线各自与所述第一半导体层邻近、在行方向上延伸并且不与所述屏蔽层重叠，所述第一半导体层在所述第一信号线与所述第二信号线之间；以及
第三信号线，与所述第一半导体层邻近、在列方向上延伸并且与所述连接线重叠，并且
其中，所述连接线在所述行方向上延伸。
8.一种显示面板，包括：
基板，包括显示区域和围绕所述显示区域的外围区域；
多个像素电路，各自被布置在所述基板的所述显示区域中的行与列相交的区域中，并且包括硅类薄膜晶体管和氧化物类薄膜晶体管；
多条电压线，连接到所述多个像素电路中的每一个的所述硅类薄膜晶体管；和
屏蔽层，被布置在所述基板与所述多个像素电路中的每一个的所述硅类薄膜晶体管之间，并且与被施加到所述多条电压线的电压相同的电压被施加到所述屏蔽层，所述屏蔽层包括：
多个图案，与所述多个像素电路中的每一个的所述硅类薄膜晶体管重叠；
第一连接线，连接在列方向上布置的所述多个图案、在所述列方向上延伸并且以两列为基础布置；和
第二连接线，连接在行方向上布置的所述多个图案、在所述行方向上延伸并且以行为基础布置。
9.根据权利要求8所述的显示面板，其中，所述屏蔽层包括金属材料。
10.根据权利要求8或9所述的显示面板，进一步包括：
第一无机层，在所述基板与所述屏蔽层之间；和
第二无机层，在所述屏蔽层与所述硅类薄膜晶体管的半导体层之间，并且
其中，所述基板包括有机层。
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