JP7389219B2 - アレイ基板及び表示装置 - Google Patents

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Description

本開示の実施例はアレイ基板及び表示装置に関する。
表示技術の継続的な発展に従い、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイパネルはその自己発光、広視野角、高コントラスト、低消費電力、高応答速度等の利点により、ますます各種の電子機器に適用されている。
ＯＬＥＤディスプレイパネルは、複数の画素駆動回路及び複数の有機発光構造を含むアレイ基板を含み、複数の画素駆動回路はそれぞれ複数の有機発光構造を駆動して発光を行うことに用いられる。一般的に、各画素駆動回路は複数の薄膜トランジスタ（ＴＦＴ）及び少なくとも１つのコンデンサを含んでもよい。コンデンサは上部電極、下部電極、及び上部電極と下部電極との間に位置する誘電体を含む。
本開示の実施例はアレイ基板及び表示装置を提供する。該アレイ基板において、第２電極に第１ビアとスリットが設けられ、且つ第２電極、第１ビア及びスリットのベース基板における正投影が第１電極のベース基板における正投影を完全にカバーする。それにより、ベース基板とマスク又は露光装置との間にはずれが発生するため、形成された第１電極と第２電極との重畳ずれが発生することをもたらす場合、第１電極と第２電極との間の重畳面積は変化せず、それにより該コンデンサの実際容量値と設計値とが一致することを確保でき、さらに該アレイ基板を用いた表示装置の歩留まりを高めることができる。また、第１電極と第２電極の形状とサイズを変えずに、上記スリットのサイズを調整することにより該コンデンサの容量値を柔軟に調整できる。
本開示の少なくとも１つの実施例はアレイ基板を提供し、ベース基板と、前記ベース基板に位置する第１電極と、前記第１電極の前記ベース基板から離れる側に位置する第１絶縁層と、前記第１絶縁層の前記第１電極から離れる側に位置する第２電極と、を含み、前記アレイ基板は前記第２電極内に位置する第１ビア及び前記第１ビアに連通し且つ前記第１ビアから前記第２電極のエッジに延長するスリットをさらに含み、前記第２電極、前記第１ビア及び前記スリットの前記ベース基板における正投影が前記第１電極の前記ベース基板における正投影を完全にカバーする。
たとえば、本開示の一実施例に係るアレイ基板はさらに、前記第２電極の前記ベース基板から離れる側に位置する第２絶縁層と、接続電極とを含み、前記第１絶縁層に前記第１電極を露出させる第２ビアが設けられ、前記第２絶縁層の一部が前記第１ビアに位置し且つ前記第１ビアに前記第２電極から離れた第３ビアが形成され、前記第３ビアの前記ベース基板における正投影と前記第２ビアの前記ベース基板における正投影とは少なくとも部分的に重畳し、前記接続電極が前記第２ビアと前記第３ビア内に位置し且つ前記第１電極に接続される。
たとえば、本開示の一実施例に係るアレイ基板において、前記スリットは延長方向があり、前記スリットの前記延長方向における長さ範囲が１μｍ～３０μｍである。
たとえば、本開示の一実施例に係るアレイ基板において、前記スリットは延長方向があり、前記スリットの前記延長方向に垂直な方向における幅範囲が０．０１μｍ～２０μｍである。
たとえば、本開示の一実施例に係るアレイ基板はさらに、前記ベース基板に位置する活性層と、前記活性層の前記ベース基板から離れる側に位置するゲート絶縁層と、前記ゲート絶縁層の前記活性層から離れる側に位置する第１導電層と、第２導電層と、を含み、前記第１導電層は前記第１電極を含み、前記第１絶縁層は前記第１導電層の前記ゲート絶縁層から離れる側に位置し、前記第２導電層は第１絶縁層の前記第１導電層から離れる側に位置し、前記第２電極を含む。
たとえば、本開示の一実施例に係るアレイ基板はさらに、前記第２絶縁層の前記第２電極から離れる側に位置する第３導電層と、前記第１導電層に位置し且つ第１方向に沿って延長するゲート線と、前記第３導電層に位置し且つ第２方向に沿って延長するデータ線と、を含み、前記スリットの延長方向が前記第２方向とほぼ平行する。
たとえば、本開示の一実施例に係るアレイ基板はさらに、前記第３導電層の前記第２絶縁層から離れる側に位置する平坦化層と、前記平坦化層の前記第３導電層から離れる側に位置する陽極と、前記陽極の前記平坦化層から離れる一側に位置する有機発光層と、前記有機発光層の前記陽極から離れる側に位置する陰極と、を含む。
たとえば、本開示の一実施例に係るアレイ基板はさらに、第１ゲート、第１ソース及び第１ドレインを含む第１薄膜トランジスタと、第２ゲート、第２ソース及び第２ドレインを含む第２薄膜トランジスタと、第３ゲート、第３ソース及び第３ドレインを含む第３薄膜トランジスタと、第４ゲート、第４ソース及び第４ドレインを含む第４薄膜トランジスタと、第５ゲート、第５ソース及び第５ドレインを含む第５薄膜トランジスタと、第６ゲート、第６ソース及び第６ドレインを含む第６薄膜トランジスタと、第７ゲート、第７ソース及び第７ドレインを含む第７薄膜トランジスタと、を含み、前記第１薄膜トランジスタの前記第１ゲートが前記第３薄膜トランジスタの前記第３ドレイン及び前記第４薄膜トランジスタの前記第４ドレインに接続される。前記第１薄膜トランジスタの前記第１ソースが前記第２薄膜トランジスタの前記第２ドレイン及び前記第５薄膜トランジスタの前記第５ドレインに接続され、前記第１薄膜トランジスタの前記第１ドレインが前記第３薄膜トランジスタの前記第３ソース及び前記第６薄膜トランジスタの前記第６ソースに接続され、前記第１電極が前記第１薄膜トランジスタの前記第１ゲート及び前記第３薄膜トランジスタの前記第３ドレインに接続され、前記第２電極が電源線に接続されるように配置される。
たとえば、本開示の一実施例に係るアレイ基板において、前記第１ビアの前記ベース基板における正投影と前記第１薄膜トランジスタの前記第１ゲートの前記ベース基板における正投影とが少なくとも部分的に重なる。
たとえば、本開示の一実施例に係るアレイ基板において、前記第１電極の形状が長方形を含む。
本開示の少なくとも１つの実施例はさらに上記いずれか一項に記載のアレイ基板を含む表示装置を提供する。
本開示の実施例の技術的解決手段をより明確に説明するために、以下では実施例の図面を簡単に説明し、明らかなように、以下では説明される図面は本開示のいくつかの実施例にのみ関連し、本開示を限定するものではない。
本開示の一実施例に係るアレイ基板におけるコンデンサの平面模式図である。 本開示の一実施例に係るアレイ基板におけるコンデンサの図１中のＡＡ方向に沿う断面模式図である。 本開示の一実施例に係るアレイ基板の平面模式図である。 図３に示されるアレイ基板における画素駆動回路の等価模式図である。 本開示の一実施例に係るアレイ基板における画素駆動回路の各層の模式図である。 本開示の一実施例に係るアレイ基板における画素駆動回路の各層の模式図である。 本開示の一実施例に係るアレイ基板における画素駆動回路の各層の模式図である。 本開示の一実施例に係るアレイ基板における画素駆動回路の各層の模式図である。 本開示の一実施例に係るアレイ基板における画素駆動回路の各層の模式図である。 本開示の一実施例に係るアレイ基板の図３中のＢＢ方向に沿う断面模式図である。
本開示の実施例の目的、技術的解決手段及び利点をより明確にするために、以下では本開示の実施例の図面を参照しながら、本開示の実施例の技術的解決手段を明確かつ完全に説明する。無論、説明される実施例は本開示の一部の実施例であり、実施例のすべてではない。説明される本開示の実施例に基づき、当業者が進歩性のある労働を必要とせずに得るすべての他の実施例は、本開示の保護範囲に属する。
別段の定義がない限り、本開示に使用される専門用語又は科学用語は、当業者によって理解される通常の意味を有するものとする。本開示に使用される「第１」、「第２」及び類似する単語は順序、数、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。「含む」又は「備える」等の類似する単語は該単語の前に示される要素またはアイテムが、該単語の後にリストされる要素またはアイテム及びその同等物をカバーするが、他の要素またはアイテムを除外しないことを意味する。「接続」又は「連結」等の類似する単語は物理的または機械的な接続に限定されず、直接または間接的な電気的接続を含んでもよい。
ＯＬＥＤディスプレイパネルは、複数の画素駆動回路及び複数の有機発光構造を含むアレイ基板を含み、複数の画素駆動回路がそれぞれ複数の有機発光構造を駆動して発光を行うことに用いられる。一般的に、各画素駆動回路は複数の薄膜トランジスタ（ＴＦＴ）及び少なくとも１つのコンデンサを含んでもよい。コンデンサは上部電極、下部電極、及び上部電極と下部電極との間に位置する誘電体を含む。
一般的にフォトリソグラフィ、エッチング等のパターニングプロセスを用いてベース基板上に上記複数の画素駆動回路を形成する。このような場合、上記コンデンサの形成プロセスは、ベース基板上に第１導電層を形成し、次に、パターニングプロセスによって第１導電層をパターニングして下部電極を形成することと、下部電極が形成されたベース基板上に絶縁層を形成することと、絶縁層が形成されたベース基板上に第２導電層を形成し、次に、パターニングプロセスによって第２導電層をパターニングして上部電極を形成することと、を含んでもよい。しかしながら、上記２つの導電層をパターニングするプロセスにおいて、ベース基板とマスク又は露光装置との間にずれが発生する可能性があるため、形成された上部電極と下部電極との重畳ずれが発生する。従って、上部電極と下部電極との重畳ずれが発生すると、該コンデンサの実際容値と設計容値にずれが生じやすく、その結果、表示異常をもたらす。一方、画素駆動回路のレイアウト設計が複雑であるため、コンデンサの容量値を調整する必要がある際に、画素駆動回路全体を再設計する必要がある可能性が非常に高く、その結果、コストの増加を引き起こす。
上記技術的問題を解決するために、本開示の実施例はアレイ基板及び表示装置を提供する。該アレイ基板はベース基板、第１電極、第１絶縁層及び第２電極を含む。第１電極はベース基板に位置し、第１絶縁層は第１電極のベース基板から離れる側に位置し、第２電極は第１絶縁層の第１電極から離れる側に位置する。第２電極には第１ビア及び第１ビアに連通し且つ第１ビアから第２電極のエッジに延長するスリットが設けられ、第１電極のベース基板における正投影は第２電極、第１ビア及びスリットのベース基板における正投影に完全に入る。このとき、第１電極、第２電極、及び第１電極と第２電極との間の第１絶縁層はコンデンサを構成できる。第２電極、第１ビア及びスリットのベース基板における正投影は第１電極のベース基板における正投影を完全にカバーするため、ベース基板とマスク又は露光装置との間にずれが発生するため形成された第１電極と第２電極との重畳ずれが発生する場合、第１電極と第２電極との間の重畳面積が変化せず、それにより、該コンデンサの実際容量値と設計値が一致することを確保でき、さらに、該アレイ基板を用いた表示装置の歩留まりを高めることできる。また、第１電極と第２電極の形状とサイズを変えずに、上記スリットのサイズを調整することにより該コンデンサの容量値を柔軟に調整できる。
以下では、図面を参照しながら、本開示の実施例に係るアレイ基板及び表示装置を詳細に説明する。
図１は本開示の一実施例に係るアレイ基板におけるコンデンサの平面模式図である。図２は本開示の一実施例に係るアレイ基板におけるコンデンサの図１中のＡＡ方向に沿う断面模式図である。図１及び図２に示されるように、該アレイ基板１００はベース基板１１０、第１電極１２０、第１絶縁層１３０及び第２電極１４０を含む。第１電極１２０はベース基板１１０に位置し、第１絶縁層１３０は第１電極１２０のベース基板１１０から離れる側に位置し、第２電極１４０は第１絶縁層１３０の第１電極１２０から離れる側に位置する。第２電極１４０には第１ビア１４１及び第１ビア１４１に連通し且つ第１ビア１４１から第２電極１４０のエッジに延長するスリット１４２が設けられ、第１電極１２０のベース基板１１０における正投影は第２電極１４０、第１ビア１４１及びスリット１４２のベース基板１１０における正投影に完全に入る。このとき、第１電極１２０、第２電極１４０、及び第１電極１２０と第２電極１４０との間の第１絶縁層１３０はコンデンサＣｓｔを構成できる。
本開示の実施例に係るアレイ基板において、第１電極のベース基板における正投影は第２電極、第１ビア及びスリットのベース基板における正投影に完全に入ることで、ベース基板とマスク又は露光装置との間にずれが発生するため形成された第１電極と第２電極との重畳ずれが発生する場合、第１電極と第２電極との間の重畳面積は僅かに変化するか変化せず、それにより該コンデンサの実際容量値と設計値とが一致することを確保でき、さらに該アレイ基板を用いた表示装置の歩留まりを高めることができる。また、第１電極と第２電極の形状とサイズを変えずに、上記スリットのサイズを調整することにより該コンデンサの容量値を柔軟に調整できる。
いくつかの例では、図１に示されるように、スリット１４２は延長方向があり、スリット１４２の延長方向における長さ範囲は０μｍ～３０μｍである。このとき、第１電極１２０、第２電極１４０、及び第１絶縁層１３０で構成されるコンデンサＣｓｔは性能が良い。
いくつかの例では、図１に示されるように、スリット１４２は延長方向があり、スリット１４２の延長方向に垂直な方向における幅範囲は０．０１μｍ～２０μｍである。このとき、第１電極１２０、第２電極１４０、及び第１絶縁層１３０で構成されるコンデンサＣｓｔは性能が良い。
いくつかの例では、図１に示されるように、第１電極１２０の形状は長方形を含む。なお、実際のプロセスでは、形成される第１電極１２０に面取りがあり、すなわち、第１電極１２０の形状は４つの角が面取りを有する長方形である。
図３は本開示の一実施例に係るアレイ基板の平面模式図であり、図４は図３に示されるアレイ基板における画素駆動回路の等価模式図である。図３及び図４に示されるように、該アレイ基板はさらに第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７を含む。第１薄膜トランジスタＴ１は第１ゲートＧ１、第１ソースＳ１及び第１ドレインＤ１を含み、第２薄膜トランジスタＴ２は第２ゲートＧ２、第２ソースＳ２及び第２ドレインＤ２を含み、第３薄膜トランジスタＴ３は第３ゲートＧ３、第３ソースＳ３及び第３ドレインＤ３を含み、第４薄膜トランジスタＴ４は第４ゲートＧ４、第４ソースＳ４及び第４ドレインＤ４を含み、第５薄膜トランジスタＴ５は第５ゲートＧ５、第５ソースＳ５及び第５ドレインＤ５を含み、第６薄膜トランジスタＴ６は第６ゲートＧ６、第６ソースＳ６及び第６ドレインＤ６を含み、第７薄膜トランジスタＴ７は第７ゲートＧ７、第７ソースＳ７及び第７ドレインＤ７を含む。第１薄膜トランジスタＴ１の第１ゲートＧ１が第３薄膜トランジスタＴ３の第３ドレインＤ３及び第４薄膜トランジスタＴ４の第４ドレインＤ４に接続される。第１薄膜トランジスタＴ１の第１ソースＳ１が第２薄膜トランジスタＴ２の第２ドレインＤ２及び第５薄膜トランジスタＴ５の第５ドレインＤ５に接続され、第１薄膜トランジスタＴ１の第１ドレインＤ１が第３薄膜トランジスタＴ３の第３ソースＳ３及び第６薄膜トランジスタＴ６の第６ソースＳ６に接続され、第１電極１２０が第１薄膜トランジスタＴ１の第１ゲートＧ１及び第３薄膜トランジスタＴ３の第３ドレインＤ３に接続され、第２電極１４０が電源線に接続されるように配置される。それにより、上記薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及びコンデンサＣｓｔは１つの画素駆動回路を構成できる。
いくつかの例では、図３及び図４に示されるように、該アレイ基板はさらにゲート線ＧＬ、発光制御線ＥＭ、初期化線ＲＬ、データ線ＤＬ及び電源線ＶＤＤを含む。ゲート線ＧＬはゲート信号を伝送することに用いられ、第１ゲート線ＧＬｎ及び第２ゲート線ＧＬｎ－１を含んでもよく、発光制御線ＥＭは制御信号を伝送でき、初期化線ＲＬは初期化信号を伝送でき、データ線ＤＬはデータ信号を伝送でき、電源線ＶＤＤは電源信号を伝送できる。
いくつかの例では、図４に示されるように、第２薄膜トランジスタＴ２の第２ゲートＧ２が第１ゲート線ＧＬｎに接続され、第２薄膜トランジスタＴ２の第２ソースＳ２がデータ線ＤＬに接続され、第２薄膜トランジスタＴ２の第２ドレインＤ２が薄膜トランジスタＴ１の第１ソースＳ１に接続される。
いくつかの例では、図４に示されるように、第３薄膜トランジスタＴ３の第３ゲートＧ３が第１ゲート線ＧＬｎに接続され、第３薄膜トランジスタＴ３の第３ソースＳ３が第１薄膜トランジスタＴ１の第１ドレインＤ１に接続され、第３薄膜トランジスタＴ３の第３ドレインＤ３が第１薄膜トランジスタＴ１の第１ゲートＧ１に接続される。
たとえば、図４に示されるように、第４薄膜トランジスタＴ４の第４ゲートＧ４が第２ゲート線ＧＬｎ－１に接続され、第４薄膜トランジスタＴ４の第４ソースＳ４が初期化線ＲＬに接続され、第４薄膜トランジスタＴ４の第４ドレインＤ４が第１薄膜トランジスタＴ１の第１ゲートＧ１に接続され、初期化線ＲＬによって初期化電圧Ｖｉｎｔを印加する。
たとえば、図４に示されるように、第５薄膜トランジスタＴ５の第５ゲートＧ５が発光制御線ＥＭに接続され、第５薄膜トランジスタＴ５の第５ソースＳ５が電源線ＶＤＤに接続され、第５薄膜トランジスタＴ５の第５ドレインＤ５が第１薄膜トランジスタＴ１の第１ソースＳ１に接続される。
たとえば、図４に示されるように、第６薄膜トランジスタＴ６の第６ゲートＧ６が発光制御線ＥＭに接続され、第６薄膜トランジスタＴ６の第６ソースＳ６が第１薄膜トランジスタＴ１の第１ドレインＤ１に接続され、第６薄膜トランジスタＴ６の第６ドレインＤ６は対応する発光構造の陽極に接続される。
たとえば、図４に示されるように、第７薄膜トランジスタＴ７の第７ゲートＧ７が第２ゲート線ＧＬｎ－１に接続され、第７薄膜トランジスタＴ７の第７ソースＳ７が各サブ画素の陽極に接続され、第７薄膜トランジスタＴ７の第７ドレインＤ７が第４薄膜トランジスタＴ４の第４ソースＳ４に接続される。
以下では、図４に示される画素駆動回路の１種の動作方式を模式的に説明する。先ず、第２ゲート線ＧＬｎ－１にリセット信号を伝送し且つ第７薄膜トランジスタＴ７をオンにすると、対応する発光構造の陽極を流れる残り電流が第７薄膜トランジスタＴ７によって第４薄膜トランジスタＴ４に放電し、それにより対応する発光構造の陽極を流れる残り電流によって発光することを抑制できる。次に、第２ゲート線ＧＬｎ－１に初期化信号を伝送し且つ初期化線ＲＬに初期化信号を伝送すると、第４薄膜トランジスタＴ４がオンになり、且つ第４薄膜トランジスタＴ４によって第１薄膜トランジスタＴ１の第１ゲートＧ１及びコンデンサＣｓｔの第２電極１４０に初期化電圧Ｖｉｎｔを印加し、第１ゲートＧ１及びコンデンサＣｓｔを初期化する。第１ゲートＧ１の初期化によって第１薄膜トランジスタＴ１をオンにすることができる。なお、上記リセット信号と上記初期化信号とは同一信号であってもよい。
その後、第１ゲート線ＧＬｎにゲート信号を伝送し且つデータ線ＤＬにデータ信号を伝送すると、第２薄膜トランジスタＴ２及び第３薄膜トランジスタＴ３がいずれもオンになり、第２薄膜トランジスタＴ２、第１薄膜トランジスタＴ１及び第３薄膜トランジスタＴ３によって第１ゲートＧ１にデータ電圧Ｖｄを印加する。このとき、第１ゲートＧ１に印加された電圧は補償電圧Ｖｄ＋Ｖｔｈであり、且つ第１ゲートＧ１に印加された補償電圧はコンデンサＣｓｔの第１電極１２０にも印加される。
その後、それぞれコンデンサＣｓｔの２つの電極に印加された電圧の差に対応する電荷がコンデンサＣｓｔに蓄積され、第１薄膜トランジスタＴ１がオンになって所定時間に達するように、電源線ＶＤＤはコンデンサＣｓｔの第２電極１４０に駆動電圧Ｖｅｌを印加し、第１電極１２０に補償電圧Ｖｄ＋Ｖｔｈを印加する。
その後、発光制御線ＥＭに発光制御信号を印加すると、第５薄膜トランジスタＴ５が第１薄膜トランジスタＴ１に駆動電圧Ｖｅｌを印加するように、第５薄膜トランジスタＴ５及び第６薄膜トランジスタＴ６がいずれもオンになる。駆動電圧ＶｅｌはコンデンサＣｓｔによってオンになる第１薄膜トランジスタＴ１を通過すると、対応する駆動電圧ＶｅｌとコンデンサＣｓｔによって第１ゲートＧ１に印加される電圧との差の駆動電流Ｉｄが第１薄膜トランジスタＴ１の第１ドレインＤ１を流れ、駆動電流Ｉｄが第６薄膜トランジスタＴ６によって各発光構造に印加されて各発光構造を発光させる。
図５Ａ～５Ｅは本開示の一実施例に係るアレイ基板における画素駆動回路の各層の模式図である。以下では、図５Ａ～５Ｅを参照しながら、アレイ基板における画素駆動回路を説明する。
たとえば、図５Ａは該画素駆動回路の半導体層３１０を示す。半導体層３１０は半導体材料をパターニングして形成されてもよい。半導体層３１０は上記第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７の活性層を作製することに用いられてもよく、各活性層はソース領域、ドレイン領域とソース領域とドレイン領域の間のチャネル領域を含んでもよい。たとえば、半導体層３１０はアモルファスシリコン、多結晶シリコン、酸化物半導体材料等で作製されてもよい。なお、上記ソース領域及びドレイン領域はｎ型不純物又はｐ型不純物がドーピングされた領域であってもよい。
本開示の実施例に係るアレイ基板において、上記半導体層には、上記半導体層を保護するためのゲート絶縁層（図５Ａ～５Ｅに図示せず）が形成される。図５Ｂに該画素駆動回路の第１導電層３２０が示され、第１導電層３２０がゲート絶縁層に設けられることで、半導体層３１０と絶縁する。第１導電層３２０はコンデンサＣｓｔの第１電極１２０、ゲート線ＧＬｎ、ＧＬｎ－１、発光制御線ＥＭ、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７のゲート（たとえば、上記第１ゲートＧ１、第２ゲートＧ２、第３ゲートＧ３、第４ゲートＧ４、第５ゲートＧ５、第６ゲートＧ６及び第７ゲートＧ７）を含んでもよい。図５Ｂに示されるように、第２薄膜トランジスタＴ２、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７のゲートはゲート線ＧＬｎ、ＧＬｎ－１と半導体層３１０とが重なる部分であり、第３薄膜トランジスタＴ３はダブルゲート構造の薄膜トランジスタであってもよく、第３薄膜トランジスタＴ３の一方のゲートはゲート線ＧＬｎと半導体層３１０とが重なる部分であってもよく、第３薄膜トランジスタＴ３の他方のゲートはゲート線ＧＬｎから突出する突出部であってもよく、第１薄膜トランジスタＴ１のゲートは第１電極１２０であってもよい。
本開示の実施例に係るアレイ基板において、上記第１導電層には上記第１導電層を保護するための上記第１絶縁層（図５Ａ～５Ｅに図示せず）が形成される。図５Ｃに該画素駆動回路の第２導電層３３０が示され、第２導電層３３０はコンデンサＣｓｔの第２電極１４０、及び初期化線ＲＬを含む。
いくつかの例では、第２導電層３３０はさらに第１遮光部３３１及び第２遮光部３３２を含んでもよく、第１遮光部３３１のベース基板１１０における正投影は第２薄膜トランジスタＴ２の活性層、第３薄膜トランジスタＴ３のドレインと第４薄膜トランジスタＴ４のドレインとの間の活性層をカバーすることで、外部光が第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３及び第４薄膜トランジスタＴ４の活性層に影響を与えることが防止され、第２遮光部３３２のベース基板１１０における正投影は第３薄膜トランジスタＴ３の２つのゲートの間の活性層をカバーすることで、外部光が第２薄膜トランジスタＴ３の活性層に影響を与えることが防止される。第１遮光部３３１は隣り合う画素駆動回路の第２遮光部３３２と一体構造になってもよく、且つ第２絶縁層１５０を貫通するビアによって電源線ＶＤＤに電気的に接続される。
本開示の実施例に係る表示基板において、上記第２導電層には上記第２導電層を保護するための第２絶縁層（図５Ａ～５Ｅに図示せず）が形成される。図５Ｄに該画素駆動回路の第３導電層３４０が示され、第３導電層３４０はデータ線ＤＬ及び電源線ＶＤＤを含む。図５Ｅは上記半導体層３１０、第１導電層３２０、第２導電層３３０及び第３導電層３４０の積層位置関係の模式図である。図５Ｄ及び５Ｅに示されるように、データ線ＤＬはゲート絶縁層、第１絶縁層及び第２絶縁層における少なくとも１つのビア（たとえばビア３８１）によって半導体層３１０における第２薄膜トランジスタＴ２のソース領域に接続される。電源線ＶＤＤはゲート絶縁層、第１絶縁層及び第２絶縁層における少なくとも１つのビア（たとえばビア３８２）によって半導体層３１０中の第５薄膜トランジスタＴ５に対応するソース領域に接続される。電源線ＶＤＤは第２絶縁層における少なくとも１つのビア（たとえばビア３８３）によって第２導電層３３０における第２電極１４０に接続される。第３導電層３４０はさらに第１接続部３４１、第２接続部３４２及び第３接続部３４３を含む。第１接続部３４１の一端はゲート絶縁層、第１絶縁層及び第２絶縁層における少なくとも１つのビア（たとえばビア３８４）によって半導体層３１０中の第３薄膜トランジスタＴ３に対応するドレイン領域に接続され、第１接続部３４１の他端は絶縁層及び第２絶縁層における少なくとも１つのビア（たとえばビア３８５）によって第１導電層３２０における第１薄膜トランジスタＴ１のゲートＧ１に接続される。第２接続部３４２の一端は第２絶縁層における１つのビア（たとえばビア３８６）によって初期化線ＲＬに接続され、第２接続部３４２の他端はゲート絶縁層、第１絶縁層及び第２絶縁層における少なくとも１つのビア（たとえばビア３８７）によって半導体層３１０における第７薄膜トランジスタＴ７のドレイン領域に接続される。第３接続部３４３はゲート絶縁層、第１絶縁層及び第２絶縁層における少なくとも１つのビア（たとえばビア３８８）によって半導体層３１０における第６薄膜トランジスタＴ６のドレイン領域に接続される。
いくつかの例では、図５Ｅに示されるように、コンデンサＣｓｔの第１電極１２０と第１薄膜トランジスタＴ１の第１ゲートＧ１は同一の構造であってもよく、このとき、第１ビア１４１のベース基板１１０における正投影と第１薄膜トランジスタＴ１の第１ゲートＧ１のベース基板１１０における正投影とは少なくとも部分的に重なる。
いくつかの例では、図５Ｅに示されるように、該アレイ基板は上記第３導電層３４０、上記ゲート線ＧＬ及び上記データ線ＤＬを含む。第３導電層３４０は第２絶縁層１５０の第２電極１４０から離れる側に位置し、ゲート線ＧＬは第１導電層３２０に位置し且つ第１方向Ｘに沿って延長し、データ線ＤＬは第３導電層３４０に位置し且つ第２方向Ｙに沿って延長し、スリット１４２の延長方向は第２方向とほぼ平行する。なお、上記した略平行することは、スリットの延長方向と第２方向とが完全に平行する場合を含み、さらにスリットの延長方向と第２方向とのなす角度が５度よりも小さい場合を含む。
図６は本開示の一実施例に係るアレイ基板の図３中のＢＢ方向に沿う断面模式図である。図６に上記第２絶縁層１５０が示され、図６に示されるように、第２絶縁層１５０は第２電極１４０のベース基板１１０から離れる一側に位置し、すなわち、上記第２導電層に位置する。該アレイ基板はさらに第２ビア１３１及び接続電極１６０を含み、第２ビア１３１が第１絶縁層１３０に位置し且つ第１電極１２０を露出させ、第２絶縁層１５０の一部は第１ビア１４１に位置し且つ第１ビア１４１に第２電極１４０と絶縁する第３ビア１４３が形成され、第３ビア１４３のベース基板１１０における正投影と第２ビア１３１のベース基板１１０における正投影とが少なくとも部分的に重畳し、接続電極１６０が第２ビア１３１及び第３ビア１４３に位置し且つ第１電極１２０に接続される。たとえば、上記接続電極１６０は上記第１接続部３４１であってもよく、上記第３ビア３４３は上記３８５であってもよい。
いくつかの例では、図６に示されるように、該アレイ基板は上記活性層３１０、ゲート絶縁層１９０、上記第１導電層３２０及び上記第２導電層３３０を含む。活性層３１０はベース基板１１０に位置し、ゲート絶縁層１９０は活性層３１０のベース基板１１０から離れる側に位置し、第１導電層３２０はゲート絶縁層１９０の活性層３１０から離れる側に位置する。第１電極１２０は第１導電層３２０に位置し、第１絶縁層１３０は第１導電層３２０のゲート絶縁層１９０から離れる側に位置し、第２導電層３３０は第１絶縁層１３０の第１導電層３２０から離れる側に位置し、第２電極１４０は第２導電層３３０に位置する。
いくつかの例では、図６に示されるように、該アレイ基板はさらに平坦化層３５０、陽極３６０、有機発光層３７０及び陰極３８０を含む。平坦化層３５０は第３導電層３４０の第２絶縁層１５０から離れる側に位置し、陽極３６０は平坦化層３５０の第３導電層３４０から離れる側に位置し、有機発光層３７０は陽極３６０の平坦化層３５０から離れる側に位置し、陰極３６０は有機発光層３７０の陽極３６０から離れる側に位置する。該アレイ基板はＯＬＥＤ表示基板のアレイ基板であってもよく、すなわち該アレイ基板における発光構造はＯＬＥＤである。
いくつかの例では、図６に示されるように、ベース基板１１０がガラス基板である場合、該アレイ基板はさらにポリイミド層１１２及びバッファ層１１４を含み、ポリイミド層１１２はベース基板１１０に位置し、バッファ層１１４はポリイミド層１１２のベース基板１１０から離れる側に位置する。ポリイミド層１１２及びバッファ層１１４はベース基板１１０における欠陥がアレイ基板の性能に影響を与えることを回避できる。
本開示の一実施例はさらに上記アレイ基板を含む表示装置を提供する。従って、該表示装置も、ベース基板とマスク又は露光装置との間にずれが発生するため、形成された第１電極と第２電極との重畳ずれが発生する場合、該コンデンサの実際容量値と設計値が一致することを確保でき、それにより該表示装置の歩留まりを高める。また、該表示装置は、第１電極と第２電極の形状とサイズを変えずに、上記スリットのサイズを調整することにより該コンデンサの容量値を柔軟に調整できる。
たとえば、いくつかの例では、該表示装置はスマートフォン、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーターなど表示機能を有する任意の製品又は部材であってもよい。
説明する必要がある点は次のとおりである。
（１）本開示の実施例の図面において、本開示の実施例に関する構造のみに関し、他の構造は通常の設計を参照すればよい。
（２）矛盾がない場合、本開示の同一実施例及び異なる実施例における特徴は相互に組み合わせてもよい。
以上の説明は単に本開示の具体的な実施形態であり、本開示の保護範囲を限定するものではなく、当業者が本発明に開示される技術的範囲内に容易に想到し得る変更や置換は、いずれも本発明の保護範囲内に含まれるべきである。従って、本発明の保護範囲は特許請求の範囲に準じるべきである。

Claims (11)

  1. アレイ基板であって、
    ベース基板と、
    前記ベース基板に位置する第１電極と、
    前記第１電極の前記ベース基板から離れる側に位置する第１絶縁層と、
    前記第１絶縁層の前記第１電極から離れる側に位置する第２電極と、を含み、
    前記第２電極には、第１ビア及び前記第１ビアに連通し且つ前記第１ビアから前記第２電極のエッジに延長するスリットが設けられ、
    前記第１電極の前記ベース基板における正投影が、前記第２電極、前記第１ビア及び前記スリットの前記ベース基板における正投影内に完全に入る、
    アレイ基板。
  2. 前記第２電極の前記ベース基板から離れる側に位置する第２絶縁層と、
    接続電極と、をさらに含み、
    前記第１絶縁層には、前記第１電極を露出させる第２ビアが設けられ、
    前記第２絶縁層の一部が前記第１ビアに位置し、且つ前記第１ビアには前記第２電極から離れた第３ビアが形成され、
    前記第３ビアの前記ベース基板における正投影と前記第２ビアの前記ベース基板における正投影が少なくとも部分的に重畳し、
    前記接続電極が、前記第２ビアと前記第３ビアに位置し、且つ前記第１電極に接続される、
    請求項１に記載のアレイ基板。
  3. 前記スリットは延長方向があり、
    前記スリットの前記延長方向における長さ範囲が１μｍ～３０μｍである、
    請求項１に記載のアレイ基板。
  4. 前記スリットは延長方向があり、
    前記スリットの前記延長方向に垂直な方向における幅範囲が０．０１μｍ～２０μｍである、
    請求項１～３のいずれか一項に記載のアレイ基板。
  5. 前記ベース基板に位置する活性層と、
    前記活性層の前記ベース基板から離れる側に位置するゲート絶縁層と、
    前記ゲート絶縁層の前記活性層から離れる側に位置する第１導電層と、
    第２導電層と、をさらに含み、
    前記第１導電層は、前記第１電極を含み、
    前記第１絶縁層は、前記第１導電層の前記ゲート絶縁層から離れる側に位置し、
    前記第２導電層は、前記第１絶縁層の前記第１導電層から離れる側に位置し、前記第２電極を含む、
    請求項２に記載のアレイ基板。
  6. 前記第２絶縁層の前記第２電極から離れる側に位置する第３導電層と、
    前記第１導電層に位置し且つ第１方向に沿って延長するゲート線と、
    前記第３導電層に位置し且つ第２方向に沿って延長するデータ線と、をさらに含み、
    前記スリットの延長方向が前記第２方向とほぼ平行する、
    請求項５に記載のアレイ基板。
  7. 前記第３導電層の前記第２絶縁層から離れる側に位置する平坦化層と、
    前記平坦化層の前記第３導電層から離れる側に位置する陽極と、
    前記陽極の前記平坦化層から離れる側に位置する有機発光層と、
    前記有機発光層の前記陽極から離れる側に位置する陰極と、をさらに含む、
    請求項６に記載のアレイ基板。
  8. 第１ゲート、第１ソース及び第１ドレインを含む第１薄膜トランジスタと、
    第２ゲート、第２ソース及び第２ドレインを含む第２薄膜トランジスタと、
    第３ゲート、第３ソース及び第３ドレインを含む第３薄膜トランジスタと、
    第４ゲート、第４ソース及び第４ドレインを含む第４薄膜トランジスタと、
    第５ゲート、第５ソース及び第５ドレインを含む第５薄膜トランジスタと、
    第６ゲート、第６ソース及び第６ドレインを含む第６薄膜トランジスタと、
    第７ゲート、第７ソース及び第７ドレインを含む第７薄膜トランジスタと、をさらに含み、
    前記第１薄膜トランジスタの前記第１ゲートが、前記第３薄膜トランジスタの前記第３ドレイン及び前記第４薄膜トランジスタの前記第４ドレインに接続され、
    前記第１薄膜トランジスタの前記第１ソースが、前記第２薄膜トランジスタの前記第２ドレイン及び前記第５薄膜トランジスタの前記第５ドレインに接続され、
    前記第１薄膜トランジスタの前記第１ドレインが、前記第３薄膜トランジスタの前記第３ソース及び前記第６薄膜トランジスタの前記第６ソースに接続され、
    前記第１電極は、前記第１薄膜トランジスタの前記第１ゲート及び前記第３薄膜トランジスタの前記第３ドレインに接続され、
    前記第２電極は、電源線に接続されるように配置される、
    請求項１～３のいずれか一項に記載のアレイ基板。
  9. 前記第１ビアの前記ベース基板における正投影と前記第１薄膜トランジスタの前記第１ゲートの前記ベース基板における正投影とは、少なくとも部分的に重なる、
    請求項８に記載のアレイ基板。
  10. 前記第１電極の形状が長方形を含む、
    請求項１～３のいずれか一項に記載のアレイ基板。
  11. 請求項１～１０のいずれか一項に記載のアレイ基板を含む、
    表示装置。
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