CN118056234A - 阵列基板、显示面板及显示装置 - Google Patents

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CN118056234A
CN118056234A CN202280002780.6A CN202280002780A CN118056234A CN 118056234 A CN118056234 A CN 118056234A CN 202280002780 A CN202280002780 A CN 202280002780A CN 118056234 A CN118056234 A CN 118056234A
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仝可蒙
樊聪
李宇婧
王蓉
董向丹
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Abstract

一种阵列基板(300)、显示面板(200)及显示装置(100)。阵列基板(300)包括衬底(310)、多条数据线(Dt)、多条扇出引线(320)、多条第一虚拟走线(330)和多条第二虚拟走线(340)。衬底(310)具有显示区(AA)和引出区(B10)；显示区(AA)包括交叉排布的第一走线区域(A10)和第二走线区域(A20)；一条扇出引线(320)包括第一引线(321)和第二引线(322)；第一引线(321)从引出区(B10)延伸至第一走线区域(A10)；第二引线(322)位于第二走线区域(A20)，第二引线(322)的一端与第一引线(321)电连接，另一端与多条数据线(Dt)中的一条数据线(Dt)电连接；多条第一虚拟走线(330)设置于第一走线区域(A10)，且位于所有第一引线(321)整体远离引出区(B10)的一侧；一部分第二虚拟走线(340)位于未设置第二引线(322)的第二走线区域(A20)，另一部分第二虚拟走线(340)位于设置有第二引线(322)的第二走线区域(A20)、且位于第二引线(322)在第二方向(X)上的至少一侧。

Description

阵列基板、显示面板及显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。
背景技术
目前，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置因其具有自发光、快速响应、宽视角和可制作在柔性衬底上等特点，受到广泛应用。OLED显示装置包括多个子像素，各子像素包括像素驱动电路和发光器件，通过像素驱动电路驱动发光器件发光，从而实现显示。
发明内容
一方面，提供一种阵列基板。所述阵列基板包括衬底、多条数据线、多条扇出引线、多条第一虚拟走线和多条第二虚拟走线。所述衬底具有显示区和位于所述显示区一侧的引出区；所述显示区中包括交叉排布的第一走线区域和第二走线区域，所述第一走线区域沿第一方向延伸，所述第二走线区域沿与所述第一方向交叉的第二方向延伸；其中，所述第一方向由所述引出区指向所述显示区。所述多条数据线位于所述衬底的第一侧，且设置于所述显示区；所述多条数据线均沿所述第一方向延伸，且沿所述第二方向依次排列。所述多条扇出引线，位于所述衬底的第一侧；其中，一条扇出引线包括第一引线和第二引线；所述第一引线沿所述第一方向延伸，且从所述引出区延伸至所述第一走线区域；所述第二引线沿所述第二方向延伸并位于所述第二走线区域中，所述第二引线的一端与所述第一引线电连接，所述第二引线的另一端与所述多条数据线中的一条数据线电连接，其中，所述第二引线与所述数据线设置于不同层。所述多条第一虚拟走线，位于所述衬底的第一侧，且沿所述第一方向延伸；所述多条第一虚拟走线设置于所述第一走线区域，且位于所有所述第一引线整体远离所述引出区的一侧；所述多条第二虚拟走线位于所述衬底的第一侧，且沿所述第二方向延伸；所述多条第二虚拟走线设置于所述第二走线区域，其中，一部分第二虚拟走线位于未设置所述第二引线的所述第二走线区域，另一部分第二虚拟走线位于设置有所述第二引线的所述第二走线区域、且位于所述第二引线在所述第二方向上的至少一侧。
在一些实施例中，所述第一走线区域和所述第二走线区域之间的区域为像素单元区域，一个所述像素单元区域中设置有至少一个重复单元，一个所述重复单元包括多个像素驱动电路。所述像素驱动电路中包括多个晶体管。 所述阵列基板还包括：位于所述衬底第一侧的第一有源膜层，所述第一有源膜层包括虚拟有源层和像素有源层，所述像素有源层用于形成所述像素驱动电路中的至少部分晶体管的有源层，所述像素有源层设置于所述像素单元区域内，所述虚拟有源层设置于所述第一走线区域内。
在一些实施例中，所述的阵列基板还包括：多条第一电源信号线。所述多条第一电源信号线位于所述衬底的第一侧，且设置于所述显示区；所述多条第一电源信号线均沿所述第一方向延伸，且沿所述第二方向依次排列；其中，所述虚拟有源层与所述第一电源信号线电连接。
在一些实施例中，在一个所述第一走线区域内，所述虚拟有源层沿所述第二方向对称布置。
在一些实施例中，在一个所述第一走线区域内，所述虚拟有源层包括沿所述第一方向依次设置的多个虚拟有源图案，所述虚拟有源图案设置于在所述第二方向上相邻的两个所述像素单元区域之间。所述虚拟有源图案包括沿所述第二方向依次排列，且对称设置的两个设定图案；一个所述像素单元区域中包括多个子像素区域，一个所述子像素区域中设置有一个所述像素驱动电路；在一个子像素区域中，所述像素有源层的部分构成预设图案；其中，所述设定图案与该设定图案所相邻的子像素区域中的预设图案沿所述第二方向依次排列，且对称设置。
在一些实施例中，所述像素驱动电路中包括驱动晶体管、写入晶体管、第一发光控制晶体管。在一个所述子像素区域中，所述像素有源层包括所述驱动晶体管的有源层、所述写入晶体管的有源层和所述第一发光控制晶体管的有源层，其中，所述驱动晶体管的有源层的部分、所述写入晶体管的有源层和所述第一发光控制晶体管的有源层共同构成预设图案。
在一些实施例中，一个所述虚拟有源图案在所述第一方向上的尺寸，大于或等于一个所述像素单元区域内的像素有源层在所述第一方向上的尺寸的二分之一，小于或等于一个所述像素单元区域内的像素有源层在所述第一方向上的尺寸。
在一些实施例中，所述第一有源膜层设置于所述衬底与所述多条扇出引线之间。
在一些实施例中，所述多条第一虚拟走线与所有所述第一引线绝缘；和/或，所述多条第二虚拟走线与所有所述第二引线绝缘。
在一些实施例中，所述多条第一虚拟走线与所述第一引线中的至少部分第一引线同层设置，所述多条第二虚拟走线中的至少部分与所述第二引线的 至少部分同层设置。
在一些实施例中，阵列基板还包括：多条第一电源信号线，位于所述衬底的第一侧，且设置于所述显示区；所述多条第一电源信号线均沿所述第一方向延伸，且沿所述第二方向依次排列；所述第一虚拟走线和所述第二虚拟走线均与第一电源信号线电连接。
在一些实施例中，由所述显示区在所述第二方向上的中心线指向所述显示区在所述第二方向上的任一侧的方向为设定方向；多条所述第一引线的延伸至所述显示区的部位的长度，沿所述设定方向依次减小；越靠近所述中心线的所述第一引线所连接的所述第二引线，越远离所述引出区。
在一些实施例中，位于所述中心线的同一侧的所有所述第一引线所在的最小封闭图形区域为一个第一布线区域，位于所述中心线的同一侧的所有所述第二引线所在的最小封闭图形区域为一个第二布线区域，所述显示区中除所述第一布线区域和所述第二布线区域之外的部分为第三布线区域。所述多条第一虚拟走线设置于所述第二布线区域和所述第三布线区域内，第一虚拟走线位于所述第二布线区域中的部位与任意一条所述第二引线绝缘；所述多条第二虚拟走线设置于所述第一布线区域和所述第三布线区域内，第二虚拟走线位于所述第一布线区域中的部位与任意一条所述第一引线绝缘。
在一些实施例中，至少一条所述第一引线为第一子引线，所述第一子引线设置于所述第二引线远离所述衬底的一侧；至少一条第一虚拟走线为第一种虚拟走线，所述第一种虚拟走线与所述第一子引线同层设置，所述第一种虚拟走线设置于所述第二布线区域和所述第三布线区域内。
在一些实施例中，与所述第一布线区域有重叠的第一走线区域为第一指定走线区域，一个所述第一指定走线区域中设置有多条所述第一种虚拟走线；在所述第一指定走线区域内，越靠近所述中心线的所述第一种虚拟走线，在所述第一方向上的长度越小。
在一些实施例中，一个所述第一指定走线区域内所述第一种虚拟走线的数量，与一个所述第一指定走线区域内所述第一子引线的数量相同；在所述第一指定走线区域内，沿所述设定方向依次设置的多条第一种虚拟走线与沿所述设定方向依次设置的多条所述第一子引线一一对应，所述第一种虚拟走线靠近所述引出区的一端与该条第一种虚拟走线所对应的第一子引线远离所述引出区的一端之间的距离为L1，其中，0μm＜L1≤3μm。
在一些实施例中，与所述第一布线区域有重叠的第一走线区域为第一指定走线区域，一个所述第一指定走线区域中设置有多条所述第一种虚拟走线； 在一个所述第一指定走线区域内，多条所述第一种虚拟走线在所述第一方向上的长度相等。
在一些实施例中，在一个所述第一指定走线区域内，在所述第一方向上的长度最大的第一子引线为第一指定引线，所述第一种虚拟走线靠近所述引出区的一端与所述第一指定引线远离所述引出区的一端之间的距离为L2，其中，0μm＜L2≤3μm。
在一些实施例中，与所述第一布线区域无重叠的第一走线区域为第一设定走线区域，在所述第一设定走线区域内，多条所述第一种虚拟走线在所述第一方向上的长度相等。
在一些实施例中，位于未设置所述第二引线的所述第二走线区域内的第二虚拟走线为第一类虚拟走线，所述第一类虚拟走线通过过孔与第一电源信号线电连接，所述第一种虚拟走线通过过孔与所述第一类虚拟走线电连接。
在一些实施例中，多条所述第一类虚拟走线在所述第二方向上的长度相等。
在一些实施例中，与所述第二布线区域有重叠的第二走线区域为第二指定走线区域；位于所述第二引线远离所述中心线的一侧的第二虚拟走线为第二类虚拟走线；一个所述第二指定走线区域在所述中心线一侧的部分区域内，设置有多条所述第二类虚拟走线，且所述第二类虚拟走线的数量与所述第二引线的数量相同。沿所述第一方向依次设置的多条所述第二类虚拟走线，与沿所述第一方向依次设置的多条所述第二引线一一对应；所述第二类虚拟走线靠近所述中心线的一端，与该条第二类虚拟走线所对应的第二引线远离所述中心线的一端之间的距离为L3，其中，0μm＜L3≤3μm。
在一些实施例中，与所述第二布线区域有重叠的第二走线区域为第二指定走线区域；位于所述第二引线远离所述中心线的一侧的第二虚拟走线为第二类虚拟走线；一个所述第二指定走线区域在所述中心线一侧的部分区域内，设置有多条所述第二类虚拟走线，多条所述第二类虚拟走线在所述第二方向上的长度相等。
在一些实施例中，一个所述第二指定走线区域在所述中心线一侧的部分区域内，在所述第二方向上具有最大长度的所述第二引线为第二指定引线，所述第二类虚拟走线靠近所述中心线的一端与所述第二指定引线远离所述中心线的一端之间的距离为L4，其中，0μm＜L4≤3μm。
在一些实施例中，所述第二类虚拟走线通过过孔与所述第一电源信号线电连接。
在一些实施例中，阵列基板还包括：位于所述衬底第一侧的至少一层栅金属层、位于所述至少一层栅金属层远离所述衬底一侧的第一源漏金属层和位于所述第一源漏金属层远离所述衬底一侧的第二源漏金属层。其中，所述数据线设置于所述第二源漏金属层，所述第一电源信号线设置于所述第二源漏金属层，所述第一子引线设置于所述第二源漏金属层，所述第二引线设置于所述第一源漏金属层和/或所述至少一层栅金属层。
在一些实施例中，至少一条所述第一引线为第二子引线，所述第二子引线与所述第二引线同层设置；所述多条第一虚拟走线中的另一部分为第二种虚拟走线，所述第二种虚拟走线与所述第二子引线同层设置，所述第二种虚拟走线设置于所述第三布线区域内。
在一些实施例中，位于所述第一布线区域内的所述第二虚拟走线为第三类虚拟走线，所述第三类虚拟走线通过过孔与所述第一电源信号线电连接，任意一条所述第三类虚拟走线与所述第二子引线绝缘。
在一些实施例中，至少一条所述第三类虚拟走线包括沿所述第二方向依次设置的多段第一子走线，在所述第二方向上相邻的两条第一子走线之间形成有过线间隙，至少一条所述第二子引线穿过所述过线间隙。
在一些实施例中，阵列基板还包括：位于所述衬底第一侧的至少一层栅金属层、位于所述至少一层栅金属层远离所述衬底一侧的第一源漏金属层和位于所述第一源漏金属层远离所述衬底一侧的第二源漏金属层。其中，所述数据线设置于所述第二源漏金属层，所述第一电源信号线设置于所述第二源漏金属层，所述第一子引线设置于所述第二源漏金属层，所述第二子引线与所述第二引线设置于所述第一源漏金属层。
另一方面，提供一种显示面板。所述显示面板包括：如上述任一实施例所述的阵列基板、发光器件层和封装层。所述发光器件层位于所述阵列基板远离衬底的一侧；所述封装层位于所述发光器件层远离所述阵列基板的一侧。
又一方面，提供一种显示装置。如上述任一实施例所述的显示面板、柔性电路板和主控电路板。所述显示面板包括绑定区，所述绑定区位于引出区远离显示区的一侧；所述柔性电路板一端绑定连接于所述绑定区。所述主控电路板与柔性电路板的另一端电连接。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还 可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1A为根据一些实施例的显示装置的结构图；
图1B为根据一些实施例的显示面板的结构图；
图1C为根据一些实施例的显示面板的结构图；
图1D为根据一些实施例的显示装置的结构图；
图1E为根据一些实施例的显示面板的又结构图；
图1F为根据一些实施例的显示面板的结构图；
图1G为根据一些实施例的显示面板的结构图；
图1H为根据一些实施例的显示面板的结构图；
图1I为根据一些实施例的显示面板的结构图；
图2A为根据一些实施例的阵列基板的结构图；
图2B为根据一些实施例的阵列基板的结构图；
图2C为根据一些实施例的阵列基板的结构图；
图2D为根据一些实施例的阵列基板的结构图；
图2E为根据一些实施例的阵列基板的结构图；
图3为根据一些实施例的阵列基板的结构图；
图4A为根据一些实施例的阵列基板的结构图；
图4B为根据一些实施例的阵列基板的结构图；
图4C为根据一些实施例的阵列基板的结构图；
图4D为根据一些实施例的阵列基板的结构图；
图4E为根据一些实施例的阵列基板的结构图；
图5为根据一些实施例的阵列基板的结构图；
图6为根据一些实施例的阵列基板的结构图；
图7A为根据一些实施例的像素驱动电路的结构图；
图7B为根据一些实施例的阵列基板的结构图；
图8A为根据一些实施例的阵列基板的结构图；
图8B为根据一些实施例的阵列基板的结构图；
图8C为根据一些实施例的阵列基板的结构图；
图8D为根据一些实施例的阵列基板的结构图；
图9A为根据一些实施例的阵列基板的结构图；
图9B为根据一些实施例的阵列基板的结构图；
图10A为根据一些实施例的阵列基板的结构图；
图10B为根据一些实施例的阵列基板的结构图；
图10C为根据一些实施例的阵列基板的结构图；
图11A为根据一些实施例的阵列基板的结构图；
图11B为根据一些实施例的阵列基板的结构图；
图11C为根据一些实施例的阵列基板的结构图；
图12A为根据一些实施例的阵列基板的结构图；
图12B为根据一些实施例的阵列基板的结构图；
图12C为根据一些实施例的阵列基板的结构图；
图12D为根据一些实施例的阵列基板的结构图；
图13A为根据一些实施例的阵列基板的结构图；
图13B为根据一些实施例的阵列基板的结构图；
图13C为根据一些实施例的阵列基板的结构图；
图14为根据一些实施例的阵列基板的结构图；
图15为根据一些实施例的显示装置的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一些实施例(some embodiments)”、“示例(example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的一些实施例提供了一种显示装置。图1A为根据一些实施例的显示装置的结构图。参见图1A，显示装置100为具有图像(包括：静态图像或动态图像，其中，动态图像可以是视频)显示功能的产品。例如，显示装置100可以是：显示器，电视机，广告牌，数码相框，具有显示功能的激光打印机，电话，手机，个人数字助理(Personal Digital Assistant，PDA)，数码相机，便携式摄录机，取景器，导航仪，车辆，大面积墙壁，家电，信息查询设备(如电子政务、银行、医院、电力等部门的业务查询设备)，监视器等中的任一种。
显示装置100中包括显示面板200。参见图1B，显示面板200中设置有 许许多多的子像素210，子像素210是显示面板200进行画面显示的最小单元，每个子像素210可显示一种单一的颜色，例如红色(R)、绿色(G)或蓝色(B)。显示面板200内设置有很多的红色子像素、绿色子像素和蓝色子像素，调节不同颜色子像素的亮度(灰阶)，通过颜色组合和叠加可以实现多种颜色的显示，从而实现显示面板200的全彩化显示。其中，参见图1C，每个子像素210均包括发光器件OLED和用于驱动该发光器件OLED发光的像素驱动电路211。
参见图1D，显示面板200包括依次层叠设置的阵列基板300、发光器件层400和封装层500。其中，阵列基板300中包括衬底310，参见图1C，衬底310包括显示区AA以及至少位于显示区AA一侧的周边区BB。其中，周边区BB可以环绕显示区AA设置一周。阵列基板300中还包括设置于衬底310上的多个像素驱动电路211，多个像素驱动电路211可以阵列设置于衬底310上。
发光器件层400包括依次层叠设置的阳极层、发光层和阴极层。在一些示例中，阴极层与发光层之间还设置有电子传输层，而阳极层与发光层之间还设置有空穴传输层。发光器件层400用于形成多个发光器件OLED，发光器件OLED与像素驱动电路211电连接，以使得像素驱动电路211驱动发光器件OLED发光。封装层500能够覆盖发光器件OLED，将发光器件OLED包覆起来，以防止外界环境中的水汽和氧气进入显示面板200内，损伤发光器件OLED中的有机材料，造成OLED显示面板200的寿命缩短。
此外，阵列基板300中还包括多种信号线。示例性的，参见图1C，信号线可以包括数据线Dt、第一电源信号线Vdd、发光控制信号线Em、第一栅极扫描信号线G-N、第二栅极扫描信号线G-P、第一初始化信号线Vt1以及复位信号线Rst等，上述的多个信号线均与像素驱动电路211电连接。
其中，参见图1C，多条数据线Dt设置于衬底310的第一侧，数据线Dt沿第一方向Y延伸，一条数据线Dt与一列像素驱动电路211电连接，以此向像素驱动电路211传输数据信号。
在一些实施例中，参见图1E和图1F，衬底310的周边区BB还包括第一扇出区B1，第一扇出区B1中设置有数据线Dt的引出部分，数据线Dt在第一扇出区B1收拢，其中，第一扇出区B1中数据线Dt的引出部分可以定义为扇出引线。
参见图1F，在一些实施例中，除第一扇出区B1外，衬底310的周边区BB还包括弯折区B2、第二扇出区B4、测试电路区B5和芯片区B6和绑定区 B3。其中，绑定区B3、芯片区B6、测试电路区B5、第二扇出区B4、弯折区B2以及第一扇出区B1沿第一方向Y依次设置，且逐渐靠近显示区AA。
第二扇出区B4布置有第一电源信号线Vdd的引出部分，第一电源信号线Vdd的引出部分在第二扇出区B4收拢。第一电源信号线Vdd的引出部分可以延伸至绑定区B3。
测试电路区B5中布置有显示屏测试电路。
而芯片区B6上设置有多个引脚，数据线Dt的引出部分可以依次经过弯折区B2、第二扇出区B4和测试电路区B5延伸至芯片区B6。芯片区B6上设置有多个引脚，显示面板200可以通过多个引脚与驱动IC绑定电连接。
其中，弯折区B2由柔性材质制成，其可以弯折。弯折区B2的部分、第二扇出区B4、测试电路区B5和芯片区B6和绑定区B3需要翻折到显示面板200的背面。在该实现方式中，在弯折区B2的部分、第二扇出区B4、测试电路区B5和芯片区B6和绑定区B3翻折到显示面板200的背面后，数据线Dt的引出部分，也就是扇出引线无法翻折到显示面板200的背面，因此扇出引线会位于显示面板200的边框区，此处，显示面板200的边框区指的是周边区BB中未翻折到显示面板200背面的部分。由于扇出引线位于显示面板200的边框区，因此会增加下边框拐角处以及下边框的尺寸。
在其他的一些示例中，周边区BB中不包括弯折区B2和芯片区B6，此时，参见图1G，周边区BB中包第二扇出区B4、测试电路区B5和绑定区B3。此时，第一引线321可以经由第二扇出区B4和测试电路区B5延伸至绑定区B3，且与绑定区B3上的多个引脚电连接。而驱动IC绑定柔性线路板，而柔性线路板与绑定区B3上的多个引脚绑定，即驱动IC通过柔性线路板与绑定区B3上的多个引脚电连接。在该示例中柔性线路板弯折至显示面板200的背面。
在一种实现方式中，参见图1H，扇出引线320包括沿第一方向Y延伸的第一引线321和沿第二方向X延伸的第二引线322，其中，第一方向Y和第二方向X相交，示例性的，第一方向Y可以与第二方向X垂直。第一引线321由弯折区B2延伸至显示区AA内，而第二引线322与第一引线321位于显示区AA内的一端电连接，第二引线322远离第一引线321的一端与多条数据线Dt中的一条电连接，进而扇出引线320能够将数据信号传输至与该条扇出引线320所对应的数据线Dt。在该实现方式中，扇出引线320设计在显示区AA的内部，使得扇出引线320在显示区AA内收拢，相当于将第一扇出区设置在显示区AA内，以此减小显示面板200的拐角处以及下边框的尺寸。
在上述实现方式中，由于扇出引线320仅位于显示区AA的部分区域中，显示区AA中未设置有扇出引线320的区域与显示区AA中设置有扇出引线320的区域之间形成明显边界线，进而导致扇出引线320的宏观可视性。
基于此，本公开的一些实施例提供了一种阵列基板300，该阵列基板300包括：衬底310以及设置于衬底310第一侧的多条数据线Dt、多条扇出引线320、多条第一虚拟走线330和多条第二虚拟走线340。
其中，参见图1H，衬底310具有显示区AA和位于显示区AA一侧的引出区B10。
在一些示例中，引出区B10包括弯折区B2、第二扇出区B4和测试电路区B5，而引出区B10远离显示区AA的一侧还设置有芯片区B6和绑定区B3。
请参阅图1I，在另一些示例中，周边区BB中未设置有弯折区B2和芯片区B6，此时，引出区B10包括第二扇出区B4和测试电路区B5，而引出区B10远离显示区AA的一侧还设置有绑定区B3。
参见图2A，显示区AA中包括交叉排布的第一走线区域A10和第二走线区域A20，第一走线区域A10沿第一方向Y延伸，第二走线区域A20沿与第一方向Y交叉的第二方向X延伸；其中，第一方向Y由引出区B10指向显示区AA。示例性的，第一方向Y可以垂直于第二方向X。其中，需要说明的是，图2A中所示出的衬底为阵列基板中衬底的一部分。
其中，第一走线区域A10的数量为多个，且多个第一走线区域A10沿第二方向X依次设置。
第二走线区域A20的数量为多个，且多个第二走线区域A20沿第一方向Y依次设置。
在一些示例中，参见图2A，交叉排布的第一走线区域A10和第二走线区域A20可以限定出一个像素单元区域A30。其中，在显示面板200中，一个像素单元区域A30上可以设置有至少一个重复单元，一个重复单元内可以包括多个像素驱动电路211，一个重复单元内的多个像素驱动电路211可以用于驱动不同颜色的发光器件OLED发光。示例性的，一个重复单元内包括四个像素驱动电路211，分别用于驱动一个红色子像素、一个蓝色子像素和两个绿色子像素发光。
参见图2A，多条数据线Dt位于衬底310的第一侧，且设置于显示区AA；多条数据线Dt均沿第一方向Y延伸，且沿第二方向X依次排列。
多条扇出引线320位于衬底310的第一侧。其中，参见图2A，一条扇出引线320包括第一引线321和第二引线322。第一引线321沿第一方向Y延 伸，且从引出区B10延伸至第一走线区域A10。一个第一走线区域A10中设置有多条第一引线321。在一些示例中，多条第一引线321可以设置于同一膜层中。在另一些示例中，多条第一引线321可以分别设置于不同的膜层。示例性的，一个第一走线区域A10中的多条第一引线321可以分别设置于不同膜层。
在一些示例中，参见图2B，衬底310上的多个第一走线区域A10中包括多个第一指定走线区域A11和多个第一设定走线区域A12，其中，每个第一指定走线区域A11中均设置有第一引线321，任一第一设定走线区域A12中均未设置有第一引线321。其中，需要说明的是，图2A中所示出的衬底为阵列基板中衬底的一部分。
参见图2A，第二引线322沿第二方向X延伸并位于第二走线区域A20中，第二引线322的一端与第一引线321电连接，第二引线322的另一端与多条数据线Dt中的一条数据线Dt电连接。其中，在多个第二走线区域A20内，部分第二走线区域A20中设置有第二引线322，而另一部分第二走线区域A20中未设置有第二引线322。在设置有第二引线322的第二走线区域A20中，设置有至少一条第二引线322。
在一些示例中，多条扇出引线320与多条数据线Dt一一对应并电连接，一条扇出引线320能够将数据信号传输至该条扇出引线320所对应的数据线Dt。其中，扇出引线320包括多条第一引线321和第二引线322，可以理解，多条第二引线322同样与多条数据线Dt一一对应并电连接，而多条第一引线321与多条第二引线322一一对应并电连接。在引出区B10包括弯折区B2、第二扇出区B4和测试电路区B5，而引出区B10远离显示区AA的一侧还设置有芯片区B6和绑定区B3的情况下，所有扇出引线320的第一引线321经由引出区B10延伸至芯片区B6。而在引出区B10包括第二扇出区B4和测试电路区B5，引出区B10远离显示区AA的一侧还设置有绑定区B3的情况下，所有扇出引线320的第一引线321经由引出区B10延伸至绑定区B3。
在另一些示例中，多条扇出引线320与多条数据线Dt中的部分数据线一一对应并电连接。其中，在引出区B10包括弯折区B2、第二扇出区B4和测试电路区B5，引出区B10远离显示区AA的一侧还设置有芯片区B6和绑定区B3的情况下，所有扇出引线320的第一引线321经由引出区B10延伸至芯片区B6，同时，不与扇出引线320电连接的数据线Dt经由引出区B10延伸至芯片区B6。而在引出区B10包括第二扇出区B4和测试电路区B5，引出区B10远离显示区AA的一侧还设置有绑定区B3的情况下，所有扇出引线320 的第一引线321经由引出区B10延伸至绑定区B3，同时，不与扇出引线320电连接的数据线Dt经由引出区B10延伸至绑定区B3。
在下面的一些实施例中，以多条扇出引线320与多条数据线Dt一一对应并电连接为例，对本公开的一些实施例进行示例性说明。示例性的，第二引线322与数据线Dt设置于不同层，以此使得不对应的第二引线322与数据线Dt之间绝缘。同时，各条第二引线322可以通过过孔与该条第二引线322所对应的数据线Dt电连接。其中，需要说明的是，相互电连接的第二引线322和数据线Dt相互对应，彼此之间相互绝缘的第二引线322和数据线Dt之间即为不对应。
参见图2B，多条第一虚拟走线330位于衬底310的第一侧，且沿第一方向Y延伸；多条第一虚拟走线330设置于第一走线区域A10，且位于所有第一引线321整体远离引出区B10的一侧。在一些示例中，参见图2B，一个第一走线区域A10内可以设置有多条第一虚拟走线330。
参见图2C和图2D，图2C示出了一些实施例中扇出引线320的结构，其中需要说明的是，在图2C中，位于同一第一走线区域A10中的多条第一引线321采用同一直线表示，位于同一第二走线区域A20中的多条第二引线322采用同一直线表示。图2D示出了图2C中的第一引线321所对应第一虚拟走线330的结构图。其中，多条第一虚拟走线330位于所有第一引线321整体远离引出区B10的一侧。其中，第一引线321整体远离引出区B10的一侧包括设置有第一引线321的第一走线区域A10中的部分区域，以及未设置有第一引线321的第一走线区域A10。
参见图2A，多条第二虚拟走线340位于衬底310的第一侧，且沿第二方向X延伸，多条第二虚拟走线340设置于第二走线区域A20。
参见图2E，一部分第二虚拟走线340位于未设置有第二引线322的第二走线区域A20，另一部分第二虚拟走线340位于设置有第二引线322的第二走线区域A20、且位于第二引线322在第二方向X上的至少一侧。
示例性的，参见图2E，与位于边缘的数据线Dt电连接的第二引线为第二引线3221。在第二引线3221所在的第二走线区域A20中，第二虚拟走线340仅位于第二引线3221远离该第二引线3321所电连接的数据线Dt的一侧。在其他第二引线322所在的第二走线区域A20内，多条第二引线322在第二方向X上的两侧均设置有第二虚拟走线340。
本公开上述一些实施例所提供阵列基板300中，通过在第一走线区域A10中设置第一虚拟走线330，以此使得第一走线区域A10中设置有第一引线321 的区域与未设置有第一引线321的区域之间没有明显差别；通过在第二走线区域A20中设置第二虚拟走线340，以此使得第二走线区域A20中设置有第二引线322的区域与未设置有第二引线322的区域之间没有明显差别。进而使得扇出引线320所在区域，与显示面板200中未设置有扇出引线320的区域之间没有明显的差别，降低扇出引线320的宏观可视性。
在一些实施例中，所有的第一虚拟走线330与所有第一引线321绝缘，即任意一条第一虚拟走线330与第一引线321绝缘。在一些示例中，可以在第一虚拟走线330与第一引线321之间形成间隙，以此使得第一虚拟走线330与第一引线321绝缘。其中，第一虚拟走线330会与显示面板200中的其他结构交叠，从而对第一虚拟走线330产生干扰，而第一虚拟走线330与第一引线321绝缘，进而不会干扰第一引线321中的数据信号。
在一些实施例中，多条第二虚拟走线340与所有第二引线322绝缘。在一些示例中，可以在第二虚拟走线340与第二引线322之间形成间隙，以此使得第一虚拟走线330与第一引线321绝缘。其中，第二虚拟走线340会与显示面板200中的其他结构交叠，从而对第二虚拟走线340产生干扰，而第二虚拟走线340与第二引线322绝缘，进而不会干扰第二引线322中的数据信号。
在一些实施例中，多条第一虚拟走线330与第一引线321中的至少部分第一引线321同层设置。
在一些示例中，所有第一引线321可以设置于同一膜层中，相应的，所有第一虚拟走线330可以与所有第一引线321设置于同一膜层中。
在另一些示例中，多条第一引线321可以分别设置在两个膜层中，此时，第一虚拟走线330可以设置于任一第一引线321所在膜层。
在其他一些示例中，多条第一引线321可以分别设置在两个膜层中，此时，可以在第一引线321所在的两个膜层中均设置第一虚拟走线330。
在上述一些实施例中，由于第一虚拟走线330至少与部分第一引线321同层设置，因此第一虚拟走线330与第一引线321所形成的光线效果基本或完全相同，进而能够进一步降低扇出引线320所在区域的宏观可视性。
在一些实施例中，多条第二虚拟走线340中的至少部分与第二引线322的至少部分同层设置，在一些示例中，多条第二虚拟走线340中的部分可以与多条第二引线322中的部分同层设置。此时，多条第二引线322可以分别设置于两个膜层中，多条第二虚拟走线340中的部分与一部分第二引线322同层设置，多条第二虚拟走线340中的另一部分与另一部分第二引线322同 层设置。
在另一些示例中，多个第二虚拟走线340中的部分可以与所有第二引线322同层设置。
在其他的一些示例中，所有第二虚拟走线340可以与所有第二引线322同层设置。此时，可以使得所有的第二引线322同层设置，进而所有的第二虚拟走线340同层设置。
在又一些示例中，所有第二虚拟走线340可以与多条第二引线322中的部分同层设置。此时，可以使得第二引线322设置于两个膜层中，而第二虚拟走线340与其中一个膜层中的第二引线322同层设置。示例的，第二虚拟走线340与距离衬底310较远的第二引线322同层设置。
其中，通过使得第二虚拟走线340与第二引线322同层设置，因此，第二虚拟走线340与第二引线322所引起的光线效果相同，因此，能够进一步降低扇出引线320的宏观可视性。
在一些实施例中，阵列基板300还包括多条第一电源信号线Vdd(例如图1C所示出的第一电源信号线Vdd)，多条第一电源信号线Vdd位于衬底310的第一侧，且设置于显示区AA。多条第一电源信号线Vdd均沿第一方向Y延伸，且沿第二方向X依次排列。第一虚拟走线330和第二虚拟走线340均与第一电源信号线Vdd电连接。
其中，第一电源信号线Vdd可以向一列像素驱动电路211传输电源信号，第一电源信号线Vdd与发光器件OLED的阳极电连接，而发光器件OLED的阴极与第二电源信号线Vss电连接。示例性的，第一电源信号线Vdd中所传输的第一电源信号的电压高于第二电源信号线Vss中所传输的第二电源信号的电压。其中，第一虚拟走线330和第二虚拟走线340均与第一电源信号线Vdd电连接，以此能够避免第一虚拟走线330和第二虚拟走线340处于悬置的状态，造成静电积累。此外，第一电源信号线Vdd与第一虚拟走线330和第二虚拟走线340电连接后，可以降低第一电源信号线Vdd的负载，从而提高显示面板200的亮度均一性。
其中，由于第一虚拟走线330与第一引线321绝缘，而第二虚拟走线340与第二引线322，进而第一电源信号线Vdd不会与第一引线321和第二引线322电连接，进而不会对第一引线321与第二引线322中的数据信号造成干扰。
在一些实施例中，参见图2C，由显示区AA在第二方向X上的中心线CL指向显示区AA在第二方向X上的任一侧的方向为设定方向。其中，中心线CL将显示区AA分成两个显示子区域，例如，两个显示子区域分别为第一 显示子区域A1和第二显示子区域A2，在第一显示子区域A1内，箭头C1所指的方向为设定方向，在第二显示子区域A2内，箭头C2所指的方向为设定方向。
多条第一引线321的延伸至显示区AA的部位的长度，沿设定方向依次减小。示例性的，参见图2C和图2D，在第一显示子区域A1内，第一引线321位于显示区AA中的部位在第一方向Y上的长度，沿着设定方向C1依次减小；在第二显示子区域A2内，第一引线321位于显示区AA中的部分在第一方向Y上的长度，沿着设定方向C2依次减小。
参见图2C，越靠近中心线CL的第一引线321所连接的第二引线322，越远离引出区B10。其中，距离中心线CL最近的第一引线321所电连接的第二引线322距离引出区B10最远。由第二引线322连接第一引线321的一端指向该第二引线322连接数据线Dt的另一端的方向为该第二引线322的延伸方向，位于中心线CL两侧的第二引线322的延伸方向相反，也即，各第二引线322的延伸方向与该第二引线322所在显示子区域的设定方向相同。
参见图2C，越靠近引出区B10的第二引线322所电连接的数据线Dt(图2C中未示出)越远离中心线CL。其中，越靠近引出区B10的第二引线322，其远离中心线CL的一端与中心线CL之间的距离越远。因此，沿着第一方向Y，多条第二引线322远离中心线CL的一端与中心线CL之间的距离逐渐减小。通过上述布线方式，可以使得扇出引线320的走线较短，进而能够节约成本。
在另一些实施例中，越靠近引出区B10的第二引线322所电连接的数据线Dt越靠近中心线CL。
在一些示例中，参见图4A，多个第一走线区域A10和多个第二走线区域A20围成多个像素单元区域A30，其中，每个像素单元区域A30中包括多个子像素区域，衬底310上的多个子像素区域排成多行多列。其中，一行子像素区域中的多个子像素区域沿第二方向X依次设置，而一列子像素区域中的多个子像素区域沿第一方向Y依次设置。
在一些示例中，衬底310上设置有M列子像素区域、N行子像素区域，对应的，阵列基板300中设置有M条数据线Dt，因此，阵列基板300中可以设置有M条扇出引线320，即阵列基板300中包括M条第二引线322和M条第一引线321。在一些示例中，一行像素单元区域A30中包括两行子像素区域。此时，衬底310上设置有M/2行像素单元区域A30。一列像素单元区域A30中包括四列子像素区域，此时，衬底310上设置有N/4列像素单元区域 A30。
在一些示例中，显示区AA在第一方向Y上的尺寸大于在第二方向X上的尺寸，且显示区AA中的子像素区域的行数大于子像素区域的列数，即N大于M。
在一些示例中，参见图2A，设置有第二引线322的第二走线区域A20为第二指定走线区域A21。第二指定走线区域A21在中心线CL的两侧各设置有至少一条第二引线322。示例性的，在中心线CL的一侧，一个第二指定走线区域A21中设置有两条第二引线322。因此，一个第二指定走线区域A21中设置有四条第二引线322。同时，由于一行像素单元区域A30中包括两行子像素区域，因此在第一方向Y上尺寸最大的第一引线321至少经过M/2行子像素区域。由于N大于M，因此，M/2小于N/2，进而可以使得在第一方向Y上的尺寸最大的第一引线321，经过的子像素区域的个数小于或等于N/2，进而可以使得任意一条第一引线321在显示区AA的长度不超过显示区AA沿第一方向Y尺寸的二分之一。
在一些实施例中，参见图3,位于中心线CL的同一侧的所有第一引线321所在的最小封闭图形区域为一个第一布线区域A40，位于中心线CL的同一侧的所有第二引线322所在的最小封闭图形区域为一个第二布线区域A50，显示区AA中除第一布线区域A40和第二布线区域A50之外的部分为第三布线区域A60。
在一些实施例中，位于中心线CL两侧的两个第一布线区域A40，以中心线CL为对称线对称设置。位于中心线CL两侧的两个第二布线区域A50以中心线CL为对称线对称设置。进而能够使得扇出引线320的布线规整，便于加工，提高了生产加工的便捷性。
第一引线321设置在第一布线区域A40内，第一虚拟走线330设置于第二布线区域A50和第三布线区域A60内，第一虚拟走线330位于第二布线区域A50中的部位与任意一条第二引线322绝缘。在一些示例中，可以使得第二引线322与第一虚拟走线330设置于不同层，以此使得第一虚拟走线330位于第二布线区域A50中的部位与第二引线322绝缘。
第二引线322设置在第二布线区域A50内，第二虚拟走线340设置于第一布线区域A40和第三布线区域A60内，第二虚拟走线340位于第一布线区域A40中的部位与任意一条第一引线321绝缘。在一些示例中，可以使得第二虚拟走线340与第一引线321分别设置于不同层，以此使得第二虚拟走线340位于第一布线区域A40中的部位与第一引线321绝缘。
在一些实施例中，参见图4A，至少一条第一引线321为第一子引线3211，第一子引线3211设置于第二引线322远离衬底310的一侧。至少一条第一虚拟走线330为第一种虚拟走线331，第一种虚拟走线331与第一子引线3211同层设置，第一种虚拟走线331设置于第二布线区域A50和第三布线区域A60内。
参见图4A，设置有第一引线321的第一走线区域A10为第一指定走线区域A11，在一些示例中，一个第一指定走线区域A11中设置有至少一条第一子引线3211，相应的，一个第一指定走线区域A11中设置有至少一条第一种虚拟走线331。
在一些示例中，全部的第一引线321均为第一子引线3211，相应的，全部的第一虚拟走线330均为第一种虚拟走线331。
在另一些示例中，多条第一引线321包括分别设置于不同膜层的第一子引线3211和第二子引线3212，其中，第一子引线3211所在膜层位于第二子引线3212所在膜层远离衬底310的一侧。此时，可以仅在第一子引线3211所在膜层中设置第一种虚拟走线331。由于第一子引线3211距离显示面板200发光面的距离较近，因此第一子引线3211在宏观上的可视性更强，仅在第一子引线3211所在膜层设置第一种虚拟走线331，不仅能够降低扇出引线320的宏观可视性，还能够节约成本。
在另一些实施例中，可以在第一子引线3211所在膜层设置第一种虚拟走线331，在第二子引线3212所在膜层设置第二种虚拟走线332，以此能够进一步降低扇出引线320的宏观可视性。
在一些实施例中，参见图2B，一个第一指定走线区域A11中设置有多条第一种虚拟走线331和多条第一子引线3211。在一个第一指定走线区域A11中，多条第一子引线3211延伸至显示区AA中的部位，在第一方向Y上的长度不同。在一个第一指定走线区域A11中，多条第一种虚拟走线331在第一方向Y上的长度不同。
在一些实施例中，参见图4A和图4B，一个第一指定走线区域A11内第一种虚拟走线331的数量，与一个第一指定走线区域A11内第一子引线3211的数量相同。在第一指定走线区域A11内，沿设定方向依次设置的多条第一种虚拟走线331与沿设定方向依次设置的多条第一子引线3211一一对应。参见图4D，图4D为图4B中D处的具备放大图。第一种虚拟走线331靠近引出区B10的一端与该条第一种虚拟走线331所对应的第一子引线3211远离引出区B10的一端之间的距离为L1，其中，0μm＜L1≤3μm。第一种虚拟走线 331与第一子引线3211之间具有间隙，以此使得第一种虚拟走线331与第一子引线3211绝缘。而L1的取值范围越小，第一种虚拟走线331与第一子引线3211之间的间隙越不容易被察觉，L1具有较小的取值范围，以此使得第一种虚拟走线331与第一子引线3211之间的间隙不易被察觉。
在上述一些实施例中，第一引线321延伸至显示区AA中的部位的长度，沿设定方向逐渐减小。基于此，在一些实施例中，参见图4A和图4B，一个第一指定走线区域A11中设置有多条第一种虚拟走线331，在第一指定走线区域内A11，越靠近中心线CL的第一种虚拟走线331，在第一方向Y上的长度越小。其中，经上文可知，第一引线321所在区域为第一布线区域A40，与第一布线区域A40有重叠的第一走线区域A10为第一指定走线区域A11。
在上述一些实施例中，使得一个第一指定走线区域A11中的多条第一种虚拟走线331在第一方向Y上的尺寸逐渐减小，可以使得多条第一种虚拟走线331的布局较为规整，方便制作。
以上介绍了第一指定走线区域A11中的多条第一种虚拟走线331的一种设置规则，以下对第一指定走线区域A11中的多条第一种虚拟走线331的另一种设置规则进行介绍。
在一些实施例中，参见图4C，在一个第一指定走线区域A11内，多条第一种虚拟走线331在第一方向Y上的长度相等，因此，能够方便第一种虚拟走线331制作。
在一些实施例中，参见图4C，在一个第一指定走线区域A11内，在第一方向Y上的长度最大的第一子引线3211为第一指定引线32110。参见图4E，图4E为图4C中E处的局部放大图。第一种虚拟走线331靠近引出区B10的一端与第一指定引线32110远离引出区B10的一端之间的距离为L2，其中，0μm＜L2≤3μm。
在上述一些实施例中，第一引线321延伸至显示区AA中的长度，沿设定方向逐渐减小。基于此，在一个第一指定走线区域A11内，第一指定引线32110与中心线CL之间的距离小于其他第一子引线3211与中心线CL之间的距离。在一个第一指定走线区域A11内，除第一指定引线32110之外的任一第一子引线3211与第一种虚拟走线331之间的距离均大于L2。
在一些实施例中，参见图2B，与第一布线区域A40无重叠的第一走线区域A10为第一设定走线区域A12，在第一设定走线区域A12内，多条第一种虚拟走线331在第一方向Y上的长度相等。
其中，在第一设定走线区域A12中未设置有第一引线321。且第一设定 走线区域A12中第一种虚拟走线331的数量与第一指定走线区域A11中第一种虚拟走线331的数量相同。
以上对第一种虚拟走线331的设置规则进行了介绍，以下对第二虚拟走线340的设置规则进行介绍。
在一些实施例中，参见图2E，位于未设置第二引线322的第二走线区域A20内的第二虚拟走线340为第一类虚拟走线341，多条第一类虚拟走线341在第二方向X上的长度相等。多条第一类虚拟走线341位于所有第二引线322远离引出区B10的一侧。
在一些实施例中，第一类虚拟走线341通过过孔与第一电源信号线Vdd电连接，第一种虚拟走线331通过过孔与第一类虚拟走线341电连接。
其中，第二虚拟走线340与第一电源信号线Vdd交叉设置，且二者位于不同膜层。任意一条第二虚拟走线340(包括第一类虚拟走线341)可经过多条第一电源信号线Vdd，因此，可以使得第二虚拟走线340与第一电源信号线Vdd通过过孔连接，进而使得第二虚拟走线340接收电源信号。而第一类虚拟走线341与第一种虚拟走线331交叉设置，且位于不同层，第一类虚拟走线341位于第三布线区域A60内，第一种虚拟走线331位于第三布线区域A60和第二布线区域A50中，因此，可以使得第一种虚拟走线331位于第三布线区域A60中的部位与第一类虚拟走线341通过过孔连接，以此使得第一种虚拟走线331可以与第一电源信号线Vdd电连接。
在一些实施例中，参见图2A和图4A，与第二布线区域A50有重叠的第二走线区域A20为第二指定走线区域A21。
参见图2A和图2E，位于第二引线322远离中心线CL的一侧的第二虚拟走线340为第二类虚拟走线342。在第一显示子区域A1或第二显示子区域A2中，第二类虚拟走线342位于第二引线322远离中心线CL的一侧，即位于第二布线区域A50远离中心线CL的一侧。
一个第二指定走线区域A21在中心线CL一侧的部分区域内，设置有多条第二类虚拟走线342，且第二类虚拟走线342的数量与第二引线322的数量相同。其中，一个第二指定走线区域A21被中心线CL分隔成两部分，一部分位于第一显示子区域A1中，另一部分位于第二显示子区域A2中。在第二指定走线区域A21位于第一显示子区域A1中的部分区域内，或第二指定走线区域A21位于第二显示子区域A2中的部分区域内，第二类虚拟走线342的数量与第二引线322的数量相同。
参见图2A，沿第一方向Y依次设置的多条第二类虚拟走线342，与沿第 一方向Y依次设置的多条第二引线322一一对应；第二类虚拟走线342靠近中心线CL的一端，与该条第二类虚拟走线342所对应的第二引线322远离中心线CL的一端之间的距离为L3，其中，0μm＜L3≤3μm。其中，第二类虚拟走线342与第二引线322之间具有间隙，以此使得第二类虚拟走线342与第二引线322绝缘。而L3的取值范围越小，第二类虚拟走线342与第二引线322之间的间隙越不容易被察觉，L3具有较小的取值范围，以此使得第二类虚拟走线342与第二引线322之间的间隙不被察觉。
在上述一些实施例中，一个第二指定走线区域A21中，多条第二类虚拟走线342在第二方向X上的尺寸不同。而在另一些实施例中，参见图5，一个第二指定走线区域A21在中心线CL一侧的部分区域内，设置有多条第二类虚拟走线342，多条第二类虚拟走线342在第二方向X上的长度相等，因此，能够方便第二类虚拟走线342制作。
基于在一个第二指定走线区域A21中，多条第二类虚拟走线342在第二方向X上的尺寸相等的实施例。参见图5，一个第二指定走线区域A21在中心线CL一侧的部分区域内，在第二方向X上具有最大长度的第二引线322为第二指定引线3320，第二类虚拟走线342靠近中心线CL的一端与第二指定引线3320远离中心线CL的一端之间的距离为L4，其中，0μm＜L4≤3μm。其中，L4的取值范围越小，第二类虚拟走线342与第二引线322之间的间隙越不容易被察觉，L4具有较小的取值范围，以此使得第二类虚拟走线342与第二引线322之间的间隙不被察觉。
其中，参见图5，在一个第二指定走线区域A21位于中心线CL一侧的部分区域内，第二指定引线3320远离中心线CL的一端与中心线CL之间的距离，大于其他第二引线322远离中心线CL的一端与中心线CL之间的距离。
其中，在一个第二指定走线区域A21内，除第二指定子引线3220之外的任一第二引线322与第二类虚拟走线342之间的距离均大于L4。
在一些实施例中，第二类虚拟走线342通过过孔与第一电源信号线Vdd电连接。其中，每条第二类虚拟走线342可以经过多条第一电源信号线Vdd。
以上介绍了阵列基板300中扇出引线320以及第一虚拟走线330和第二虚拟走线340的一些布线规则，以下对扇出引线320以及其他信号线的所在膜层进行介绍。
在一些实施例中，参阅图7B，阵列基板300还包括：位于衬底310第一侧的至少一层栅金属层、位于至少一层栅金属层远离衬底310一侧的第一源漏金属层SD1以及位于第一源漏金属层SD1远离衬底310一侧的第二源漏金 属层SD2。在一些示例中，阵列基板300中包括一层栅金属层。在另一些示例中，阵列基板300中包括两层栅金属层。在其他一些示例中，阵列基板300中包括三层栅金属层。
其中，数据线Dt设置于第二源漏金属层SD2，第一电源信号线Vdd设置于第二源漏金属层SD2。
在上述一些实施例中，第一引线321仅包括第一子引线3211，基于此，第一子引线3211设置于第二源漏金属层SD2，第二引线322设置于第一源漏金属层SD1和/或至少一层栅金属层。其中，在阵列基板300中包括多层栅金属层时，第二引线322可以设置于任一层栅金属层中。
参见图4A和图4C，除第一子引线3211外，第一引线321中还包括第二子引线3212。在一些实施例中，至少一条第一引线321为第二子引线3212，第二子引线3212与第二引线322同层设置。多条第一虚拟走线330中的另一部分为第二种虚拟走线332，第二种虚拟走线332与第二子引线3212同层设置，第二种虚拟走线332设置于第三布线区域A60内。
其中，在所有第二引线322分别设置于第一源漏金属层SD1和至少一层栅金属层的情况下，示例的，第一源漏金属层SD1位于所有栅金属层远离衬底310的一侧。此时，可以使得所有第二虚拟走线340设置于第一源漏金属层SD1。当然在其他的示例中，可以使得部分第二虚拟走线340设置于第一源漏金属层SD1，而其余部分第二虚拟走线340设置于部分第二引线322所在的栅金属层中。
在所有第二引线322设置于第一源漏金属层SD1的情况下，可以使得所有第二虚拟走线340设置于第一源漏金属层SD1。
在所有第二引线322设置于至少一层栅金属层的情况下，可以使得所有第二虚拟走线340设置于所述至少一层栅金属层中。若所有第二引线322设置于一层栅金属层中，则所有第二虚拟走线340设置于该层栅金属层中。若所有第二引线322设置于多层(例如两层或者三层等)栅金属层中，则可以使得多条第二虚拟走线340设置于多层栅金属层中，或者使得多条第二虚拟走线340设置于多层栅金属层中距离衬底310最远的栅金属层中。
其中，第二引线322设置于第二布线区域A50中，第二种虚拟走线332设置于第三布线区域A60中，因此，第二种虚拟走线332与第二引线322无交叠，进而使得第二种虚拟走线332与第二引线322绝缘。
在一些实施例中，参见图2E，位于第一布线区域A40内的第二虚拟走线340为第三类虚拟走线343，第三类虚拟走线343通过过孔与第一电源信号线 Vdd电连接，任意一条第三类虚拟走线343与第二子引线3212绝缘。
在一些示例中，每条第三类虚拟走线343可以经过多条第一电源信号线Vdd，每条第三类虚拟走线343可以与至少一条条第一电源信号线Vdd电连接。示例性的，一条第三类虚拟走线343可以与一条第一电源信号线Vdd电连接；或者一条第三类虚拟走线343可以与多条第一电源信号线Vdd电连接。
在一些示例中，第二子引线3212位于第一布线区域A40中，而第三类虚拟走线343也设置于第一布线区域A40中，由于第二子引线3212与第三类虚拟走线343位于不同层，因此，第二子引线3212与第三类虚拟走线343相互绝缘。
以下对第三类虚拟走线343与第二子引线3212的绝缘方式进行介绍。在一些实施例中，参见图6，至少一条第三类虚拟走线343包括沿第二方向X依次设置的多段第一子走线3431，在第二方向X上相邻的两段第一子走线3431之间形成有过线间隙3432，至少一条第二子引线3212穿过过线间隙3432。其中，通过使得第二子引线3212在过线间隙3432中穿过，以此使得第二子引线3212与第一子走线3431之间不相交，进而使得第二子引线3212与第一子走线3431之间绝缘，即使得第二子引线3212与第三类虚拟走线343绝缘。
在一些示例中，可以使得所有第三类虚拟走线343均包括多段第一子走线3431。
在另一些实施例中，可以在第二子引线3212与第三类虚拟走线343的交叠处设置绝缘层，以此使得第二子引线3212与第三类虚拟走线343绝缘。
以上一些实施例介绍了在第一引线321还包括第二子引线3212的情况下，第一虚拟走线330和第二虚拟走线340的布线规则。以下基于第一引线321中还包括第二子引线3212的情况，对第一引线321和第二引线322所在膜层进行介绍。
在一些实施例中，多条第一引线321中包括第一子引线3211和第二子引线3212，第一子引线3211设置于第二源漏金属层SD2，第二子引线3212与第二引线322设置于第一源漏金属层SD1。其中，将多条第一引线321(包括第一子引线3211和第二子引线3212)分别设置于第一源漏金属层SD1和第二源漏金属层SD2，可以在一个第一指定走线区域A11中设置更多的第一引线321。其中，在所有第二引线322设置于第一源漏金属层SD1的情况下，所有的第二虚拟走线340均设置于第一源漏金属层SD1。
在以上的一些实施例中对扇出引线320以及第一虚拟走线330和第二虚 拟走线340进行了介绍，以下对像素单元区域A30进行介绍。其中，第一走线区域A10和第二走线区域A20之间的区域为像素单元区域A30。在一些实施例中，一个像素单元区域A30中设置有至少一个重复单元，一个重复单元包括多个像素驱动电路211。
其中，一个重复单元内的多个像素驱动电路211分别用于驱动一个红色子像素R、一个蓝色子像素B以及一个绿色子像素G发光。在其他一些实施例中，参见图4A～图4C以及图6，一个重复单元内的多个像素驱动电路211分别用于驱动一个红色子像素R、一个蓝色子像素B以及两个绿色子像素G发光。示例性的，一个像素单元区域A30中包括两个重复单元，而一个重复单元中包括四个像素驱动电路211，而四个像素驱动电路211分别用于驱动一个红色子像素R、一个蓝色子像素B以及两个绿色子像素G发光。
在一些实施例中，像素驱动电路211中包括多个晶体管。在一些实施例中，本公开中的像素驱动电路211的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路的结构可以包括“2T1C”、“6T1C”、“7T1C”、“6T2C”或“7T2C”等。此处，“T”表示为薄膜晶体管，位于“T”前面的数字表示为薄膜晶体管的数量；“C”表示为存储电容器C，位于“C”前面的数字表示为存储电容器C的数量。以下以7T1C模式的像素驱动电路为例做介绍。
参见图7A，像素驱动电路211具体可以包括第一复位晶体管T1、补偿晶体管T2、驱动晶体管T3、写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二复位晶体管T7和电容器Cst，与像素驱动电路211电连接的信号线包括第一栅极扫描信号线G-N、第二栅极扫描信号线G-P、复位信号线Rst、发光控制信号线Em、第一初始化信号线Vt1和第二初始化信号线Vt2。
其中，第一复位晶体管T1的栅极电连接于复位信号线Rst，第一复位晶体管T1的第一极电连接于第一初始化信号线Vt1，第一复位晶体管T1的第二极电连接于节点A。补偿晶体管T2的栅极电连接于第一栅极扫描信号线G-N，补偿晶体管T2的第一极电连接于驱动晶体管T3的第二极，补偿晶体管T2的第二极电连接于节点A。驱动晶体管T3的栅极电连接于节点A；写入晶体管T4的栅极与第二栅极扫描信号线G-P电连接，写入晶体管T4的第一极电连接于数据线Dt，写入晶体管T4的第二极电连接于驱动晶体管T3的第一极。第一发光控制晶体管T5的栅极与第二发光控制晶体管T6的栅极均电连接于发光控制信号线Em，第一发光控制晶体管T5的第一极与第一电源 信号线Vdd电连接，第一发光控制晶体管T5的第二极电连接于驱动晶体管T3的第一极，第二发光控制晶体管T6的第一极电连接于驱动晶体管T3的第二极，第二发光控制晶体管T6的第二极电连接于发光器件OLED的阳极。第二复位晶体管T7的栅极电连接于第二栅极扫描信号线G-P，第二复位晶体管T7的第一极电连接于第二初始化信号线Vt2，第二复位晶体管T7的第二极电连接于发光器件OLED的阳极，发光器件OLED的阴极电连接于第二电源信号线Vss。电容器Cst的第一极板Cst1与节点A电连接，电容器Cst的第二极板Cst2与第一电源信号线Vdd电连接。
其中，在本公开的实施例提供的电路中，节点A并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在一些实施例中，像素驱动电路211中的各个晶体管可以为P型晶体管，P型晶体管在栅极接收到低电压信号的情况下导通。在其他一些实施例中，像素驱动电路211中的各个晶体管可以为N型晶体管，N型晶体管在栅极接收到高电压信号的情况下导通。此外，在其他一些实施例中，像素驱动电路211中的部分晶体管为N型晶体管，其余部分晶体管为P型晶体管，例如：T1，T2是N型管，其余是P型管。需要说明的是，上述提到的“高电压信号”和“低电压信号”是通俗说法，一般来说，N型晶体管的导通条件为栅源电压差大于其阈值电压，即N型晶体管的栅极电压大于其源极电压与其阈值电压之和，N型晶体管的阈值电压为正值，则称使得N型晶体管导通的栅极电压信号为高电压信号，P型晶体管的导通条件为栅源电压差的绝对值大于其阈值电压，P型晶体管的阈值电压为负值，即P型晶体管的栅极电压小于其源极电压与其阈值电压之和，则称使得P型晶体管导通的栅极电压信号为低电压信号，“高电压信号”和“低电压信号”中的高低是相对基准电压(例如0V)来说的。
基于上述一些实施例所公开的像素驱动电路211，对本公开一些实施例所提供的阵列基板300中的膜层结构进行介绍。
在一些实施例中，参见图7B，阵列基板300还包括：依次设置于衬底310第一侧的第一有源膜层350、第一栅金属层Gate1、第二栅金属层Gate2、第二有源膜层360、第三栅金属层Gate3、第一源漏金属层SD1和第二源漏金属层SD2。除此之外，阵列基板300中还包括多层绝缘层380，示例性的，绝缘层可以设置于第一有源膜层350与第一栅金属层Gate1之间、第一栅金属层Gate1与第二栅金属层Gate2之间、第二栅金属层Gate2与第二有源膜层360 之间、第二有源膜层360与第三栅金属层Gate3之间、第三栅金属层Gate3与第一源漏金属层SD1之间以及第一源漏金属层SD1与第二源漏金属层SD2之间。
以下对阵列基板300中的各个膜层进行介绍。
首先对第一有源膜层350进行介绍。在一些实施例中，第一有源膜层350设置于衬底310与多条扇出引线320之间。其中，扇出引线320的第二引线322与衬底310之间的距离最近，因此，第一有源膜层350位于第二引线322与衬底310之间。
在一些实施例中，参见图8A，第一有源膜层350包括像素有源层351，像素有源层351用于形成像素驱动电路211中的至少部分晶体管的有源层，像素有源层351设置于像素单元区域A30内。
其中，第一有源膜层350的材料可以多晶硅。
在一种实现方式中，仅在像素单元区域A30内设置多晶硅，而第一走线区域A10中为未设置有多晶硅，即衬底310上仅设置有像素有源层351，导致像素单元区域A30中的多晶硅的密度与第一走线区域A10内的多晶硅密度相差较大，而多晶硅密度的差异会影响多晶硅的均一性，从而影响像素驱动电路211中晶体管的均一性，造成显示面板200显示的均一性较差。
基于此，在一些实施例中，参见图8B和图8C，第一有源膜层350中还包括虚拟有源层352，虚拟有源层352设置于第一走线区域A10内。其中，虚拟有源层352与像素有源层351的材料相同，均为多晶硅。本公开的一些实施例中，通过在第一走线区域A10内设置虚拟有源层352，可以降低第一走线区域A10内的多晶硅密度与像素单元区域A30内的多晶硅密度的差异，进而提高第一有源膜层350中多晶硅密度的均一性，以此提高晶体管的均一性，进而提高了显示面板200显示的均一性。
在一些实施例中，参见图8B和图8C，在一个第一走线区域A10内，虚拟有源层352沿第二方向X对称布置，进而能够使得虚拟有源层352的结构比较规整，便于加工，提高了生产加工的便捷性。
在一些实施例中，虚拟有源层352设置于第一走线区域A10。第二走线区域A20与第一走线区域A10交叉设置，因此，第二走线区域A20与第一走线区域A10的交叉处，既属于第二走线区域A20也属于第一走线区域A10。其中，第二走线区域A20与第一走线区域A10的交叉处未设置有虚拟有源层352。
在一些实施例中，参见图8B和图8C，在一个第一走线区域A10内，虚 拟有源层352包括沿第一方向Y依次设置的多个虚拟有源图案3521，虚拟有源图案3521设置于在第二方向X上相邻的两个像素单元区域A30之间。可以理解的是，在该实施例中，虚拟有源图案3521未设置于第二走线区域A20与第一走线区域A10的交叉处。
在一些示例中，参见图8B，一个像素单元区域A30中设置有两个重复单元，一个重复单元中包括四个像素驱动电路211，四个像素驱动电路211分别用于驱动一个红色子像素R、一个蓝色子像素B以及两个绿色子像素G发光。其中，一个像素单元A30中包括八个子像素区域，像素有源层351中包括多个像素有源图案，一个子像素区域中设置有一个像素有源图案，一个像素有源图案用于形成一个像素驱动电路211中的至少部分晶体管的有源层。示例性的，参见图8B和图8D，一个像素有源图案中包括驱动晶体管T3的有源层P3～第二复位晶体管T7的有源层P7。其中，驱动晶体管T3、写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7可以为P型晶体管。
每个晶体管的有源层均包括第一极区、第二极区以及连接第一极区和第二极区的沟道区，其中，第一极区与该晶体管的第一极电连接，第二极区与该晶体管的第二极电连接。
在一些实施例中，参见图8B，第一发光控制晶体管T5的有源层P5与写入晶体管T4的有源层P4沿第一方向Y依次设置，第一发光控制晶体管T5的有源层P5远离写入晶体管T4的有源层P4的一端为第一发光控制晶体管T5的第一极区，第一发光控制晶体管T5的第一极区与第二源漏金属层SD2中的第一电源信号线VDD电连接。
在一些实施例中，参见图8A和图8B，第一有源膜层350还包括多个第一连接图案353，每个第一走线区域A10中设置有沿第一方向Y依次设置的多个第一连接图案353，位于第一走线区域A10两侧的两个第一发光控制晶体管T5的第一极区通过第一连接图案353连接，由于第一发光控制晶体管T5的第一极区与第一电源信号线Vdd电连接，因此，第一连接图案353与第一电源信号线Vdd电连接。通过使得第一电源信号线Vdd与第一连接图案353电连接，能够将低第一电源信号线Vdd的负载，以此提高显示面板200显示的均一性。
在一些实施例中，参见图8B，虚拟有源图案3521与第一连接图案353电连接，因此，虚拟有源图案3521(即虚拟有源层352)可以通过第一连接图案353与第一电源信号线Vdd电连接，进而虚拟有源图案3521能够接收来 自第一电源信号线Vdd的第一电源信号，以此能够避免虚拟有源图案3521产生静电积累。
在一些实施例中，请参阅图8B，虚拟有源图案3521包括沿第二方向X依次排列，且对称设置的两个设定图案3521A。因此，一个虚拟有源图案3521具有沿第一方向Y延伸的对称轴，两个设定图案3521A关于对称轴，轴对称设置。
一个像素单元区域A30中包括多个子像素区域，一个子像素区域中设置有一个像素驱动电路；在一个子像素区域中，像素有源层351的部分构成预设图案351A。其中，设定图案3521A与该设定图案3521A所相邻的子像素区域中的预设图案351A沿第二方向X依次排列，且对称设置，进而能够使得第一有源膜层350的结构比较规整，便于加工，提高了生产加工的便捷性。
其中，设定图案3521A在第一方向Y上的尺寸，等于预设图案351A在第一方向Y上的尺寸。
此时，与第一走线区域A10相邻的预设图案351A沿第二方向X平移预设距离后，可以设定图案3521A重叠。
在一些实施例中，像素驱动电路中包括驱动晶体管T3、写入晶体管T4、第一发光控制晶体管T5。
在一个子像素区域中，像素有源层351包括驱动晶体管T3的有源层P3、写入晶体管T4的有源层P4和第一发光控制晶体管T5的有源层P5，其中，驱动晶体管T3的有源层P3的部分、写入晶体管T4的有源层P4和第一发光控制晶体管T5的有源层P5共同构成预设图案351A。
在一些示例中，预设图案351A中包括写入晶体管T4的有源层P4的部分。
在一些实施例中，一个虚拟有源图案3521在第一方向Y上的尺寸，大于或等于一个像素单元区域A30内的像素有源层351在第一方向Y上的尺寸的二分之一，小于或等于一个像素单元区域A30内的像素有源层351在第一方向Y上的尺寸。以此使得第一走线区域A10中的多晶硅密度与像素单元区域A30中的多晶硅密度更接近，进一步提高第一有源膜层350中多晶硅密度的均一性。
以上对第一有源膜层350进行了介绍，接下来结合第一有源膜层350对第一栅金属层Gate1进行介绍。
参见图9A和图9B，第一栅金属层Gate1中包括多条第二栅极扫描信号线G-P和多条发光控制信号线Em。多条第二栅极扫描信号下G-P沿第二方向X延伸，并沿第一方向Y依次设置。多条发光控制信号线Em沿第二方向X 延伸，并沿第一方向Y依次设置。
在一些示例中，参见图9B，第二栅极扫描信号线G-P与写入晶体管T4的有源层P4的沟道区重叠的部分作为写入晶体管T4的栅极，第二栅极扫描信号线G-P与第二复位晶体管T7的有源层P7的沟道区重叠的部分作为第二复位晶体管T7的栅极G7。因此，第二栅极扫描信号线G-P经过了写入晶体管T4的栅极G4以及第二复位晶体管T7的栅极G7。因此，一个像素驱动电路211中的写入晶体管T4的栅极G4与第二复位晶体管T7的栅极G7位于同一第二栅极扫描信号线G-P上。
在一些示例中，参见图9B，发光控制信号线Em与第一发光控制晶体管T5的有源层P5的沟道区重叠的位置作为第一发光控制晶体管T5的栅极G5。发光控制信号线Em与第二发光控制晶体管T6的有源层P6的沟道区重叠的位置作为第二发光控制晶体管T6的栅极G6。因此，一个像素驱动电路211中的第一发光控制晶体管T5的栅极G5和第二发光控制晶体管T6的栅极G6位于同一发光控制信号线Em上。
在一些示例中，参见图9A，第一栅金属层Gate1中还包括电容器Cst的第一极板Cst1。参见图9B，第一极板Cst1与驱动晶体管T3的有源层P3有重叠，因此，第一极板Cst1与驱动晶体管T3的有源层P3重叠的部分还可以作为驱动晶体管T3的栅极G3。
接下来对第二栅金属层Gate2进行介绍。
在一些实施例中，参见图10A、图10B和图10C，第二栅金属层Gate2中包括多条第一初始化信号线Vt1，多条第一初始化信号线Vt1沿第二方向X延伸，并沿第一方向Y依次设置。
第二栅金属层Gate2中还包括电容器Cst的第二极板Cst2，参见图10B，第二极板Cst2与第一极板Cst1在衬底310上的正投影有重叠。
在一些实施例中，参见图10C，第二栅金属层Gate2中还包括第二连接图案370，每个第一走线区域A10中设置有沿第一方向Y依次排布的多个第二连接图案370。
针对一行像素驱动电路211，位于第一走线区域A10两侧的两个第二极板Cst2分别与第二连接图案370电连接，进而使得位于第一走线区域A10两侧的两个第二极板Cst2电连接。其中，第二极板Cst2与第一电源信号线Vdd电连接，因此，第二连接图案370可以与第一电源信号线Vdd电连接。由于第二极板Cst2接收恒压的第一电源信号，将部分第二极板Cst2通过第二连接图案370电连接，可以降低电源信号的负载，从而提升屏幕亮度的均一性。
在一些实施例中，参见图10C，在一个像素单元区域A30内，与第一走线区域A10不相邻的两个第二极板Cst2相互连接。由于第二极板Cst2接收恒压的第一电源信号，将部分第二极板Cst2电连接，可以降低电源信号的负载，从而提升屏幕亮度的均一性。
接下来对第二有源膜层360进行介绍。
参见图11A、图11B和图11C，第二有源膜层360包括第一复位晶体管T1的有源层P1和补偿晶体管T2的有源层P2。第一复位晶体管T1的有源层P1远离补偿晶体管T2的有源层P2的一端为第一复位晶体管T1的第一极区，第一复位晶体管T1的第一极区与第一初始化信号线Vt1通过过孔电连接。
在一些示例中，第二有源膜层360可以由金属氧化物制成，示例性的，金属氧化物为IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)。其中，第一复位晶体管T1和补偿晶体管T2可以为N型晶体管。
参见图11B，第二发光控制晶体管T6的有源层P6与补偿晶体管T2的有源层P2沿第一方向Y依次设置。第一复位晶体管T1的有源层P1位于补偿晶体管T2的有源层P2远离第二发光控制晶体管T6的有源层P6的一侧。
接下来对第三栅金属层Gate3进行介绍。
参见图12A，第三栅金属层Gate3中包括复位信号线Rst和第一栅极扫描信号线G-N。
参见图12B和图12C，复位信号线Rst与第一复位晶体管T1的有源层P1的沟道区重叠的部分为第一复位晶体管T1的栅极G1。
参见图12B和图12C，第一栅极扫描信号线G-N与补偿晶体管T2的有源层P2的沟道区重叠的部分作为补偿晶体管T2的栅极G2。
在上述一些实施例中，第一复位晶体管T1的栅极G1和补偿晶体管T2的栅极仅位于第三栅金属层Gate3，此时，第一复位晶体管T1和补偿晶体管T2为单栅晶体管。在其他的一些实施例中，第一复位晶体管T1和补偿晶体管T2可以为双栅晶体管。其中，第一复位晶体管T1的顶栅和补偿晶体管T2的顶栅位于第三栅金属层Gate3中。
在一些示例中，阵列基板300中包括两条复位信号线Rst，其中，一条复位信号线Rst设置于第三栅金属层Gate3，另一条复位信号线设置于第二栅金属层Gate2。为了便于区分，可以将设置于第二栅金属层Gate2中的复位信号线标记为Rst-N。阵列基板300中包括两条第一栅极扫描信号线G-N，其中一条第一栅极扫描信号线G-N设置于第三栅金属层Gate3，另一条第一栅极扫描信号线设置于第二栅金属层Gate2。为了便于区分，可以将设置于第二栅金 属层Gate2中的第一栅极扫描信号线标记为G-O。
参见图12C和图12D，第二栅金属层Gate2中包括复位信号线Rst-N和第一栅极扫描信号线G-O。其中，复位信号线Rst-N与第一复位晶体管T1的有源层P1重叠的区域作为第一复位晶体管T1的底栅，第一栅极扫描信号线G-O与补偿晶体管T2的有源层P2重叠的区域作为补偿晶体管T2的底栅。
此外，第二栅金属层Gate2中还包括第一初始化信号线Vt1，在一些实施例中，在一行子像素区域中，第一栅极扫描信号线G-O、复位信号线Rst-N和第一初始化信号线Vt1沿着第一方向Y依次设置。
以下对第一源漏金属层SD1进行介绍。
在一些实施例中，第一源漏金属层SD1中未设置有第二子引线3212，第一源漏金属层SD1中包括多条第二初始化信号线Vt2，多条第二初始化信号线Vt2沿第二方向X延伸，并沿第一方向Y依次设置。第二初始化信号线Vt2与第二复位晶体管T7的第一极区电连接。此时，一条第二初始化信号线Vt2可以穿过所有第一走线区域A10。
在另一些示例中，参见图13A，第一源漏金属层SD1中还设置有第二子引线3212。基于此，参见图13B，第二初始化信号线Vt2包括交替设置的初始信号线Vt21和初始跳线Vt22。其中，参见图13A，初始信号线Vt21设置于第一源漏金属层SD1内，而初始跳线Vt22设置于第一栅金属层Gate1内。一段初始信号线Vt21在衬底310上的正投影在一个像素单元区域A30中的一行子像素区域内。参见图13C，而初始跳线Vt22设置于第一走线区域A10内，第一走线区域A10内设置有沿第一方向Y依次设置的多个初始跳线V22，初始跳线V22与初始信号线Vt21通过过孔电连接。通过将初始跳线Vt22设置于第一栅金属层Gate1中，以此避让位于第一源漏金属层SD1中的第二子引线3212，避免第二子引线3212与第二初始化信号线Vt2短接。此外，在第一源漏金属层SD1。中还设置有第二种虚拟走线332的情况下，初始跳线Vt22同样可以避让第二种虚拟走线332，避免第二种虚拟走线332与第二初始化信号线Vt2短接。
此外，需要说明的是，上述第二初始化信号线Vt2包括交替设置的初始信号线Vt21和初始跳线Vt22的实施例，同样适用于第一源漏金属层SD1中未设置有第二子引线3212的情况。
在一些实施例中，参见图13A，第一源漏金属层SD1中还包括第二引线322和第二虚拟走线340。
以下介绍第二源漏金属层SD2。
在一些实施例中，参见图14，第二源漏金属层SD2中包括多条第一电源信号线Vdd，多条第一电源信号线Vdd沿第一方向Y延伸，并沿第二方向X依次设置。
在一些实施例中，参见图14，第二源漏金属层SD2中包括多条数据线Dt，多条数据线Dt沿第一方向Y延伸，并沿第二方向X依次设置。一条数据线Dt与一列像素驱动电路211中的写入晶体管T4的第一极区电连接。
其中，第二源漏金属层SD2中还设置有多条第一子引线3211和多条第一种虚拟走线331，第一子引线3211和第一中虚拟走线331设置于第一走线区域A10内。
本公开的一些实施例提供了一种显示面板200，参见图1D，该显示面板200包括：以上一些实施例所提供的阵列基板300、发光器件层400和封装层500。其中，发光器件层400位于阵列基板300远离衬底310的一侧；而封装层500位于发光器件层400远离阵列基板300的一侧。本公开的一些实施例所提供的显示面板200具有以上一些实施例所提供的阵列基板300的全部有益效果，在此不进行赘述。
其中，阵列基板300的底层为衬底310，阵列基板300的顶层为第二源漏金属层SD2，在一些实施例中，参见图7B，第二源漏金属层SD2远离衬底310的一侧设置有平坦化层PLN，而发光器件层400设置于平坦化层PLN。
本公开的一些实施例所提供的显示面板200，例如可以为OLED(Organic Light-Emitting Diode)显示面板、主动矩阵有机发光二极体(Active Matrix Organic Light-Emitting Diode，AMOLED)显示面板等。
本公开一些实施例提供的显示装置100包括：上述任一实施例所提供的显示面板200。因此本公开所提供的显示装置100具有上述任一实施例所提供的显示面板200的全部有益效果，在此不进行赘述。
参见图1H，显示面板200包括绑定区B3，绑定区B3位于引出区B10远离显示区AA的一侧。其中，显示面板200包括阵列基板300，阵列基板300包括衬底310，衬底310包括显示区AA、周边区BB、引出区B10以及绑定区B3，因此，显示面板200中的显示区AA与衬底310中的显示区AA为同一区域，显示面板200的周边区BB与衬底310中的周边区BB为同一区域，显示面板200中的引出区B10与衬底310中的引出区B10为同一区域，显示面板200中的绑定区B3与衬底310中的绑定区B3为同一区域。
在一些实施例中，参见图15，显示装置100中还包括柔性电路板600和主控电路板700。绑定区B3上设置有多个引脚，柔性电路板600的一端绑定 于绑定区B3，柔性电路板600的另一端与主控电路板700电连接。
请参阅图1H，在一些示例中，引出区B10中包括弯折区B2、第二扇出区B4和测试电路区B5，而显示面板200还包括芯片区B6，其中，引出区B10位于芯片区B6和显示区AA之间，绑定区B3位于芯片区B6远离引出区B10的一侧。此时，第一引线321可以经由弯折区B2、第二扇出区B4和测试电路区B5延伸至芯片区B6，而芯片区B6上设置有多个引脚，多个引脚分别与多条第一引线321电连接，驱动IC则可以与芯片区B6上的多个引脚绑定，进而与多条第一引线321电连接。
而绑定区B3上设置有多个引脚，第一电源信号线Vdd则可以经由引出区B10和芯片区B6延伸至绑定区B3，并与绑定区B3中的多个引脚中的至少部分电连接。其中，第一电源信号线Vdd的引出部分可以在引出区B10中的第二扇出区B4收拢。而柔性电路板600的一端可以与绑定区B3中的至少部分引脚绑定并电连接，柔性电路板600的另一端可以主控电路板700绑定并电连接，进而主控电路板700可以通过柔性电路板600将第一电源信号通过部分引脚传输至第一电源信号线Vdd的引出部分，进而传输至第一电源信号线Vdd。
请参阅图1H，在其他的一些示例中，引出区B10中不包括弯折区，且引出区远离显示区的一侧未设置芯片区，此时，引出区B10中包第二扇出区B4和测试电路区B5，而绑定区B3设置于引出区B10远离显示区AA的一侧。此时，第一引线321可以经由引出区B10延伸至绑定区B3，且与绑定区B3上的多个引脚电连接。驱动IC绑定柔性线路板，而柔性线路板与绑定区B3上的多个引脚绑定。在该示例中柔性线路板弯折至显示面板200的背面。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (32)

  1. 一种阵列基板，包括：
    衬底，具有显示区和位于所述显示区一侧的引出区；所述显示区中包括交叉排布的第一走线区域和第二走线区域，所述第一走线区域沿第一方向延伸，所述第二走线区域沿与所述第一方向交叉的第二方向延伸；其中，所述第一方向由所述引出区指向所述显示区；
    多条数据线，位于所述衬底的第一侧，且设置于所述显示区；所述多条数据线均沿所述第一方向延伸，且沿所述第二方向依次排列；
    多条扇出引线，位于所述衬底的第一侧；其中，一条扇出引线包括第一引线和第二引线；所述第一引线沿所述第一方向延伸，且从所述引出区延伸至所述第一走线区域；所述第二引线沿所述第二方向延伸并位于所述第二走线区域中，所述第二引线的一端与所述第一引线电连接，所述第二引线的另一端与所述多条数据线中的一条数据线电连接，其中，所述第二引线与所述数据线设置于不同层；
    多条第一虚拟走线，位于所述衬底的第一侧，且沿所述第一方向延伸；所述多条第一虚拟走线设置于所述第一走线区域，且位于所有所述第一引线整体远离所述引出区的一侧；
    多条第二虚拟走线，位于所述衬底的第一侧，且沿所述第二方向延伸；所述多条第二虚拟走线设置于所述第二走线区域，其中，一部分第二虚拟走线位于未设置所述第二引线的所述第二走线区域，另一部分第二虚拟走线位于设置有所述第二引线的所述第二走线区域、且位于所述第二引线在所述第二方向上的至少一侧。
  2. 根据权利要求1所述的阵列基板，其中，
    所述第一走线区域和所述第二走线区域之间的区域为像素单元区域，一个所述像素单元区域中设置有至少一个重复单元，一个所述重复单元包括多个像素驱动电路；
    所述像素驱动电路中包括多个晶体管；
    所述阵列基板还包括：位于所述衬底第一侧的第一有源膜层，所述第一有源膜层包括虚拟有源层和像素有源层，所述像素有源层用于形成所述像素驱动电路中的至少部分晶体管的有源层，所述像素有源层设置于所述像素单元区域内，所述虚拟有源层设置于所述第一走线区域内。
  3. 根据权利要求2所述的阵列基板，还包括：
    多条第一电源信号线，位于所述衬底的第一侧，且设置于所述显示区； 所述多条第一电源信号线均沿所述第一方向延伸，且沿所述第二方向依次排列；其中，所述虚拟有源层与所述第一电源信号线电连接。
  4. 根据权利要求2或3所述的阵列基板，其中，
    在一个所述第一走线区域内，所述虚拟有源层沿所述第二方向对称布置。
  5. 根据权利要求2～4中任一项所述的阵列基板，其中，
    在一个所述第一走线区域内，所述虚拟有源层包括沿所述第一方向依次设置的多个虚拟有源图案，所述虚拟有源图案设置于在所述第二方向上相邻的两个所述像素单元区域之间；
    所述虚拟有源图案包括沿所述第二方向依次排列，且对称设置的两个设定图案；
    一个所述像素单元区域中包括多个子像素区域，一个所述子像素区域中设置有一个所述像素驱动电路；在一个子像素区域中，所述像素有源层的部分构成预设图案；
    其中，所述设定图案与该设定图案所相邻的子像素区域中的预设图案沿所述第二方向依次排列，且对称设置。
  6. 根据权利要求5所述的阵列基板，其中，
    所述像素驱动电路中包括驱动晶体管、写入晶体管、第一发光控制晶体管；
    在一个所述子像素区域中，所述像素有源层包括所述驱动晶体管的有源层、所述写入晶体管的有源层和所述第一发光控制晶体管的有源层，其中，所述驱动晶体管的有源层的部分、所述写入晶体管的有源层和所述第一发光控制晶体管的有源层共同构成预设图案。
  7. 根据权利要求5或6所述的阵列基板，其中，
    一个所述虚拟有源图案在所述第一方向上的尺寸，大于或等于一个所述像素单元区域内的像素有源层在所述第一方向上的尺寸的二分之一，小于或等于一个所述像素单元区域内的像素有源层在所述第一方向上的尺寸。
  8. 根据权利要求2～7中任一项所述的阵列基板，其中，
    所述第一有源膜层设置于所述衬底与所述多条扇出引线之间。
  9. 根据权利要求1所述的阵列基板，其中，
    所述多条第一虚拟走线与所有所述第一引线绝缘；和/或，
    所述多条第二虚拟走线与所有所述第二引线绝缘。
  10. 根据权利要求1所述的阵列基板，其中，
    所述多条第一虚拟走线与所述第一引线中的至少部分第一引线同层设 置，所述多条第二虚拟走线中的至少部分与所述第二引线的至少部分同层设置。
  11. 根据权利要求10所述的阵列基板，还包括：
    多条第一电源信号线，位于所述衬底的第一侧，且设置于所述显示区；所述多条第一电源信号线均沿所述第一方向延伸，且沿所述第二方向依次排列；所述第一虚拟走线和所述第二虚拟走线均与第一电源信号线电连接。
  12. 根据权利要求11所述的阵列基板，其中，
    由所述显示区在所述第二方向上的中心线指向所述显示区在所述第二方向上的任一侧的方向为设定方向；
    多条所述第一引线的延伸至所述显示区的部位的长度，沿所述设定方向依次减小；
    越靠近所述中心线的所述第一引线所连接的所述第二引线，越远离所述引出区。
  13. 根据权利要求12所述的阵列基板，其中，
    位于所述中心线的同一侧的所有所述第一引线所在的最小封闭图形区域为一个第一布线区域，位于所述中心线的同一侧的所有所述第二引线所在的最小封闭图形区域为一个第二布线区域，所述显示区中除所述第一布线区域和所述第二布线区域之外的部分为第三布线区域；
    所述多条第一虚拟走线设置于所述第二布线区域和所述第三布线区域内，第一虚拟走线位于所述第二布线区域中的部位与任意一条所述第二引线绝缘；
    所述多条第二虚拟走线设置于所述第一布线区域和所述第三布线区域内，第二虚拟走线位于所述第一布线区域中的部位与任意一条所述第一引线绝缘。
  14. 根据权利要求13所述的阵列基板，其中，
    至少一条所述第一引线为第一子引线，所述第一子引线设置于所述第二引线远离所述衬底的一侧；
    至少一条第一虚拟走线为第一种虚拟走线，所述第一种虚拟走线与所述第一子引线同层设置，所述第一种虚拟走线设置于所述第二布线区域和所述第三布线区域内。
  15. 根据权利要求14所述的阵列基板，其中，
    与所述第一布线区域有重叠的第一走线区域为第一指定走线区域，一个所述第一指定走线区域中设置有多条所述第一种虚拟走线；
    在所述第一指定走线区域内，越靠近所述中心线的所述第一种虚拟走线，在所述第一方向上的长度越小。
  16. 根据权利要求15所述的阵列基板，其中，
    一个所述第一指定走线区域内所述第一种虚拟走线的数量，与一个所述第一指定走线区域内所述第一子引线的数量相同；
    在所述第一指定走线区域内，沿所述设定方向依次设置的多条第一种虚拟走线与沿所述设定方向依次设置的多条所述第一子引线一一对应，所述第一种虚拟走线靠近所述引出区的一端与该条第一种虚拟走线所对应的第一子引线远离所述引出区的一端之间的距离为L1，其中，0μm＜L1≤3μm。
  17. 根据权利要求14所述的阵列基板，其中，
    与所述第一布线区域有重叠的第一走线区域为第一指定走线区域，一个所述第一指定走线区域中设置有多条所述第一种虚拟走线；
    在一个所述第一指定走线区域内，多条所述第一种虚拟走线在所述第一方向上的长度相等。
  18. 根据权利要求17所述的阵列基板，其中，
    在一个所述第一指定走线区域内，在所述第一方向上的长度最大的第一子引线为第一指定引线，所述第一种虚拟走线靠近所述引出区的一端与所述第一指定引线远离所述引出区的一端之间的距离为L2，其中，0μm＜L2≤3μm。
  19. 根据权利要求14～18中任一项所述的阵列基板，其中，
    与所述第一布线区域无重叠的第一走线区域为第一设定走线区域，在所述第一设定走线区域内，多条所述第一种虚拟走线在所述第一方向上的长度相等。
  20. 根据权利要求14～19中任一项所述的阵列基板，其中，
    位于未设置所述第二引线的所述第二走线区域内的第二虚拟走线为第一类虚拟走线，所述第一类虚拟走线通过过孔与第一电源信号线电连接，所述第一种虚拟走线通过过孔与所述第一类虚拟走线电连接。
  21. 根据权利要求20所述的阵列基板，其中，
    多条所述第一类虚拟走线在所述第二方向上的长度相等。
  22. 根据权利要求14～21中任一项所述的阵列基板，其中，
    与所述第二布线区域有重叠的第二走线区域为第二指定走线区域；
    位于所述第二引线远离所述中心线的一侧的第二虚拟走线为第二类虚拟走线；
    一个所述第二指定走线区域在所述中心线一侧的部分区域内，设置有多条所述第二类虚拟走线，且所述第二类虚拟走线的数量与所述第二引线的数量相同；
    沿所述第一方向依次设置的多条所述第二类虚拟走线，与沿所述第一方向依次设置的多条所述第二引线一一对应；所述第二类虚拟走线靠近所述中心线的一端，与该条第二类虚拟走线所对应的第二引线远离所述中心线的一端之间的距离为L3，其中，0μm＜L3≤3μm。
  23. 根据权利要求14～21中任一项所述的阵列基板，其中，
    与所述第二布线区域有重叠的第二走线区域为第二指定走线区域；
    位于所述第二引线远离所述中心线的一侧的第二虚拟走线为第二类虚拟走线；
    一个所述第二指定走线区域在所述中心线一侧的部分区域内，设置有多条所述第二类虚拟走线，多条所述第二类虚拟走线在所述第二方向上的长度相等。
  24. 根据权利要求23所述的阵列基板，其中，
    一个所述第二指定走线区域在所述中心线一侧的部分区域内，在所述第二方向上具有最大长度的所述第二引线为第二指定引线，所述第二类虚拟走线靠近所述中心线的一端与所述第二指定引线远离所述中心线的一端之间的距离为L4，其中，0μm＜L4≤3μm。
  25. 根据权利要求22～24中任一项所述的阵列基板，其中，
    所述第二类虚拟走线通过过孔与所述第一电源信号线电连接。
  26. 根据权利要求14～25中任一项所述的阵列基板，还包括：
    位于所述衬底第一侧的至少一层栅金属层；
    位于所述至少一层栅金属层远离所述衬底一侧的第一源漏金属层；
    位于所述第一源漏金属层远离所述衬底一侧的第二源漏金属层；
    其中，所述数据线设置于所述第二源漏金属层，所述第一电源信号线设置于所述第二源漏金属层，所述第一子引线设置于所述第二源漏金属层，所述第二引线设置于所述第一源漏金属层和/或所述至少一层栅金属层。
  27. 根据权利要求14～25中任一项所述的阵列基板，其中，
    至少一条所述第一引线为第二子引线，所述第二子引线与所述第二引线同层设置；
    所述多条第一虚拟走线中的另一部分为第二种虚拟走线，所述第二种虚拟走线与所述第二子引线同层设置，所述第二种虚拟走线设置于所述第三布 线区域内。
  28. 根据权利要求27所述的阵列基板，其中，
    位于所述第一布线区域内的所述第二虚拟走线为第三类虚拟走线，所述第三类虚拟走线通过过孔与所述第一电源信号线电连接，任意一条所述第三类虚拟走线与所述第二子引线绝缘。
  29. 根据权利要求28所述的阵列基板，其中，
    至少一条所述第三类虚拟走线包括沿所述第二方向依次设置的多段第一子走线，在所述第二方向上相邻的两条第一子走线之间形成有过线间隙，至少一条所述第二子引线穿过所述过线间隙。
  30. 根据权利要求27～29中任一项所述的阵列基板，还包括：
    位于所述衬底第一侧的至少一层栅金属层；
    位于所述至少一层栅金属层远离所述衬底一侧的第一源漏金属层；
    位于所述第一源漏金属层远离所述衬底一侧的第二源漏金属层；
    其中，所述数据线设置于所述第二源漏金属层，所述第一电源信号线设置于所述第二源漏金属层，所述第一子引线设置于所述第二源漏金属层，所述第二子引线与所述第二引线设置于所述第一源漏金属层。
  31. 一种显示面板，包括：
    如权利要求1～30中任一项所述的阵列基板；
    发光器件层，位于所述阵列基板远离衬底的一侧；
    封装层，位于所述发光器件层远离所述阵列基板的一侧。
  32. 一种显示装置，包括：
    如权利要求31所述的显示面板，所述显示面板包括绑定区，所述绑定区位于引出区远离显示区的一侧；
    柔性电路板，一端绑定连接于所述绑定区；以及，
    主控电路板，与柔性电路板的另一端电连接。
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