KR20190059334A - 표시 장치 - Google Patents

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Abstract

표시 장치는 제1 표시 영역 및 제2 표시 영역을 포함하는 표시 영역과 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층, 상기 표시 영역에 배치된 복수의 화소들, 상기 비표시 영역에 배치되고, 외부로부터 기준 전압을 수신하며, 상기 화소들로 주사 신호를 출력하는 주사 구동 회로, 상기 비표시 영역에 배치되고, 상기 기준 전압을 수신하는 제1 보상 전극, 및 상기 복수의 화소들 중 상기 제2 표시 영역에 배치된 화소에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제1 보상 전극과 중첩하는 제1 보상 배선을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 신뢰성이 향상된 표시 장치에 관한 것이다.
표시 패널은 전기적 신호에 따라 영상을 표시하는 표시 영역을 포함한다. 표시 패널의 표시 영역은 사각 또는 원형의 정형화된 형상뿐만 아니라, 비정형화된 형상을 가질 수 있다. 이에 따라, 다양한 배선 설계를 통해 다양한 형상 및 면적을 가진 액티브 영역에 영상을 표시할 수 있다. 다만, 일반적인 사각형상을 갖는 표시 패널에 비해 비정형화된 형상을 갖는 표시 패널은 영역에 따라 휘도가 달라질 수 있다.
본 발명의 목적은 비정형화된 형상을 갖는 표시 패널에 표시되는 영상의 휘도를 균일하게 제어하며, 화질 및 신뢰성이 향상된 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역으로부터 제1 방향으로 돌출된 제2 표시 영역을 포함하는 표시 영역과 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층, 상기 표시 영역에 배치된 복수의 화소들, 상기 비표시 영역에 배치되고, 외부로부터 기준 전압을 수신하며, 상기 화소들로 주사 신호를 출력하는 주사 구동 회로, 상기 비표시 영역에 배치되고, 상기 기준 전압을 수신하는 제1 보상 전극, 및 상기 복수의 화소들 중 상기 제2 표시 영역에 배치된 화소와 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제1 보상 전극과 중첩하는 제1 보상 배선을 포함할 수 있다.
상기 제1 표시 영역의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 제2 표시 영역의 제2 방향의 최대 폭보다 클 수 있다.
상기 표시 영역은 상기 제1 표시 영역으로부터 상기 제1 방향으로 돌출되며, 상기 제2 표시 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격된 제3 표시 영역을 더 포함할 수 있다.
상기 비표시 영역에 배치되고, 상기 기준 전압을 수신하는 제2 보상 전극, 및 상기 복수의 화소들 중 상기 제3 표시 영역에 배치된 화소에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제2 보상 전극과 중첩하는 제2 보상 배선을 더 포함할 수 있다.
상기 제2 표시 영역은 상기 제1 표시 영역과 인접한 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 사이에 두고 상기 제1 표시 영역과 이격된 제2 서브 표시 영역을 포함하고, 상기 제3 표시 영역은 상기 제1 표시 영역과 인접한 제3 서브 표시 영역, 및 상기 제3 서브 표시 영역을 사이에 두고 상기 제1 표시 영역과 이격된 제4 서브 표시 영역을 포함하고, 평면 상에서 상기 제1 서브 표시 영역 및 상기 제3 서브 표시 영역 사이의 상기 비표시 영역에는 상기 기준 전압을 수신하는 제3 보상 전극을 더 포함할 수 있다.
상기 제1 서브 표시 영역 및 상기 제3 서브 표시 영역에 배치된 화소들에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제3 보상 전극과 중첩하는 제3 보상 배선을 더 포함할 수 있다.
평면 상에서 상기 제1 보상 전극 및 상기 제1 보상 배선과 중첩하는 보상 패턴들을 더 포함하고, 단면 상에서 상기 제1 보상 배선은 상기 제1 보상 전극 및 상기 보상 패턴들 사이에 배치될 수 있다.
상기 보상 패턴들은 상기 제1 보상 전극과 전기적으로 연결되어, 상기 기준 전압을 수신할 수 있다.
상기 제1 보상 전극과 중첩하는 상기 제1 보상 배선이 소정의 방향을 따라 연장할 때, 상기 보상 패턴들은 상기 제1 보상 배선이 연장하는 방향과 동일한 방향으로 이격되어 배치될 수 있다.
상기 화소들은 반도체층을 포함하는 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 발광소자를 포함하고, 상기 보상 패턴들은 상기 반도체층과 동일한 물질을 포함할 수 있다.
상기 제2 표시 영역의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 제1 표시 영역에서 멀어질수록 좁아지는 형상을 갖고, 상기 제2 표시 영역은 상기 제1 표시 영역과 인접한 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 사이에 두고 상기 제1 표시 영역과 이격된 제2 서브 표시 영역을 포함할 수 있다.
상기 화소들 중 상기 제1 서브 표시 영역에 배치된 화소에 전기적으로 연결된 보상 배선과 중첩하는 보상 패턴들의 수는 상기 화소들 중 상기 제2 서브 영역에 배치된 화소에 전기적으로 연결된 보상 배선과 중첩하는 보상 패턴들의 수보다 많을 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 베이스층, 상기 표시 영역에 배치되며 제1 방향을 따라 배열된 제1 화소 그룹 및 제2 화소 그룹, 상기 비표시 영역에 배치되고, 외부로부터 게이트 온 전압 또는 게이트 오프 전압을 수신하는 보상 전극, 및 상기 제2 화소 그룹의 화소들과 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 보상 전극과 중첩하는 보상 배선을 포함하고, 상기 제1 화소 그룹은 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제1 화소들을 포함하고, 상기 제2 화소 그룹은 상기 제2 방향으로 배열된 제2 화소들을 포함하고, 상기 제2 화소들의 수는 상기 제1 화소들의 수보다 적을 수 있다.
상기 표시 영역은 제1 표시 영역 및 상기 제1 표시 영역으로부터 상기 제1 방향으로 돌출된 제2 표시 영역을 포함하고, 상기 제1 화소 그룹은 상기 제1 표시 영역에 배치되고, 상기 제2 화소 그룹은 상기 제2 표시 영역에 배치될 수 있다.
상기 제1 표시 영역의 상기 제2 방향의 폭은 상기 제2 표시 영역의 상기 제2 방향의 폭보다 클 수 있다.
상기 제1 화소 그룹 및 상기 제2 화소 그룹은 외부로부터 제1 전원 전압 및 제2 전원 전압을 수신할 수 있다.
상기 비표시 영역에 배치되어, 상기 게이트 온 전압 및 상기 게이트 오프 전압을 수신하며, 상기 제1 화소 그룹 및 상기 제2 화소 그룹으로 주사 신호를 출력하는 주사 구동 회로를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역으로부터 제1 방향으로 돌출된 제2 표시 영역을 포함하는 표시 영역과 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층, 상기 표시 영역에 배치되며, 외부로부터 제1 전원 전압, 제2 전원 전압을 수신하는 복수의 화소들, 상기 비표시 영역에 배치되고, 상기 제1 전원 전압 및 상기 제2 전원 전압과 상이한 기준 전압을 수신하는 보상 전극, 및 상기 복수의 화소들 중 상기 제2 표시 영역에 배치된 화소에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 보상 전극과 중첩하는 보상 배선을 포함할 수 있다.
상기 제1 표시 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배열된 하나의 행의 화소들의 수는 상기 제2 표시 영역에서 상기 제2 방향으로 배열된 하나의 행의 화소들의 수보다 많을 수 있다.
상기 비표시 영역에 배치되어, 상기 기준 전압을 수신하며, 상기 복수의 화소들로 주사 신호를 출력하는 주사 구동 회로를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 표시 영역은 제1 표시 영역 및 제1 표시 영역으로부터 부분적으로 돌출된 제2 표시 영역을 포함한다. 제2 표시 영역에 배치된 화소는 보상 전극에 의해 제1 표시 영역에 배치된 화소와 동일한 휘도를 가질 수 있다. 따라서, 비정형화된 표시 영역을 갖는 표시 장치의 표시 품질이 향상될 수 있다. 또한, 보상 전극은 표시 영역 내부에 배치되는 배선들과 연결되지 않는다. 따라서, 정전기가 보상 전극에 발생되더라도, 표시 영역 내부에 배치되는 배선들을 통해 정전기가 표시 영역으로 전달되는 문제가 차단될 수 있다. 따라서, 표시 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 장치의 일부 구성을 도시한 평면도이다.
도 3은 도 2에 일부분을 확대하여 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 7은 도 3에 도시된 I-I`을 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 확대하여 도시한 평면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시면(IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(IS)은 표시 장치(DD)의 최외곽면이고, 사용자가 바라보는 면일 수 있다.
도 1에서는 이미지(IM)의 일 예로 시계 표시 창 및 어플리케이션 아이콘들을 도시하였다. 도 1에서는 표시면(IS)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면을 갖는 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치(미도시)의 표시면(미도시)은 휘어진 형상을 가질 수 있다.
표시면(IS)의 법선 방향, 즉 표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1에서는 표시 장치(DD)가 휴대용 전자 기기인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 네비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
표시면(IS)은 이미지(IM)가 표시되는 표시 영역(DA0) 및 표시 영역(DA0)에 인접한 비표시 영역(NDA0)을 포함한다. 비표시 영역(NDA0)은 이미지가 표시되지 않는 영역이다. 표시 영역(DA0)은 비정형화된 형상을 가질 수 있다. 예를 들어, 표시 영역(DA0)은 사각 형상의 적어도 일측이 돌출된 형상을 가질 수 있다. 구체적인 내용은 후술된다.
비표시 영역(NDA0)은 표시 영역(DA0)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA0)의 형상과 비표시 영역(NDA0)의 형상은 상대적으로 디자인될 수 있다.
표시 장치(DD)는 스피커(SP)와 카메라 모듈(CM)을 포함할 수 있다. 스피커(SP)와 카메라 모듈(CM)은 비표시 영역(NDA0)에 중첩하게 배치되고, 표시 영역(DA0)과 중첩하지 않는다.
도 2는 도 1의 표시 장치의 일부 구성을 도시한 평면도이고, 도 3은 도 2에 일부분을 확대하여 도시한 평면도이다.
도 2 및 도 3을 참조하면, 표시 장치(DD, 도 1 참조)는 표시 패널(DP) 및 구동 회로 칩(DIC)을 포함한다.
표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함한다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드를 포함한다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
표시 패널(DP)은 베이스층(BS), 복수의 화소들(PX), 주사 구동 회로(GDC1, GDC2), 신호 라인들, 보상 전극(MC1, MC2, MC3), 및 보상 배선(ML1, ML2, ML3)을 포함할 수 있다.
베이스층(BS)에는 평면상에서 표시 영역(DA)과 표시 영역(DA)에 인접한 비표시 영역(NDA)이 정의될 수 있다. 표시 패널(DP)은 표시 영역(DA)과 중첩하는 영역에서 영상을 표시하고, 비표시 영역(NDA)과 중첩하는 영역에서 영상을 표시하지 않을 수 있다.
도 2에 도시된 표시 영역(DA) 및 비표시 영역(NDA)은 도 1에 도시된 표시 영역(DA0) 및 비표시 영역(NDA0)에 각각 대응한다. 다만, 베이스층(BS)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD, 도 1 참조)의 표시 영역(DA0) 및 비표시 영역(NDA0)과 반드시 동일할 필요는 없고, 표시 패널(DP)의 구조/디자인에 따라 변경될 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)을 포함할 수 있다. 제1 표시 영역(DA1)은 평면 상에서 사각 형상을 가질 수 있다. 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)은 제1 표시 영역(DA1)으로부터 제1 방향(DR1)으로 돌출될 수 있다. 제1 표시 영역(DA1)은 노말 표시 영역으로 지칭될 수 있고, 제2 및 제3 표시 영역(DA2, DA3)은 노치 표시 영역으로 지칭될 수 있다.
제1 표시 영역(DA1)으로부터 돌출되어 제공되는 표시 영역의 개수는 제한되지 않으나, 본 발명의 실시예에서는 2 개의 제2 및 제3 표시 영역(DA2, DA3)이 제공되는 것을 예시적으로 도시하였다. 제2 표시 영역(DA2) 및 제3 표시 영역(DA3) 사이의 영역에는 도 1을 참조하여 설명한 카메라 모듈(CM)과 스피커(SP)가 배치될 수 있다.
제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 일측의 모서리에서 제1 방향(DR1)으로 돌출되고, 제3 표시 영역(DA3)은 제1 표시 영역(DA1)의 일측의 모서리에서 제1 방향(DR1)으로 돌출될 수 있다. 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)은 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 화소들(PX)은 표시 영역(DA)에 배치되어 영상을 표시할 수 있다. 화소들(PX)은 매트릭스 형태로 배열되거나, 펜타일 형태와 같은 비 매트릭스 형태로 배열될 수 있다.
화소들(PX)은 제1 표시 영역(DA1) 내에 배치된 제1 화소(PX1), 제2 표시 영역(DA2)내에 배치된 제2 화소(PX2), 제3 표시 영역(DA3) 내에 배치된 제3 화소(PX3)를 포함할 수 있다. 제1 내지 제3 화소들(PX1, PX2, PX3)은 복수로 제공될 수 있다.
제1 표시 영역(DA1)의 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 폭(WT1)은 제2 표시 영역(DA2)의 제2 방향(DR2)의 최대 폭(WT2)보다 클 수 있다. 따라서, 제1 표시 영역(DA1)에서 제2 방향(DR2)으로 배열된 제1 화소(PX1)의 개수는 제2 표시 영역(DA2)에서 제2 방향(DR2)으로 배열된 제2 화소(PX2)의 개수보다 많을 수 있다.
제2 방향(DR2)으로 배열된 제1 화소(PX1)의 개수 및 제2 방향(DR2)으로 배열된 제2 화소(PX2)의 개수 각각은 하나의 행에서의 화소의 개수를 의미한다. 동일한 하나의 행에 배열된 제1 화소(PX1) 전체는 제1 화소 그룹으로, 동일한 하나의 행에 배열된 제2 화소(PX2) 전체는 제2 화소 그룹으로 명칭될 수 있다. 제1 화소 그룹과 제2 화소 그룹은 제1 방향(DR1)을 따라 배열될 수 있다.
제2 표시 영역(DA2)은 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)을 포함하고, 제3 표시 영역(DA3)은 제3 서브 표시 영역(SDA3) 및 제4 서브 표시 영역(SDA4)을 포함할 수 있다.
제1 서브 표시 영역(SDA1) 및 제3 서브 표시 영역(SDA3)은 제1 표시 영역(DA1)에 인접하여 배치되고, 제2 서브 표시 영역(SDA2)은 제1 서브 표시 영역(SDA1)을 사이에 두고 제1 표시 영역(DA1)과 이격되어 배치되고, 제4 서브 표시 영역(SDA4)은 제3 서브 표시 영역(SDA3)을 사이에 두고 제1 표시 영역(DA1)과 이격되어 배치될 수 있다.
제2 화소(PX2)는 제1 서브 표시 영역(SDA1)에 배치된 제2 화소(PX2a) 및 제2 서브 표시 영역(SDA2)에 배치된 제2 화소(PX2b)로 구분될 수 있고, 제3 화소(PX3)는 제3 서브 표시 영역(SDA3)에 배치된 제3 화소(PX3a) 및 제4 서브 표시 영역(SDA4)에 배치된 제3 화소(PX3b)로 구분될 수 있다.
신호 라인들은 주사 라인들(SL1, SL2, SL3), 데이터 라인(DL), 전원 라인(PL), 제1 제어 라인(GSL1) 및 제2 제어 라인(GSL2)을 포함할 수 있다.
주사 라인들(SL1, SL2, SL3)은 제1 내지 제3 주사 라인들(SL1~SL3)을 포함한다. 제1 주사 라인(SL1)은 제1 표시 영역(DA1)에 배치되고, 제2 주사 라인(SL2)은 제2 표시 영역(DA2)의 제1 서브 표시 영역(SDA1) 및 제3 표시 영역(DA3)의 제3 서브 표시 영역(SDA3)에 배치되고, 제3 주사 라인(SL3)은 제2 표시 영역(DA2)의 제2 서브 표시 영역(SDA2) 및 제3 표시 영역(DA3)의 제4 서브 표시 영역(SDA4) 각각에 배치될 수 있다. 제1 주사 라인(SL1) 및 제2 주사 라인(SL2)은 제3 주사 라인(SL3)에 비해 긴 길이를 가질 수 있다.
제1 내지 제3 주사 라인들(SL1~SL3), 데이터 라인(DL), 및 전원 라인(PL)은 화소(PX)에 연결된다. 데이터 라인(DL), 및 전원 라인(PL)은 구동 회로 칩(DIC)에 연결되어 구동 신호를 수신할 수 있다.
주사 구동 회로(GDC1, GDC2)는 제1 주사 구동 회로(GDC1) 및 제2 주사 구동 회로(GDC2)를 포함할 수 있다. 제1 주사 구동 회로(GDC1) 및 제2 주사 구동 회로(GDC2)는 비표시 영역(NDA)에 배치될 수 있다. 제1 및 제2 주사 구동 회로들(GDC1, GDC2)은 주사 신호를 생성하고, 생성된 주사 신호를 제1 내지 제3 주사 라인들(SL1~SL3)에 출력할 수 있다.
제1 및 제2 주사 구동 회로들(GDC1, GDC2)은 제1 주사 라인(SL1) 및 제2 주사 라인(SL2)의 양단에 연결된다. 제1 및 제2 주사 구동 회로들(GDC1, GDC2)은 제1 주사 라인(SL1) 및 제2 주사 라인(SL2)에 인가된 주사 신호의 딜레이에 의한 충전 불량을 방지하기 양단에서 주사 신호를 인가할 수 있다.
제2 서브 표시 영역(SDA2)에 배치된 제3 주사 라인(SL3)은 제1 주사 구동 회로(GDC1)에 연결되고, 제4 서브 표시 영역(SDA4)에 배치된 제3 주사 라인(SL3)은 제2 주사 구동 회로(GDC2)에 연결될 수 있다.
제1 및 제2 주사 구동 회로들(GDC1, GDC2)은 화소들(PX)의 구동 회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
구동 회로 칩(DIC)은 비표시 영역(NDA)에 배치될 수 있다. 구동 회로 칩(DIC)은 비표시 영역(NDA)에 직접 실장될 수 있으나, 이에 제한되는 것은 아니고, 비표시 영역(NDA)에 구비된 패드를 통해 연결된 연성인쇄회로기판(미도시)에 실장될 수 있다. 구동 회로 칩(DIC)은 표시 패널(DP)의 구동에 필요한 신호를 제공한다. 즉, 구동 회로 칩(DIC)은 데이터 라인(DL) 및 전원 라인(PL)에 신호를 제공할 수 있다. 구동 회로 칩(DIC)은 데이터 라인(DL)에 데이터 신호를 제공하는 소스 드라이버 집적 회로일 수 있다.
구동 회로 칩(DIC)은 전압 발생 회로를 포함할 수 있다. 다만, 이는 예시적인 것으로 전압 발생 회로는 별도의 인쇄회로기판에 구비될 수도 있다. 전압 발생 회로는 클럭 제어 신호 및 수직 개시 신호에 응답해서 구동 전압들을 생성하고, 구동 전압들에 기초하여 클럭 신호들을 생성할 수 있다. 클럭 신호는 게이트 온 전압 레벨 및 게이트 오프 전압 레벨을 갖는 파형의 신호일 수 있다. 클럭 신호들은 제1 제어 라인(GSL1) 및 제2 제어 라인(GSL2)을 통해 제1 및 제2 주사 구동 회로들(GDC1, GDC2)로 출력될 수 있다.
보상 전극(MC1, MC2, MC3)은 비표시 영역(NDA)에 배치될 수 있다. 보상 전극(MC1, MC2, MC3)은 복수로 제공될 수 있다. 예를 들어, 보상 전극(MC1, MC2, MC3)은 제1 보상 전극(MC1), 제2 보상 전극(MC2) 및 제3 보상 전극(MC3)을 포함할 수 있다. 다만, 이는 예시적인 것으로, 보상 전극의 개수는 하나일 수도 있고, 3개 이상일 수도 있고 다양하게 변경될 수 있다.
제1 보상 전극(MC1)은 제2 표시 영역(DA2)과 인접한 비표시 영역(NDA)에 배치되고, 제2 보상 전극(MC2)은 제3 표시 영역(DA3)과 인접한 비표시 영역(NDA)에 배치되고, 제3 보상 전극(MC3)의 제1 표시 영역(DA1)과 인접하며, 제2 표시 영역(DA2) 및 제3 표시 영역(DA3) 사이의 비표시 영역(NDA)에 배치될 수 있다.
보상 배선(ML1, ML2, ML3)은 복수로 제공될 수 있다. 예를 들어, 보상 배선(ML1, ML2, ML3)은 제1 보상 배선(ML1), 제2 보상 배선(ML2), 및 제3 보상 배선(ML3)을 포함할 수 있다.
제1 보상 배선(ML1)은 제2 표시 영역(DA2) 중 제2 서브 표시 영역(SDA2)에 배치된 제2 화소(PX2b)에 전기적으로 연결되며, 비표시 영역(NDA)으로 연장되어, 평면 상에서 제1 보상 전극(MC1)과 중첩될 수 있다. 제2 보상 배선(ML2)은 제3 표시 영역(DA3) 중 제4 서브 표시 영역(SDA4)에 배치된 제3 화소(PX3b)에 전기적으로 연결되며, 비표시 영역(NDA)으로 연장되어, 평면 상에서 제2 보상 전극(MC2)과 중첩될 수 있다. 제3 보상 배선(ML3)은 제2 표시 영역(DA2) 중 제1 서브 표시 영역(SDA1)에 배치된 제2 화소(PX2a) 및 제3 표시 영역(DA3) 중 제4 서브 표시 영역(SDA4)에 배치된 제3 화소(PX3a)에 전기적으로 연결되며, 비표시 영역(NDA)으로 연장되어, 평면 상에서 제3 보상 전극(MC3)과 중첩될 수 있다.
보상 배선(ML1, ML2, ML3)은 제2 및 제3 주사 라인들(SL2, SL3)과 전기적으로 연결될 수 있다. 제2 및 제3 주사 라인들(SL2, SL3)과 보상 배선(ML1, ML2, ML3)은 서로 다른 층 상에 배치될 수 있다. 따라서, 연결 패턴(BR)을 통해 제2 및 제3 주사 라인들(SL2, SL3)과 보상 배선(ML1, ML2, ML3)이 전기적으로 연결될 수 있다.
제1 표시 영역(DA1)에서 제2 방향(DR2)으로 배열된 제1 화소(PX1)의 수와 제2 표시 영역(DA2)에서 제2 방향(DR2)으로 배열된 제2 화소(PX2)의 수는 서로 상이하기 때문에, 하나의 행에서의 RC 값의 합은 제1 표시 영역(DA1)과 제2 표시 영역(DA2)에서 상이할 수 있다. 이를 보상하기 위해, 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)에 배치된 화소들에는 보상 배선이 전기적으로 연결되고, 보상 배선은 보상 전극과 중첩되도록 연장한다. 따라서, 보상 배선과 보상 전극 사이에 형성된 커패시턴스 및 저항에 의해 제1 표시 영역(DA1)에 비해 모자란 RC값이 보상될 수 있다. 따라서, 제2 표시 영역(DA2) 및 제3 표시 영역(DA3) 각각에서의 응답속도와 제1 표시 영역(DA1)의 응답속도의 차이를 줄여줄 수 있고, 그에 따라 균일한 휘도를 가진 영상을 표시할 수 있다.
제1 내지 제3 보상 전극들(MC1, MC2, MC3)은 외부로부터 기준 전압을 수신할 수 있다. 상기 기준 전압이란, 게이트 온 전압 또는 게이트 오프 전압일 수 있다. 즉, 제1 내지 제3 보상 전극들(MC1, MC2, MC3)은 제1 주사 구동 회로(GDC1) 및 제2 주사 구동 회로(GDC2)로 공급되는 신호를 수신할 수 있다.
제1 보상 전극(MC1)은 제1 주사 구동 회로(GDC1)와 연결된 제1 라인(MCL1)을 통해 기준 전압을 수신할 수 있다. 하지만, 이는 예시적인 것으로, 제1 보상 전극(MC1)은 구동 회로 칩(DIC)의 전압 발생 회로로부터 직접 기준 전압을 수신할 수 있다. 이 경우에는, 제1 보상 전극(MC1)으로 기준 전압을 제공하기 위한 별도의 패드(미도시)가 더 구비될 수 있다. 제2 보상 전극(MC2)은 제2 주사 구동 회로(GDC2)와 연결된 제2 라인(MCL2)을 통해 기준 전압을 수신할 수 있고, 제3 보상 전극(MC3)은 제1 보상 전극(MC1)과 연결된 제3 라인(MCL3) 및 제2 보상 전극(MC2)과 연결된 제4 라인(MCL4)으로부터 기준 전압을 수신할 수 있다.
본 발명의 실시예에 따르면, 제1 내지 제3 보상 전극들(MC1, MC2, MC3)은 표시 영역(DA) 내부에 배치되는 배선들과 연결되지 않는다. 따라서, 정전기가 제1 내지 제3 보상 전극들(MC1, MC2, MC3)에 발생되더라도, 표시 영역(DA) 내부에 배치되는 배선들을 통해 정전기가 표시 영역(DA)으로 전달되는 문제가 차단될 수 있다. 따라서, 표시 장치(DD, 도 1 참조)의 신뢰성이 향상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다. 구체적으로, 도 4는 제1 보상 전극(MC1)이 배치된 일 영역을 확대하여 도시한 평면도이다.
도 4를 참조하면, 제1 보상 전극(MC1) 아래에는 제1 보상 배선(ML1)이 배치되고, 제1 보상 배선(ML1) 아래에는 보상 패턴들(MCP)이 배치될 수 있다. 제1 보상 배선(ML1)은 평면 상에서 제1 보상 전극(MC1) 및 보상 패턴들(MCP)과 중첩할 수 있다.
제1 보상 전극(MC1)과 중첩하는 제1 보상 배선(ML1)이 제2 방향(DR2)을 따라 연장할 때, 보상 패턴들(MCP)은 제1 보상 배선(ML1)이 연장하는 방향과 동일한 제2 방향(DR2)으로 이격되어 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5를 참조하면, 하나의 주사 라인(SL), 하나의 데이터 라인(DL), 및 전원 라인(PL)에 연결된 화소(PX)의 등가 회로를 예시적으로 도시하였다. 하지만, 이는 예시적으로 도시한 것으로, 화소(PX)를 구성하는 회로는 다양하게 변경될 수 있다.
화소(PX)는 스위칭 트랜지스터(TFT-S), 구동 트랜지스터(TFT-D), 커패시터(CP) 및 발광 소자(EML)를 포함할 수 있다.
스위칭 트랜지스터(TFT-S)는 주사 라인(SL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(CP)는 스위칭 트랜지스터(TFT-S)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
구동 트랜지스터(TFT-D)는 커패시터(CP)에 저장된 전하량에 대응하여 발광 소자(EML)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(TFT-D)의 제어 전극은 스위칭 트랜지스터(TFT-S)와 커패시터(CP) 사이에 연결될 수 있다.
발광 소자(EML)는 유기발광 다이오드(Organic　Light　Emitting　Diode)일 수 있다. 발광 소자(EML)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 또는, 발광 소자(EML)는 양면 발광형 다이오드일 수 있다.
화소(PX)에는 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS)이 인가될 수 있다. 제1 전원 전압(ELVDD)은 전원 라인(PL)을 통해 화소(PX)로 인가될 수 있고, 제2 전원 전압(ELVSS)은 전원 전극(미도시)을 통해 화소(PX)로 인가될 수 있다. 제1 전원 전압(ELVDD)의 전압 레벨은 제2 전원 전압(ELVSS)의 전압 레벨보다 높을 수 있다.
앞서, 도 3 및 도 4에서 설명된 제1 내지 제3 보상 전극들(MC1, MC2, MC3)은 외부로부터 기준 전압을 수신할 수 있다. 상기 기준 전압이란, 게이트 온 전압 또는 게이트 오프 전압일 수 있다. 즉, 기준 전압은 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)과 상이한 전압일 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 도면이고, 도 7은 도 3에 도시된 I-I`을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 표시 패널(DP)은 베이스층(BS), 회로층(ML), 발광 소자층(EML) 및 박막 봉지층(ECL)을 포함할 수 있다.
베이스층(BF) 위에는 제1 절연층(210)이 배치되고, 제1 절연층(210) 위에는 구동 트랜지스터(TFT-D)가 배치될 수 있다. 구동 트랜지스터(TFT-D)는 반도체 패턴(ALD), 제어 전극(GED), 제1 전극(SED), 및 제2 전극(DED)을 포함할 수 있다.
반도체 패턴(ALD) 및 보상 패턴들(MCP)은 제1 절연층(210) 위에 배치될 수 있다. 반도체 패턴(ALD) 및 보상 패턴들(MCP)은 동일한 층 상에 배치되며, 동일한 공정을 통해 형성될 수 있다. 따라서, 반도체 패턴(ALD) 및 보상 패턴들(MCP)은 서로 동일한 물질을 포함할 수 있다.
제1 절연층(210)은 반도체 패턴(ALD) 및 보상 패턴들(MCP)에 개질된 표면을 제공하는 버퍼층일 수 있다. 이 경우, 반도체 패턴(ALD) 및 보상 패턴들(MCP)은 베이스층(BF) 위에 직접 형성될 때보다 제1 절연층(210)에 대해 높은 접착력을 가질 수 있다. 또는, 제1 절연층(210)은 반도체 패턴(ALD) 및 보상 패턴들(MCP)의 하면을 보호하는 배리어층일 수 있다. 이 경우, 제1 절연층(210)은 반도체 패턴(ALD) 및 보상 패턴들(MCP)이 베이스층(BF) 자체 또는 베이스층(BF)을 통해 유입되는 오염이나 습기 등이 반도체 패턴(ALD) 및 보상 패턴들(MCP)으로 침투되는 것을 차단할 수 있다. 또는, 제1 절연층(210)은 베이스층(BF)을 통해 입사되는 외부 광이 반도체 패턴(ALD) 및 보상 패턴들(MCP)으로 입사되는 것을 차단하는 광 차단층일 수 있다. 이 경우, 제1 절연층(210)은 차광 물질을 더 포함할 수 있다.
제2 절연층(220)은 제1 절연층(210) 위에 배치되며, 반도체 패턴(ALD) 및 보상 패턴들(MCP)을 커버할 수 있다. 제2 절연층(220)은 무기 물질 및/또는 무기 물질을 포함할 수 있다. 제2 절연층(220) 위에는 제어 전극(GED)이 배치될 수 있다.
제3 절연층(230)은 제2 절연층(220) 위에 배치되며, 제어 전극(GED)을 커버할 수 있다. 제3 절연층(230)은 무기 물질 및/또는 무기 물질을 포함할 수 있다.
제3 절연층(230) 위에는 제1 보상 배선(ML1)이 배치될 수 있다. 제1 보상 배선(ML1)은 제3 주사 라인(SL3)과 연결 패턴(BR)에 의해 전기적으로 연결될 수 있다. 이에 대해서는 후술한다.
제4 절연층(240)은 제1 보상 배선(ML1) 위에 배치되며, 제1 보상 배선(ML1)을 커버할 수 있다. 제4 절연층(240)은 무기 물질 및/또는 유기 물질을 포함할 수 있다.
제1 전극(SED), 제2 전극(DED), 및 제1 보상 전극(MC1)은 제4 절연층(240) 위에 배치될 수 있다. 제1 전극(SED) 및 제2 전극(DED) 각각은 제2 절연층(220), 제3 절연층(230) 및 제4 절연층(240)을 관통하여, 반도체 패턴(ALD)에 접속될 수 있다.
제1 보상 전극(MC1)은 제2 절연층(220), 제3 절연층(230) 및 제4 절연층(240)을 관통하여 보상 패턴들(MCP)에 접촉할 수 있다. 따라서, 보상 패턴들(MCP)에는 제1 보상 전극(MC1)과 동일한 전압이 공급될 수 있고, 제1 보상 배선(ML1)과 제1 보상 전극(MC1) 사이 및 제1 보상 배선(ML1)과 보상 패턴들(MCP) 사이에는 커패시터가 형성될 수 있다. 보상 패턴들(MCP)에 의해 커패시터가 이중으로 형성됨에 따라 제1 보상 전극(MC1)의 평면 상에서 면적은 축소될 수 있다. 다만, 본 발명의 다른 실시예에서, 보상 패턴들(MCP)은 생략될 수도 있다.
제4 절연층(240) 위에는 제1 접속 패턴(CN1) 및 제2 접속 패턴(CN2)이 더 배치될 수 있다. 제1 접속 패턴(CN1) 및 제2 접속 패턴(CN2)은 제1 전극(SED) 및 제2 전극(DED)과 동일한 층 상에 배치되고, 동일한 공정을 통해 동시에 형성될 수 있다.
제1 접속 패턴(CN1)은 제3 절연층(230) 및 제4 절연층(240)에 제공된 개구에 의해 노출된 제3 주사 라인(SL3)의 끝단에 접촉되고, 제2 접속 패턴(CN2)은 제4 절연층(240)에 제공된 개구에 의해 노출된 제1 보상 배선(ML1)에 접촉될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 다른 실시예에서 제1 접속 패턴(CN1) 및 제2 접속 패턴(CN2)은 생략될 수도 있다.
제5 절연층(250)은 제4 절연층(240) 위에 배치되며, 제1 전극(SED), 제2 전극(DED), 제1 접속 패턴(CN1) 및 제2 접속 패턴(CN2)을 커버할 수 있다. 제5 절연층(250)은 패시베이션층일 수 있고, 무기 물질을 포함할 수 있다. 즉, 제5 절연층(250)은 무기 물질을 증착하여 형성될 수 있다.
제6 절연층(260)은 제5 절연층(250) 위에 배치된다. 제6 절연층(260)은 유기막 또는 유기막 및 무기막을 포함하는 적층 구조를 가질 수 있다. 제6 절연층(260)은 상부에 평탄면을 제공하는 평탄화층일 수 있다. 제3 전극(CN) 및 연결 패턴(BR)은 제6 절연층(260) 위에 배치될 수 있다. 제3 전극(CN) 및 연결 패턴(BR)은 동일한 층 상에 배치되고, 동일한 공정을 통해 동시에 형성될 수 있다.
제3 전극(CN)은 제5 절연층(250) 및 제6 절연층(260)을 관통하여, 제2 전극(DED)에 접속될 수 있다. 제3 전극(CN)은 제1 전극(SED) 및 제2 전극(DED)보다 낮은 저항을 가진 물질을 포함할 수 있다. 이에 따라 발광 소자층(EML)과 구동 트랜지스터(TFT-D) 사이의 접촉 저항이 감소되어 전기적 특성이 향상될 수 있다.
연결 패턴(BR)은 제5 절연층(250) 및 제6 절연층(260)을 관통하여 제1 접속 패턴(CN1) 및 제2 접속 패턴(CN2)에 접촉될 수 있다. 따라서, 연결 패턴(BR)에 의해 제3 주사 라인(SL3)과 제1 보상 배선(ML1)을 전기적으로 연결할 수 있다. 제1 접속 패턴(CN1) 및 제2 접속 패턴(CN2)이 생략된 경우, 연결 패턴(BR)은 제3 내지 제6 절연층들(230, 240, 250, 260)을 관통하여 제3 주사 라인(SL3)에 접촉되고, 제4 내지 제6 절연층들(240, 250, 260)을 관통하여 제1 보상 배선(ML1)에 접촉될 수 있다.
제7 절연층(270)은 제6 절연층(260) 위에 배치되며, 제3 전극(CN) 및 연결 패턴(BR)을 커버할 수 있다. 제7 절연층(270)은 유기막 또는 유기막 및 무기막을 포함하는 적층 구조를 가질 수 있다. 제7 절연층(270)은 상부에 평탄면을 제공하는 평탄화층일 수 있다.
제7 절연층(270) 위에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 제1 전극(E1), 발광층(EM), 및 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1)은 제7 절연층(270) 위에 배치되고, 제7 절연층(270)을 관통하여 제3 전극(CN)에 접속될 수 있다. 본 발명의 일 실시예에 따른 표시 패널(DP)은 제3 전극(CN)을 더 포함함으로써, 제1 전극(E1)이 단일의 제7 절연층(270)만 관통하더라도, 구동 트랜지스터(TFT-D)와 전기적으로 연결될 수 있다.
제8 절연층(280)은 제7 절연층(270) 위에 배치될 수 있다. 제8 절연층(280)에는 개구부가 정의되고, 개구부에 의해 제1 전극(E1)의 일부는 노출될 수 있다. 노출된 제1 전극(E1) 위에는 발광층(EM)이 배치될 수 있다. 발광층(EM)은 발광 물질을 포함하고, 전기적 신호가 인가되면 여기되어 광을 생성할 수 있다. 제8 절연층(280)은 화소 정의막이라 명칭될 수 있다.
제2 전극(E2)은 발광층(EM) 및 제8 절연층(280) 위에 배치될 수 있다. 제2 전극(E2)은 제2 전원 전압(ELVSS, 도 5 참조)을 수신할 수 있다.
제2 전극(E2) 위에는 박막 봉지층(ECL)이 배치된다. 박막 봉지층(ECL)은 제2 전극(E2)을 직접 커버할 수 있다. 본 발명의 다른 실시예에서는, 박막 봉지층(ECL)과 제2 전극(E2) 사이에 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수 있다. 이 경우, 박막 봉지층(ECL)은 캡핑층을 직접 커버할 수 있다.
박막 봉지층(ECL)은 순차적으로 적층된 제1 무기층(310), 유기층(320) 및 제2 무기층(330)을 포함할 수 있다. 유기층(320)은 제1 무기층(310) 위에 배치될 수 있다. 제1 무기층(310) 및 제2 무기층(330)은 무기 물질을 증착하여 형성될 수 있고, 유기층(320)은 유기 물질을 증착, 프린팅 또는 코팅하여 형성될 수 있다.
도 6에서는 박막 봉지층(ECL)이 2 개의 무기층과 1 개의 유기층을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 박막 봉지층(ECL)은 3 개의 무기층과 2 개의 유기층을 포함할 수도 있고, 이 경우, 무기층과 유기층은 번갈아 가며 적층된 구조를 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 확대하여 도시한 평면도이다.
도 8을 참조하면, 제2 표시 영역(DA2a)은 제1 표시 영역(DA1)으로부터 제1 방향(DR1)으로 돌출된다. 제2 표시 영역(DA2a)의 제2 방향(DR2)의 폭은 제1 표시 영역(DA1)에서 멀어질수록 좁아지는 형상을 가질 수 있다.
제2 표시 영역(DA2a)은 제1 서브 표시 영역(SDA1a) 및 제2 서브 표시 영역(SDA2a)을 포함할 수 있다. 제1 서브 표시 영역(SDA1a)은 제1 표시 영역(DA1)과 인접하여 배치되고, 제2 서브 표시 영역(SDA2a)은 제1 서브 표시 영역(SDA1a)을 사이에 두고 제1 표시 영역(DA1)과 이격되어 배치될 수 있다.
도 8에서 제2 표시 영역(DA2a)은 제2 방향(DR2)의 폭이 일정하지 않기 때문에 제2 방향(DR2)을 따라 배열된 하나의 행에서의 화소의 개수는 영역에 따라 상이할 수 있다. 예를 들어, 제1 서브 표시 영역(SDA1a)에서 제2 방향(DR2)을 따라 배열된 제2 화소(PX2aa)의 개수는 제2 서브 표시 영역(SDA2a)에서 제2 방향(DR2)을 따라 배열된 제2 화소(PX2bb)의 개수보다 많을 수 있다. 즉, 제1 표시 영역(DA1)에 비해 모자란 RC값은 제2 표시 영역(DA2a) 내에서 상이할 수 있다.
각 영역에 따른 보상값을 조절하기 위해, 보상 패턴들(MCPa, MCPb)의 개수를 조절하거나, 보상 배선들(ML1a, ML1b)의 길이를 조절할 수 있다. 도 8에서는 보상 패턴들(MCPa, MCPb)의 개수 및 보상 배선들(ML1a, ML1b)의 길이가 모두 조절된 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 보상 배선들(ML1a, ML1b)의 길이만 조절되거나, 보상 패턴들(MCPa, MCPb)의 개수만 조절될 수도 있다.
제2 서브 표시 영역(SDA2a)에 배치된 제2 화소(PX2bb)에 연결된 보상 배선(ML1a)의 길이는 제1 서브 표시 영역(SDA1a)에 배치된 제2 화소(PX2aa)에 연결된 보상 배선(ML1b)의 길이보다 짧을 수 있다. 또한, 보상 배선(ML1a)과 중첩하는 보상 패턴들(MCPa)의 개수는 보상 배선(ML2a)과 중첩하는 보상 패턴들(MCPb)의 개수보다 적을 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DA: 표시 영역 NDA: 비표시 영역
DA1: 제1 표시 영역 DA2: 제2 표시 영역
DA3: 제3 표시 영역 GDC1, GDC2: 주사 구동 회로
MC1, MC2, MC3: 보상 전극 ML1, ML2, ML3: 보상 배선

Claims (20)

  1. 제1 표시 영역, 상기 제1 표시 영역으로부터 제1 방향으로 돌출된 제2 표시 영역을 포함하는 표시 영역과 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층;
    상기 표시 영역에 배치된 복수의 화소들;
    상기 비표시 영역에 배치되고, 외부로부터 기준 전압을 수신하며, 상기 화소들로 주사 신호를 출력하는 주사 구동 회로;
    상기 비표시 영역에 배치되고, 상기 기준 전압을 수신하는 제1 보상 전극; 및
    상기 복수의 화소들 중 상기 제2 표시 영역에 배치된 화소에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제1 보상 전극과 중첩하는 제1 보상 배선을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 표시 영역의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 제2 표시 영역의 제2 방향의 최대 폭보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 영역은 상기 제1 표시 영역으로부터 상기 제1 방향으로 돌출되며, 상기 제2 표시 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격된 제3 표시 영역을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 비표시 영역에 배치되고, 상기 기준 전압을 수신하는 제2 보상 전극; 및
    상기 복수의 화소들 중 상기 제3 표시 영역에 배치된 화소에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제2 보상 전극과 중첩하는 제2 보상 배선을 더 포함하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 표시 영역은 상기 제1 표시 영역과 인접한 제1 서브 표시 영역 및 상기 제1 서브 표시 영역을 사이에 두고 상기 제1 표시 영역과 이격된 제2 서브 표시 영역을 포함하고, 상기 제3 표시 영역은 상기 제1 표시 영역과 인접한 제3 서브 표시 영역 및 상기 제3 서브 표시 영역을 사이에 두고 상기 제1 표시 영역과 이격된 제4 서브 표시 영역을 포함하고,
    평면 상에서 상기 제1 서브 표시 영역 및 상기 제3 서브 표시 영역 사이의 상기 비표시 영역에는 상기 기준 전압을 수신하는 제3 보상 전극을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 서브 표시 영역 및 상기 제3 서브 표시 영역에 배치된 화소들에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 제3 보상 전극과 중첩하는 제3 보상 배선을 더 포함하는 표시 장치.
  7. 제1 항에 있어서,
    평면 상에서 상기 제1 보상 전극 및 상기 제1 보상 배선과 중첩하는 보상 패턴들을 더 포함하고, 단면 상에서 상기 제1 보상 배선은 상기 제1 보상 전극 및 상기 보상 패턴들 사이에 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 보상 패턴들은 상기 제1 보상 전극과 전기적으로 연결되어, 상기 기준 전압을 수신하는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 보상 전극과 중첩하는 상기 제1 보상 배선이 소정의 방향을 따라 연장할 때, 상기 보상 패턴들은 상기 제1 보상 배선이 연장하는 방향과 동일한 방향으로 이격되어 배치되는 표시 장치.
  10. 제7 항에 있어서,
    상기 화소들은 반도체층을 포함하는 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 발광소자를 포함하고, 상기 보상 패턴들은 상기 반도체층과 동일한 물질을 포함하는 표시 장치.
  11. 제7항에 있어서,
    상기 제2 표시 영역의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 제1 표시 영역에서 멀어질수록 좁아지는 형상을 갖고, 상기 제2 표시 영역은 상기 제1 표시 영역과 인접한 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역을 사이에 두고 상기 제1 표시 영역과 이격된 제2 서브 표시 영역을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 화소들 중 상기 제1 서브 표시 영역에 배치된 화소에 전기적으로 연결된 보상 배선과 중첩하는 보상 패턴들의 수는 상기 화소들 중 상기 제2 서브 영역에 배치된 화소에 전기적으로 연결된 보상 배선과 중첩하는 보상 패턴들의 수보다 많은 표시 장치.
  13. 표시 영역 및 비표시 영역이 정의된 베이스층;
    상기 표시 영역에 배치되며 제1 방향을 따라 배열된 제1 화소 그룹 및 제2 화소 그룹;
    상기 비표시 영역에 배치되고, 외부로부터 게이트 온 전압 또는 게이트 오프 전압을 수신하는 보상 전극; 및
    상기 제2 화소 그룹의 화소들과 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 보상 전극과 중첩하는 보상 배선을 포함하고,
    상기 제1 화소 그룹은 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 제1 화소들을 포함하고, 상기 제2 화소 그룹은 상기 제2 방향으로 배열된 제2 화소들을 포함하고, 상기 제2 화소들의 수는 상기 제1 화소들의 수보다 적은 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 영역은 제1 표시 영역 및 상기 제1 표시 영역으로부터 상기 제1 방향으로 돌출된 제2 표시 영역을 포함하고, 상기 제1 화소 그룹은 상기 제1 표시 영역에 배치되고, 상기 제2 화소 그룹은 상기 제2 표시 영역에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 표시 영역의 상기 제2 방향의 폭은 상기 제2 표시 영역의 상기 제2 방향의 폭보다 큰 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 화소 그룹 및 상기 제2 화소 그룹은 외부로부터 제1 전원 전압 및 제2 전원 전압을 수신하는 표시 장치.
  17. 제13 항에 있어서,
    상기 비표시 영역에 배치되어, 상기 게이트 온 전압 및 상기 게이트 오프 전압을 수신하며, 상기 제1 화소 그룹 및 상기 제2 화소 그룹으로 주사 신호를 출력하는 주사 구동 회로를 더 포함하는 표시 장치.
  18. 제1 표시 영역, 상기 제1 표시 영역으로부터 제1 방향으로 돌출된 제2 표시 영역을 포함하는 표시 영역과 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층;
    상기 표시 영역에 배치되며, 외부로부터 제1 전원 전압, 제2 전원 전압을 수신하는 복수의 화소들;
    상기 비표시 영역에 배치되고, 상기 제1 전원 전압 및 상기 제2 전원 전압과 상이한 기준 전압을 수신하는 보상 전극; 및
    상기 복수의 화소들 중 상기 제2 표시 영역에 배치된 화소에 전기적으로 연결되며, 상기 비표시 영역으로 연장되어 평면 상에서 상기 보상 전극과 중첩하는 보상 배선을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 표시 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배열된 하나의 행의 화소들의 수는 상기 제2 표시 영역에서 상기 제2 방향으로 배열된 하나의 행의 화소들의 수보다 많은 표시 장치.
  20. 제18 항에 있어서,
    상기 비표시 영역에 배치되어, 상기 기준 전압을 수신하며, 상기 복수의 화소들로 주사 신호를 출력하는 주사 구동 회로를 더 포함하는 표시 장치.
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