KR102081795B1 - 액정 표시 장치 및 이를 구비한 전자 장치 - Google Patents

액정 표시 장치 및 이를 구비한 전자 장치 Download PDF

Info

Publication number
KR102081795B1
KR102081795B1 KR1020197015889A KR20197015889A KR102081795B1 KR 102081795 B1 KR102081795 B1 KR 102081795B1 KR 1020197015889 A KR1020197015889 A KR 1020197015889A KR 20197015889 A KR20197015889 A KR 20197015889A KR 102081795 B1 KR102081795 B1 KR 102081795B1
Authority
KR
South Korea
Prior art keywords
layer
oxide semiconductor
insulating layer
transistor
oxide
Prior art date
Application number
KR1020197015889A
Other languages
English (en)
Other versions
KR20190065470A (ko
Inventor
슌뻬이 야마자끼
？뻬이 야마자끼
준 고야마
히로유끼 미야께
마사시 쯔부꾸
고세이 노다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20190065470A publication Critical patent/KR20190065470A/ko
Application granted granted Critical
Publication of KR102081795B1 publication Critical patent/KR102081795B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/10—Special adaptations of display systems for operation with variable images
    • G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/022—Power management, e.g. power saving in absence of operation, e.g. no data being entered during a predetermined time
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/027—Arrangements or methods related to powering off a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays

Abstract

액정 표시 장치는 구동 회로부; 화소부; 구동 회로부를 구동하기 위한 제어 신호 및 화소부에 공급하는 화상 신호를 생성하기 위한 신호 생성 회로; 메모리 회로; 메모리 회로에 각 프레임 기간에 대하여 저장된 화상 신호 중 일련의 프레임 기간에 대한 화상 신호의 차를 검출하기 위한 비교 회로; 비교 회로에서 차를 검출한 경우 일련의 프레임 기간에 대한 화상 신호를 선택 및 출력하는 선택 회로; 및 비교 회로에서 차를 검출한 경우 제어 신호 및 선택 회로로부터 출력된 화상 신호를 구동 회로부에 공급하고, 비교 회로에서 차를 검출하지 않은 경우 제어 신호를 구동 회로부에 공급하는 것을 중단하는 표시 제어 회로를 포함한다.

Description

액정 표시 장치 및 이를 구비한 전자 장치{LIQUID CRYSTAL DISPLAY DEVICE AND ELECTRONIC APPARATUS HAVING THE SAME}
본 발명은 액정 표시 장치에 관한 것이다. 본 발명은 액정 표시 장치를 구비한 전자 장치에 관한 것이다.
액정 표시 장치에서 일반적으로 보이는 것처럼, 유리 기판과 같은 편평한 플레이트 위에 형성되는 박막 트랜지스터는 비정질 실리콘, 다결정 실리콘 등을 사용하여 제조한다. 비정질 실리콘을 사용하여 제조한 박막 트랜지스터는 낮은 전계 효과 이동도를 갖지만, 큰 유리 기판 위에 형성할 수 있다. 한편, 결정질 실리콘을 사용하여 제조한 박막 트랜지스터는 높은 전계 효과 이동도를 갖지만, 레이저 어닐링과 같은 결정화 공정으로 인해 그러한 트랜지스터는 큰 유리 기판 위에 형성하기에 반드시 적합한 것은 아니다.
상술한 바를 고려하여, 산화물 반도체를 사용하여 박막 트랜지스터를 제조하고, 그러한 트랜지스터를 전자 장치 또는 광학 장치에 적용하는 기법이 주목받고 있다. 예를 들어, 특허문헌 1은 산화 아연 또는 In-Ga-Zn-O계 산화물 반도체를 산화물 반도체막으로서 사용하여 박막 트랜지스터를 제조하고, 그러한 트랜지스터를 예를 들어 액정 표시 장치의 스위칭 소자로서 사용하는 기법을 개시한다.
특허문헌 1: 일본공개특허출원번호 2006-165528
산화물 반도체를 사용하여 채널 영역을 형성하는 박막 트랜지스터는 비정질 실리콘을 사용하여 채널 영역을 형성하는 박막 트랜지스터보다 높은 전계 효과 이동도를 달성한다고 한다. 산화물 반도체를 사용하는 이러한 박막 트랜지스터를 포함하는 화소는 액정 표시 장치와 같은 표시 장치에 적용될 것으로 예상된다.
액정 표시 장치에 포함된 각 화소는 액정 소자의 배향을 제어하기 위한 전압을 유지하는 축적 커패시터를 구비한다. 박막 트랜지스터의 오프-누설 전류(이하에서 오프-상태 전류로 칭함)는 유지 커패시턴스의 양을 결정하는 하나의 요소이다. 축적 커패시터에 전압을 유지하기 위한 기간의 증가를 야기하는 오프-상태 전류의 감소는 정지 화상 등을 표시할 때 전력 소비의 감소를 위하여 중요하다.
또한, 정지 화상 등을 표시할 때의 낮은 전력 소비 외에, 동화상을 표시할 수 있도록 표시 장치를 제조하는 것이 표시 장치의 부가 가치를 높이기 위하여 중요하다. 그러므로 화상이 정지 화상인지 동화상인지 여부를 판정하고, 정지 화상과 동화상 사이에서 스위칭함으로써 표시를 수행하여, 정지 화상을 표시할 때의 전력 소비를 감소시킴으로써 전력 소비를 더욱 감소시키는 것이 중요하다.
본 명세서에서, 오프-상태 전류는 박막 트랜지스터가 오프 상태(비-도전 상태로도 부름)일 때 소스와 드레인 사이에 흐르는 전류임을 알아야 한다. n채널 박막 트랜지스터(예를 들어, 약 0V 내지 2V의 임계 전압을 가짐)의 경우, 오프-상태 전류는 마이너스 전압이 게이트와 소스 사이에 인가될 때 소스와 드레인 사이에 흐르는 전류를 의미한다.
또한, 높은 부가 가치를 갖는 액정 표시 장치, 예컨대 3D 디스플레이 또는 4k2k 디스플레이에서, 화소당 면적은 작아질 것으로 예상되고, 개구율은 개선될 필요가 있다. 개구율을 개선하기 위하여 축적 커패시터의 면적을 줄이는 것이 중요하다. 따라서, 박막 트랜지스터의 오프-상태 전류가 감소할 필요가 있다.
상술한 바를 고려하여, 본 발명의 한 실시양태의 목적은 산화물 반도체를 사용하는 박막 트랜지스터의 오프-상태 전류가 화소에서 감소하는, 감소한 소비 전력을 갖는 액정 표시 장치를 제공하는 데 있다.
본 발명의 한 실시양태는, 구동 회로부와, 산화물 반도체를 사용하는 반도체층을 포함하는 트랜지스터가 각 화소에 제공되어 있는 화소부를 포함하는 표시 패널; 구동 회로부를 구동하기 위한 제어 신호 및 화소부에 공급하는 화상 신호를 생성하기 위한 신호 생성 회로; 각 프레임 기간에 대한 화상 신호를 저장하기 위한 메모리 회로; 메모리 회로에 개별 프레임 기간에 대하여 저장된 화상 신호 중 일련의 프레임 기간에 대한 화상 신호의 차를 검출하기 위한 비교 회로; 비교 회로에서 차를 검출한 경우 일련의 프레임 기간에 대한 화상 신호를 선택 및 출력하는 선택 회로; 및 비교 회로에서 차를 검출한 경우 제어 신호 및 선택 회로로부터 출력된 화상 신호를 구동 회로부에 공급하고, 비교 회로에서 차를 검출하지 않은 경우 제어 신호를 구동 회로부에 공급하는 것은 중단하는 표시 제어 회로를 포함하는 액정 표시 장치이다.
액정 표시 장치에서 제어 신호는 고 전원 전위, 저 전원 전위, 클록 신호, 스타트 펄스 신호, 및 리셋 신호 중 임의의 것일 수 있다.
액정 표시 장치에서 산화물 반도체는 2차 이온 질량 분석법으로 검출하는 1×1016/㎤ 이하의 수소 농도를 가질 수 있다.
액정 표시 장치에서 산화물 반도체는 1×1014/㎤ 미만인 캐리어 밀도를 가질 수 있다.
본 발명에 따르면, 산화물 반도체를 사용하는 박막 트랜지스터를 포함하는 화소에서 오프-상태 전류가 감소할 수 있다. 그러므로 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있어, 정지 화상 등을 표시할 때 전력 소비를 줄일 수 있는 액정 표시 장치를 제공할 수 있다. 또한, 개구율을 개선할 수 있어, 고정밀도 표시부를 포함하는 액정 표시 장치를 제공할 수 있다.
또한, 정지 화상뿐만 아니라 동화상도 표시하는 표시 장치를 제공할 수 있어, 표시 장치의 부가 가치를 높일 수 있다. 화상이 정지 화상인지 동화상인지 여부를 판정하고, 정지 화상과 동화상 사이에서 스위칭함으로써 표시를 수행하여, 정지 화상을 표시할 때 전력 소비를 줄일 수 있다.
도 1은 액정 표시 장치의 블록도의 한 예를 도시하는 도면이다.
도 2a 내지 2c는 구동 회로의 한 예를 도시하는 도면이다.
도 3은 구동 회로의 타이밍 차트이다.
도 4a 내지 4c는 구동 회로의 한 예를 도시하는 도면이다.
도 5a 및 5b는 박막 트랜지스터를 예시한다.
도 6a 내지 6e는 박막 트랜지스터의 제조 방법을 예시한다.
도 7a 및 7b는 박막 트랜지스터를 예시한다.
도 8a 내지 8e는 박막 트랜지스터의 제조 방법을 예시한다.
도 9a 및 9b는 각각 박막 트랜지스터를 예시한다.
도 10a 내지 10e는 박막 트랜지스터의 제조 방법을 예시한다.
도 11a 내지 11e는 박막 트랜지스터의 제조 방법을 예시한다.
도 12a 내지 12d는 박막 트랜지스터의 제조 방법을 예시한다.
도 13a 내지 13d은 박막 트랜지스터의 제조 방법을 예시한다.
도 14는 박막 트랜지스터를 예시한다.
도 15a 내지 15c는 액정 패널을 예시한다.
도 16a 내지 16c는 각각 전자 장치를 예시한다.
도 17a 내지 17c는 각각 전자 장치를 예시한다.
도 18a 및 18b는 표시 패널 및 박막 트랜지스터를 예시한다.
도 19는 실시형태 13을 기술하기 위한 도면이다.
도 20a 및 20b는 실시형태 13을 기술하기 위한 도면이다.
도 21a 및 21b는 실시형태 13을 기술하기 위한 도면이다.
도 22는 실시형태 13을 기술하기 위한 도면이다.
도 23은 실시형태 14를 기술하기 위한 도면이다.
도 24a 및 24b는 실시형태 14를 기술하기 위한 사진이다.
도 25a 및 25b는 실시형태 14를 기술하기 위한 그래프이다.
도 26a 내지 26d는 실시형태 1을 기술하기 위한 도면이다.
도 27은 실시예 1을 기술하기 위한 사진이다.
도 28은 실시예 1을 기술하기 위한 그래프이다.
도 29는 실시예 2를 기술하기 위한 사진이다.
도 30은 실시예 2를 기술하기 위한 그래프이다.
도 31은 실시예 3을 기술하기 위한 사진이다.
도 32는 실시예 3을 기술하기 위한 그래프이다.
도 33은 실시예 4를 기술하기 위한 사진이다.
도 34는 실시예 5를 기술하기 위한 도면이다.
이하에서, 본 발명의 실시형태 및 실시예는 첨부한 도면을 참조하여 기술한다. 그러나 본 기술분야의 통상의 기술자는 본 발명의 사상 및 범위를 벗어나지 않으면서 본원에서 개시한 형태 및 세부 사항을 다양한 방식으로 변경할 수 있음을 쉽게 이해한다. 그러므로 본 발명은 실시형태 및 실시예의 기재 내용에 한정하는 것으로서 해석하지 않는다. 후술하는 본 발명의 구조에서 동일한 부분들은 도면에 걸쳐 동일한 참조부호로 표기함을 알아야 한다.
실시형태에서 도면 등에 예시한 각 구조의 크기, 층 두께, 또는 영역은 몇몇 경우 간소화를 위하여 과장되어 있음을 알아야 한다. 그러므로 본 발명의 실시형태는 그러한 스케일에 한정하지 않는다.
본 명세서에서, 구성 요소들 간의 혼동을 피하기 위하여, "제1", "제2", 및 "제3"과 같은 서수를 사용하고, 이러한 용어들은 구성 요소를 수치로 한정하지 않는다.
(실시형태 1)
본 실시형태에서, 표시 장치의 블록도 및 구동 회로 동작의 정지 순서 및 개시 순서를 기술한다. 우선, 도 1을 사용하여 표시 장치의 블록도를 기술한다.
실시형태 1에서 기술하는 액정 표시 장치(1000)는 표시 패널(1001), 신호 생성 회로(1002), 메모리 회로(1003), 비교 회로(1004), 선택 회로(1005), 및 표시 제어 회로(1006)를 포함한다.
표시 패널(1001)은 예를 들어 구동 회로부(1007) 및 화소부(1008)를 포함한다. 게이트선 구동 회로(1009A) 및 신호선 구동 회로(1009B)는 복수의 화소를 포함하는 화소부(1008)를 구동하기 위한 구동 회로이다. 게이트선 구동 회로(1009A), 신호선 구동 회로(1009B), 및 화소부(1008)는 하나의 기판 위에 형성된 트랜지스터들을 사용하여 형성할 수 있다.
게이트선 구동 회로(1009A), 신호선 구동 회로(1009B), 및 화소부(1008)는 산화물 반도체를 사용하여 반도체층이 형성되어 있는 각각의 n채널 트랜지스터를 사용하여 형성할 수 있다. 게이트선 구동 회로(1009A) 및/또는 신호선 구동 회로(1009B)는 화소부와 동일한 기판 위에 또는 상이한 기판 위에 형성할 수 있다.
화소부(1008)에서의 표시 방법으로서, 프로그레시브(progressive) 방법 또는 인터레이스(interlace) 방법 등을 이용할 수 있다. 컬러 표시 시 화소에서 제어되는 색 성분은 R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)의 세 가지 색에 한정하지 않고, 예를 들어, R, G, B, 및 W(W는 백색에 대응함), 또는 R, G, B, 및 옐로(yellow), 시안(cyan), 마젠타(magenta) 등 중 하나 이상을 사용할 수 있다. 또한, 표시 영역의 크기는 색 성분의 개별 도트(dot)에 따라 상이할 수 있다. 본 발명은 컬러 표시를 위한 표시 장치에 대한 응용에 한정하는 것이 아니라 단색 표시를 위한 표시 장치에도 적용할 수 있다.
다음으로, 게이트선 구동 회로(1009A), 신호선 구동 회로(1009B), 및 화소부(1008) 중 임의의 것에 포함된 트랜지스터의 반도체층으로서 사용된 산화물 반도체층을 기술한다.
본 실시형태에서 사용한 산화물 반도체의 경우, 수소는 산화물 반도체에 1×1016/㎤ 이하로 함유되어 있고, 산화물 반도체에 함유된 수소는 제거된다. 산화물 반도체막은 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 이하인 캐리어 밀도를 갖고, 박막 트랜지스터의 채널 영역을 형성하도록 사용한다. 본 명세서에서, 1×1012/㎤ 미만인 캐리어 밀도를 갖는 산화물 반도체는 진성(I형) 산화물 반도체라고 부르고, 1×1012/㎤ 이상 1×1014/㎤ 이하의 캐리어 밀도를 갖는 산화물 반도체는 실질적인 진성 산화물 반도체라고 부른다. 본 명세서에서, 산화물 반도체층의 수소 농도는 2차 이온 질량 분석법(SIMS)으로 측정한다.
열 여기(thermal excitation)로 야기된 캐리어의 수는 산화물 반도체의 밴드갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상인 경우에는 무시할 수 있다. 그러므로 캐리어 밀도가 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 이하가 되도록 도너(donor)로서 기능할 수 있는 수소와 같은 불순물을 가능한 많이 감소시킨다. 즉, 산화물 반도체층의 캐리어 밀도는 0에 매우 근접하도록 가능한 한 많이 감소시킨다.
산화물 반도체로부터 수소를 가능한 한 많이 제거함으로써 고도로 정제된 이러한 산화물 반도체를 박막 트랜지스터의 채널 형성 영역에 사용함으로써, 채널 폭이 10㎜인 경우에도 드레인 전류는 1V 내지 10V 범위의 드레인 전압 및 -5V 내지 -20V 범위의 게이트 전압에서 1×10-13A 이하이다.
오프-상태 전류가 매우 작은 이러한 박막 트랜지스터를 사용하여 표시 장치를 제조하는 경우, 누설 전류가 감소하고, 따라서 표시 데이터를 유지하기 위한 기간을 연장할 수 있다.
구체적으로, 10㎛의 채널 폭을 갖는 전술한 산화물 반도체층을 포함하는 트랜지스터에서, 채널 폭의 마이크로미터당 오프-상태 전류는 10aA/㎛(1×10-17A/㎛) 이하일 수 있고, 나아가 1aA/㎛(1×10-18A/㎛) 이하일 수 있다. 오프-상태 전류가 매우 작은 이러한 트랜지스터는 게이트선 구동 회로(1009A), 신호선 구동 회로(1009B), 및 화소부(1008) 중 임의의 것에 포함되는 트랜지스터로서 사용하고, 이로 인해 영상 신호와 같은 전기 신호의 유지 시간을 증가시킬 수 있다. 유지 시간을 증가시킬 수 있으므로, 예를 들어 영상 신호의 기입 후의 유지 시간은 10초 이상, 바람직하게는 30초 이상, 더욱 바람직하게는 1분 이상 10분 미만으로 설정한다. 유지 시간을 증가시킴으로써, 기입 타이밍 간의 간격을 증가시킬 수 있고, 따라서 전력 소비를 더욱 억제할 수 있다.
트랜지스터에서 오프-상태 전류의 흐름에 대한 저항은 오프-상태 저항률로서 칭할 수 있다. 오프-상태 저항률은 트랜지스터가 오프일 때의 채널 형성 영역의 저항률이고, 오프-상태 전류로부터 계산할 수 있다.
구체적으로, 트랜지스터가 오프일 때의 저항(오프-상태 저항 R)은 오프-상태 전류와 드레인 전압으로부터 옴의 법칙을 이용하여 계산할 수 있는데, 이는 채널 형성 영역의 단면적 A와 채널 형성 영역의 길이 L(소스 전극과 드레인 전극 사이의 거리에 대응함)로부터 공식 ρ=RA/L(R은 오프-상태 저항임)을 이용하여 계산할 수 있는 오프-상태 저항률 ρ를 야기한다.
단면적 A는 채널 형성 영역의 두께가 d이고 채널 폭이 W인 경우 A=dW로부터 계산할 수 있다. 채널 형성 영역의 길이 L은 채널 길이 L이다. 이러한 방식으로, 오프-상태 전류로부터 오프-상태 저항률을 계산할 수 있다.
본 실시형태의 산화물 반도체층을 포함하는 트랜지스터의 오프-상태 저항률은 바람직하게는 1×109Ωㆍm 이상, 더욱 바람직하게는 1×1010Ωㆍm 이상이다.
한편, 예를 들어 저온 폴리실리콘을 사용하는 트랜지스터의 경우, 오프-상태 전류가 약 1×10-12A/㎛인 것으로 가정하여 설계 등을 수행한다. 그러므로 산화물 반도체를 포함하는 트랜지스터에서 전압의 유지 기간은 유지 커패시턴스가 서로 동일한 경우(약 0.1㎊) 저온 폴리실리콘을 사용하는 트랜지스터의 유지 기간의 약 105배의 기간으로 연장할 수 있다. 또한, 비정질 실리콘을 사용하는 트랜지스터의 경우, 채널 폭의 마이크로미터당 오프-상태 전류는 1×10-13A/㎛ 이상이다. 그러므로 고순도 산화물 반도체를 포함하는 트랜지스터에서 전압의 유지 기간은 유지 커패시턴스가 서로 동일한 경우(약 0.1㎊) 비정질 실리콘을 사용하는 트랜지스터의 유지 기간의 104배 이상의 기간으로 연장할 수 있다.
예를 들어, 저온 폴리실리콘을 사용하는 트랜지스터를 사용하는 화소의 경우, 화상 표시는 일반적으로 초당 60프레임(프레임당 16㎳의 경우)으로 수행한다. 정지 화상 표시의 경우에도 동일하게 적용할 수 있는데, 이는 속도가 감소하면(기입 타이밍 간의 간격이 증가) 화소의 전압이 감소하여 화상 표시에 부정적인 영향을 미치기 때문이다. 한편, 산화물 반도체층을 포함하는 전술한 트랜지스터를 사용하는 경우, 신호 기입당 유지 기간은 오프-상태 전류가 작기 때문에 저온 폴리실리콘을 사용하는 트랜지스터의 유지 기간의 약 105배인 1600초로 연장할 수 있 수 있다.
이러한 방식으로, 화상 신호의 빈번하지 않은 기입으로도 표시부에 정지 화상 표시를 수행할 수 있다. 유지 기간을 연장할 수 있으므로, 특히 정지 화상을 표시하는 경우 신호의 기입을 수행하는 빈도를 줄일 수 있다. 예를 들어, 하나의 정지 화상의 표시 기간에서 신호 기입의 횟수는 1회 또는 n회(n은 2 이상 103 이하임)일 수 있다. 따라서, 표시 장치의 낮은 전력 소비를 달성할 수 있다.
일반적으로, 각 화소는 한 쌍의 전극 및 한 쌍의 전극 사이에 유전체로서 제공된 절연층으로 형성한 축적 커패시터를 구비한다. 축적 커패시터의 크기는 각 화소에 제공된 트랜지스터의 오프-상태 전류 등을 고려하여 설정할 수 있다. 본 실시형태에서, 고순도 산화물 반도체층을 포함하는 트랜지스터를 각 화소에 제공된 트랜지스터로서 사용하므로, 각 화소의 액정 커패시턴스에 대하여 1/3 이하, 바람직하게는 1/5 이하인 커패시턴스를 갖는 축적 커패시터가 충분히 제공된다.
고순도 산화물 반도체층을 포함하는 전술한 트랜지스터에서 유지 기간이 길 수 있으므로, 특히 정지 화상을 표시할 때 신호 기입의 빈도를 매우 줄일 수 있다. 그러므로 예를 들어 표시의 빈번하지 않은 스위칭을 수반하는 정지 화상의 표시 시 화소에 대한 신호 기입의 횟수를 줄일 수 있어 낮은 전력 소비를 달성할 수 있다.
정지 화상의 표시에서, 리프레시 동작은 유지 기간 동안 액정 소자에 인가되는 전압의 유지율을 고려하여 적절히 수행할 수 있다. 예를 들어, 리프레시 동작은 축적 커패시터에서의 전압이 액정 소자의 화소 전극으로의 신호 기입 직후인 전압의 값(초기 값)에 대하여 사전설정된 레벨에 도달하는 시점에 수행할 수 있다. 초기값에 대하여 플리커(flicker)가 감지되지 않도록 전압의 사전설정된 레벨을 설정하는 것이 바람직하다. 구체적으로, 전압이 초기값보다 10%만큼, 더욱 바람직하게는 3%만큼 낮은 전압에 도달할 때마다 리프레시 동작(재기입)을 수행하는 것이 바람직하다.
정지 화상 표시의 유지 기간에서, 대향 전극(공통 전극으로도 부름)은 플로팅 상태로 될 수 있다. 구체적으로, 대향 전극에 공통 전위를 공급하는 전원과 대향 전극 사이에 스위치를 제공할 수 있고, 기입 기간에 스위치를 온으로 하여 전원으로부터 대향 전극에 공통 전위를 공급하고, 이어서 유지 기간에 스위치를 오프로 하여 대향 전극을 플로팅 상태로 한다. 전술한 고순도 산화물 반도체층을 포함하는 트랜지스터를 스위치로서 사용하는 것이 바람직하다.
신호 생성 회로(1002)는 게이트선 구동 회로(1009A)를 구동하기 위한 신호 및 신호선 구동 회로(1009B)를 구동하기 위한 신호를 생성하기 위한 회로이다. 신호 생성 회로(1002)는 또한 배선을 통해 구동 회로부(1007)를 구동하기 위한 신호를 출력하기 위한 회로이고, 배선을 통해 메모리 회로(1003)에 화상 신호(비디오 전압, 비디오 신호, 또는 비디오 데이터로도 부름)를 출력하기 위한 회로이다. 즉, 신호 생성 회로(1002)는 구동 회로부(1007)를 제어하기 위한 제어 신호 및 화소부(1008)에 공급하는 화상 신호를 생성 및 출력하기 위한 회로이다.
구체적으로, 신호 생성 회로(1002)는 게이트선 구동 회로(1009A) 및 신호선 구동 회로(1009B)에 대한 고 전원 전위(VDD) 및 저 전원 전위(VSS), 게이트선 구동 회로(1009A)를 위한 스타트 펄스(SP) 및 클록 펄스(CK), 및 신호선 구동 회로(1009B)를 위한 스타트 펄스(SP) 및 클록 펄스(CK)를 제어 신호로서 공급한다. 또한, 신호 생성 회로(1002)는 동화상 또는 정지 화상을 표시하기 위한 화상 신호(Data)를 메모리 회로(1003)에 공급한다.
동화상은 복수의 프레임으로 시분할된 복수의 화상의 고속 스위칭으로 인해 사람 눈이 움직이는 화상으로서 인식하는 화상을 의미한다. 구체적으로, 동화상은 초당 적어도 60회(60프레임) 화상을 스위칭함으로써 사람 눈이 플리커가 적은 움직이는 화상으로서 인식하는 일련의 화상 신호를 의미한다. 정지 화상은 복수의 프레임 기간으로 시분할된 복수의 화상이 고속으로 스위칭하는 것에 의한 동화상과는 다르게 일련의 프레임 기간, 예를 들어 n번째 프레임 및 (n+1)번째 프레임에서 변하지 않는 화상 신호를 의미한다.
신호 생성 회로(1002)는 또 다른 신호, 예컨대 화상 신호 또는 래치 신호를 더 생성할 수 있다. 신호 생성 회로(1002)는 각 구동 회로의 펄스 신호의 출력을 중단시키기 위한 리셋 신호(Res)를 게이트선 구동 회로(1009A) 및/또는 신호선 구동 회로(1009B)에 출력할 수 있다. 각 신호는 복수의 신호, 예컨대 제1 클록 신호 및 제2 클록 신호를 포함할 수 있다.
고 전원 전위(VDD)는 기준 전위보다 높은 전위를 의미하고, 저 전원 전위(VSS)는 기준 전위 이하인 전위를 의미한다. 고 전원 전위 및 저 전원 전위는 트랜지스터를 작동시키기에 충분히 높은 전위만큼 높은 전위인 것이 바람직하다.
전압은 많은 경우 주어진 전위와 기준 전위(예를 들어 접지 전위) 간의 전위차를 의미한다. 따라서, 전압, 전위, 및 전위차는 각각 전위, 전압, 및 전압차로도 칭할 수 있다.
신호 생성 회로(1002)로부터 메모리 회로(1003)에 출력하는 화상 신호가 아날로그 신호인 경우, 아날로그 신호는 A/D 컨버터 등을 통해 디지털 신호로 변환하여 메모리 회로(1003)에 출력할 수 있다.
메모리 회로(1003)는 복수의 프레임에 대한 화상 신호를 저장하기 위한 복수의 프레임 메모리(1010)를 포함한다. 프레임 메모리는 메모리 소자, 예컨대 다이나믹 랜덤 액세스 매모리(DRAM) 또는 스태틱 랜덤 액세스 메모리(SRAM)를 사용하여 형성할 수 있다.
프레임 메모리(1010)의 수는 각 프레임 기간에 대한 화상 신호를 저장할 수 있다면 특별히 한정하지 않는다. 프레임 메모리(1010)의 화상 신호는 비교 회로(1004) 및 선택 회로(1005)를 통해 선택적으로 판독된다.
비교 회로(1004)는 메모리 회로(1003)에 저장된 일련의 프레임 기간에서의 화상 신호를 선택적으로 판독하고, 화상 신호를 비교하고, 그 차를 검출하는 회로이다. 일련의 프레임 기간의 화상은 비교 회로(1004)에서 화상 신호의 비교를 통해 차가 검출되는 경우에는 동화상으로서 판정하고, 비교 회로(1004)에서 화상 신호의 비교를 통해 차가 검출되지 않는 경우에는 정지 화상으로서 판정한다. 즉, 일련의 프레임 기간에서의 화상 신호가 동화상을 표시하기 위한 화상 신호인지 정지 화상을 표시하기 위한 화상 신호인지 여부는 비교 회로(1004)의 차 검출을 통해 판정한다. 비교를 통해 얻은 차는 사전설정된 레벨 위일 때 검출되는 차로서 판정되도록 설정할 수 있다.
선택 회로(1005)는 복수의 스위치, 예컨대 박막 트랜지스터를 포함하고, 동화상을 표시하기 위한 화상 신호가 비교 회로(1004)의 차 검출에 의해 판정될 때 화상 신호가 저장되어 있는 프레임 메모리(1010)로부터 화상 신호를 선택하고 표시 제어 회로(1006)에 출력하는 회로이다. 비교 회로(1004)에서 비교한 일련의 프레임 간의 화상 신호의 차가 검출되지 않을 때 일련의 프레임에서 표시되는 화상은 정지 화상이고, 이 경우, 선택 회로(1005)는 후반 프레임의 화상 신호의 신호를 표시 제어 회로(1006)에 출력하지 않을 수 있다.
표시 제어 회로(1006)는 화상 신호 및 제어 신호, 예컨대 고 전원 전위(VDD), 저 전원 전위(VSS), 스타트 펄스(SP), 클록 펄스(CK), 및 리셋 신호(Res)의 구동 회로부(1007)에의 공급 또는 공급 중단을 스위칭하는 회로이다. 구체적으로, 화상이 비교 회로(1004)에 의해 동화상으로서 판정되는 경우, 즉 일련의 프레임에서의 화상 신호의 차가 검출되는 경우, 화상 신호는 선택 회로(1005)로부터 표시 제어 회로(1006)를 통해 구동 회로부(1007)에 공급되고, 제어 신호는 표시 제어 회로(1006)를 통해 구동 회로부(1007)에 공급된다. 한편, 화상이 비교 회로(1004)에 의해 정지 화상으로서 판정되는 경우, 즉 일련의 프레임에서의 화상 신호의 차가 검출되지 않는 경우, 후반 프레임의 화상 신호는 선택 회로(1005)로부터 공급되지 않고, 따라서 화상 신호는 표시 제어 회로(1006)를 통해 구동 회로부(1007)에 공급되지 않고, 표시 제어 회로(1006)는 구동 회로부(1007)에 제어 신호를 공급하는 것을 중단한다.
정지 화상이 판정되는 경우, 화상이 정지 화상일 것으로 가정하는 기간이 짧을 때 제어 신호 중 고 전원 전위(VDD) 및 저 전원 전위(VSS)의 공급 중단을 반드시 수행할 필요가 없음을 알아야 한다. 이는, 고 전원 전위(VDD) 및 저 전원 전위(VSS)의 빈번한 공급 중단 및 개시로 인한 전력 소비의 증가를 줄일 수 있기 때문에 바람직하다.
화상 신호 및 제어 신호의 공급 중단은 전반적으로 화소부(1008)의 각 화소에서 화상 신호를 유지하기 위한 기간에 수행하는 것이 바람직하고, 화상 신호가 각 화소의 유지 기간 후 다시 공급되도록 표시 제어 회로(1006)가 전에 공급한 화상 신호 및 제어 신호는 다시 공급된다.
임의의 신호의 공급은 배선에 사전설정된 전위를 공급하는 것을 의미한다. 임의의 신호의 공급 중단은 사전설정된 전위의 배선에의 공급 중단, 및 사전설정된 고정 전위가 공급되는 배선, 예를 들어 저 전원 전위(VSS)가 공급되는 배선에의 접속을 의미한다. 임의의 신호의 공급 중단은 또한 사전설정된 전위가 공급되는 배선에 대한 전기적 접속을 차단하여 플로팅 상태로 만드는 것을 의미한다.
전술한 바와 같이, 산화물 반도체층을 포함하는 박막 트랜지스터에서, 오프-상태 전류는 1×10-12A/㎛ 이하로 줄일 수 있고, 따라서 유지 기간을 연장할 수 있다. 따라서, 본 실시형태에서 정지 화상을 표시하는 경우 전력 소비의 감소로 시너지 효과가 발생할 것으로 예상된다.
이러한 방식으로, 화상 신호를 비교하여 화상이 동화상인지 정지 화상인지 여부를 판정하고, 클록 신호 또는 스타트 펄스와 같은 제어 신호의 공급 또는 공급 중단을 선택적으로 수행함으로써, 전력 소비를 줄일 수 있다.
다음으로, 구동 회로부(1007)의 게이트선 구동 회로(1009A) 및 신호선 구동 회로(1009B) 각각에 포함된 시프트 레지스터의 구조의 예는 도 2a 내지 2c를 참조하여 기술한다.
도 2a에 도시한 시프트 레지스터는 제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N)(N은 3 이상의 자연수)를 포함한다. 도 2a에 도시한 시프트 레지스터의 제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N)에는 제1 배선(11)으로부터의 제1 클록 신호(CK1), 제2 배선(12)으로부터의 제2 클록 신호(CK2), 제3 배선(13)으로부터의 제3 클록 신호(CK3), 및 제4 배선(14)으로부터의 제4 클록 신호(CK4)가 공급된다. 제1 펄스 출력 회로(10_1)에는 제5 배선(15)으로부터의 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 2단 이후의 N번째 펄스 출력 회로(10_N)에는 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)로 불리는 신호)(n은 2 이상 N 이하의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는 제 1 펄스 출력 회로(10_1) 뒤 2단에 있는 제3 펄스 출력 회로(10_3)로부터의 신호가 입력되고; 유사하게 N번째 펄스 출력 회로에는 N번째 펄스 출력 회로(10_N) 뒤 2단에 있는 (N+2)번째 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)로 불리는 신호)가 입력된다. 이러한 방식으로, 후단 및/또는 2단 전단의 펄스 출력 회로에 입력되는 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR) 중 하나에 대응함) 및 또 다른 회로 등에 입력되는 제2 출력 신호(OUT(1) 내지 OUT(N) 중 하나에 대응함)가 각 펄스 출력 회로로부터 출력된다. 도 2a에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않으므로, 예로서, 제2 스타트 펄스(SP2)가 시프트 레지스터의 최종 2개의 단 중 하나에 입력될 수 있고, 제3 스타트 펄스(SP3)가 다른 하나에 입력될 수 있음을 알아야 한다. 대안으로, 신호는 거기에 입력되는 내부에서 생성될 수 있다. 예를 들어, 표시부에의 펄스의 출력에 기여하지 않는 (N+1)번째 펄스 출력 회로(10(N+1)) 및 (N+2)번째 펄스 출력 회로(10(N+2))(이러한 회로는 더미 단으로도 칭함)를 제공할 수 있고, 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)에 대응하는 신호를 더미 단에서 생성할 수 있다.
제1 내지 제4 클록 신호(CK1 내지 CK4) 각각은 일정한 사이클로 H-레벨 신호와 L-레벨 신호 사이에서 발진하는 신호임을 알아야 한다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 순서대로 1/4 주기만큼 지연된다. 본 실시형태에서, 제1 내지 제4 클록 신호(CK1 내지 CK4)를 이용함으로써, 펄스 출력 회로의 구동 제어 등을 수행한다. 클록 신호는 클록 신호가 입력되는 구동 회로에 따라 GCK 또는 SCK로도 불리지만, 본 실시형태에서는 CK를 클록 신호로서 사용함으로써 기술함을 알아야 한다.
"A와 B가 접속되어 있다"고 명시적으로 기재되어 있을 때, A와 B가 전기적으로 접속되어 있는 경우, A와 B가 기능적으로 접속되어 있는 경우, 및 A와 B가 직접 접속되어 있는 경우를 포함함을 알아야 한다. 여기서, A 및 B 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)에 대응한다. 따라서, 사전설정된 접속 관계, 예를 들어 도면 또는 텍스트에서 도시한 접속 관계에 한정하지 않는 다른 접속 관계가 포함된다.
제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N) 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 2b 참조).
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속되어 있다. 예를 들어 도 2a 및 2b에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되어 있고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되어 있고, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되어 있고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되어 있고, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속되어 있다.
도 2a 및 2b에서, 제1 펄스 출력 회로(10_1)에서 제1 스타트 펄스(SP1)는 제4 입력 단자(24)에 입력되고, 후단 신호(OUT(3))는 제5 입력 단자(25)에 입력되고, 제1 출력 신호(OUT(1)(SR))는 제1 출력 단자(26)로부터 출력되고, 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력된다.
다음으로, 펄스 출력 회로의 특정 회로 구조의 예는 도 2c를 참조하여 기술한다.
도 2c에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되어 있고, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되어 있고, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되어 있고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되어 있고, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되어 있고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되어 있고, 제9 트랜지스터(39)의 게이트 전극은 전원선(51)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되어 있고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다.
도 2c에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속점은 노드(NA)로서 칭한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속점은 노드(NB)로서 칭한다.
도 2c의 펄스 출력 회로가 제1 펄스 출력 회로(10_1)인 경우, 제1 클록 신호(CK1)는 제1 입력 단자(21)에 입력되고, 제2 클록 신호(CK2)는 제2 입력 단자(22)에 입력되고, 제3 클록 신호(CK3)는 제3 입력 단자(23)에 입력되고, 스타트 펄스(SP)는 제4 입력 단자(24)에 입력되고, 후단 신호(OUT(3))는 제5 입력 단자(25)에 입력되고, 제1 출력 신호(OUT(1)(SR))는 제1 출력 단자(26)로부터 출력되고, 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력된다.
도 3은 도 2c에 도시한 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트를 도시한다. 시프트 레지스터가 주사선 구동 회로인 경우, 도 3의 기간(61)은 수직 귀선 기간이고, 기간(62)은 게이트 선택 기간이다.
정지 화상 및 동화상을 표시하는 경우의 도 2a 내지 2c 및 도 3에서 예로서 기술한 복수의 n채널 트랜지스터를 포함하는 구동 회로의 배선의 전위 공급 또는 공급 중단의 순서를 후술한다.
우선, 구동 회로부(1007)의 동작을 중단하는 경우, 표시 제어 회로(1006)는 스타트 펄스(SP)의 공급을 중단한다. 다음으로, 스타트 펄스(SP)의 공급을 중단한 후, 각 클록 신호(CK)의 공급은 펄스 출력이 시프트 레지스터의 최종 단에 도달한 후 중단한다. 이어서, 전원 전압의 고 전원 전위(VDD) 및 저 전원 전위(VSS)의 공급을 중단한다(도 26a 참조). 구동 회로부(1007)의 동작을 개시하는 경우, 표시 제어 회로(1006)는 전원 전압의 고 전원 전위(VDD) 및 저 전원 전위(VSS)를 구동 회로부(1007)에 공급한다. 이어서, 각 클록 신호(CK)를 공급하고, 이어서 스타트 펄스(SP)의 공급을 개시한다(도 26b 참조).
도 2a 내지 2c 및 도 3의 설명에서, 리셋 신호(Res)는 구동 회로에 공급하지 않는다. 리셋 신호(Res)를 공급하는 구조는 도 4a 내지 4c에서 도시 및 기술한다.
도 4a에 도시한 시프트 레지스터는 제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N)(N은 3 이상의 자연수)를 포함한다. 도 4a에 도시한 시프트 레지스터의 제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N)에는 제1 배선(11)으로부터의 제1 클록 신호(CK1), 제2 배선(12)으로부터의 제2 클록 신호(CK2), 제3 배선(13)으로부터의 제3 클록 신호(CK3), 및 제4 배선(14)으로부터의 제4 클록 신호(CK4)가 공급된다. 제1 펄스 출력 회로(10_1)에는 제5 배선(15)으로부터의 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 2단 이후의 N번째 펄스 출력 회로(10_N)에는 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)로 불리는 신호)(n은 2 이상 N 이하의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는 제 1 펄스 출력 회로(10_1) 뒤 2단에 있는 제3 펄스 출력 회로(10_3)로부터의 신호가 입력되고; 유사하게 N번째 출력 펄스 회로에는 N번째 펄스 출력 회로(10_N) 뒤 2단에 있는 (N+2)번째 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)로 불리는 신호)가 입력된다. 이러한 방식으로, 후단 및/또는 2단 전단의 펄스 출력 회로에 입력되는 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR) 중 하나에 대응함) 및 또 다른 회로 등에 입력되는 제2 출력 신호(OUT(1) 내지 OUT(N) 중 하나에 대응함)가 각 펄스 출력 회로로부터 출력된다. 각 단의 펄스 출력 회로에 제6 배선(16)으로부터 리셋 신호(Res)가 공급된다.
도 4a 내지 4c에 도시한 펄스 출력 회로는 리셋 신호(Res)를 공급하기 위한 제6 배선(16)이 제공되어 있다는 점에서 도 2a 내지 2c에 도시한 펄스 출력 회로와 상이하고, 다른 부분은 도 2a 내지 2c에서 기술한 것과 같다.
제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N) 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27), 및 제6 입력 단자(28)를 포함한다(도 4b 참조).
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속되어 있다. 예를 들어 도 4a 및 4b에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되어 있고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되어 있고, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되어 있고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되어 있고, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속되어 있다.
도 4a 및 4b에서, 제1 펄스 출력 회로(10_1)에서 제1 스타트 펄스(SP1)는 제4 입력 단자(24)에 입력되고, 후단 신호(OUT(3))는 제5 입력 단자(25)에 입력되고, 제1 출력 신호(OUT(1)(SR))는 제1 출력 단자(26)로부터 출력되고, 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력되고, 리셋 신호(Res)는 제6 입력 단자(28)로부터 입력된다.
다음으로, 펄스 출력 회로의 특정 회로 구조의 예는 도 4c를 참조하여 기술한다.
도 4c에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되어 있고, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되어 있고, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되어 있고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되어 있고, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되어 있고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되어 있고, 제9 트랜지스터(39)의 게이트 전극은 전원선(51)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되어 있고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극은 리셋 신호(Res)를 공급하기 위한 배선(53)에 전기적으로 접속되어 있다. 리셋 신호(Res)는, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극에 고 전원 전위 레벨을 갖는 신호를 공급하여 펄스 출력 회로로부터의 출력을 저 전원 전위 레벨을 갖는 신호로 감소시키는 신호이다.
도 4c에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속점은 노드(NA)로서 칭한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속점은 노드(NB)로서 칭한다.
도 4c의 펄스 출력 회로가 제1 펄스 출력 회로(10_1)인 경우, 제1 클록 신호(CK1)는 제1 입력 단자(21)에 입력되고, 제2 클록 신호(CK2)는 제2 입력 단자(22)에 입력되고, 제3 클록 신호(CK3)는 제3 입력 단자(23)에 입력되고, 스타트 펄스(SP)는 제4 입력 단자(24)에 입력되고, 후단 신호(OUT(3))는 제5 입력 단자(25)에 입력되고, 제1 출력 신호(OUT(1)(SR))는 제1 출력 단자(26)로부터 출력되고, 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력되고, 리셋 신호(Res)는 제6 입력 단자(28)로부터 입력된다.
도 4c에 도시한 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트는 도 3에 도시한 도 2c의 타이밍 차트와 유사하다.
정지 화상 또는 동화상을 표시하는 경우의 도 4a 내지 4c에서 예로서 기술한 복수의 n채널 트랜지스터를 포함하는 구동 회로의 배선의 전위 공급 또는 공급 중단의 순서를 후술한다.
우선, 구동 회로부(1007)의 동작을 중단하는 경우, 표시 제어 회로(1006)는 스타트 펄스(SP)의 공급을 중단한다. 다음으로, 스타트 펄스(SP)의 공급을 중단한 후, 각 클록 신호(CK)의 공급은 펄스 출력이 시프트 레지스터의 최종 단에 도달한 후 중단한다. 이어서, 리셋 신호(Res)를 공급한다. 다음으로, 전원 전압의 고 전원 전위(VDD) 및 저 전원 전위(VSS)의 공급을 중단한다(도 26c 참조). 구동 회로부(1007)의 동작을 개시하는 경우, 우선, 표시 제어 회로(1006)는 전원 전압의 고 전원 전위(VDD) 및 저 전원 전위(VSS)를 구동 회로부(1007)에 공급한다. 이어서, 리셋 신호(Res)를 공급한다. 다음으로, 각 클록 신호(CK)를 공급하고, 이어서 스타트 펄스(SP)의 공급을 개시한다(도 26d 참조).
도 2a 내지 2c 및 도 3에 도시한 구조 외에, 리셋 신호를 공급하는 도 4a 내지 4c에서 기술한 구조는, 정지 화상과 동화상 간의 스위칭 시 신호 지연 등에 기인한 오동작을 줄일 수 있기 때문에 바람직하다.
정지 화상을 표시하는 경우, 구동 회로부에 포함된 박막 트랜지스터 위에 제공된 공통 전위 전극은 공통 전위선으로부터 차단되어 플로팅 상태로 될 수 있다. 이어서, 정지 화상 모드 후, 구동 회로의 동작을 다시 개시하는 경우, 공통 전위 전극은 공통 전위선에 접속된다. 따라서, 구동 회로부의 박막 트랜지스터의 오동작을 방지할 수 있다.
도 18a는 이러한 구조를 갖는 표시 패널(1800)을 나타내고, 도 18b는 그 단면 구조를 설명하기 위한 도면이다. 표시 패널(1800)은 구동 회로(1802 및 1804) 및 화소부(1806)를 포함한다. 공통 전위 전극(1808)은 구동 회로(1802)와 겹치도록 제공한다. 공통 전위 전극(1808)과 공통 전위 단자(1812) 간의 접속/비접속을 제어하기 위한 스위치(1810)를 그 사이에 제공한다.
도 18b에 도시한 바와 같이, 공통 전위 전극(1808)은 구동 회로의 TFT(1803) 위에 제공되어 있고, 이로 인해 TFT(1803)를 정전기로부터 차폐하고, 따라서 임계 전압의 변화 또는 기생 채널의 생성을 방지한다.
TFT(1803)와 동일한 구조물은 스위치(1810)로서 사용할 수 있다. 오프-상태에서의 누설 전류가 매우 작은 이러한 소자는 표시 패널 동작의 안정화에 기여한다. 즉, 정지 화상을 표시하는 경우, 스위치(1803)가 오프로 되어 공통 전위 전극을 플로팅 상태로 하더라도 전위는 일정하게 유지될 수 있다.
이러한 방식으로, 넓은 밴드갭을 갖는 산화물 반도체를 사용하여 형성한 TFT를 사용하고, 공통 전위 전극을 제공하여 외부 전계를 차폐함으로써, 구동 회로의 동작이 중단된 상태에서도 정지 화상을 표시할 수 있다. 또한, 공통 전위 전극의 전위를 구동 회로의 동작에 따라 적절하게 제어함으로써, 표시 패널의 동작을 안정화할 수 있다.
상술한 바와 같이, 산화물 반도체를 사용하는 박막 트랜지스터의 오프-상태 전류가 적다는 특징을 액정 표시 장치에 이용함으로써, 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있고, 정지 화상 등을 표시할 때의 전력 소비를 줄일 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단시킴으로써, 전력 소비를 더욱 줄일 수 있다. 또한, 오동작 없이 정지 화상 및 동화상을 스위칭할 수 있다.
실시형태 1은 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터를 제조하기 위한 방법의 한 실시형태는 도 5a 및 5b와 도 6a 내지 6e를 이용하여 설명한다.
실시형태 2에서, 본 명세서에서 기술한 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 예를 설명한다. 실시형태 2에서 기술한 박막 트랜지스터(410)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
도 5a는 박막 트랜지스터의 평면 구조의 예를 나타내고, 도 5b는 그 단면 구조의 예를 나타낸다. 도 5a 및 5b에 도시한 박막 트랜지스터(410)는 톱-게이트 박막 트랜지스터이다.
도 5a는 톱-게이트 박막 트랜지스터(410)의 평면도이고, 도 5b는 도 5a의 라인 C1-C2에 따른 단면도이다.
박막 트랜지스터(410)는 절연 표면을 갖는 기판(400) 위에 절연층(407), 산화물 반도체층(412), 소스 전극층 및 드레인 전극층(415a 및 415b), 게이트 절연층(402), 및 게이트 전극층(411)을 포함한다. 배선층(414a 및 414b)은 각각 소스 전극층 및 드레인 전극층(415a 및 415b)에 접하여 제공되어 전기적으로 접속되어 있다.
박막 트랜지스터(410)는 싱글-게이트 박막 트랜지스터로서 기술하지만, 필요하다면 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터를 형성할 수 있다.
기판(400) 위에 박막 트랜지스터(410)를 제조하기 위한 공정은 도 6a 내지 6e를 참조하여 기술한다.
기판이 나중에 수행하는 가열 처리에 대한 충분한 내열성을 갖는다면 절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 대한 특별한 제한은 없다.
기판(400)으로서, 왜곡점(strain point)이 730℃ 이상인 유리 기판은 나중에 수행하는 가열 처리의 온도가 높은 경우에 사용할 수 있다. 유리 기판의 재료로서, 예를 들어 유리 재료, 예컨대 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리를 사용한다. 산화붕소보다 많은 양의 산화바륨(BaO)을 함유함으로써, 더욱 실용적이 되는 내열 유리를 형성할 수 있음을 알아야 한다. 그러므로 B2O3보다 많은 양의 BaO를 함유하는 유리 기판을 사용하는 것이 바람직하다.
상술한 유리 기판 대신 절연체를 사용하여 형성한 기판, 예컨대 세라믹 기판, 석영 기판, 또는 사파이어 기판을 기판(400)으로서 사용할 수 있음을 알아야 한다. 대안으로, 결정화 유리 기판 등을 사용할 수 있다. 또한, 플라스틱 기판 등을 사용할 수 있다.
우선, 기초막으로서 기능하는 절연층(407)을 절연 표면을 갖는 기판(400) 위에 형성한다. 산화물 절연층, 예컨대 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층을 산화물 반도체층과 접하는 절연층(407)으로서 사용하는 것이 바람직하다. 절연층(407)은 플라즈마 CVD법, 스퍼터링법 등으로 형성할 수 있다. 절연층(407)에 수소를 함유시키기 않기 위하여, 스퍼터링법으로 절연층(407)을 형성하는 것이 바람직하다.
본 실시형태에서, 스퍼터링법으로 산화 실리콘층을 절연층(407)으로서 형성한다. 기판(400)을 챔버로 반송하고, 수소 및 수분이 제거된 고순도 산소를 함유하는 스퍼터링 가스를 챔버에 도입하고, 타깃을 사용하여, 기판(400) 위에 산화 실리콘층을 절연층(407)으로서 성막한다. 기판(400)은 실온일 수 있거나 가열될 수 있다.
예를 들어, 산화 실리콘막은 다음과 같이 형성하는데, 타깃으로서 석영(바람직하게는 쿼트(quart))을 사용하고; 기판 온도는 108℃이고; 타깃과 기판 사이의 거리(T-S 거리)는 60㎜이고; 압력은 0.4㎩이고; 고주파 전력은 1.5㎾이고; 분위기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 25sccm:25sccm=1:1임)이고; RF 스퍼터링법을 이용한다. 본 실시형태에서 산화 실리콘막의 두께는 100㎚이다. 석영(바람직하게는 쿼트) 대신 실리콘 타깃을 사용하여 산화 실리콘막을 형성할 수 있다. 본 실시형태에서 산소 또는 산소와 아르곤의 혼합 가스를 스퍼터링 가스로서 사용한다.
이 경우, 절연층(407)의 성막 시 챔버의 잔류 수분을 제거하는 것이 바람직하다. 이는, 절연층(407)이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 서블리메이션(sublimation) 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩(cold trap)이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 절연층(407)에 포함된 불순물의 농도를 줄일 수 있다.
불순물, 예컨대 수소, 물, 수산기 또는 수소화물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 절연층(407)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
스퍼터링법의 예는 고주파 전원을 스퍼터링 전원으로서 사용하는 RF 스퍼터링법, DC 전원을 사용하는 DC 스퍼터링법, 및 바이어스를 펄스 방식으로 인가하는 펄스형 DC 스퍼터링법을 포함한다. RF 스퍼터링법은 절연막을 형성하는 경우 주로 이용하고, DC 스퍼터링법은 금속막을 형성하는 경우 주로 이용한다.
서로 상이한 재료로 형성하는 복수의 타깃을 세팅할 수 있는 멀티-타깃 스퍼터링 장치를 사용할 수 있다. 멀티-타깃 스퍼터링 장치로, 동일한 챔버에서 상이한 재료의 막들을 적층하여 형성할 수 있거나, 동일한 챔버에서 방전으로 복수의 종류의 재료를 동시에 성막할 수 있다.
대안으로, 챔버 내부에 자석 시스템을 구비하고 마그네트론 스퍼터링법을 위하여 사용하는 스퍼터링 장치, 또는 글로 방전(glow discharge)을 이용하지 않으면서 마이크로파를 이용하여 발생한 플라즈마를 사용하는 ECR 스퍼터링법을 위하여 사용하는 스퍼터링 장치를 사용할 수 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분이 서로 화학적으로 반응하여 그들의 화합물 박막을 형성하는 반응성 스퍼터링법, 또는 성막 중에 전압을 기판에도 인가하는 바이어스 스퍼터링법을 이용할 수 있다.
절연층(407)은 적층 구조를 가질 수 있고, 예를 들어 질화물 절연층, 예컨대 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 및 상술한 산화물 절연층이 기판(400) 위에 이러한 순서로 적층되어 있는 적층 구조를 이용할 수 있다.
예를 들어, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입하고, 실리콘 타깃을 사용함으로써, 산화 실리콘층과 기판(400) 사이에 질화 실리콘층을 형성한다. 이 경우에도, 산화 실리콘층의 성막 경우처럼 질화 실리콘층의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다.
질화 실리콘층의 막 성막 시 기판을 가열할 수 있다.
질화 실리콘층 및 산화 실리콘층을 적층하여 절연층(407)을 형성하는 경우, 질화 실리콘층 및 산화 실리콘층은 동일한 실리콘 타깃으로 동일한 챔버에서 형성할 수 있다. 예를 들어, 우선, 질소를 함유하는 스퍼터링 가스를 도입하고, 챔버 내부에 장착된 실리콘 타깃을 사용하여 질화 실리콘층을 형성하고, 이어서 스퍼터링 가스를 산소를 함유하는 스퍼터링 가스로 바꾸고, 동일한 실리콘 타깃을 사용하여 산화 실리콘층을 형성한다. 질화 실리콘층 및 산화 실리콘층은 대기에 노출하지 않으면서 연속으로 형성할 수 있으므로, 질화 실리콘층의 표면에 수소 또는 수분과 같은 불순물이 흡착되는 것을 방지할 수 있다.
다음으로, 절연층(407) 위에 2㎚ 이상 200㎚ 이하의 두께로 산화물 반도체막을 형성한다.
산화물 반도체막이 수소, 수산기 및 수분과 같은 불순물을 가능한 한 함유하지 않기 위하여, 막 형성 전에 스퍼터링 장치의 예비가열 챔버에서 절연층(407)을 구비한 기판(400)을 예비가열하여, 기판(400)에 흡착된 수소 또는 수분과 같은 불순물을 제거하고, 배기를 수행하는 것이 바람직하다. 예비가열 챔버에 제공된 배기 유닛으로서 크라이오펌프가 바람직하다. 이러한 예비가열 공정은 반드시 수행할 필요는 없다.
스퍼터링법으로 산화물 반도체막을 형성하기 전에, 아르곤 가스를 도입하고 플라즈마를 발생시키는 역 스퍼터링을 수행하여, 절연층(407)의 표면에 있는 먼지를 제거하는 것이 바람직함을 알아야 한다. 역 스퍼터링은 타깃 측에 전압을 인가하지 않으면서 아르곤 분위기에서 고주파 전원으로 기판 측에 전압을 인가하여 기판 측에 플라즈마를 발생시켜 표면을 개질하는 방법이다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다.
산화물 반도체막은 스퍼터링법으로 형성한다. 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막을 사용하여 형성한다. 본 실시형태에서, 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다. 구체적으로, In2O3:Ga2O3:ZnO=1:1:1[몰%](즉, In:Ga:Zn=1:1:0.5[원자%])의 조성비를 갖는 타깃을 사용한다. 대안으로, In:Ga:Zn=1:1:1[원자%] 또는 In:Ga:Zn=1:1:2[원자%]의 조성비를 갖는 타깃을 사용할 수 있다. 본 실시형태에서, 산화물 반도체 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 높은 충전율을 갖는 산화물 반도체 타깃을 사용하여 성막한 산화물 반도체막은 높은 밀도를 갖는다. 스퍼터링 시 분위기는 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기일 수 있다. 타깃은 SiO2를 2 중량% 이상 10 중량% 이하로 함유할 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 반도체막의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
산화물 반도체막은 다음과 같이 기판(400) 위에 형성하는데, 기판을 감압 상태의 챔버에 유지하고, 챔버 내의 잔류 수분을 제거하고, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상술한 타깃을 사용한다. 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O), 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막에 포함된 불순물의 농도를 줄일 수 있다. 기판은 산화물 반도체막의 성막 시 가열할 수 있다.
성막 조건의 예로서 다음과 같은 조건을 이용하는데, 기판의 온도는 실온이고; 기판과 타깃 사이의 거리는 110㎜이고; 압력은 0.4㎩이고; 직류(DC) 전력은 0.5㎾이고; 분위기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 15sccm:30sccm임)이다. 성막 시에 발생하는 분말 물질(파티클 또는 분진으로도 칭함)을 줄일 수 있고, 막 두께를 균일하게 할 수 있기 때문에, 펄스형 직류(DC) 전원을 사용하는 것이 바람직하다. 산화물 반도체막은 2㎚ 이상 200㎚ 이하, 바람직하게는 5㎚ 이상 30㎚ 이하의 두께를 갖는다. 산화물 반도체막의 적절한 두께는 그 재료에 따라 변하고, 따라서 두께는 재료에 따라 적절히 결정할 수 있음을 알아야 한다.
다음으로, 제1 포토리소그래피 공정으로 산화물 반도체막을 섬 형상의 산화물 반도체층(412)으로 가공한다(도 6a 참조). 섬 형상의 산화물 반도체층(412)을 형성하기 위한 레지스트 마스크는 잉크제트법을 이용하여 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
산화물 반도체막의 에칭을 위하여, 습식 에칭 및 건식 에칭 중 어느 하나 또는 둘 다를 이용할 수 있다.
건식 에칭을 위한 에칭 가스로서, 바람직하게는 염소를 함유하는 가스(염소계 가스, 예컨대 염소(Cl2), 붕소 클로라이드(BCl3), 실리콘 클로라이드(SiCl4), 또는 탄소 테트라클로라이드(CCl4))를 사용한다.
대안으로, 불소를 함유하는 가스(불소계 가스, 예컨대 탄소 테트라플루오라이드(CF4), 황 플루오라이드(SF6), 질소 플루오라이드(NF3), 또는 트리플루오로메탄(CHF3)); 수소 브로마이드(HBr); 산소(O2); 이러한 가스에 헬륨(He) 또는 아르곤(Ar)과 같은 희가스를 첨가한 임의의 가스 등을 사용할 수 있다.
건식 에칭법으로서, 평행 평판형 RIE(반응성 이온 에칭)법 또는 ICP(유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 층을 원하는 형상으로 에칭하기 위하여, 에칭 조건(코일 형상 전극에 인가되는 전력량, 기판 측 전극에 인가되는 전력량, 기판 측 전극의 온도 등)은 적절히 조절한다.
습식 에칭을 위한 에천트로서, 인산, 아세트산 및 질산의 혼합 용액, 암모니아 과산화수소 혼합물(과산화수소:암모니아:물=5:2:2), 암모늄 수산화물/과산화수소 혼합물(31 중량% 과산화수소수:28 중량% 암모니아수:물=5:2:2) 등을 사용할 수 있다. ITO07N(KANTO CHEMICAL CO., INC. 제조)을 사용할 수 있다.
습식 에칭 후, 에천트는 에칭된 재료와 함께 세정을 통해 제거한다. 제거된 재료를 함유하는 에천트의 폐수는 정제할 수 있고, 폐수에 함유된 재료는 재사용할 수 있다. 에칭 후의 폐수로부터 산화물 반도체에 포함된 인듐과 같은 재료를 수집 및 재사용함으로써 자원을 효과적으로 사용할 수 있고 비용을 줄일 수 있다.
재료에 따라 에칭 조건(예컨대 에천트, 에칭 시간, 또는 온도)을 적절히 조절하여 재료를 원하는 형상으로 에칭할 수 있다.
본 실시형태에서, 인산, 아세트산 및 질산을 혼합함으로써 얻은 용액을 사용하는 습식 에칭법으로 산화물 반도체막을 섬 형상의 산화물 반도체층(412)으로 가공한다.
본 실시형태에서, 산화물 반도체층(412)에 제1 가열 처리를 수행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 기판(400)의 왜곡점이 750℃ 이하인 경우에는 400℃ 이상 기판(400)의 왜곡점 미만이다. 본 실시형태에서, 가열 처리 장치의 한 종류인 전기로에 기판을 배치하고, 질소 분위기에서 450℃로 1시간 동안 산화물 반도체층에 가열 처리를 수행하고, 이어서 대기에 노출하지 않으면서 온도를 실온으로 낮추고, 산화물 반도체층에 물 또는 수소가 침입하는 것을 방지하고, 따라서 산화물 반도체층을 얻는다. 제1 가열 처리를 통해 산화물 반도체층(412)은 탈수화 또는 탈수소화될 수 있다.
가열 처리 장치는 전기로에 한정하지 않고, 저항 발열체 등과 같은 발열체로부터의 열 전도 또는 열 복사를 통해 처리 대상을 가열하는 장치를 구비할 수 있다. 예를 들어, RTA(급속 열 어닐링) 장치, 예컨대 GRTA(가스 급속 열 어닐링) 장치 또는 LRTA(램프 급속 열 어닐링) 장치를 사용할 수 있다. LRTA 장치는 램프, 예컨대 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프로부터 방출된 광(전자기파)의 복사를 통해 처리 대상을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하는 가열 처리를 위한 장치이다. 가스로서, 가열 처리를 통해 처리 대상과 반응하지 않는 불활성 가스, 예컨대 질소 또는 아르곤과 같은 희가스를 사용한다.
예를 들어, 제1 가열 처리로서 GRTA를 다음과 같이 수행할 수 있는데, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 반송시키고, 수 분 동안 가열하고, 고온으로 가열한 불활성 가스로부터 반송 및 꺼낸다. GRTA는 단시간 동안 고온 가열 처리를 가능하게 한다.
제1 가열 처리에서, 물, 수소 등은 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤에 함유되지 않는 것이 바람직하다. 가열 처리 장치에 도입하는 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤은 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물의 농도는 1ppm 이하, 더욱 바람직하게는 0.1ppm 이하임)의 순도를 갖는 것이 바람직하다.
또한, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라 산화물 반도체층(412)은 미정질막 또는 다결정막으로 결정화될 수 있다. 예를 들어, 산화물 반도체층은 결정화 등급이 90% 이상 또는 80% 이상인 미정질 산화물 반도체막으로 결정화될 수 있다. 또한, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라 산화물 반도체층(412)은 결정질 성분을 함유하지 않는 비정질 산화물 반도체막일 수 있다. 산화물 반도체층은 미정질 부분(1㎚ 이상 20㎚ 이하, 일반적으로는 2㎚ 이상 4㎚ 이하의 입경을 가짐)이 비정질 산화물 반도체에 혼합되어 있는 산화물 반도체막이 될 수 있다.
산화물 반도체층의 제1 가열 처리는 섬 형상의 산화물 반도체층(412)으로 가공하기 전의 산화물 반도체막에 또한 수행할 수 있다. 이 경우, 제1 가열 처리 후 가열 장치로부터 기판을 꺼내고, 이어서 포토리소그래피 공정을 수행한다.
이상에서는 산화물 반도체층(412)의 형성 직후 산화물 반도체층에 대한 탈수화 및/또는 탈수소화를 위한 가열 처리를 수행하는 예를 기술한다. 그러나 탈수화 및/또는 탈수소화를 위한 가열 처리는 산화물 반도체층의 성막 후 수행한다면 산화물 반도체층 위에 소스 전극 및 드레인 전극을 적층한 후 또는 소스 전극 및 드레인 전극 위에 게이트 절연층을 형성한 후 수행할 수 있다.
절연층(407) 및 산화물 반도체층(412) 위에 도전막을 형성한다. 도전막은 스퍼터링법 또는 진공 증착법으로 형성할 수 있다. 도전막의 재료로서, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소; 임의의 이러한 원소를 성분으로서 함유하는 합금; 임의의 이러한 원소를 조합하여 함유하는 합금막 등을 제공할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료를 사용할 수 있다. 또한, 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되어 있는 2층 구조, 티타늄막, 알루미늄막 및 티타늄막이 이러한 순서로 적층되어 있는 3층 구조 등을 제공할 수 있다. 대안으로, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 이상의 원소 및 알루미늄(Al)을 함유하는 막, 합금막, 또는 질화물막을 사용할 수 있다. 본 실시형태에서, 스퍼터링법으로 150㎚의 두께를 갖는 티타늄막을 도전막으로서 형성한다.
다음으로, 제2 포토리소그래피 공정으로 도전막 위에 레지스트 마스크를 형성한다. 레지스트 마스크는 잉크제트법을 이용하여 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다. 그 후, 에칭을 선택적으로 수행하여 소스 전극층 및 드레인 전극층(415a 및 415b)을 형성하고, 이어서 레지스트 마스크를 제거한다(도 6b 참조). 소스 전극층 및 드레인 전극층 각각의 단부는 테이퍼 형상을 갖는 것이 바람직한데, 이는 그 위에 적층하는 게이트 절연층과의 피복성(coverage)이 개선되기 때문이다.
도전막의 에칭으로 산화물 반도체층(412)이 제거되지 않고, 산화물 반도체층(412) 아래의 절연층(407)이 노출되지 않도록 각 재료 및 에칭 조건을 적절히 조절함을 알아야 한다.
본 실시형태에서, Ti막을 도전막으로서 사용하고, In-Ga-Zn-O계 산화물 반도체를 산화물 반도체층(412)으로서 사용하므로, 에천트로서 암모늄 수산화물/과산화수소 혼합물(31 중량% 과산화수소수:28 중량% 암모니아수:물=5:2:2)을 사용한다.
제2 포토리소그래피 공정에서, 몇몇 경우 산화물 반도체층(412)의 일부를 에칭하여 그루브(오목부)를 갖는 산화물 반도체층을 형성할 수 있다.
제2 포토리소그래피 공정에서 레지스트 마스크 형성 시 노광은 극자외선 광, KrF 레이저 광, 또는 ArF 레이저 광을 이용하여 수행할 수 있다. 형성되는 박막 트랜지스터의 채널 길이 L은 산화물 반도체층(412) 위에서 서로 인접해 있는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 피치에 의해 결정된다. 25㎚ 미만의 채널 길이(L)를 위하여 노광을 수행하는 경우, 제2 포토리소그래피 공정에서 레지스트 마스크의 형성 시 노광은 수 나노미터 내지 수십 나노미터의 매우 짧은 파장을 갖는 초극자외선(extreme　ultraviolet) 광을 이용하여 수행한다. 초극자외선 광에 의한 노광 시 분해능은 높고 초점 깊이는 크다. 따라서, 박막 트랜지스터의 채널 길이(L)는 10㎚ 이상 1000㎚ 이하로 할 수 있고, 회로의 동작 속도를 높일 수 있고, 매우 작은 오프-상태 전류에 의한 낮은 전력 소비를 달성할 수 있다.
다음으로, 절연층(407), 산화물 반도체층(412), 및 소스 전극층 및 드레인 전극층(415a 및 415b) 위에 게이트 절연층(402)을 형성한다(도 6c 참조).
게이트 절연층(402)은 플라즈마 CVD법, 스퍼터링법 등에 의한 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 사용하는 단층 구조 또는 적층 구조로 형성할 수 있다. 게이트 절연층(402)이 수소를 함유하는 것을 가능한 한 방지하기 위하여, 스퍼터링법으로 게이트 절연층(402)을 형성하는 것이 바람직하다. 스퍼터링법으로 산화 실리콘막을 형성하는 경우, 타깃으로서 실리콘 타깃 또는 석영 타깃을 사용하고, 스퍼터링 가스로서 산소 또는 산소와 아르곤의 혼합 가스를 사용한다. 본 실시형태에서, 100㎚ 두께의 산화 실리콘층은 다음과 같이 형성하는데, 압력은 0.4㎩이고; 고주파 전력은 1.5㎾이고; 분위기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 25sccm:25sccm=1:1임)이고; RF 스퍼터링법을 이용한다.
게이트 절연층(402)은 산화 실리콘층 및 질화 실리콘층이 이러한 순서로 적층되어 있는 구조를 가질 수 있다. 예를 들어, 스퍼터링법으로 5㎚ 이상 300㎚ 이하의 두께를 갖는 산화 실리콘층(SiOx(x＞0))을 제1 게이트 절연층으로서 형성하고, 이어서 제1 게이트 절연층 위에 50㎚ 이상 200㎚ 이하의 두께를 갖는 질화 실리콘층(SiNy(y＞0))을 제2 게이트 절연층으로서 적층하는 방식으로, 70㎚ 이상 400㎚ 이하의 두께, 예를 들어 100㎚의 두께를 갖는 게이트 절연층을 형성한다.
다음으로, 제3 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 에칭을 선택적으로 수행하여 게이트 절연층(402)의 일부를 제거하여, 소스 전극층 및 드레인 전극층(415a 및 415b)에 도달하는 개구(421a 및 421b)를 형성한다(도 6d 참조).
다음으로, 게이트 절연층(402) 및 개구(421a 및 421b) 위에 도전막을 형성한다. 본 실시형태에서, 스퍼터링법으로 150㎚의 두께를 갖는 티타늄막을 형성한다. 그 후, 제4 포토리소그래피 공정을 수행하여 게이트 전극층(411) 및 배선층(414a 및 414b)을 형성한다. 레지스트 마스크는 잉크제트법으로 형성할 수 있음을 알아야 한다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
게이트 전극층(411) 및 배선층(414a 및 414b) 각각은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 또는 임의의 이러한 재료를 주성분으로서 함유하는 합금 재료를 사용하여 단층 또는 적층 구조를 갖도록 형성할 수 있다.
예를 들어, 게이트 전극층(411) 및 배선층(414a 및 414b) 각각의 2층 구조로서, 알루미늄층 및 그 위에 적층된 몰리브덴층의 2층 구조, 구리층 및 그 위에 적층된 몰리브덴층의 2층 구조, 구리층 및 그 위에 적층된 질화 티타늄층 혹은 질화 탄탈층의 2층 구조, 및 질화 티타늄층 및 몰리브덴층의 2층 구조 중 임의의 2층 구조가 바람직하다. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금의 층, 및 질화 티타늄층 또는 티타늄층의 적층체가 바람직하다. 게이트 전극층은 투광성 도전막을 사용하여 형성할 수 있다. 투광성 도전막의 재료의 예로서, 투광성 도전성 산화물을 제공할 수 있다.
다음으로, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하의 온도, 예를 들어 250℃ 이상 350℃ 이하의 온도)를 수행한다. 본 실시형태에서, 제2 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 제2 가열 처리는 박막 트랜지스터(410) 위에 보호 절연층 또는 평탄화 절연층을 형성한 후 수행할 수 있다.
또한, 가열 처리는 공기 분위기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 이러한 가열 처리는 산화물 절연층의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다.
상술한 공정을 통해, 수소, 수분, 수소화물, 및 수산화물의 농도가 감소한 산화물 반도체층(412)을 포함하는 박막 트랜지스터(410)를 형성할 수 있다(도 6e 참조). 박막 트랜지스터(410)는 실시형태 1에서 기술한 박막 트랜지스터로서 사용할 수 있다.
박막 트랜지스터(410) 위에 보호 절연층 또는 평탄화를 위한 평탄화 절연층을 제공할 수 있다. 예를 들어, 보호 절연층은 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
평탄화 절연층은 내열성 유기 재료, 예컨대 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시를 사용하여 형성할 수 있다. 이러한 유기 재료 외에, 저유전율 재료(저-k 재료), 실록산계 수지, PSG(포스포실리케이트 유리), BPSG(보로포스포실리케이트 유리) 등을 사용할 수 있다. 평탄화 절연층은 이러한 재료를 사용하여 형성한 복수의 절연막을 적층함으로써 형성할 수 있다.
실록산계 수지는 실록산계 재료를 출발 재료로서 사용하여 형성한 Si-O-Si 결합을 포함하는 수지에 대응함을 알아야 한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기 또는 아릴기) 또는 플루오로기를 포함할 수 있다. 유기기는 플루오로기를 포함할 수 있다.
평탄화 절연층을 형성하기 위한 방법에 대한 특별한 제한은 없다. 평탄화 절연층은 그 재료에 따라 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이 코팅법, 또는 액적 토출법(예를 들어 잉크제트법, 스크린 인쇄법, 또는 오프셋 인쇄법)과 같은 방법으로 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 도구로 형성할 수 있다.
상술한 바와 같이 산화물 반도체막의 성막 시 반응 분위기 내의 잔류 수분을 제거함으로써, 산화물 반도체막의 수소 및 수소화물의 농도를 줄일 수 있다. 따라서, 산화물 반도체막을 안정화할 수 있다.
상술한 바와 같이 제조한 박막 트랜지스터를 액정 표시 장치의 표시부의 복수의 화소 각각에 사용함으로써, 화소로부터의 누설 전류를 억제할 수 있다. 따라서, 축적 커패시터에 전압을 유지하기 위한 기간을 증가시킬 수 있고, 액정 표시 장치에 정지 화상 등을 표시하는 경우 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 줄일 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 수 있다.
실시형태 2는 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
실시형태 3에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 또 다른 예를 기술한다. 실시형태 2와 동일한 부분 또는 유사한 기능을 갖는 부분 및 공정에는 실시형태 2를 적용할 수 있고, 그 기재는 반복하지 않음을 알아야 한다. 또한, 동일한 부분에 대한 구체적인 기재는 생략한다. 본 실시형태에서 기술하는 박막 트랜지스터(460)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터를 제조하기 위한 방법의 한 실시형태는 도 7a 및 7b와 도 8a 내지 8e를 이용하여 기술한다.
도 7a는 박막 트랜지스터의 평면 구조의 예를 나타내고, 도 7b는 그 단면 구조의 예를 나타낸다. 도 7a 및 7b에 도시한 박막 트랜지스터(460)는 톱-게이트 박막 트랜지스터이다.
도 7a는 톱-게이트 박막 트랜지스터(460)의 평면도이고, 도 7b는 도 7a의 라인 D1-D2에 따른 단면도이다.
박막 트랜지스터(460)는 절연 표면을 갖는 기판(450) 위에 절연층(457), 소스 또는 드레인 전극층(465a)(465a1 및 465a2), 산화물 반도체층(462), 소스 또는 드레인 전극층(465b), 배선층(468), 게이트 절연층(452), 및 게이트 전극층(461)(461a 및 461b)을 포함한다. 소스 또는 드레인 전극층(465a)(465a1 및 465a2)은 배선층(468)을 통해 배선층(464)에 전기적으로 접속되어 있다. 또한, 도면에 도시하지 않지만, 소스 또는 드레인 전극층(465b)도 게이트 절연층(452)에 형성된 개구에서 배선층에 전기적으로 접속되어 있다.
기판(450) 위에 박막 트랜지스터(460)를 제조하기 위한 공정은 도 8a 내지 8e를 참조하여 기술한다.
우선, 절연 표면을 갖는 기판(450) 위에 기초막으로서 기능하는 절연층(457)을 형성한다.
본 실시형태에서, 스퍼터링법으로 산화 실리콘층을 절연층(457)으로서 형성한다. 기판(450)을 챔버로 반송하고, 수소 및 수분이 제거된 고순도 산소를 함유하는 스퍼터링 가스를 챔버에 도입하고, 실리콘 타깃 또는 석영(바람직하게는 쿼트)을 사용하여, 기판(450) 위에 산화 실리콘층을 절연층(457)으로서 성막한다. 본 실시형태에서, 산소 또는 산소와 아르곤의 혼합 가스를 스퍼터링 가스로서 사용한다.
예를 들어, 산화 실리콘막은 본 실시형태에서 다음과 같이 형성하는데, 타깃으로서 6N의 순도를 갖는 석영(바람직하게는 쿼트)을 사용하고; 기판 온도는 108℃이고; 타깃과 기판 사이의 거리(T-S 거리)는 60㎜이고; 압력은 0.4㎩이고; 고주파 전력은 1.5㎾이고; 분위기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 25sccm:25sccm=1:1임)이고; RF 스퍼터링법을 이용한다. 본 실시형태에서 산화 실리콘막의 두께는 100㎚이다. 석영(바람직하게는 쿼트) 대신 실리콘 타깃을 사용하여 산화 실리콘막을 형성할 수 있다.
이 경우, 절연층(457)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 절연층(457)이 수소, 수산기 및/또는 수분을 함유하는 것을 방지하기 위해서이다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 절연층(457)에 포함된 불순물의 농도를 줄일 수 있다.
불순물, 예컨대 수소, 물, 수산기 또는 수소화물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 절연층(457)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
절연층(457)은 적층 구조를 가질 수 있고, 예를 들어 질화물 절연층, 예컨대 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 및 상술한 산화물 절연층이 기판(450) 위에 이러한 순서로 적층되어 있는 적층 구조를 이용할 수 있다.
예를 들어, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입하고, 실리콘 타깃을 사용함으로써, 산화 실리콘층과 기판(450) 사이에 질화 실리콘층을 형성한다. 이 경우에도, 산화 실리콘층의 성막 경우처럼 질화 실리콘층의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다.
절연층(457) 위에 도전막을 형성한다. 도전막의 재료로서, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소; 임의의 이러한 원소를 성분으로서 함유하는 합금; 임의의 이러한 원소를 조합하여 함유하는 합금막 등을 제공할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료를 사용할 수 있다. 또한, 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되어 있는 2층 구조, 티타늄막, 알루미늄막 및 티타늄막이 이러한 순서로 적층되어 있는 3층 구조 등을 제공할 수 있다. 대안으로, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 이상의 원소 및 알루미늄(Al)을 함유하는 막, 합금막, 또는 질화물막을 사용할 수 있다. 본 실시형태에서, 스퍼터링법으로 150㎚의 두께를 갖는 티타늄막을 도전막으로서 형성한다. 다음으로, 제1 포토리소그래피 공정으로 도전막 위에 레지스트 마스크를 형성하고, 에칭을 선택적으로 수행하여 소스 전극층 및 드레인 전극층(465a1 및 465a2)을 형성하고, 이어서 레지스트 마스크를 제거한다(도 8a 참조). 단면도에서 절단된 것처럼 도시되어 있는 소스 전극층 및 드레인 전극층(465a1 및 465a2)은 도 7a에 도시한 바와 같은 원환(torus) 형상 부분을 갖는 하나의 막이다. 소스 전극층 및 드레인 전극층(465a1 및 465a2) 각각의 단부는 테이퍼 형상을 갖는 것이 바람직한데, 이는 그 위에 적층하는 게이트 절연층과의 피복성이 개선되기 때문이다.
다음으로, 2㎚ 이상 200㎚ 이하, 예를 들어 5㎚ 이상 30㎚ 이하의 두께를 갖는 산화물 반도체막을 형성한다. 산화물 반도체막의 적절한 두께는 그 재료에 따라 변하고, 따라서 두께는 재료에 따라 적절히 결정할 수 있음을 알아야 한다. 본 실시형태에서, 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다.
산화물 반도체막은 다음과 같이 기판(450) 위에 형성하는데, 기판을 감압 상태의 챔버에 유지하고, 챔버 내의 잔류 수분을 제거하고, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 타깃을 사용한다. 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O), 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막에 포함된 불순물의 농도를 줄일 수 있다. 기판은 산화물 반도체막의 성막 시 가열할 수 있다.
불순물, 예컨대 수소, 물, 수산기 또는 수소화물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 반도체막의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
성막 조건의 예로서 다음과 같은 조건을 이용하는데, 기판의 온도는 실온이고; 기판과 타깃 사이의 거리는 110㎜이고; 압력은 0.4㎩이고; 직류(DC) 전원은 0.5㎾이고; 분위기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 15sccm:30sccm임)이다.
다음으로, 제2 포토리소그래피 공정으로 산화물 반도체막을 섬 형상의 산화물 반도체층(462)으로 가공한다(도 8b 참조). 본 실시형태에서, 인산, 아세트산 및 질산을 혼합함으로써 얻은 용액을 사용하여 습식 에칭법으로 산화물 반도체막을 섬 형상의 산화물 반도체층(462)으로 가공한다.
본 실시형태에서, 산화물 반도체층(462)에 제1 가열 처리를 수행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 기판(450)의 왜곡점이 750℃ 이하인 경우에는 400℃ 이상 기판(450)의 왜곡점 미만이다. 본 실시형태에서, 가열 처리 장치의 한 종류인 전기로에 기판을 배치하고, 질소 분위기에서 450℃로 1시간 동안 산화물 반도체층에 가열 처리를 수행하고, 이어서 대기에 노출하지 않으면서 온도를 실온으로 낮추고, 산화물 반도체층에 물 또는 수소가 침입하는 것을 방지하고, 따라서 산화물 반도체층을 얻는다. 제1 가열 처리를 통해 산화물 반도체층(462)은 탈수화 또는 탈수소화될 수 있다.
가열 처리 장치는 전기로에 한정하지 않고, 저항 발열체 등과 같은 발열체로부터의 열 전도 또는 열 복사를 통해 처리 대상을 가열하는 장치를 구비할 수 있다. 예를 들어, RTA(급속 열 어닐링) 장치, 예컨대 GRTA(가스 급속 열 어닐링) 장치 또는 LRTA(램프 급속 열 어닐링) 장치를 사용할 수 있다. 예를 들어, 제1 가열 처리로서 GRTA를 다음과 같이 수행할 수 있는데, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 반송시키고, 수 분 동안 가열하고, 고온으로 가열한 불활성 가스로부터 반송 및 꺼낸다. GRTA는 단시간 동안 고온 가열 처리를 가능하게 한다.
제1 가열 처리에서, 물, 수소 등은 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤에 함유되지 않는 것이 바람직하다. 가열 처리 장치에 도입하는 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤은 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물의 농도는 1ppm 이하, 더욱 바람직하게는 0.1ppm 이하임)의 순도를 갖는 것이 바람직하다.
또한, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라 산화물 반도체층(462)은 미정질막 또는 다결정막으로 결정화될 수 있다.
산화물 반도체층의 제1 가열 처리는 섬 형상의 산화물 반도체층(462)으로 가공하기 전의 산화물 반도체막에 또한 수행할 수 있다. 이 경우, 제1 가열 처리 후 가열 장치로부터 기판을 꺼내고, 이어서 포토리소그래피 공정을 수행한다.
이상에서는 산화물 반도체층(462)의 형성 직후 산화물 반도체층에 대한 탈수화 및/또는 탈수소화를 위한 가열 처리를 수행하는 예를 기술한다. 그러나 탈수화 및/또는 탈수소화를 위한 가열 처리는 산화물 반도체층의 성막 후 수행한다면 산화물 반도체층 위에 소스 또는 드레인 전극층(465b)을 적층한 후 또는 소스 또는 드레인 전극층(465b) 위에 게이트 절연층(452)을 형성한 후 수행할 수 있다.
다음으로, 절연층(457) 및 산화물 반도체층(462) 위에 도전막을 형성한다. 그 후, 제3 포토리소그래피 공정으로 도전막 위에 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭하여 소스 또는 드레인 전극층(465b) 및 배선층(468)을 형성하고, 이어서 레지스트 마스크를 제거한다(도 8c 참조). 소스 또는 드레인 전극층(465b) 및 배선층(468) 각각은 소스 전극층 또는 드레인 전극층(465a1 및 465a2) 각각의 재료 및 공정과 유사한 재료 및 유사한 공정으로 형성할 수 있다.
본 실시형태에서, 스퍼터링법으로 150㎚ 두께의 티타늄막을 소스 또는 드레인 전극층(465b) 및 배선층(468) 각각으로서 형성한다. 본 실시형태에서, 소스 전극층 또는 드레인 전극층(465a1 및 465a2) 및 소스 또는 드레인 전극층(465b)은 서로 동일한 티타늄막이므로, 소스 또는 드레인 전극층(465b)과 소스 전극층 또는 드레인 전극층(465a1 및 465a2) 간의 에칭 선택비는 제공되지 않을 수 있다. 그러므로 소스 또는 드레인 전극층(465b)을 에칭할 때 소스 전극층 또는 드레인 전극층(465a1 및 465a2)이 에칭되는 것을 방지하기 위하여, 산화물 반도체층(462)으로 덮지 않은 소스 또는 드레인 전극층(465a2) 위에 배선층(468)을 제공한다. 에칭 시 높은 선택비를 갖는 상이한 재료를 사용하여 소스 전극층 또는 드레인 전극층(465a1 및 465a2) 및 소스 또는 드레인 전극층(465b)을 형성하는 경우, 에칭 시 소스 또는 드레인 전극층(465a2)을 보호하는 배선층(468)은 반드시 제공할 필요는 없다.
산화물 반도체층(462)은 도전막의 에칭에 의해 부분적으로 에칭될 수 있다. 산화물 반도체층(462)을 필요 이상으로 제거하지 않도록 재료 및 에칭 조건을 적절히 조절한다.
본 실시형태에서, Ti막을 도전막으로서 사용하고, In-Ga-Zn-O계 산화물 반도체를 산화물 반도체층(462)으로서 사용하므로, 에천트로서 암모늄 수산화물/과산화수소 혼합물(31 중량% 과산화수소수:28 중량% 암모니아수:물=5:2:2)을 사용한다.
제3 포토리소그래피 공정에서, 몇몇 경우 산화물 반도체층(462)의 일부를 에칭하여 그루브(오목부)를 갖는 산화물 반도체층을 형성할 수 있다. 소스 또는 드레인 전극층(465b) 및 배선층(468)을 형성하기 위하여 사용한 레지스트 마스크는 잉크제트법으로 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
다음으로, 절연층(457), 산화물 반도체층(462), 소스 전극층 또는 드레인 전극층(465a1 및 465a2), 및 소스 또는 드레인 전극층(465b) 위에 게이트 절연층(452)을 형성한다.
게이트 절연층(452)은 플라즈마 CVD법, 스퍼터링법 등에 의한 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 게이트 절연층(452)이 수소를 함유하는 것을 가능한 한 방지하기 위하여, 스퍼터링법으로 게이트 절연층(452)을 형성하는 것이 바람직하다. 스퍼터링법으로 산화 실리콘막을 형성하는 경우, 타깃으로서 실리콘 타깃 또는 석영 타깃을 사용하고, 스퍼터링 가스로서 산소 또는 산소와 아르곤의 혼합 가스를 사용한다.
게이트 절연층(452)은 소스 전극층 또는 드레인 전극층(465a1 및 465a2) 및 소스 또는 드레인 전극층(465b) 위에 산화 실리콘층 및 질화 실리콘층이 이러한 순서로 적층되어 있는 구조를 가질 수 있다. 본 실시형태에서, 100㎚ 두께의 산화 실리콘막은 다음과 같이 형성하는데, 압력은 0.4㎩이고; 고주파 전력은 1.5㎾이고; 분위기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 25sccm:25sccm=1:1임)이고; RF 스퍼터링법을 이용한다.
다음으로, 제4 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 에칭을 선택적으로 수행하여 게이트 절연층(452)의 일부를 제거하여, 배선층(438)에 도달하는 개구(423)를 형성한다(도 8d 참조). 도시하지 않지만, 개구(423)를 형성할 때 소스 또는 드레인 전극층(465b)에 도달하는 개구를 형성할 수 있다. 본 실시형태에서, 소스 또는 드레인 전극층(465b)에 도달하는 개구는 층간 절연층을 적층한 후 형성하고, 전기적 접속을 위한 배선층을 개구에 형성한다.
다음으로, 게이트 절연층(452) 및 개구(423) 위에 도전막을 형성한다. 그 후, 제5 포토리소그래피 공정을 수행하여 게이트 전극층(461)(461a 및 461b) 및 배선층(464)을 형성한다. 레지스트 마스크는 잉크제트법으로 형성할 수 있음을 알아야 한다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
게이트 전극층(461)(461a 및 461b) 및 배선층(464) 각각은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 또는 임의의 이러한 재료를 주성분으로서 함유하는 합금 재료를 사용하여 단층 또는 적층 구조를 갖도록 형성할 수 있다.
본 실시형태에서, 스퍼터링법으로 150㎚ 두께의 티타늄막을 게이트 전극층(461)(461a 및 461b) 및 배선층(464) 각각으로서 형성한다. 도 8e에서 게이트 전극층(461)(461a 및 461b)은 분리된 것처럼 도시하고 있지만, 도 7a에 도시한 바와 같이 소스 전극층 또는 드레인 전극층(465a1 및 465a2) 및 소스 또는 드레인 전극층(465b)에 의해 형성된 원환(torus) 형상의 공극과 겹치도록 게이트 전극층(461)(461a 및 461b)을 형성한다.
다음으로, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하의 온도, 예를 들어 250℃ 이상 350℃ 이하의 온도)를 수행한다. 본 실시형태에서, 제2 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 제2 가열 처리는 박막 트랜지스터(460) 위에 보호 절연층 또는 평탄화 절연층을 형성한 후 수행할 수 있다.
또한, 가열 처리는 공기 분위기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 이러한 가열 처리는 산화물 절연층의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다.
상술한 공정을 통해, 수소, 수분, 수소화물, 및 수산화물의 농도가 감소한 산화물 반도체층(462)을 포함하는 박막 트랜지스터(460)를 형성할 수 있다(도 8e 참조). 박막 트랜지스터(460)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에 사용하는 박막 트랜지스터로서 사용할 수 있다.
박막 트랜지스터(460) 위에 보호 절연층 또는 평탄화를 위한 평탄화 절연층을 제공할 수 있다. 도시하지 않지만, 게이트 절연층(452) 및 보호 절연층 및/또는 평탄화 절연층에 소스 또는 드레인 전극층(465b)에 도달하는 개구를 형성하고, 소스 또는 드레인 전극층(465b)에 전기적으로 접속하는 배선층을 개구에 형성한다.
상술한 바와 같이 산화물 반도체막의 성막 시 반응 분위기 내의 잔류 수분을 제거함으로써, 산화물 반도체막의 수소 및 수소화물의 농도를 줄일 수 있다. 따라서, 산화물 반도체막을 안정화할 수 있다.
이러한 방식으로, 산화물 반도체층을 사용하는 박막 트랜지스터를 포함하는 액정 표시 장치의 표시부에 포함된 복수의 화소에서 누설 전류를 억제할 수 있다. 따라서, 축적 커패시터에 전압을 유지하기 위한 기간을 증가시킬 수 있고, 액정 표시 장치에 정지 화상 등을 표시하는 경우 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 줄일 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 수 있다. 본 실시형태에서, 채널의 형상은 원형이고, 소스 전극층 및 드레인 전극층은 상이한 층을 사용하여 형성하고, 이로 인해 채널 길이를 줄일 수 있고, 채널 폭을 넓힐 수 있다. 이러한 방식으로, 큰 채널 폭을 갖는 박막 트랜지스터를 비교적 좁은 면적에서도 형성할 수 있고, 이는 큰 전류에 대한 스위칭을 가능하게 한다. 또한, 채널 폭은 크지만, 산화물 반도체가 매우 정제되어 있으므로 오프-상태 전류가 매우 작다.
실시형태 3은 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태의 박막 트랜지스터는 도 9a 및 9b를 이용하여 기술한다. 실시형태 4에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 기술한다. 실시형태 2와 동일한 부분 및 유사한 기능을 갖는 부분 및 공정에는 실시형태 2를 적용할 수 있고, 그 기재는 반복하지 않음을 알아야 한다. 또한, 동일한 부분에 대한 구체적인 기재는 생략한다. 본 실시형태에서 기술하는 박막 트랜지스터(425 및 426) 각각은 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
도 9a 및 9b는 박막 트랜지스터의 단면 구조의 예를 나타낸다. 도 9a 및 9b에 도시한 박막 트랜지스터(425 및 426) 각각은 도전층과 게이트 전극층 사이에 산화물 반도체층이 개재되어 있는 구조를 갖는 박막 트랜지스터의 한 종류이다.
도 9a 및 9b에서, 실리콘 기판(420)을 사용하고, 실리콘 기판(420) 위에 제공된 절연층(422) 위에 박막 트랜지스터(425 및 426)를 각각 제공한다.
도 9a에서, 도전층(427)은 실리콘 기판(420) 위에 제공된 절연층(422)과 절연층(407) 사이에서 적어도 산화물 반도체층(412)과 완전히 겹치도록 제공되어 있다.
도 9b는 절연층(422)과 절연층(407) 사이의 도전층이 에칭으로 가공되어 도전층(424)이 되고, 산화물 반도체층(412)의 채널 영역을 포함하는 적어도 일부와 겹치는 예이다.
도전층(427 및 424) 각각은 나중에 수행하는 가열 처리의 온도를 견디는 금속 재료로 형성한다. 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 원소, 임의의 상술한 원소를 성분으로서 함유하는 합금, 임의의 상술한 원소의 조합을 포함하는 합금막, 임의의 상술한 원소를 성분으로서 함유하는 질화물 등을 사용할 수 있다. 단층 구조 또는 적층 구조를 이용할 수 있고, 예를 들어 텅스텐층의 단층, 질화 텅스텐층과 텅스텐층의 적층 구조 등을 이용할 수 있다.
도전층(427 및 424) 각각의 전위는 박막 트랜지스터(425 및 426) 각각의 게이트 전극층(411)의 전위와 동일하거나 상이할 수 있고, 도전층(427 및 424) 각각은 제2 게이트 전극층으로서 기능할 수 있다. 도전층(427 및 424) 각각의 전위는 GND 또는 0V와 같은 고정 전위일 수 있다.
박막 트랜지스터(425 및 426)의 전기적 특성은 각각 도전층(427 및 424)에 의해 제어될 수 있다.
실시형태 4는 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
실시형태 5에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 예를 기술한다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터를 제조하기 위한 방법의 한 실시형태는 도 10a 내지 10e를 이용하여 기술한다.
도 10a 내지 10e는 박막 트랜지스터의 단면 구조의 예를 나타낸다. 도 10a 내지 10e에 도시한 박막 트랜지스터(390)는 역 스태거형 박막 트랜지스터로도 칭하는 보텀-게이트 구조의 한 종류이다.
박막 트랜지스터(390)는 싱글-게이트 박막 트랜지스터를 사용하여 기술하지만, 필요에 따라 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터를 형성할 수 있다.
이하에서, 기판(394) 위에 박막 트랜지스터(390)를 제조하기 위한 공정은 도 10a 내지 10e를 이용하여 기술한다.
우선, 절연 표면을 갖는 기판(394) 위에 도전막을 형성하고, 이어서 제1 포토리소그래피 공정을 수행하여 게이트 전극층(391)을 형성한다. 게이트 전극층의 단부는 테이퍼 형상을 갖는 것이 바람직한데, 이는 그 위에 적층하는 게이트 절연층과의 피복성이 개선되기 때문이다. 레지스트 마스크는 잉크제트법으로 형성할 수 있음을 알아야 한다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
절연 표면을 갖는 기판(394)으로서 사용할 수 있는 기판에 대한 특별한 제한은 없지만, 기판(394)은 적어도 나중에 수행하는 가열 처리를 충분히 견디는 높은 내열성을 갖는 것이 필요하다.
예를 들어, 유리 기판을 기판(394)으로서 사용하는 경우, 나중에 수행하는 가열 처리의 온도가 높다면, 왜곡점이 730℃ 이상인 유리 기판을 사용하는 것이 바람직하다. 유리 기판으로서, 예를 들어 유리 재료, 예컨대 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리를 사용한다. 산화붕소보다 많은 양의 산화바륨(BaO)을 함유함으로써, 유리 기판은 내열성이 되고 더욱 실용적이 됨을 알아야 한다. 그러므로 B2O3보다 많은 BaO를 함유하는 유리 기판을 사용하는 것이 바람직하다.
유리 기판 대신 절연체로 형성한 기판, 예컨대 세라믹 기판, 석영 유리 기판, 또는 사파이어 기판을 기판(394)으로서 사용할 수 있음을 알아야 한다. 대안으로, 결정화 유리 기판 등을 사용할 수 있다. 또한, 플라스틱 기판 등을 적절히 사용할 수 있다.
기초막으로서 기능하는 절연막은 기판(394)과 게이트 전극층(391) 사이에 제공할 수 있다. 기초막은 기판(394)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
게이트 전극층(391)은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 또는 임의의 이러한 재료를 주성분으로서 함유하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
예를 들어, 게이트 전극층(391)의 2층 구조로서, 알루미늄층 및 그 위에 적층된 몰리브덴층의 2층 구조, 구리층 및 그 위에 적층된 몰리브덴층의 2층 구조, 구리층 및 그 위에 적층된 질화 티타늄층 또는 질화 탄탈층의 2층 구조, 질화 티타늄층 및 몰리브덴층의 2층 구조, 및 질화 텅스텐층 및 텅스텐층의 2층 구조 중 임의의 2층 구조가 바람직하다. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금의 층, 및 질화 티타늄층 또는 티타늄층의 적층체가 바람직하다. 게이트 전극층은 투광성 도전막을 사용하여 형성할 수 있다. 투광성 도전막의 재료의 예로서, 투광성 도전성 산화물 등을 제공할 수 있다.
다음으로, 게이트 전극층(391) 위에 게이트 절연층(397)을 형성한다.
게이트 절연층(397)은 플라즈마 CVD법, 스퍼터링법 등에 의한 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 게이트 절연층(397)이 수소를 함유하는 것을 가능한 한 방지하기 위하여, 스퍼터링법으로 게이트 절연층(397)을 형성하는 것이 바람직하다. 스퍼터링법으로 산화 실리콘막을 형성하는 경우, 타깃으로서 실리콘 타깃 또는 석영 타깃을 사용하고, 스퍼터링 가스로서 산소 또는 산소와 아르곤의 혼합 가스를 사용한다.
게이트 절연층(397)은 게이트 전극층(391) 위에 질화 실리콘층 및 산화 실리콘층이 이러한 순서로 적층되어 있는 구조를 가질 수 있다. 예를 들어, 스퍼터링법으로 50㎚ 이상 200㎚ 이하의 두께를 갖는 질화 실리콘층(SiNy(y＞0))을 제1 게이트 절연층으로서 형성하고, 이어서 5㎚ 이상 300㎚ 이하의 두께를 갖는 산화 실리콘층(SiOx(x＞0))을 제1 게이트 절연층 위의 제2 게이트 절연층으로서 적층하는 방식으로, 100㎚ 두께의 게이트 절연층을 형성한다.
게이트 절연층(397) 및 산화물 반도체막(393)에서 산화물 반도체막이 수소, 수산기 및 수분을 가능한 한 함유하지 않기 위하여, 막 형성 전에 스퍼터링 장치의 예비가열 챔버에서 게이트 전극층(391)을 구비한 기판(394) 또는 게이트 전극층(391) 및 게이트 절연층(397)을 구비한 기판(394)을 예비가열하여, 기판(394)에 흡착된 수소 또는 수분과 같은 불순물을 제거하고, 배기를 수행하는 것이 바람직하다. 예비가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 예비가열 챔버에 제공된 배기 유닛은 크라이오펌프가 바람직하다. 이러한 예비가열 공정은 반드시 수행할 필요는 없다. 이러한 예비가열 공정은 산화물 절연층(396)을 형성하기 전에 도 10c에 도시한 소스 전극층(395a) 및 드레인 전극층(395b)을 구비한 기판(394)에 대하여 유사한 방식으로 수행할 수 있다.
다음으로, 게이트 절연층(397) 위에 스퍼터링법으로 산화물 반도체막(393)을 2㎚ 이상 200㎚ 이하, 바람직하게는 5㎚ 이상 30㎚ 이하의 두께로 형성한다(도 10a 참조).
스퍼터링법으로 산화물 반도체막(393)을 형성하기 전에, 아르곤 가스를 도입하고 플라즈마를 발생시키는 역 스퍼터링을 수행하여, 게이트 절연층(397)의 표면에 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링은 타깃 측에 전압을 인가하지 않으면서 아르곤 분위기에서 RF 전원을 사용하여 기판 측에 전압을 인가하여 표면을 개질하는 방법을 의미한다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다.
산화물 반도체막(393)은 In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막을 사용하여 형성한다. 본 실시형태에서, 산화물 반도체막(393)은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다. 구체적으로, In2O3:Ga2O3:ZnO=1:1:1[몰%](즉, In:Ga:Zn=1:1:0.5[원자%])의 조성비를 갖는 타깃을 사용한다. 대안으로, In:Ga:Zn=1:1:1[원자%] 또는 In:Ga:Zn=1:1:2[원자%]의 조성비를 갖는 타깃을 사용할 수 있다. 본 실시형태에서, 산화물 반도체 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 높은 충전율을 갖는 산화물 반도체 타깃을 사용하여 성막한 산화물 반도체막은 높은 밀도를 갖는다. 산화물 반도체막(393)의 스퍼터링 시 분위기는 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(전형적으로 아르곤)와 산소의 혼합 분위기일 수 있다. 타깃은 SiO2를 2 중량% 이상 10 중량% 이하로 함유할 수 있다.
산화물 반도체막(393)은 다음과 같이 기판(394) 위에 형성하는데, 기판을 감압 상태의 챔버에 유지하고, 기판을 실온 또는 400℃ 미만의 온도로 가열하고; 챔버 내의 잔류 수분을 제거하고; 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상술한 타깃을 사용한다. 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O), 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막에 포함된 불순물의 농도를 줄일 수 있다. 챔버에 남아있는 수분은 스퍼터링 성막 시 크라이오펌프로 제거하고, 산화물 반도체막(393)의 성막 시 기판 온도는 실온 이상 400℃ 미만의 온도를 가질 수 있다.
성막 조건의 예로서 다음과 같은 조건을 이용하는데, 기판과 타깃 사이의 거리는 100㎜이고; 압력은 0.6㎩이고; 직류(DC) 전원은 0.5㎾이고; 분위기는 산소(산소의 유량 비는 100%임)이다. 성막 시 발생한 분말 물질(파티클 또는 분진으로도 칭함)을 줄일 수 있고, 막 두께를 균일하게 할 수 있기 때문에, 펄스형 직류(DC) 전원을 사용하는 것이 바람직하다.
스퍼터링법의 예는 고주파 전원을 스퍼터링 전원으로서 사용하는 RF 스퍼터링법, DC 전원을 사용하는 DC 스퍼터링법, 및 바이어스를 펄스 방식으로 인가하는 펄스형 DC 스퍼터링법을 포함한다. RF 스퍼터링법은 절연막을 형성하는 경우 주로 이용하고, DC 스퍼터링법은 금속막을 형성하는 경우 주로 이용한다.
서로 상이한 재료로 형성하는 복수의 타깃을 세팅할 수 있는 멀티-타깃 스퍼터링 장치를 사용할 수 있다. 멀티-타깃 스퍼터링 장치로, 동일한 챔버에서 상이한 재료의 막들을 적층하여 형성할 수 있거나, 동일한 챔버에서 방전으로 복수의 종류의 재료를 동시에 성막할 수 있다.
대안으로, 챔버 내부에 자석 시스템을 구비하고 마그네트론 스퍼터링법을 위하여 사용하는 스퍼터링 장치, 또는 글로 방전을 이용하지 않으면서 마이크로파를 이용하여 발생한 플라즈마를 사용하는 ECR 스퍼터링법을 위하여 사용하는 스퍼터링 장치를 사용할 수 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분이 서로 화학적으로 반응하여 그들의 화합물 박막을 형성하는 반응성 스퍼터링법, 또는 성막 중에 전압을 기판에도 인가하는 바이어스 스퍼터링법을 이용할 수 있다.
다음으로, 제2 포토리소그래피 공정으로 산화물 반도체막을 섬 형상의 산화물 반도체층(399)으로 가공한다(도 10b 참조). 섬 형상의 산화물 반도체층(399)을 형성하기 위한 레지스트 마스크는 잉크제트법을 이용하여 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
게이트 절연층(397)에 컨택트 홀(contact hole)을 형성하는 경우, 그 공정은 산화물 반도체층(399)의 형성 시 수행할 수 있다.
산화물 반도체막(393)의 에칭을 위하여, 습식 에칭 및 건식 에칭 중 어느 하나 또는 둘 다를 이용할 수 있다.
건식 에칭을 위한 에칭 가스로서, 바람직하게는 염소를 함유하는 가스(염소계 가스, 예컨대 염소(Cl2), 붕소 클로라이드(BCl3), 실리콘 클로라이드(SiCl4), 또는 탄소 테트라클로라이드(CCl4))를 사용한다.
대안으로, 불소를 함유하는 가스(불소계 가스, 예컨대 탄소 테트라플루오라이드(CF4), 황 플루오라이드(SF6), 질소 플루오라이드(NF3), 또는 트리플루오로메탄(CHF3)); 수소 브로마이드(HBr); 산소(O2); 이러한 가스에 헬륨(He) 또는 아르곤(Ar)과 같은 희가스를 첨가한 임의의 가스 등을 사용할 수 있다.
건식 에칭법으로서, 평행 평판형 RIE(반응성 이온 에칭)법 또는 ICP(유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 층을 원하는 형상으로 에칭하기 위하여, 에칭 조건(코일 형상 전극에 인가되는 전력량, 기판 측 전극에 인가되는 전력량, 기판 측 전극의 온도 등)은 적절히 조절한다.
습식 에칭을 위하여 사용한 에천트로서, 인산, 아세트산 및 질산의 혼합 용액, 암모늄 수산화물/과산화수소 혼합물(31 중량% 과산화수소수:28 중량% 암모니아수:물=5:2:2) 등을 사용할 수 있다. ITO07N(KANTO CHEMICAL CO., INC. 제조)을 사용할 수 있다.
습식 에칭 후, 에천트는 에칭된 재료와 함께 세정을 통해 제거한다. 제거된 재료를 함유하는 에천트의 폐수는 정제할 수 있고, 폐수에 함유된 재료는 재사용할 수 있다. 에칭 후의 폐수로부터 산화물 반도체에 포함된 인듐과 같은 재료를 수집 및 재사용함으로써 자원을 효과적으로 사용할 수 있고 비용을 줄일 수 있다.
재료에 따라 에칭 조건(예컨대 에천트, 에칭 시간, 또는 온도)을 적절히 조절하여 재료를 원하는 형상으로 에칭할 수 있다.
이 경우, 후속 공정으로 도전막을 형성하기 전에 역 스퍼터링을 수행하여 산화물 반도체층(399) 및 게이트 절연층(397)의 표면으로부터 레지스트 잔류물 등을 제거하는 것이 바람직함을 알아야 한다.
다음으로, 게이트 절연층(397) 및 산화물 반도체층(399) 위에 도전막을 형성한다. 도전막은 스퍼터링법 또는 진공 증착법으로 형성할 수 있다. 도전막의 재료로서, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소; 임의의 이러한 원소를 성분으로서 함유하는 합금; 임의의 이러한 원소를 조합하여 함유하는 합금막 등을 제공할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료를 사용할 수 있다. 또한, 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되어 있는 2층 구조, 티타늄막, 알루미늄막 및 티타늄막이 이러한 순서로 적층되어 있는 3층 구조 등을 제공할 수 있다. 대안으로, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 이상의 원소 및 알루미늄(Al)을 함유하는 막, 합금막, 또는 질화물막을 사용할 수 있다.
다음으로, 제3 포토리소그래피 공정으로 도전막 위에 레지스트 마스크를 형성한다. 그 후, 선택적으로 에칭하여 소스 전극층 및 드레인 전극층(395a 및 395b)을 형성하고, 이어서 레지스트 마스크를 제거한다(도 10c 참조).
제3 포토리소그래피 공정에서 레지스트 마스크의 형성 시 노광은 극자외선 광, KrF 레이저 광, 또는 ArF 레이저 광을 이용하여 수행할 수 있다. 형성되는 박막 트랜지스터의 채널 길이 L은 산화물 반도체층(399) 위에서 서로 인접해 있는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 피치에 의해 결정된다. 25㎚ 미만의 채널 길이(L)를 위하여 노광을 수행하는 경우, 제3 포토리소그래피 공정에서 레지스트 마스크의 형성 시 노광은 수 나노미터 내지 수십 나노미터의 매우 짧은 파장을 갖는 초극자외선 광을 이용하여 수행한다. 초극자외선 광에 의한 노광 시 분해능은 높고 초점 깊이는 크다. 따라서, 박막 트랜지스터의 채널 길이(L)는 10㎚ 이상 1000㎚ 이하로 할 수 있고, 회로의 동작 속도를 높일 수 있고, 매우 작은 오프-상태 전류에 의한 낮은 전력 소비를 달성할 수 있다.
산화물 반도체층(399)은 도전막의 에칭에 의해 부분적으로 에칭될 수 있다. 도전막의 에칭 시 산화물 반도체층(399)을 제거하지 않도록 재료 및 에칭 조건을 적절히 조절한다.
본 실시형태에서, Ti막을 도전막으로서 사용하고, In-Ga-Zn-O계 산화물 반도체를 산화물 반도체층(399)으로서 사용하므로, 에천트로서 암모늄 수산화물/과산화수소 혼합물(암모니아, 물, 및 과산화수소수의 혼합물)을 사용한다.
제3 포토리소그래피 공정에서, 몇몇 경우 산화물 반도체층(399)의 일부를 에칭하여 그루브(오목부)를 갖는 산화물 반도체층을 형성할 수 있다. 소스 전극층 및 드레인 전극층(395a 및 395b)을 형성하기 위하여 사용한 레지스트 마스크는 잉크제트법으로 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
포토리소그래피 공정에서의 포토마스크의 수 및 공정의 수를 줄이기 위하여, 광이 복수의 세기를 갖도록 투과되는 노광 마스크인 멀티-톤 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 에칭을 수행할 수 있다. 멀티-톤 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖고, 에칭을 수행함으로써 형상을 더욱 변화시킬 수 있으므로, 레지스트 마스크는 상이한 패턴을 제공하는 복수의 에칭 공정에 사용할 수 있다. 그러므로 멀티-톤 마스크를 사용함으로써 적어도 두 종류의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 수를 줄일 수 있고, 대응하는 포토리소그래피 공정의 수도 줄일 수 있어, 제조 공정의 간소화를 실현할 수 있다.
레지스트 마스크의 제거 후, N2O, N2, 또는 Ar과 같은 가스를 사용하는 플라즈마 처리를 수행하여 노출되어 있는 산화물 반도체층(399)의 표면에 흡착된 물 등을 제거할 수 있다. 플라즈마 처리는 산소와 아르곤의 혼합 가스를 사용하여 수행할 수 있다.
다음으로, 산화물 반도체층의 일부와 접하는 보호 절연막으로서 기능하는 산화물 절연층인 산화물 절연층(396)을 형성한다(도 10d 참조). 플라즈마 처리를 수행하는 경우, 플라즈마 처리 후 산화물 반도체층(399)을 대기에 노출하지 않으면서 연속적으로 산화물 절연층(396)을 형성할 수 있다. 본 실시형태에서, 산화물 반도체층(399)이 소스 전극층(395a)과 겹치지 않고 드레인 전극층(395b)과도 겹치지 않는 영역에서 산화물 반도체층(399)은 산화물 절연층(396)과 접한다.
본 실시형태에서, 산화물 절연층(396)으로서, 결함(defect)을 포함하는 산화 실리콘층을 다음과 같이 형성하는데, 섬 형상의 산화물 반도체층(399), 소스 전극층(395a), 및 드레인 전극층(395b)이 그 위에 형성되어 있는 기판(394)을 실온 내지 100℃ 미만의 온도로 가열하고; 수소 및 수분이 제거된 고순도 산소를 함유하는 스퍼터링 가스를 도입하고; 실리콘 반도체 타깃을 사용한다.
예를 들어, 본 실시형태에서 다음과 같이 산화 실리콘막을 형성하는데, 붕소로 도핑하고, 6N의 순도를 갖는 실리콘 타깃(0.01Ωㆍ㎝의 저항률을 가짐)을 사용하고; 타깃과 기판 사이의 거리(T-S 거리)는 89㎜이고; 압력은 0.4㎩이고; 직류(DC) 전원은 6㎾이고; 분위기는 산소(산소의 유량 비는 100%임)이고; 펄스형 DC 스퍼터링법을 이용한다. 본 실시형태에서 산화 실리콘막의 두께는 300㎚이다. 실리콘 타깃 대신 석영(바람직하게는 쿼트)을 사용하여 산화 실리콘막을 형성할 수 있다.
이 경우, 산화물 절연층(396)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체층(399) 및 산화물 절연층(396)이 수소, 수산기 및/또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 절연층(396)에 포함된 불순물의 농도를 줄일 수 있다.
산화물 절연층(396)으로서, 산화 실리콘층 대신 산화 질화 실리콘층, 산화 알루미늄층, 산화 질화 알루미늄층 등을 사용할 수 있다.
또한, 산화물 절연층(396)의 형성 후 산화물 절연층(396)이 산화물 반도체층(399)과 접해 있는 상태에서 100℃ 내지 400℃로 가열 처리를 수행할 수 있다. 본 실시형태의 산화물 절연층(396)은 많은 결함을 포함하므로, 이러한 가열 처리를 통해 산화물 반도체층(399)에 포함된 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 산화물 절연층(396)에 확산시켜, 산화물 반도체층(399)에 포함된 불순물을 더욱 감소시킨다.
상술한 공정을 통해, 수소, 수분, 수산기 및/또는 수소화물의 농도가 감소한 산화물 반도체층(392)을 포함하는 박막 트랜지스터(390)를 형성할 수 있다(도 10e 참조).
상술한 바와 같이 산화물 반도체막의 성막 시 반응 분위기 내의 잔류 수분을 제거함으로써, 산화물 반도체막의 수소 및 수소화물의 농도를 줄일 수 있다. 따라서, 산화물 반도체막을 안정화할 수 있다.
산화물 절연층 위에 보호 절연층을 제공할 수 있다. 본 실시형태에서, 보호 절연층(398)은 산화물 절연층(396) 위에 형성한다. 보호 절연층(398)으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 사용할 수 있다. 본 실시형태에서, 보호 절연층(398)은 질화 실리콘막을 사용하여 형성한다.
보호 절연층(398)으로서, 그 위에 산화물 절연층(396)을 포함하는 층들이 형성되어 있는 기판(394)을 100℃ 내지 400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입하고, 실리콘 반도체 타깃을 사용함으로써 질화 실리콘막을 형성한다. 이 경우에도, 산화물 절연층(396)의 경우처럼 보호 절연층(398)의 형성 시 처리 챔버로부터 잔류 수분을 제거하는 것이 바람직하다.
보호 절연층(398)을 형성하는 경우, 보호 절연층(398)의 형성 시 기판(394)을 100℃ 내지 400℃의 온도로 가열함으로써, 산화물 반도체층에 포함된 수소 및/또는 수분을 산화물 절연층으로 확산시킬 수 있다. 이 경우, 산화물 절연층(396)의 형성 후 가열 처리는 반드시 수행할 필요는 없다.
산화 실리콘층을 산화물 절연층(396)으로서 형성하고, 질화 실리콘층을 보호 절연층(398)으로서 적층하는 경우, 산화 실리콘층 및 질화 실리콘층은 공통 실리콘 타깃을 사용하여 동일한 챔버에서 형성할 수 있다. 우선, 산소를 함유하는 스퍼터링 가스를 도입하고, 챔버 내에 장착된 실리콘 타깃을 사용하여 산화 실리콘층을 형성하고; 이어서 스퍼터링 가스를 질소를 함유하는 스퍼터링 가스로 바꾸고, 동일한 실리콘 타깃을 사용하여 질화 실리콘층을 형성한다. 산화 실리콘층 및 질화 실리콘층을 대기에 노출하지 않으면서 연속적으로 형성할 수 있으므로, 수소 또는 수분과 같은 불순물이 산화 실리콘층의 표면에 흡착되는 것을 방지할 수 있다. 이 경우, 산화물 절연층(396)으로서 산화 실리콘층을 형성하고, 보호 절연층(398)으로서 질화 실리콘층을 적층한 후, 산화물 반도체층에 포함된 수소 또는 수분을 산화물 절연층에 확산시키기 위한 가열 처리(100℃ 내지 400℃의 온도)를 수행할 수 있다.
보호 절연층의 형성 후, 가열 처리는 대기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 또한, 이러한 가열 처리는 산화물 절연막의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다. 이러한 가열 처리로, 노멀리-오프(normally-off) 박막 트랜지스터(n채널 트랜지스터의 경우 임계 전압은 플러스임)를 얻을 수 있다. 그러므로 액정 표시 장치의 신뢰성을 개선할 수 있다.
또한, 게이트 절연층 위에 채널 형성 영역이 형성되는 산화물 반도체층의 형성 시 반응 분위기 내의 잔류 수분을 제거함으로써, 산화물 반도체층의 수소 및 수소화물의 농도를 줄일 수 있다.
상술한 공정은 액정 표시 패널, 전계발광 표시 패널, 전자 잉크를 사용하는 표시 장치 등의 백플레인(backplane)(그 위에 박막 트랜지스터가 형성되어 있는 기판)의 제조에 이용할 수 있다. 상술한 공정은 400℃ 이하의 온도에서 수행하므로, 1미터 이상의 변 및 1밀리미터 이하의 두께를 갖는 유리 기판을 사용하는 제조 공정에 적용할 수 있다. 또한, 전체 공정은 400℃ 이하의 처리 온도에서 수행할 수 있으므로, 너무 많은 에너지를 소비하지 않으면서 표시 패널을 제조할 수 있다.
상술한 바와 같이 제조한 산화물 반도체층을 사용하는 박막 트랜지스터에서 오프-상태 전류를 감소시킬 수 있다. 그러므로 박막 트랜지스터를 액정 표시 장치의 표시부의 복수의 화소 각각에 사용함으로써, 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있고, 액정 표시 장치에 정지 화상 등을 표시할 때의 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 낮출 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 할 수 있다.
실시형태 5는 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터를 제조하기 위한 방법의 한 실시형태는 도 11a 내지 11e를 이용하여 기술한다.
실시형태 6에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 또 다른 예를 기술한다. 본 실시형태에서 기술한 박막 트랜지스터(310)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
도 11a 내지 11e는 박막 트랜지스터의 단면 구조의 예를 나타낸다. 도 11a 내지 11e에 도시한 박막 트랜지스터(310)는 역 스태거형 박막 트랜지스터로도 칭하는 보텀-게이트 구조의 한 종류이다.
박막 트랜지스터(310)는 싱글-게이트 박막 트랜지스터를 사용하여 기술하지만, 필요에 따라 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터를 형성할 수 있다.
이하에서, 기판(300) 위에 박막 트랜지스터(310)를 제조하기 위한 공정은 도 11a 내지 11e를 이용하여 기술한다.
우선, 절연 표면을 갖는 기판(300) 위에 도전막을 형성하고, 이어서 제1 포토리소그래피 공정을 수행하여 게이트 전극층(311)을 형성한다. 레지스트 마스크는 잉크제트법으로 형성할 수 있음을 알아야 한다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
절연 표면을 갖는 기판(300)으로서 사용할 수 있는 기판에 대한 특별한 제한은 없지만, 기판(300)은 적어도 나중에 수행하는 가열 처리를 충분히 견디는 높은 내열성을 갖는 것이 필요하다.
예를 들어, 유리 기판을 기판(300)으로서 사용하는 경우, 나중에 수행하는 가열 처리의 온도가 높다면, 왜곡점이 730℃ 이상인 유리 기판을 사용하는 것이 바람직하다. 유리 기판으로서, 예를 들어 유리 재료, 예컨대 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리를 사용한다. 산화붕소보다 많은 양의 산화바륨(BaO)을 함유함으로써, 유리 기판은 내열성이 되고 더욱 실용적이 됨을 알아야 한다. 그러므로 B2O3보다 많은 BaO를 함유하는 유리 기판을 사용하는 것이 바람직하다.
유리 기판 대신 절연체로 형성한 기판, 예컨대 세라믹 기판, 석영 유리 기판, 또는 사파이어 기판을 기판(300)으로서 사용할 수 있음을 알아야 한다. 대안으로, 결정화 유리 기판 등을 사용할 수 있다.
기초막으로서 기능하는 절연막은 기판(300)과 게이트 전극층(311) 사이에 제공할 수 있다. 기초막은 기판(300)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
게이트 전극층(311)은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 또는 임의의 이러한 재료를 주성분으로서 함유하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
예를 들어, 게이트 전극층(311)의 2층 구조로서, 알루미늄층 및 그 위에 적층된 몰리브덴층의 2층 구조, 구리층 및 그 위에 적층된 몰리브덴층의 2층 구조, 구리층 및 그 위에 적층된 질화 티타늄층 또는 질화 탄탈층의 2층 구조, 질화 티타늄층 및 몰리브덴층의 2층 구조, 및 질화 텅스텐층 및 텅스텐층의 2층 구조 중 임의의 2층 구조가 바람직하다. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금의 층, 및 질화 티타늄층 또는 티타늄층의 적층체가 바람직하다.
다음으로, 게이트 전극층(311) 위에 게이트 절연층(302)을 형성한다.
게이트 절연층(302)은 플라즈마 CVD법, 스퍼터링법 등에 의한 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 단층 또는 이들의 적층된 층들을 갖도록 형성할 수 있다. 예를 들어, 산화 질화 실리콘층은 SiH4, 산소, 및 질소를 성막 가스로서 사용하여 플라즈마 CVD법으로 형성할 수 있다. 본 실시형태에서, 게이트 절연층(302)의 두께는 100㎚ 이상 500㎚ 이하이다. 적층 구조의 경우, 제1 게이트 절연층은 50㎚ 이상 200㎚ 이하의 두께를 갖고, 제1 게이트 절연층 위에 5㎚ 이상 300㎚ 이하의 두께를 갖는 제2 게이트 절연층을 적층한다.
본 실시형태에서, 플라즈마 CVD법으로 100㎚ 이하의 두께를 갖는 산화 질화 실리콘층을 게이트 절연층(302)으로서 형성한다.
다음으로, 게이트 절연층(302) 위에 스퍼터링법으로 산화물 반도체막(330)을 2㎚ 이상 200㎚ 이하, 바람직하게는 5㎚ 이상 30㎚ 이하의 두께로 형성한다. 적절한 두께는 산화물 반도체 재료에 따라 상이하고, 두께는 재료에 따라 적절히 설정할 수 있음을 알아야 한다. 이러한 단계의 단면도는 도 11a이다.
스퍼터링법으로 산화물 반도체막(330)을 형성하기 전에, 아르곤 가스를 도입하고 플라즈마를 발생시키는 역 스퍼터링을 수행하여, 게이트 절연층(302)의 표면에 있는 먼지를 제거하는 것이 바람직하다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다.
산화물 반도체막(330)은 In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막을 사용하여 형성한다. 본 실시형태에서, 산화물 반도체막(330)은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다. 구체적으로, In2O3:Ga2O3:ZnO=1:1:1[몰%](즉, In:Ga:Zn=1:1:0.5[원자%])의 조성비를 갖는 타깃을 사용한다. 대안으로, In:Ga:Zn=1:1:1[원자%] 또는 In:Ga:Zn=1:1:2[원자%]의 조성비를 갖는 타깃을 사용할 수 있다. 본 실시형태에서, 산화물 반도체 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 높은 충전율을 갖는 산화물 반도체 타깃을 사용하여 성막한 산화물 반도체막은 높은 밀도를 갖는다. 타깃은 SiO2를 2 중량% 이상 10 중량% 이하로 함유할 수 있다. 산화물 반도체막(330)의 스퍼터링 시 분위기는 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 반도체막(330)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
스퍼터링은 감압 상태인 챔버 내의 기판을 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하의 기판 온도로 유지함으로써 수행한다. 성막 시 기판을 가열함으로써, 산화물 반도체막에 함유된 불순물 농도를 줄일 수 있다. 또한, 스퍼터링에 의한 손상을 억제할 수 있다. 이어서, 챔버 내의 잔류 수분을 제거하고, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상술한 타깃을 사용하여 기판(300) 위에 산화물 반도체막(330)을 형성한다. 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O), 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막에 포함된 불순물의 농도를 줄일 수 있다.
성막 조건의 예로서 다음과 같은 조건을 이용하는데, 기판과 타깃 사이의 거리는 100㎜이고; 압력은 0.6㎩이고; 직류(DC) 전원은 0.5㎾이고; 분위기는 산소(산소의 유량 비는 100%임)이다. 성막 시 발생한 분말 물질(파티클 또는 분진으로도 칭함)을 줄일 수 있고, 막 두께를 균일하게 할 수 있기 때문에, 펄스형 직류(DC) 전원을 사용하는 것이 바람직하다.
다음으로, 제2 포토리소그래피 공정으로 산화물 반도체막(330)을 섬 형상의 산화물 반도체층(331)으로 가공한다. 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크는 잉크제트법을 이용하여 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
다음으로, 산화물 반도체층(331)에 제1 가열 처리를 수행한다. 제1 가열 처리를 통해 산화물 반도체층(331)은 탈수화 또는 탈수소화될 수 있다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만이다. 본 실시형태에서, 가열 처리 장치의 한 종류인 전기로에 기판을 배치하고, 질소 분위기에서 450℃로 1시간 동안 산화물 반도체층에 가열 처리를 수행하고, 이어서 대기에 노출하지 않으면서 온도를 실온으로 낮추고, 산화물 반도체층에 물 또는 수소가 침입하는 것을 방지하고, 따라서 산화물 반도체층(331)을 얻는다(도 11b 참조).
가열 처리 장치는 전기로에 한정하지 않고, 저항 발열체 등과 같은 발열체로부터의 열 전도 또는 열 복사를 통해 처리 대상을 가열하는 장치를 구비할 수 있다. 예를 들어, RTA(급속 열 어닐링) 장치, 예컨대 GRTA(가스 급속 열 어닐링) 장치 또는 LRTA(램프 급속 열 어닐링) 장치를 사용할 수 있다. LRTA 장치는 램프, 예컨대 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프로부터 방출된 광(전자기파)의 복사를 통해 처리 대상을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하는 가열 처리를 위한 장치이다. 가스로서, 가열 처리를 통해 처리 대상과 반응하지 않는 불활성 가스, 예컨대 질소 또는 아르곤과 같은 희가스를 사용한다.
예를 들어, 제1 가열 처리로서 GRTA를 다음과 같이 수행할 수 있는데, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 반송시키고, 수 분 동안 가열하고, 고온으로 가열한 불활성 가스로부터 반송 및 꺼낸다. GRTA는 단시간 동안 고온 가열 처리를 가능하게 한다.
제1 가열 처리에서, 물, 수소 등은 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤에 함유되지 않는 것이 바람직하다. 가열 처리 장치에 도입하는 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤은 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물의 농도는 1ppm 이하, 더욱 바람직하게는 0.1ppm 이하임)의 순도를 갖는 것이 바람직하다.
제1 가열 처리를 통해 산화물 반도체층(331)에 함유된 수소 등을 제거할 수 있고, 산소 결손이 발생하여 산화물 반도체층(331)은 n형 반도체(감소한 저항을 갖는 반도체)가 된다. 또한, 제1 가열 처리의 조건 또는 산화물 반도체층(331)의 재료에 따라 산화물 반도체층(331)은 미정질막 또는 다결정막으로 결정화될 수 있다. 예를 들어, 산화물 반도체층은 결정화 등급이 90% 이상 또는 80% 이상인 미정질 산화물 반도체막으로 결정화될 수 있다. 또한, 제1 가열 처리의 조건 또는 산화물 반도체층(331)의 재료에 따라 산화물 반도체층(331)은 결정질 성분을 함유하지 않는 비정질 산화물 반도체막일 수 있다. 산화물 반도체층(331)은 미정질 부분(1㎚ 이상 20㎚ 이하, 일반적으로는 2㎚ 이상 4㎚ 이하의 입경을 가짐)이 비정질 산화물 반도체에 혼합되어 있는 산화물 반도체막이 될 수 있다.
산화물 반도체층의 제1 가열 처리는 섬 형상의 산화물 반도체층(331)으로 가공하기 전의 산화물 반도체막(330)에 또한 수행할 수 있다. 이 경우, 제1 가열 처리 후 가열 장치로부터 기판을 꺼내고, 이어서 포토리소그래피 공정을 수행한다.
탈수화 및/또는 탈수소화를 위한 가열 처리는 산화물 반도체층의 성막 후 수행한다면 산화물 반도체층 위에 소스 전극 및 드레인 전극을 적층한 후 또는 소스 전극 및 드레인 전극 위에 보호 절연막을 형성한 후 수행할 수 있다.
게이트 절연층(302)에 컨택트 홀을 형성하는 경우, 그 공정은 산화물 반도체막(330) 또는 산화물 반도체층(331)에 탈수화 및/또는 탈수소화를 위한 가열 처리를 수행하기 전 또는 후에 수행할 수 있다.
산화물 반도체막의 에칭을 위하여, 건식 에칭뿐만 아니라 습식 에칭도 이용할 수 있다.
재료를 원하는 형상으로 에칭할 수 있도록 에칭 조건(예컨대 에천트, 에칭 시간, 또는 온도)은 재료에 따라 적절히 조절한다.
다음으로, 게이트 절연층(302) 및 산화물 반도체층(331) 위에 도전막을 형성한다. 도전막은 스퍼터링법 또는 진공 증착법으로 형성할 수 있다. 도전막의 재료로서, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소; 임의의 이러한 원소를 성분으로서 함유하는 합금; 임의의 이러한 원소를 조합하여 함유하는 합금막 등을 제공할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료를 사용할 수 있다. 또한, 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되어 있는 2층 구조, 티타늄막, 알루미늄막 및 티타늄막이 이러한 순서로 적층되어 있는 3층 구조 등을 제공할 수 있다. 대안으로, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 이상의 원소 및 알루미늄(Al)을 함유하는 막, 합금막, 또는 질화물막을 사용할 수 있다.
도전막의 성막 후 가열 처리를 수행하는 경우, 도전막은 가열 처리를 충분히 견디는 높은 내열성을 갖는 것이 바람직하다.
다음으로, 제3 포토리소그래피 공정으로 도전막 위에 레지스트 마스크를 형성한다. 그 후, 선택적으로 에칭하여 소스 전극층 및 드레인 전극층(315a 및 315b)을 형성하고, 이어서 레지스트 마스크를 제거한다(도 11c 참조).
제3 포토리소그래피 공정에서 레지스트 마스크의 형성 시 노광은 극자외선 광, KrF 레이저 광, 또는 ArF 레이저 광을 이용하여 수행할 수 있다. 형성되는 박막 트랜지스터의 채널 길이 L은 산화물 반도체층(331) 위에서 서로 인접해 있는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 피치에 의해 결정된다. 25㎚ 미만의 채널 길이(L)를 위하여 노광을 수행하는 경우, 제3 포토리소그래피 공정에서 레지스트 마스크의 형성 시 노광은 수 나노미터 내지 수십 나노미터의 매우 짧은 파장을 갖는 초극자외선 광을 이용하여 수행한다. 초극자외선 광에 의한 노광 시 분해능은 높고 초점 깊이는 크다. 따라서, 박막 트랜지스터의 채널 길이(L)는 10㎚ 이상 1000㎚ 이하로 할 수 있고, 회로의 동작 속도를 높일 수 있고, 매우 작은 오프-상태 전류에 의한 낮은 전력 소비를 달성할 수 있다.
도전막의 에칭 시 산화물 반도체층(331)을 제거하지 않도록 재료 및 에칭 조건을 적절히 조절한다.
본 실시형태에서, Ti막을 도전막으로서 사용하고, In-Ga-Zn-O계 산화물 반도체를 산화물 반도체층(331)으로서 사용하므로, 에천트로서 암모늄 수산화물/과산화수소 혼합물(암모니아, 물, 및 과산화수소수의 혼합물)을 사용한다.
제3 포토리소그래피 공정에서, 몇몇 경우 산화물 반도체층(331)의 일부를 에칭하여 그루브(오목부)를 갖는 산화물 반도체층을 형성할 수 있다. 소스 전극층 및 드레인 전극층(315a 및 315b)을 형성하기 위하여 사용한 레지스트 마스크는 잉크제트법으로 형성할 수 있다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
또한, 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 형성할 수 있다. 산화물 도전층 및 소스 전극층과 드레인 전극층을 형성하기 위한 금속층은 연속적으로 형성할 수 있다. 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다.
산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 소스 영역 및 드레인 영역으로서 제공함으로써, 소스 영역 및 드레인 영역의 저항을 줄일 수 있고, 트랜지스터는 고속으로 동작할 수 있다.
포토리소그래피 공정에서의 포토마스크의 수 및 공정의 수를 줄이기 위하여, 광이 복수의 세기를 갖도록 투과되는 노광 마스크인 멀티-톤 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 에칭을 수행할 수 있다. 멀티-톤 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖고, 에칭을 수행함으로써 형상을 더욱 변화시킬 수 있으므로, 레지스트 마스크는 상이한 패턴을 제공하는 복수의 에칭 공정에 사용할 수 있다. 그러므로 멀티-톤 마스크를 사용함으로써 적어도 두 종류의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 수를 줄일 수 있고, 대응하는 포토리소그래피 공정의 수도 줄일 수 있어, 제조 공정의 간소화를 실현할 수 있다.
다음으로, N2O, N2, 또는 Ar과 같은 가스를 사용하는 플라즈마 처리를 수행하여 노출되어 있는 산화물 반도체층의 표면에 흡착된 물 등을 제거할 수 있다. 플라즈마 처리는 산소와 아르곤의 혼합 가스를 사용하여 수행할 수 있다.
플라즈마 처리 후, 대기에 노출하지 않으면서, 보호 절연막으로서 기능하고, 산화물 반도체층의 일부와 접하는 산화물 절연층(316)을 형성한다.
산화물 절연층(316)은 물 또는 수소와 같은 불순물이 산화물 절연층(316)에 침입하지 않은 방법, 예컨대 스퍼터링법을 적절히 이용하여 적어도 1㎚의 두께로 형성할 수 있다. 수소가 산화물 절연층(316)에 함유되면, 산화물 반도체층에의 수소의 침입 또는 수소에 의한 산화물 반도체층에서의 산소의 추출이 야기될 수 있고, 이로 인해 산화물 반도체층의 백채널(backchannel)이 n형으로 되어(저항이 낮아짐), 기생 채널이 형성될 수 있다. 그러므로 수소를 가능한 한 적게 사용하는 형성 방법을 이용하여 산화물 절연층(316)이 수소를 가능한 한 적게 함유하는 것이 중요하다.
본 실시형태에서, 스퍼터링법으로 200㎚ 두께의 산화 실리콘막을 산화물 절연층(316)으로서 성막한다. 성막 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다. 산화 실리콘막은 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 함유하는 혼합 분위기에서 스퍼터링법으로 형성할 수 있다. 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 및 질소의 분위기에서 스퍼터링법으로 실리콘 산화물을 성막할 수 있다. 저항이 감소한 산화물 반도체층과 접하여 형성하는 산화물 절연층(316)으로서, 수분, 수소 이온, 및 OH-와 같은 불순물을 포함하지 않고, 이러한 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용한다. 일반적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막 등을 사용한다.
이 경우, 산화물 절연층(316)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체층(331) 및 산화물 절연층(316)이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 절연층(316)에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 절연층(316)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
다음으로, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하의 온도, 예를 들어 250℃ 이상 350℃ 이하의 온도)를 수행한다. 예를 들어, 제2 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 제2 가열 처리를 통해, 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(316)과 접해 있는 상태에서 열이 인가된다.
상술한 공정을 통해, 성막된 산화물 반도체막에 탈수화 및/또는 탈수소화를 위한 가열 처리를 수행하여 저항을 낮게 하고, 이어서 산화물 반도체막의 일부가 선택적으로 과잉 산소를 포함하도록 한다. 그 결과, 게이트 전극층(311)과 겹치는 채널 형성 영역(313)은 i형이 되고, 소스 전극층(315a)과 겹치고 저 저항 산화물 반도체를 사용하여 형성하는 고 저항 소스 영역(314a), 및 드레인 전극층(315b)과 겹치고 저 저항 산화물 반도체를 사용하여 형성하는 고 저항 드레인 영역(314b)이 자기-정합(self-aligned) 방식으로 형성된다. 상술한 공정으로 박막 트랜지스터(310)를 형성한다(도 11d 참조).
또한, 가열 처리는 대기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 본 실시형태에서, 가열 처리는 150℃로 10시간 동안 수행한다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 또한, 이러한 가열 처리는 산화물 절연층의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다. 이러한 가열 처리로, 수소가 산화물 반도체층으로부터 산화물 절연층으로 도입되고, 따라서 노멀리-오프 박막 트랜지스터를 얻을 수 있다. 그러므로 액정 표시 장치의 신뢰성을 개선할 수 있다. 또한, 많은 결함을 함유하는 산화 실리콘층을 산화물 절연층으로서 사용함으로써, 산화물 반도체층에 포함된 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 이러한 가열 처리를 통해 산화물 절연층에 확산시켜 산화물 반도체층에 함유된 불순물을 더욱 감소시킨다.
드레인 전극층(315b)(또는 소스 전극층(315a))과 겹치는 산화물 반도체층의 부분에 고 저항 드레인 영역(314b)(또는 고 저항 소스 영역(314a))을 형성하여 박막 트랜지스터의 신뢰성을 높일 수 있다. 구체적으로, 고 저항 드레인 영역(314b)을 형성함으로써, 도전율이 트랜지스터의 드레인 전극층(315b)으로부터 고 저항 드레인 영역(314b) 및 채널 형성 영역(313)까지 점진적으로 변할 수 있다. 그러므로 고 전원 전위(VDD)를 공급하기 위한 배선에 접속된 드레인 전극층(315b)을 사용하여 박막 트랜지스터가 동작하는 경우, 고 저항 드레인 영역은 버퍼로서 기능하고, 게이트 전극층(311)과 드레인 전극층(315b) 사이에 높은 전계가 인가되더라도 높은 전계가 국부적으로 인가되지 않고, 따라서 트랜지스터의 내압을 개선할 수 있다.
고 저항 소스 영역 및 고 저항 드레인 영역은 산화물 반도체층이 15㎚로 얇은 경우에는 산화물 반도체층의 막 두께 방향의 모든 깊이에 형성될 수 있지만, 산화물 반도체층이 30㎚ 이상 50㎚ 이하로 두꺼운 경우에는 산화물 반도체층의 일부, 즉 소스 전극층 및 드레인 전극층과 접하는 산화물 반도체층의 영역 및 그 근방이 저항 감소할 수 있어 고 저항 소스 영역 및 고 저항 드레인 영역이 형성되고, 게이트 절연층에 가까운 산화물 반도체층의 영역은 i형으로 될 수 있다.
산화물 절연층(316) 위에 보호 절연층을 형성할 수 있다. 예를 들어, RF 스퍼터링법으로 질화 실리콘막을 형성한다. RF 스퍼터링법은 높은 생산성을 갖기 때문에 보호 절연층을 형성하기 위한 방법으로서 바람직하다. 보호 절연층으로서, 수분, 수소 이온, 및 OH-와 같은 불순물을 함유하지 않고, 이러한 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용하고, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등을 사용한다. 본 실시형태에서, 질화 실리콘막을 보호 절연층으로서 사용하여 보호 절연층(303)을 형성한다(도 11e 참조).
본 실시형태에서, 보호 절연층(303)으로서, 그 위에 산화물 절연층(316)을 포함하는 층들이 형성되어 있는 기판(300)을 100℃ 내지 400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입하고, 실리콘 반도체 타깃을 사용함으로써 질화 실리콘막을 형성한다. 이 경우에도, 산화물 절연층(316)의 경우처럼 보호 절연층(303)의 형성 시 처리 챔버로부터 잔류 수분을 제거하는 것이 바람직하다.
보호 절연층(303) 위에 평탄화를 위한 평탄화 절연층을 제공할 수 있다.
상술한 바와 같이 산화물 반도체층을 사용하는 박막 트랜지스터를 사용하는 액정 표시 장치의 표시부의 복수의 화소 각각에서 오프-상태 전류를 감소시킬 수 있다. 그러므로 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있고, 액정 표시 장치에 정지 화상 등을 표시할 때의 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 낮출 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 할 수 있다.
실시형태 6은 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터를 제조하기 위한 방법의 한 실시형태는 도 12a 내지 12d를 이용하여 기술한다.
실시형태 7에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 또 다른 예를 기술한다. 본 실시형태에서 기술한 박막 트랜지스터(360)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
도 12a 내지 12d는 박막 트랜지스터의 단면 구조의 예를 나타낸다. 도 12a 내지 12d에 도시한 박막 트랜지스터(360)는 채널-보호 구조(채널-스톱 구조로도 칭함)로 불리는 보텀-게이트 구조의 한 종류이고, 역 스태거형 박막 트랜지스터로도 칭한다.
박막 트랜지스터(360)는 싱글-게이트 박막 트랜지스터를 사용하여 기술하지만, 필요에 따라 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터를 형성할 수 있다.
이하에서, 기판(320) 위에 박막 트랜지스터(360)를 제조하기 위한 공정은 도 12a 내지 12d를 이용하여 기술한다.
우선, 절연 표면을 갖는 기판(320) 위에 도전막을 형성하고, 제1 포토리소그래피 공정을 수행하여 레지스트 마스크를 형성하고, 레지스트 마스크를 사용함으로써 도전막을 선택적으로 에칭하여 게이트 전극층(361)을 형성한다. 그 후, 레지스트 마스크는 제거한다. 레지스트 마스크는 잉크제트법으로 형성할 수 있음을 알아야 한다. 잉크제트법에 의한 레지스트 마스크의 형성은 포토마스크가 필요 없고, 따라서 제조 비용을 줄일 수 있다.
게이트 전극층(361)은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 또는 임의의 이러한 재료를 주성분으로서 함유하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
다음으로, 게이트 전극층(361) 위에 게이트 절연층(322)을 형성한다.
본 실시형태에서, 플라즈마 CVD법으로 100㎚ 이하의 두께를 갖는 산화 질화 실리콘층을 게이트 절연층(322)으로서 형성한다.
다음으로, 게이트 절연층(322) 위에 2㎚ 이상 200㎚ 이하의 두께를 갖는 산화물 반도체막을 형성하고, 제2 포토리소그래피 공정으로 섬 형상의 산화물 반도체층(332)으로 가공한다. 본 실시형태에서, 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다.
이 경우, 산화물 반도체막의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체막이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 반도체막의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
다음으로, 산화물 반도체층의 탈수화 및/또는 탈수소화를 수행한다. 탈수화 및/또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만이다. 본 실시형태에서, 가열 처리 장치의 한 종류인 전기로에 기판을 배치하고, 질소 분위기에서 450℃로 1시간 동안 산화물 반도체층에 가열 처리를 수행하고, 이어서 대기에 노출하지 않으면서 산화물 반도체층에 물 또는 수소가 침입하는 것을 방지하고, 따라서 산화물 반도체층(332)을 얻는다(도 12a 참조).
다음으로, N2O, N2, 또는 Ar과 같은 가스를 사용하는 플라즈마 처리를 수행한다. 이러한 플라즈마 처리는 노출되어 있는 산화물 반도체층의 표면에 흡착된 물 등을 제거한다. 또한, 플라즈마 처리는 산소와 아르곤의 혼합 가스를 사용하여 수행할 수 있다.
다음으로, 게이트 절연층(322) 및 산화물 반도체층(332) 위에 산화물 절연층을 형성한다. 그 후, 제3 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 에칭을 선택적으로 수행하여 산화물 절연층(366)을 형성한다. 그 후, 레지스트 마스크는 제거한다.
본 실시형태에서, 스퍼터링법으로 200㎚ 두께의 산화 실리콘막을 산화물 절연층(366)으로서 성막한다. 성막 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다. 산화 실리콘막은 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 함유하는 혼합 분위기에서 스퍼터링법으로 형성할 수 있다. 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 및 질소의 분위기에서 스퍼터링법으로 실리콘 산화물을 성막할 수 있다. 산화물 반도체층과 접하여 형성하는 산화물 절연층(366)으로서, 수분, 수소 이온, 및 OH-와 같은 불순물을 포함하지 않고, 이러한 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용한다. 일반적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막 등을 사용한다.
이 경우, 산화물 절연층(366)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체층(332) 및 산화물 절연층(366)이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 절연층(366)에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 절연층(366)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
다음으로, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하의 온도, 예를 들어 250℃ 이상 350℃ 이하의 온도)를 수행한다. 예를 들어, 제2 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 제2 가열 처리를 통해, 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(366)과 접해 있는 상태에서 열이 인가된다.
본 실시형태에서, 산화물 절연층(366)이 제공되어 있고 부분적으로 노출되어 있는 산화물 반도체층(332)은 질소 분위기 또는 불활성 가스 분위기 또는 감압하에서 더욱 가열 처리한다. 질소 분위기 또는 불활성 가스 분위기 또는 감압하에서의 가열 처리를 통해, 산화물 절연층(366)으로 덮지 않은 산화물 반도체층(332)의 노출된 영역의 저항을 감소시킬 수 있다. 예를 들어, 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다.
산화물 절연층(366)이 제공된 산화물 반도체층(332)을 질소 분위기에서 가열 처리함으로써, 산화물 반도체층(332)의 노출된 영역의 저항이 감소하여 상이한 저항을 갖는 영역(도 12b에 음영 영역 및 백색 영역으로서 나타냄)들을 포함하는 산화물 반도체층(362)을 형성한다.
다음으로, 게이트 절연층(322), 산화물 반도체층(362) 및 산화물 절연층(366) 위에 도전막을 형성한다. 그 후, 제4 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 선택적인 에칭을 수행하여 소스 전극층(365a) 및 드레인 전극층(365b)를 형성한다. 그 후, 레지스트 마스크는 제거한다(도 12c 참조).
소스 전극층(365a) 및 드레인 전극층(365b) 각각은 Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소, 임의의 상술한 원소를 성분으로서 포함하는 합금, 임의의 이러한 원소의 조합을 포함하는 합금막 등으로 형성한다. 단층 구조 또는 2층 이상을 포함하는 적층 구조를 도전막으로서 이용할 수 있다.
상술한 공정을 통해, 산화물 반도체막의 일부는 선택적으로 과잉 산소를 포함하도록 한다. 그 결과, 게이트 전극층(361)과 겹치는 채널 형성 영역(363)은 i형이 되고, 소스 전극층(365a)과 겹치는 고 저항 소스 영역(364a) 및 드레인 전극층(365b)과 겹치는 고 저항 드레인 영역(364b)이 자기-정합 방식으로 형성된다. 상술한 공정으로 박막 트랜지스터(360)를 형성한다.
또한, 가열 처리는 대기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 본 실시형태에서, 가열 처리는 150℃로 10시간 동안 수행한다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 또한, 이러한 가열 처리는 산화물 절연막의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다. 이러한 가열 처리로, 수소가 산화물 반도체층으로부터 산화물 절연층으로 도입되고, 따라서 노멀리-오프 박막 트랜지스터를 얻을 수 있다. 그러므로 액정 표시 장치의 신뢰성을 개선할 수 있다.
드레인 전극층(365b)(또는 소스 전극층(365a))과 겹치는 산화물 반도체층의 부분에 고 저항 드레인 영역(364b)(또는 고 저항 소스 영역(364a))을 형성하여 박막 트랜지스터의 신뢰성을 높일 수 있다. 구체적으로, 고 저항 드레인 영역(364b)을 형성함으로써, 도전율이 트랜지스터의 드레인 전극층(365b)으로부터 고 저항 드레인 영역(364b) 및 채널 형성 영역(363)까지 점진적으로 변할 수 있다. 그러므로 고 전원 전위(VDD)를 공급하기 위한 배선에 접속된 드레인 전극층(365b)을 사용하여 박막 트랜지스터가 동작하는 경우, 고 저항 드레인 영역은 버퍼로서 기능하고, 게이트 전극층(361)과 드레인 전극층(365b) 사이에 높은 전계가 인가되더라도 높은 전계가 국부적으로 인가되지 않고, 따라서 트랜지스터의 내압을 개선할 수 있다.
소스 전극층(365a), 드레인 전극층(365b) 및 산화물 절연층(366) 위에 보호 절연층(323)을 형성한다. 본 실시형태에서, 보호 절연층(323)은 질화 실리콘막을 사용하여 형성한다(도 12d 참조).
소스 전극층(365a), 드레인 전극층(365b) 및 산화물 절연층(366) 위에 산화물 절연층을 형성할 수 있고, 산화물 절연층 위에 보호 절연층(323)을 적층할 수 있다.
상술한 바와 같이 산화물 반도체층을 사용하는 박막 트랜지스터를 사용하는 액정 표시 장치의 표시부의 복수의 화소 각각에서 오프-상태 전류를 감소시킬 수 있다. 그러므로 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있고, 액정 표시 장치에 정지 화상 등을 표시할 때의 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 낮출 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 할 수 있다.
실시형태 7은 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
실시형태 8에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 또 다른 예를 기술한다. 본 실시형태에서 기술한 박막 트랜지스터(350)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터를 제조하기 위한 방법의 한 실시형태는 도 13a 내지 13d를 이용하여 기술한다.
박막 트랜지스터(350)는 싱글-게이트 박막 트랜지스터를 사용하여 기술하지만, 필요에 따라 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터를 형성할 수 있다.
이하에서, 기판(340) 위에 박막 트랜지스터(350)를 제조하기 위한 공정은 도 13a 내지 13d를 이용하여 기술한다.
우선, 절연 표면을 갖는 기판(340) 위에 도전막을 형성하고, 제1 포토리소그래피 공정을 수행하여 게이트 전극층(351)을 형성한다. 본 실시형태에서, 스퍼터링법으로 150㎚ 두께의 텅스텐막을 게이트 전극층(351)으로서 형성한다.
다음으로, 게이트 전극층(351) 위에 게이트 절연층(342)을 형성한다. 본 실시형태에서, 플라즈마 CVD법으로 100㎚ 이하의 두께를 갖는 산화 질화 실리콘층을 게이트 절연층(342)으로서 형성한다.
다음으로, 게이트 절연층(342) 위에 도전막을 형성하고, 제2 포토리소그래피 공정으로 도전막 위에 레지스트 마스크를 형성하고, 선택적인 에칭을 수행하여 소스 전극층(355a) 및 드레인 전극층(355b)를 형성한다. 그 후, 레지스트 마스크는 제거한다(도 13a 참조).
다음으로, 산화물 반도체막(345)을 형성한다(도 13b 참조). 본 실시형태에서, 산화물 반도체막(345)은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다. 산화물 반도체막(345)은 제3 포토리소그래피 공정으로 섬 형상의 산화물 반도체층으로 가공한다.
이 경우, 산화물 반도체막(345)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체막(345)이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막(345)에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 반도체막(345)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
다음으로, 산화물 반도체층의 탈수화 및/또는 탈수소화를 수행한다. 탈수화 및/또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만이다. 본 실시형태에서, 가열 처리 장치의 한 종류인 전기로에 기판을 배치하고, 질소 분위기에서 450℃로 1시간 동안 산화물 반도체층에 가열 처리를 수행하고, 이어서 대기에 노출하지 않으면서 산화물 반도체층에 물 또는 수소가 침입하는 것을 방지하고, 따라서 산화물 반도체층(346)을 얻는다(도 13c 참조).
예를 들어, 제1 가열 처리로서 GRTA를 다음과 같이 수행할 수 있는데, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 반송시키고, 수 분 동안 가열하고, 고온으로 가열한 불활성 가스로부터 반송 및 꺼낸다. GRTA는 단시간 동안 고온 가열 처리를 가능하게 한다.
다음으로, 산화물 반도체층(346)과 접하는 보호 절연막으로서 기능하는 산화물 절연층(356)을 형성한다.
산화물 절연층(356)은 물 또는 수소와 같은 불순물이 산화물 절연층(356)에 침입하지 않은 방법, 예컨대 스퍼터링법을 적절히 이용하여 적어도 1㎚의 두께로 형성할 수 있다. 수소가 산화물 절연층(356)에 함유되면, 산화물 반도체층에의 수소의 침입 또는 수소에 의한 산화물 반도체층에서의 산소의 추출이 야기될 수 있고, 이로 인해 산화물 반도체층의 백채널이 n형으로 되어(저항이 낮아짐), 기생 채널이 형성될 수 있다. 그러므로 수소를 가능한 한 적게 사용하는 형성 방법을 이용하여 산화물 절연층(356)이 수소를 가능한 한 적게 함유하는 것이 중요하다.
본 실시형태에서, 스퍼터링법으로 200㎚ 두께의 산화 실리콘막을 산화물 절연층(356)으로서 성막한다. 성막 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다. 산화 실리콘막은 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 함유하는 혼합 분위기에서 스퍼터링법으로 형성할 수 있다. 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 및 질소의 분위기에서 스퍼터링법으로 실리콘 산화물을 성막할 수 있다. 산화물 반도체층과 접하여 형성하는 산화물 절연층(356)으로서, 수분, 수소 이온, 및 OH-와 같은 불순물을 포함하지 않고, 이러한 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용한다. 일반적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막 등을 사용한다.
이 경우, 산화물 절연층(356)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체층(346) 및 산화물 절연층(356)이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 절연층(356)에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 절연층(356)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
다음으로, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하의 온도, 예를 들어 250℃ 이상 350℃ 이하의 온도)를 수행한다. 예를 들어, 제2 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 제2 가열 처리를 통해, 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(356)과 접해 있는 상태에서 열이 인가된다.
상술한 공정을 통해, 산화물 반도체막은 선택적으로 과잉 산소를 포함하도록 한다. 그 결과, i형 산화물 반도체층(352)을 형성한다. 상술한 공정으로 박막 트랜지스터(350)를 형성한다.
또한, 가열 처리는 대기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 본 실시형태에서, 가열 처리는 150℃로 10시간 동안 수행한다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 또한, 이러한 가열 처리는 산화물 절연막의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다. 이러한 가열 처리로, 수소가 산화물 반도체층으로부터 산화물 절연층으로 도입되고, 따라서 노멀리-오프 박막 트랜지스터를 얻을 수 있다. 그러므로 액정 표시 장치의 신뢰성을 개선할 수 있다.
산화물 절연층(356) 위에 보호 절연층을 형성할 수 있다. 예를 들어, RF 스퍼터링법으로 질화 실리콘막을 형성한다. 본 실시형태에서, 질화 실리콘막을 보호 절연층으로서 사용하여 보호 절연층(343)을 형성한다(도 13d 참조).
보호 절연층(343) 위에 평탄화를 위한 평탄화 절연층을 제공할 수 있다.
상술한 바와 같이 제조한 산화물 반도체층을 사용하는 박막 트랜지스터에서 오프-상태 전류를 감소시킬 수 있다. 그러므로 액정 표시 장치의 표시부의 복수의 화소 각각에 박막 트랜지스터를 사용함으로써, 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있고, 액정 표시 장치에 정지 화상 등을 표시할 때의 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 낮출 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 할 수 있다.
실시형태 8은 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
실시형태 9에서, 박막 트랜지스터의 제조 공정이 실시형태 6과 상이한 예를 도 14를 이용하여 기술한다. 도 14는 일부 공정을 제외하고는 도 11a 내지 11e와 동일하므로, 동일한 부분에 대해서는 동일한 참조 부호를 사용하고, 동일한 부분의 상세한 기재는 반복하지 않는다.
실시형태 9에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 또 다른 예를 기술한다. 본 실시형태에서 기술한 박막 트랜지스터(380)는 실시형태 1에서 기술한 화소부(1008)의 각 화소에서의 박막 트랜지스터로서 사용할 수 있다.
실시형태 6에 따라, 기판(370) 위에 게이트 전극층(381)을 형성하고, 제1 게이트 절연층(372a) 및 제2 게이트 절연층(372b)을 적층한다. 본 실시형태에서, 게이트 절연층은 2층 구조를 갖는데, 제1 게이트 절연층(372a)으로서 질화물 절연층을 사용하고, 제2 게이트 절연층(372b)으로서 산화물 절연층을 사용한다.
산화물 절연층으로서, 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 산화 질화 알루미늄층 등을 사용할 수 있다. 질화물 절연층으로서, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 질화 산화 알루미늄층 등을 사용할 수 있다.
본 실시형태에서, 게이트 절연층은 게이트 전극층(381) 위에 질화 실리콘층 및 산화 실리콘층이 적층되어 있는 구조를 갖는다. 예를 들어, 스퍼터링법으로 50㎚ 이상 200㎚ 이하의 두께(본 실시형태에서는 50㎚)를 갖는 질화 실리콘층(SiNy(y＞0))을 제1 게이트 절연층(372a)으로서 형성하고, 이어서 5㎚ 이상 300㎚ 이하의 두께(본 실시형태에서는 100㎚)를 갖는 산화 실리콘층(SiOx(x＞0))을 제1 게이트 절연(372a)층 위의 제2 게이트 절연층(372b)으로서 적층하는 방식으로, 150㎚ 두께의 게이트 절연층을 형성한다.
다음으로, 산화물 반도체막을 형성하고, 포토리소그래피 공정으로 섬 형상의 산화물 반도체층으로 가공한다. 본 실시형태에서, 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다.
이 경우, 산화물 반도체막의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체막이 수소, 수산기 또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버로부터 잔류 수분을 제거하기 위하여, 바람직하게는 흡착형 진공 펌프를 사용한다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 반도체막에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 반도체막의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
다음으로, 산화물 반도체층의 탈수화 및/또는 탈수소화를 수행한다. 탈수화 및/또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 425℃ 이상이다. 가열 처리 시간은 425℃ 이상의 온도에서 1시간 이하이고, 425℃ 미만의 온도에서 1시간 초과이다. 본 실시형태에서, 가열 처리 장치의 한 종류인 전기로에 기판을 배치하고, 질소 분위기에서 산화물 반도체층에 가열 처리를 수행하고, 이어서 대기에 노출하지 않으면서 산화물 반도체층에 물 또는 수소가 침입하는 것을 방지하고, 따라서 산화물 반도체층을 얻는다. 그 후, 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 에어(-40℃ 이하, 바람직하게는 -60℃ 이하의 노점을 가짐)를 동일한 로에 도입함으로써 냉각을 수행한다. 산소 가스 또는 N2O 가스는 물, 수소 등을 함유하지 않는 것이 바람직하다. 대안으로, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도는 바람직하게는 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 산소 가스 또는 N2O 가스의 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하임)이다.
가열 처리 장치는 전기로에 한정하지 않는다. 예를 들어, RTA(급속 열 어닐링) 장치, 예컨대 GRTA(가스 급속 열 어닐링) 장치 또는 LRTA(램프 급속 열 어닐링) 장치를 사용할 수 있다. LRTA 장치는 램프, 예컨대 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프로부터 방출된 광(전자기파)의 복사를 통해 처리 대상을 가열하기 위한 장치이다. LRTA 장치는 램프뿐만 아니라 저항 발열체 등과 같은 발열체로부터의 열 전도 또는 열 복사를 통해 처리 대상을 가열하는 장지를 구비할 수 있다. GRTA는 고온 가스를 사용하는 가열 처리를 위한 방법이다. 가스로서, 가열 처리를 통해 처리 대상과 반응하지 않는 불활성 가스, 예컨대 질소 또는 아르곤과 같은 희가스를 사용한다. 가열 처리는 RTA법으로 600℃ 내지 750℃로 수 분 동안 수행할 수 있다.
탈수화 및/또는 탈수소화를 위한 제1 가열 처리 후, 200℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하의 온도로 산소 가스 분위기 또는 N2O 가스 분위기에서 가열 처리를 수행할 수 있다.
산화물 반도체층의 제1 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 또한 수행할 수 있다. 이 경우, 제1 가열 처리 후 가열 장치로부터 기판을 꺼내고, 이어서 포토리소그래피 공정을 수행한다.
상술한 공정을 통해 전체 산화물 반도체막은 초과량의 산소를 함유하고, 이로 인해 산화물 반도체막은 더 높은 저항을 갖고, 즉 i형이 된다. 따라서, 전체 영역이 i형인 산화물 반도체층(382)을 형성한다.
다음으로, 산화물 반도체층(382) 위에 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 선택적으로 에칭하여 소스 전극층(385a) 및 드레인 전극층(385b)을 형성하고, 이어서 스퍼터링법으로 산화물 절연층(386)을 형성한다.
이 경우, 산화물 절연층(386)의 성막 시 챔버 내의 잔류 수분을 제거하는 것이 바람직하다. 이는, 산화물 반도체층(382) 및 산화물 절연층(386)이 수소, 수산기 및/또는 수분을 함유하는 것을 방지하기 위해서이다.
챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용한다. 배기 유닛으로서, 콜드 트랩이 부가되어 있는 터보 분자 펌프를 사용할 수 있다. 크라이오펌프를 사용하여 배기를 수행하는 챔버에서, 예를 들어 수소 분자, 수소 원자를 포함하는 화합물, 예컨대 물(H2O) 등이 배기된다. 따라서, 챔버에서 형성된 산화물 절연층(386)에 포함된 불순물의 농도를 줄일 수 있다.
수소, 물, 수산기 또는 수소화물과 같은 불순물이 1ppm 이하, 바람직하게는 10ppb 이하로 제거된 고순도 가스를 산화물 절연층(386)의 성막을 위한 스퍼터링 가스로서 사용하는 것이 바람직하다.
상술한 공정을 통해 박막 트랜지스터(380)를 제조할 수 있다.
다음으로, 박막 트랜지스터의 전기적 특성의 변동을 억제하기 위하여, 불활성 가스 분위기 또는 질소 가스 분위기에서 가열 처리(바람직하게는 150℃ 이상 350℃ 미만의 온도)를 수행할 수 있다. 예를 들어, 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다.
또한, 가열 처리는 대기에서 100℃ 이상 200℃ 이하의 온도로 1시간 이상 30시간 이하 동안 수행할 수 있다. 본 실시형태에서, 가열 처리는 150℃로 10시간 동안 수행한다. 이러한 가열 처리는 고정된 가열 온도에서 수행할 수 있다. 대안으로, 가열 온도의 다음과 같은 변화를 복수 회 반복적으로 수행할 수 있는데, 가열 온도를 실온으로부터 100℃ 이상 200℃ 이하의 온도로 높이고, 이어서 실온으로 낮춘다. 또한, 이러한 가열 처리는 산화물 절연막의 형성 전에 감압하에서 수행할 수 있다. 감압하에서, 가열 처리 시간은 단축할 수 있다. 이러한 가열 처리로, 수소가 산화물 반도체층으로부터 산화물 절연층으로 도입되고, 따라서 노멀리-오프 박막 트랜지스터를 얻을 수 있다. 그러므로 액정 표시 장치의 신뢰성을 개선할 수 있다.
산화물 절연층(386) 위에 보호 절연층(373)을 형성한다. 본 실시형태에서, 스퍼터링법으로 100㎚ 두께의 질화 실리콘막을 보호 절연층(373)으로서 형성한다.
질화물 절연층인 보호 절연층(373) 및 제1 게이트 절연층(372a)은 수분, 수소, 수소화물, 또는 수산화물과 같은 불순물을 함유하지 않고, 이러한 불순물이 외부로부터 침입하는 것을 차단한다.
그러므로 보호 절연층(373)의 형성 후의 제조 공정에서 수분과 같은 불순물이 외부로부터 침입하는 것을 방지할 수 있다. 또한, 장치가 액정 표시 장치와 같은 반도체 장치로서 완성된 후에도 수분과 같은 불순물이 외부로부터 침입하는 것을 장기간 방지할 수 있고, 그러므로 장치의 장기간 신뢰성을 개선할 수 있다.
질화물 절연층인 보호 절연층(373)과 제1 게이트 절연층(372a) 사이에 제공된 절연층들을 제거하여, 보호 절연층(373)을 제1 게이트 절연층(372a)과 접하게 할 수 있다.
따라서, 산화물 반도체층의 수분, 수소, 수소화물, 또는 수산화물과 같은 불순물을 줄일 수 있고, 불순물의 침입을 방지하여 산화물 반도체층의 불순물 농도를 낮게 유지할 수 있다.
보호 절연층(373) 위에 평탄화를 위한 평탄화 절연층을 제공할 수 있다.
상술한 바와 같이 산화물 반도체층을 사용하는 박막 트랜지스터를 사용하는 액정 표시 장치의 표시부의 복수의 화소 각각에서 오프-상태 전류를 감소시킬 수 있다. 그러므로 축적 커패시터에 전압을 유지하기 위한 기간을 연장할 수 있고, 액정 표시 장치에 정지 화상 등을 표시할 때의 전력 소비를 낮출 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 낮출 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 할 수 있다.
실시형태 9는 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
실시형태 10에서, 본 명세서에서 개시하는 액정 표시 장치에 적용할 수 있는 박막 트랜지스터의 또 다른 예를 기술한다. 본 실시형태에서 기술한 박막 트랜지스터는 실시형태 1의 박막 트랜지스터로서 사용할 수 있는 실시형태 2 내지 8 중 임의의 실시형태의 박막 트랜지스터로서 사용할 수 있다.
실시형태 10에서, 투광성을 갖는 도전 재료를 게이트 전극층, 소스 전극층 및 드레인 전극층 중 임의의 것에 사용하는 예를 기술한다. 상술한 실시형태는 상술한 실시형태와 동일한 부분 및 유사한 기능을 갖는 부분 및 공정에 적용할 수 있고, 그 기재는 반복하지 않음을 알아야 한다. 또한, 동일한 부분에 대한 구체적인 기재는 생략한다.
게이트 전극층, 소스 전극층 및 드레인 전극층 중 임의의 것의 재료로서, 가시광을 투과시키는 도전 재료를 사용할 수 있다. 예를 들어, In-Sn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물 중 임의의 금속 산화물을 사용할 수 있다. 그 두께는 50㎚ 이상 300㎚ 이하의 범위로 적절히 설정한다. 게이트 전극층, 소스 전극층, 및 드레인 전극층 중 임의의 것에 사용하는 금속 산화물의 성막 방법으로서, 스퍼터링법, 진공 증착법(전자빔 증착법 등), 아크 방전 이온 플래팅법, 또는 스프레이법을 이용한다. 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하로 함유하는 타깃을 사용하여 성막을 수행하고, 나중의 공정에서 가열 처리 시의 결정화를 방지하기 위하여 결정화를 억제하는 SiOx(X＞0)를 투광성 도전막에 함유시키는 것이 바람직하다.
투광성 도전막에서 성분들의 백분율 단위는 원자%이고, 성분들의 백분율은 전자 프로브 X선 마이크로 애널라이저(EPMA)를 사용하여 분석함으로써 평가함을 알아야 한다.
박막 트랜지스터를 구비하는 화소에서, 화소 전극층, 또 다른 전극층(예컨대 커패시터 전극층), 또는 배선층(예컨대 커패시터 배선층)을 가시광을 투과시키는 도전막을 사용하여 형성하는 경우, 높은 개구율을 갖는 표시 장치를 실현할 수 있다. 물론, 화소 내의 게이트 절연층, 산화물 절연층, 보호 절연층, 및 평탄화 절연층 각각도 가시광을 투과시키는 막을 사용하여 형성하는 것이 바람직하다.
본 명세서에서, 가시광을 투과시키는 막은 75% 내지 100%의 가시광 투과율을 갖는 두께를 구비한 막을 의미한다. 막이 도전성을 갖는 경우, 막은 투명한 도전막으로도 칭한다. 또한, 가시광에 대하여 반투명한 도전막은 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또 다른 전극층, 또는 또 다른 배선층에 적용하는 금속 산화물로서 사용할 수 있다. 가시광에 대하여 반투명한 도전막은 50% 내지 75%의 가시광 투과율을 갖는 막을 나타낸다.
박막 트랜지스터가 투광성을 갖는 경우, 개구율이 증가할 수 있다. 특히 10인치 이하의 소형 액정 표시 패널의 경우, 예를 들어 게이트 배선의 수를 증가시킴으로써 표시 화상의 더욱 높은 해상도를 실현하기 위하여 화소의 크기를 감소시키더라도 높은 개구율을 달성할 수 있다. 또한, 박막 트랜지스터의 구성 요소에 투광성을 갖는 막을 사용함으로써, 넓은 시야각을 실현하기 위하여 1화소를 복수의 서브화소로 분할하더라도 높은 개구율을 달성할 수 있다. 즉, 고밀도 박막 트랜지스터들의 그룹을 제공하더라도 높은 개구율을 유지할 수 있어, 충분한 면적의 표시 영역을 확보할 수 있다. 예를 들어, 1화소가 2개 내지 4개의 서브화소를 포함하는 경우, 박막 트랜지스터가 투광성을 갖기 때문에 개구율을 개선할 수 있다. 또한, 박막 트랜지스터의 구성 요소와 동일한 공정으로 동일한 재료를 사용하여 축적 커패시터를 형성할 수 있어, 축적 커패시터가 투광성을 가질 수 있고, 이로 인해 개구율을 더욱 개선할 수 있다.
실시형태 10은 다른 실시형태에서 기술한 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
액정 표시 장치의 한 실시형태인 액정 표시 패널의 외관 및 단면은 도 15a 내지 15c를 참조하여 기술한다. 도 15a 및 15c는 각각 제1 기판(4001) 위에 형성되어 있는 박막 트랜지스터(4010 및 4011) 및 액정 소자(4013)가 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉재(4005)로 밀봉되어 있는 패널의 상면도이다. 도 15b는 도 15a 또는 도 15c의 라인 M-N에 따른 단면도에 상당한다.
제1 기판(4001) 위에 제공되어 있는 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸기 위하여 밀봉재(4005)를 제공한다. 화소부(4002) 및 주사선 구동 회로(4004) 위에 제2 기판(4006)을 제공한다. 그러므로 화소부(4002) 및 주사선 구동 회로(4004)는 제1 기판(4001), 밀봉재(4005) 및 제2 기판(4006)을 통해 액정층(4008)과 함께 밀봉되어 있다. 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸인 영역과는 상이한 영역에, 별도로 준비된 기판 위의 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성한 신호선 구동 회로(4003)가 장착되어 있다.
별도로 형성하는 구동 회로의 접속 방법은 특별히 한정하지 않고, COG법, 와이어 본딩법, TAB법 등을 이용할 수 있음을 알아야 한다. 도 15a는 COG법으로 신호선 구동 회로(4003)를 장착하는 예를 나타내고, 도 15c는 TAB법으로 신호선 구동 회로(4003)를 장착하는 예를 나타낸다.
또한, 제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004) 각각은 복수의 박막 트랜지스터를 포함한다. 도 15b는 화소부(4002)에 포함된 박막 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010 및 4011) 위에 절연층(4041, 4042, 4020, 및 4021)이 제공되어 있다.
실시형태 2 내지 9에서 기술한 임의의 박막 트랜지스터를 각각의 박막 트랜지스터(4010 및 4011)로서 적절히 사용할 수 있고, 유사한 공정 및 유사한 재료를 사용하여 형성할 수 있다. 각각의 박막 트랜지스터(4010 및 4011)의 산화물 반도체층에서, 수소 또는 물은 감소되어 있다. 따라서, 박막 트랜지스터(4010 및 4011)는 높은 신뢰성을 갖는다. 본 실시형태에서, 박막 트랜지스터(4010 및 4011)는 n채널 박막 트랜지스터이다.
구동 회로용 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 절연층(4021)의 일부 위에 도전층(4040)이 제공되어 있다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 제공함으로써, BT 시험에 의한 박막 트랜지스터(4011)의 임계 전압의 변화량을 감소시킬 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층의 전위와 동일하거나 상이할 수 있다. 도전층(4040)은 제2 게이트 전극층으로서도 기능할 수 있다. 또한, 도전층(4040)의 전위는 GND 또는 0V일 수 있거나, 도전층(4040)은 플로팅 상태일 수 있다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 제공되어 있다. 화소 전극층(4030), 대향 전극층(4031), 및 액정층(4008)이 서로 겹치는 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)은 배향막으로서 각각 기능하는 절연층(4032) 및 절연층(4033)을 별도로 구비하고, 액정층(4008)은 절연층(4032 및 4033)이 그 사이에 개재되어 있는 화소 전극층(4030)과 대향 전극층(4031) 사이에 개재되어 있음을 알아야 한다.
제1 기판(4001) 및 제2 기판(4006) 각각으로서, 투광성 기판을 사용할 수 있고, 유리, 세라믹, 또는 플라스틱을 사용할 수 있다. 플라스틱으로서, 섬유유리-강화 플라스틱(FRP)판, 폴리비닐 플루오라이드(PVF) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다.
스페이서(4035)는 절연막의 선택적인 에칭을 통해 얻은 주상형 스페이서이고, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 제공되어 있다. 대안으로, 구형 스페이서를 사용할 수 있다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일한 기판 위에 형성된 공통 전위선에 전기적으로 접속되어 있다. 공통 접속부의 사용으로, 대향 전극층(4031) 및 공통 전위선은 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 서로 전기적으로 접속할 수 있다. 도전성 입자는 밀봉재(4005)에 포함되어 있다.
액정으로서, 서모트로픽 액정, 저분자 액정, 고분자 액정, 중합체-분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용한다. 이러한 액정 재료는 조건에 따라 콜레스테릭 상, 스메틱 상, 큐빅 상, 키랄 네마틱 상, 등방 상 등을 나타낸다.
대안으로, 배향막이 불필요한 블루(blue) 상을 나타내는 액정을 사용할 수 있다. 블루 상은 액정 상 중 하나이고, 콜레스테릭 액정의 온도를 증가시키면서 콜레스테릭 상이 등방 상으로 변하기 직전에 발생하는 상이다. 블루 상은 좁은 온도 범위 내에서만 발생하므로, 온도 범위를 넓히기 위하여 키랄제(chiral agent)를 5중량% 이상으로 함유하는 액정 조성물을 액정층(4008)에 사용한다. 블루 상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 1㎳ 이하의 짧은 응답 시간을 갖고, 광학적으로 등방성이고, 이는 배향 처리를 불필요하게 하고, 시야각 의존성이 작다. 배향막을 제공할 필요가 없으므로, 러빙(rubbing) 처리가 불필요하고, 따라서 러빙 처리로 야기된 정전 방전(electrostatic discharge) 손상을 방지할 수 있고, 제조 공정 시 액정 표시 장치의 결함 및 손상을 줄일 수 있다. 따라서, 액정 표시 장치의 생산성을 개선할 수 있다. 산화물 반도체층을 포함하는 박막 트랜지스터는 특히 박막 트랜지스터의 전기적 특성이 정전기의 영향에 의해 현저하게 변동할 수 있고 설계 범위를 일탈할 수 있는 가능성이 있다. 그러므로 산화물 반도체층을 포함하는 박막 트랜지스터를 구비하는 액정 표시 장치에 대하여 블루 상 액정 재료를 사용하는 것이 더욱 효과적이다.
본 실시형태에서 액정 재료의 고유 저항은 1×1012Ωㆍ㎝ 이상, 바람직하게는 1×1013Ωㆍ㎝ 이상, 더욱 바람직하게는 1×1014Ωㆍ㎝ 이상이다. 액정 재료를 사용하는 액정 셀의 경우의 저항은 1×1011Ωㆍ㎝ 이상이고, 배향막 또는 밀봉재로부터의 불순물이 침입할 수 있어 더욱 바람직하게는 1×1012Ωㆍ㎝ 초과이다. 본 명세서에서 고유 저항의 값은 20℃에서 측정한다.
액정 재료의 고유 저항이 증가함에 따라 액정 재료를 통해 누설되는 전하량을 줄일 수 있어, 액정 소자의 동작 상태를 유지하기 위한 전압의 시간에 따른 감소(decrease over time)를 억제할 수 있다. 그 결과, 유지 기간을 연장할 수 있고, 신호 기입의 빈도를 줄일 수 있고, 표시 장치의 더욱 낮은 전력 소비를 달성할 수 있다.
본 발명의 이러한 실시형태는 투과형 액정 표시 장치뿐만 아니라 반투과형(투과반사형) 또는 반사형 액정 표시 장치에도 적용할 수 있다. 본 실시형태의 표시 장치는 액정 표시 장치에 한정하지 않고, 전계발광 소자(EL 소자로도 칭함)와 같은 발광 소자를 표시 소자로서 사용하는 EL 표시 장치일 수 있다.
액정 표시 장치의 예는, 편광판이 기판의 외부 표면(뷰어 측)에 제공되어 있고, 착색층 및 표시 소자에 사용하는 전극층이 기판의 내부 표면에 이러한 순서로 제공되어 있지만, 편광판은 기판의 내부 표면에 제공할 수 있다. 편광판과 착색층의 적층 구조는 본 실시형태에서 기술한 구조에 한정하지 않고, 편광판과 착색층의 재료 또는 제조 공정의 조건에 따라 적절하게 설정할 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막을 표시부 외의 영역에 제공할 수 있다.
박막 트랜지스터(4011 및 4010) 위에 산화물 반도체층과 접하여 절연층(4041)이 형성되어 있다. 절연층(4041)은 실시형태 2에서 기술한 산화물 절연층(416)과 유사한 방법으로 유사한 재료를 사용하여 형성할 수 있다. 본 실시형태에서, 실시형태 2를 이용하여 스퍼터링법으로 산화 실리콘층을 절연층(4041)으로서 형성한다. 또한, 절연층(4041) 위에 접하여 보호 절연층(4042)을 형성한다. 보호 절연층(4042)은 실시형태 2에서 기술한 보호 절연층(403)과 유사한 방식으로 형성할 수 있고, 예를 들어 질화 실리콘막을 사용할 수 있다. 또한, 박막 트랜지스터의 표면 거칠기를 줄이기 위하여, 보호 절연층(4042)은 평탄화 절연막으로서 기능하는 절연층(4021)으로 덮는다.
평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서, 내열성을 갖는 유기 재료, 예컨대 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시를 사용할 수 있다. 이러한 유기 재료 외에, 저-유전율 재료(낮은-k 재료), 실록산계 수지, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 등을 또한 사용할 수 있다. 이러한 재료를 사용하여 형성한 복수의 절연막을 적층함으로써 절연층(4021)을 형성할 수 있다.
절연층(4021)을 형성하기 위한 방법에 대한 특별한 제한은 없다. 절연층(4021)은 재료에 따라 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이 코팅법, 또는 액적 토출법(예를 들어 잉크제트법, 스크린 인쇄법, 또는 오프셋 인쇄법)과 같은 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 도구(장비)로 형성할 수 있다. 절연층(4021)의 소성 공정(baking step)은 또한 반도체층의 어닐링으로서 기능하고, 이로 인해 액정 표시 장치를 효과적으로 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 투광성 도전 재료, 예컨대 인듐 주석 산화물(ITO), 산화 인듐에 산화 아연(ZnO)이 혼합되어 있는 인듐 아연 산화물(IZO), 산화 인듐에 산화 실리콘(SiO2)이 혼합되어 있는 도전 재료, 유기 인듐, 유기 주석, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 또는 산화 티타늄을 함유하는 인듐 주석 산화물을 사용하여 형성할 수 있다. 대안으로, 반사형 액정 표시 장치의 화소 전극층(4030) 또는 대향 전극층(4031)에 대하여 투광 특성이 필요 없거나, 반사 특성이 필요한 경우, 화소 전극층(4030) 또는 대향 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 또는 은(Ag)과 같은 금속, 그 합금, 및 그 질화물로부터 선택된 하나 또는 복수의 종류를 사용하여 형성할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)에 대하여 도전성 고분자(도전성 중합체로도 칭함)를 함유하는 도전성 조성물을 사용할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 바람직하게는 10000Ω/□ 이하의 시트 저항 및 550㎚의 파장에서 70% 이상의 투과율을 갖는다. 또한, 도전성 조성물에 함유된 도전성 고분자의 저항률은 바람직하게는 0.1Ωㆍ㎝ 이하이다.
도전성 고분자로서, 소위 π-전자 공액형 도전성 중합체를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 이들 중 둘 이상의 종류의 공중합체 등을 제공할 수 있다.
또한, 다양한 신호 및 전위는 FPC(4018)로부터, 별도로 형성되어 있는 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급된다.
접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막으로부터 형성하고, 단자 전극(4016)은 박막 트랜지스터(4010 및 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로부터 형성한다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속되어 있다.
도 15a 내지 15c는 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001) 위에 장착되어 있는 예를 예시하지만, 본 실시형태는 이러한 구조에 한정하지 않는다. 주사선 구동 회로를 별도로 형성한 후 장착할 수 있거나, 신호선 구동 회로의 일부만 또는 주사선 구동 회로의 일부만을 별도로 형성한 후 장착할 수 있다.
블랙 매트릭스(차광층), 광학 부재(광학 기판), 예컨대 편광 부재, 위상차 부재, 또는 반사방지 부재 등을 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써 원 편광을 이용할 수 있다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용할 수 있다.
액티브 매트릭스 액정 표시 장치에서, 매트릭스에 배치되어 있는 화소 전극들의 구동을 통해 스크린에 표시 패턴을 형성한다. 구체적으로, 선택된 화소 전극과 화소 전극에 대응하는 대향 전극 사이에 전압을 인가하고, 따라서 화소 전극과 대향 전극 사이에 배치된 액정층이 광학적으로 변조된다. 이러한 광학적인 변조는 표시 패턴으로서 관찰자에게 인식된다.
또한, 박막 트랜지스터는 정전기 등에 의해 쉽게 손상되므로, 바람직하게는 화소부 또는 구동 회로부와 동일한 기판 위에 보호 회로를 제공한다. 보호 회로는 바람직하게는 산화물 반도체층을 포함하는 비선형 소자로 형성한다. 예를 들어, 보호 회로는 화소부와 주사선 입력 단자 및 신호선 입력 단자 사이에 제공한다. 본 실시형태에서, 복수의 보호 회로를 제공하여, 정전기 등에 기인한 서지 전압이 주사선, 신호선 또는 커패시터 버스선에 인가될 때 화소 트랜지스터는 손상되지 않는다. 따라서, 보호 회로는 서지 전압이 보호 회로에 인가될 때 공통 배선에 전하를 놓아준다. 보호 회로는 공통 배선과 주사선, 신호선 또는 커패시터 버스선 사이에 병렬로 배열되어 있는 비선형 소자들을 포함한다. 각각의 비선형 소자는 다이오드와 같은 2-단자 소자 또는 트랜지스터와 같은 3-단자 소자를 포함한다. 예를 들어, 비선형 소자는 화소부의 박막 트랜지스터와 동일한 공정을 통해 형성할 수 있다. 예를 들어, 게이트 단자를 드레인 단자에 접속함으로써 다이오드와 유사한 특성을 달성할 수 있다.
또한, 액정 표시 모듈의 경우, TN(twisted　nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe　field　switching) 모드, ASM(axially　symmetric　aligned　micro-cell) 모드, OCB(optical　compensated　birefringence) 모드, FLC(ferroelectric　liquid　crystal) 모드, AFLC(antiferroelectric　liquid　crystal) 모드 등을 이용할 수 있다.
본 명세서에서 개시하는 액정 표시 장치에 대한 특별한 제한은 없고, TN 액정, OCB 액정, STN 액정, VA 액정, ECB 액정, GH 액정, 중합체 분산형 액정, 디스코틱(discotic) 액정 등을 사용할 수 있다. 특히, 노멀리 블랙 액정 패널, 예컨대 수직 배향(VA) 모드를 이용하는 투과형 액정 표시 장치가 바람직하다. 수직 배향 모드의 몇 가지 예가 있는데, 예를 들어 멀티-도메인 수직 배항(MVA) 모드, 패턴 수직 배향(PVA) 모드, ASV 모드 등을 이용할 수 있다.
또한, 본 실시형태는 VA 액정 표시 장치에 적용할 수 있다. VA 액정 표시 장치는 액정 표시 패널의 액정 분자의 배향을 제어하는 형태의 한 종류이다. VA 액정 표시 장치에서, 전압이 인가되지 않을 때 액정 분자는 패널 표면에 대하여 수직 방향으로 배열되어 있다. 또한, 화소를 몇몇 영역(서브화소)으로 분할하고, 분자들이 각각의 영역에서 상이한 방향으로 배열되어 있는 도메인 증배화(domain multiplication) 또는 멀티 도메인 설계로 불리는 방법을 이용할 수 있다.
실시형태 11은 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 12)
실시형태 12에서, 상술한 실시형태들의 임의의 액정 표시 장치를 포함하는 전자 장치의 예를 기술한다.
도 16a는 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636), 기록 매체 판독부(9672) 등을 포함할 수 있는 휴대형 게임기를 예시한다. 도 16a에 예시한 휴대형 게임기는 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 무선 통신으로 또 다른 휴대형 게임기와 정보를 공유하는 기능 등을 가질 수 있다. 도 16a에 예시한 휴대형 게임기는 상술한 기능 외에 다양한 기능을 가질 수 있다.
도 16b는 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636), 셔터 버튼(9676), 화상 수신부(9677) 등을 포함할 수 있는 디지털 카메라를 예시한다. 도 16b의 텔레비전 수신 기능을 갖는 디지털 카메라는 정지 화상 및/또는 동화상을 촬영하는 기능, 촬영한 화상을 자동으로 또는 수동으로 보정하는 기능, 안테나로부터 다양한 종류의 정보를 얻는 기능, 촬영한 화상 또는 안테나로부터 얻은 정보를 저장하는 기능, 및 촬영한 화상 또는 안테나로부터 얻은 정보를 표시부에 표시하는 기능을 가질 수 있다. 도 16b의 텔레비전 수신 기능을 갖는 디지털 카메라는 상술한 기능 외에 다양한 기능을 가질 수 있다.
도 16c는 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636) 등을 포함할 수 있는 텔레비전 세트를 예시한다. 도 16c의 텔레비전 세트는 텔레비전용 전파를 화상 신호로 처리 및 변환하는 기능, 화상 신호를 표시에 적합한 신호로 처리 및 변환하는 기능, 화상 신호의 프레임 주파수를 변환하는 기능 등을 가질 수 있다. 도 16c의 텔레비전 세트는 상술한 기능 외에 다양한 기능을 가질 수 있다.
도 17a는 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636), 포인팅 디바이스(9681), 외부 접속 포트(9680) 등을 포함할 수 있는 컴퓨터를 예시한다. 도 17a의 컴퓨터는 다양한 정보(예를 들어 정지 화상, 동화상, 및 텍스트 화상)를 표시부에 표시하는 기능, 다양한 소프트웨어(프로그램)에 의한 프로세싱을 제어하는 기능, 무선 통신 또는 유선 통신과 같은 통신 기능, 통신 기능으로 다양한 컴퓨터 네트워크에 접속하는 기능, 통신 기능으로 다양한 데이터를 송신 또는 수신하는 기능 등을 가질 수 있다. 도 17a의 컴퓨터는 상술한 기능 외에 다양한 기능을 가질 수 있다.
도 17b는 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 마이크로폰(9638) 등을 포함할 수 있는 휴대 전화를 예시한다. 도 17b의 휴대 전화는 다양한 정보(예를 들어 정지 화상, 동화상, 및 텍스트 화상)를 표시부에 표시하는 기능, 캘린더, 날짜, 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 조작 또는 편집하는 기능, 다양한 종류의 소프트웨어(프로그램)에 의한 프로세싱을 제어하는 기능 등을 가질 수 있다. 도 17b의 휴대 전화는 상술한 기능 외에 다양한 기능을 가질 수 있다.
도 17c는 하우징(9630), 표시부(9631), 조작 키(9635) 등을 포함할 수 있는 전자 페이퍼(전자북(e-book)으로도 칭함)를 예시한다. 도 17c의 전자 페이퍼는 다양한 정보(예를 들어 정지 화상, 동화상, 및 텍스트 화상)를 표시부에 표시하는 기능, 캘린더, 날짜, 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 조작 또는 편집하는 기능, 다양한 종류의 소프트웨어(프로그램)에 의한 프로세싱을 제어하는 기능 등을 가질 수 있다. 도 17c의 전자 페이퍼는 상술한 기능 외에 다양한 기능을 가질 수 있다.
본 실시형태에서 기술한 각각의 전자 장치에서, 액정 표시 장치의 표시부의 복수의 화소 각각에서 오프-상태 전류가 감소할 수 있다. 따라서, 축적 커패시터에 전압을 유지하기 위한 기간을 증가시킬 수 있고, 액정 표시 장치에 정지 화상 등을 표시할 때의 전력 소비를 줄일 수 있는 전자 장치를 제조할 수 있다. 또한, 정지 화상을 표시하는 경우 제어 신호의 공급을 중단함으로써, 전력 소비를 더욱 줄일 수 있다. 또한, 정지 화상과 동화상을 오동작 없이 스위칭할 수 있다.
실시형태 12는 다른 실시형태에서 기술하는 임의의 구조와 적절히 조합하여 실시할 수 있다.
(실시형태 13)
실시형태 13에서, 산화물 반도체를 포함하는 보텀-게이트 트랜지스터의 동작 원리를 기술한다.
도 19는 산화물 반도체를 포함하는 역 스태거형 절연 게이트 트랜지스터의 단면도이다. 산화물 반도체층(OS)은 그 사이에 제1 게이트 전극(GI1)이 개재되어 게이트 전극(G1) 위에 제공되어 있고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 제공되어 있다. 또한, 소스 전극(S) 및 드레인 전극(D) 위에 제2 게이트 절연막(GI2)이 제공되어 있고, 그 위에 제2 게이트 전극(G2)이 제공되어 있다. G2는 접지 전위로 유지된다.
이하에서, 에너지 밴드 다이어그램을 이용하여 기술한다. 본 명세서에서 기술한 에너지 밴드 다이어그램은 이해를 위하여 가능한 한 단순화되어 있고 정밀하지는 않다. 도 20a 및 20b는 도 19에 예시한 A-A' 섹션에 따른 에너지 밴드 다이어그램(계통도)이다. 도 20a는 소스에 인가된 전압의 전위가 드레인에 인가된 전압의 전위와 동일한 경우(VD=0V)를 예시하고, 도 20b는 소스에 관한 플러스 전위가 드레인에 인가되는 경우(VD＞0)를 예시한다.
도 21a 및 21b는 도 19에 예시한 B-B' 섹션에 따른 에너지 밴드 다이어그램(계통도)이다. 도 21a는 플러스 전위(+VG)가 게이트(G1)에 인가되어 있고, 캐리어(전자)가 소스와 드레인 사이에서 흐르는 온 상태를 예시한다. 도 21b는 마이너스 전위(-VG)가 게이트(G1)에 인가되어 있고, 소수 캐리어가 흐르지 않는 경우를 예시한다.
도 22는 진공 준위와 금속의 일함수(φM) 간의 관계 및 진공 준위와 산화물 반도체의 전자 친화도(χ) 간의 관계를 예시한다.
금속은 축퇴하므로, 전도대와 페르미 준위는 서로 대응한다. 한편, 통상적인 산화물 반도체는 일반적으로 n형 반도체이고, 이 경우 페르미 준위(Ef)는 밴드갭의 중앙에 위치한 진성 페르미 준위(Ei)로부터 떨어져 있고, 전도대에 더 가깝게 위치하고 있다. 수소는 산화물 반도체의 도너이고, 산화물 반도체를 n형 산화물 반도체가 되게 하는 하나의 인자인 것으로 알려져 있음을 알아야 한다.
한편, 본 발명의 산화물 반도체는, n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 외의 그러한 불순물이 함유되는 것을 가능한 한 방지하도록 산화물 반도체를 정제함으로써 얻는 진성(i형) 또는 실질적인 진성 산화물 반도체이다. 즉, 불순물을 첨가하는 것이 아니라 수소 또는 물과 같은 불순물을 가능한 한 제거함으로써 정제된 i형(진성) 반도체 또는 이에 가까운 반도체를 얻는 것이 특징이다. 이는, 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 수준이 되게 한다.
산화물 반도체의 밴드갭(Eg)이 3.15eV인 경우, 전자 친화도(χ)는 4.3eV라고 한다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화도(χ)와 실질적으로 동일하다. 이 경우, 전자에 대한 쇼트키(Schottky) 장벽은 금속과 산화물 반도체 간의 계면에 형성되지 않는다.
즉, 금속의 일함수(φM) 및 산화물 반도체의 전자 친화도(χ)가 서로 동일하고, 금속 및 산화물 반도체가 서로 접해 있는 경우, 도 20a에 예시한 에너지 밴드 다이어그램(계통도)을 얻는다.
도 20b에서, 검은 원(●)은 전자를 나타내고, 플러스 전위가 게이트 및 드레인에 인가되면, 전자는 장벽(h)을 거쳐 산화물 반도체에 주입되고 드레인을 향해 흐른다. 이 경우, 장벽(h)의 높이는 게이트 전압 및 드레인 전압에 따라 변하는데, 플러스의 드레인 전압이 인가되는 경우 장벽의 높이(h)는 전압이 인가되지 않은 도 20a의 장벽 높이, 즉 밴드갭(Eg)의 ½보다 작다.
이때 산화물 반도체로 주입된 전자는 도 21a에 예시한 바와 같이 산화물 반도체에 흐른다. 또한, 도 21b에서, 마이너스 전위(역 바이어스)가 게이트 전극(G1)에 인가되면, 소수 캐리어인 홀이 실질적으로 0이기 때문에 전류의 값은 0에 매우 가깝다.
예를 들어, 상술한 바와 같은 절연 게이트 트랜지스터가 1×104㎛의 채널 폭(W) 및 3㎛의 채널 길이를 갖더라도, 오프-상태 전류는 10-13A 이하이고, 문턱전압 이하 기울기(subthreshold swing)(S 값)은 0.1V/dec(게이트 절연막의 두께: 100㎚)일 수 있다.
실리콘 반도체의 진성 캐리어 농도는 1.45×1010/㎤(300K)이고, 캐리어는 실온에서도 존재함을 알아야 한다. 이는, 열 여기된 캐리어가 실온에서도 존재함을 의미한다. 인 또는 붕소와 같은 불순물이 첨가된 실리콘 웨이퍼를 실용적으로 사용한다. 또한, 소위 진성 실리콘 웨이퍼에서도 제어할 수 없는 불순물이 존재한다. 그러므로 캐리어는 실제로 1×1014/㎤ 이상으로 실리콘 반도체에 존재하고, 이는 소스와 드레인 간의 전도에 기여한다. 또한, 실리콘 반도체의 밴드갭은 1.12eV이므로, 실리콘 반도체를 포함하는 트랜지스터의 오프-상태 전류는 온도에 따라 현저하게 변한다.
그러므로 넓은 밴드갭을 갖는 산화물 반도체를 트랜지스터에 단순히 사용하는 것이 아니라 주성분 외의 불순물이 함유되는 것을 가능한 한 방지할 수 있도록 산화물 반도체를 정제함으로써, 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 이하로 되고, 실질적인 동작 온도에서 열 여기되는 캐리어를 제거할 수 있고, 소스 측으로부터 주입되는 캐리어만으로 트랜지스터를 작동시킬 수 있다. 이는, 오프-상태 전류를 1×10-13A 이하로 감소시킬 수 있고, 오프-상태 전류가 온도 변화에 따라 거의 변하지 않고, 매우 안정적으로 동작할 수 있는 트랜지스터를 얻을 수 있게 한다.
본 발명의 기술적 사상은, 산화물 반도체에 불순물을 첨가하지 않고, 이와는 반대로 바람직하지 않게 존재하는 물 또는 수소와 같은 불순물을 제거함으로써 산화물 반도체 자체를 정제하는 것이다. 즉, 본 발명의 한 실시형태의 특징은, 도너 준위를 형성하는 물 또는 수소를 제거하고, 산소를 충분히 공급하여 산소 결손(oxygen defect)을 더욱 제거함으로써 산화물 반도체 자체를 정제하는 것이다.
산화물 반도체에서, 성막 직후에도 수소는 2차 이온 질량 분석법(SIMS)을 통해 1020/㎤ 등급으로 관찰된다. 본 발명의 한 가지 기술적 사상은, 도너 준위를 형성하는 물 또는 수소와 같은 불순물을 의도적으로 제거하고, 물 또는 수소를 제거함과 동시에 감소하는 산소(산화물 반도체의 성분 중 하나)를 산화물 반도체에 또한 첨가함으로써, 산화물 반도체를 정제하고 전기적으로 i형(진성) 반도체를 얻는 것이다.
그 결과, 수소의 양은 가능한 한 적은 것이 바람직하고, 산화물 반도체의 캐리어도 가능한 한 적은 것이 바람직하다. 산화물 반도체는 캐리어가 제거되어 있는 i형(진성) 반도체이고, 절연 게이트 트랜지스터에 사용한 경우 캐리어를 의도적으로 포함하는 반도체보다는 캐리어의 경로로서의 반도체의 의미가 제공된다.
그 결과, 산화물 반도체로부터 캐리어를 완전히 제거하거나 캐리어를 실질적으로 감소시킴으로서, 절연 게이트 트랜지스터의 오프-상태 전류를 감소시킬 수 있고, 이는 본 발명의 한 실시양태의 기술적 사상이다. 즉, 기준으로서, 수소 농도는 1×1016/㎤ 이하이고, 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 이하이다. 본 발명의 기술적 사상에 따르면, 이상적인 수소 농도 및 캐리어 농도는 0 또는 0에 가까운 것이다.
또한, 그 결과로서, 산화물 반도체는 경로로서 기능하고, 산화물 반도체 자체는 캐리어를 포함하지 않거나 매우 적은 캐리어를 포함하도록 정제되어 있는 i형(진성) 반도체이고, 캐리어는 소스 측의 전극을 통해 공급된다. 공급의 정도는 산화물 반도체의 전자 친화도(χ), 이상적으로는 진성 페르미 준위에 대응하는 페르미 준위, 및 소스 또는 드레인 전극의 일함수로부터 얻는 장벽 높이에 의해 결정된다.
그러므로 오프-상태 전류는 가능한 한 적은 것이 바람직하고, 본 발명의 한 실시형태의 특징은, 1V 내지 10V의 드레인 전압이 인가되는 절연 게이트 트랜지스터의 특성에서 채널 폭의 마이크로미터당 오프-상태 전류가 100aA/㎛ 이하, 바람직하게는 10aA/㎛ 이하, 더욱 바람직하게는 1aA/㎛ 이하인 데 있다.
(실시형태 14)
실시형태 14에서, 시험 소자 그룹(TEG로도 칭함)을 사용하는 오프-상태 전류의 측정값을 후술한다.
도 23은 L/W=3㎛/50㎛의 박막 트랜지스터 200개가 병렬로 접속되어 있는 L/W=3㎛/10000㎛의 박막 트랜지스터의 초기 특성을 도시한다. 또한, 그 상면도는 도 24a이고, 부분적으로 확대한 상면도는 도 24b이다. 도 24b의 점선으로 둘러싼 영역은 L/W=3㎛/50㎛ 및 Lov=1.5㎛을 갖는 한 단의 박막 트랜지스터이다. 박막 트랜지스터의 초기 특성을 측정하기 위하여, 기판 온도를 실온으로 설정하였고, 소스와 드레인 간의 전압(이하에서, 드레인 전압 또는 Vd)을 10V로 설정하였고, 소스와 게이트 간의 전압(이하에서, 게이트 전압 또는 Vg)을 -20V로부터 +20V까지 변화시킨 조건하에서 소스-드레인 전류(이하에서 드레인 전류 또는 Id로 칭함)의 변화 특성, 즉 Vg-Id 특성을 측정하였다. 도 23은 -20V 내지 +5V 범위의 Vg를 도시함을 알아야 한다.
도 23에 도시한 바와 같이, 10000㎛의 채널 폭(W)을 갖는 박막 트랜지스터는 측정 장치(반도체 파라미터 애널라이저, Agilent Technologies Inc가 제조한 Agilent　4156C)의 분해능(100fA) 이하인, 1V 및 10V의 Vd에서 1×10-13A 이하의 오프-상태 전류를 갖는다.
측정을 위해 사용한 박막 트랜지스터의 제조 방법을 기술한다.
우선, CVD법으로 유리 기판 위에 기초층으로서의 질화 실리콘층을 형성하였고, 질화 실리콘층 위에 산화 질화 실리콘층을 형성하였다. 스퍼터링법으로 산화 질화 실리콘층 위에 게이트 전극층으로서의 텅스텐층을 형성하였다. 본 실시형태에서, 텅스텐층을 게이트 전극층으로 선택적으로 에칭하였다.
이어서, CVD법으로 게이트 전극층 위에 게이트 절연층으로서 100㎚의 두께를 갖는 산화 질화 실리콘층을 형성하였다.
이어서, In-Ga-Zn-O계 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:2의 몰비)을 사용하여 스퍼터링법으로 게이트 절연층 위에 50㎚의 두께를 갖는 산화물 반도체층을 형성하였다. 여기서, 산화물 반도체층을 섬 형상의 산화물 반도체층으로 선택적으로 에칭하였다.
이어서, 클린 오븐에서 질소 분위기에서 450℃로 1시간 동안 산화물 반도체층에 제1 가열 처리를 수행하였다.
이어서, 스퍼터링법으로 산화물 반도체층 위에 소스 전극층 및 드레인 전극층으로서 티타늄층(150㎚의 두께를 가짐)을 형성하였다. 여기서, 소스 전극층 및 드레인 전극층을 선택적으로 에칭하여 3㎛의 채널 길이(L) 및 50㎛의 채널 폭(W)을 각각 갖는 200개의 박막 트랜지스터를 병렬로 접속하여 L/W=3㎛/10000㎛를 갖는 박막 트랜지스터를 얻었다.
다음으로, 반응성 스퍼터링법으로 산화물 반도체층과 접하는 보호 절연층으로서 300㎚의 두께를 갖는 산화 실리콘층을 형성하였다. 여기서, 보호층인 산화 실리콘층을 선택적으로 에칭하여 게이트 전극층, 소스 전극층 및 드레인 전극층 위에 개구 부분을 형성하였다. 그 후, 질소 분위기에서 250℃로 1시간 동안 제2 가열 처리를 수행하였다.
이어서, Vg-Id 특성의 측정 전에 150℃로 10시간 동안 가열 처리를 수행하였다.
상술한 공정으로 보텀-게이트 박막 트랜지스터를 제조하였다.
도 23에 도시한 바와 같이 박막 트랜지스터가 약 1×10-13A의 오프-상태 전류를 갖는 원인은 상술한 제조 공정에서 산화물 반도체층의 수소의 농도가 충분히 감소될 수 있었기 때문이다. 산화물 반도체층의 수소의 농도는 1×1016/㎤ 이하이다. 산화물 반도체층의 수소의 농도는 2차 이온 질량 분석법(SIMS)으로 측정하였음을 알아야 한다.
In-Ga-Zn-O계 산화물 반도체를 사용하는 예를 기술하지만, 본 실시형태는 이에 특별히 한정하지 않는다. 또 다른 산화물 반도체 재료, 예컨대 In-Sn-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체를 또한 사용할 수 있다. 산화물 반도체 재료로서, AlOx를 2.5 중량% 내지 10 중량%로 혼합한 In-Al-Zn-O계 산화물 반도체 또는 SiOx를 2.5 중량% 내지 10 중량%로 혼합한 In-Zn-O계 산화물 반도체를 사용할 수 있다.
캐리어 측정 장치로 측정하는 산화물 반도체층의 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 이하이다. 즉, 산화물 반도체층의 캐리어 농도는 가능한 한 0에 가깝게 할 수 있다.
박막 트랜지스터는 또한 10㎚ 이상 1000㎚ 이하의 채널 길이(L)를 가질 수 있는데, 이는 회로의 동작 속도를 증가시킬 수 있고, 오프-상태 전류가 매우 작은데, 이는 전력 소비의 추가적인 감소를 가능하게 한다.
또한, 회로 설계 시, 산화물 반도체층은 박막 트랜지스터가 오프 상태인 경우 절연체로서 간주할 수 있다.
그 후, 본 실시형태에서 제조한 박막 트랜지스터의 오프-상태 전류의 온도 특성을 평가하였다. 온도 특성은 박막 트랜지스터를 사용하는 최종 제품의 환경 내성, 성능의 유지 등을 고려할 때 중요하다. 변화량이 적을수록 더욱 바람직하고, 이는 제품 설계를 위한 자유도를 증가시킴을 이해하게 된다.
온도 특성을 위하여, 박막 트랜지스터들을 구비한 기판들을 -30℃, 0℃, 25℃, 40℃, 60℃, 80℃, 100℃, 및 120℃의 개별적인 항온으로 유지하였고, 드레인 전압을 6V로 설정하였고, 게이트 전압을 -20V부터 +20V까지 변화시킨 조건하에서 항온 챔버를 사용하여 Vg-Id 특성을 얻었다.
도 25a는 상술한 온도에서 측정하고 서로 겹쳐놓은 Vg-Id 특성들을 도시하고, 도 25b는 도 25a에서 점선으로 둘러싼 오프-상태 전류 영역의 확대한 도면을 도시한다. 도면에서 화살표로 나타낸 가장 오른쪽 곡선은 -30℃에서 얻은 곡선이고, 가장 왼쪽 곡선은 120℃에서 얻은 곡선이고, 다른 온도에서 얻은 곡선들은 그 사이에 위치한다. 온-상태 전류의 온도 의존성은 거의 관찰할 수 없다. 한편, 도 25b의 확대한 도면에서도 명확하게 도시한 바와 같이, 오프-상태 전류는 -20V의 게이트 전압 근방을 제외한 모든 온도에서 측정 장치의 분해능에 근접한 1×10-12A 이하이고, 그 온도 의존성은 관찰되지 않는다. 즉, 120℃의 고온에서도 오프-상태 전류는 1×10-12A 이하로 유지되고, 채널 폭(W)이 10000㎛임을 고려하면 오프-상태 전류가 현저히 작음을 알 수 있다.
상술한 바와 같이 정제된 산화물 반도체(정제된 OS)를 포함하는 박막 트랜지스터는 온도에 대한 오프-상태 전류의 의존성이 거의 나타나지 않는다. 도 19의 밴드 다이어그램에서 예시한 바와 같이, 도전 타입이 진성 타입에 매우 근접하게 되고, 페르미 준위가 금제대의 중앙에 위치하기 때문에, 정제된 경우의 산화물 반도체는 온도 의존성을 나타내지 않는다고 말할 수 있다. 이는, 산화물 반도체가 3eV 이상의 에너지 갭을 갖고, 매우 적은 열 여기된 캐리어를 포함한다는 점으로부터도 기인한다. 또한, 소스 영역 및 드레인 영역이 축퇴 상태로 있고, 이는 또한 온도 의존성이 없음을 나타내는 요인이다. 박막 트랜지스터는 축퇴된 소스 영역으로부터 산화물 반도체에 주입되는 캐리어에 의해 주로 작동되고, 상술한 특성(온도에 대한 오프-상태 전류의 의존성)은 온도에 대한 캐리어 농도의 의존성에 의해 설명될 수 있다.
오프-상태 전류가 매우 작은 이러한 박막 트랜지스터를 사용하여 표시 장치를 제조하는 경우, 누설 전류가 감소하고, 따라서 표시 데이터를 유지하기 위한 기간을 연장할 수 있다.
[실시예 1]
실시예 1에서, 도 1에 도시한 전술한 실시형태에서 기술되어 있고 실제로 제조한 액정 표시 장치의 정지 화상 표시 시 화상 신호 유지 특성의 평가 결과를 기술한다.
우선, 화소부에 포함된 복수의 화소의 상면 레이아웃 다이어그램에 관하여, 기판 위에 형성한 박막 트랜지스터와 같은 소자의 후측(rear side)으로부터 얻은 사진을 도 27에 도시한다.
도 27에 도시한 화소의 사진으로부터, 사각형 화소가 제공되어 있고, 게이트선(2701) 및 신호선(2702)이 서로 직각으로 제공되어 있음을 알 수 있다. 커패시터선(2703)은 게이트선(2701)과 평행한 위치에 제공되어 있음을 또한 알 수 있다. 게이트선(2701) 및 커패시터선(2703)과 신호선(2702)이 서로 겹치는 영역에서, 기생 용량을 줄이기 위하여 절연막이 제공되어 있고, 도 27에서 요철(bump)로서 관찰될 수 있다. 본 실시예에서 기술한 액정 표시 장치는 반사형 액정 표시 장치이고, 적색(R) 컬러 필터(2704R), 녹색(G) 컬러 필터(2704G) 및 청색(B) 컬러 필터(2704B)가 관찰된다. 도 27에서, 게이트선(2701)에 의해 제어되는 영역에, 산화물 반도체인 In-Ga-Zn-O계 비단결정막이 투광성 반도체층으로서 제공되어 있고, 박막 트랜지스터가 형성되어 있다.
도 28은 전술한 실시형태에 따라 정지 화상을 표시할 때 도 27에 도시한 각 화소의 시간에 따른 휘도 변화의 그래프를 도시한다.
도 28로부터, 도 27의 화소의 상면 레이아웃의 경우, 화상 신호 유지 기간은 약 1분임을 알 수 있다. 그러므로 정지 화상을 표시할 때 동일한 화상 신호를 정기적으로 공급하는 동작(도면에서 "리프레시")을 수행함으로써 일정한 휘도를 유지할 수 있다. 그 결과, 구동 회로부에 포함된 트랜지스터에 전압을 인가하는 시간의 길이를 대폭 단축할 수 있다. 또한, 시간에 따른 구동 회로의 열화를 대폭 늦출 수 있고, 이는 액정 표시 장치의 신뢰성 개선과 같은 유리한 효과를 제공한다.
[실시예 2]
실시예 2에서, 도 1에 도시한 전술한 실시형태에서 기술되어 있고 실시예 1과는 상이한 구조를 갖도록 실제로 제조한 액정 표시 장치의 정지 화상 표시 시 화상 신호 유지 특성의 평가 결과를 기술한다.
우선, 화소부에 포함된 복수의 화소의 상면 레이아웃 다이어그램에 관하여, 기판 위에 형성한 박막 트랜지스터와 같은 소자의 후측으로부터 얻은 사진을 도 29에 도시한다.
도 29에 도시한 화소의 사진으로부터, 사각형 화소가 제공되어 있고, 게이트선(2901) 및 신호선(2902)이 서로 직각으로 제공되어 있음을 알 수 있다. 커패시터선(2903)은 게이트선(2901)과 평행한 위치에 제공되어 있음을 또한 알 수 있다. 게이트선(2901) 및 커패시터선(2903)과 신호선(2902)이 서로 겹치는 영역에서, 기생 용량을 줄이기 위하여 절연막이 제공되어 있고, 도 29에서 요철로서 관찰될 수 있다. 본 실시예에서 기술한 액정 표시 장치는 반사형 액정 표시 장치이고, 적색(R) 컬러 필터와 겹치는 반사 전극(2904R), 녹색(G) 컬러 필터와 겹치는 반사 전극(2904G) 및 청색(B) 컬러 필터와 겹치는 반사 전극(2904B)이 관찰된다. 도 29에서, 게이트선(2901)에 의해 제어되는 영역에, 산화물 반도체인 In-Ga-Zn-O계 비단결정막이 투광성 반도체층으로서 제공되어 있고, 박막 트랜지스터가 형성되어 있다.
도 30은 전술한 실시형태에 따라 정지 화상을 표시할 때 도 29에 도시한 각 화소의 시간에 따른 휘도 변화의 그래프를 도시한다.
도 30으로부터, 도 29의 화소의 상면 레이아웃의 경우, 화상 신호 유지 기간은 약 1분임을 알 수 있다. 그러므로 정지 화상을 표시할 때 동일한 화상 신호를 정기적으로 공급하는 동작(도면에서 "리프레시")을 수행함으로써 일정한 휘도를 유지할 수 있다. 그 결과, 구동 회로부에 포함된 트랜지스터에 전압을 인가하는 시간의 길이를 대폭 단축할 수 있다. 또한, 시간에 따른 구동 회로의 열화를 대폭 늦출 수 있고, 이는 액정 표시 장치의 신뢰성 개선과 같은 유리한 효과를 제공한다.
[실시예 3]
실시예 3에서, 도 1에 도시한 전술한 실시형태에서 기술되어 있고 실시예 1 및 2와는 상이한 구조를 갖도록 실제로 제조한 액정 표시 장치의 정지 화상 표시 시 화상 신호 유지 특성의 평가 결과를 기술한다.
우선, 화소부에 포함된 복수의 화소의 상면 레이아웃 다이어그램에 관하여, 기판 위에 형성한 박막 트랜지스터와 같은 소자의 후측으로부터 얻은 사진을 도 31에 도시한다.
도 31에 도시한 화소의 사진으로부터, 사각형 화소가 제공되어 있고, 게이트선(3101) 및 신호선(3102)이 서로 직각으로 제공되어 있음을 알 수 있다. 커패시터선(3103)은 게이트선(3101)과 평행한 위치에 제공되어 있음을 또한 알 수 있다. 게이트선(3101) 및 커패시터선(3103)과 신호선(3102)이 서로 겹치는 영역에서, 기생 용량을 줄이기 위하여 절연막이 제공되어 있고, 도 31에서 요철로서 관찰될 수 있다. 본 실시예에서 기술한 액정 표시 장치는 중합체 분산형 액정을 사용하는 액정 표시 장치이고, 반사 전극(3104)이 관찰된다. 도 31에서, 게이트선(3101)에 의해 제어되는 영역에, 산화물 반도체인 In-Ga-Zn-O계 비단결정막이 투광성 반도체층으로서 제공되어 있고, 박막 트랜지스터가 형성되어 있다.
도 32는 전술한 실시형태에 따라 정지 화상을 표시할 때 도 31에 도시한 각 화소의 시간에 따른 휘도 변화의 그래프를 도시한다.
도 32로부터, 도 31의 화소의 상면 레이아웃의 경우, 중합체 분산형 액정은 화상 신호를 유지하는 특성이 있으므로 화상 신호 유지 기간은 실시예 1 및 2 중 임의의 실시예의 시간보다 길 수 있음을 알 수 있다. 그러므로 정지 화상을 표시할 때 동일한 화상 신호를 공급하는 동작의 간격을 연장할 수 있다. 그 결과, 구동 회로부에 포함된 트랜지스터에 전압을 인가하는 시간의 길이를 대폭 단축할 수 있다. 또한, 시간에 따른 구동 회로의 열화를 대폭 늦출 수 있고, 이는 액정 표시 장치의 신뢰성 개선과 같은 유리한 효과를 제공한다.
[실시예 4]
실시예 4에서, 도 1에 도시한 전술한 실시형태에서 기술되어 있고 실시예 1 내지 3과는 상이한 구조를 갖도록 실제로 제조한 액정 표시 장치의 정지 화상 표시 시 화상 신호 유지 특성의 평가 결과를 기술한다. 특히, 본 실시예에서, 임의의 실시예 1 내지 3에서 기술한 복수의 화소의 상면 레이아웃 다이어그램과는 상이한 예를 기술한다. 기판 위에 형성한 박막 트랜지스터와 같은 소자의 후측으로부터 얻은 사진을 도 33에 도시한다.
도 33에 도시한 화소의 사진으로부터, 사각형 화소가 제공되어 있고, 게이트선(3301) 및 신호선(3302)이 서로 직각으로 제공되어 있음을 알 수 있다. 임의의 실시예 1 내지 3에서 기술한 화소의 사진과는 다르게 커패시터선이 생략되어 있는 상면 레이아웃 다이어그램을 기술한다. 본 실시예에서 기술한 액정 표시 장치는 투과형 액정 표시 장치이고, 화소 전극(3304)이 관찰된다. 도 33에서, 게이트선(3301)에 의해 제어되는 영역에, 산화물 반도체인 In-Ga-Zn-O계 비단결정막이 투광성 반도체층으로서 제공되어 있고, 박막 트랜지스터가 형성되어 있다.
[실시예 5]
실시예 5에서, 도 1에 도시하고 전술한 실시형태에서 기술한 액정 표시 장치의 동작 방법의 예를 기술한다. 도 2a 내지 2c 및 도 3에서 예로서 제공되어 있는 복수의 n채널 트랜지스터를 사용하여 제조한 구동 회로에서, 정지 화상 및 동화상을 표시하는 동작, 또는 액정 소자에 인가되는 전압을 재기입하는 동작(이하에서 리프레시 동작으로도 칭함) 동안 구동 회로부의 각 배선에 전위를 공급하는 절차 또는 전위의 공급을 중단하는 절차는 도 34를 참조하여 기술한다. 도 34는 시프트 레지스터에 고 전원 전위(VDD)를 공급하기 위한 배선, 저 전원 전위(VSS)를 공급하기 위한 배선, 스타트 펄스(SP)를 공급하기 위한 배선, 및 제1 내지 제4 클록 신호(CK1 내지 CK4)를 공급하기 위한 배선의 기간 T1 전후의 전위 변화를 예시한다.
본 실시예의 액정 표시 장치는 구동 회로부를 계속 작동시키지 않는 정지 화상을 표시할 수 있다. 그러므로 도 34에 예시한 바와 같이 고 전원 전위(VDD), 제1 내지 제4 클록 신호(CK1 내지 CK4), 및 스타트 펄스와 같은 제어 신호가 시프트 레지스터에 공급되는 기간 및 제어 신호가 공급되지 않는 기간이 존재한다. 도 34에 예시한 기간 T1은 제어 신호가 공급되는 기간, 즉 동화상을 표시하는 기간 및 리프레시 동작을 수행하는 기간에 대응함을 알아야 한다. 도 34에 예시한 기간 T2는 제어 신호가 공급되지 않는 기간, 즉 정지 화상을 표시하는 기간에 대응한다.
도 34에서, 고 전원 전위(VDD)가 공급되는 기간은 기간 T1뿐만 아니라 기간 T2의 일부에도 제공되어 있다. 또한, 도 34에서, 제1 내지 제4 클록 신호(CK1 내지 CK4)가 공급되는 기간은 고 전원 전위(VDD)의 공급 개시와 고 전원 전위(VDD)의 공급 중단 사이에 제공되어 있다.
또한, 도 34에 예시한 바와 같이, 제1 내지 제4 클록 신호(CK1 내지 CK4)는 기간 T1이 시작되기 전에 일단 고 전위로 설정된 후 일정 주기로 발진하도록 개시하고 기간 T1이 끝난 후에 저 전위로 설정된 후 발진하는 것을 중단하도록 설정할 수 있다.
전술한 바와 같이, 본 실시예의 액정 표시 장치에서, 시프트 레지스터에 대한 고 전원 전위(VDD), 제1 내지 제4 클록 신호(CK1 내지 CK4), 및 스타트 펄스와 같은 제어 신호의 공급은 기간 T2에서 중단된다. 이어서, 제어 신호의 공급이 중단된 기간에서, 각 트랜지스터가 온 상태인지 오프 상태인지 여부가 제어되고, 시프트 레지스터로부터의 펄스 신호의 출력이 또한 중단된다. 그러므로 시프트 레지스터의 전력 소비 및 시프트 레지스터에 의해 구동되는 화소부의 전력 소비를 줄일 수 있다.
전술한 리프레시 동작은 표시되는 정지 화상의 품질이 열화될 수 있는 가능성이 존재하기 때문에 정기적으로 수행할 필요가 있다. 본 실시예의 액정 표시 장치에서, 산화물 반도체를 포함하는 전술한 트랜지스터는 각 화소의 액정 소자에 인가되는 전압을 제어하기 위한 스위칭 소자로서 사용한다. 따라서, 오프-상태 전류를 대폭 줄일 수 있고, 각 화소의 액정 소자에 인가되는 전압의 변동을 줄일 수 있다. 즉, 정지 화상의 표시로 인해 시프트 레지스터의 동작이 중단되는 기간이 길더라도, 화상 품질의 열화를 억제할 수 있다. 예를 들어, 기간이 3분이더라도, 표시되는 정지 화상의 품질을 유지할 수 있다. 예를 들어, 초당 60회의 재기입을 수행하는 액정 표시 장치 및 3분에 1회의 리프레시 동작을 수행하는 액정 표시 장치를 서로 비교하면, 전력 소비를 약 1/10000로 줄일 수 있다.
고 전원 전위(VDD)의 공급 중단은 도 34에 예시한 바와 같이 저 전위 전원(VSS)와 동일한 전위를 설정하는 것임을 알아야 한다. 또한, 고 전원 전위(VDD)의 공급 중단은 고 전원 전위가 공급되는 배선의 전위를 플로팅 상태로 설정하는 것일 수 있다.
고 전원 전위(VDD)가 공급되는 배선의 전위를 증가시키는 경우(기간 T1 전에 저 전원 전위(VSS)로부터 고 전원 전위(VDD)로 전위가 증가함을 의미함), 배선의 전위는 점진적으로 변하도록 제어하는 것이 바람직하다. 배선의 전위 변화의 변화도가 가파른 경우, 전위의 변화가 잡음이 될 수 있고, 시프트 레지스터로부터 불량 펄스(fault pulse)가 출력될 가능성이 있다. 시프트 레지스터가 게이트선 구동 회로에 포함되어 있는 경우, 불량 펄스는 트랜지스터를 온 상태로 하기 위한 신호로서 기능한다. 따라서, 액정 소자에 인가되는 전압이 불량 펄스에 의해 변할 수 있고, 정지 화상의 품질이 변할 수 있는 가능성이 있다. 그러므로 상술한 바와 같이 배선의 전위 변화를 제어하는 것이 바람직하다. 상술한 내용에서, 도 34는 고 전원 전위(VDD)에 대한 신호의 상승이 하강보다 더욱 완만해지는 예를 예시한다. 특히, 본 실시예의 액정 표시 장치에서, 화소부에 정지 화상을 표시하는 경우, 시프트 레지스터에 대한 고 전원 전위(VDD)의 공급의 중단 및 재공급은 적절히 수행한다. 즉, 고 전원 전위(VDD)를 공급하기 위한 배선의 전위 변화가 잡음으로서 화소부에 부정적인 영향을 미치는 경우, 잡음은 표시 화상의 열화를 직접적으로 야기한다. 그러므로 본 실시예의 액정 표시 장치는 배선의 전위 변화(특히, 전위의 증가)가 잡음으로서 화소부에 침입하는 것을 방지하도록 제어하는 것이 중요하다.
본원은 그 전반적이 내용이 본원에 참조로서 포함되는, 일본 특허청에 2009년 10월 16일, 2009년 12월 1일 및 2009년 12월 8일에 각각 출원된 일본특허 출원번호 2009-238916, 2009-273913 및 2009-278999에 기초한다.
1000: 액정 표시 장치; 1001: 표시 패널; 1002: 신호 생성 회로; 1003: 메모리 회로; 1004: 비교 회로; 1005: 선택 회로; 1006: 표시 제어 회로; 1007: 구동 회로부; 1008: 화소부; 1010: 프레임 메모리; 1009A: 게이트선 구동 회로; 1009B: 신호선 구동 회로

Claims (2)

  1. 표시 장치로서,
    산화물 반도체층; 및
    제1 도전층 내지 제5 도전층
    을 포함하고,
    상기 산화물 반도체층은 상기 제1 도전층 위에 있고,
    상기 제2 도전층은 상기 산화물 반도체층 위에 있고,
    상기 제3 도전층은 상기 산화물 반도체층 위에 있고,
    상기 제4 도전층은 상기 산화물 반도체층 위에 있고,
    상기 제4 도전층은, 절연층을 개재하여 상기 산화물 반도체층과 중첩하는 영역을 포함하고,
    상기 제5 도전층은 상기 절연층 위에 있고,
    상기 제1 도전층은 상기 산화물 반도체층과 전기적으로 접속되고,
    상기 제2 도전층은 상기 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 도전층은 상기 산화물 반도체층과 전기적으로 접속되고,
    상기 제5 도전층은 상기 제3 도전층과 전기적으로 접속되고,
    상기 제4 도전층은, 상기 산화물 반도체층 및 상기 절연층을 개재하여 상기 제1 도전층과 중첩하는 영역을 포함하고,
    상기 제4 도전층은 게이트 전극으로서의 기능을 갖는, 표시 장치.
  2. 표시 장치로서,
    산화물 반도체층; 및
    제1 도전층 내지 제5 도전층
    을 포함하고,
    상기 산화물 반도체층은 상기 제1 도전층 위에 있고,
    상기 제2 도전층은 상기 산화물 반도체층 위에 있고,
    상기 제3 도전층은 상기 산화물 반도체층 위에 있고,
    상기 제4 도전층은 상기 산화물 반도체층 위에 있고,
    상기 제4 도전층은, 절연층을 개재하여 상기 산화물 반도체층과 중첩하는 영역을 포함하고,
    상기 제5 도전층은 상기 절연층 위에 있고,
    상기 제1 도전층은 상기 산화물 반도체층과 전기적으로 접속되고,
    상기 제2 도전층은 상기 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 도전층은 상기 산화물 반도체층과 전기적으로 접속되고,
    상기 제5 도전층은 상기 제3 도전층과 전기적으로 접속되고,
    상기 제4 도전층은, 상기 산화물 반도체층 및 상기 절연층을 개재하여 상기 제1 도전층과 중첩하는 영역을 포함하고,
    상기 제4 도전층은 상기 제3 도전층과 중첩하지 않고,
    상기 제4 도전층은 게이트 전극으로서의 기능을 갖는, 표시 장치.
KR1020197015889A 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치 KR102081795B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP-P-2009-238916 2009-10-16
JP2009238916 2009-10-16
JP2009273913 2009-12-01
JPJP-P-2009-273913 2009-12-01
JPJP-P-2009-278999 2009-12-08
JP2009278999 2009-12-08
PCT/JP2010/067319 WO2011046032A1 (en) 2009-10-16 2010-09-28 Liquid crystal display device and electronic apparatus having the same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187037080A Division KR101988819B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207004991A Division KR102143040B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치

Publications (2)

Publication Number Publication Date
KR20190065470A KR20190065470A (ko) 2019-06-11
KR102081795B1 true KR102081795B1 (ko) 2020-02-26

Family

ID=43876083

Family Applications (8)

Application Number Title Priority Date Filing Date
KR1020197015889A KR102081795B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020207004991A KR102143040B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020227008383A KR102462145B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020127011035A KR101844080B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020207022547A KR102290831B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020187007593A KR101933841B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020187037080A KR101988819B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020217025445A KR102375647B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치

Family Applications After (7)

Application Number Title Priority Date Filing Date
KR1020207004991A KR102143040B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020227008383A KR102462145B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020127011035A KR101844080B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020207022547A KR102290831B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020187007593A KR101933841B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020187037080A KR101988819B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치
KR1020217025445A KR102375647B1 (ko) 2009-10-16 2010-09-28 액정 표시 장치 및 이를 구비한 전자 장치

Country Status (7)

Country Link
US (2) US10061172B2 (ko)
EP (2) EP3244394A1 (ko)
JP (11) JP5882572B2 (ko)
KR (8) KR102081795B1 (ko)
CN (6) CN116343705A (ko)
TW (2) TWI613637B (ko)
WO (1) WO2011046032A1 (ko)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102235725B1 (ko) 2009-10-16 2021-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058885A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
KR101839931B1 (ko) 2009-11-30 2018-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치, 액정 표시 장치의 구동 방법, 및 이 액정 표시 장치를 구비하는 전자기기
WO2011068106A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
WO2011074379A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method thereof
KR101842860B1 (ko) 2010-01-20 2018-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법
KR101750126B1 (ko) * 2010-01-20 2017-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법 및 액정 표시 장치
KR101748901B1 (ko) 2010-04-09 2017-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 구동 방법
US9349325B2 (en) 2010-04-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US9697788B2 (en) 2010-04-28 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
CA2799183A1 (en) 2010-05-12 2011-11-17 Radius Health, Inc. Therapeutic regimens
US8698852B2 (en) 2010-05-20 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
AU2011312490B2 (en) 2010-09-28 2015-06-25 Radius Pharmaceuticals, Inc. Selective androgen receptor modulators
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
CN103620483A (zh) * 2011-06-27 2014-03-05 夏普株式会社 液晶驱动装置和液晶显示装置
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
TWI567985B (zh) 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5974350B2 (ja) * 2011-11-24 2016-08-23 セイコーエプソン株式会社 表示装置、表示装置の制御方法及び制御装置
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9742378B2 (en) * 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
KR102082794B1 (ko) * 2012-06-29 2020-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법, 및 표시 장치
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
US9984644B2 (en) * 2012-08-08 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for driving the same
JP6267902B2 (ja) * 2012-09-21 2018-01-24 株式会社半導体エネルギー研究所 順序回路、表示装置
KR20150085035A (ko) 2012-11-15 2015-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
JP6205249B2 (ja) 2012-11-30 2017-09-27 株式会社半導体エネルギー研究所 情報処理装置の駆動方法
JP2014130336A (ja) 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 表示装置
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP2014209209A (ja) 2013-03-28 2014-11-06 株式会社半導体エネルギー研究所 表示装置
DK3122426T3 (da) 2014-03-28 2023-04-03 Univ Duke Behandling af brystcancer ved anvendelse af selektive østrogenreceptormodulatorer
US9421264B2 (en) 2014-03-28 2016-08-23 Duke University Method of treating cancer using selective estrogen receptor modulators
JP6581825B2 (ja) * 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
JP2016066065A (ja) 2014-09-05 2016-04-28 株式会社半導体エネルギー研究所 表示装置、および電子機器
KR20170091139A (ko) 2014-12-01 2017-08-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 상기 표시 장치를 갖는 표시 모듈, 및 상기 표시 장치 또는 상기 표시 모듈을 갖는 전자 기기
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6681780B2 (ja) 2015-05-07 2020-04-15 株式会社半導体エネルギー研究所 表示システムおよび電子機器
KR20160144314A (ko) 2015-06-08 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 그 동작 방법, 및 전자 기기
KR102553553B1 (ko) 2015-06-12 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 및 그 동작 방법 및 전자 기기
KR102485165B1 (ko) * 2015-08-21 2023-01-09 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102617041B1 (ko) 2015-12-28 2023-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 장치, 텔레비전 시스템, 및 전자 기기
US10027896B2 (en) 2016-01-15 2018-07-17 Semiconductor Energy Laboratory Co., Ltd. Image display system, operation method of the same, and electronic device
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
JP2018013765A (ja) 2016-04-28 2018-01-25 株式会社半導体エネルギー研究所 電子デバイス
US10504204B2 (en) 2016-07-13 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Electronic device
CN114115609A (zh) 2016-11-25 2022-03-01 株式会社半导体能源研究所 显示装置及其工作方法
CN110191707A (zh) 2017-01-05 2019-08-30 雷迪厄斯制药公司 Rad1901-2hcl的多晶型形式
US10872565B2 (en) 2017-01-16 2020-12-22 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20190104394A (ko) 2017-01-24 2019-09-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN106842753B (zh) * 2017-03-08 2020-11-10 上海交通大学 一种蓝相液晶器件及其制作方法
KR20240015740A (ko) 2017-06-02 2024-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
KR102518628B1 (ko) * 2018-01-08 2023-04-10 삼성디스플레이 주식회사 표시장치
JP7084770B2 (ja) * 2018-04-27 2022-06-15 株式会社ジャパンディスプレイ 表示装置
JPWO2020053701A1 (ja) * 2018-09-12 2021-09-30 株式会社半導体エネルギー研究所 表示装置
US10824216B2 (en) 2018-12-28 2020-11-03 Intel Corporation Apparatus and methods for reduced computing device power consumption
KR20210129114A (ko) * 2019-03-01 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
TWI768714B (zh) * 2021-02-17 2022-06-21 奇景光電股份有限公司 頻率鎖定錯誤偵測電路、頻率鎖定錯誤偵測方法和顯示驅動電路
IL310998A (en) * 2021-08-23 2024-04-01 Lonnie G Johnson Johnson ambient heat energy converter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001312253A (ja) 2000-04-28 2001-11-09 Sharp Corp 表示装置の駆動方法およびそれを用いた表示装置ならびに携帯機器
JP2007134687A (ja) * 2005-10-14 2007-05-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009116324A (ja) 2007-10-19 2009-05-28 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法並びに当該表示装置を用いた電子機器

Family Cites Families (252)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS5713777A (en) 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
US5859443A (en) 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US5262350A (en) 1980-06-30 1993-11-16 Semiconductor Energy Laboratory Co., Ltd. Forming a non single crystal semiconductor layer by using an electric current
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01238073A (ja) 1988-03-18 1989-09-22 Toshiba Corp 発光素子
JP2816403B2 (ja) 1988-11-11 1998-10-27 株式会社 半導体エネルギー研究所 液晶表示装置の駆動方法および液晶表示装置
US5181131A (en) 1988-11-11 1993-01-19 Semiconductor Energy Laboratory Co., Ltd. Power conserving driver circuit for liquid crystal displays
US5070409A (en) * 1989-06-13 1991-12-03 Asahi Kogaku Kogyo Kabushiki Kaisha Liquid crystal display device with display holding device
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2838318B2 (ja) 1990-11-30 1998-12-16 株式会社半導体エネルギー研究所 感光装置及びその作製方法
KR940008180B1 (ko) 1990-12-27 1994-09-07 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 액정 전기 광학 장치 및 그 구동 방법
KR960001611B1 (ko) 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06268220A (ja) * 1993-03-17 1994-09-22 Fujitsu Ltd 薄膜トランジスタ
JP3476241B2 (ja) 1994-02-25 2003-12-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置の表示方法
JPH07297406A (ja) * 1994-04-21 1995-11-10 Tdk Corp 縦型薄膜半導体装置
US6747627B1 (en) 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
JP3402400B2 (ja) 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
TW283230B (ko) 1994-08-16 1996-08-11 Handotai Energy Kenkyusho Kk
CN100505009C (zh) 1994-11-17 2009-06-24 精工爱普生株式会社 显示装置的驱动方法
JP2894229B2 (ja) 1995-01-13 1999-05-24 株式会社デンソー マトリクス型液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3305946B2 (ja) 1996-03-07 2002-07-24 株式会社東芝 液晶表示装置
JPH1010489A (ja) * 1996-06-20 1998-01-16 Casio Comput Co Ltd 液晶表示装置
TW455725B (en) 1996-11-08 2001-09-21 Seiko Epson Corp Driver of liquid crystal panel, liquid crystal device, and electronic equipment
JPH10154815A (ja) * 1996-11-25 1998-06-09 Furontetsuku:Kk 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置
JP3496431B2 (ja) 1997-02-03 2004-02-09 カシオ計算機株式会社 表示装置及びその駆動方法
JP3883641B2 (ja) 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
JPH1152340A (ja) 1997-07-30 1999-02-26 Toshiba Corp 液晶表示装置
KR100265767B1 (ko) 1998-04-20 2000-09-15 윤종용 저전력 구동회로 및 구동방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3846057B2 (ja) 1998-09-03 2006-11-15 セイコーエプソン株式会社 電気光学装置の駆動回路及び電気光学装置並びに電子機器
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000268969A (ja) 1999-03-17 2000-09-29 Tdk Corp 有機ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4727029B2 (ja) * 1999-11-29 2011-07-20 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電気器具及びｅｌ表示装置用の半導体素子基板
JP3767292B2 (ja) * 1999-12-22 2006-04-19 セイコーエプソン株式会社 表示装置の駆動方法
JP4537526B2 (ja) 2000-03-22 2010-09-01 東芝モバイルディスプレイ株式会社 液晶表示装置及びその駆動方法
JP4754064B2 (ja) 2000-12-06 2011-08-24 エーユー オプトロニクス コーポレイション 表示装置の駆動方法
EP1296174B1 (en) 2000-04-28 2016-03-09 Sharp Kabushiki Kaisha Display unit, drive method for display unit, electronic apparatus mounting display unit thereon
CN100507646C (zh) * 2000-04-28 2009-07-01 夏普株式会社 显示器件、显示器件驱动方法和装有显示器件的电子设备
JP4137394B2 (ja) * 2000-10-05 2008-08-20 シャープ株式会社 表示装置の駆動方法、それを用いた表示装置、およびその表示装置を搭載した携帯機器
TWI282956B (en) 2000-05-09 2007-06-21 Sharp Kk Data signal line drive circuit, and image display device incorporating the same
JP2002032048A (ja) 2000-05-09 2002-01-31 Sharp Corp 画像表示装置およびそれを用いた電子機器
JP2002014320A (ja) 2000-06-30 2002-01-18 Toshiba Corp 液晶表示装置の駆動方法
US6992652B2 (en) * 2000-08-08 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method thereof
JP4212791B2 (ja) 2000-08-09 2009-01-21 シャープ株式会社 液晶表示装置ならびに携帯電子機器
JP2002140052A (ja) 2000-08-23 2002-05-17 Semiconductor Energy Lab Co Ltd 携帯情報装置及びその駆動方法
JP2002140036A (ja) 2000-08-23 2002-05-17 Semiconductor Energy Lab Co Ltd 携帯情報装置及びその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US7053874B2 (en) 2000-09-08 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
JP5019668B2 (ja) 2000-09-18 2012-09-05 三洋電機株式会社 表示装置及びその制御方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002169499A (ja) 2000-11-30 2002-06-14 Sanyo Electric Co Ltd 表示パネルの駆動方法及び表示パネルの駆動制御装置
TW529003B (en) 2000-12-06 2003-04-21 Sony Corp Power voltage conversion circuit and its control method, display device and portable terminal apparatus
JP2002175049A (ja) * 2000-12-06 2002-06-21 Sony Corp アクティブマトリクス型表示装置およびこれを用いた携帯端末
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
JP2002207462A (ja) * 2001-01-11 2002-07-26 Toshiba Corp 液晶表示素子の駆動方法
JP3730159B2 (ja) * 2001-01-12 2005-12-21 シャープ株式会社 表示装置の駆動方法および表示装置
JP3687550B2 (ja) * 2001-02-19 2005-08-24 セイコーエプソン株式会社 表示ドライバ、それを用いた表示ユニット及び電子機器
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4197852B2 (ja) * 2001-04-13 2008-12-17 三洋電機株式会社 アクティブマトリクス型表示装置
JP2002328661A (ja) 2001-04-27 2002-11-15 Toshiba Corp 液晶表示装置の駆動方法及び液晶表示装置
JP4869516B2 (ja) 2001-08-10 2012-02-08 株式会社半導体エネルギー研究所 半導体装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
CN100394265C (zh) * 2001-09-18 2008-06-11 夏普株式会社 液晶显示器设备
TW574529B (en) 2001-09-28 2004-02-01 Tokyo Shibaura Electric Co Organic electro-luminescence display device
JP2003131633A (ja) 2001-10-29 2003-05-09 Sony Corp 表示装置の駆動方法
KR100806904B1 (ko) * 2001-10-30 2008-02-22 삼성전자주식회사 액정표시장치의 구동 장치
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4014895B2 (ja) * 2001-11-28 2007-11-28 東芝松下ディスプレイテクノロジー株式会社 表示装置およびその駆動方法
JP4784959B2 (ja) 2002-02-19 2011-10-05 Ｈｏｙａ株式会社 電界効果トランジスタ型発光素子
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003249656A (ja) * 2002-02-22 2003-09-05 Canon Inc 有機薄膜トランジスタ素子とその製造方法
JP2009273913A (ja) 2002-03-08 2009-11-26 Sanyo Product Co Ltd 遊技機
US7109961B2 (en) 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2003344823A (ja) 2002-05-23 2003-12-03 Sharp Corp 液晶表示装置および液晶表示駆動方法
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4638117B2 (ja) 2002-08-22 2011-02-23 シャープ株式会社 表示装置およびその駆動方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2003208111A (ja) 2002-10-17 2003-07-25 Matsushita Electric Ind Co Ltd 有機ｅｌ表示装置と液晶表示装置及び表示装置用半導体装置
CN100411153C (zh) * 2003-01-10 2008-08-13 统宝光电股份有限公司 薄膜晶体管阵列及其驱动电路的制造方法
JP4306274B2 (ja) * 2003-02-14 2009-07-29 パナソニック株式会社 液晶表示装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100945577B1 (ko) 2003-03-11 2010-03-08 삼성전자주식회사 액정 표시 장치의 구동 장치 및 그 방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP4393812B2 (ja) 2003-07-18 2010-01-06 株式会社半導体エネルギー研究所 表示装置及び電子機器
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7291967B2 (en) 2003-08-29 2007-11-06 Semiconductor Energy Laboratory Co., Ltd. Light emitting element including a barrier layer and a manufacturing method thereof
JP4265765B2 (ja) * 2003-10-02 2009-05-20 ローム株式会社 携帯通信機器
JP4423925B2 (ja) 2003-10-28 2010-03-03 セイコーエプソン株式会社 電気光学装置、これを制御する装置および方法、ならびに電子機器
JP2005167164A (ja) * 2003-12-05 2005-06-23 Mitsui Chemicals Inc トランジスタ及びその作製方法
JP2005190797A (ja) 2003-12-25 2005-07-14 Seiko Epson Corp 有機ｅｌ装置および電子機器
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005266178A (ja) 2004-03-17 2005-09-29 Sharp Corp 表示装置の駆動装置、表示装置、及び表示装置の駆動方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006024610A (ja) * 2004-07-06 2006-01-26 Sony Corp 薄膜トランジスタおよび表示装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2006084758A (ja) 2004-09-16 2006-03-30 Seiko Epson Corp 電気光学装置用駆動回路及び方法、電気光学装置、並びに電子機器
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US8847861B2 (en) 2005-05-20 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, method for driving the same, and electronic device
US7537976B2 (en) 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
JP5116251B2 (ja) * 2005-05-20 2013-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
CN1731497A (zh) * 2005-08-18 2006-02-08 广辉电子股份有限公司 薄膜晶体管液晶显示器省电的方法
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
CN101278403B (zh) 2005-10-14 2010-12-01 株式会社半导体能源研究所 半导体器件及其制造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20070049742A (ko) * 2005-11-09 2007-05-14 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP5395994B2 (ja) 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
US7314801B2 (en) * 2005-12-20 2008-01-01 Palo Alto Research Center Incorporated Semiconductor device having a surface conducting channel and method of forming
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007206651A (ja) 2006-02-06 2007-08-16 Toshiba Corp 画像表示装置及びその方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP4782191B2 (ja) * 2006-03-23 2011-09-28 シャープ株式会社 表示装置およびその駆動方法
JP4956030B2 (ja) 2006-03-31 2012-06-20 キヤノン株式会社 有機ｅｌ表示装置およびその駆動方法
US7616179B2 (en) 2006-03-31 2009-11-10 Canon Kabushiki Kaisha Organic EL display apparatus and driving method therefor
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007139009A1 (ja) * 2006-05-25 2007-12-06 Fuji Electric Holdings Co., Ltd. 酸化物半導体、薄膜トランジスタ、及びそれらの製造方法
US20070278493A1 (en) * 2006-06-02 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element and display device
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008033066A (ja) 2006-07-28 2008-02-14 Sony Corp 表示動作制御装置、表示装置、電子機器、表示動作制御方法及びコンピュータプログラム
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4946286B2 (ja) 2006-09-11 2012-06-06 凸版印刷株式会社 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5177999B2 (ja) * 2006-12-05 2013-04-10 株式会社半導体エネルギー研究所 液晶表示装置
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8129714B2 (en) 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US8552948B2 (en) * 2007-04-05 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Display device comprising threshold control circuit
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5542297B2 (ja) 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
US8325310B2 (en) 2007-05-18 2012-12-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
JP4989309B2 (ja) 2007-05-18 2012-08-01 株式会社半導体エネルギー研究所 液晶表示装置
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009031750A (ja) 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
TWI521292B (zh) * 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
JP2009031595A (ja) 2007-07-27 2009-02-12 Sharp Corp 表示装置およびそれを備える電子機器ならびに表示装置の制御方法
JP2010103451A (ja) 2007-11-26 2010-05-06 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた電界発光装置
TW200949822A (en) 2007-11-26 2009-12-01 Tpo Displays Corp Display system and method for reducing power consumption of same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100244185A1 (en) 2007-12-27 2010-09-30 Sharp Kabushiki Kaisha Semiconductor device, single-crystal semiconductor thin film-including substrate, and production methods thereof
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
KR100963003B1 (ko) 2008-02-05 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP2009229817A (ja) * 2008-03-24 2009-10-08 Epson Imaging Devices Corp 電気光学装置及び電子機器
JP2009238916A (ja) 2008-03-26 2009-10-15 Dainippon Screen Mfg Co Ltd 基板処理装置のスケジュール作成方法及びそのプログラム
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR101533741B1 (ko) * 2008-09-17 2015-07-03 삼성디스플레이 주식회사 표시패널의 구동방법 및 이를 이용한 표시장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101515468B1 (ko) 2008-12-12 2015-05-06 삼성전자주식회사 표시장치 및 그 동작방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
CN101510411B (zh) * 2009-03-05 2011-01-19 友达光电股份有限公司 显示装置及其修复方法
CN101510443A (zh) * 2009-04-08 2009-08-19 友达光电股份有限公司 能降低耦合效应的移位寄存器
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
SG177332A1 (en) 2009-07-10 2012-02-28 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP2009278999A (ja) 2009-07-27 2009-12-03 Fuji Seiki Co Ltd 食材盛付装置
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR102399469B1 (ko) 2009-10-08 2022-05-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101865546B1 (ko) 2009-10-16 2018-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
WO2011052344A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic appliance including the same
WO2011058885A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
CN104765184B (zh) 2015-02-13 2018-09-04 厦门天马微电子有限公司 液晶显示面板
JP6379259B2 (ja) * 2017-06-30 2018-08-22 株式会社半導体エネルギー研究所 表示装置、及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001312253A (ja) 2000-04-28 2001-11-09 Sharp Corp 表示装置の駆動方法およびそれを用いた表示装置ならびに携帯機器
JP2007134687A (ja) * 2005-10-14 2007-05-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009116324A (ja) 2007-10-19 2009-05-28 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法並びに当該表示装置を用いた電子機器

Also Published As

Publication number Publication date
US10310348B2 (en) 2019-06-04
CN102576518A (zh) 2012-07-11
JP7065223B2 (ja) 2022-05-11
JP2018136548A (ja) 2018-08-30
JP6229088B2 (ja) 2017-11-08
US20110090204A1 (en) 2011-04-21
KR20200021554A (ko) 2020-02-28
EP2489032A4 (en) 2013-07-17
JP2021099518A (ja) 2021-07-01
US20180364510A1 (en) 2018-12-20
CN110824800B (zh) 2022-07-26
KR101933841B1 (ko) 2018-12-28
CN110824800A (zh) 2020-02-21
KR102375647B1 (ko) 2022-03-17
WO2011046032A1 (en) 2011-04-21
TWI613637B (zh) 2018-02-01
KR20210102495A (ko) 2021-08-19
KR101844080B1 (ko) 2018-03-30
KR102143040B1 (ko) 2020-08-11
KR20200096689A (ko) 2020-08-12
JP6016957B2 (ja) 2016-10-26
KR101988819B1 (ko) 2019-06-12
CN106200185A (zh) 2016-12-07
CN116722019A (zh) 2023-09-08
KR20190000382A (ko) 2019-01-02
JP2017021370A (ja) 2017-01-26
KR20220038182A (ko) 2022-03-25
CN116343705A (zh) 2023-06-27
JP5882572B2 (ja) 2016-03-09
JP2017142530A (ja) 2017-08-17
JP6846468B2 (ja) 2021-03-24
TWI604428B (zh) 2017-11-01
KR20180031807A (ko) 2018-03-28
JP7441341B2 (ja) 2024-02-29
JP2022097563A (ja) 2022-06-30
TW201207827A (en) 2012-02-16
EP3244394A1 (en) 2017-11-15
CN110908203A (zh) 2020-03-24
KR102290831B1 (ko) 2021-08-19
JP7214026B2 (ja) 2023-01-27
JP2024052778A (ja) 2024-04-12
KR102462145B1 (ko) 2022-11-03
JP2011141523A (ja) 2011-07-21
JP2019185055A (ja) 2019-10-24
KR20190065470A (ko) 2019-06-11
US10061172B2 (en) 2018-08-28
EP2489032B1 (en) 2017-05-31
JP2023055744A (ja) 2023-04-18
JP2017167546A (ja) 2017-09-21
TW201610972A (zh) 2016-03-16
JP2015096981A (ja) 2015-05-21
JP6553763B2 (ja) 2019-07-31
EP2489032A1 (en) 2012-08-22
KR20120099228A (ko) 2012-09-07

Similar Documents

Publication Publication Date Title
JP7214026B2 (ja) 表示装置
JP2018180562A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right