JP3767292B2 - 表示装置の駆動方法 - Google Patents
表示装置の駆動方法 Download PDFInfo
- Publication number
- JP3767292B2 JP3767292B2 JP36496199A JP36496199A JP3767292B2 JP 3767292 B2 JP3767292 B2 JP 3767292B2 JP 36496199 A JP36496199 A JP 36496199A JP 36496199 A JP36496199 A JP 36496199A JP 3767292 B2 JP3767292 B2 JP 3767292B2
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- potential
- signal
- power source
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of El Displays (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置、特に、高画質を維持したまま超低消費電力を実現する、薄膜トランジスタ駆動有機エレクトロルミネッセンス表示装置および薄膜トランジスタ駆動液晶表示装置に関する。
【０００２】
【背景技術】
最近、有機エレクトロルミネッセンス表示装置は、将来的に究極の薄型、軽量、小型、低消費電力などを実現する表示装置として、注目されている。この有機エレクトロルミネッセンス表示装置は、今後広汎かつ多数用いられるようになると期待されている。
【０００３】
一方、現在、液晶表示装置は、パソコンモニタ、ノートパソコン、携帯情報端末、カーナビゲーションシステム、ポータブルテレビ、壁掛けテレビ、ビデオビューファインダー、デジタルカメラ携帯電話などの表示装置として、既に広汎かつ多数用いられている。今後さらに利用範囲は拡大してゆくことが予想される。
【０００４】
これらの有機エレクトロルミネッセンス表示装置や液晶表示装置の駆動方法のひとつに、面積階調方式がある（M. Kimura, et al., Proc. Euro Display '99 Late-News Papers, 71、特開平9-233107、M. Kimura, et al., Proc. IDW 99, 171）。面積階調方式とは、マトリクス状に配置された画素の各々に表示素子が形成され、表示素子は複数の副表示素子から構成され、副表示素子はオン状態またはオフ状態の2状態のいずれかに制御され、複数の副表示素子のうちオン状態の副表示素子の総面積を変化させて階調を得る方式である。
【０００５】
有機エレクトロルミネッセンス表示装置に対する面積階調方式の利点は、画質均一性向上である。従来用いられているConductance Control方式（T. Shimoda, M. Kimura, et al., Proc. Asia Display 98, 217、M. Kimura, et al., IEEE Trans. Elec. Dev., to be published、M. Kimura, et al., Proc. IDW 99, 171）の有機エレクトロルミネッセンス表示素子では、中間電圧印加時の発光輝度均一性が悪い。そこで、面積階調方式により、発光輝度均一性のよいオン状態およびオフ状態のみを用いることで、画質均一性向上を実現する（M. Kimura, et al., Proc. Euro Display '99 Late-News Papers, 71、特開平9-233107、M. Kimura, et al., Proc. IDW 99, 171）。
【０００６】
液晶表示装置に対する面積階調方式の利点は、広視角化である。広く用いられているTwist Nematic方式の液晶セルでは、中間電圧印加時の視角依存性が大きい。そこで、面積階調方式により、視角依存性の少ないオン状態およびオフ状態のみを用いることで、広視角化を実現する。
【０００７】
有機エレクトロルミネッセンス表示装置や液晶表示装置に期待される特性のひとつに、駆動回路の消費電力低減が挙げられる。これらの有機エレクトロルミネッセンス表示装置や液晶表示装置に対して、駆動回路の大幅な消費電力低減を実現する方法が、既に考えられている（特願平11-305740）。この方法では、薄膜トランジスタ駆動有機エレクトロルミネッセンス表示装置や薄膜トランジスタ駆動液晶表示装置に対して、駆動回路の消費電力を低減するために、画面走査周波数を低周波数化している。現在のほとんどの表示装置の画面走査周波数は、60Hzである。画面走査周波数の低周波数化ができれば、駆動回路の消費電力を、大幅に低減することが可能である。
【０００８】
しかしながら、従来の表示装置において、画面走査周波数を60Hzよりも低周波数化すると、フリッカが観測されるようになってしまう。また、30Hz程度のフリッカは、場合により、視覚を通じて健康に重大な問題を引き起こすことが知られている（ポケモン症候群）。そこで、この方法では、面積階調により各副表示素子を完全なオン状態およびオフ状態に制御し、画面走査周波数を60Hzよりも低周波数化しても、この完全なオン状態およびオフ状態が保たれるように、駆動電圧にマージンを設ける。この工夫により、フリッカ・コントラスト低下などの画質課題が発生することなく、駆動回路の消費電力低減が実現できる。
【０００９】
【発明が解決しようとする課題】
有機エレクトロルミネッセンス表示装置や液晶表示装置の、低消費電力という特長を生かしたアプリケーションが、ノートパソコン、携帯情報端末、ポータブルテレビ、ビデオビューファインダ、デジタルカメラ、携帯電話などの、携帯用途である。しかしながら、これらの携帯用途に対しては、現状よりもさらなる低消費電力化が、要求されている。そこで、本発明の目的は、有機エレクトロルミネッセンス表示装置や液晶表示装置の、さらなる低消費電力化を図ることである。もちろん、低消費電力化を図る際に、画質低下を伴うことは、無いようにする。その一手段が、上記の方法（特開平特願平11-305740）であるが、本発明では、別の一手段を提示する。また、上記の方法によりも、さらなる低消費電力化を、目指す。
【００１０】
【課題を解決するための手段】
本発明による表示装置の駆動方法は、複数の走査線および複数の信号線がマトリクス状に形成され、走査線と信号線との交点に画素が形成され、画素の各々に表示素子が形成され、表示素子は複数の副表示素子から構成され、走査線の電位により信号線の電位が各画素に書き込まれ、この制御電位に従って副表示素子はオン状態またはオフ状態の２状態のいずれかに制御され、複数の副表示素子のうちオン状態の副表示素子の総面積を変化させて階調を得る、表示装置において、各画素に対して各副表示素子のオン状態またはオフ状態の書込を行う走査期間と、各副表示素子のオン状態またはオフ状態を保持したまま書込は行わない走査休止期間とが設けられていることを特徴とする。
【００１１】
本構成によれば、駆動回路の消費電力の大幅な低減が、フリッカ・コントラスト低下などの画質低下を伴うこと無く、可能である。何故なら、走査休止期間では、駆動回路の消費電力が、非常に小さいからである。また、走査休止を行っているにもかかわらず、オン状態またはオフ状態では制御電位がリーク電流やノイズにより変動したとしても、表示素子の輝度の変化は少なく、原理的にフリッカ・コントラスト低下などの画質低下は、発生しない。
【００１２】
また、本発明の駆動方法において、走査休止期間においては、走査線駆動回路の高電位側電源の電位と低電位側電源の電位は走査期間から変化せず、信号線駆動回路の高電位側電源の電位と低電位側電源の電位は同電位になっていてもよい。
【００１３】
本構成によれば、表示装置の駆動方法において、さらなる駆動回路の消費電力の低減が、可能である。何故なら、走査休止期間において、信号線駆動回路の待機電力も存在しないようにしているので、信号線駆動回路の消費電力を、完全にゼロにできるからである。さらに、走査線駆動回路の高電位側電源の電位と低電位側電源の電位は走査期間から変化させないので、各副表示素子のオン状態またはオフ状態の保持は確実に継続され、フリッカ・コントラスト低下などの画質低下が、発生しない。
【００１４】
また、本発明の駆動方法において、走査休止期間においては、走査線駆動回路と信号線駆動回路の高電位側電源の電位と低電位側電源の電位が、同電位になっていてもよい。
【００１５】
本構成によれば、さらなる駆動回路の消費電力の低減が可能である。何故なら、走査休止期間において、信号線駆動回路の待機電力も存在しないようにしているだけでなく、走査線駆動回路の待機電力も存在しないようにしているので、信号線駆動回路の消費電力だけでなく、走査線駆動回路の消費電力も、完全にゼロにできるからである。
【００１６】
また、本発明の駆動方法において、走査線の電位が高電位のとき、信号線の電位が前記画素に書き込まれる表示装置において、走査休止期間においては、信号線駆動回路の高電位側電源の電位が低電位側電源の電位に変化させられることを特徴とする、表示装置の駆動方法、または、走査線の電位が低電位のとき、信号線の電位が前記画素に書き込まれる表示装置において、走査休止期間においては、信号線駆動回路の低電位側電源の電位が高電位側電源の電位に変化させられてもよい。
【００１７】
本構成によれば、走査休止期間における各画素の制御電位のリーク電流をさらに低減できるので、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。
【００１８】
また、本発明の駆動方法において、制御電位が高電位のとき、副表示素子がオン状態に制御される表示装置において、走査休止期間においては、信号線駆動回路の高電位側電源の電位が低電位側電源の電位に変化させられることを特徴とする、表示装置の駆動方法、または、制御電位が低電位のとき、副表示素子がオン状態に制御される表示装置において、走査休止期間においては、信号線駆動回路の低電位側電源の電位が高電位側電源の電位に変化させられてもよい。
【００１９】
本構成によれば、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。なぜなら、走査休止期間における各画素の制御電位のリーク電流が存在しても、オン状態の表示素子の輝度が、若干減少するかたちで現れる。この場合、オフ状態の表示素子の輝度が、若干増加する場合と比較すると、フリッカ・コントラスト低下などの画質低下は、より見えにくくなる。
【００２０】
【発明の実施の形態】
以下、本発明の好ましい実施例を説明する。
【００２１】
（第１の実施例）
本実施例は、摂氏600度以下の低温プロセスで形成された多結晶シリコン薄膜トランジスタ（低温p-Si TFT）を備えている。低温p-Si TFTは、大型で安価なガラス基板上に形成でき、パネル上に駆動回路を内蔵できるので、表示装置製造に適した技術である。また、小サイズでも駆動能力が高く、1画素内にさえ複雑な回路を組み込めるので、面積階調方式に適した技術である。なお、低温p-Si TFTの代わりに、非晶質シリコン薄膜トランジスタ（a-Si TFT）が用いられた表示装置に対しても、本発明の思想は効果がある。この場合は、駆動回路はパネル外に設けられる。
【００２２】
また、本実施例は、表示素子が、薄膜トランジスタと薄膜トランジスタに直列に接続された有機エレクトロルミネッセンス素子である。なお、表示素子が液晶表示素子である表示装置に対しても、本発明の思想は効果がある。特に、反射型液晶表示素子やSuper Twisted Nematic液晶表示素子に対しては、トータルの消費電力が小さいので、相対的に本発明により低減できる消費電力の割合が大きくなり、本発明の効果はより大きくなる。
【００２３】
図１は、本発明の実施例の画素等価回路図である。ここでは、１画素のみ図記しているが、実際には、上下左右に広がった、複数行および複数列の多数の画素が存在する。
【００２４】
複数の走査線11および複数の信号線12がマトリクス状に形成されている。各走査線11と各信号線12の交点には、画素13が形成されている。画素13内には、スイッチング薄膜トランジスタ14、保持容量15、表示素子16が形成されている。本実施例では、表示素子16として、ドライビング薄膜トランジスタ17とこのドライビング薄膜トランジスタ17に直列に接続された有機エレクトロルミネッセンス素子18が用いられている。
【００２５】
走査線11に選択パルスが印加されている間に、信号線12に画像信号が印加され、スイッチング薄膜トランジスタ14を通じて、保持容量15に保持される。この画像信号は、ドライビング薄膜トランジスタ17のゲート端子に印加され、有機エレクトロルミネッセンス素子18の電流および発光が制御される。発光に用いられる電流は、電流供給配線191から、ドライビング薄膜トランジスタ17を介して、陰極192へと流れる。
【００２６】
本実施例では階調は2ビットで表されるので、信号線12は低ビットの信号線121と高ビットの信号線122から成る。また、これに対応して、スイッチング薄膜トランジスタ14も低ビットのスイッチング薄膜トランジスタ141と高ビットのスイッチング薄膜トランジスタ142から成り、保持容量15も低ビットの保持容量151と高ビットの保持容量152から成る。さらに、表示素子16も低ビットの副表示素子161と高ビットの副表示素子162から成る。低ビットの副表示素子161と高ビットの副表示素子162に対応して、ドライビング薄膜トランジスタ17も低ビットのドライビング薄膜トランジスタ171と高ビットのドライビング薄膜トランジスタ172から成り、有機エレクトロルミネッセンス素子18も低ビットの有機エレクトロルミネッセンス素子181と高ビットの有機エレクトロルミネッセンス素子182から成る。低ビットの有機エレクトロルミネッセンス素子181と高ビットの有機エレクトロルミネッセンス素子182の面積比は1:2になっている。この比は、同一面積有機エレクトロルミネッセンス素子18を1個および2個ならべることで、得ている。すなわち、高ビットの有機エレクトロルミネッセンス素子182は、低ビットの有機エレクトロルミネッセンス素子181と等しい面積を持つ、第１の高ビットの有機エレクトロルミネッセンス素子1821と第２の高ビットの有機エレクトロルミネッセンス素子1822とから成る。同一輝度で発光した場合、発光量と発光面積は比例関係になるので、発光量も1:2であり、4階調が得られる。なお、3ビット以上の階調に対しても、本発明の思想は有効である。
【００２７】
図２は、本発明の実施例の表示素子の制御方法を表わす図である。横軸は、ドライビング薄膜トランジスタ17のゲート電極に印加される制御電位(Vsig)、縦軸は、表示素子16を流れる電流を示す。表示素子16を流れる電流と発光輝度は、ほぼ比例関係にあるので、縦軸を発光輝度と考えてもよい。
【００２８】
表示素子16は、オン状態21またはオフ状態22の2状態のいずれかに制御される。オン状態21またはオフ状態22においては、グラフは平坦なので、Vsigが変動しても、表示素子16を流れる電流または発光輝度は、ほとんど変化しない。
【００２９】
図３は、本発明の実施例の駆動回路を表わす図である。走査駆動回路シフトレジスタ311に走査駆動回路クロック331が印加されて、出力パルスが転送される。出力パルスは、走査駆動回路バッファ312により駆動能力を高められて、表示領域35に存在する走査線11に印加される。一方、信号駆動回路シフトレジスタ321に信号駆動回路クロック341が印加されて、出力パルスが転送される。出力パルスは、信号駆動回路第１バッファ322により駆動能力を高められて、信号駆動回路第１ラッチ323に印加される。出力パルスに同期して、デジタル画像信号342が印加され、信号駆動回路第１ラッチ323にサンプリングされる。信号駆動回路ラッチパルス343により、デジタル画像信号342は、信号駆動回路第１ラッチ323から信号駆動回路第２ラッチ324に転送される。転送されたデジタル画像信号342は、信号駆動回路第２バッファ325により駆動能力を高められて、表示領域35に存在する信号線12に印加される。周辺供給配線36からは、表示領域35内の電流供給配線191に、有機エレクトロルミネッセンス素子18を発光させるために必要な電流が供給される。陰極コンタクト37は、陰極192に接続され、有機エレクトロルミネッセンス素子18を発光させるために用いられた電流を吸い出す。
【００３０】
図４は、シフトレジスタ回路の一例である。図５は、ラッチ回路の一例である。図６は、バッファ回路の一例である。各々の図で、(a)は論理記号による表現、(b)はトランジスタによる表現である。いずれの回路にも、論理回路が存在し、これらの動作には、高電位側電源(HI)と、低電位側電源(LO)が必要とされる。
【００３１】
図７は、本発明の実施例の薄膜トランジスタの製造工程を表わす図である。まず、ガラス基板71上に、SiH4を用いたPECVDや、Si2H6を用いたLPCVDにより、アモルファスシリコンが成膜される。エキシマレーザー等のレーザー照射や、固相成長により、アモルファスシリコンは再結晶化し、多結晶シリコン72となる（図７(a)）。多結晶シリコン72をパターニングした後、ゲート絶縁膜73が成膜され、ゲート電極74が成膜およびパターニングされる（図７(b)）。リンやボロンなどの不純物がゲート電極を用いて自己整合的に多結晶シリコン72に打ち込まれ、活性化され、CMOS構造のソース領域およびドレイン領域75が、形成される。第１層間絶縁膜76が成膜され、コンタクトホールを開穴し、ソース電極およびドレイン電極77が成膜およびパターニングされる（図７(c)）。さらに、第２層間絶縁膜78が成膜され、コンタクトホールを開穴し、ITOから成る画素電極79が成膜およびパターニングされる（図７(d)）。
【００３２】
図８は、本発明の実施例の有機エレクトロルミネッセンス素子の製造工程を表わす図である。まず、密着層81が成膜され、発光させたい領域に開口部が形成される。層間層82が成膜され、開口部が形成される（図８(a)）。次に、酸素プラズマやCF4プラズマなどのプラズマ処理により、基板表面の濡れ性を制御する。その後、正孔注入層83および発光層84が、スピンコート、スキージ塗り、インクジェットプロセスなどの液相プロセスや、スパッタ、蒸着などの真空プロセスにより、成膜される。仕事関数が小さくするためにアルカリ金属を含んだ陰極85が、成膜され、封止剤86により封止されて、完成する（図８(b)）。密着層81の役割は、基板と層間層82との密着性を向上し、また、正確な発光面積を得ることである。層間層82の役割は、ゲート電極74やソース電極およびドレイン電極77から陰極85を遠ざけて、寄生容量を低減すること、および、液相プロセスで正孔注入層83や発光層84を形成する際に、表面の濡れ性を制御し、正確なパターニングを実現することである。
【００３３】
図９は、本発明の本実施例の表示素子の駆動方法を表わす図である。本実施例では、走査期間911と走査休止期間912とが設けられている。図９では、走査期間911と走査休止期間912とが同じ長さに書かれているが、実際には一般に異なっている。走査期間911には、走査駆動回路クロック921および走査駆動回路スタートパルス922が、走査駆動回路シフトレジスタ311に入力され、パルス転送動作が行われる。走査駆動回路シフトレジスタ311、走査駆動回路バッファ312により、走査線11の駆動が行われる。また、信号駆動回路クロック931および信号駆動回路スタートパルス932が、信号駆動回路シフトレジスタ321に入力され、パルス転送動作が行われる。信号駆動回路シフトレジスタ321、信号駆動回路第１バッファ322、信号駆動回路第１ラッチ323、信号駆動回路第２ラッチ324、信号駆動回路第２バッファ325により、信号線12の駆動が行われる。
【００３４】
走査休止期間912では、走査駆動回路スタートパルス922および信号駆動回路スタートパルス932は、入力されない。故に、走査駆動回路シフトレジスタ311および信号駆動回路シフトレジスタ321におけるパルス転送動作が行われなくなり、この動作で消費されていた電力が、削減される。また、走査駆動回路バッファ312、信号駆動回路第１バッファ322、信号駆動回路第１ラッチ323、信号駆動回路第２ラッチ324、信号駆動回路第２バッファ325における、出力電圧変化が行われなくなり、この動作で消費されていた電力が、削減される。さらに、走査線11および信号線12の駆動が行われなくなり、この動作で消費されていた電力が、削減される。
【００３５】
また、図２からわかるように、オン状態21またはオフ状態22においては、グラフは平坦である。故に、走査休止期間912にVsigが変動しても、表示素子16を流れる電流または発光輝度は、ほとんど変化しない。よって、走査休止を行っているにもかかわらず、フリッカ・コントラスト低下などの画質低下は、発生しない。
【００３６】
図１０は、本発明の本実施例の変形例の表示素子の駆動方法を表わす図である。本実施例の変形例では、走査休止期間912では、走査駆動回路スタートパルス922および信号駆動回路スタートパルス932のみならず、走査駆動回路クロック921および信号駆動回路クロック931も、入力されない。この方法によれば、走査駆動回路クロック921および信号駆動回路クロック931の、充放電に要していた電力が、削減できる。また、走査駆動回路クロック921の切り替わり時に発生する走査駆動回路シフトレジスタ311のリーク電流、信号駆動回路クロック931の切り替わり時に発生する信号駆動回路シフトレジスタ321のリーク電流に対して発生する電力も、削減できる。
【００３７】
（第２の実施例）
本実施例は、画素等価回路、表示素子の制御方法、駆動回路、薄膜トランジスタ、有機エレクトロルミネッセンス素子などに関しては、第１の実施例と同一である。
【００３８】
図１１は、本発明の本実施例の表示素子の駆動方法を表わす図である。本実施例では、第１の実施例および第１の実施例の変形例で用いた技術に加えて、走査休止期間912においては、信号線駆動回路の高電位側電源電位933と、ここでは図示していない低電位側電源電位とを、同電位にしている。この方法により、図４、図５、図６に示されたような、信号線駆動回路を構成する論理回路内で、保持状態でのリーク電流に起因する、待機電力を削減できる。
【００３９】
一方、走査線駆動回路の高電位側電源電位と、低電位側電源の電位とは、走査期間911から変化させない。この方法により、走査線11の電位は保持されるので、各副表示素子の制御電位はリークせず、各副表示素子のオン状態またはオフ状態の保持は確実に継続され、フリッカ・コントラスト低下などの画質低下が、発生しない。
【００４０】
また、本実施例では、スイッチング薄膜トランジスタ14はn型なので、走査線11の電位が高電位のとき、信号線12の電位が画素13に書き込まれる。走査休止期間912においては、信号線駆動回路の高電位側電源電位933が、ここでは図示していない低電位側電源の電位に変化させられている。この方法により、スイッチング薄膜トランジスタ14のゲート電圧(Vgs)が低く保たれるので、走査休止期間912における制御電位の変化が低減でき、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。
【００４１】
図１２は、走査周波数に対する消費電力の依存性である。ここでは、走査期間911には全画面走査が1回のみ行われる。走査周波数は、全期間（=走査期間911+走査休止期間）に対する走査期間911の割合により、定義した。例えば、走査期間911が16.7msで、走査休止期間が33.3msならば、走査周波数は20Hzである。走査周波数に比例して、消費電力が低減されていることがわかる。
【００４２】
図１３は、駆動電圧に対するフリッカ限界走査周波数の依存性である。ここでは、駆動電圧は、信号線駆動回路の高電位側電源電位と低電位側電源電位との差を意味し、フリッカ限界走査周波数は、目視によりフリッカが視認されない最低の周波数として、定義されている。駆動電圧を若干昇圧することで、走査周波数を下げてもフリッカは観測されないことがわかる。
【００４３】
（第３の実施例）
本実施例は、画素等価回路、表示素子の制御方法、駆動回路、薄膜トランジスタ、有機エレクトロルミネッセンス素子などに関しては、第１の実施例と同一である。
【００４４】
図１４は、本発明の本実施例の表示素子の駆動方法を表わす図である。本実施例では、第１の実施例および第１の実施例の変形例で用いた技術に加えて、走査休止期間912においては、走査線駆動回路の高電位側電源電位923と、ここでは図示していない低電位側電源電位とを、同電位にしており、かつ、信号線駆動回路のここでは図示していない高電位側電源電位と、低電位側電源電位934とを、同電位にしている。この方法により、図４、図５、図６に示されたような、走査線駆動回路および信号線駆動回路を構成する論理回路内で、保持状態でのリーク電流に起因する、待機電力を削減できる。
【００４５】
また、本実施例では、ドライビング薄膜トランジスタ17はp型なので、制御電位が低電位のとき、副表示素子がオン状態に制御される。走査休止期間912においては、信号線駆動回路の低電位側電源電位934が、ここでは図示していない高電位側電源の電位に変化させられている。この方法により、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。なぜなら、走査休止期間における各画素の制御電位のリーク電流が存在しても、オン状態の表示素子の輝度が、若干減少するかたちで現れる。この場合、オフ状態の表示素子の輝度が、若干増加する場合と比較すると、フリッカ・コントラスト低下などの画質低下は、より見えにくくなる。
【００４６】
なお、本発明の実施例では、走査線駆動回路および信号線駆動回路は、低温p-Si TFT技術により、パネル上に組み込まれており、これらの駆動回路の消費電力について考察したが、a-Si TFT技術を用いた場合の外部駆動回路に対しても、同様の議論が成り立つ。
【００４７】
また、図３には図示されていないが、これらの駆動回路を制御するクロック・スタートパルス・画像信号を生成する、コントローラが存在する。本発明によれば、このコントローラで消費される電力も、低減可能である。
【００４８】
なお、本発明の特例として、表示素子が単一の副表示素子で構成される場合が、考えられる。この場合は、階調表示は不可能で、ひとつの画素はオン・オフの2値表示を行うことになる。しかしながら、本発明の、フリッカ・コントラスト低下などの画質低下を伴うこと無く、駆動回路の消費電力が大幅に低減されるという効果は、上記と同様に得られる。
【図面の簡単な説明】
【図１】本発明の実施例の画素等価回路図。
【図２】本発明の実施例の表示素子の制御方法を表わす図。
【図３】本発明の実施例の駆動回路を表わす図。
【図４】本発明の実施例のシフトレジスタ回路の一例を示す図。
【図５】本発明の実施例のラッチ回路の一例を示す図。
【図６】本発明の実施例のバッファ回路の一例を示す図。
【図７】本発明の実施例の薄膜トランジスタの製造工程を表わす図。
【図８】本発明の実施例の有機エレクトロルミネッセンス素子の製造工程を表わす図。
【図９】本発明の第１の実施例の表示素子の駆動方法を表わす図。
【図１０】本発明の第１の実施例の変形例の表示素子の駆動方法を表わす図。
【図１１】本発明の第２の実施例の表示素子の駆動方法を表わす図。
【図１２】走査周波数に対する消費電力の依存性を示す図。
【図１３】駆動電圧に対するフリッカ限界走査周波数の依存性を示す図。
【図１４】本発明の第３の実施例の表示素子の駆動方法を表わす図。
【符号の説明】
１１ 走査線
１２ 信号線
１２１ 低ビットの信号線
１２２ 高ビットの信号線
１３ 画素
１４ スイッチング薄膜トランジスタ
１４１ 低ビットのスイッチング薄膜トランジスタ
１４２ 高ビットのスイッチング薄膜トランジスタ
１５ 保持容量
１５１ 低ビットの保持容量
１５２ 高ビットの保持容量
１６ 表示素子
１６１ 低ビットの副表示素子
１６２ 高ビットの副表示素子
１７ ドライビング薄膜トランジスタ
１７１ 低ビットのドライビング薄膜トランジスタ
１７２ 高ビットのドライビング薄膜トランジスタ
１８ 有機エレクトロルミネッセンス素子
１８１ 低ビットの有機エレクトロルミネッセンス素子
１８２ 高ビットの有機エレクトロルミネッセンス素子
１８２１ 第１の高ビットの有機エレクトロルミネッセンス素子
１８２２ 第２の高ビットの有機エレクトロルミネッセンス素子
１９１ 電流供給配線
１９２ 陰極
２１ オン状態
２２ オフ状態
３１１ 走査駆動回路シフトレジスタ
３１２ 走査駆動回路バッファ
３２１ 信号駆動回路シフトレジスタ
３２２ 信号駆動回路第１バッファ
３２３ 信号駆動回路第１ラッチ
３２４ 信号駆動回路第２ラッチ
３２５ 信号駆動回路第２バッファ
３３１ 走査駆動回路クロック
３４１ 信号駆動回路クロック
３４２ デジタル画像信号
３４３ 信号駆動回路ラッチパルス
３５ 表示領域
３６ 周辺供給配線
３７ 陰極コンタクト
７１ ガラス基板
７２ 多結晶シリコン
７３ ゲート絶縁膜
７４ ゲート電極
７５ ソース領域およびドレイン領域
７６ 第１層間絶縁膜
７７ ソース電極およびドレイン電極
７８ 第２層間絶縁膜
７９ 画素電極
８１ 密着層
８２ 層間層
８３ 正孔注入層
８４ 発光層
８５ 陰極
８６ 封止剤
９１１ 走査期間
９１２ 走査休止期間
９２１ 走査線駆動回路クロック
９２２ 走査線駆動回路スタートパルス
９２３ 走査線駆動回路の高電位側電源電位
９３１ 信号線駆動回路クロック
９３２ 信号線駆動回路スタートパルス
９３３ 信号線駆動回路の高電位側電源電位
９３４ 信号線駆動回路の低電位側電源電位
【発明の属する技術分野】
本発明は、表示装置、特に、高画質を維持したまま超低消費電力を実現する、薄膜トランジスタ駆動有機エレクトロルミネッセンス表示装置および薄膜トランジスタ駆動液晶表示装置に関する。
【０００２】
【背景技術】
最近、有機エレクトロルミネッセンス表示装置は、将来的に究極の薄型、軽量、小型、低消費電力などを実現する表示装置として、注目されている。この有機エレクトロルミネッセンス表示装置は、今後広汎かつ多数用いられるようになると期待されている。
【０００３】
一方、現在、液晶表示装置は、パソコンモニタ、ノートパソコン、携帯情報端末、カーナビゲーションシステム、ポータブルテレビ、壁掛けテレビ、ビデオビューファインダー、デジタルカメラ携帯電話などの表示装置として、既に広汎かつ多数用いられている。今後さらに利用範囲は拡大してゆくことが予想される。
【０００４】
これらの有機エレクトロルミネッセンス表示装置や液晶表示装置の駆動方法のひとつに、面積階調方式がある（M. Kimura, et al., Proc. Euro Display '99 Late-News Papers, 71、特開平9-233107、M. Kimura, et al., Proc. IDW 99, 171）。面積階調方式とは、マトリクス状に配置された画素の各々に表示素子が形成され、表示素子は複数の副表示素子から構成され、副表示素子はオン状態またはオフ状態の2状態のいずれかに制御され、複数の副表示素子のうちオン状態の副表示素子の総面積を変化させて階調を得る方式である。
【０００５】
有機エレクトロルミネッセンス表示装置に対する面積階調方式の利点は、画質均一性向上である。従来用いられているConductance Control方式（T. Shimoda, M. Kimura, et al., Proc. Asia Display 98, 217、M. Kimura, et al., IEEE Trans. Elec. Dev., to be published、M. Kimura, et al., Proc. IDW 99, 171）の有機エレクトロルミネッセンス表示素子では、中間電圧印加時の発光輝度均一性が悪い。そこで、面積階調方式により、発光輝度均一性のよいオン状態およびオフ状態のみを用いることで、画質均一性向上を実現する（M. Kimura, et al., Proc. Euro Display '99 Late-News Papers, 71、特開平9-233107、M. Kimura, et al., Proc. IDW 99, 171）。
【０００６】
液晶表示装置に対する面積階調方式の利点は、広視角化である。広く用いられているTwist Nematic方式の液晶セルでは、中間電圧印加時の視角依存性が大きい。そこで、面積階調方式により、視角依存性の少ないオン状態およびオフ状態のみを用いることで、広視角化を実現する。
【０００７】
有機エレクトロルミネッセンス表示装置や液晶表示装置に期待される特性のひとつに、駆動回路の消費電力低減が挙げられる。これらの有機エレクトロルミネッセンス表示装置や液晶表示装置に対して、駆動回路の大幅な消費電力低減を実現する方法が、既に考えられている（特願平11-305740）。この方法では、薄膜トランジスタ駆動有機エレクトロルミネッセンス表示装置や薄膜トランジスタ駆動液晶表示装置に対して、駆動回路の消費電力を低減するために、画面走査周波数を低周波数化している。現在のほとんどの表示装置の画面走査周波数は、60Hzである。画面走査周波数の低周波数化ができれば、駆動回路の消費電力を、大幅に低減することが可能である。
【０００８】
しかしながら、従来の表示装置において、画面走査周波数を60Hzよりも低周波数化すると、フリッカが観測されるようになってしまう。また、30Hz程度のフリッカは、場合により、視覚を通じて健康に重大な問題を引き起こすことが知られている（ポケモン症候群）。そこで、この方法では、面積階調により各副表示素子を完全なオン状態およびオフ状態に制御し、画面走査周波数を60Hzよりも低周波数化しても、この完全なオン状態およびオフ状態が保たれるように、駆動電圧にマージンを設ける。この工夫により、フリッカ・コントラスト低下などの画質課題が発生することなく、駆動回路の消費電力低減が実現できる。
【０００９】
【発明が解決しようとする課題】
有機エレクトロルミネッセンス表示装置や液晶表示装置の、低消費電力という特長を生かしたアプリケーションが、ノートパソコン、携帯情報端末、ポータブルテレビ、ビデオビューファインダ、デジタルカメラ、携帯電話などの、携帯用途である。しかしながら、これらの携帯用途に対しては、現状よりもさらなる低消費電力化が、要求されている。そこで、本発明の目的は、有機エレクトロルミネッセンス表示装置や液晶表示装置の、さらなる低消費電力化を図ることである。もちろん、低消費電力化を図る際に、画質低下を伴うことは、無いようにする。その一手段が、上記の方法（特開平特願平11-305740）であるが、本発明では、別の一手段を提示する。また、上記の方法によりも、さらなる低消費電力化を、目指す。
【００１０】
【課題を解決するための手段】
本発明による表示装置の駆動方法は、複数の走査線および複数の信号線がマトリクス状に形成され、走査線と信号線との交点に画素が形成され、画素の各々に表示素子が形成され、表示素子は複数の副表示素子から構成され、走査線の電位により信号線の電位が各画素に書き込まれ、この制御電位に従って副表示素子はオン状態またはオフ状態の２状態のいずれかに制御され、複数の副表示素子のうちオン状態の副表示素子の総面積を変化させて階調を得る、表示装置において、各画素に対して各副表示素子のオン状態またはオフ状態の書込を行う走査期間と、各副表示素子のオン状態またはオフ状態を保持したまま書込は行わない走査休止期間とが設けられていることを特徴とする。
【００１１】
本構成によれば、駆動回路の消費電力の大幅な低減が、フリッカ・コントラスト低下などの画質低下を伴うこと無く、可能である。何故なら、走査休止期間では、駆動回路の消費電力が、非常に小さいからである。また、走査休止を行っているにもかかわらず、オン状態またはオフ状態では制御電位がリーク電流やノイズにより変動したとしても、表示素子の輝度の変化は少なく、原理的にフリッカ・コントラスト低下などの画質低下は、発生しない。
【００１２】
また、本発明の駆動方法において、走査休止期間においては、走査線駆動回路の高電位側電源の電位と低電位側電源の電位は走査期間から変化せず、信号線駆動回路の高電位側電源の電位と低電位側電源の電位は同電位になっていてもよい。
【００１３】
本構成によれば、表示装置の駆動方法において、さらなる駆動回路の消費電力の低減が、可能である。何故なら、走査休止期間において、信号線駆動回路の待機電力も存在しないようにしているので、信号線駆動回路の消費電力を、完全にゼロにできるからである。さらに、走査線駆動回路の高電位側電源の電位と低電位側電源の電位は走査期間から変化させないので、各副表示素子のオン状態またはオフ状態の保持は確実に継続され、フリッカ・コントラスト低下などの画質低下が、発生しない。
【００１４】
また、本発明の駆動方法において、走査休止期間においては、走査線駆動回路と信号線駆動回路の高電位側電源の電位と低電位側電源の電位が、同電位になっていてもよい。
【００１５】
本構成によれば、さらなる駆動回路の消費電力の低減が可能である。何故なら、走査休止期間において、信号線駆動回路の待機電力も存在しないようにしているだけでなく、走査線駆動回路の待機電力も存在しないようにしているので、信号線駆動回路の消費電力だけでなく、走査線駆動回路の消費電力も、完全にゼロにできるからである。
【００１６】
また、本発明の駆動方法において、走査線の電位が高電位のとき、信号線の電位が前記画素に書き込まれる表示装置において、走査休止期間においては、信号線駆動回路の高電位側電源の電位が低電位側電源の電位に変化させられることを特徴とする、表示装置の駆動方法、または、走査線の電位が低電位のとき、信号線の電位が前記画素に書き込まれる表示装置において、走査休止期間においては、信号線駆動回路の低電位側電源の電位が高電位側電源の電位に変化させられてもよい。
【００１７】
本構成によれば、走査休止期間における各画素の制御電位のリーク電流をさらに低減できるので、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。
【００１８】
また、本発明の駆動方法において、制御電位が高電位のとき、副表示素子がオン状態に制御される表示装置において、走査休止期間においては、信号線駆動回路の高電位側電源の電位が低電位側電源の電位に変化させられることを特徴とする、表示装置の駆動方法、または、制御電位が低電位のとき、副表示素子がオン状態に制御される表示装置において、走査休止期間においては、信号線駆動回路の低電位側電源の電位が高電位側電源の電位に変化させられてもよい。
【００１９】
本構成によれば、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。なぜなら、走査休止期間における各画素の制御電位のリーク電流が存在しても、オン状態の表示素子の輝度が、若干減少するかたちで現れる。この場合、オフ状態の表示素子の輝度が、若干増加する場合と比較すると、フリッカ・コントラスト低下などの画質低下は、より見えにくくなる。
【００２０】
【発明の実施の形態】
以下、本発明の好ましい実施例を説明する。
【００２１】
（第１の実施例）
本実施例は、摂氏600度以下の低温プロセスで形成された多結晶シリコン薄膜トランジスタ（低温p-Si TFT）を備えている。低温p-Si TFTは、大型で安価なガラス基板上に形成でき、パネル上に駆動回路を内蔵できるので、表示装置製造に適した技術である。また、小サイズでも駆動能力が高く、1画素内にさえ複雑な回路を組み込めるので、面積階調方式に適した技術である。なお、低温p-Si TFTの代わりに、非晶質シリコン薄膜トランジスタ（a-Si TFT）が用いられた表示装置に対しても、本発明の思想は効果がある。この場合は、駆動回路はパネル外に設けられる。
【００２２】
また、本実施例は、表示素子が、薄膜トランジスタと薄膜トランジスタに直列に接続された有機エレクトロルミネッセンス素子である。なお、表示素子が液晶表示素子である表示装置に対しても、本発明の思想は効果がある。特に、反射型液晶表示素子やSuper Twisted Nematic液晶表示素子に対しては、トータルの消費電力が小さいので、相対的に本発明により低減できる消費電力の割合が大きくなり、本発明の効果はより大きくなる。
【００２３】
図１は、本発明の実施例の画素等価回路図である。ここでは、１画素のみ図記しているが、実際には、上下左右に広がった、複数行および複数列の多数の画素が存在する。
【００２４】
複数の走査線11および複数の信号線12がマトリクス状に形成されている。各走査線11と各信号線12の交点には、画素13が形成されている。画素13内には、スイッチング薄膜トランジスタ14、保持容量15、表示素子16が形成されている。本実施例では、表示素子16として、ドライビング薄膜トランジスタ17とこのドライビング薄膜トランジスタ17に直列に接続された有機エレクトロルミネッセンス素子18が用いられている。
【００２５】
走査線11に選択パルスが印加されている間に、信号線12に画像信号が印加され、スイッチング薄膜トランジスタ14を通じて、保持容量15に保持される。この画像信号は、ドライビング薄膜トランジスタ17のゲート端子に印加され、有機エレクトロルミネッセンス素子18の電流および発光が制御される。発光に用いられる電流は、電流供給配線191から、ドライビング薄膜トランジスタ17を介して、陰極192へと流れる。
【００２６】
本実施例では階調は2ビットで表されるので、信号線12は低ビットの信号線121と高ビットの信号線122から成る。また、これに対応して、スイッチング薄膜トランジスタ14も低ビットのスイッチング薄膜トランジスタ141と高ビットのスイッチング薄膜トランジスタ142から成り、保持容量15も低ビットの保持容量151と高ビットの保持容量152から成る。さらに、表示素子16も低ビットの副表示素子161と高ビットの副表示素子162から成る。低ビットの副表示素子161と高ビットの副表示素子162に対応して、ドライビング薄膜トランジスタ17も低ビットのドライビング薄膜トランジスタ171と高ビットのドライビング薄膜トランジスタ172から成り、有機エレクトロルミネッセンス素子18も低ビットの有機エレクトロルミネッセンス素子181と高ビットの有機エレクトロルミネッセンス素子182から成る。低ビットの有機エレクトロルミネッセンス素子181と高ビットの有機エレクトロルミネッセンス素子182の面積比は1:2になっている。この比は、同一面積有機エレクトロルミネッセンス素子18を1個および2個ならべることで、得ている。すなわち、高ビットの有機エレクトロルミネッセンス素子182は、低ビットの有機エレクトロルミネッセンス素子181と等しい面積を持つ、第１の高ビットの有機エレクトロルミネッセンス素子1821と第２の高ビットの有機エレクトロルミネッセンス素子1822とから成る。同一輝度で発光した場合、発光量と発光面積は比例関係になるので、発光量も1:2であり、4階調が得られる。なお、3ビット以上の階調に対しても、本発明の思想は有効である。
【００２７】
図２は、本発明の実施例の表示素子の制御方法を表わす図である。横軸は、ドライビング薄膜トランジスタ17のゲート電極に印加される制御電位(Vsig)、縦軸は、表示素子16を流れる電流を示す。表示素子16を流れる電流と発光輝度は、ほぼ比例関係にあるので、縦軸を発光輝度と考えてもよい。
【００２８】
表示素子16は、オン状態21またはオフ状態22の2状態のいずれかに制御される。オン状態21またはオフ状態22においては、グラフは平坦なので、Vsigが変動しても、表示素子16を流れる電流または発光輝度は、ほとんど変化しない。
【００２９】
図３は、本発明の実施例の駆動回路を表わす図である。走査駆動回路シフトレジスタ311に走査駆動回路クロック331が印加されて、出力パルスが転送される。出力パルスは、走査駆動回路バッファ312により駆動能力を高められて、表示領域35に存在する走査線11に印加される。一方、信号駆動回路シフトレジスタ321に信号駆動回路クロック341が印加されて、出力パルスが転送される。出力パルスは、信号駆動回路第１バッファ322により駆動能力を高められて、信号駆動回路第１ラッチ323に印加される。出力パルスに同期して、デジタル画像信号342が印加され、信号駆動回路第１ラッチ323にサンプリングされる。信号駆動回路ラッチパルス343により、デジタル画像信号342は、信号駆動回路第１ラッチ323から信号駆動回路第２ラッチ324に転送される。転送されたデジタル画像信号342は、信号駆動回路第２バッファ325により駆動能力を高められて、表示領域35に存在する信号線12に印加される。周辺供給配線36からは、表示領域35内の電流供給配線191に、有機エレクトロルミネッセンス素子18を発光させるために必要な電流が供給される。陰極コンタクト37は、陰極192に接続され、有機エレクトロルミネッセンス素子18を発光させるために用いられた電流を吸い出す。
【００３０】
図４は、シフトレジスタ回路の一例である。図５は、ラッチ回路の一例である。図６は、バッファ回路の一例である。各々の図で、(a)は論理記号による表現、(b)はトランジスタによる表現である。いずれの回路にも、論理回路が存在し、これらの動作には、高電位側電源(HI)と、低電位側電源(LO)が必要とされる。
【００３１】
図７は、本発明の実施例の薄膜トランジスタの製造工程を表わす図である。まず、ガラス基板71上に、SiH4を用いたPECVDや、Si2H6を用いたLPCVDにより、アモルファスシリコンが成膜される。エキシマレーザー等のレーザー照射や、固相成長により、アモルファスシリコンは再結晶化し、多結晶シリコン72となる（図７(a)）。多結晶シリコン72をパターニングした後、ゲート絶縁膜73が成膜され、ゲート電極74が成膜およびパターニングされる（図７(b)）。リンやボロンなどの不純物がゲート電極を用いて自己整合的に多結晶シリコン72に打ち込まれ、活性化され、CMOS構造のソース領域およびドレイン領域75が、形成される。第１層間絶縁膜76が成膜され、コンタクトホールを開穴し、ソース電極およびドレイン電極77が成膜およびパターニングされる（図７(c)）。さらに、第２層間絶縁膜78が成膜され、コンタクトホールを開穴し、ITOから成る画素電極79が成膜およびパターニングされる（図７(d)）。
【００３２】
図８は、本発明の実施例の有機エレクトロルミネッセンス素子の製造工程を表わす図である。まず、密着層81が成膜され、発光させたい領域に開口部が形成される。層間層82が成膜され、開口部が形成される（図８(a)）。次に、酸素プラズマやCF4プラズマなどのプラズマ処理により、基板表面の濡れ性を制御する。その後、正孔注入層83および発光層84が、スピンコート、スキージ塗り、インクジェットプロセスなどの液相プロセスや、スパッタ、蒸着などの真空プロセスにより、成膜される。仕事関数が小さくするためにアルカリ金属を含んだ陰極85が、成膜され、封止剤86により封止されて、完成する（図８(b)）。密着層81の役割は、基板と層間層82との密着性を向上し、また、正確な発光面積を得ることである。層間層82の役割は、ゲート電極74やソース電極およびドレイン電極77から陰極85を遠ざけて、寄生容量を低減すること、および、液相プロセスで正孔注入層83や発光層84を形成する際に、表面の濡れ性を制御し、正確なパターニングを実現することである。
【００３３】
図９は、本発明の本実施例の表示素子の駆動方法を表わす図である。本実施例では、走査期間911と走査休止期間912とが設けられている。図９では、走査期間911と走査休止期間912とが同じ長さに書かれているが、実際には一般に異なっている。走査期間911には、走査駆動回路クロック921および走査駆動回路スタートパルス922が、走査駆動回路シフトレジスタ311に入力され、パルス転送動作が行われる。走査駆動回路シフトレジスタ311、走査駆動回路バッファ312により、走査線11の駆動が行われる。また、信号駆動回路クロック931および信号駆動回路スタートパルス932が、信号駆動回路シフトレジスタ321に入力され、パルス転送動作が行われる。信号駆動回路シフトレジスタ321、信号駆動回路第１バッファ322、信号駆動回路第１ラッチ323、信号駆動回路第２ラッチ324、信号駆動回路第２バッファ325により、信号線12の駆動が行われる。
【００３４】
走査休止期間912では、走査駆動回路スタートパルス922および信号駆動回路スタートパルス932は、入力されない。故に、走査駆動回路シフトレジスタ311および信号駆動回路シフトレジスタ321におけるパルス転送動作が行われなくなり、この動作で消費されていた電力が、削減される。また、走査駆動回路バッファ312、信号駆動回路第１バッファ322、信号駆動回路第１ラッチ323、信号駆動回路第２ラッチ324、信号駆動回路第２バッファ325における、出力電圧変化が行われなくなり、この動作で消費されていた電力が、削減される。さらに、走査線11および信号線12の駆動が行われなくなり、この動作で消費されていた電力が、削減される。
【００３５】
また、図２からわかるように、オン状態21またはオフ状態22においては、グラフは平坦である。故に、走査休止期間912にVsigが変動しても、表示素子16を流れる電流または発光輝度は、ほとんど変化しない。よって、走査休止を行っているにもかかわらず、フリッカ・コントラスト低下などの画質低下は、発生しない。
【００３６】
図１０は、本発明の本実施例の変形例の表示素子の駆動方法を表わす図である。本実施例の変形例では、走査休止期間912では、走査駆動回路スタートパルス922および信号駆動回路スタートパルス932のみならず、走査駆動回路クロック921および信号駆動回路クロック931も、入力されない。この方法によれば、走査駆動回路クロック921および信号駆動回路クロック931の、充放電に要していた電力が、削減できる。また、走査駆動回路クロック921の切り替わり時に発生する走査駆動回路シフトレジスタ311のリーク電流、信号駆動回路クロック931の切り替わり時に発生する信号駆動回路シフトレジスタ321のリーク電流に対して発生する電力も、削減できる。
【００３７】
（第２の実施例）
本実施例は、画素等価回路、表示素子の制御方法、駆動回路、薄膜トランジスタ、有機エレクトロルミネッセンス素子などに関しては、第１の実施例と同一である。
【００３８】
図１１は、本発明の本実施例の表示素子の駆動方法を表わす図である。本実施例では、第１の実施例および第１の実施例の変形例で用いた技術に加えて、走査休止期間912においては、信号線駆動回路の高電位側電源電位933と、ここでは図示していない低電位側電源電位とを、同電位にしている。この方法により、図４、図５、図６に示されたような、信号線駆動回路を構成する論理回路内で、保持状態でのリーク電流に起因する、待機電力を削減できる。
【００３９】
一方、走査線駆動回路の高電位側電源電位と、低電位側電源の電位とは、走査期間911から変化させない。この方法により、走査線11の電位は保持されるので、各副表示素子の制御電位はリークせず、各副表示素子のオン状態またはオフ状態の保持は確実に継続され、フリッカ・コントラスト低下などの画質低下が、発生しない。
【００４０】
また、本実施例では、スイッチング薄膜トランジスタ14はn型なので、走査線11の電位が高電位のとき、信号線12の電位が画素13に書き込まれる。走査休止期間912においては、信号線駆動回路の高電位側電源電位933が、ここでは図示していない低電位側電源の電位に変化させられている。この方法により、スイッチング薄膜トランジスタ14のゲート電圧(Vgs)が低く保たれるので、走査休止期間912における制御電位の変化が低減でき、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。
【００４１】
図１２は、走査周波数に対する消費電力の依存性である。ここでは、走査期間911には全画面走査が1回のみ行われる。走査周波数は、全期間（=走査期間911+走査休止期間）に対する走査期間911の割合により、定義した。例えば、走査期間911が16.7msで、走査休止期間が33.3msならば、走査周波数は20Hzである。走査周波数に比例して、消費電力が低減されていることがわかる。
【００４２】
図１３は、駆動電圧に対するフリッカ限界走査周波数の依存性である。ここでは、駆動電圧は、信号線駆動回路の高電位側電源電位と低電位側電源電位との差を意味し、フリッカ限界走査周波数は、目視によりフリッカが視認されない最低の周波数として、定義されている。駆動電圧を若干昇圧することで、走査周波数を下げてもフリッカは観測されないことがわかる。
【００４３】
（第３の実施例）
本実施例は、画素等価回路、表示素子の制御方法、駆動回路、薄膜トランジスタ、有機エレクトロルミネッセンス素子などに関しては、第１の実施例と同一である。
【００４４】
図１４は、本発明の本実施例の表示素子の駆動方法を表わす図である。本実施例では、第１の実施例および第１の実施例の変形例で用いた技術に加えて、走査休止期間912においては、走査線駆動回路の高電位側電源電位923と、ここでは図示していない低電位側電源電位とを、同電位にしており、かつ、信号線駆動回路のここでは図示していない高電位側電源電位と、低電位側電源電位934とを、同電位にしている。この方法により、図４、図５、図６に示されたような、走査線駆動回路および信号線駆動回路を構成する論理回路内で、保持状態でのリーク電流に起因する、待機電力を削減できる。
【００４５】
また、本実施例では、ドライビング薄膜トランジスタ17はp型なので、制御電位が低電位のとき、副表示素子がオン状態に制御される。走査休止期間912においては、信号線駆動回路の低電位側電源電位934が、ここでは図示していない高電位側電源の電位に変化させられている。この方法により、フリッカ・コントラスト低下などの画質低下が、より発生しにくくなる。なぜなら、走査休止期間における各画素の制御電位のリーク電流が存在しても、オン状態の表示素子の輝度が、若干減少するかたちで現れる。この場合、オフ状態の表示素子の輝度が、若干増加する場合と比較すると、フリッカ・コントラスト低下などの画質低下は、より見えにくくなる。
【００４６】
なお、本発明の実施例では、走査線駆動回路および信号線駆動回路は、低温p-Si TFT技術により、パネル上に組み込まれており、これらの駆動回路の消費電力について考察したが、a-Si TFT技術を用いた場合の外部駆動回路に対しても、同様の議論が成り立つ。
【００４７】
また、図３には図示されていないが、これらの駆動回路を制御するクロック・スタートパルス・画像信号を生成する、コントローラが存在する。本発明によれば、このコントローラで消費される電力も、低減可能である。
【００４８】
なお、本発明の特例として、表示素子が単一の副表示素子で構成される場合が、考えられる。この場合は、階調表示は不可能で、ひとつの画素はオン・オフの2値表示を行うことになる。しかしながら、本発明の、フリッカ・コントラスト低下などの画質低下を伴うこと無く、駆動回路の消費電力が大幅に低減されるという効果は、上記と同様に得られる。
【図面の簡単な説明】
【図１】本発明の実施例の画素等価回路図。
【図２】本発明の実施例の表示素子の制御方法を表わす図。
【図３】本発明の実施例の駆動回路を表わす図。
【図４】本発明の実施例のシフトレジスタ回路の一例を示す図。
【図５】本発明の実施例のラッチ回路の一例を示す図。
【図６】本発明の実施例のバッファ回路の一例を示す図。
【図７】本発明の実施例の薄膜トランジスタの製造工程を表わす図。
【図８】本発明の実施例の有機エレクトロルミネッセンス素子の製造工程を表わす図。
【図９】本発明の第１の実施例の表示素子の駆動方法を表わす図。
【図１０】本発明の第１の実施例の変形例の表示素子の駆動方法を表わす図。
【図１１】本発明の第２の実施例の表示素子の駆動方法を表わす図。
【図１２】走査周波数に対する消費電力の依存性を示す図。
【図１３】駆動電圧に対するフリッカ限界走査周波数の依存性を示す図。
【図１４】本発明の第３の実施例の表示素子の駆動方法を表わす図。
【符号の説明】
１１ 走査線
１２ 信号線
１２１ 低ビットの信号線
１２２ 高ビットの信号線
１３ 画素
１４ スイッチング薄膜トランジスタ
１４１ 低ビットのスイッチング薄膜トランジスタ
１４２ 高ビットのスイッチング薄膜トランジスタ
１５ 保持容量
１５１ 低ビットの保持容量
１５２ 高ビットの保持容量
１６ 表示素子
１６１ 低ビットの副表示素子
１６２ 高ビットの副表示素子
１７ ドライビング薄膜トランジスタ
１７１ 低ビットのドライビング薄膜トランジスタ
１７２ 高ビットのドライビング薄膜トランジスタ
１８ 有機エレクトロルミネッセンス素子
１８１ 低ビットの有機エレクトロルミネッセンス素子
１８２ 高ビットの有機エレクトロルミネッセンス素子
１８２１ 第１の高ビットの有機エレクトロルミネッセンス素子
１８２２ 第２の高ビットの有機エレクトロルミネッセンス素子
１９１ 電流供給配線
１９２ 陰極
２１ オン状態
２２ オフ状態
３１１ 走査駆動回路シフトレジスタ
３１２ 走査駆動回路バッファ
３２１ 信号駆動回路シフトレジスタ
３２２ 信号駆動回路第１バッファ
３２３ 信号駆動回路第１ラッチ
３２４ 信号駆動回路第２ラッチ
３２５ 信号駆動回路第２バッファ
３３１ 走査駆動回路クロック
３４１ 信号駆動回路クロック
３４２ デジタル画像信号
３４３ 信号駆動回路ラッチパルス
３５ 表示領域
３６ 周辺供給配線
３７ 陰極コンタクト
７１ ガラス基板
７２ 多結晶シリコン
７３ ゲート絶縁膜
７４ ゲート電極
７５ ソース領域およびドレイン領域
７６ 第１層間絶縁膜
７７ ソース電極およびドレイン電極
７８ 第２層間絶縁膜
７９ 画素電極
８１ 密着層
８２ 層間層
８３ 正孔注入層
８４ 発光層
８５ 陰極
８６ 封止剤
９１１ 走査期間
９１２ 走査休止期間
９２１ 走査線駆動回路クロック
９２２ 走査線駆動回路スタートパルス
９２３ 走査線駆動回路の高電位側電源電位
９３１ 信号線駆動回路クロック
９３２ 信号線駆動回路スタートパルス
９３３ 信号線駆動回路の高電位側電源電位
９３４ 信号線駆動回路の低電位側電源電位
Claims (3)
- 複数の走査線と、複数の信号線と、前記各走査線及び前記各信号線の交差に対応して設けられた複数の画素と、前記各走査線に信号を供給する走査線駆動回路と、前記各信号線に信号を供給する信号線駆動回路と、を備えた表示装置であって、
前記各画素は、対応する前記走査線を介して走査信号が供給される複数の第１のトランジスタと、複数の副表示素子とを有し、
前記各副表示素子は、対応する前記信号線から前記各第１のトランジスタを介して供給される画像信号に応じてオンまたはオフの２状態のいずれかに制御される第２のトランジスタと、前記第２のトランジスタを介して発光が制御される発光素子とを含み、
前記複数の副表示素子のうち発光する総面積を変えて階調表示を行い、
前記複数の走査線に対して走査信号を供給する走査期間の後に、前記各第２のトランジスタのオン、オフ状態を保持する走査休止期間とを設けるとともに、
前記走査休止期間において、前記走査線駆動回路及び前記信号線駆動回路の少なくともいずれかへのクロック信号の供給を停止し、
前記第１のトランジスタがｎ型のときには、前記走査休止期間において前記信号線駆動回路の高電位側電源の電位を低電源側電源の電位と同じ電位にし、
前記第１のトランジスタがｐ型のときには、前記走査休止期間において前記信号線駆動回路の低電位側電源の電位を高電源側電源の電位と同じ電位にすること
を特徴とする表示装置の駆動方法。 - 複数の走査線と、複数の信号線と、前記各走査線及び前記各信号線の交差に対応して設けられた複数の画素と、前記各走査線に信号を供給する走査線駆動回路と、前記各信号線に信号を供給する信号線駆動回路と、を備えた表示装置であって、
前記各画素は、対応する前記走査線を介して走査信号が供給される複数の第１のトランジスタと、複数の副表示素子とを有し、
前記各副表示素子は、対応する前記信号線から前記各第１のトランジスタを介して供給される画像信号に応じてオンまたはオフの２状態のいずれかに制御される第２のトランジスタと、前記第２のトランジスタを介して発光が制御される発光素子とを含み、
前記複数の副表示素子のうち発光する総面積を変えて階調表示を行い、
前記複数の走査線に対して走査信号を供給する走査期間の後に、前記各第２のトランジスタのオン、オフ状態を保持する走査休止期間とを設けるとともに、
前記走査休止期間において、前記走査線駆動回路及び前記信号線駆動回路の少なくともいずれかへのクロック信号の供給を停止し、
前記第２のトランジスタがｎ型のときには、前記走査休止期間において前記信号線駆動回路の高電位側電源の電位を低電源側電源の電位と同じ電位にし、
前記第２のトランジスタがｐ型のときには、前記走査休止期間において前記信号線駆動回路の低電位側電源の電位を高電源側電源の電位と同じ電位にすること
を特徴とする表示装置の駆動方法。 - 請求項１又は請求項２のいずれかに記載の表示装置の駆動方法において、
前記走査休止期間においては、前記走査線駆動回路の高電位側電源の電位と低電位側電源の電位を同電位にすること
を特徴とする表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36496199A JP3767292B2 (ja) | 1999-12-22 | 1999-12-22 | 表示装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36496199A JP3767292B2 (ja) | 1999-12-22 | 1999-12-22 | 表示装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184015A JP2001184015A (ja) | 2001-07-06 |
| JP3767292B2 true JP3767292B2 (ja) | 2006-04-19 |
Family
ID=18483097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36496199A Expired - Fee Related JP3767292B2 (ja) | 1999-12-22 | 1999-12-22 | 表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3767292B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105761704A (zh) * | 2016-05-20 | 2016-07-13 | 深圳市华星光电技术有限公司 | 显示面板及其驱动电路和驱动方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084226A1 (fr) * | 2000-04-28 | 2001-11-08 | Sharp Kabushiki Kaisha | Unite d'affichage, procede d'excitation pour unite d'affichage, et appareil electronique de montage d'une unite d'affichage |
| JP3862994B2 (ja) | 2001-10-26 | 2006-12-27 | シャープ株式会社 | 表示装置の駆動方法およびそれを用いた表示装置 |
| JP2003255901A (ja) | 2001-12-28 | 2003-09-10 | Sanyo Electric Co Ltd | 有機ｅｌディスプレイの輝度制御方法および輝度制御回路 |
| JP4552421B2 (ja) * | 2003-11-13 | 2010-09-29 | セイコーエプソン株式会社 | 電気光学装置、電子機器及び電気光学装置の駆動方法 |
| US8692740B2 (en) | 2005-07-04 | 2014-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| JP4757767B2 (ja) * | 2005-10-18 | 2011-08-24 | 株式会社半導体エネルギー研究所 | 表示装置及び当該表示装置を具備する電子機器 |
| US7635863B2 (en) | 2005-10-18 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus having the display device |
| JP5612241B2 (ja) * | 2007-01-30 | 2014-10-22 | エルジー ディスプレイ カンパニー リミテッド | 画像表示装置、および画像表示装置の駆動方法 |
| KR101801540B1 (ko) | 2009-10-16 | 2017-11-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기 |
| KR101933841B1 (ko) * | 2009-10-16 | 2018-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 이를 구비한 전자 장치 |
| KR102329497B1 (ko) * | 2009-11-13 | 2021-11-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 이 표시 장치를 구비한 전자 기기 |
| KR101798260B1 (ko) * | 2010-03-12 | 2017-11-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| CN102870151B (zh) * | 2010-04-23 | 2016-03-30 | 株式会社半导体能源研究所 | 显示装置以及其驱动方法 |
| TWI541782B (zh) | 2010-07-02 | 2016-07-11 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP5542611B2 (ja) * | 2010-10-25 | 2014-07-09 | シャープ株式会社 | 表示装置およびその駆動方法 |
| WO2022029830A1 (ja) | 2020-08-03 | 2022-02-10 | シャープ株式会社 | 表示装置およびその駆動方法 |
-
1999
- 1999-12-22 JP JP36496199A patent/JP3767292B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105761704A (zh) * | 2016-05-20 | 2016-07-13 | 深圳市华星光电技术有限公司 | 显示面板及其驱动电路和驱动方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001184015A (ja) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3767292B2 (ja) | 表示装置の駆動方法 | |
| JP3838063B2 (ja) | 有機エレクトロルミネッセンス装置の駆動方法 | |
| US6778162B2 (en) | Display apparatus having digital memory cell in pixel and method of driving the same | |
| US9489882B2 (en) | Display having selective portions driven with adjustable refresh rate and method of driving the same | |
| US7230591B2 (en) | Display device and method of driving the same | |
| US8144102B2 (en) | Memory element and display device | |
| KR101282399B1 (ko) | 표시 장치 및 그 구동 방법 | |
| US8207915B2 (en) | Display device and driving method thereof | |
| JP2018013804A (ja) | 表示装置 | |
| US20020041276A1 (en) | Driving method for electro-optical device, electro-optical device, and electronic apparatus | |
| US20040263506A1 (en) | Light emitting device and driving method of the same | |
| KR20050115346A (ko) | 표시 장치 및 그 구동 방법 | |
| WO2003009057A1 (en) | Thin film transistors suitable for use in flat panel displays | |
| KR100460291B1 (ko) | 표시 장치 및 그 구동 방법, 전기 광학 장치 및 그 구동방법 | |
| US20020097350A1 (en) | Thin film transistors suitable for use in flat panel displays | |
| JP2002175048A (ja) | 電気光学装置の駆動方法及び電気光学装置及び電子機器 | |
| US10634949B1 (en) | Display systems and methods involving MIM diodes | |
| JP2001125526A (ja) | 表示装置 | |
| CN109637435A (zh) | 一种显示面板的驱动电路、驱动方法及显示装置 | |
| KR20020056239A (ko) | 액티브 매트릭스 유기 전계발광 디스플레이 장치 | |
| JP4801329B2 (ja) | 発光装置 | |
| CN102708788B (zh) | 像素电路 | |
| JP4515051B2 (ja) | 素子基板及び発光装置 | |
| JP2002311924A (ja) | 表示装置、表示装置の駆動方法、電気光学装置、電気光学装置の駆動方法、及び電子機器 | |
| KR20060100824A (ko) | 표시 장치 및 그 구동 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060123 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |