KR101771268B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
표시 장치에 의해 대표되는 반도체 장치에 있어서, 대형이며 고정밀인 스크린이 적용 가능하고, 표시 품질이 좋고, 안정적으로 동작하는 신뢰성 높은 반도체 장치를 제공하는 것을 목적으로 한다. 주회 거리가 긴 배선으로서 Cu를 포함하는 도전층을 이용하는 것에 의해, 배선 저항의 증대를 억제한다. 또한, Cu를 포함하는 도전층을, TFT의 채널 영역이 형성되는 반도체층과 겹치지 않도록 설치하고, 질화 규소를 포함하는 절연층에 의해 둘러싸는 것에 의해, Cu의 확산을 방지할 수 있고, 따라서 신뢰성 높은 반도체 장치를 제조할 수 있다. 특히, 반도체 장치의 일 실시 형태인 표시 장치를 대형화 또는 고정밀화하더라도, 표시 품질이 좋고 안정적으로 동작시킬 수 있다.
Description
본 발명은 박막 트랜지스터(이하, TFT라고도 함)를 포함하는 반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이다.
본 명세서에 있어서, 반도체 장치란 반도체 특성을 이용하여 동작할 수 있는 장치 모두를 지칭하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치임을 주목한다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께가 수㎚ 내지 수백㎚ 정도)을 이용해서 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 개발이 가속화되고 있다.
또한, 액정 표시 장치로 대표되는 액티브 매트릭스형 반도체 장치에서는, 화면 사이즈가 예를 들면 대각으로 60인치 이상으로 대형화하는 경향이 있고, 액티브 매트릭스형 반도체 장치의 개발은 대각으로 120인치 이상의 화면 사이즈도 목표로 하고 있다. 또한, 화면의 해상도도, 고해상도(high-definition:HD) 화질(1366×768), 풀 고해상도(full high-definition:FHD) 화질(1920×1080)과 같이 고정밀화하는 경향이 있고, 해상도가 3840×2048 또는 4096×2180인, 소위 4K 디지털 시네마용 표시 장치의 개발도 가속화되고 있다.
화면 사이즈의 대형화나 고정밀화는, 표시부 내의 배선 저항을 증대시키는 경향이 있다. 배선 저항의 증대는, 신호선의 종단으로의 신호 전달의 지연, 전원선의 전압 강하 등을 야기한다. 그 결과, 표시 얼룩이나 계조 불량 등의 표시 품질의 저하 또는 소비 전력의 증가를 야기한다.
배선 저항의 증대를 억제하기 위해, 구리(Cu)를 사용해서 저저항의 배선층을 형성하는 기술이 검토되고 있다(예를 들면, 특허문헌 1 및 2 참조).
배선 저항의 증대를 억제하기 위해, 구리(Cu)를 사용해서 저저항의 배선층을 형성하는 기술이 검토되고 있다. 그러나, Cu는 반도체 또는 산화 규소 내로 확산하기 쉽고, 반도체 장치의 동작을 불안정하게 하므로, 수율을 현저하게 저하시켜 버릴 우려가 있다.
본 발명의 일 실시 형태의 목적은, 배선 저항에 의한 전압 강하의 영향, 화소에의 신호 기입 시의 불량, 계조 불량 등을 방지하고, 보다 표시 품질이 좋은 표시 장치로 대표되는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 형태의 또 다른 목적은 반도체 장치의 고속 동작을 실현하는 것이다.
본 발명의 일 실시 형태의 또 다른 목적은 반도체 장치의 전력 소비 감소를 실현하는 것이다.
본 발명의 일 실시 형태의 또 다른 목적은 반도체 장치의 정밀도의 향상을 실현하는 것이다.
본 발명의 일 실시 형태의 또 다른 목적은 안정적으로 동작하는 박막 트랜지스터 및 그 박막 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 명세서에 개시된 본 발명의 실시 형태는, 기판 위의 질화 규소를 포함하는 제1 절연층, 상기 제1 절연층 위의 Cu를 포함하는 제1 도전층, 상기 제1 도전층 위의 상기 제1 도전층을 덮는 제2 도전층, 상기 제2 도전층 위의 질화 규소를 포함하는 제2 절연층, 상기 제2 절연층 위의 섬 형상의 반도체층, 상기 섬 형상의 반도체층 위의 소스 전극 및 드레인 전극으로서 기능하는 제3 도전층, 상기 제3 도전층 위의 질화 규소를 포함하는 제3 절연층, 상기 제3 절연층에 설치된 개구를 통하여 상기 소스 전극 및 드레인 전극 중 하나로서 기능하는 상기 제3 도전층과 전기적으로 접촉하는 제4 도전층, 상기 제4 도전층에 겹치고 Cu를 포함하는 제5 도전층, 상기 제5 도전층을 덮고 질화 규소를 포함하는 제4 절연층, 및 상기 제3 절연층 및 상기 제4 절연층에 설치된 개구를 통하여 상기 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 제3 도전층에 전기적으로 접촉하는 제6 도전층을 포함하는 반도체 장치이다. 본 반도체 장치에서, 상기 제1 도전층과 상기 제5 도전층은, 박막 트랜지스터의 채널이 형성된 상기 섬 형상의 반도체층과 겹치지 않는다.
본 명세서에서 개시된 본 발명의 또 다른 실시 형태는, 기판 위의 질화 규소를 포함하는 기초 절연층, 하지 절연층 위에 형성되고 Cu를 포함하는 도전층과 Cu를 포함하는 도전층을 덮는 고융점 금속을 포함하는 도전층의 적층을 이용하여 형성되는 게이트 배선, 게이트 배선 위의 질화 규소를 포함하는 게이트 절연층, 게이트 절연층 위의 섬 형상의 반도체층, 섬 형상의 반도체층 위의 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 위의 질화 규소를 포함하는 층간 절연층, 층간 절연층 위에 형성되고, 도전성을 갖는 배리어층과 이 배리어 층 위의 Cu를 포함하는 도전층의 적층을 이용하여 형성되고 층간 절연층에 있는 개구를 통해 소스 전극에 전기적으로 접속된 소스 배선, 소스 배선 위의 질화 규소를 포함하는 패시베이션층, 및 패시베이션층 위에 형성되고 패시베이션층 및 층간 절연층에 설치된 개구를 통해 드레인 전극에 전기적으로 접속된 도전층을 포함하는 반도체 장치이다. 이 반도체 장치에서, 게이트 배선의 Cu를 포함하는 도전층과 소스 배선의 Cu을 포함하는 도전층은, 박막 트랜지스터의 채널이 형성되는 섬 형상의 반도체층과 겹치지 않는다.
또한, 본 명세서에서 개시된 본 발명의 또 다른 실시 형태는, 기판 위에 액티브 매트릭스 회로, 구동 회로 및 보호 회로를 포함하는 반도체 장치이다. 이 반도체 장치에서, 액티브 매트릭스 회로의 소스 배선, 게이트 배선, 공통 전위 배선 및 전원선은, Cu를 포함하는 배선층을 포함하고, Cu를 포함하는 배선층은 액티브 매트릭스 회로의 박막 트랜지스터의 반도체층과 겹치지 않고, 구동 회로 및 보호 회로의 박막 트랜지스터들은, Cu를 포함하는 배선층을 이용하지 않고 접속되고, Cu를 포함하는 배선층은, 질화 규소를 포함하는 절연층들 사이에 끼워진다.
반도체층은, 비정질 반도체, 미정질 반도체, 다결정 반도체 등을 이용하여 형성될 수 있다. 예를 들면, 비정질 실리콘 또는 미정질 게르마늄 등을 이용할 수 있다.
액티브 매트릭스 회로에서 제공되는, 각 화소 TFT에 영상 신호를 전하는 소스 배선, 각 화소 TFT의 온/오프를 제어하는 게이트 배선, 축적 용량선 및 전원선, 구동 회로에서 제공되는, 전원선, 공통 전위선, 외부와의 신호 입출력을 행하는 단자부로부터의 리드선 등의 주회 거리가 긴 배선에 Cu를 포함하는 도전층을 이용함으로써, 배선 저항의 증대를 억제할 수 있다.
Cu를 포함하는 도전층을 TFT의 채널 영역이 형성되는 반도체층과 겹치지 않도록 제공함으로써, Cu 확산에 의한 영향을 방지할 수 있다.
Cu를 포함하는 도전층 위에 그리고 아래에 질화 규소를 포함하는 절연층을 제공하여 Cu를 포함하는 도전층이 절연층들 사이에 끼워지거나 또는 둘러싸임으로써, Cu의 확산을 방지할 수 있다.
본 명세서에 있어서, 게이트란 게이트 전극 및 게이트 배선의 일부 또는 전부를 말함을 주목한다. 게이트 배선은, 적어도 하나의 트랜지스터의 게이트 전극과 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선이며, 예를 들면 표시 장치에서의 주사선도 이 범주에 포함된다.
소스란, 소스 영역, 소스 전극 및 소스 배선의 일부 또는 전부를 말한다. 소스 영역이란 반도체층 중, 저항율이 일정값 이하인 영역을 말한다. 소스 전극이란, 소스 영역에 접속되는 부분의 도전층을 말한다. 소스 배선이란, 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다. 예를 들면, 표시 장치에서의 신호선이 소스 전극에 전기적으로 접속될 경우에는, 소스 배선은 그 범주에 신호선을 포함한다.
드레인이란, 드레인 영역, 드레인 전극 및 드레인 배선의 일부 또는 전부를 말한다. 드레인 영역이란 반도체층 중 저항율이 일정값 이하인 영역을 말한다. 드레인 전극이란, 드레인 영역에 접속되는 부분의 도전층을 말한다. 드레인 배선이란, 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다. 예를 들면, 표시 장치에서의 신호선이 드레인 전극에 전기적으로 접속될 경우에는, 드레인 배선은 그 범주에 신호선을 포함한다.
또한, 본 문서(명세서, 특허청구범위 또는 도면 등)에 있어서, 트랜지스터의 소스 및 드레인은, 트랜지스터의 구조, 동작 조건 등에 따라 서로 교체될 수 있으며, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 본 문서(명세서, 특허청구범위 또는 도면 등)에서는, 소스 및 드레인 중에서 선택된 한 단자를 소스 및 드레인 중 하나라 지칭하고, 나머지 단자를 소스 및 드레인 중 나머지 하나라 지칭한다.
본 명세서에 있어서 발광 장치란 화상 표시 장치, 발광 장치, 또는 광원(조명 장치를 포함함)을 지칭한다. 또한, 발광 장치가 커넥터, 예를 들면 FPC(flexible printed circuit), TAB(tape automated bonding) 테이프 또는 TCP(tape carrier package)에 접속되는 모듈, TAB 테이프 또는 TCP의 단부에 프린트 배선판이 설치된 모듈 및 발광 소자가 설치된 기판에 COG(chip on glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈을 지칭한다.
본 발명의 일 실시 형태에 따르면, 표시 장치로 대표되는 반도체 장치에 있어서, 화소부의 면적이 커지고 표시 화면의 면적이 커져도 양호한 표시를 실현할 수 있다. 본 발명의 일 실시 형태에 따르면, 화소부의 배선 저항을 대폭 저하시킬 수 있기 때문에, 본 발명의 일 실시 형태는 대각으로 60인치 화면 또는 대각으로 120인치의 화면과 같은 대화면에도 적용될 수 있다. 또한, 본 발명의 일 실시 형태는, 풀 고해상도 또는 4K 디지털 시네마 등의 고해상도 화면에도 적용될 수 있다.
도 1의 (a) 및 (b)는 각각 본 발명의 일 실시 형태를 설명하는 평면도 및 회로도.
도 2의 (a)는 본 발명의 일 실시 형태를 설명하는 평면도이고, 도 2의 (b) 및 도 2의 (c)는 본 발명의 일 실시 형태를 설명하는 단면도.
도 3의 (a) 및 (b)는 본 발명의 일 실시 형태를 설명하는 단면도.
도 4의 (a) 내지 (d)는 본 발명의 일 실시 형태를 설명하는 단면 공정도.
도 5의 (a) 내지 (c)는 본 발명의 일 실시 형태를 설명하는 단면 공정도.
도 6의 (a) 내지 (d)는 다계조 마스크를 설명하는 도면.
도 7의 (a) 내지 (e)는 본 발명의 일 실시 형태를 설명하는 단면 공정도.
도 8의 (a) 내지 (c)는 각각, 본 발명의 일 실시 형태를 설명하는 단면도, 회로도 및 평면도.
도 9의 (a) 및 (b)는 각각, 본 발명의 일 실시 형태를 설명하는 회로도 및 평면도.
도 10은 본 발명의 일 실시 형태를 설명하는 단면도.
도 11의 (a)는 본 발명의 일 실시 형태를 설명하는 평면도이고, 도 11의 (b)는 본 발명의 일 실시 형태를 설명하는 단면도.
도 12의 (a1) 및 (b1)은 본 발명의 일 실시 형태를 설명하는 단면도이고, 도 12의 (a2) 및 (b2)는 본 발명의 일 실시 형태를 설명하는 평면도.
도 13의 (a1) 및 (b1)은 본 발명의 일 실시 형태를 설명하는 단면도이고, 도 13의 (a2) 및 (b2)는 본 발명의 일 실시 형태를 설명하는 평면도.
도 14의 (a1), (a2), (b)는 반도체 장치를 설명하는 도면.
도 15의 (a) 및 (b)는 반도체 장치를 설명하는 도면.
도 16은 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 17의 (a) 내지 (c)는 반도체 장치를 설명하는 도면.
도 18의 (a) 및 (b)는 표시 장치를 각각 도시하는 블록도.
도 19의 (a)는 신호선 구동 회로의 구성을 설명하는 도면이며, 도 19의 (b)는 그 동작의 타이밍도.
도 20의 (a) 내지 (c)는 시프트 레지스터의 구성을 도시하는 회로도.
도 21의 (a)는 시프트 레지스터를 도시하는 회로도이고, 도 21의 (b)는 그 동작을 설명하는 타이밍도.
도 22는 반도체 장치를 설명하는 도면.
도 23은 반도체 장치를 설명하는 도면.
도 24의 (a) 및 (b)는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 25는 전자 서적의 일례를 나타내는 외관도.
도 26의 (a) 및 (b)는 각각 텔레비전 장치 및 디지털 포토 프레임의 예를 나타내는 외관도.
도 27의 (a) 및 (b)는 각각 게임기의 예를 나타내는 외관도.
도 28의 (a) 및 (b)는 각각 휴대형 컴퓨터 및 휴대 전화기의 예를 나타내는 외관도.
도 29는 반도체 장치를 설명하는 도면.
도 30은 반도체 장치를 설명하는 도면.
도 31은 반도체 장치를 설명하는 도면.
도 32는 반도체 장치를 설명하는 도면.
도 33은 반도체 장치를 설명하는 도면.
도 34는 반도체 장치를 설명하는 도면.
도 35는 반도체 장치를 설명하는 도면.
도 36은 반도체 장치를 설명하는 도면.
도 37은 반도체 장치를 설명하는 도면.
도 2의 (a)는 본 발명의 일 실시 형태를 설명하는 평면도이고, 도 2의 (b) 및 도 2의 (c)는 본 발명의 일 실시 형태를 설명하는 단면도.
도 3의 (a) 및 (b)는 본 발명의 일 실시 형태를 설명하는 단면도.
도 4의 (a) 내지 (d)는 본 발명의 일 실시 형태를 설명하는 단면 공정도.
도 5의 (a) 내지 (c)는 본 발명의 일 실시 형태를 설명하는 단면 공정도.
도 6의 (a) 내지 (d)는 다계조 마스크를 설명하는 도면.
도 7의 (a) 내지 (e)는 본 발명의 일 실시 형태를 설명하는 단면 공정도.
도 8의 (a) 내지 (c)는 각각, 본 발명의 일 실시 형태를 설명하는 단면도, 회로도 및 평면도.
도 9의 (a) 및 (b)는 각각, 본 발명의 일 실시 형태를 설명하는 회로도 및 평면도.
도 10은 본 발명의 일 실시 형태를 설명하는 단면도.
도 11의 (a)는 본 발명의 일 실시 형태를 설명하는 평면도이고, 도 11의 (b)는 본 발명의 일 실시 형태를 설명하는 단면도.
도 12의 (a1) 및 (b1)은 본 발명의 일 실시 형태를 설명하는 단면도이고, 도 12의 (a2) 및 (b2)는 본 발명의 일 실시 형태를 설명하는 평면도.
도 13의 (a1) 및 (b1)은 본 발명의 일 실시 형태를 설명하는 단면도이고, 도 13의 (a2) 및 (b2)는 본 발명의 일 실시 형태를 설명하는 평면도.
도 14의 (a1), (a2), (b)는 반도체 장치를 설명하는 도면.
도 15의 (a) 및 (b)는 반도체 장치를 설명하는 도면.
도 16은 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 17의 (a) 내지 (c)는 반도체 장치를 설명하는 도면.
도 18의 (a) 및 (b)는 표시 장치를 각각 도시하는 블록도.
도 19의 (a)는 신호선 구동 회로의 구성을 설명하는 도면이며, 도 19의 (b)는 그 동작의 타이밍도.
도 20의 (a) 내지 (c)는 시프트 레지스터의 구성을 도시하는 회로도.
도 21의 (a)는 시프트 레지스터를 도시하는 회로도이고, 도 21의 (b)는 그 동작을 설명하는 타이밍도.
도 22는 반도체 장치를 설명하는 도면.
도 23은 반도체 장치를 설명하는 도면.
도 24의 (a) 및 (b)는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 25는 전자 서적의 일례를 나타내는 외관도.
도 26의 (a) 및 (b)는 각각 텔레비전 장치 및 디지털 포토 프레임의 예를 나타내는 외관도.
도 27의 (a) 및 (b)는 각각 게임기의 예를 나타내는 외관도.
도 28의 (a) 및 (b)는 각각 휴대형 컴퓨터 및 휴대 전화기의 예를 나타내는 외관도.
도 29는 반도체 장치를 설명하는 도면.
도 30은 반도체 장치를 설명하는 도면.
도 31은 반도체 장치를 설명하는 도면.
도 32는 반도체 장치를 설명하는 도면.
도 33은 반도체 장치를 설명하는 도면.
도 34는 반도체 장치를 설명하는 도면.
도 35는 반도체 장치를 설명하는 도면.
도 36은 반도체 장치를 설명하는 도면.
도 37은 반도체 장치를 설명하는 도면.
실시 형태에 대해서 도면을 이용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되어서는 안 된다. 또한, 이하에 설명하는 발명의 구성에서, 동일한 부분 또는 동일한 기능을 갖는 부분에는 다른 도면에서 동일한 부호로 표기하며, 그 반복 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는, 화소부 및 화소부의 주변에 반도체 소자를 포함하는 표시 장치의 일 실시 형태에 대해서 도 1의 (a) 및 (b)를 이용하여 설명한다.
표시 장치(30)의 구성을 도 1의 (a)에 도시한다. 표시 장치(30)는 기판(100) 위에 게이트 단자부(7) 및 소스 단자부(8)를 포함한다. 또한, 표시 장치(30)에는 게이트 배선(20_1) 및 게이트 배선(20_2)을 포함하는 게이트 배선(20_1 내지 20_n(단, n은 자연수)) 및 소스 배선(60_1) 및 소스 배선(60_2)을 포함하는 소스 배선(60_1 내지 60_m(단, m은 자연수))이 설치되어 있다. 또한, 표시 장치(30)의 화소 영역(94)에는, 화소(93)가 매트릭스 형상으로 배열되어 있다. 또한, 각 화소(93)은 적어도 하나의 게이트 배선과 하나의 소스 배선에 접속되어 있다.
또한, 표시 장치(30)는 공통 배선(44), 공통 배선(45), 공통 배선(46) 및 공통 배선(65)을 포함한다. 예를 들면, 공통 배선(45)은 접속부(95)를 통해서 공통 배선(65)에 접속된다. 공통 배선들은 서로 전기적으로 접속되어 동일한 전위를 갖는다.
또한, 공통 배선(44), 공통 배선(45), 공통 배선(46) 및 공통 배선(65)은 단자(71), 단자(75), 단자(81) 및 단자(85)에 각각 접속되어 있다. 공통 배선들은 각각 대향 기판과 전기적으로 접속될 수 있는 공통 접속부(96)를 포함한다.
또한, 게이트 단자부(7)의 게이트 신호선 단자(70_1 내지 70_i(단, i는 자연수)) 각각은 게이트 구동 회로(91)(이하, 주사선 구동 회로라고도 함)에 접속되고, 보호 회로(97)를 통해서 공통 배선(46)에 접속되어 있다. 또한, 단자(74)는 게이트 구동 회로(91)에 접속되어 있어, 게이트 구동 회로(91)는 (미도시의) 외부 전원에 접속된다. 또한, 게이트 배선(20_1 내지 20_n(단, n은 자연수)) 각각은 보호 회로(97)를 통해서 공통 배선(65)에 접속되어 있다.
또한, 소스 단자부(8)의 소스 신호선 단자(80_1 내지 80_k(단, k는 자연수)) 각각은 소스 구동 회로(92)(이하, 신호선 구동 회로라고도 함)에 접속되고, 보호 회로(97)를 통해서 공통 배선(44)에 접속되어 있다. 또한, 단자(84)는 소스 구동 회로(92)에 접속되어 있어, (미도시의) 외부 전원과 소스 구동 회로(92)를 접속한다. 소스 배선(60_1 내지 60_m(단, m은 자연수)) 각각은 보호 회로(97)를 통해서 공통 배선(45)에 접속되어 있다.
게이트 구동 회로 및 소스 구동 회로는, 본 명세서에서 개시하는 박막 트랜지스터를 이용하여 화소 영역과 동시에 형성될 수 있다. 또한, 게이트 구동 회로 및 소스 구동 회로 중 하나 또는 둘 모두는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성될 수 있으며, COG 방법, 와이어 본딩 방법, TAB 방법 등에 의해 실장될 수 있다.
화소(93)에 적용될 수 있는 등가 회로의 일례를 도 1의 (b)에 도시한다. 도 1의 (b)에 도시된 등가 회로는, 액정 소자를 화소(93)의 표시 소자로서 이용하는 경우의 일례이다.
다음으로, 도 1의 (a) 및 (b)에 나타낸 표시 장치의 화소의 구성예에 대해서, 도 2의 (a) 내지 (c)를 참조하여 설명한다. 도 2의 (a)는 화소의 평면 구성을 나타내는 상면도이며, 도 2의 (b) 및 도 2의 (c)는 화소의 적층 구성을 도시하는 단면도이다. 또한, 도 2의 (a)에 있어서의 A1-A2, B1-B2, C1-C2의 쇄선은, 도 2의 (b)에 있어서의 단면 A1-A2, 단면 B1-B2, 단면 C1-C2에 해당한다. 도 2의 (a)에 있어서의 D1-D2의 쇄선은 도 2의 (c)에 있어서의 단면 D1-D2에 해당한다.
단면 A1-A2 및 단면 D1-D2에서는, 화소에서 이용되는 박막 트랜지스터(250)의 적층 구조, 및 게이트 배선(202) 및 게이트 배선(203)의 적층 구조가 도시되어 있다. 박막 트랜지스터(250)는 채널 에치형이라 불리는 보텀 게이트 구조를 갖는다.
단면 A1-A2 및 단면 D1-D2에는, 기판(200) 위에 설치된 절연층(201)과, 절연층(201) 위에 설치된 게이트 배선(202)과, 게이트 배선(202) 위에 설치된 게이트 배선(203)과, 게이트 배선(203) 위에 설치된 절연층(204)과, 절연층(204) 위에 설치된 반도체층(205)과, 반도체층(205) 위에 설치된 한 쌍의 불순물 반도체층(206a 및 206b)과, 불순물 반도체층(206a 및 206b) 위에 설치된 한 쌍의 전극(207a 및 207b)과, 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208)과, 절연층(208)에 설치된 개구(216)를 통해서 전극(207a)에 접하는 소스 배선(209)과, 소스 배선(209) 위에 설치된 소스 배선(210)과, 소스 배선(210) 위에 설치된 절연층(211)과, 절연층(211) 및 절연층(208)에 설치된 개구(217)를 통해서 전극(207b)과 접하는 전극(212)이 있다.
또한, 단면 B1-B2는 축적 용량(Cs 용량라고도 함)의 적층 구조를 나타내고 있다. 단면 B1-B2에는, 기판(200) 위에 절연층(201)과, 절연층(201) 위에 축적 용량 배선(213)과, 축적 용량 배선(213) 위에 축적 용량 배선(214)과, 축적 용량 배선(214) 위에 절연층(204)과, 절연층(204) 위에 전극(207b)과, 전극(207b) 위에 절연층(208)과, 절연층(208) 위에 절연층(211)과, 절연층(211) 위에 전극(212)이 있다.
또한, 단면 C1-C2는 게이트 배선과 소스 배선의 배선 교차부에서의 적층 구조를 나타내고 있다. 단면 C1-C2에는, 기판(200) 위에 절연층(201)과, 절연층(201) 위에 게이트 배선(202)과, 게이트 배선(202) 위에 게이트 배선(203)과, 게이트 배선(203) 위에 절연층(204)과, 절연층(204) 위에 절연층(208)과, 절연층(208) 위에 소스 배선(209)과, 소스 배선(209) 위에 소스 배선(210)과, 소스 배선(210) 위에 절연층(211)이 있다.
또한, 배선 교차부에 있어서, 절연층(204)과 절연층(208) 사이에 반도체층이 형성될 수 있다. 이러한 구조로 함으로써, 게이트 배선과 소스 배선 간의 막 두께방향의 간격을 넓힐 수 있기 때문에, 배선 교차부의 기생 용량을 줄일 수 있다.
또한, 본 발명의 일 실시 형태는 도 2의 (b)에 도시된 화소 구성에 한정되지 않는다. 도 3의 (a) 및 (b)는 도 2의 (b)와는 상이한 화소 구성을 각각 예시한다. 도 3의 (a) 및 (b)에 도시된 박막 트랜지스터(251) 및 박막 트랜지스터(252) 각각은, 보텀 게이트 구조의 박막 트랜지스터의 일 형태이며, 채널 보호형 박막 트랜지스터라 불릴 수 있다.
박막 트랜지스터(251) 및 박막 트랜지스터(252)는 각각, 기판(200) 위에 설치된 절연층(201)과, 절연층(201) 위에 설치된 게이트 배선(203)과, 게이트 배선(203) 위에 설치된 절연층(204)과, 절연층(204) 위에 설치된 반도체층(205)과, 반도체층(205) 위에 설치된 절연층(220)과, 반도체층(205)에 접하고 절연층(220) 위에 설치된 한 쌍의 불순물 반도체층(206a 및 206b)과, 불순물 반도체층(206a 및 206b) 위에 설치된 한 쌍의 전극(207a 및 207b)과, 전극(207a 및 207b) 위에 설치된 절연층(208)과, 절연층(208)에 설치된 개구(216)를 통해서 전극(207a)에 접하는 소스 배선(209)과, 소스 배선(209) 위에 설치된 소스 배선(210)과, 소스 배선(210) 위에 설치된 절연층(211)과, 절연층(211) 및 절연층(208)에 설치된 개구(217)를 통해서 전극(207b)에 접하는 전극(212)을 포함한다.
채널 보호형의 박막 트랜지스터에서는, 불순물 반도체층(206a 및 206b)의 형성 전에, 반도체층(205)의 채널이 형성되는 영역에 접해서 절연층(220)이 형성된다. 절연층(220)은 채널 보호층으로서 기능하고, 불순물 반도체층(206)이 에칭될 때 채널 형성 영역으로 되는 반도체층(205)의 일부가 제거되는 것을 방지할 수 있다. 채널 에치형 박막 트랜지스터에 비해, 채널 보호형의 박막 트랜지스터의 경우에는 절연층(220)을 형성하기 위한 추가의 공정이 필요하지만, 불순물 반도체층(206)의 에칭 시에 반도체층(205)의 일부가 제거되는 것을 방지할 수 있기 때문에, 전기 특성이 뛰어나고 변동이 적은 박막 트랜지스터를 형성할 수 있다.
도 3의 (a)는 전극(207a 및 207b)이 형성되기 전에 섬 형상의 반도체층이 형성되는 경우의 박막 트랜지스터(251)의 단면 구조를 나타내고 있다. 도 3의 (b)는 전극(207a 및 207b)이 형성되기 전에 섬 형상의 반도체층이 형성되지 않고, 전극(207a 및 207b)을 마스크로서 이용하여 불순물 반도체층(206) 및 반도체층(205)을 선택적으로 제거했을 경우의 박막 트랜지스터(252)의 단면 구조를 나타내고 있다.
도 3의 (b)에 도시하는 구성의 경우에는, 섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정을 생략할 수 있지만, 단면 B1-B2에 나타내는 축적 용량부에 불순물 반도체층(206) 및 반도체층(205)이 남아 있는 구성으로 된다.
도시하지는 않았지만, 도 3의 (a) 및 (b)의 단면 C1-C2에 나타내는 배선 교차부에 절연층(220)을 형성해도 좋다. 배선 교차부에 절연층(220)을 형성함으로써, 게이트 배선과 소스 배선 간의 막 두께 방향의 간격을 넓힐 수 있고, 따라서 배선 교차부의 기생 용량을 줄일 수 있다. 또한, 절연층(220) 외에 반도체층을 배선 교차부에 형성할 수 있다. 절연층(220)은 다른 절연층의 형성 방법과 마찬가지의 방법에 의해 형성될 수 있다.
Cu를 포함하는 도전 재료를 이용하여 게이트 배선(202) 및 소스 배선(210)을 형성함으로써, 배선 저항의 증가를 방지할 수 있다. 또한, 게이트 배선(203)을, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr) 등의 Cu보다도 융점이 높은 원소를 포함하는 도전 재료를 이용하고, 게이트 배선(202)에 접하고 또한 게이트 배선(202)을 덮도록 형성함으로써, 게이트 배선(202)의 마이그레이션을 억제하고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 게이트 배선(202)이 절연층들 사이에 끼워지거나 또는 절연층들에 의해 둘러싸이도록, Cu를 포함하는 게이트 배선(202)의 상층과 하층의 절연층들로서 질화 규소를 포함하는 절연층을 제공함으로써, 게이트 배선(202)으로부터의 Cu 확산을 방지할 수 있다.
또한, 박막 트랜지스터의 채널이 형성되는 반도체층(205)과 겹치지 않도록 게이트 배선(202)을 배치하고, 게이트 배선(202)에 접하는 게이트 배선(203)의 일부를 연장하여 반도체층(205)과 겹쳐서, 게이트 전극으로서 기능시킨다. 이러한 구성으로 함으로써, 게이트 배선(202)에 포함되는 Cu가 박막 트랜지스터에 영향을 미치는 것을 더욱 감소시킬 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 설명한 표시 장치의 화소부의 제조 공정에 대해서, 도 4의 (a) 내지 (d) 및 도 5의 (a) 내지 (c)를 참조하여 설명한다. 또한, 도 4의 (a) 내지 (d) 및 도 5의 (a) 내지 (c)에 있어서의 단면 A1-A2, B1-B2, C1-C2, 및 D1-D2는 각각, 도 2의 (a)에서의 쇄선 A1-A2, B1-B2, C1-C2 및 D1-D2를 따른 단면도이다.
우선, 기판(200) 위에, 하지 절연층으로서, 질화 규소를 포함하는 절연층(201)을 50㎚ 이상 300㎚ 이하, 바람직하게는 100㎚ 이상 200㎚ 이하의 두께로 형성한다. 기판(200)으로서는, 글래스 기판 및 세라믹 기판 외에, 본 제조 공정의 처리 온도에 견딜 수 있는 정도의 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않을 경우에는, 스테인레스 합금 기판 등의 금속 기판의 표면에 절연막을 설치한 것을 이용해도 된다. 글래스 기판으로서는, 예를 들면, 바륨 붕소 규소산 글래스, 알루미노 붕소 규소산 글래스 또는 알루미노 규소산 글래스 등의 무알카리 유리 기판을 이용하면 좋다. 대안으로는, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 기판(200)으로서, 제3 세대 (550mm×650mm), 제3.5 세대(600mm×720mm 또는 620mm×750mm), 제4 세대(680mm×880mm 또는 730mm×920mm), 제5 세대(1100mm×1300mm), 제6 세대(1500mm×1850mm), 제7 세대(1870mm×2200mm), 제8 세대(2200mm×2400mm), 제9 세대(2400mm×2800mm 또는 2450mm×3050mm), 제10 세대(2950mm×3400mm) 등 중 임의의 크기를 갖는 글래스 기판을 이용할 수 있다. 본 실시 형태에서는, 기판(200)으로서 알루미노 붕소 규소산 글래스를 이용한다.
절연층(201)은, 질화 규소막 및/또는 질화 산화 규소막을 단층으로서 혹은 적층해서 형성될 수 있다. 또한, 본 명세서에 있어서, 질화 산화 규소란 산소보다도 질소를 더 많이 포함하는 규소를 의미하며, RBS 및 HFS를 이용해서 측정했을 경우에, 5 내지 30원자%, 20 내지 55원자%, 25 내지 35원자%, 10 내지 30원자%의 범위의 농도로 산소, 질소, 규소 및 수소를 각각 포함하는 경우를 의미한다. 절연층(201)은, 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 이용하여 형성될 수 있다. 본 실시 형태에서는, 절연층(201)으로서 100㎚의 두께의 질화 규소막을 형성한다.
다음으로, 절연층(201) 위에, 스퍼터링법, 진공 증착법 또는 도금법을 이용해서 100㎚ 이상 500㎚ 이하, 바람직하게는 200㎚ 이상 300㎚ 이하의 두께로, Cu를 포함하는 도전막을 형성한다. 해당 도전막 위에 포토리소그래피법 또는 잉크 제트법 등에 의해 마스크를 형성하고, 해당 마스크를 이용해서 도전막을 에칭해서 게이트 배선(202) 및 축적 용량 배선(213)을 형성할 수 있다. 또는 구리 등의 도전성 나노페이스트를 잉크 제트법에 의해 기판 위에 토출하고, 그 도전성 나노페이스트를 소성함으로써 게이트 배선(202) 및 축적 용량 배선(213)을 형성할 수 있다.
게이트 배선(202)의 밀착성을 개선하기 위해서, 절연층(201)과 게이트 배선(202) 사이에, W, Ta, Mo, Ti, Cr 등을 이용한 금속층 혹은 이들 원소 중 임의의 원소를 조합한 합금층 혹은 이들 원소들 중 임의의 원소의 질화물이나 산화물의 층을 형성해도 된다.
또한, 스퍼터링법에 의한 Cu를 포함하는 도전막의 형성에 있어서, 타깃 재료는 순 Cu 재료에 한정되지 않으며, Cu에 W, Ta, Mo, Ti, Cr, Al, 지르코늄(Zr), 칼슘(Ca) 등의 원소 혹은 조합을 10wt% 이하, 바람직하게는 2wt% 이하첨가한 Cu 합금 재료를 이용할 수 있다. Cu 합금 재료를 이용함으로써, Cu 배선의 밀착성, 힐록(hillock) 등의 마이그레이션 내성을 개선할 수 있다.
또한, 스퍼터링 가스로서 Ar로 대표되는 희 가스를 이용할 수 있지만, 산소를 가한 희 가스를 스퍼터링 가스로 이용함으로써, 기초층과의 계면에 Cu 산화물이 형성되고, 이에 의해 밀착성을 개선할 수 있다. 이때, Cu보다 산화하기 쉬운 원소를 첨가한 타깃 재료를 이용함으로써, 밀착성을 보다 개선할 수 있다. 또한, Cu 산화물은 Cu보다도 저항이 높기 때문에, 스퍼터링 초기에만 산소를 가한 희 가스를스퍼터링 가스로서 이용하고 그 후에는 희 가스만으로 스퍼터링하는 것이 바람직하다.
본 실시 형태에서는, 스퍼터링법을 이용하여, 절연층(201) 위에 두께 250㎚의 Cu 막을 형성하고, 제1 포토리소그래피 공정에서 형성한 레지스트 마스크를 이용해서 Cu막을 선택적으로 에칭하고, 이에 의해 게이트 배선(202)과 축적 용량 배선(213)이 형성된다(도 4의 (a) 참조).
다음으로, 게이트 배선(202)과 축적 용량 배선(213) 위에, 스퍼터링법, 진공증착법 등을 이용해서 W, Ta, Mo, Ti, Cr 등의 Cu보다도 융점이 높은 원소 또는 이 원소들 중 임의의 원소를 조합한 합금 등의 도전막을, 5㎚ 이상 200㎚ 이하, 바람직하게는 10㎚ 이상 100㎚ 이하의 두께로 형성한다. 도전막은, 상술한 원소 중 임의의 원소를 포함하는 단층막에 한정되지 않고, 2층 이상의 적층막일 수 있다. 본 실시 형태에서는, 두께 200㎚의 몰리브덴 단층 구조의 도전막을 형성한다.
다음으로, 해당 도전막 위에 포토리소그래피법 또는 잉크 제트법 등에 의해 마스크를 형성하고, 마스크를 이용해서 도전막을 에칭해서 게이트 배선(203) 및 축적 용량 배선(214)을 형성할 수 있다. 본 실시 형태에서는, 제2 포토리소그래피 공정에 의해 형성된 레지스트 마스크를 이용해서 도전막을 선택적으로 에칭하고, 이에 의해 게이트 배선(203) 및 축적 용량 배선(214)이 형성된다(도 4의 (b) 참조).
Cu보다도 융점이 높은 원소를 포함하는 도전 재료가 Cu를 포함하는 도전 재료를 덮는 구성으로 게이트 배선 및 축적 용량 배선을 형성함으로써, Cu를 포함하는 층의 마이그레이션을 억제하고, 이에 의해 반도체 장치의 신뢰성을 향상시킬 수 있다. 특히, 보텀 게이트형의 박막 트랜지스터의 게이트 배선은, 후 공정의 열부하나 적층막의 응력의 영향을 받기 쉽기 때문에, 이것들의 영향에 견딜 수 있는 상기 구성을 가짐으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
다음으로, 게이트 배선(203)과 축적 용량 배선(214) 위에, 게이트 절연층으로서 기능하는 절연층(204)을 50㎚ 이상 800㎚ 이하, 바람직하게는 100㎚ 이상 600㎚ 이하의 두께로 형성한다. 절연층(204)은 절연층(201)과 마찬가지의 방법으로 형성될 수 있다. 본 실시 형태에서는, 절연층(204)으로서 두께 500㎚의 질화 규소막을 형성한다. 또한, 절연층(204)은 보호층으로서도 기능한다. 게이트 배선(202)이 절연층들 사이에 끼워지도록 또는 이 절연층들에 의해 둘러싸이도록, Cu를 포함하는 게이트 배선(202)의 상층과 하층의 절연층으로서 질화 규소를 포함하는 절연층을 제공함으로써, 게이트 배선(202)으로부터의 Cu 확산을 방지할 수 있다.
다음으로, 절연층(204) 위에, 30㎚ 이상 300㎚ 이하, 바람직하게는 50㎚ 이상 200㎚ 이하의 두께로 반도체층(205)을 형성한다. 반도체층(205)은, CVD법, 스퍼터링법 또는 레이저 어닐링법 등의 공지된 방법에 의해 비정질, 미정질 또는 다결정 결정 구조를 갖는 반도체층으로 형성될 수 있다. 예를 들면, 비정질 반도체나 미정질 반도체층은, 플라즈마 CVD법에 의해, 퇴적성 기체를 수소로 희석하여 형성될 수 있다. 퇴적성 기체로는 실리콘 또는 게르마늄을 포함하는 가스를 이용할 수 있다. 실리콘을 포함하는 퇴적성 기체로서는, 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), SiHCl3, 염화규소(SiCl4), 불화규소(SiF4) 등을 이용할 수 있다. 게르마늄을 포함하는 퇴적성 기체로서는, 게르마늄(GeH4), 디게르마늄(Ge2H6), 플루오르화게르마늄(GeF4) 등을 이용할 수 있다.
다결정 반도체층은, 비정질 반도체층 또는 미정질 반도체층을 형성한 후, 형성된 반도체층에 600℃ 이상의 열처리, RTA 처리 또는 레이저 광조사를 행함으로써 형성될 수 있다. RTA 처리 또는 레이저 광조사에 의한 결정화에서는, 반도체막이 순간적으로 가열될 수 있으므로, 왜곡점이 낮은 기판 위에 다결정 반도체를 형성할 경우에 특히 효과적이다. 본 실시 형태에서는, 반도체층(205)으로서 플라즈마 CVD법에 의해 두께 150㎚의 비정질 실리콘층이 형성된다.
반도체층(205)은, 예를 들면, 진성 반도체(i형 반도체)를 이용하여 형성될 수 있다. 진성 반도체는, 이상적으로는, 불순물을 포함하지 않고 페르미 레벨이 금제대(forbidden band)의 거의 중앙에 위치하는 반도체이지만, 본 명세서에서는 도너로서 기능하는 불순물(예를 들면, 인(P) 등) 또는 억셉터로서 기능하는 불순물(예를 들면, 붕소(B) 등)을 반도체에 첨가하여, 페르미 레벨이 금제대의 중앙에 위치하도록 한 진성 반도체이다.
또한, 박막 트랜지스터를 증강형 혹은 공핍형 박막 트랜지스터로서 하기 위해서, 반도체층(205)에 도너로서 기능하는 불순물 또는 억셉터로서 기능하는 불순물을 첨가하여 반도체층(205)의 페르미 레벨이 금제대의 중앙으로부터 어긋나는 경우에도, 반도체층(205)은 또한 본 명세서에서 진성 반도체이다.
계속해서, 반도체층(205) 위에 불순물 반도체층(206)을 10㎚ 이상 200㎚ 이하, 바람직하게는 30㎚ 이상 100㎚ 이하의 두께로 형성한다. 불순물 반도체층(206)은, 예를 들면, 플라즈마 CVD법에 의해 퇴적성 기체를 수소로 희석해서 형성될 수 있고, 또한 반도체층에 도전형을 부여하는 원소를 포함하는 가스를 이용하여 형성될 수 있다.
반도체층에 p형의 도전형을 부여하기 위해, 보란(BH3) 또는 디보란(B2H6) 등의 붕소(b)를 포함하는 가스를 이용할 수 있다. 또한, 반도체층에 n형의 도전형을 부여하기 위해서는, 인(P)을 포함하는 가스, 예를 들면 포스핀(PH3)을 이용할 수 있다.
또는, 반도체층(205)의 표면에, 이온 주입법 혹은 플라즈마 도핑법 등을 이용하여, 도전형을 부여하는 원소를 도입함으로써 불순물 반도체층(206)을 형성할 수도 있다.
또한, 절연층(204), 반도체층(205), 불순물 반도체층(206)을 대기에 노출시키지 않고 연속으로 형성함으로써, 특히 게이트 절연막으로서 기능하는 절연층(204)과 반도체층(205) 간의 계면에 오염물이 부착되는 것을 방지할 수 있으므로, 박막 트랜지스터의 특성을 향상시킬 수 있다. 본 실시 형태에서는, 불순물 반도체층(206)으로서 플라즈마 CVD법에 의해 두께 50㎚의 n형의 비정질 실리콘층을 형성한다.
다음으로, 불순물 반도체층(206) 위에, 포토리소그래피법 또는 잉크 제트법 등에 의해 마스크를 형성하고, 마스크를 이용해서 반도체층(205)과 불순물 반도체층(206)을 선택적으로 에칭해서 섬 형상의 반도체층(205) 및 섬 형상의 불순물 반도체층(206)을 형성한다. 본 실시 형태에서는, 제3 포토리소그래피 공정에 의해 형성된 레지스트 마스크를 이용해서 반도체층을 선택적으로 에칭하여, 섬 형상의 반도체층(205) 및 섬 형상의 불순물 반도체층(206)을 형성한다(도 4의 (c) 참조).
다음으로, 도 2의 (a) 내지 (c), 도 3의 (a) 및 (b), 도 4의 (a) 내지 (d), 도 5의 (a) 내지 (c)에서 도시하지 않았지만, 게이트 배선(203)과 전극(207a) 또는 전극(207b)을 접속하기 위한 개구(또한 컨택트 홀이라고도 함)를 절연층(204)에 형성한다. 컨택트 홀은, 절연층(204) 위에, 포토리소그래피법 또는 잉크 제트법 등에 의해 마스크를 형성하고, 해당 마스크를 이용해서 절연층(204)을 선택적으로 에칭함으로써 형성된다. 여기에서는, 제4 포토리소그래피 공정에서 형성한 레지스트 마스크를 이용해서 절연층(204)을 선택적으로 에칭하여, 컨택트 홀을 형성한다.
또한, 제4 포토리소그래피 공정에 의한 컨택트 홀의 형성은, 절연층(204) 형성 후 반도체층(205) 형성 전에 행해질 수 있음에 주목한다.
다음으로, 불순물 반도체층(206) 위에, 스퍼터링법, 진공 증착법 등을 이용해서 W, Ta, Mo, Ti, Cr, Al 등의 도전막 또는 이들 원소들 중 임의의 원소의 조합을 포함하는 합금 등의 도전막을, 100㎚ 이상 500㎚ 이하, 바람직하게는 200㎚ 이상 300㎚ 이하의 두께로 형성한다. 도전막은 상기 원소들 중 임의의 원소를 포함하는 단층막에 한정되지 않으며, 2층 이상의 적층막일 수 있다. 또한, 이 도전막에 Cu를 포함하는 것은 가능한 한 방지되어야 한다. 이 도전막이 Cu를 포함하면, 이후에 행해지는 전극(207a 및 207b)의 형성 시에, 반도체층으로 Cu가 확산될 수 있다.
다음으로, 도전막 위에 포토리소그래피법, 잉크 제트법 등에 의해 마스크를 형성하고, 마스크를 이용해서 도전막을 에칭하여, 소스 전극으로서 기능하는 전극(207a) 및 드레인 전극으로서 기능하는 전극(207b)을 형성할 수 있다. 본 실시 형태에서는, 도전막으로서 스퍼터링법에 의해 두께 200㎚의 Ti막을 형성하고, 제5 포토리소그래피 공정에서 형성한 레지스트 마스크를 이용하여 드라이 에칭법에 의해 도전막을 선택적으로 에칭함으로써, 전극(207a 및 207b)을 형성한다.
다음으로, 레지스트 마스크를 제거하지 않고, 반도체층(205)의 일부 및 불순물 반도체층(206)의 일부를 에칭하여, 불순물 반도체층(206a) 및 불순물 반도체층(206b)을 형성한다. 본 실시 형태에서는, 레지스트 마스크를 제거하지 않고, 드라이 에칭법에 의해 반도체층(205)의 일부 및 불순물 반도체층(206)의 일부를 에칭함으로써, 불순물 반도체층(206a 및 206b)을 형성한다(도 4의 (d) 참조). 또한, 레지스트 마스크를 제거한 후에, 전극(207a 및 207b)을 마스크로 이용하여, 반도체층(205)의 일부 및 불순물 반도체층(206)의 일부를 에칭해도 좋다.
또한, 도전막의 에칭을 웨트 에칭으로 행하고, 계속해서 반도체층(205)의 일부 및 불순물 반도체층(206)의 일부를 드라이 에칭해도 좋다. 불순물 반도체층(206a)은 소스 영역으로서 기능하고, 불순물 반도체층(206b)은 드레인 영역으로서 기능한다. 또한, 반도체층(205)에 있어서, 불순물 반도체층(206a)과 불순물 반도체층(206b) 사이의 부분이 채널 영역으로서 기능한다.
다음으로, 절연층(208)을 50㎚ 이상 800㎚ 이하, 바람직하게는 100㎚ 이상 600㎚ 이하의 두께로 형성한다. 절연층(208)은 절연층(201)과 마찬가지의 방법으로 형성될 수 있다. 본 실시 형태에서는, 절연층(208)으로서 두께 400㎚의 질화 규소막을 형성한다.
다음으로, 전극(207a)과 소스 배선(209)을 접속하기 위한 개구(216)(컨택트 홀이라고도 함)를 절연층(208)에 형성한다. 절연층(208) 위에 포토리소그래피법, 잉크 제트법 등에 의해 마스크를 형성하고, 이 마스크를 이용해서 절연층(208)을 선택적으로 에칭함으로써 컨택트 홀이 형성된다. 본 실시 형태에서는, 제6 포토리소그래피 공정에서 형성된 레지스트 마스크를 이용해서 절연층(208)을 선택적으로 에칭하여 컨택트 홀을 형성한다.
다음으로, 소스 배선(209)의 형성을 위한 도전막은, 스퍼터링법, 진공 증착법 등을 이용해서, W, Ta, Mo, Ti, Cr 등의 Cu보다도 융점이 높은 원소 또는 이들 원소들 중 임의의 원소의 조합을 포함하는 합금 등을 이용하여, 5㎚ 이상 200㎚ 이하, 바람직하게는 10㎚ 이상 100㎚ 이하의 두께로 형성된다. 또한, 반응성 스퍼터링법에 의해, 질화 탄탈, 질화 티타늄, 질화 몰리브덴의 막 등을 형성해도 좋다.
계속해서, 스퍼터링법, 진공 증착법 또는 도금법을 이용해서, Cu를 포함하는 도전막을 100㎚ 이상 500㎚ 이하, 바람직하게는 200㎚ 이상 300㎚ 이하의 두께로 형성한다. 이 도전막 위에 포토리소그래피법 또는 잉크 제트법 등에 의해 마스크를 형성하고, 이 마스크를 이용해서 Cu를 포함하는 도전막 및 소스 배선(209)을 형성하기 위한 도전막을 에칭함으로써, 소스 배선(209) 및 소스 배선(210)을 형성할 수 있다.
본 실시 형태에서는, 소스 배선(209)을 형성하기 위한 도전막으로서 두께 50㎚의 질화 티타늄막을 이용하고, 소스 배선(210)을 형성하기 위한 도전막으로서 두께 250㎚의 Cu막을 이용하고, 제7 포토리소그래피 공정에서 형성된 레지스트 마스크를 이용해서 도전막들을 선택적으로 에칭함으로써, 소스 배선(209) 및 소스 배선(210)을 형성한다(도 5의 (a) 참조).
소스 배선(209)은 또한 Cu의 확산을 방지하는 배리어층으로서도 기능한다. 또한, 소스 배선을, Cu를 포함하는 층과 Cu보다도 융점이 높은 원소를 포함하는 층 의 적층 구조로 형성함으로써, Cu를 포함하는 층의 마이그레이션을 억제하고, 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 소스 배선(210) 위에 Cu보다도 융점이 높은 원소를 포함하는 또 다른 층을 형성하고, Cu를 포함하는 층이 Cu보다도 융점이 높은 원소를 포함하는 층들 사이에 끼워지는 구조도 가능하다. 또한, 반도체 장치의 사용 환경이나 사용 조건에 따라, 소스 배선은 Cu를 포함하는 단층일 수 있다. 또한, Cu를 포함하는 층은, 게이트 배선(202)의 구조와 마찬가지의 구성을 갖도록, 게이트 배선(202)을 형성하는 방법과 마찬가지의 방법에 의해 형성될 수 있다.
다음으로, 절연층(211)을 50㎚ 이상 300㎚ 이하, 바람직하게는 100㎚ 이상 200㎚ 이하의 두께로 형성한다. 절연층(211)은 절연층(201)과 마찬가지의 방법으로 형성될 수 있다. 절연층(211)은 외부로부터의 오염 물질이 박막 트랜지스터에 영향을 주는 것을 방지하는 패시베이션층으로서도 기능한다. 본 실시 형태에서는,절연층(211)으로서 두께 10㎚의 질화 규소막을 형성한다. 또한, 절연층(211)은 보호층으로서도 기능한다. Cu를 포함하는 소스 배선(210)의 상층과 하층에 절연층들로서 질화 규소를 포함하는 절연층들을 설치하여 소스 배선(210)이 이 절연층들 사이에 끼워지거나 또는 이 절연층들에 의해 둘러싸임으로써, 소스 배선(210)으로부터의 Cu 확산을 방지할 수 있다(도 5의 (b) 참조).
다음으로, 전극(207b)과 화소 전극으로서 기능하는 전극(212)을 접속하기 위한 컨택트 홀을 절연층(211) 및 절연층(208)에 형성한다. 절연층(211) 위에 포토리소그래피법, 잉크 제트법 등에 의해 마스크를 형성하고, 이 마스크를 이용해서 절연층(211) 및 절연층(208)을 선택적으로 에칭함으로써 컨택트 홀이 형성된다. 본 실시 형태에서는, 제8 포토리소그래피 공정에서 형성된 레지스트 마스크를 이용해서 절연층(211) 및 절연층(208)을 선택적으로 에칭함으로써, 컨택트 홀(개구(217))을 형성한다.
다음으로, 스퍼터링법, 진공 증착법 등을 이용하여, 투광성을 갖는 도전막을 30㎚ 이상 200㎚ 이하, 바람직하게는 50㎚ 이상 100㎚ 이하의 두께로 형성한다. 이 도전막 위에 포토리소그래피법 또는 잉크 제트법 등에 의해 마스크를 형성하고, 이 마스크를 이용해서 도전막을 에칭하여, 화소 전극으로서 기능하는 전극(212)을 형성할 수 있다.
투광성을 갖는 도전막으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고도 함), 인듐 아연 산화물(이하, IZO라고도 함), 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 투광성을 갖는 도전막을, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용해서 형성할 수 있다. 도전성 조성물을 이용해서 형성된 화소 전극은, 시트 저항이 10000Ω/sqaure 이하, 파장 550㎚에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·㎝ 이하인 것이 바람직하다.
본 실시 형태에서는, 투광성을 갖는 도전막으로서 두께 80㎚의 ITO막을 형성하고, 제9 포토리소그래피 공정에서 형성된 레지스트 마스크를 이용해서 투광성을 갖는 도전막을 선택적으로 에칭함으로써, 화소 전극으로서 기능하는 전극(212)을 형성한다(도 5의 (c) 참조).
이상의 공정에 의해, 배선 저항의 증대를 억제하고, 표시 품질이 좋은 표시 장치로 대표되는 반도체 장치를 제공할 수 있다. 또한, Cu를 포함하는 도전층의 상층과 하층의 절연층들로서 질화 규소를 포함하는 절연층들을 설치하여 Cu를 포함하는 도전층이 이 절연층들 사이에 끼워지거나 또는 이 절연층들에 의해 둘러싸임으로써, Cu의 확산을 방지하고, 신뢰성이 좋은 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에 의해, 임계 전압이 제어되어 동작 속도가 빠르고 제조 공정이 비교적 간단한, 충분한 신뢰성을 갖는 박막 트랜지스터의 제조 방법을 제공할 수 있다.
여기에서, 도 6의 (a) 내지 (d) 및 도 7의 (a) 내지 (e)를 참조하여 다계조 마스크를 이용한 포토리소그래피 공정에 대해 설명한다. 다계조 마스크는 노광부 분, 중간 노광 부분 및 미노광 부분을 얻기 위해 3 레벨의 노광을 행할 수 있는 마스크이며, 광은 다계조 마스크를 투과한 후 복수의 강도를 갖는다. 다계조 마스크를 이용한 1번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2 종류)의 두께의 영역을 갖는 레지스트 마스크를 형성하는 것이 가능하다. 따라서, 다계조 마스크를 이용함으로써, 노광 마스크의 매수를 삭감할 수 있다.
다계조 마스크의 대표적인 예로서는, 도 6의 (a)에 도시된 그레이톤 마스크(801a)와 도 6의 (c)에 도시된 하프톤 마스크(801b)가 있다.
그레이톤 마스크(801a)는, 투광성 기판(802) 및 투광성 기판(802) 위에 형성된 차광부(803) 및 회절 격자(804)를 포함한다. 차광부(803)의 광 투과율은 0%이다. 한편, 회절 격자(804)는, 슬릿 형태, 도트 형태, 메쉬 형태 등의 광 투과부를 가지며, 이 광 투과부의 간격을 노광에 이용되는 광의 해상도 한계 이하의 간격으로 함으로써 광의 투과율을 제어할 수 있다. 또한, 회절 격자(804)는, 주기적으로 배치된 슬릿, 도트, 메쉬 또는 비주기적으로 배치된 슬릿, 도트 또는 메쉬를 가질 수 있다.
투광성 기판(802)으로서는, 석영 기판 등의 투광성 기판을 이용할 수 있다. 차광부(803) 및 회절 격자(804)는, 크롬이나 산화 크롬 등의 광을 흡수하는 차광 재료를 이용해서 형성될 수 있다.
그레이톤 마스크(801a)에 노광 광을 조사했을 경우, 도 6의 (b)에 도시한 바와 같이, 차광부(803)의 광 투과율(805)은 0%이며, 차광부(803) 및 회절 격자(804)가 설치되어 있지 않은 영역의 광 투과율(805)은 100%이다. 또한, 회절 격자(804)가 설치되어 있는 영역의 광 투과율(805)은 10 내지 70%의 범위에서 조정 가능하다. 회절 격자(804)의 광 투과율은, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 및 피치의 조정에 의해 조정 가능하다.
도 6의 (c)에 도시한 바와 같이, 하프톤 마스크(801b)는, 투광성 기판(802) 및 투광성 기판(802) 위에 형성된 반투과부(807) 및 차광부(806)를 포함한다. 반투과부(807)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 이용하여 형성될 수 있다. 차광부(806)는, 크롬이나 산화 크롬 등의 광을 흡수하는 차광 재료를 이용하여 형성될 수 있다.
하프톤 마스크(801b)에 노광 광을 조사했을 경우, 도 6의 (d)에 도시한 바와 같이, 차광부(806)의 광 투과율(808)은 0%이며, 차광부(806) 및 반투과부(807)가 설치되어 있지 않은 영역의 광 투과율(808)은 100%이다. 또한, 반투과부(807)가 설치되어 있는 영역의 광 투과율(808)은 10 내지 70%의 범위에서 조정 가능하다. 반투과부(807)의 광 투과율은 반투과부(807)의 재료에 의해 조정 가능하다.
계속해서, 도 7의 (a) 내지 (e)를 참조하여, 상술한 제3 포토리소그래피 공정과 제5 포토리소그래피 공정을, 다계조 마스크를 이용한 1회의 포토리소그래피 공정으로 치환하는 예에 대해서 설명한다.
상술한 제3 포토리소그래피 공정에서는, 절연층(204) 위에 반도체층(205) 및 불순물 반도체층(206)을 형성하고, 이를 섬 형상의 반도체층으로 가공한다. 그러나, 본 예에서는, 반도체층(205) 및 불순물 반도체층(206)이 섬 형상의 반도체층으로 가공되지 않고, 불순물 반도체층(206) 형성 후에 이 불순물 반도체층(206) 위에 전극층(207)을 형성한다. 다음으로, 전극층(207) 위에 다계조 마스크를 이용하여, 오목부 및 볼록부를 갖는 레지스트 마스크(231)를 형성한다(도 7의 (a) 참조).
레지스트 마스크(231)는, 두께가 상이한 복수의 영역(여기서는, 2개의 영역)을 포함하는 레지스트 마스크라고도 할 수 있다. 레지스트 마스크(231)에 있어서, 두꺼운 영역을 레지스트 마스크(231)의 볼록부라 부르고, 얇은 영역을 레지스트 마스크(231)의 오목부라 부른다.
레지스트 마스크(231)에 있어서, 소스 전극으로서 기능하는 전극(207a) 및 드레인 전극으로서 기능하는 전극(207b)이 형성되는 영역에는 볼록부가 형성되고, 전극(207a) 및 전극(207b)이 형성되는 영역들 사이의 영역에는 오목부가 형성된다.
다음으로, 레지스트 마스크(231)를 이용하여, 전극층(207), 불순물 반도체층(206) 및 반도체층(205)을 선택적으로 동시에 에칭하여, 섬 형상의 반도체층(205) 및 섬 형상의 불순물 반도체층(206)을 형성한다(도 7의 (b) 참조).
다음으로, 레지스트 마스크(231)를 후퇴(축소)시킴으로써, 레지스트 마스크(231a 및 231b)를 형성한다. 레지스트 마스크를 후퇴(축소)시키기 위해서는, 산소 플라즈마 애싱 등을 행할 수 있다. 레지스트 마스크를 후퇴(축소)시킬 때, 레지스트 마스크(231a)와 레지스트 마스크(231b) 사이에 있는 전극층(207)의 부분이 노출된다(도 7의 (c) 참조).
다음으로, 레지스트 마스크(231a) 및 레지스트 마스크(231b) 사이에 있는 전극층(207)의 부분 및 불순물 반도체층(206)의 부분을, 레지스트 마스크(231a 및 231b)를 이용해서 선택적으로 에칭하는 것에 의해, 불순물 반도체층(206a), 불순물 반도체층(206b), 전극(207a) 및 전극(207b)을 형성한다. 또한, 이때, 반도체층(205)이 일부 에칭되어, 홈부(오목부)를 갖는 반도체층으로 된다. 또한, 반도체층(205)의 단부(edge)가 전극(207a) 및 전극(207b)의 단부보다 외측으로 돌출한 형상으로 된다. 또한, 반도체층(205)의 돌출 부분의 막 두께는, 전극(207a 또는 207b)과 겹치는 반도체층(205)의 부분의 막 두께보다도 작다(도 7의 (d) 참조).
다음으로, 레지스트 마스크(231a 및 231b)를 제거한다(도 7의 (e) 참조). 다계조 마스크를 이용하면, 복수의 포토리소그래피 공정을 1회의 포토리소그래피 공정으로 치환하는 것이 가능하다. 따라서, 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 본 실시 형태는 본 명세서에서 개시된 임의의 다른 실시 형태들과 적절히 조합될 수 있다.
(실시 형태 3)
본 실시 형태에서는, 도 1의 (a) 및 (b)를 참조하여 실시 형태 1에서 설명된 표시 장치(30)의 게이트 구동 회로(91) 또는 소스 구동 회로(92)에 이용되는 박막 트랜지스터의 구성의 일례를 나타낸다.
화소부를 구동하기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 이용하여 형성된다. 본 실시 형태에서는, 구동 회로에서 이용되는 박막 트랜지스터로서 2개의 박막 트랜지스터를 포함하는 인버터 회로의 구성에 대해서 설명한다. 2개의n채널형 TFT를 조합해서 인버터 회로를 형성할 경우, 2개의 증강형 TFT를 갖는 인버터 회로(이하, EEMOS 회로라고 함)와, 증강형 트랜지스터와 공핍형 트랜지스터를 조합한 인버터 회로(이하, EDMOS 회로라고 함)가 있다. 또한, 본 명세서 전반에 있어서, 임계 전압이 플러스인 n채널형 TFT를 증강형 트랜지스터라 하고, 임계 전압이 마이너스인 n채널형 TFT를 공핍형 트랜지스터라 한다.
구동 회로의 인버터 회로의 단면 구조를 도 8의 (a)에 도시한다. 또한, 구동 회로의 인버터 회로의 평면도를 도 8의 (c)에 도시한다. 도 8의 (c)의 쇄선 Z1-Z2을 따라 절단한 단면이 도 8의 (a)에 해당한다. 또한, 도 8의 (a) 내지 (c)에 나타내는 제1 박막 트랜지스터(430a) 및 제2 박막 트랜지스터(430b)는 보텀 게이트 구조의 역스태거형 박막 트랜지스터이다.
도 8의 (a)에 도시된 제1 박막 트랜지스터(430a)에서는, 절연층(410)이 형성된 기판(400) 위에 제1 게이트 배선(401a)이 설치되고, 제1 게이트 배선(401a) 위에 절연층(411)이 설치되고, 절연층(411) 위에 제1 반도체층(403a)이 설치되고, 제1 반도체층(403a) 위에 한 쌍의 불순물 반도체층(407a 및 407b)이 설치되고, 한 쌍의 불순물 반도체층(407a 및 407b) 위에 전극(405a) 및 전극(405b)이 설치되어 있다. 마찬가지로, 제2 박막 트랜지스터(430b)에서도, 절연층(410)이 형성된 기판(400) 위에 제2 게이트 배선(401b)이 설치되고, 제2 게이트 배선(401b) 위에 절연층(411)이 설치되고, 절연층(411) 위에 제2 반도체층(403b)이 설치되고, 제2 반도체층(403b) 위에 한 쌍의 불순물 반도체층(409a 및 409b)이 설치되고, 한 쌍의 불순물 반도체층(409a 및 409b) 위에 전극(405b) 및 전극(405c)이 설치되어 있다. 여기에서, 전극(405c)은, 절연층(411)에 형성된 컨택트 홀(404)을 통해 제2 게이트 배선(401b)에 접속된다. 또한, 전극(405a), 전극(405b) 및 전극(405c) 위에 절연층(414) 및 절연층(415)이 형성되어 있다. 또한, 전극(405a), 전극(405b) 및 전극(405c)은, 도 8의 (c)에 도시한 바와 같이 연장되며, 또한 구동 회로에 있어서 박막 트랜지스터를 전기적으로 접속하는 배선으로서도 기능한다.
여기에서, 제1 게이트 배선(401a) 및 제2 게이트 배선(401b)은, 실시 형태 1 또는 2에서 설명된 게이트 배선(203)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다. 또한, 제1 반도체층(403a) 및 제2 반도체층(403b)은, 실시 형태 1 또는 2에서 설명된 반도체층(205)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다. 또한, 불순물 반도체층(407a 및 407b) 및 불순물 반도체층(409a 및 409b)은, 실시 형태 1 또는 2에서 설명된 불순물 반도체층(206a 및 206b)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다. 또한, 전극(405a), 전극(405b) 및 전극(405c)은, 실시 형태 1 또는 2에서 설명된 나한 쌍의 전극(207a 및 207b)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다. 또한, 절연층(410), 절연층(411), 절연층(414) 및 절연층(415)은, 실시 형태 1 또는 2에서 설명된 절연층(201), 절연층(204), 절연층(208) 및 절연층(211)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다.
또한, 컨택트 홀(404)은, 실시 형태 2에서 설명한 제4 포토리소그래피 공정의 경우에 있어서, 절연층(411) 위에 마스크를 형성하고, 이 마스크를 이용해서 절연층(411)을 선택적으로 에칭함으로써 형성된다. 컨택트 홀(404)을 통해 전극(405c)과 제2 게이트 배선(401b)을 직접 접속시킴으로써, 양호한 컨택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 또한, 다른 도전막, 예를 들면 투명 도전막을 통해 전극(405c)과 제2 게이트 배선(401b)을 접속하는 경우에 비해, 컨택트 홀의 수의 저감을 도모할 수 있고, 이에 의해 박막 트랜지스터의 점유 면적을 축소할 수 있고, 구동 회로에서의 박막 트랜지스터들 간의 거리를 짧게 할 수 있다.
또한 상술한 바와 같이, 구동 회로 내에서의 박막 트랜지스터들 간의 거리를 짧게 할 수 있고, 따라서 배선 저항을 충분히 저감할 수 있으므로, 박막 트랜지스터에 전기적으로 접속되는 배선으로서 Cu를 포함하는 도전층을 반드시 이용할 필요는 없다. 이에 의해, 구동 회로 내의 박막 트랜지스터와 Cu를 포함하는 도전층 간의 거리를 충분히 길게 할 수 있으므로, 반도체층 내로 Cu가 확산하는 것을 방지할 수 있다. 단, 각 박막 트랜지스터에 전원 전위를 부여하는 전원선 또는 공통 배선 등의 주회 거리가 긴 배선은 배선 저항의 영향을 받기 쉬우므로, Cu를 포함하는 도전층을 이용하여 형성된 배선을 이러한 배선에 이용하는 것이 바람직하다.
또한, 실시 형태 1에 도시한 바와 같이, 게이트 구동 회로(91)는 게이트 배선(20_1 내지 20_n(단, n은 자연수))에 접속되고, 소스 구동 회로(92)는 소스 배선(60_1 내지 60_m(단, m은 자연수))에 접속되고, 게이트 배선(20_1 내지 20_n(단, n은 자연수)) 및 소스 배선(60_1 내지 60_m(단, m은 자연수))은 Cu를 포함하는 도전층을 이용하여 형성된다. 그러므로, 배선의 주회 거리가 긴 표시부에 있어서도, 배선 저항을 충분히 저감할 수 있다.
전극(405a)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 마이너스의 전압 VDL이 인가되는 전원선(마이너스 전원선)일 수 있다. 전극(405c)은, 플러스의 전압 VDD가 인가되는 전원선(플러스 전원선)에 전기적으로 접속되어 있다.
또한, EEMOS 회로의 등가 회로를 도 8의 (b)에 도시한다. 도 8의 (a) 및 도 8의 (c)에 나타내는 회로 접속은 도 8의 (b)에 도시하는 등가 회로에 해당하고, 제1 박막 트랜지스터(430a) 및 제2 박막 트랜지스터(430b)는 일례로서 증강형의 n채널형 트랜지스터이다.
또한, EEMOS 회로에 한정되지 않고, EDMOS 회로는 제1 박막 트랜지스터(430a)를 증강형의 n채널형 트랜지스터로 하여 형성하고 제2 박막 트랜지스터(430b)를 공핍형의 n채널형 트랜지스터로 하여 형성함으로써 제조될 수 있다. 그 경우, 전극(405c)을 대신하여, 전극(405b)이 제2 게이트 배선(401b)에 접속된다.
하나의 기판 위에 증강형의 n채널형 트랜지스터와 공핍형의 n채널형 트랜지스터를 제조하기 위해서는, 상이한 재료나 상이한 성막 조건을 이용해서 제1 반도체층(403a)과 제2 반도체층(403b)을 형성한다. 또한, 반도체층의 위에 임계값 제어용의 게이트 전극을 설치해서 임계값 제어를 행하고, TFT들 중 한 TFT가 노멀리 온으로 되는 동안 다른 TFT는 노멀리 오프가 되도록 임계값 제어용의 게이트 전극에 전압을 인가하는 방식으로 EDMOS 회로가 형성될 수 있다.
또한, 본 실시 형태에 나타낸 구성은 다른 실시 형태에 나타낸 임의의 구성과 적절히 조합될 수 있다.
(실시 형태 4)
본 실시 형태에서는, 반도체 소자를 이용한 보호 회로에 대해서 도 9의 (a) 및 (b), 도 10을 참조하여 설명한다. 또한, 절연막을 개재하여 형성된 공통 배선들을 접속하는 접속부의 구성에 대해서 도 11의 (a) 및 (b)를 참조하여 설명한다.
보호 회로(97)에 적용가능한 회로의 일례를 도 9의 (a)에 도시한다. 이 보호 회로는 비선형 소자(170a 및 170b)를 포함한다. 비선형 소자(170a 및 170b) 각각은, 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자를 포함한다. 예를 들면, 비선형 소자는 화소부의 트랜지스터와 동일한 공정을 통해 형성될 수 있다. 예를 들면, 게이트를 비선형 소자의 드레인에 전기적으로 접속시킴으로써 다이오드와 동일한 특성을 획득할 수 있다.
비선형 소자(170a)의 제1 단자(게이트)와 제3 단자(드레인)는 공통 배선(45)에 접속되고, 제2 단자(소스)는 소스 배선(60_1)에 접속되어 있다. 또한, 비선형 소자(170b)의 제1 단자(게이트)와 제3 단자(드레인)는 소스 배선(60_1)에 접속되고, 제2 단자(소스)는 공통 배선(45)에 접속되어 있다. 즉, 도 9의 (a)에 나타낸 보호 회로는, 2개의 트랜지스터 각각이 반대의 정류 방향을 갖도록 공통 배선(45)과 소스 배선(60_1)에 접속되는 구성을 갖는다. 다시 말해서, 정류 방향이 공통 배선(45)으로부터 소스 배선(60_1)을 향하는 트랜지스터와 정류 방향이 소스 배선(60_1)으로부터 공통 배선(45)을 향하는 트랜지스터가, 공통 배선(45)과 소스 배선(60_1) 사이에 접속되어 있다.
상기의 보호 회로에서는, 소스 배선(60_1)이 정전기 등에 의해 플러스 또는 마이너스로 대전되었을 경우, 전하를 상쇄하는 방향으로 전류가 흐른다. 예를 들면, 소스 배선(60_1)이 플러스로 대전된 경우에는, 그 양전하를 공통 배선(45)에 릴리즈하는 방향으로 전류가 흐른다. 이 동작에 의해, 대전된 소스 배선(60_1)에 접속되는 화소 트랜지스터의 정전 파괴 또는 임계 전압의 시프트를 방지할 수 있다. 또한, 대전된 소스 배선(60_1)과 서로 교차하는 다른 배선과의 사이에서, 절연층의 절연 파괴를 방지할 수 있다.
또한, 보호 회로는 상기 구성에 한정되지 않는다. 예를 들면, 정류 방향이 공통 배선(45)으로부터 소스 배선(60_1)을 향하는 복수의 트랜지스터와, 정류 방향이 소스 배선(60_1)으로부터 공통 배선(45)을 향하는 복수의 트랜지스터를 접속하는 구성이어도 된다. 공통 배선(45)과 소스 배선(60_1)을 복수의 비선형 소자로 접속함으로써, 소스 배선(60_1)에 서지 전압이 인가되는 경우뿐만 아니라 공통 배선(45)이 정전기 등에 의해 대전된 경우에도, 전하가 그대로 소스 배선(60_1)에 유입되어버리는 것을 방지할 수 있다. 또한, 홀수개의 비선형 소자를 사용해서 보호 회로를 구성할 수도 있다.
도 9의 (a)는 소스 배선(60_1)과 공통 배선(45)에 설치된 보호 회로의 예를 도시했지만, 다른 부분의 보호 회로에도 마찬가지의 구성을 적용할 수 있다. 또한, 도 9의 (a)의 보호 회로는, 본 발명의 일 실시 형태의 반도체 소자를 비선형 소자(170a) 및 비선형 소자(170b)에 적용함으로써 제조될 수 있다.
다음으로, 본 발명의 일 실시 형태의 반도체 소자를 이용해서 기판 위에 보호 회로를 형성하는 예를, 도 9의 (b) 및 도 10을 참조하여 설명한다. 또한, 도 9의 (b)는 배선 및 배선 간의 접속 부위의 평면도의 일례이며, 도 10은 도 9의 (b)의 Q1-Q2선, Q3-Q4선 및 Q5-Q6을 따라 취한 단면도이다.
도 9의 (b)에 나타내는 구성은, 공통 배선(45)과 소스 배선(60_1)을 비선형 소자(170a) 및 비선형 소자(170b)로 접속하는 부위의 평면도이며, 보호 회로(97)의 구성의 일례를 도시한다.
비선형 소자(170a)는 게이트 배선(111a)을 포함하고, 게이트 배선(111a)은 공통 배선(45)에 접속된다. 비선형 소자(170a)의 소스 전극 또는 드레인 전극 중 하나는 소스 배선(60_1)에 접속되고, 다른 한쪽은 제1 전극(115a)으로 이루어진다. 또한, 제1 전극(115a)은 공통 배선(45)에 접속되어 있다.
비선형 소자(170b)는 게이트 배선(111b)을 포함하고, 게이트 배선(111b)은 컨택트 홀(126), 제2 전극(115b) 및 컨택트 홀(125)을 통해서 소스 배선(60_1)에 접속된다. 비선형 소자(170b)의 소스 전극 및 드레인 전극은 제1 전극(115a) 및 제2 전극(115b)으로 이루어진다. 또한, 비선형 소자(170b)는 반도체층(113)을 포함한다.
다음으로, 공통 배선(45), 소스 배선(60_1) 및 비선형 소자(170b)의 구성을 도 10을 참조하여 설명한다.
공통 배선(45)은 게이트 배선과 동일한 배선층을 사용하여 형성된다. 공통 배선(45)은, 기판(100) 위에 설치된 절연층(101) 위에 게이트 배선(45a)과 게이트 배선(45b)을 적층해서 형성된다. 또한, 게이트 배선(45b) 위에는 절연층(102)이 형성되고, 절연층(102) 위에는 절연층(117)이 설치되고, 절연층(117) 위에는 절연층(119)이 형성되어 있다.
또한, 소스 배선(60_1)은 절연층(117) 위에 형성되어 있다. 소스 배선(60_1)은 소스 배선(60_1a)과 소스 배선(60_1b)이 이 순서대로 적층되도록 형성된다. 또한, 소스 배선(60_1) 위에는 절연층(119)이 형성된다.
비선형 소자(170b)는, 기판(100) 위에 설치된 절연층(101) 위의 게이트 배선(111b), 게이트 배선(111b) 위의 절연층(102), 절연층(102)을 개재하여 게이트 배선(111b) 위의 반도체층(113), 반도체층(113)에 접하고 그 단부가 게이트 배선(111b)과 겹치는 전극(115a) 및 전극(115b)을 포함한다. 또한, 절연층(117)은, 게이트 배선(111b)에 겹치고, 전극(115a)와 전극(115b)의 단부 사이에 있는 반도체층(113)에 접하도록 형성되며, 절연층(117) 위에 절연층(119)이 형성되어 있다.
전극(115b)은 절연층(102)에 설치된 컨택트 홀(125)을 통해서 게이트 배선(111b)에 접속된다. 또한, 전극(115b)은 컨택트 홀(126)을 통해서 소스 배선(60_1)에 접속된다. 또한, 절연층(117) 및 소스 배선(60_1) 위에 절연층(119)이 형성되어 있다.
전극(115a) 및 전극(115b)으로서 기능하는 도전막으로서는, Ti, Mo, W, Al, Cr, Cu 및 Ta로부터 선택된 원소, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금, 이들 원소들 중 임의의 원소를 조합한 합금 등을 이용한다. 도전막은, 상술한 원소들 중 임의의 원소를 포함하는 단층막에 한정되지 않고, 2층 이상의 적층막일 수 있다.
비선형 소자(170a) 및 비선형 소자(170b)는 주요부에 있어서 동일한 구성을 갖는다는 점에 유의한다. 비선형 소자(170b)는 실시 형태 1 또는 2에서 설명한, 화소부의 박막 트랜지스터와 동일한 구성을 가질 수 있다. 따라서, 본 실시 형태에서는, 비선형 소자(170a) 및 비선형 소자(170b)의 상세한 설명을 생략한다. 또한, 비선형 소자(170a) 및 비선형 소자(170b)와 상기 박막 트랜지스터는 동일한 공정을 통해 하나의 기판 위에 제조될 수 있다.
공통 배선들 간의 접속의 일례를 도 11의 (a) 및 (b)를 참조하여 설명한다. 도 11의 (a)는 배선 및 배선들 간의 접속부의 평면도의 일례이며, 도 11의 (b)는 도 11의 (a)의 R1-R2선 및 R3-R4선에 대응한 단면도이다.
상술한 바와 같이, 공통 배선(45)은 게이트 배선(45a)과 게이트 배선(45b)이 이 순서대로 적층된 구성을 갖는다. 또한, 공통 배선(65)은 소스 배선(60_1)과 동일한 구성을 갖는다. 즉, 공통 배선(65)은 소스 배선(65a)과 소스 배선(65b)이 이 순서대로 적층된 구성을 갖고, 소스 배선(65a)은 소스 배선(60_1a)과 동일한 도전막을 이용하여 형성되고, 소스 배선(65b)은 소스 배선(60_1b)과 동일한 도전막을 이용하여 형성된다.
접속부(95)에 있어서, 공통 배선(45)과 공통 배선(65)이 서로 전기적으로 접속되어 있다. 접속부(95)를 도 11의 (b)를 참조하여 설명한다. 공통 배선(45)과 공통 배선(65)은, 절연층(102a 및 102b), 절연층(117) 및 절연층(118)에 형성된 컨택트 홀(127)을 통해서 서로 접속되어 있다.
접속부(95)에서는, Cu보다도 융점이 높은 원소를 포함하는 도전 재료를 포함하는 게이트 배선(45b)과 소스 배선(65a)이 서로 접속되어, 신뢰성이 높은 접속을 실현하고 있다. 또한, Cu를 포함하는 도전 재료를 이용하여 형성된 게이트 배선(45a) 및 소스 배선(65b)이 공통 배선(45) 및 공통 배선(65)의 배선 저항의 증가를 억제하고 있다.
또한, 공통 접속부(96)는 화소부의 영역 외측에 설치되고, 도전성 입자들(도금 처리한 플라스틱 입자 등)을 개재하여 공통 접속부(96)와 대향하는 접속부를 갖는 기판에 전기적으로 접속된다. 게이트 배선(45a) 및 게이트 배선(45b)이 이 순서대로 적층된 도전층 위에 공통 접속부(96)가 형성된 예를 도 11의 (b)를 참조하여 설명한다.
공통 접속부(96)는 공통 배선(45)에 전기적으로 접속되어 있다. 게이트 배선(45a) 및 게이트 배선(45b)이 이 순서대로 적층된 도전층 위에, 절연층(102a 및 102b)을 개재하여 전극(115c)이 형성되고, 절연층(102a 및 102b)에 형성된 컨택트 홀(128)을 통해 도전층에 전기적으로 접속되어 있다. 또한, 공통 배선(65)과 동일한 구성을 갖는 도전층(66)이 절연층(117) 및 절연층(118)을 개재하여 전극(115c) 위에 형성되어 있으며, 절연층(117) 및 절연층(118)에 형성된 컨택트 홀을 통해 전극(115c)에 전기적으로 접속되어 있다.
본 실시 형태에서 예시한 보호 회로에 접속되어 있는 게이트 배선(45a) 및 소스 배선(60_1b)은, Cu를 포함하는 도전 재료를 이용하여 형성되어 있어, 배선 저항이 낮다.
또한, 게이트 배선(45b)을, W, Ta, Mo, Ti, Cr 등의 Cu보다도 융점이 높은 원소를 포함하는 도전 재료를 이용하고, 게이트 배선(45a)에 접하고 또한 게이트 배선(45a)을 덮도록 형성함으로써, 게이트 배선(45a)의 마이그레이션을 억제하고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, Cu를 포함하는 게이트 배선(45a)의 상층과 하층의 절연층들로서 질화 규소를 포함하는 절연층을 제공하여 Cu를 포함하는 게이트 배선(45a)이 이 절연층들 사이에 끼워지거나 또는 이들 절연층에 의해 둘러싸이도록 형성함으로써, 게이트 배선(45a)으로부터의 Cu 확산을 방지할 수 있다.
또한, 본 실시 형태에서 예시한 보호 회로는, 비선형 소자의 제1 단자(게이트)가 제2 단자(소스) 또는 제3 단자(드레인)에 하나의 컨택트 홀을 통해서 직접 접속되는 구성을 갖는다. 그 결과, 하나의 접속에서 단 하나의 계면 및 단 하나의 컨택트 홀만이 형성되어, 다른 배선 층을 통해서 접속을 형성하는 경우에 비해 계면 및 컨택트 홀의 수가 작다.
또한, 접속에 필요로 하는 계면의 수가 작은 경우에는 전기 저항을 억제할 수 있다. 또한, 접속에 필요로 하는 컨택트 홀의 수가 작은 경우에는, 접속부가 점유하는 면적을 억제할 수 있다.
따라서, 본 실시 형태에서 예시한 보호 회로는 접속 저항을 억제할 수 있고, 그 결과, 보호 회로가 안정적으로 동작한다. 또한, 단 하나의 컨택트 홀을 이용하여 접속이 형성되기 때문에, 보호 회로의 점유 면적을 작게 하여, 표시 장치의 소형화를 도모할 수 있다.
본 실시 형태는, 본 명세서에서 개시되는 다른 실시 형태들 중 임의의 것과 적절히 조합할 수 있음에 유의한다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 1에 있어서 도 1의 (a) 및 (b)를 참조하여 설명한 표시 장치에 대해서, 게이트 단자부(7)의 게이트 신호선 단자 및 소스 단자부(8)의 소스 신호선 단자의 구성의 일례를 설명한다.
도 12의 (a1) 및 도 12의 (a2)는 게이트 신호선 단자의 단면도 및 평면도를 각각 나타내고 있다. 도 12의 (a1)은 도 12의 (a2)의 C1-C2선을 따른 단면도에 해당한다. 게이트 신호선 단자에서는, 도 12의 (a1)에 도시한 바와 같이, 기판(300) 위에 절연층(360)이 형성되고, 절연층(360) 위에 게이트 배선(351a)이 형성되고, 게이트 배선(351a)의 단부를 덮도록 게이트 배선(351b)이 형성되고, 게이트 배선(351b) 위에 절연층(361), 절연층(364) 및 절연층(365)이 형성되고, 절연층(365) 및 게이트 배선(351b) 위에 투명 도전층(355)이 형성되어 있다. 여기에서, 게이트 배선(351a)과 게이트 배선(351b)을 합쳐서 게이트 배선(351)이라 부르고, 게이트 배선(351b)은 게이트 신호선 단자의 제1 단자로서 기능한다. 또한, 절연층(361, 364, 365)의 단부는 패터닝되어, 게이트 배선(351b)의 단부는 노출되고, 투명 도전층(355)과 직접 접하고 있다. 제1 단자로서 기능하는 게이트 배선(351b)의 단부와 직접 접하는 투명 도전층(355)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 여기에서, 게이트 배선(351a), 게이트 배선(351b) 및 투명 도전층(355)은, 실시 형태 1 및 2에서 각각 설명한 게이트 배선(202), 게이트 배선(203) 및 전극(212)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다. 또한, 절연층(360), 절연층(361), 절연층(364) 및 절연층(365)은, 실시 형태 1 및 2에서 각각 설명한 절연층(201), 절연층(204), 절연층(208) 및 절연층(211)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다.
Cu를 포함하는 도전 재료를 이용하여 게이트 배선(351a)을 형성함으로써, 게이트 신호선 단자 및 게이트 신호선 단자로부터 인출된 배선에 있어서의 배선 저항을 저감할 수 있다. 또한, W, Ta, Mo, Ti, Cr 등의 Cu보다도 융점이 높은 원소를 포함하는 도전 재료를 이용하고, 게이트 배선(351a)에 접하면서 또한 게이트 배선(351a)을 덮도록 게이트 배선(351b)을 형성함으로써, 게이트 배선(351a)의 마이그레이션을 억제하고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, Cu를 포함하는 게이트 배선(351a)의 상층과 하층에 절연층들로서 질화 규소를 포함하는 절연층들을 설치하여 게이트 배선(351a)이 이들 절연층들 사이에 끼워지거나 또는 둘러싸이도록 함으로써, 게이트 배선(351a)으로부터의 Cu 확산을 방지할 수 있다.
또한, 도 12의 (b1) 및 도 12의 (b2)는 소스 신호선 단자의 단면도 및 평면도를 각각 도시하고 있다. 도 12의 (b1)은 도 12의 (b2)의 D1-D2 선을 따른 단면도에 해당한다. 소스 신호선 단자에서는, 도 12의 (b1)에 도시한 바와 같이, 기판(300) 위에 절연층(360) 및 절연층(361)이 형성되고, 절연층(361) 위에 전극(352)이 형성되고, 전극(352) 위에 절연층(364)이 형성되고, 절연층(364) 위에 소스 배선(354a)이 형성되고, 소스 배선(354a) 위에 소스 배선(354b)이 형성되고, 소스 배선(354b) 위에 절연층(365)이 형성되고, 절연층(365) 및 전극(352) 위에 투명 도전층(355)이 형성되어 있다. 여기에서, 소스 배선(354a)과 소스 배선(354b)을 합쳐서 소스 배선(354)이라 부른다. 또한, 절연층(364) 및 절연층(365)의 단부는 패터닝되어, 전극(352)의 단부는 노출되고, 투명 도전층(355)과 직접 접하고 있다. 또한, 절연층(364)에는 컨택트 홀이 형성되어, 소스 신호선 단자의 제2 단자로서 기능하는 전극(352)과 소스 배선(354)을 서로 접속시키고 있다. 또한, 제2 단자로서 기능하는 전극(352)의 단부와 직접 접하는 투명 도전층(355)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 여기에서, 전극(352), 소스 배선(354a), 소스 배선(354b) 및 투명 도전층(355)은, 실시 형태 1 및 2에서 각각 설명한 한 쌍의 전극(207a 및 207b), 소스 배선(209), 소스 배선(210) 및 전극(212)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다. 또한, 절연층(360), 절연층(361), 절연층(364) 및 절연층(365)은, 실시 형태 1 및 2에서 설명한 절연층(201), 절연층(204), 절연층(208) 및 절연층(211)과 마찬가지의 재료 및 마찬가지의 방법을 이용해서 형성될 수 있다.
Cu를 포함하는 도전 재료를 이용하여 소스 배선(354b)을 형성함으로써, 소스 신호선 단자 및 소스 신호선 단자로부터 인출되는 배선에서의 배선 저항을 저감할 수 있다. 또한, W, Ta, Mo, Ti, Cr 등의 Cu보다도 융점이 높은 원소를 포함하는 도전 재료 및 이들 원소들 중 임의의 원소를 조합한 합금, 질화 탄탈, 질화 티타늄, 질화 몰리브덴 등을 이용하고, 소스 배선(354b)과 접하도록 소스 배선(354a)을 형성함으로써, 소스 배선(354b)의 마이그레이션을 억제하고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, Cu를 포함하는 소스 배선(354b)의 상층과 하층에 절연층들로서 질화 규소를 포함하는 절연층들을 설치하여 소스 배선(354b)을 이들 절연층들 사이에 끼우거나 또는 이들 절연층에 의해 둘러싸이도록 함으로써, 소스 배선(354b)으로부터의 Cu 확산을 방지할 수 있다.
도 12의 (a1) 및 (a2)는 제1 단자이며 적층 구조의 게이트 배선(351)에 포함되는 게이트 배선(351b)이 입력 단자로서 기능하는 투명 도전층(355)에 접속되는 예를 나타냈지만, 본 실시 형태는 이에 한정되지 않는다. 도 13의 (a1) 및 도 13의 (a2)에 도시한 바와 같이, 제1 단자가 게이트 배선(351a)만을 포함하고, 게이트 배선(351a)이 투명 도전층(355)과 직접 접하는 구성으로 하여도 된다. 여기서, 도 13의 (a1)은 도 13의 (a2)의 C1-C2선을 따른 단면도에 해당한다.
또한, 도 12의 (b1) 및 도 13의 (b2)에서는 소스 배선(354)이 제2 단자인 전극(352)을 통해 입력 단자로서 기능하는 투명 도전층(355)에 접속하는 예를 나타냈지만, 본 실시 형태는 이에 한정되지 않는다. 도 13의 (b1) 및 도 13의 (b2)에 도시한 바와 같이, 제2 단자로서 기능하는 소스 배선(354)의 소스 배선(354b)이 투명 도전층(355)에 직접 접하는 구성으로 하여도 된다. 여기서, 도 13의 (b1)은 도 13의 (b2)의 D1-D2선을 따른 단면도에 해당한다.
게이트 배선, 소스 배선 및 용량 배선은 화소 밀도에 따라 복수 설치된다. 또한, 단자부에서는, 게이트 배선과 동일한 전위의 복수의 제1 단자, 소스 배선과 동일한 전위의 복수의 제2 단자 및 용량 배선과 동일한 전위의 복수의 제3 단자가 배치될 수 있다. 각각의 단자의 수는 임의의 수일 수 있으며, 단자의 수는 실시자가 적합하게 결정하면 된다.
또한, 본 실시 형태에 나타내는 구성은 다른 실시 형태에 나타내는 구성과 적절히 조합될 수 있다.
(실시 형태 6)
본 실시 형태에서는, 적어도 구동 회로의 일부 및 화소부에 배치된 박막 트랜지스터를 하나의 기판 위에 형성하는 예에 대해서 이하에 설명한다.
화소부에 배치된 박막 트랜지스터는 실시 형태 1 및 2에 설명한 바와 같이 형성된다. 또한, 실시 형태 1 및 2에 설명된 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로들 중 n채널형 TFT를 포함하는 구동 회로 일부를, 화소부의 박막 트랜지스터가 형성된 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 18의 (a)에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)가 설치된다. 화소부(5301)에는, 신호선 구동 회로(5304)로부터 연장된 복수의 신호선이 배치되고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장된 복수의 주사선이 배치되어 있다. 또 주사선과 신호선과의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스 형상으로 배치되어 있다. 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등의 접속부를 통해, 타이밍 제어 회로(5305)(컨트롤러 또는 제어 IC라고도 함)에 접속되어 있다.
도 18의 (a)에서는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)가, 화소부(5301)가 형성된 기판(5300) 위에 형성된다. 그 때문에, 외부에 설치되는 구동 회로 등의 부품의 수가 감소하므로,코스트의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 설치했을 경우, 연장될 필요가 있는 배선 및 배선의 접속 수가 늘어나지만, 기판(5300) 위에 구동 회로를 설치함으로써, 배선의 접속 수를 줄일 수 있다. 따라서, 신뢰성의 향상 및 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는, 제1 주사선 구동 회로(5302)에 대하여, 일례로서, 제1 주사선 구동 회로용 스타트 신호(GSP1) 및 주사선 구동 회로용 클럭 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 제2 주사선 구동 회로(5303)에 대하여, 일례로서, 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함) 및 주사선 구동 회로용 클럭 신호(GCK2)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 신호선 구동 회로(5304)에, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함) 및 래치 신호(LAT)을 공급한다. 각 클럭 신호는, 상이한 상(phase)을 갖는 복수의 클럭 신호일 수 있고, 또는 반전 클럭 신호(CKB)와 함께 공급되는 것이어도 된다. 또한, 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능하다.
도 18의 (b)는, 구동 주파수가 낮은 회로(예를 들면, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))를, 화소부(5301)가 형성된 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 형성된 기판(5300)과는 다른 기판에 형성하는 구성에 대해서 나타내고 있다. 이러한 구성에 의해, 기판(5300) 위에 형성된 구동 회로를, 단결정 반도체를 포함하는 트랜지스터보다 전계 효과 이동도가 작은 박막 트랜지스터를 이용하여 형성할 수 있다. 따라서, 표시 장치의 대형화, 공정 수의 삭감, 코스트의 저감 또는 수율의 향상 등을 도모할 수 있다.
또한, 실시 형태 1 및 2의 박막 트랜지스터는 n채널형 TFT이다. 도 19의 (a) 및 도 19의 (b)에서는 n채널형 TFT를 이용하여 형성된 신호선 구동 회로의 구성 및 동작에 대해서 일례를 나타낸다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N) 각각은, 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대해서 스위칭 회로(5602_1)를 예로서 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는, 각각, 배선(5604_1 내지 5604_k)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는, 각각, 신호선 S1 내지 Sk에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)에 접속된다.
시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 순서대로 H 레벨의 신호(H 신호 또는 고전원 전위 레벨에서의 신호를 말함)를 출력함으로써, 스위칭 회로(5602_1 내지 5602_N)를 순서대로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk 간의 도통 상태(제1 단자와 제2 단자 간의 도통)를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선 S1 내지 Sk에 공급하는지의 여부를 제어하는 기능을 갖는다. 이렇게, 스위칭 회로(5602_1)는 셀렉터로서 기능한다. 또한, 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk 간의 도통 상태를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선 S1 내지 Sk에 공급하는 기능을 갖는다. 이렇게, 박막 트랜지스터(5603_1 내지 5603_k) 각각은 스위치로서 기능한다.
또한, 배선(5604_1 내지 5604_k)에는, 각각, 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 신호 또는 화상 데이터에 대응하는 아날로그 신호인 경우가 많다.
다음으로, 도 19의 (a)의 신호선 구동 회로의 동작에 대해서, 도 19의 (b)의 타이밍 차트를 참조하여 설명한다. 도 19의 (b)에는, 신호 Sout_1 내지 Sout_N 및 신호 Vdata_1 내지 Vdata_k의 일례를 나타낸다. 신호 Sout_1 내지 Sout_N은, 시프트 레지스터(5601)의 출력 신호의 일례이다. 신호 Vdata_1 내지 Vdata_k는, 배선(5604_1 내지 5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1 동작 기간은, 표시 장치에서의 1 게이트 선택 기간에 대응한다. 1 게이트 선택 기간은, 일례로서, 기간 T1 내지 TN으로 분할된다. 기간 T1 내지 TN 각각은 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
또한, 본 실시 형태의 도면 등에 있어서 나타낸 각 구성의 신호 파형의 왜곡 등은 명료하게 하기 위해 과장되어 표기된 경우가 있다. 따라서, 본 실시 형태는 도면 등에 나타낸 스케일에 한정될 필요가 없다.
기간 T1 내지 TN에 있어서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순서대로 출력한다. 예를 들면, 기간 T1에 있어서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1)에 출력한다. 이후, 박막 트랜지스터(5603_1 내지 5603_k)는 온이 되므로, 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk가 도통 상태로 된다. 이때, 배선(5604_1 내지 5604_k)에는, Data(S1) 내지 Data(Sk)가 각각 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해, 선택되는 행의 1열째 내지 k열째의 화소에 기입된다. 이렇게 해서, 기간 T1 내지 TN에 있어서, 선택된 행에 속하는 화소에 k열씩 비디오 신호용 데이터(DATA)가 순서대로 기입된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입됨으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속 수를 줄일 수 있다. 또한, 비디오 신호를 복수의 열씩 화소에 기입하는 것에 의해, 기입 시간을 연장할 수 있고 비디오 신호의 기입 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로(5602)에 대해서는, 실시 형태 3의 박막 트랜지스터를 사용하여 형성된 회로들 중 임의의 것을 사용할 수 있다. 이 경우, 시프트 레지스터(5601)에 포함되는 모든 트랜지스터는 n채널형 트랜지스터이거나 또는 시프트 레지스터(5601)에 포함되는 모든 트랜지스터는 p채널형 트랜지스터일 수 있다.
또한, 주사선 구동 회로의 일부 및/또는 주사선 구동 회로에 사용되는 시프트 레지스터의 일 실시 형태에 대해 도 20의 (a) 내지 (c) 및 도 21의 (a) 및 (b)를 참조하여 설명한다.
주사선 구동 회로는 시프트 레지스터를 포함한다. 또한, 경우에 따라서는, 주사선 구동 회로는, 레벨 시프터, 버퍼 등 포함한다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클럭 신호(CK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 완충 및 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인 분의 화소의 트랜지스터가 동시에 ON되어야 하므로, 큰 전류를 공급할 수 있는 버퍼가 이용된다.
시프트 레지스터는 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)(N은 3 이상의 자연수)를 포함한다(도 20의 (a) 참조). 도 20의 (a)에 도시하는 시프트 레지스터에서, 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)에는, 각각, 제1 배선(11), 제2 배선(12), 제3 배선(13) 및 제4 배선(14)으로부터 제1 클럭 신호 CK1, 제2 클럭 신호 CK2, 제3 클럭 신호CK3 및 제4 클럭 신호 CK4가 공급된다. 제1 펄스 출력 회로(10_1)에는 제5 배선(15)으로부터 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 또 2단째 이후의 제n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에는, 전단의 펄스 출력 회로로부터의 신호(이러한 신호를 전단 신호 OUT(n-1)라고도 함)(n은 2 이상 N 미만의 자연수)가 입력된다. 또 제1 펄스 출력 회로(10_1)에는, 다음 단에 이어지는 단의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단 이후의 제n 펄스 출력 회로(10_n)에는, 다음 단에 이어지는 단의 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(이러한 신호를 후단 신호 OUT(n+2)라고도 함)가 입력된다. 각 단의 펄스 출력 회로는, 후단의 펄스 출력 회로 및/또는 전단 전의 단의 펄스 출력 회로에 입력될 제1 출력 신호 OUT(1)(SR) 내지 OUT(N)(SR), 및 다른 배선에 입력될 제2 출력 신호 OUT(1) 내지 OUT(N)를 출력한다. 또한, 도 20의 (a)에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단에는, 후단 신호 OUT(n+2)가 입력되지 않기 때문에, 일례로서, 제6 배선(16) 및 제7 배선(17)으로부터 최종 2개의 단의 펄스 출력 회로로 제2 스타트 펄스 SP2 및 제3 스타트 펄스 SP3이 각각 입력될 수 있다. 또는, 시프트 레지스터에서 추가로 생성되는 신호를 사용할 수도 있다. 예를 들면, 화소부로의 펄스 출력에 기여하지 않는 제(N+1) 펄스 출력 회로 10_(N+1), 제(N+2) 펄스 출력 회로 10_(N+2)를 설치하고(이러한 회로를 더미 단이라고도 함), 제2 스타트 펄스 SP2 및 제3 스타트 펄스 SP3에 해당하는 신호를 더미 단에서 생성하는 구성으로 하여도 좋다.
또한, 클럭 신호(CK)는 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저전원 전위 레벨의 신호라고도 함)을 반복하는 신호이다. 여기에서, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는 순차적으로 1/4 주기분 지연되고 있다. 본 실시 형태에서는, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)를 이용하여 펄스 출력 회로 등의 구동을 제어한다. 또한, 클럭 신호는, 클럭 신호가 입력되는 구동 회로에 따라 GCK 또는 SCK라고도 하지만, 이하의 설명에서는 클럭 신호를 CK라 한다.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는, 제1 배선(11) 내지 제4 배선(14) 중 어느 하나에 전기적으로 접속되어 있다. 예를 들면, 도 20의 (a)의 제1 펄스 출력 회로(10_1)에서는, 제1 입력 단자(21)가 제1 배선(11)에 전기적으로 접속되고, 제2 입력 단자(22)가 제2 배선(12)에 전기적으로 접속되고, 제3 입력 단자(23)가 제3 배선(13)에 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)에서는, 제1 입력 단자(21)가 제2 배선(12)에 전기적으로 접속되고, 제2 입력 단자(22)가 제3 배선(13)에 전기적으로 접속되고, 제3 입력 단자(23)가 제4 배선(14)과 전기적으로 접속되어 있다.
제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N) 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 포함한다(도 20의 (b) 참조). 제1 펄스 출력 회로(10_1)에 있어서, 제1 입력 단자(21)에 제1 클럭 신호 CK1이 입력되고, 제2 입력 단자(22)에 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에 제3 클럭 신호 CK3이 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)이 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력된다.
다음으로, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서, 도 20의 (c)를 참조하여 설명한다.
제1 펄스 출력 회로(10_1)는 제1 트랜지스터(31) 내지 제11 트랜지스터(41)를 포함한다(도 20의 (c) 참조). 또한, 상술한 제1 입력 단자(21) 내지 제5 입력 단자(25), 제1 출력 단자(26) 및 제2 출력 단자(27) 외에, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제1 트랜지스터(41) 내지 제11 트랜지스터(43)에 신호 또는 전원 전위가 공급된다. 여기서 도 20의 (c)의 전원선의 전원 전위의 관계는, 제1 전원 전위 VDD가 제2 전원 전위 VCC 이상이고, 제2 전원 전위 VCC는 제3 전원 전위 VSS보다 크다. 또한, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는 일정한 간격으로 H 레벨과 L 레벨을 반복하는 신호지만, H 레벨일 때의 클럭 신호가 VDD이고, L 레벨일 때의 클럭 신호가 VSS이다. 또 전원선(51)의 전위 VDD를 전원선(52)의 제2 전원 전위 VCC보다 크게 함으로써, 동작에 영향을 주지 않고 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 할 수 있고, 따라서 트랜지스터의 임계값의 시프트를 저감하고, 열화를 억제할 수 있다.
도 20의 (c)에 있어서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제4 트랜지스터(34)의 게이트 전극 및 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제9 트랜지스터(39)의 게이트 전극은 전원선(52)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다.
도 20의 (c)에 있어서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극 및 제9 트랜지스터(39)의 제2 단자의 접속 개소를 노드 A라고 한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자 및 제11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B라 한다(도 21의 (a) 참조).
도 21의 (a)에는, 도 20의 (c)에 도시된 펄스 출력 회로가 제1 펄스 출력 회로(10_1)에 적용되는 경우, 제1 내지 제5 입력 단자(21 내지 25) 및 제1 및 제2 출력 단자(26 및 27)를 통해 입출력되는 신호들이 도시되어 있다.
구체적으로, 제1 클럭 신호 CK1은 제1 입력 단자(21)에 입력되고, 제2 클럭 신호 CK2는 제2 입력 단자(22)에 입력되고, 제3 클럭 신호 CK3은 제3 입력 단자(23)에 입력되고, 스타트 펄스는 제4 입력 단자(24)에 입력되고, 후단 신호 OUT(3)은 제5 입력 단자(25)에 입력되고, 제1 출력 신호 OUT(1)(SR)가 제1 출력 단자(26)로부터 출력되고, 제2 출력 신호 OUT(1)가 제2 출력 단자(27)로부터 출력된다.
또한, 박막 트랜지스터는, 게이트, 드레인 및 소스의 적어도 3개의 단자를 포함하는 소자이다. 박막 트랜지스터는 게이트와 겹치는 영역에 형성된 채널 영역을 포함하는 반도체를 갖는다. 채널 영역을 통해 드레인과 소스 사이에 흐르는 전류는 게이트의 전위를 제어함으로써 제어될 수 있다. 여기에서, 박막 트랜지스터의 소스와 드레인은, 박막 트랜지스터의 구조, 동작 조건 등에 의해 바뀔 수 있기 때문에 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스 또는 드레인으로서 기능하는 영역을 어떤 경우에는 소스 혹은 드레인이라 부르지 않는 경우도 있다. 그 경우, 일례로서, 이러한 영역들을 제1 단자 및 제2 단자라 한다.
여기에서, 도 21의 (a)에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대해서 도 21의 (b)에 도시한다. 또, 시프트 레지스터가 주사선 구동 회로에 포함되는 경우, 도 21의 (b)의 기간(61)은 수직 귀선 기간(vertical retrace period)에 대응하며, 기간(62)은 게이트 선택 기간에 해당한다.
또한, 도 21의 (a)에 도시한 바와 같이, 게이트에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 설치하는 것에 의해, 부트스트랩 동작의 전후에 있어서 이하와 같은 이점이 있다.
게이트 전극에 제2 전위 VCC가 인가되는 제9 트랜지스터(39)가 없을 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 상승하여 제1 전원 전위 VDD보다 커진다. 그리고, 제1 트랜지스터(31)의 제1 단자, 즉, 전원선(51) 측의 단자가 제1 트랜지스터(31)의 소스로서 기능하게 된다. 그 때문에, 제1 트랜지스터(31)에서는, 게이트와 소스 사이 및 게이트와 드레인 사이에서 큰 바이어스 전압이 인가되어 큰 스트레스가 걸리고, 이는 트랜지스터의 열화의 요인으로 될 수 있다. 따라서, 게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 설치하는 것에 의해, 부트스트랩 동작에 의해 노드 A의 전위는 상승하지만, 제1 트랜지스터(31)의 제2 단자의 전위의 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)을 설치함으로써, 제1 트랜지스터(31)의 게이트와 소스 간에 인가되는 부 바이어스 전압의 레벨을 작게 할 수 있다. 따라서, 본 실시 형태의 회로 구성으로 함으로써, 제1 트랜지스터(31)의 게이트와 소스간에 인가되는 부 바이어스 전압도 작게 할 수 있으므로, 스트레스에 의한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제9 트랜지스터(39)는, 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 제1 단자와 제2 단자를 통해서 접속되도록 설치될 수 있다. 또한, 본 실시 형태의 펄스 출력 회로를 복수 포함하는 시프트 레지스터가, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에 포함된 경우에는 제9 트랜지스터(39)를 생략할 수 있으며, 이는 트랜지스터의 수를 삭감할 수 있다는 점에서 이점이 있다.
또한, 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되는 클럭 신호 및 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 클럭 신호는, 각각 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 공급될 수 있도록, 접속 관계를 바꾸더라도 시프트 레지스터는 마찬가지인 효과를 발휘한다. 이 경우, 또한, 도 21의 (a)에 나타내는 시프트 레지스터에 있어서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)이 함께 온의 상태로부터, 제7 트랜지스터(37)가 오프 및 제8 트랜지스터(38)가 온의 상태, 다음으로 제7 트랜지스터(37)이 오프 및 제8 트랜지스터(38)가 오프인 상태가 되도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태를 변경시킴으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하하는 것에 의해 발생되는 노드 B의 전위의 저하가, 제7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인해서 2회 발생한다. 한편, 도 21의 (a)에 도시하는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 함께 온의 상태로부터, 제7 트랜지스터(37)가 온 및 제8 트랜지스터(38)가 오프의 상태, 다음으로 제7 트랜지스터(37)가 오프 및 제8 트랜지스터(38)가 오프의 상태로 함으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하하는 것에 의해 생기는 노드 B의 전위의 저하를, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회로 저감할 수 있다. 그 결과, 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되는 클럭 신호 CK3, 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 클럭 신호 CK2가 바람직하다. 이는 노드 B의 전위의 변동의 횟수를 줄이고, 이에 의해 노이즈를 저감할 수 있기 때문이다.
이렇게, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L 레벨로 유지하는 기간에, 노드 B에 정기적으로 H 레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 7)
박막 트랜지스터를 제조하고, 해당 박막 트랜지스터를 화소부 및 구동 회로에 이용함으로써, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조할 수 있다. 또한, 박막 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부가 형성된 기판 위에 형성할 수 있고, 이에 의해 시스템 온 패널(system-on-panel)을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)가 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기EL(electroluminescence), 유기 EL 소자 등이 그 범주에 포함된다. 또한, 표시 장치는, 전자 잉크 등의 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 포함한다.
또한, 표시 장치는, 표시 소자가 밀봉된 패널 및 컨트롤러를 포함하는 IC 등을 해당 패널에 실장한 모듈을 포함한다. 또한, 표시 장치를 제조하는 과정에 있어서, 표시 소자가 완성되기 전의 일 실시 형태인 소자 기판에는, 전류를 표시 소자에 공급하기 위한 수단이 복수의 각 화소에 설치된다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태여도 좋고(이를 화소 전극층이라고도 함), 화소 전극이 되는 도전막을 성막하였으나 에칭되지 않아 화소 전극을 형성하기 전의 상태여도 좋고, 임의의 다른 상태여도 좋다.
또한, 본 명세서에서의 표시 장치란, 화상 표시 디바이스, 또는 광원(조명 장치 포함)을 가리킨다. 또한, 표시 장치는, 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 부착되는 모듈, TAB 테이프를 갖거나 또는 프린트 배선판이 단부에 설치된 TCP를 갖는 모듈, 표시 소자에 COG 방식에 의해 I C(집적 회로)가 직접 실장된 모듈 중 임의의 것을 그 범주 내에 포함한다.
반도체 장치의 일 실시 형태인 액정 표시 패널의 외관 및 단면에 대해서, 도 14의 (a1), 도 14의 (a2) 및 도 14의 (b)를 이용하여 설명한다. 도 14의 (a1) 및 도 14의 (a2)는, 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉재(4005)에 의해 밀봉한 패널의 평면도이다. 도 14의 (b)는 도 14의 (a1) 및 (a2)의 M-N선에 따른 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 밀봉재(4005)가 설치되어 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001), 밀봉재(4005) 및 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도로 형성된 구동 회로의 접속 방법에 대해서는 특별한 한정은 없으며, COG 방법, 와이어 본딩 방법, TAB 방법 등이 이용될 수 있다. 도 14의 (a1)은, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시하며, 도 14의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시한다.
제1 기판(4001) 위에 설치된 화소부(4002) 및 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 포함한다. 도 14의 (b)는, 화소부(4002)에 포함되는 박막 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 일례로서 도시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4042, 4021)이 설치되어 있다. 또한, 제1 기판(4001) 위에는 절연층(4043)이 설치되고, 박막 트랜지스터의 게이트 전극 위에는 절연층(4044)이 설치되어 있다. 또한, 절연층(4020) 위에는 소스 배선(4046)이 설치되어 있고, 절연층(4020)에 형성된 컨택트 홀을 통하여 박막 트랜지스터(4010)의 소스 전극 또는 드레인 전극에 접속되어 있다.
박막 트랜지스터(4010, 4011)로서 실시 형태 1 내지 실시 형태 3에서 설명된 박막 트랜지스터들 중 임의의 것을 사용할 수 있다. 본 실시 형태에서는, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
절연층(4021)의, 구동 회로용의 박막 트랜지스터(4011)의 반도체층의 채널 형성 영역과 겹치는 일부에 도전층(4040)이 설치되어 있다. 도전층(4040)을 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, 박막 트랜지스터(4011)의 임계 전압을 제어할 수 있다. 또한, BT 테스트 전후의 박막 트랜지스터(4011)의 임계 전압에서의 변동량도 저감할 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극의 전위와 동일할 수도 있고 상이할 수도 있다. 도전층(4040)은 제2 게이트 전극으로서 기능할 수도 있다. 도전층(4040)의 전위는 GND 또는 0V일 수 있고, 도전층(4040)은 플로팅 상태일 수도 있다.
또한, 액정 소자(4013)에 포함되는 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 겹치고 있는 부분이 액정 소자(4013)에 해당한다. 또한, 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 설치되고, 절연층(4032) 및 절연층(4033)을 개재하여 화소 전극층(4030)과 대향 전극층(4031) 사이에 액정층(4008)이 끼워져 있다.
또한, 제1 기판(4001) 및 제2 기판(4006)으로서는, 투광성 기판을 이용할 수 있고, 글래스, 세라믹 또는 플라스틱을 이용할 수 있다. 플라스틱으로서는 FRP(fiberglass-reinforced plastics) 플레이트, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다.
또 스페이서(4035)는, 절연막을 선택적으로 에칭하는 것에 의해 얻어지는 주상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)을 제어하기 위해 설치된다. 또 스페이서(4035)로서 구형의 스페이서를 이용해도 된다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)가 형성된 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하고, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 대향 전극층(4031)과 공통 전위선을 서로 전기적으로 접속할 수 있다. 또한, 도전성 입자는 밀봉재(4005)에 포함될 수 있다.
또한, 배향막이 불필요한 블루 상(blue phase)을 나타내는 액정을 이용해도 된다. 블루 상은 액정 상의 하나이며, 콜레스테릭 액정을 승온해 가면서 콜레스테릭 상으로부터 등방 상으로 전이되기 직전에 발현되는 상이다. 블루 상은 좁은 온도 범위 내에서만 발현되기 때문에, 온도 범위를 개선하기 위해 5중량% 이상의 키랄제를 함유하는 액정 조성물을 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1㎳ 이하로 짧고, 광학적으로 등방성이기 때문에, 배향 처리가 불필요하고 시야각 의존성이 작다.
또한, 본 실시 형태는 투과형 액정 표시 장치의 외에도 반투과형 액정 표시 장치에도 적용할 수 있다.
또한, 본 액정 표시 장치의 예에서는, 기판의 외측(뷰어 측)에 편광판을 설치하고, 기판의 내면에 착색층 및 표시 소자에 이용하는 전극층을 순차적으로 설치하지만, 편광판은 기판의 내면에 설치하여도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료 또는 제조 공정 조건에 의해 적절히 설정될 수 있다.
또한, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 절연층(4021)을 평탄화 절연막으로서 이용할 수 있다. 절연층(4021)으로서는, 폴리이미드, 아크릴 수지, 벤조시클로부틴계 수지, 폴리아미드 또는 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용할 수 있다. 또 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시켜 절연층(4021)을 형성해도 좋다.
또한 실록산계 수지는, 실록산계 재료를 출발 재료로 사용하여 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는 치환 기로서 유기기(예를 들면, 알킬기 또는 아릴기) 또는 플루오로기를 포함할 수 있다. 유기기는 플루오로기를 포함할 수 있다.
절연층(4021)의 형성법은 특별히 한정되지 않는다. 그 재료에 따라, 스퍼터링법, SOG법, 스핀 도포법, 디핑법(dipping method), 스프레이 도포법 또는 액적 토출법(예를 들면, 잉크 제트법, 스크린 인쇄 또는 오프셋 인쇄), 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터(curtain coater), 또는 나이프 코터(knife coater) 등의 도구를 이용하여 절연층(4021)이 형성될 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐링을 겸해질 수 있으며, 반도체 장치를 효율적으로 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물 또는 인듐 아연 산화물 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료로부터 형성될 수 있다.
또한, 화소 전극층(4030) 및 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용하여 형성된 화소 전극은, 시트 저항이 10000Ω/square 이하 파장 550㎚에 서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자(π-electron conjugated conductive polymer)가 이용될 수 있다. 예로는, 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체 또는 이들 재료 중 2종 이상의 공중합체 등이 있다.
또, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은, 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속되어 있다.
도 14의 (a1), 도 14의 (a2) 및 도 14의 (b)에서는, 신호선 구동 회로(4003)가 별도로 형성되고 제1 기판(4001)에 실장되는 예를 나타내고 있지만 본 실시 형태는 이에 한정되지 않는다. 주사선 구동 회로를 별도로 형성해서 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장해도 된다.
도 23은, 본 명세서에 개시된 제조 방법에 따라 제조되는 TFT 기판(2600)을 이용해서 반도체 장치로서 형성된 액정 표시 모듈의 일례를 나타내고 있다.
도 23은 액정 표시 모듈의 일례를 나타내며, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 고착되고, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604) 및 착색층(2605)이 기판들 사이에 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행할 경우에 필요하다. RGB방식에서는, 적, 녹, 청의 색에 대응하는 착색층이 각 화소에 설치되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606 및 2607) 및 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)을 포함한다. 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층은, 위상차판(retardation plate)을 개재하여 적층될 수 있다.
액정 표시 모듈에는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 명세서에 개시된 표시 장치를 이용하여 상기의 액정 표시 장치를 제조하는 것에 의해, Cu를 포함하는 도전 재료를 이용하여 게이트 배선이나 소스 배선을 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 상기 액정 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면 또는 고정밀 화면을 가질 수 있는 액정 표시 장치를 제공할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 임의의 구성과 적절히 조합해서 실시될 수 있다.
(실시 형태 8)
본 실시 형태에서 반도체 장치의 일례로서 전자 페이퍼를 설명한다.
실시 형태 1 내지 4에 기재된 박막 트랜지스터는, 스위칭 소자에 전기적으로 접속된 소자에 의해 전자 잉크가 구동되는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기 영동(electrophoretic) 표시 장치(전기 영동 디스플레이)라고도 불리며, 보통 종이와 동일한 레벨의 판독성을 갖고 있으며, 다른 표시 장치에 비해 저소비 전력이고, 얇아서 가벼운 형상일 수 있다는 이점이 있다.
전기 영동 디스플레이의 다양한 형태가 있다. 전기 영동 디스플레이는, 플러스의 전자를 갖는 제1 입자와, 마이너스의 전하를 갖는 제2 입자를 포함하는 복수의 마이크로캡슐이 용매 또는 용질에 분산된 것이다. 마이크로캡슐에 전계를 인가하면, 마이크로캡슐 중의 입자가 서로 반대 방향으로 이동하고, 한 측에 집합한 입자의 색만을 표시한다. 또한, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에는 이동하지 않는다. 또한, 제1 입자 및 제2 입자는 상이한 색(무색일 수 있음)을 갖는다.
이렇게, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는 소위 유전 영동적 효과를 이용한다.
상기 마이크로캡슐을 용매 중에 분산한 용액이 전자 잉크라 불리는 것이다. 이 전자 잉크는 글래스, 플라스틱, 천, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 2개의 전극 사이에 개재되도록 액티브 매트릭스 기판 위에 적절히 상기 마이크로캡슐을 복수 배치하면, 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하면 화상이 표시될 수 있다. 예를 들면, 실시 형태 1 및 실시 형태 2에 개시된 박막 트랜지스터를 사용하여 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로캡슐 중의 제1 입자 및 제2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계발광(electroluminescent) 재료, 일렉트로크로믹(electrochromic) 재료, 자기 영동 (magnetophoretic) 재료로부터 선택된 1종의 재료 또는 이것들의 복합 재료로부터 형성될 수 있다.
도 22는 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시 형태 1 내지 3에서 개시된 박막 트랜지스터와 마찬가지의 방법으로 제조될 수 있다.
도 22의 전자 페이퍼는, 트위스트 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 각각 백과 흑으로 착색된 구형 입자를 표시 소자에 이용되는 전극층인 제1 전극층과 제2 전극층 사이에 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써 표시를 행하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 반도체층과 접하는 절연층(583)으로 덮여 있다. 기판(580) 위에는 절연층(591)이 형성되어 있다. 박막 트랜지스터의 게이트 전극 위에는 절연층(592)이 형성되어 있다. 절연층(592) 위에는 반도체층(597)이 형성되어 있다. 반도체층(597) 위에는, 박막 트랜지스터(581)의 소스 전극(582a) 및 드레인 전극(582b)이 형성되어 있다. 반도체층(597), 소스 전극(582a) 및 드레인 전극(582b)은 절연층(583)으로 덮여 있다. 절연층(583) 위에는 소스 배선(599a) 및 소스 배선(599b)이 형성되고 있고, 절연층(583)에 형성된 컨택트 홀을 통해 박막 트랜지스터(581)의 소스 전극(582a)에 접속되어 있다. 또한, 소스 배선(599a), 소스 배선(599b) 및 박막 트랜지스터(581)를 덮도록 절연층(598)이 형성되어 있다.
박막 트랜지스터(581)의 드레인 전극(582b)은, 절연층(585)에 형성된 개구를 통해 제1 전극층(587)과 접하고 있어, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속된다. 제1 전극층(587)과 기판(596)에 형성된 제2 전극층(588) 사이에는, 각각 흑색 영역(590a), 백색 영역(590b) 및 상기 영역 주위의 액체로 채워진 캐비티(594)를 포함하는 구형 입자(589)가 설치되어 있다. 구형 입자(589)의 주위의 공간은 수지 등의 충전재(595)로 충전되어 있다. 제1 전극층(587)은 화소 전극에 해당하고, 제2 전극층(588)은 공통 전극에 해당한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일한 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 설치된 도전성 입자를 통해 제2 전극층(588)이 공통 전위선에 전기적으로 접속될 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와, 플러스로 대전된 흰 미립자 및 마이너스로 대전된 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로캡슐은, 제1 전극층과 제2 전극층에 의해 전계가 인가되면, 흰 미립자 및 검은 미립자가 서로 반대 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 이 전기 영동 표시 소자를 포함하는 소자는 전자 페이퍼라 불린다. 전기 영동 표시 소자는 액정 표시 소자에 비교해서 반사율이 높기 때문에, 보조 라이트가 불필요하며, 소비 전력이 작고, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지할 수 있다. 따라서, 표시 기능을 갖는 반도체 장치(간단히 표시 장치 또는 표시 장치를 구비하는 반도체 장치라고도 함)가 전파 소스에 접속되지 않은 경우에도 표시된 상이 기억될 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
실시 형태 1 내지 3에 개시된 표시 장치를 이용하여 상기의 전자 페이퍼를 제조함으로써, Cu를 포함하는 도전 재료를 이용하여 게이트 배선 또는 소스 배선을 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 상기 전자 페이퍼의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면 또는 고정밀 화면을 가질 수 있는 전자 페이퍼를 제공할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 9)
반도체 장치로서 발광 표시 장치의 예를 설명한다. 표시 장치의 표시 소자로서는, 본 명세서에서는 일렉트로루미네센스를 이용하는 발광 소자를 설명한다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자를 유기 EL 소자라 부르고, 후자를 무기 EL 소자라 부른다.
유기 EL 소자는, 발광 소자에 전압을 인가하는 것에 의해, 한 쌍의 전극으로부터 발광성의 유기 화합물을 포함하는 층으로 전자 및 정공이 별도로 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(즉, 전자 및 정공)가 재결합하는 것에 의해, 발광성의 유기 화합물이 여기된다. 발광성의 유기 화합물은 여기 상태로부터 기저상태에 되돌아갈 때에 발광한다. 이러한 메카니즘으로부터, 이 발광 소자는 전류여기형의 발광 소자라 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자가 바인더 내에 분산되어 있는 발광층을 갖고, 그 발광 메카니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼우고, 이를 또한 전극들 사이에도 끼우는 구조를 가지며, 그 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국부형 발광이다. 여기서는, 발광 소자로서 유기 EL 소자의 예를 설명한다는 점에 주목한다.
도 16은 반도체 장치의 예로서 디지털 시간 계조 방법에 의해 구동될 수 있는 화소 구성의 일례를 도시한다.
디지털 시간 계조 구동에 의해 구동될 수 있는 화소의 구성 및 동작에 대하여 설명한다. 여기에서, 1개의 화소는 2개의 n채널형의 트랜지스터를 포함한다.
화소(6400)는 스위칭용 트랜지스터(6401), 발광 소자 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속되고, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 발광 소자 구동용 트랜지스터(6402)의 게이트에 접속된다. 발광 소자 구동용 트랜지스터(6402)의 게이트는 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 발광 소자 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속되며, 발광 소자 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일한 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 저전원 전위는 전원선(6407)에 공급되는 고전원 전위보다 낮은 전위라는 점에 주목한다. 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정될 수 있다. 고전원 전위와 저전원 전위 간의 전위차를 발광 소자(6404)에 인가하여 발광 소자(6404)에 전류를 흘리고, 이에 의해 발광 소자(6404)가 발광한다. 따라서, 고전원 전위와 저전원 전위 간의 전위차가 발광 소자(6404)의 순방향(forward) 임계 전압 이상이 되도록 각각의 전위를 설정한다.
발광 소자 구동용 트랜지스터(6402)의 게이트 용량은 용량 소자(6403)를 대체하여 이용될 수 있으므로, 용량 소자(6403)를 생략하는 것도 가능하다. 발광 소자 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수 있다.
여기에서, 전압 입력 전압 구동 방식을 채용하는 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에는, 발광 소자 구동용 트랜지스터(6402)를 완전히 온 되게 하거나 또는 오프되도록 구동하는 비디오 신호가 입력된다. 즉, 발광 소자 구동용 트랜지스터(6402)는 선형 영역에서 동작하고; 따라서, 발광 소자 구동용 트랜지스터(6402)의 게이트에는 전원선(6407)의 전압보다 높은 전압이 인가된다. 신호선(6405)에는, 전원선 전압과 발광 소자 구동용 트랜지스터(6402)의 Vth의 합 이상의 전압이 인가된다는 점에 주목한다.
디지털 시간 계조 방법 대신에 아날로그 계조 방법을 채용하는 경우, 신호를 각종 방식으로 입력시킴으로써 도 16과 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 방법을 채용하는 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에는, 발광 소자(6404)의 순방향 전압과 발광 소자 구동용 트랜지스터(6402)의 Vth의 합 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 경우의 전압을 가리키며, 적어도 순방향 임계 전압보다 크다. 발광 소자 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 하는 비디오 신호를 입력함으로써 발광 소자(6404)에 전류를 공급할 수 있다. 발광 소자 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 발광 소자 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호를 이용하는 경우에는, 발광 소자(6404)에 비디오 신호에 따른 전류를 공급하여, 아날로그 계조 구동을 행할 수 있다.
도 16에 나타내는 화소 구성은 이에 한정되지 않는다. 예를 들면, 도 16에 나타내는 화소에, 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 추가해도 좋다.
다음으로, 발광 소자의 구성에 대해서, 도 17의 (a) 내지 도 17의 (c)를 참조하여 설명한다. 여기에서는, 구동용 TFT가 n채널형 TFT인 경우의 화소의 단면 구조를 예로서 설명한다. 도 17의 (a) 내지 (c)에 나타낸 반도체 장치에 이용되는 발광 소자 구동용 TFT(7001, 7011 및 7021)는 실시 형태 1 내지 3에 나타낸 박막 트랜지스터와 마찬가지 방식으로 형성될 수 있다.
발광 소자의 발광을 취출하기 위해서는, 양극 및 음극 중 적어도 하나가 광을 투과시킬 필요가 있다. 박막 트랜지스터와 동일한 기판 위에 형성되는 발광 소자의 이하의 구조가 있다. 기판의 반대측의 면으로부터 광이 취출되는 전면 발광(top emission) 구조; 기판측의 면으로부터 광이 취출되는 배면 발광(bottom emission) 구조; 및 기판의 반대측의 면과 기판측의 면으로부터 광이 취출되는 양면 발광 구조를 가질 수 있다. 화소 구성은 이들 발광 구조 중 임의의 것을 갖는 발광 소자에 적용될 수 있다.
배면 발광 구조의 발광 소자에 대해서 도 17의 (a)를 참조하여 설명한다.
발광 소자 구동용 TFT(7011)이 n형이고, 발광 소자(7012)로부터 음극(7013) 측으로 발광되는 경우의 화소의 단면도를 나타낸다. 도 17의 (a)에서는, 발광 소자 구동용 TFT(7011)에 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 EL층(7014) 및 양극(7015)이 이 순서로 적층되어 있다. 또한, 기판 위에는 절연층(7031)이 형성된다. 발광 소자 구동용 TFT(7011)의 게이트 전극 위에는 절연층(7032)이 형성된다. 발광 소자 구동용 TFT(7011)의 소스 전극 및 드레인 전극 위에는 절연층(7037 및 7039)이 형성된다. 또한, 절연층(7037) 위에는 소스 배선(7018a) 및 소스 배선(7018b)이 형성되어 있고, 절연층(7037)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7011)의 소스 전극에 접속되어 있다. 또한, 투광성을 갖는 도전막(7017)은, 보호 절연층(7035), 오버코트층(7034), 컬러 필터층(7033), 절연층(7037 및 7039)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7011)의 드레인 전극에 전기적으로 접속되어 있음에 주목한다.
투광성을 갖는 도전막(7017)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수 있다.
또한, 음극(7013)은 다양한 재료를 이용할 수 있다. 구체적으로는, 음극(7013)을 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, Mg, Ca, Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 포함하는 합금(예를 들면, Mg:Ag 또는 Al:Li 등), Yb나 Er 등의 희토류 금속 등을 이용하여 형성되는 것이 바람직하다. 도 17의 (a)에서는, 음극(7013)의 막 두께는, 광을 투과하는 정도(바람직하게는, 5㎚ 내지 30㎚ 정도)로 설정되어 있다. 예를 들면 20㎚의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 이용한다.
또한, 투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭해서 투광성을 갖는 도전막(7017)과 음극(7013)을 형성할 수 있으며, 이 경우, 동일한 마스크를 이용해서 에칭할 수 있으므로, 이는 바람직하다.
음극(7013)의 주연부는 격벽(7019)으로 덮여 있다. 격벽(7019)은 폴리이미드, 아크릴 수지, 폴리아미드 또는 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성된다. 격벽(7019)은, 특히 감광성의 수지 재료를 이용하여 형성되고, 음극(7013) 위에 개구를 형성하고, 그 개구의 측벽이 연속한 곡률을 갖고 경사면으로서 형성되는 것이 바람직하다. 격벽(7019)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 음극(7013) 및 격벽(7019) 위에 형성되는 EL층(7014)은, 단일 층으로 구성되어 있어도 좋고, 복수의 층이 적층되어 구성되어 있어도 좋다. EL층(7014)이 복수의 층의 적층으로서 구성되어 있을 경우, EL층(7014)은 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 적층함으로써 형성된다. 또한 이들 층 모두를 설치할 필요는 없다.
적층 순서는 상기 순서에 한정되지 않고, 음극(7013) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서대로 적층해도 좋다. 단, 소비 전력을 비교하는 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층되는 것이 소비 전력이 적기 때문에 바람직하다.
또한, EL층(7014) 위에 형성되는 양극(7015)으로서는 다양한 재료를 이용할 수 있지만, 일함수가 큰 재료, 예를 들면, 질화 티타늄, 질화 지르코늄, Ti, W, Ni, Pt, Cr 등, 또는 ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 양극(7015) 위에 차폐막(7016), 예를 들면 광을 차광하는 금속 또는 광을 반사하는 금속 등을 설치한다. 본 실시 형태에서는, 양극(7015)으로서 ITO막을 이용하고, 차폐막(7016)으로서 Ti막을 이용한다.
음극(7013) 및 양극(7015) 사이에 EL층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 해당한다. 도 17의 (a)에 도시한 소자 구조의 경우, 광은 화살표로 나타낸 바와 같이 발광 소자(7012)로부터 음극(7013) 측으로 발광된다.
또한, 도 17의 (a)에서는 게이트 전극으로서 투광성을 갖는 도전막을 이용하는 예를 나타내고 있어, 발광 소자(7012)로부터 발광되는 광은 컬러 필터층(7033)을 통과하여 외부로 발광된다.
컬러 필터층(7033)은 잉크 제트법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등에 의해 형성된다.
또한, 컬러 필터층(7033)은 오버코트층(7034)으로 덮여지고, 또한 보호 절연층(7035)에 의해 덮인다. 또한, 도 17의 (a)에서는 오버코트층(7034)을 얇은 막 두께로 도시했지만, 오버코트층(7034)은 컬러 필터층(7033)에 기인하는 요철을 평탄화하는 기능을 갖고 있다.
또한, 보호 절연층(7035), 오버코트층(7034), 컬러 필터층(7033), 및 절연층(7037 및 7039)에 형성되고 드레인 전극에 도달하는 컨택트 홀은, 격벽(7019)과 겹치도록 배치된다. 도 17의 (a)에서는, 드레인 전극에 도달하는 컨택트 홀과 격벽(7019)이 서로 겹치며, 이에 의해 개구율의 향상을 도모할 수 있다.
다음으로, 양면 발광 구조를 갖는 발광 소자에 대해서 도 17의 (b)를 이용하여 설명한다.
도 17의 (b)에서는, 발광 소자 구동용 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 EL층(7024) 및 양극(7025)이 순서대로 적층된다. 기판 위에는 절연층(7041)이 형성되어 있다. 발광 소자 구동용 TFT(7021)의 게이트 전극 위에는 절연층(7024)이 형성되어 있다. 발광 소자 구동용 TFT(7021)의 소스 전극 및 드레인 전극 위에는 절연층(7047 및 7049)이 형성된다. 또한, 절연층(7047) 위에는 소스 배선(7028a) 및 소스 배선(7028b)이 형성되어 있고, 절연층(7047)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7021)의 소스 전극에 접속되어 있다. 또한, 투광성을 갖는 도전막(7027)은 보호 절연층(7045), 오버코트층(7044), 컬러 필터층(7043), 절연층(7049), 절연층(7047)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7021)의 드레인 전극과 전기적으로 접속되어 있다.
투광성을 갖는 도전막(7027)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수 있다.
또한, 음극(7023)은 다양한 재료를 이용할 수 있다. 구체적으로는, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, Mg, Ca, Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 포함하는 합금(예를 들면, Mg:Ag 또는 Al:Li 등), Yb나 Er 등의 희토류 금속 등을 이용하여 음극(7023)이 형성되는 것이 바람직하다. 본 실시 형태에서는, 음극(7023)의 막 두께가 광을 투과하는 정도(바람직하게는, 5㎚ 내지 30㎚ 정도)로 설정되어 있다. 예를 들면 20㎚의 막 두께를 갖는 알루미늄막을 음극(7023)으로서 이용한다.
또한, 투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭해서 투광성을 갖는 도전막(7027)과 음극(7023)을 형성할 수 있으며, 이 경우, 투광성을 갖는 도전막(7027)과 음극(7023)은 동일한 마스크를 이용해서 에칭할 수 있으므로, 이는 바람직하다.
음극(7023)의 주연부는 격벽(7029)으로 덮여 있다. 격벽(7029)은 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성된다. 격벽(7029)은, 특히 감광성의 수지 재료를 이용하여 형성되고, 음극(7023) 위에 개구를 형성하고, 그 개구의 측벽이 연속한 곡률을 갖고 경사면으로서 형성되는 것이 바람직하다. 격벽(7029)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 음극(7023) 및 격벽(7029) 위에 형성되는 EL층(7024)은, 단일층으로 구성되어 있어도 좋고, 복수의 층이 적층되어 구성되어 있어도 좋다. EL층(7024)이 복수의 층의 적층으로서 구성되어 있을 경우, EL층(7024)은 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 적층함으로써 형성된다. 또한 이들 층 모두를 설치할 필요는 없다.
적층 순서는 상기 순서에 한정되지 않고, 음극(7023) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서대로 적층해도 좋다. 단, 소비 전력을 비교하는 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층되는 것이 소비 전력이 적기 때문에 바람직하다.
또한, EL층(7024) 위에 형성되는 양극(7025)에는 다양한 재료를 이용할 수 있지만, 일함수가 큰 재료, 예를 들면, ITO, IZO, ZnO 등의 투명 도전성 재료가 사용되는 것이 바람직하다. 본 실시 형태에서는, 양극(7025)으로서 산화 규소를 포함하는 ITO막을 이용한다.
음극(7023) 및 양극(7025) 사이에 EL층(7024)을 끼우고 있는 영역이 발광 소자(7022)에 해당한다. 도 17의 (b)에 도시한 소자 구조의 경우, 광은 화살표로 나타낸 바와 같이 발광 소자(7022)로부터 양극(7025) 측으로 그리고 음극(7023) 측으로 발광된다.
또한, 도 17의 (b)에서는 게이트 전극층으로서 투광성을 갖는 도전막을 이용하는 예를 나타내고 있어, 발광 소자(7022)로부터 발광되는 광은 컬러 필터층(7043)을 통과하여 음극(7023)으로 발광된다.
컬러 필터층(7043)은 잉크 제트법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등에 의해 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여지고, 또한 보호 절연층(7045)으로 덮인다.
보호 절연층(7045), 오버코트층(7044), 컬러 필터층(7043) 및 절연층(7047 및 7049)에 형성되고 드레인 전극에 도달하는 컨택트 홀은, 격벽(7029)과 겹치도록 배치된다. 드레인 전극에 도달하는 컨택트 홀과 격벽(7029)은 서로 겹치며, 이에 의해 양극(7025) 측에서의 개구율이 음극(7023) 측에서의 개구율과 거의 동일할 수 있다.
양면 발광 구조의 발광 소자를 이용하고, 두 표시면에서 풀 컬러 표시를 행하는 경우, 양극(7025)측으로부터의 광은 컬러 필터층(7043)을 통과하지 않기 때문에, 또 다른 컬러 필터층을 구비한 밀봉 기판을 양극(7025) 위에 설치하는 것이 바람직하다.
전면 발광 구조의 발광 소자에 대해서 도 17의 (c)를 이용하여 설명한다.
도 17의 (c)는 발광 소자 구동용 TFT(7001)가 n채널형의 TFT이고, 발광 소자(7002)로부터 양극(7005) 측으로 발광되는 경우의 화소의 단면도이다. 도 17의 (c)에서는, 발광 소자 구동용 TFT(7001)에 전기적으로 접속된 발광 소자(7002)의 음극(7003)이 형성되고, 음극(7003) 위에 EL층(7004) 및 양극(7005)이 순서대로 적층되어 있다. 기판 위에는 절연층(7051)이 형성된다. 발광 소자 구용동 TFT(7001)의 게이트 전극 위에는 절연층(7052)이 형성된다. 발광 소자 구동용 TFT(7001)의 소스 전극 및 드레인 전극 위에는 절연층(7057 및 7059)이 형성된다. 절연층(7057) 위에는 소스 배선(7008a) 및 소스 배선(7008b)이 형성되어 있고, 절연층(7057)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7001)의 소스 전극에 접속되어 있다. 또한, 음극(7003)은, 절연층(7057 및 7059)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7001)의 드레인 전극에 전기적으로 접속되어 있다.
또한, 음극(7003)은 다양한 재료를 이용할 수 있다. 구체적으로는, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, Mg, Ca, Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 포함하는 합금(예를 들면, Mg:Ag 또는 Al:Li 등), Yb나 Er 등의 희토류 금속 등을 사용하여 음극(7003)이 형성되는 것이 바람직하다.
또한, 음극(7003)의 주연부는 격벽(7009)으로 덮여 있다. 격벽(7009)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7009)은, 특히, 감광성의 수지재료를 이용하고, 음극(7003) 위에 개구를 형성하고, 그 개구의 측벽이 연속한 곡률을 갖고서 형성되는 경사면이 되도록 형성되는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 음극(7003) 및 격벽(7009) 위에 형성되는 EL층(7004)은 단일층으로 또는 복수의 층으로 형성될 수 있다. EL층(7004)이 복수의 층의 적층으로 형성되어 있는 경우, EL층(7004)은 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층을 이 순서로 적층하여 형성된다. 이들 층을 모두 설치할 필요는 없다.
적층 순서는 상기에 한정되지 않으며, 음극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층될 수도 있다. 이들 층이 이 순서로 적층되는 경우, 음극(7003)은 양극으로서 기능한다.
도 17의 (c)에서는, Ti막, 알루미늄막, Ti막을 이 순서대로 적층한 적층막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순으로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO의 적층을 형성한다.
단, 소비 전력을 비교하는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 쪽이 소비 전력이 적기 때문에 바람직하다.
양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 이용해서 형성되고, 예를 들면 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용해도 된다.
음극(7003)과 양극(7005) 사이에 EL층(7004)이 끼워져 있는 영역이 발광 소자(7002)에 해당한다. 도 17의 (c)에 도시한 화소의 경우, 광이 화살표로 나타낸 바와 같이 발광 소자(7002)로부터 양극(7005) 측으로 발광된다.
또한, 도 17의 (c)에서, 발광 소자 구동용 TFT(7001)의 드레인 전극은, 절연층(7057 및 7059)에 형성된 컨택트 홀을 통해서 음극(7003)에 전기적으로 접속된다. 평탄화 절연층(7053)은, 폴리이미드, 아크릴 수지, 벤조클로로부틴계 수지, 폴리아미드 또는 에폭시 수지 등의 유기 재료를 이용할 수 있다. 이러한 유기 재료에 대한 대안으로는, 저유전율 재료(로우-k 재료), 실록산계 수지, PSG, BPSG 등을 이용할 수 있다. 또한, 이들 재료를 이용하여 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연층(7053)을 형성할 수 있다. 평탄화 절연층(7053)은, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 도포법, 디핑법, 스프레이 도포법 또는 액적 토출법(예를 들면, 잉크 제트법, 스크린 인쇄 또는 오프셋 인쇄), 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터 등의 도구를 이용하여 형성될 수 있다. 평탄화 절연층(7053) 위에는 보호 절연층(7055)이 형성된다.
음극(7003)과 인접하는 화소의 음극을 절연하기 위해서 격벽(7009)을 설치한다. 격벽(7009)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7009)은, 특히 감광성의 수지 재료를 이용하여 형성되고, 음극(7003) 위에 개구를 형성하고, 그 개구의 측벽이 연속한 곡률을 갖고 경사면으로서 형성되는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 도 17의 (c)의 구조에서는, 풀 컬러 표시를 행할 경우, 예를 들면, 발광 소자(7002)를 녹색 발광 소자로서 이용하고, 인접하는 발광 소자들 중 하나를 적색 발광 소자로서 이용하고, 다른 한쪽의 발광 소자를 청색 발광 소자로서 사용한다. 또는, 3종류의 발광 소자뿐만 아니라 백색 발광 소자를 포함하는 4 종류의 발광 소자를 이용하여 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조해도 좋다.
또한, 도 17의 (c)의 구조에서는, 배치되는 복수의 발광 소자가 모두 백색 발광 소자이고, 발광 소자(7002) 위에 컬러 필터 등을 갖는 밀봉 기판을 배치하는 방식으로 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조해도 좋다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합하는 것에 의해, 풀 컬러 표시를 행할 수 있다.
물론 단색 발광의 표시를 행해도 된다. 예를 들면, 백색 발광을 이용하여 조명 장치를 형성해도 좋고, 단색 발광을 이용해서 에리어 컬러형(area-color)의 발광 장치를 형성해도 좋다.
필요할 경우, 원 편광판을 포함하는 편광 필름 등의 광학 필름을 설치하여도 된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다.
또한, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 발광 소자 구동용 TFT와 발광 소자 간에 전류 제어용 TFT가 접속되어 있는 구성이어도 된다.
또한, 발광 소자 또는 격벽을 설치하지 않는 구성이면, 본 실시 형태는 액정 표시 장치에도 적용될 수 있다. 액정 표시 장치의 경우는 도 37에 도시되어 있다.
도 37에서, 구동용 TFT(7061)과 전기적으로 접속된 투광성을 갖는 도전막(7067)이 제공된다. 기판 위에는 절연층(7071)이 형성된다. 구동용 TFT(7061)의 게이트 전극 위에는 절연층(7072)이 형성된다. 구동용 TFT(7061)의 소스 전극 및 드레인 전극 위에는 절연층(7077 및 7079)이 형성된다. 또한, 절연층(7077) 위에는 소스 배선(7068a) 및 소스 배선(7068b)이 형성되고, 절연층(7077)에 형성된 컨택트 홀을 통해서 구동용 TFT(7061)의 소스 전극에 접속되어 있다. 투광성을 갖는 도전막(7067)은, 절연층(7077) 및 절연층(7079)에 형성된 컨택트 홀을 통해서 구동용 TFT(7061)의 드레인 전극에 전기적으로 접속되어 있다.
투광성을 갖는 도전막(7067)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수 있다.
또한, 도 37에서는, 백라이트 등으로부터 발하여지는 광이 컬러 필터층(7063)을 통과해서 외부로 발광된다. 컬러 필터층(7063)은 잉크 제트법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등에 의해 형성된다.
또한, 컬러 필터층(7063)은 오버코트층(7064)으로 덮여지고, 또한 보호 절연층(7065)으로 덮여진다. 또한, 도 37에서는 오버코트층(7064)의 막 두께가 얇은 것으로 도시했지만, 오버코트층(7064)은 컬러 필터층(7063)에 기인하는 요철을 평탄화하는 기능을 갖고 있음에 주목한다.
투광성을 갖는 도전막(7067) 위에 액정층을 설치함으로써, 본 구조는 액정 표시 장치에도 적용될 수 있다.
다음으로, 반도체 장치의 일 실시 형태인 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 15의 (a) 및 도 15의 (b)를 이용하여 설명한다. 도 15의 (a)는, 제1 기판 위에 형성된 박막 트랜지스터들 및 발광 소자가 제1 기판과 제2 기판 사이에서 밀봉재로 밀봉되어 있는 패널의 평면도이다. 도 15의 (b)는 도 15의 (a)의 H-I 라인을 따라 취해진 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 밀봉재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 설치된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505) 및 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉된다. 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등)이나 커버 재료로 패널을 패키징(밀봉)하여, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)가 외기에 노출되지 않는 것이 바람직하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 각각 복수의 박막 트랜지스터를 포함한다. 화소부(4502)에 포함되는 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예로서 도 15의 (b)에 나타낸다. 박막 트랜지스터(4509 및 4510) 위에는 절연층(4541 및 4543)이 설치되고, 박막 트랜지스터(4510) 위에는 절연층(4544)이 설치되어 있다. 또한, 제1 기판(4501) 위에는 절연층(4545)이 설치되고, 박막 트랜지스터의 게이트 전극 위에는 절연층(4546)이 설치되어 있다. 또한, 절연층(4541) 위에는 소스 배선(4548)이 설치되어 있고, 절연층(4541)에 형성된 컨택트 홀을 통하여 박막 트랜지스터(4510)의 소스 전극에 접속되어 있다.
실시 형태 1 내지 3에서 설명한 박막 트랜지스터들 중 임의의 것을 박막 트랜지스터(4509 및 4510)로서 사용할 수 있다. 본 실시 형태에서, 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
구동 회로용의 박막 트랜지스터(4509)의 반도체층의 채널 형성 영역과 겹치는, 절연층(4543) 일부의 위에 도전층(4540)이 설치되어 있다. 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4540)을 설치함으로써, 박막 트랜지스터(4509)의 임계 전압을 제어할 수 있다. 또한, BT 테스트 전 후의 박막 트랜지스터(4509)의 임계 전압에서의 변동량을 줄일 수 있다. 도전층(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극의 전위와 동일할 수도 있고 상이할 수도 있다. 도전층(4540)은 또한 제2 게이트 전극으로서도 기능할 수 있다. 혹은, 도전층(4540)의 전위는 GND 또는 0V일 수 있고, 도전층(4540)은 플로팅 상태에 있을 수도 있다.
평탄화 절연막으로서 절연층(4544)을 형성한다. 절연층(4544)은 실시 형태 7에 나타낸 절연층(4021)과 마찬가지의 재료 및 방법을 이용하여 형성하면 된다. 여기에서는, 절연층(4544)에 아크릴 수지를 이용한다.
또한, 참조 부호(4511)는 발광 소자를 지칭한다. 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속된다. 발광 소자(4511)는, 제1 전극층(4517), 전계발광층(4512) 및 제2 전극층(4513)을 포함하는 적층 구조를 갖지만, 발광 소자(4511)의 구조는 이에 한정되지 않는다는 점에 주목한다. 발광 소자(4511)의 구조는, 발광 소자(4511)로부터 취출되는 광의 방향 등에 따라 적절히 변화될 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성된다. 특히, 격벽은 감광성의 재료를 이용하여 형성되고, 개구가 제1 전극층(4517) 위에 형성되어, 그 개구의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 바람직하다.
전계발광층(4512)은 단일층 또는 복수 층의 적층으로서 형성될 수 있다.
발광 소자(4511)에, 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등이 형성될 수 있다.
또한, 각종 신호 및 전위는 FPC(4518a 및 4518b)로부터 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b) 또는 화소부(4502)에 공급된다.
접속 단자 전극(4515)은 발광 소자(4511)에 포함되는 제1 전극층(4517)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4516)은 박막 트랜지스터(4509 및 4510)에 포함되는 소스 전극 및 드레인 전극과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4515)은 이방성 도전막(4519)을 통해 FPC(4518a)에 포함된 단자에 전기적으로 접속된다.
발광 소자(4511)로부터의 광 취출 방향에 위치하는 제2 기판은 투광성을 가질 필요가 있다. 그 경우에는, 글래스판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 수지 필름 등의 투광성 재료를 이용한다.
충전재(4507)로서는 질소나 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 예를 들어, PVC(폴리(비닐 클로라이드)), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리(비닐 부티랄)) 또는 EVA(비닐 아세테이트를 갖는 에틸렌의 공중합체)를 이용할 수 있다. 예를 들어, 충전재로서 질소를 이용할 수 있다.
필요하다면, 발광 소자의 발광면에, 편광판, 원 편광판(타원 편광판을 포함함), 위상차판(1/4판 또는 1/2판) 또는 컬러 필터 등의 광학 필름을 적절히 설치하여도 된다. 또한, 편광판 또는 원 편광판에 반사 방지막을 설치하여도 된다. 예를 들면, 섬광(glare)을 저감시키도록 표면의 요철에 의해 반사광을 확산시키는 안티 글래어 처리를 실시할 수 있다.
신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)로서, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로를 실장해도 된다. 혹은, 신호선 구동 회로만 또는 그 일부, 또는 주사선 구동 회로 또는 그 일부를 별도로 형성하여 실장해도 된다. 본 구조는 도 15의 (a) 및 도 15의 (b)에 나타낸 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다.
본 명세서에서 개시된 표시 장치를 이용해서 상기 발광 표시 장치를 제조함으로써, Cu를 포함하는 도전 재료를 이용하여 게이트 배선이나 소스 배선을 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 상기 발광 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면이며 고정밀한 발광 표시 장치를 제공할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 10)
본 명세서에 개시된 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼는, 전자서적(e-book reader)(전자 북), 포스터(poster), 전철 등의 운송 수단 내의 광고, 또는 신용 카드 등의 각종 카드의 표시 등에 적용될 수 있다. 전자 기기의 일례를 도 24의 (a) 및 (b), 및 도 25에 나타낸다.
도 24의 (a)는 전자 페이퍼를 이용하여 형성된 포스터(2631)를 나타내고 있다. 광고 매체가 종이 인쇄물일 경우에는, 광고 교체는 수작업에 의해 행해지지만, 전자 페이퍼를 이용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시 결함 없이 안정된 화상이 얻어진다. 또한, 포스터는 무선으로 정보를 송수신할 수 있다.
본 명세서에서 개시된 표시 장치를 이용해서 포스터(2631)를 제조함으로써, 게이트 배선이나 소스 배선을, Cu를 포함하는 도전 재료를 이용하여 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 상기 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면이고 고정밀한 화면을 가질 수 있는 포스터(2631)를 제공할 수 있다.
도 24의 (b)는 전철 등의 운송 수단 내의 광고(2632)를 나타내고 있다. 광고 매체가 종이 인쇄물일 경우에는, 광고 교체는 수작업에 의해 행해지지만, 전자 페이퍼를 이용하면 많은 수작업 없이 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시 결함이 없이 안정된 화상이 얻어진다. 또한, 운송 수단 내의 포스터는 무선으로 정보를 송수신할 수 있다.
본 명세서에서 개시된 표시 장치를 이용해서 운송 수단 내의 광고(2632)를 제작함으로써, Cu를 포함하는 도전 재료를 이용하여 게이트 배선이나 소스 배선을 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 상기 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면이고 고정밀한 화면을 가질 수 있는 운송 수단 내의 광고(2632)를 제공할 수 있다.
도 25는 전자 서적(2700)의 일례를 나타낸다. 예를 들면, 전자 서적(2700)은 2개의 하우징, 하우징(2701)과 하우징(2703)을 포함한다. 하우징(2701)과 하우징(2703)은 힌지(hinge)(2711)에 의해 결합되어, 힌지(2711)를 따라 전자 서적(2700)이 개폐될 수 있다. 이러한 구성에 의해, 전자 서적(2700)은 페이퍼 북처럼 다루어질 수 있다.
하우징(2701) 및 하우징(2703)에는 표시부(2705) 및 표시부(2707)가 각각 포함되어 있다. 표시부(2705) 및 표시부(2707)는, 하나의 화상을 표시하여도 되고 서로 다른 화상을 표시하여도 된다. 표시부(2705) 및 표시부(2707)가 서로 다른 화상을 표시하는 경우에, 예를 들면 우측의 표시부(도 25에서는 표시부(2705))에는 텍스트를 표시하고, 좌측의 표시부(도 25에서는 표시부(2707))에는 그래픽을 표시할 수 있다.
도 25는 하우징(2701)이 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(2701)은 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 하우징의 표시부와 동일한 면에 키보드, 포인팅 디바이스 등을 구비하여도 된다는 점에 주목한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하여도 된다. 또한, 전자 서적(2700)은 전자 사전의 기능을 가질 수 있다.
또한, 전자 서적(2700)은 무선으로 데이터를 송수신할 수 있다. 무선 통신에 의해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 것도 가능하다.
(실시 형태 11)
본 명세서에서 개시하는 반도체 장치는 여러 전자 기기(게임 기기도 포함함)에 적용될 수 있다. 전자 기기의 예로는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대형 정보 단말기, 음향 재생 장치, 빠찡꼬 기기 등의 대형 게임기 등을 들 수 있다.
도 26의 (a)는 텔레비전 장치(9600)를 나타낸다. 텔레비전 장치(9600)에서는, 하우징(9601)에 표시부(9603)가 포함되어 있다. 표시부(9603)는 영상을 표시하는 것이 가능하다. 여기서는, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치나, 별개의 리모콘 제어기(9610)에 의해 동작될 수 있다. 리모콘 제어기(9610)의 조작 키(9609)에 의해, 채널을 전환하고 음량을 제어할 수 있어, 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘 제어기(9610)에, 리모콘 제어기(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 설치하여도 된다.
텔레비전 장치(9600)가 수신기, 모뎀 등을 구비하고 있다는 점에 주목한다. 수신기를 이용함으로써 일반 TV 방송을 수신할 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속하는 경우, 한 방향(송신자로부터 수신자에게) 또는 쌍방향(송신자와 수신자 사이 또는 수신자끼리) 정보 통신을 행하는 것도 가능하다.
본 명세서에서 개시된 표시 장치를 이용해서 텔레비전 장치(9600)를 제조함으로써, Cu를 포함하는 도전 재료를 이용하여 게이트 배선이나 소스 배선을 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 상기 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면이고 고정밀한 화면을 가질 수 있는 텔레비전 장치(9600)를 제공할 수 있다.
도 26의 (b)는 디지털 포토 프레임을 나타낸다. 예를 들면, 디지털 포토 프레임(9700)에서는, 하우징(9701)에 표시부(9703)가 포함되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시하여, 통상적인 포토 프레임으로서 기능할 수 있다.
디지털 포토 프레임(9700)이 조작부, 외부 접속부(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하고 있다는 점에 주목한다. 이들 구성은 표시부와 동일한 면에 제공될 수 있지만, 측면이나 이면에 구비하는 것이 디자인 심미성을 위해 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 저장한 메모리를 삽입하여, 화상을 표시부(9703)에 표시시킬 수 있다.
디지털 포토 프레임(9700)은 무선으로 데이터를 송수신할 수 있다. 무선 통신을 통해, 원하는 화상 데이터가 로딩되어 표시될 수 있다.
도 27의 (a)는 휴대형 게임 기기이며, 휴대형 게임 기기가 개폐 가능하도록 연결부(9893)에 의해 접속되어 있는 하우징(9881)과 하우징(9891)의 2개의 하우징을 포함한다. 하우징(9881) 및 하우징(9891)에는 표시부(9882) 및 표시부(9883)가 각각 포함되어 있다. 또한, 도 27의 (a)의 휴대형 게임 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새나 적외선을 측정하는 기능을 포함함) 및 마이크로폰(9889)) 등을 구비하고 있다. 휴대형 게임 기기의 구성은 상기 구성에 한정되지 않고, 적어도 본 명세서에 개시되어 있는 반도체 장치를 구비한 다른 구성을 적용할 수 있다는 것은 두말할 나위 없다. 휴대형 게임 기기는 기타 부속 설비를 적절히 포함할 수 있다. 도 27의 (a)에 도시하는 휴대형 게임 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 및 다른 휴대형 게임 기기와 무선 통신으로 데이터를 공유하는 기능을 갖는다. 도 27의 (a)에 나타낸 휴대형 게임 기기의 기능은 상술된 것들에 한정되지 않고, 휴대형 게임 기기는 다양한 기능을 가질 수 있다는 점에 주목한다.
도 27의 (b)는 대형 게임 기기인 슬롯 머신(slot machine)을 나타낸다. 슬롯 머신(9900)에는, 하우징(9901)에 표시부(9903)가 포함되어 있다. 또한, 슬롯 머신(9900)은, 스타트 레버(lever)나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 포함한다. 슬롯 머신(9900)의 구성은 상기에 한정되지 않고, 적어도 본 명세서에 개시된 반도체 장치를 구비한 다른 구성을 적용할 수도 있다. 슬롯 머신(9900)은 기타 부속 설비를 적절히 포함할 수 있다.
도 28의 (a)는 휴대형 컴퓨터를 예시하는 사시도이다.
도 28의 (a)에 도시된 휴대형 컴퓨터에서는, 상부 하우징(9301)과 하부 하우징(9302)을 접속시키는 힌지부를 닫음으로써, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)을 서로 겹칠 수 있다. 휴대형 컴퓨터는 운반이 편리하다. 또한, 키보드를 이용하여 데이터를 입력하는 경우에는, 힌지부를 개방하여 사용자가 표시부(9303)를 보면서 데이터를 입력할 수 있다.
하부 하우징(9302)은 키보드(9304) 이외에도, 입력을 행할 수 있는 포인팅 디바이스(9306)를 포함한다. 표시부(9303)가 터치 스크린인 경우에는, 사용자는 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다. 하부 하우징(9302)은 CPU나 하드 디스크 등의 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 기기, 예를 들면, USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 내부를 향해 슬라이드하여 상부 하우징(9301) 내에 수납될 수 있는 표시부(9307)를 더 포함한다. 표시부(9307)에 의해, 넓은 표시 화면을 실현할 수 있다. 또한, 사용자는, 수납가능한(stowable) 표시부(9307)의 화면의 각도를 조절할 수 있다. 수납가능한 표시부(9307)가 터치 스크린인 경우, 사용자는 수납가능한 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다.
표시부(9303) 또는 수납가능한 표시부(9307)는, 액정 표시 패널 또는 유기 발광 소자, 무기 발광 소자 등을 이용하는 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 28의 (a)의 휴대형 컴퓨터는 수신기 등을 구비하고 있고, TV 방송을 수신하여 영상을 표시부(9303 또는 9307)에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속시키는 힌지부가 닫혀있는 동안, 표시부(9307)를 슬라이드하고 노출시키고 그 각도를 조정하면, 사용자가 전체 화면으로 TV 방송을 볼 수도 있다. 이 경우에는, 힌지부를 개방하지 않으며 표시부(9303)에 표시를 행하지 않는다. 또한, TV 방송을 표시하는 회로만을 기동한다. 따라서, 최소한으로 전력이 소모될 수 있어, 배터리 용량이 한정된 휴대형 컴퓨터에 유용하다.
또한, 도 28의 (b)는 손목 시계와 같이 사용자의 손목에 착용 가능한 휴대 전화의 일례의 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 손목에 착용하기 위한 밴드부(9204); 손목에 고정하기 위해 밴드부(9204)를 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)를 포함한다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 예를 들어, 전원 스위치, 표시 전환 스위치 또는 촬상 개시 지시용 스위치로서 기능할 수 있다. 조작 스위치(9203)는, 누르면 인터넷용 프로그램을 기동시키는 스위치 등으로서 기능할 수 있고, 조작 스위치(9203)는 각 기능을 가질 수도 있다.
손가락이나 입력 펜으로 표시부(9201)를 터치, 조작 스위치(9203)의 조작, 또는 마이크(9208)에의 음성 입력에 의해, 사용자는 이 휴대 전화에 데이터를 입력할 수 있다. 도 28의 (b)에서는, 표시부(9201)에 표시 버튼(9202)이 표시되어 있다. 사용자는 손가락 등으로 표시 버튼(9202)을 터치함으로써 데이터를 입력할 수 있다.
또한, 본체는 카메라 렌즈를 통해 결상되는 피사체상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 설치할 필요는 없다는 점에 주목한다.
또한, 도 28의 (b)에 도시하는 휴대 전화는, TV 방송의 수신기 등을 구비하고, TV 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있다. 또한, 휴대 전화는 메모리 등의 기억 장치 등을 구비하고, TV 방송을 메모리에 녹화할 수 있다. 도 28의 (b)에 도시하는 휴대 전화는 GPS 등의 위치 정보를 수집하는 기능을 갖고 있어도 좋다.
액정 표시 패널, 또는 유기 발광 소자, 무기 발광 소자 등을 이용하는 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 이용된다. 도 28의 (b)에 도시하는 휴대 전화는, 소형이고 경량이기 때문에, 배터리 용량이 한정되어 있다. 상기 이유로, 표시부(9201)용 표시 장치로서, 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
또한, 도 28의 (b)는 손목에 착용하는 전자 기기를 도시했지만, 이 실시 형태는 전자 기기가 휴대할 수 있는 것이면 이에 한정되지 않는다.
(실시 형태 12)
본 실시 형태에서는, 표시 소자로서 액정 소자를 포함하는 액정 표시 장치의 일례를 도 29 내지 도 32를 참조하여 설명한다. 도 29 내지 도 32의 액정 표시 장치에 포함되는 TFT(628 및 629)는, 실시 형태 1 내지 3 중 임의의 것에서 설명된 박막 트랜지스터를 이용할 수 있다.
액정 표시 장치의 일례로서, VA형의 액정 표시 장치에 대해서 설명한다. 액정 표시 장치의 VA 방식은 액정 표시 패널의 액정 분자의 배향을 제어하는 종류의 방식이다. VA형의 액정 표시 장치에서는, 전압이 인가되지 않은 경우에 패널면에 대하여 액정 분자가 수직 방향으로 배향된다. 본 실시 형태에서는, 특히, 화소가 몇개의 영역(서브 픽셀)으로 분할되고, 액정 분자는 각 영역에서 상이한 방향으로 배향된다. 이것을 멀티 도메인 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계의 액정 표시 장치에 대해서 설명한다.
도 30 및 도 31은, 각각 화소 전극 및 대향 전극을 나타낸다. 도 30은 화소 전극이 형성되는 기판측의 평면도이다. 도 29는 도 30의 단면선 E-F를 따라 취해진 단면 구조를 나타낸다. 또한, 도 31은 대향 전극이 형성되는 기판 측의 평면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 29에서는, TFT(628), 그 TFT(628)에 접속하는 화소 전극(624), 및 축적용량부(630)가 형성된 기판(600)과, 대향 전극(640) 등이 설치된 대향 기판(601)이 서로 겹치고 있고, 기판(600)과 대향 기판(601) 사이에 액정이 주입된다.
스페이서(미도시)가 형성되지 않은 대향 기판(601) 위의 위치에, 착색막(636)(제1 착색막, 제2 착색막 및 제3 착색막은 미도시됨) 및 대향 전극(640)이 설치된다. 이 구조는 액정의 배향을 제어하는 돌기(644)의 높이와 스페이서의 높이를 상이하게 한다. 화소 전극(624) 위에는 배향막(648)이 형성된다. 마찬가지로, 대향 전극(640) 위에는 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다.
여기서는 주상 스페이서(columnar spacer)를 이용해도 좋고, 비드 스페이서(bead spacer)를 분산시켜도 좋다. 또한, 기판(600) 위에 형성되는 화소 전극(624) 위에 스페이서를 형성해도 좋다.
절연층(661)을 구비하는 기판(600) 위에는, TFT(628)에 전기적으로 접속되는 화소 전극(624) 및 축적 용량부(630)가 형성된다. 화소 전극(624)은, TFT(628), 소스 배선(616) 및 축적 용량부(630)를 덮는 절연층(664), 절연층(664) 위의 절연층(666) 및 절연층(666) 위의 절연층(622)을 관통하는 컨택트 홀(623)을 통해 배선(618)에 접속된다. 또한, 소스 배선(616a) 및 소스 배선(616b)의 적층을 포함하는 소스 배선(616)은 절연층(664) 위에 형성되고, 이 절연층(664)에 형성된 컨택트 홀을 통해 TFT(628)의 소스 전극 또는 드레인 전극에 접속된다. 여기서, 실시 형태 1 및 2에 개시된 박막 트랜지스터를 TFT(628)로서 적절하게 사용할 수 있다.
축적 용량부(630)는, TFT(628)의 게이트 배선(602)과 동시에 형성된 제1 용량 배선인 용량 배선(604), 게이트 배선(602) 위의 절연층(662), 배선(618)과 동시에 형성된 제2 용량 배선인 용량 배선(617)을 포함한다. 여기에서, 게이트 배선(602)은 게이트 배선(602a 및 602b)의 적층이며, 게이트 배선(602b)은 TFT(628)의 게이트 전극으로서 기능한다. 용량 배선(604)도 용량 배선(604a 및 604b)의 적층이다.
화소 전극(624) 액정층(650) 및 대향 전극(640)이 서로 겹치는 것에 의해 액정 소자가 형성되어 있다.
도 30은 기판(600) 위의 구조를 나타낸다. 화소 전극층(624)은 실시 형태 1 및 2에 나타낸 재료를 이용해서 형성된다. 화소 전극층(624)에는 슬릿(625)을 설치한다. 슬릿(625)은 액정의 배향을 제어하기 위해 설치된다.
도 30에 나타내는 TFT(629), TFT(629)에 접속되는 화소 전극(626) 및 축적 용량부(631)는 각각, TFT(628), 화소 전극층(624) 및 축적용량부(630)와 마찬가지 방식으로 형성될 수 있다. 축적 용량부(631)에 포함되는 용량 배선(605)도, 용량 배선(604)의 경우와 마찬가지로, 용량 배선(605a 및 605b)의 적층임에 주목한다. 여기서, TFT(628)와 TFT(629) 모두 소스 배선(616) 및 게이트 배선(602)에 접속되어 있다. 액정 표시 패널의 1 화소는 화소 전극(624 및 626)을 포함한다. 화소 전극(624 및 626)은 각 서브 픽셀에 포함된다.
도 31은 대향 기판 측의 구조를 나타낸다. 대향 전극(640)은 화소 전극(624)과 마찬가지의 재료를 이용해서 형성되는 것이 바람직하다. 대향 전극(640)은 액정의 배향을 제어하는 돌기(644)를 구비한다.
도 32는 화소 구조의 등가 회로를 나타낸다. TFT(628 및 629)는 모두 게이트 배선(602) 및 소스 배선(616)에 접속된다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위가 서로 다른 경우, 액정 소자(651 및 652)의 동작을 상이하게 할 수 있다. 즉, 용량 배선(604 및 605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어해서 시야각을 넓힌다.
슬릿(625)을 설치한 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(경사 전계)이 발생한다. 슬릿(625)과 대향 기판(601) 측의 돌기(644)를 교대로 배열하여, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정의 배향 방향이 장소에 따라 변화한다. 즉, 멀티 도메인에 의해 액정 표시 패널의 시야각이 넓어진다.
다음으로, 상술한 장치와 다른 VA형의 액정 표시 장치에 대해서 도 33 내지 도 36을 참조하여 설명한다. 또한, 이하에 설명하는 발명의 구성에서, 상술한 VA형의 액정 표시 장치와 동일한 부분 또는 마찬가지의 기능을 갖는 부분에는 상이한 도면에서도 동일한 부호로 표기하고, 그 반복 설명은 생략한다.
도 33과 도 34는 VA형 액정 표시 패널의 화소 구조를 나타낸다. 도 34는 기판(600)의 평면도이다. 도 33은 도 34의 단면선 Y-Z를 따라 취해진 단면도를 나타낸다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
이러한 화소 구조에서는, 1 화소에 복수의 화소 전극이 포함되고, 화소 전극이 각각의 TFT에 접속된다. 각 TFT는 상이한 게이트 신호에 의해 구동된다. 즉, 멀티 도메인 화소의 개개의 화소 전극에 인가되는 신호를 서로 독립적으로 제어할 수 있다.
화소 전극(624)은 컨택트 홀(623)을 통해 배선(618)을 거쳐 TFT(628)에 접속되어 있다. 화소 전극(626)은 컨택트 홀(627)을 통해 배선(619)을 거쳐 TFT(629)에 접속되어 있다. TFT(628)의 게이트 배선(602)과 TFT(629)의 게이트 배선(603)은 분리되어, 서로 다른 게이트 신호가 공급될 수 있다. 한편, 데이터선으로서 기능하는 배선(616)은 절연층(664)에 형성된 컨택트 홀을 통해 TFT(628 및 629)의 소스 전극에 접속되고, TFT(628 및 629) 사이에 공유된다. 각각의 TFT(628 및 629)로서, 실시 형태 1 및 2에 개시된 박막 트랜지스터를 적절히 이용할 수 있다. 또한, 용량 배선(690)도 설치되어 있다. 상술한 VA형 액정 표시 패널의 화소 구조와 마찬가지로, 게이트 배선(602)은 게이트 배선(602a 및 602b)의 적층이며, 게이트 배선(603)은 게이트 배선(603a 및 603b)의 적층이며, 소스 배선(616)은 소스 배선(616a 및 616b)의 적층이며, 용량 배선(690)은 용량 배선(690a 및 690b)의 적층임에 주목한다. 또한, 절연층(661 내지 666)도, 상술한 VA형 액정 표시 패널의 화소 구조와 마찬가지로 형성된다.
화소 전극(624)의 형상은 화소 전극(626)의 형상과는 서로 다르며, 슬릿(625)에 의해 분리된다. 화소 전극(626)은 V자형으로 넓어지는 화소 전극(624)을 둘러싸도록 형성된다. TFT(628 및 629)에 의해, 화소 전극(624)에 인가되는 전압과 화소 전극(626)에 인가되는 전압을 다르게 함으로써, 액정의 배향을 제어한다. 도 36은 화소 구조의 등가 회로를 나타낸다. TFT(628)는 게이트 배선(602)에 접속된다. TFT(629)는 게이트 배선(603)에 접속된다. TFT(628) 및 TFT(629)는 둘 다 소스 배선(616)에 접속된다. 게이트 배선(602)과 게이트 배선(603)에 인가되는 신호를 개별적으로 제어함으로써, 액정 소자(651) 및 액정 소자(652)에 인가되는 전압이 상이할 수 있다. 즉, TFT(628) 및 TFT(629)의 동작을 개별적으로 제어함으로써, 액정 소자(651) 및 액정 소자(652)에서의 액정의 배향을 달리할 수 있고 시야각이 넓어질 수 있다.
대향 기판(601)에는 착색막(636) 및 대향 전극층(640)이 설치된다. 또한, 착색막(636)과 대향 전극층 (640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 도 35는 대향 기판측의 구조를 나타낸다. 대향 전극(640)은 상이한 화소들에 의해 공유되는 전극이고, 슬릿(641)을 갖는다. 슬릿(641)과, 화소 전극층(624 및 626) 측의 슬릿(625)을 교대로 배열하여, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 따라서, 액정의 배향 방향은 장소에 따라 달라질 수 있고, 시야각이 넓어진다. 도 35에서, 쇄선이 기판(600) 위에 형성된 화소 전극(624 및 626)을 나타내며, 대향 전극(640)이 화소 전극(624 및 626)과 겹침에 주목한다.
배향막(648)은 화소 전극(624 및 626) 위에 형성되고, 마찬가지로 배향막(646)은 대향 전극(640) 위에 설치된다. 액정층(650)은 기판(600)과 대향 기판(601) 사이에 형성된다.
화소 전극(624), 액정층(650) 및 대향 전극(640)이 겹치는 것에 의해 액정 소자(651)가 형성된다. 화소 전극(626), 액정층(650) 및 대향 전극(640)이 겹치는 것에 의해 액정 소자(652)가 형성된다. 따라서, 액정 소자(651)와 액정 소자(652)가 1개의 화소에 포함된 멀티 도메인 구조가 제공된다.
또 다른 실시 형태에서 설명된 표시 장치를 이용함으로써, 이상과 같은 액정 표시 장치를 제조할 수 있다. 또한, VA형의 액정 표시 장치에 대해서 설명했지만, 본 실시 형태는 이에 한정되지 않는다. 예를 들면, 액정을 구동하여 계조를 표현하도록 셀 내의 액정 분자에 대하여 수평 방향 전계를 가하는 수평 전계 모드(예를 들면, IPS 액정 표시 장치)의 액정 표시 장치 또는 TN 액정 표시 장치가 채용될 수 있다.
본 명세서에 개시된 표시 장치를 이용해서 상기 액정 표시 장치를 제조하는 것에 의해, Cu를 포함하는 도전 재료를 이용하여 게이트 배선이나 소스 배선을 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 이에 의해, 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 대화면이고 고정밀인 화면을 가질 수 있는 액정 표시 장치를 제공할 수 있다.
본 출원은 2009년 10월 9일자로 출원된 우선권인 일본 특허 출원 제2009-235750호에 기초하며, 그 전체 내용은 참조로서 본 명세서에 원용된다.
7: 게이트 단자부
8: 소스 단자부
10: 펄스 출력 회로
11, 12, 13, 14, 15, 16, 17: 배선
20: 게이트 배선
21, 22, 23, 24, 25: 입력 단자
26, 27: 출력 단자
30: 표시 장치
31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41: 트랜지스터
44, 45, 46: 공통 배선
51, 52, 53: 전원선
60: 소스 배선
61, 62: 기간
65: 공통 배선
66: 도전층
71, 74, 75, 81, 84: 단자
91 : 게이트 구동 회로
92 : 소스 구동 회로
93 : 화소
94 : 화소 영역
95 : 접속부
96 : 공통 접속부
97 : 보호 회로
100 : 기판
101, 102 : 절연층
113 : 반도체층
117, 118, 119 : 절연층
125, 126, 127, 128 : 컨택트 홀
200 : 기판
201 : 절연층
202, 203 : 게이트 배선
204 : 절연층
205 : 반도체층
206 : 불순물 반도체층
207 : 전극층
208 : 절연층
209, 210 : 소스 배선
211 : 절연층
212 : 전극
213, 214 : 축적 용량 배선
216, 217 : 개구
220 : 절연층
231 : 레지스트 마스크
250, 251, 252 : 박막 트랜지스터
300 : 기판
351 : 게이트 배선
352 : 전극
354 : 소스 배선
355 : 투명 도전층
360, 361, 364, 365 : 절연층
400 : 기판
404 : 컨택트 홀
410, 411, 414, 415 : 절연층
580 : 기판
581 : 박막 트랜지스터
583, 585 : 절연층
587, 588 : 전극층
589 : 구형입자
591, 592 : 절연층
594 : 캐비티
595 : 충전재
596 : 기판
597 : 반도체층
598 : 절연층
600 : 기판
601 : 대향 기판
602, 603 : 게이트 배선
604, 605 : 용량 배선
616 : 소스 배선
617 : 용량 배선
618, 619 : 배선
622 : 절연층
623 : 컨택트 홀
624 : 화소 전극
625 : 슬릿
626 : 화소 전극
627 : 컨택트 홀
628, 629 : TFT
630, 631 :축적 용량부
636 : 착색막
637 : 평탄화막
640 : 대향 전극
641 : 슬릿
644 : 돌기
646, 648 : 배향막
650 : 액정층
651, 652 : 액정 소자
661, 662, 664, 666 : 절연층
690 : 용량 배선
802 : 투광성 기판
803 : 차광부
804 : 회절 격자
805 : 광 투과율
806 : 차광부
807 : 반 투과부
808 : 광 투과율
2600 : TFT 기판
2601 : 대향 기판
2602 : 밀봉재
2603 : 화소부
2604 : 표시 소자
2605 : 착색층
2606, 2607 : 편광판
2608 : 배선 회로부
2609 : 플렉시블 배선 기판
2610 : 냉음극관
2611 : 반사판
2612 : 회로 기판
2613 : 확산판
2631 : 포스터
2632 : 운송 수단 내의 광고
2700 : 전자 서적
2701, 2703 : 하우징
2705, 2707 : 표시부
2711 : 힌지
2721 : 전원
2723 : 조작키
2725 : 스피커
4001 : 기판
4002 : 화소부
4003 : 신호선 구동 회로
4004 : 주사선 구동 회로
4005 : 밀봉재
4006 : 기판
4008 : 액정층
4010, 4011 : 박막 트랜지스터
4013 : 액정 소자
4015 : 접속 단자 전극
4016 : 단자 전극
4018 : FPC
4019 : 이방성 도전막
4020 : 절연층
4021 : 절연층
4030 : 화소 전극층
4031 : 대향 전극층
4032, 4033 : 절연층
4035 : 스페이서
4040 : 도전층
4042, 4043, 4044 : 절연층
4046 : 소스 배선
4501 : 기판
4502 : 화소부
4505 : 밀봉재
4506 : 기판
4507 : 충전재
4509, 4510 : 박막 트랜지스터
4511 : 발광 소자
4512 : 전계발광층
4513 : 전극층
4515 : 접속 단자 전극
4516 : 단자 전극
4517 : 전극층
4519 : 이방성 도전막
4520: 격벽
4540: 도전층
4541, 4543, 4544, 4545, 4546 : 절연층
4548 : 소스 배선
5300: 기판
5301: 화소부
5302, 5303 : 주사선 구동 회로
5304 : 신호선 구동 회로
5305 : 타이밍 제어 회로
5601 : 시프트 레지스터
5602 : 스위칭 회로
5603 : 박막 트랜지스터
5604, 5605 : 배선
6400 : 화소
6401 : 스위칭용 트랜지스터
6402 : 발광 소자 구동용 트랜지스터
6403 : 용량
6404 : 발광 소자
6405 : 신호선
6406 : 주사선
6407 : 전원선
6408 : 공통 전극
7001: 발광 소자 구동용 TFT
7002: 발광 소자
7003: 음극
7004: EL층
7005: 양극
7009: 격벽
7011: 발광 소자 구동용 TFT
7012: 발광 소자
7013: 음극
7014: EL층
7015: 양극
7016: 차폐막
7017: 도전막
7019: 격벽
7021: 발광 소자 구동용 TFT
7022: 발광 소자
7023: 음극
7024: EL층
7025, 7026: 양극
7027: 도전막
7029: 격벽
7031, 7032 : 절연층
7033 : 컬러 필터층
7034 : 오버코트층
7035 : 보호 절연층
7037, 7039, 7041, 7042 : 절연층
7043 : 컬러 필터층
7044 : 오버코트층
7045 : 보호 절연층
7047, 7049, 7051, 7052 : 절연층
7053 : 평탄화 절연층
7055 : 보호 절연층
7057, 7059 : 절연층
7061 : 구동용 TFT
7063 : 컬러 필터층
7064 : 오버코트층
7065 : 보호 절연층
7067 : 도전막
7071, 7072, 7077, 7079 : 절연층
9201 : 표시부
9202 : 표시 버튼
9203 : 조작 스위치
9204 : 밴드부
9205 : 조절부
9206 : 카메라부
9207 : 스피커
9208 : 마이크
9301 : 상부 하우징
9302 : 하부 하우징
9303 : 표시부
9304 : 키보드
9305 : 외부 접속 포트
9306 : 포인팅 디바이스
9307 : 표시부
9600 : 텔레비전 장치
9601 : 하우징
9603 : 표시부
9605 : 스탠드
9607 : 표시부
9609 : 조작 키
9610 : 리모콘 제어기
9700 : 디지털 포토 프레임
9701 : 하우징
9703 : 표시부
9881 : 하우징
9882, 9883 : 표시부
9884 : 스피커부
9885 : 조작 키
9886 : 기록 매체 삽입부
9887 : 접속 단자
9888 : 센서
9889 : 마이크
9890 : LED 램프
9891 : 하우징
9893 : 연결부
9900 : 슬롯 머신
9901 : 하우징
9903 : 표시부
111a, 111b : 게이트 배선
115a, 115b, 115c : 전극
170a, 170b : 비선형 소자
206a, 206b : 불순물 반도체층
207a, 207b : 전극
231a, 231b : 레지스트 마스크
351a, 351b, 401a, 401b : 게이트 배선
354a, 354b : 소스 배선
403a, 403b : 반도체층
405a, 405b, 405c: 전극
407a, 407b, 409a, 409b : 불순물 반도체층
430a, 430b : 박막 트랜지스터
4503a, 4503b : 신호선 구동 회로
4504a, 4504b : 주사선 구동 회로
4518a, 4518b : FPC
45a, 45b : 게이트 배선
582a : 소스 전극
582b : 드레인 전극
590a : 흑색 영역
590b : 백색 영역
599a, 599b : 소스 배선
602a, 602b, 603a, 603b : 게이트 배선
604a, 604b, 605a, 605b : 용량 배선
616a, 616b, 65a, 65b : 소스 배선
690a : 용량 배선
7008a, 7008b, 7018a, 7018b, 7028a, 7028b, 7068a, 7068b : 소스 배선
801a : 그레이톤 마스크
801b : 하프톤 마스크
8: 소스 단자부
10: 펄스 출력 회로
11, 12, 13, 14, 15, 16, 17: 배선
20: 게이트 배선
21, 22, 23, 24, 25: 입력 단자
26, 27: 출력 단자
30: 표시 장치
31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41: 트랜지스터
44, 45, 46: 공통 배선
51, 52, 53: 전원선
60: 소스 배선
61, 62: 기간
65: 공통 배선
66: 도전층
71, 74, 75, 81, 84: 단자
91 : 게이트 구동 회로
92 : 소스 구동 회로
93 : 화소
94 : 화소 영역
95 : 접속부
96 : 공통 접속부
97 : 보호 회로
100 : 기판
101, 102 : 절연층
113 : 반도체층
117, 118, 119 : 절연층
125, 126, 127, 128 : 컨택트 홀
200 : 기판
201 : 절연층
202, 203 : 게이트 배선
204 : 절연층
205 : 반도체층
206 : 불순물 반도체층
207 : 전극층
208 : 절연층
209, 210 : 소스 배선
211 : 절연층
212 : 전극
213, 214 : 축적 용량 배선
216, 217 : 개구
220 : 절연층
231 : 레지스트 마스크
250, 251, 252 : 박막 트랜지스터
300 : 기판
351 : 게이트 배선
352 : 전극
354 : 소스 배선
355 : 투명 도전층
360, 361, 364, 365 : 절연층
400 : 기판
404 : 컨택트 홀
410, 411, 414, 415 : 절연층
580 : 기판
581 : 박막 트랜지스터
583, 585 : 절연층
587, 588 : 전극층
589 : 구형입자
591, 592 : 절연층
594 : 캐비티
595 : 충전재
596 : 기판
597 : 반도체층
598 : 절연층
600 : 기판
601 : 대향 기판
602, 603 : 게이트 배선
604, 605 : 용량 배선
616 : 소스 배선
617 : 용량 배선
618, 619 : 배선
622 : 절연층
623 : 컨택트 홀
624 : 화소 전극
625 : 슬릿
626 : 화소 전극
627 : 컨택트 홀
628, 629 : TFT
630, 631 :축적 용량부
636 : 착색막
637 : 평탄화막
640 : 대향 전극
641 : 슬릿
644 : 돌기
646, 648 : 배향막
650 : 액정층
651, 652 : 액정 소자
661, 662, 664, 666 : 절연층
690 : 용량 배선
802 : 투광성 기판
803 : 차광부
804 : 회절 격자
805 : 광 투과율
806 : 차광부
807 : 반 투과부
808 : 광 투과율
2600 : TFT 기판
2601 : 대향 기판
2602 : 밀봉재
2603 : 화소부
2604 : 표시 소자
2605 : 착색층
2606, 2607 : 편광판
2608 : 배선 회로부
2609 : 플렉시블 배선 기판
2610 : 냉음극관
2611 : 반사판
2612 : 회로 기판
2613 : 확산판
2631 : 포스터
2632 : 운송 수단 내의 광고
2700 : 전자 서적
2701, 2703 : 하우징
2705, 2707 : 표시부
2711 : 힌지
2721 : 전원
2723 : 조작키
2725 : 스피커
4001 : 기판
4002 : 화소부
4003 : 신호선 구동 회로
4004 : 주사선 구동 회로
4005 : 밀봉재
4006 : 기판
4008 : 액정층
4010, 4011 : 박막 트랜지스터
4013 : 액정 소자
4015 : 접속 단자 전극
4016 : 단자 전극
4018 : FPC
4019 : 이방성 도전막
4020 : 절연층
4021 : 절연층
4030 : 화소 전극층
4031 : 대향 전극층
4032, 4033 : 절연층
4035 : 스페이서
4040 : 도전층
4042, 4043, 4044 : 절연층
4046 : 소스 배선
4501 : 기판
4502 : 화소부
4505 : 밀봉재
4506 : 기판
4507 : 충전재
4509, 4510 : 박막 트랜지스터
4511 : 발광 소자
4512 : 전계발광층
4513 : 전극층
4515 : 접속 단자 전극
4516 : 단자 전극
4517 : 전극층
4519 : 이방성 도전막
4520: 격벽
4540: 도전층
4541, 4543, 4544, 4545, 4546 : 절연층
4548 : 소스 배선
5300: 기판
5301: 화소부
5302, 5303 : 주사선 구동 회로
5304 : 신호선 구동 회로
5305 : 타이밍 제어 회로
5601 : 시프트 레지스터
5602 : 스위칭 회로
5603 : 박막 트랜지스터
5604, 5605 : 배선
6400 : 화소
6401 : 스위칭용 트랜지스터
6402 : 발광 소자 구동용 트랜지스터
6403 : 용량
6404 : 발광 소자
6405 : 신호선
6406 : 주사선
6407 : 전원선
6408 : 공통 전극
7001: 발광 소자 구동용 TFT
7002: 발광 소자
7003: 음극
7004: EL층
7005: 양극
7009: 격벽
7011: 발광 소자 구동용 TFT
7012: 발광 소자
7013: 음극
7014: EL층
7015: 양극
7016: 차폐막
7017: 도전막
7019: 격벽
7021: 발광 소자 구동용 TFT
7022: 발광 소자
7023: 음극
7024: EL층
7025, 7026: 양극
7027: 도전막
7029: 격벽
7031, 7032 : 절연층
7033 : 컬러 필터층
7034 : 오버코트층
7035 : 보호 절연층
7037, 7039, 7041, 7042 : 절연층
7043 : 컬러 필터층
7044 : 오버코트층
7045 : 보호 절연층
7047, 7049, 7051, 7052 : 절연층
7053 : 평탄화 절연층
7055 : 보호 절연층
7057, 7059 : 절연층
7061 : 구동용 TFT
7063 : 컬러 필터층
7064 : 오버코트층
7065 : 보호 절연층
7067 : 도전막
7071, 7072, 7077, 7079 : 절연층
9201 : 표시부
9202 : 표시 버튼
9203 : 조작 스위치
9204 : 밴드부
9205 : 조절부
9206 : 카메라부
9207 : 스피커
9208 : 마이크
9301 : 상부 하우징
9302 : 하부 하우징
9303 : 표시부
9304 : 키보드
9305 : 외부 접속 포트
9306 : 포인팅 디바이스
9307 : 표시부
9600 : 텔레비전 장치
9601 : 하우징
9603 : 표시부
9605 : 스탠드
9607 : 표시부
9609 : 조작 키
9610 : 리모콘 제어기
9700 : 디지털 포토 프레임
9701 : 하우징
9703 : 표시부
9881 : 하우징
9882, 9883 : 표시부
9884 : 스피커부
9885 : 조작 키
9886 : 기록 매체 삽입부
9887 : 접속 단자
9888 : 센서
9889 : 마이크
9890 : LED 램프
9891 : 하우징
9893 : 연결부
9900 : 슬롯 머신
9901 : 하우징
9903 : 표시부
111a, 111b : 게이트 배선
115a, 115b, 115c : 전극
170a, 170b : 비선형 소자
206a, 206b : 불순물 반도체층
207a, 207b : 전극
231a, 231b : 레지스트 마스크
351a, 351b, 401a, 401b : 게이트 배선
354a, 354b : 소스 배선
403a, 403b : 반도체층
405a, 405b, 405c: 전극
407a, 407b, 409a, 409b : 불순물 반도체층
430a, 430b : 박막 트랜지스터
4503a, 4503b : 신호선 구동 회로
4504a, 4504b : 주사선 구동 회로
4518a, 4518b : FPC
45a, 45b : 게이트 배선
582a : 소스 전극
582b : 드레인 전극
590a : 흑색 영역
590b : 백색 영역
599a, 599b : 소스 배선
602a, 602b, 603a, 603b : 게이트 배선
604a, 604b, 605a, 605b : 용량 배선
616a, 616b, 65a, 65b : 소스 배선
690a : 용량 배선
7008a, 7008b, 7018a, 7018b, 7028a, 7028b, 7068a, 7068b : 소스 배선
801a : 그레이톤 마스크
801b : 하프톤 마스크
Claims (13)
- 반도체 장치로서,
기판 위의, 질화 규소를 포함하는 제1 절연층,
상기 제1 절연층 위의, Cu를 포함하는 제1 도전층,
상기 제1 도전층 위의, 상기 제1 도전층을 덮는 제2 도전층,
상기 제2 도전층 위의, 질화 규소를 포함하는 제2 절연층,
상기 제2 절연층 위의 섬 형상의 반도체층,
상기 섬 형상의 반도체층 위의, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 제3 도전층,
상기 한 쌍의 제3 도전층 위의, 질화 규소를 포함하는 제3 절연층,
상기 제3 절연층에 있는 개구를 통하여 상기 한 쌍의 제3 도전층 중 하나에 전기적으로 접속되는 제4 도전층,
상기 제4 도전층에 겹치고 Cu를 포함하는 제5 도전층,
상기 제5 도전층을 덮고 질화 규소를 포함하는 제4 절연층, 및
상기 제3 절연층 및 상기 제4 절연층에 있는 개구를 통하여 상기 한 쌍의 제3 도전층 중 다른 하나에 전기적으로 접속되는 제6 도전층
을 포함하고,
상기 제1 도전층과 상기 제5 도전층은, 박막 트랜지스터의 채널이 형성된 상기 섬 형상의 반도체층과 겹치지 않는, 반도체 장치. - 제1항에 있어서, 상기 섬 형상의 반도체층은, 비정질 반도체, 미정질 반도체 또는 다결정 반도체를 이용하여 형성되는, 반도체 장치.
- 제1항에 있어서, 상기 제5 도전층은, W, Ta, Mo, Ti, Cr, Al, Zr 및 Ca 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
- 제1항에 있어서, 상기 제1 도전층의 상면과 하면, 및 상기 제5 도전층의 상면과 하면은 질화 규소를 포함하는 층으로 덮여 있는, 반도체 장치.
- 반도체 장치의 제조 방법으로서,
기판 위에 질화 규소를 포함하는 제1 절연층을 형성하는 단계,
상기 제1 절연층 위에 Cu를 포함하는 제1 도전층을 형성하는 단계,
상기 제1 도전층 위에 상기 제1 도전층을 덮는 제2 도전층을 형성하는 단계,
상기 제2 도전층 위에 질화 규소를 포함하는 제2 절연층을 형성하는 단계,
상기 제2 절연층 위에 섬 형상의 반도체층을 형성하는 단계,
상기 섬 형상의 반도체층 위에 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 제3 도전층을 형성하는 단계,
상기 한 쌍의 제3 도전층 위에 질화 규소를 포함하는 제3 절연층을 형성하는 단계,
제4 도전층이 상기 제3 절연층에 있는 개구를 통하여 상기 한 쌍의 제3 도전층 중 하나에 전기적으로 접속되도록 상기 제4 도전층을 형성하는 단계,
상기 제4 도전층에 겹치고 Cu를 포함하는 제5 도전층을 형성하는 단계,
상기 제5 도전층을 덮고 질화 규소를 포함하는 제4 절연층을 형성하는 단계, 및
제6 도전층이 상기 제3 절연층 및 상기 제4 절연층에 있는 개구를 통하여 상기 한 쌍의 제3 도전층 중 다른 하나에 전기적으로 접속되도록 상기 제6 도전층을 형성하는 단계
를 포함하고,
상기 제1 도전층과 상기 제5 도전층은, 박막 트랜지스터의 채널이 형성된 상기 섬 형상의 반도체층과 겹치지 않는, 반도체 장치의 제조 방법. - 제5항에 있어서, 상기 제1 도전층은, W, Ta, Mo, Ti, Cr, Al, Zr 및 Ca 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제2 도전층은 Cu보다 융점이 높은 원소를 포함하는, 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 섬 형상의 반도체층은, 비정질 반도체, 미정질 반도체 또는 다결정 반도체를 이용하여 형성되는, 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제5 도전층은, W, Ta, Mo, Ti, Cr, Al, Zr 및 Ca 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제1 도전층의 상면과 하면, 및 상기 제5 도전층의 상면과 하면은 질화 규소를 포함하는 층으로 덮여 있는, 반도체 장치의 제조 방법.
- 반도체 장치로서,
Cu를 포함하는 제1 도전층,
상기 제1 도전층 위의, 상기 제1 도전층을 덮는 제2 도전층,
상기 제2 도전층 위의, 질화 규소를 포함하는 절연층,
상기 절연층 위의 반도체층,
상기 반도체층 위의, 소스 전극 및 드레인 전극,
을 포함하고,
상기 제1 도전층은, 박막 트랜지스터의 채널이 형성된 상기 반도체층과 겹치지 않는, 반도체 장치. - 제1항 또는 제11항에 있어서, 상기 제1 도전층은, W, Ta, Mo, Ti, Cr, Al, Zr 및 Ca 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
- 제1항 또는 제11항에 있어서, 상기 제2 도전층은 Cu보다 융점이 높은 원소를 포함하는, 반도체 장치.
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