KR101975263B1 - 박막트랜지스터 표시판과 이를 제조하는 방법 - Google Patents

박막트랜지스터 표시판과 이를 제조하는 방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 표시판과 이를 제조하는 방법에 관한 것이다. 상기 박막 트랜지스터 표시판은 기판 위에 있는 박막트랜지스터에 포함된 게이트 전극, 소스 전극 및 드레인 전극, 상기 소스전극에 연결된 데이터선, 상기 드레인 전극과 화소 전극을 연결하는 화소 연결부재, 및 게이트 선을 통해 게이트 전극과 연결되고, 제1 게이트 부패드, 제2 게이트 부패드, 및 게이트 패드 연결부재를 포함한 게이트 패드를 포함하고, 및 상기 화소 연결부재와 상기 게이트 패드 연결부재는 실질적으로 동일한 두께를 갖는다.

Description

박막트랜지스터 표시판과 이를 제조하는 방법{THIN FILM TRANSISTOR DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 게이트선과 데이터선과 같은 배선이 두꺼운 것을 포함한 박막 트랜지스터 표시판과 이를 제조하는 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터의 소스 전극과 드레인 전극의 두께보다 배선의 두께가 더 큰 것을 포함한 박막 트랜지스터 표시판과 이를 제조하는 방법에 관한 것이다.
소비자들의 요구에 따라 표시 장치는 60인치 또는 120인치 이상의 크기로 대형화되고 있다. 또한, 화면의 해상도도 하이비젼 화질(HD, 1366x768), 풀하이비젼 화질(FHD, 1920x1080), 울트라비젼 화질(UD, Ultra Definition, 4k*2k), 및 초고비젼 화질(SHV, Super High Vision, 8k*4k)과 같이 점진적으로 커지고 있다. 심지어, 4K 디지털 시네마용 표시장치도 개발이 이루어지고, 그러한 화면 크기가 대형화와 고해상도화에 따라, 배선의 저항, 기용 용량 및 결합성 용량에 의한 배선의 RC 지연이 증가할 수 있다. 특히, 표시장치가 고해상도를 가짐에 따라, 기용 용량 및 결합성 용량은 더욱 커질 수 있다. 배선의 RC 지연(RC delay)이 증가함에 따라, 배선 또는 신호선의 종단에서 신호는 지연되고, 전압은 강하되기 때문에 표시장치의 표시 품질은 저하되고 소비 전력은 증가될 수 있다. 배선의 RC 지연을 감소시키는 것이 요구된다.
배선의 저항을 감소시키기 위해, 알루미늄보다 전기저항이 낮고, 전자이동(electromigration)과 스트레스 마이그레이션(stress migration)에 대해 높은 내성을 갖는 구리가 배선 및 전극의 재료로 검토되고 있다. 그러나 배선재료나 전극에 사용된 구리(Cu)는 인접한 회로 소자나 박막 트랜지스터의 반도체층 내로 확산하여 화소 소자 또는 박막 트랜지스터의 특성을 열화 시킬 수 있다. 배선을 형성하는 원자의 확산에 따른, 화소 소자 또는 박막 트랜지스터의 열화를 방지하는 것이 요구된다.
또한, 표시장치가 점점 더 높은 고해상도를 가짐에 따라, 화소의 개구율은 점점 작아질 수 있다. 개구율이 감소하면, 표시장치의 표시 품질이 떨어지고, 표시 장치의 제조 원가가 커지기 때문에, 화소의 개구율을 높이는 것이 요구된다.
상기와 같은 종래의 문제점을 해결하기 위하여 본 발명의 목적은 게이트선 및 데이터선의 두께가 박막트랜지스터의 소스 전극과 드레인 전극의 두께 보다 큰 것을 갖는 박막 트랜지스터 표시판을 제공하는데 있다.
본 발명의 다른 목적은 접촉 구멍에 형성된 연결부재를 이용하여 보다 작은 넓이의 접촉구멍을 갖는 박막 트랜지스터 표시판을 제공하는 것이다.
전술한 본 발명의 기술적 과제를 해결하기 위하여, 본 발명의 박막 트랜지스터 표시판은 기판 위에 있는 박막트랜지스터에 포함된 게이트 전극, 소스 전극 및 드레인 전극, 상기 소스전극에 연결된 데이터선, 상기 드레인 전극과 화소 전극을 연결하는 화소 연결부재, 및 게이트 선을 통해 게이트 전극과 연결되고, 제1 게이트 부패드, 제2 게이트 부패드, 및 게이트 패드 연결부재를 포함한 게이트 패드를 포함하고, 및 상기 화소 연결부재와 상기 게이트 패드 연결부재는 실질적으로 동일한 두께를 갖는다.
본 발명에 따른, 상기 화소 연결부재와 상기 게이트 패드 연결부재를 형성하는 제1 재료는 상기 데이터선을 형성하는 제2 재료와 동일할 수 있다.
본 발명에 따른, 상기 제2 재료는 상기 소스 전극과 상기 드레인 전극을 형성하는 제3 재료와 다를 수 있다.
본 발명에 따른, 상기 제2 재료의 두께는 상기 제3 재료의 두께보다 클 수 있다.
본 발명에 따른, 상기 박막 트랜지스터 표시판은 상기 화소 연결부재와 상기 게이트 패드 연결부재 위에 평탄화층을 더 포함할 수 있다.
본 발명에 따른, 상기 제1 게이트 부패드와 상기 게이트 선을 형성하는 물질은 동일할 수 있다.
본 발명에 따른, 상기 제2 게이트 부패드와 상기 화소 전극을 형성하는 물질은 동일할 수 있다.
본 발명에 따른, 상기 제2 재료는 구리(Cu)를 포함할 수 있다.
본 발명에 따른, 상기 드레인 전극 및 상기 소스 전극은 티타늄(Ti) 또는 몰리브덴(Mo)을 포함할 수 있다.
본 발명의 박막 트랜지스터 표시판은 기판의 제1 방향에서 서로 대향하는 주변부들 중 적어도 한 주변부의 기판상에 형성된 다수의 게이트 패드들, 상기 게이트 패드들로부터 상기 제1 방향에서 신장하고 상기 게이트 패드들과 동일한 재질로 상기 기판 상에 형성된 게이트선들, 상기 게이트 패드들과 상기 게이트선들 보다 낮고, 상기 게이트 패드들과 상기 게이트선들 사이에 형성된 캐핑층과 상기 캐핑층 위에 있는 평탄화 절연층, 상기 평탄화 절연층 상과 상기 노출된 게이트 전극들과 게이트 패드들 상에 형성되고, 상기 평탄화 절연층 보다 얇은 절연막, 및 상기 얇은 절연막 아래에 있고, 상기 게이트 선들에 연결된 다수의 게이트 전극, 상기 얇은 절연막 위에 있고, 데이터 선들에 연결된 다수의 소스 전극 및 화소전극들에 연결된 다수의 드레인 전극을 포함하는 다수의 박막트랜지스터을 포함한다.
본 발명에 따라, 데이터 선을 두껍게 할 수 있기 때문에 박막 트랜지스터 표시판은 대형화될 수 있고, 고해상도를 가질 수 있다.
또한 본 발명에 따라, 접촉구멍이 작게 형성될 수 있기 때문에, 박막 트랜지스터 표시판을 포함한 표시장치는 고개구율 또는 고해상도를 가질 수 있고, 표시장치의 제조원가는 감소될 수 있다.
이하, 본 명세서에 기재된 여러 이점들이 있다는 것이 통상의 지식을 가진 자에게 이해될 것이다.
도 1은 본 발명에 따른 박막 트랜지스터 표시판의 단면도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 Ⅱ-Ⅱ'선을 따라 취해진 단면도이고,
도 3a 내지 도 3e는 도 1에 도시된 박막 트랜지스터 표시판의 제조방법을 도시한 단면도들이고,
도 4a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이고,
도 4b는 도 4a의 박막 트랜지스터 표시판을 Ⅳ-Ⅳ'선을 따라 취해진 단면도이고,
도 5a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이고, 및
도 5b는 도 5a의 박막 트랜지스터 표시판을 Ⅴ-Ⅴ'선을 따라 취해진 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명을 제조하고 사용하는 방법이 상세히 설명된다. 본 발명의 명세서에서, 동일한 참조번호들은 동일한 부품들 또는 구성요소들을 나타낸다는 것을 유의하여야 한다.
도 1, 도 2 및 도 3a 내지 도 3e을 참조하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판과 이의 제조방법이 상세히 설명된다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소와 게이트 패드(GP)를 나타낸 평면도이다. 도 2는 도 1에 도시된 Ⅱ-Ⅱ'선을 따라 취해진 단면도이다. 도 3a 내지 도 3e는 도 1 및 도 2에 도시된 박막 트랜지스터 표시판의 제조방법을 도시한 단면도이다. 도 1은 하나의 게이트 패드와 이와 연결된 하나의 게이트 선 및 게이트 선과 대체로 수직인 데이터 선 및 이와 관련된 박막 트랜지스터들과 하나의 화소를 포함한다. 통상의 지식을 가진 당업자는 도 1의 구조가 반복적으로 배치되어, 박막 트랜지스터 표시판이 다수의 게이트 패드, 다수의 게이트 선, 다수의 데이터 선, 다수의 박막 트랜지스터들, 및 다수의 화소들을 포함함을 이해할 것이다.
이하, 도 1 및 도2을 참조하여 박막 트랜지스터 표시판의 구조가 상세히 설명된다. 본 발명에 따라, 도 1에 도시된 박막 트랜지스터 표시판에서, 박막 트랜지스터의 전극, 예를 들면, 소스 전극과 드레인 전극의 두께는 배선들, 예를 들면 게이트 선(121) 또는 데이터 선(171)의 두께보다 작다. 이에 의해, 신호 지연, 예를 들면 데이터 신호의 지연은 감소할 수 있다. 박막 트랜지스터의 채널 및 전극이 용이하게 형성될 수 있다. 또한 박막 트랜지스터가 작게 형성될 수 있기 때문에, 표시장치의 개구율은 커질 수 있다. 또한, 박막 트랜지스터를 형성하는 전극에 형성된 기생 캐퍼시턴스(Parastic Capacitance) 값이 감소할 수 있기 때문에, 데이터선에 의한 RC 지연(RC Delay)이 감소할 수 있다. 이에 따라 박막트랜지스터 표시판은 대형화될 수 있고 고해상도를 가질 수 있다. 본 발명에 따라, 데이터 선(171)의 물질과 박막 트랜지스터의 전극의 물질은 다를 수 있다. 낮은 확산을 갖는 물질로 박막 트랜지스터의 전극을 형성할 수 있고, 저저항을 갖는 물질로 데이터 선(171)을 형성할 수 있기 때문에, 박막 트랜지스터의 신뢰성은 뛰어나고, 데이터 신호 지연은 감소할 수 있다.
또한, 본 발명에 따라, 접촉구멍들(CTh1, CTl1, CTp1)에 데이터 선(171)과 동일한 물질의 연결부재들(171s1, 171s2, 171s3)이 있다. 이에 의해, 접촉구멍이 작게 형성될 수 있다. 연결부재들(171s1, 171s2, 171s3)이 있으면 접촉구멍들(CTh1, CTl1, CTp1)의 깊이가 감소하기 때문에 접촉구멍이 작게 형성될 수 있다. 화소 영역에서 접촉구멍이 작게 형성되면 표시장치의 개구율은 증가할 수 있다. 게이트 패드(GP) 영역에서 접촉구멍이 작게 형성되면, 게이트 패드를 작게 형성할 수 있기 때문에, 게이트 패드가 많이 형성될 수 있다. 이에 의해 고해상도를 갖는 표시장치가 제조될 수 있다.
유리 또는 플라스틱 재질의 투명한 기판(110) 위에 게이트층 패턴이 있다. 게이트층 패턴은 게이트선(gate line)(121), 제1 게이트 부패드(122), 강압 게이트선(down gate line)(123), 게이트 전극(gate electrode) (124), 유지 전극선(storage electrode line)(125), 및 강압 게이트 전극(down gate electrode)(129)을 포함할 수 있다. 유지 전극선(storage electrode line)(125)은 가로 유지 전극(horizontal storage electrode)(125h) 및 세로 유지 전극(vertical storage electrode)(125v)과 전기적으로 연결되어 있다. 게이트층 패턴의 두께는 약 1㎛이상 일 수 있고, 보다 바람직하게는 약 1㎛ 내지 약 4㎛ 범위 내의 한 값일 수 있다. 게이트층 패턴은 스퍼터링, 전해도금(EP, Electro Plating), 또는 무전해 도금(ELP, Electroless plating)에 의해 형성될 수 있다. 게이트선(121)의 두께를 증가시키거나 결합 용량(coupling capacitance)을 감소시키기 위해 게이트층 패턴의 테이퍼 각, 게이트층의 측벽과 기판이 이루는 각은 약 60° 내지 약 90°일 수 있다. 게이트층 패턴은 Cr, Mo, Ti, Al, Cu, Ag 및 이들의 혼합물에서 선택된 물질로 형성될 수 있다. 본 발명에 따라, 게이트층 패턴은 티타늄(Ti) 또는 티타늄 합금(Ti)으로 형성된 제1 게이트 부전극(미도시)와 구리(Cu) 또는 구리(Cu) 합금으로 형성된 제2 게이트 부전극(미도시)으로 구성된 2중층 구조를 포함할 수 있다. 본 발명에 따라, 기판(110)과 제2 게이트 부전극 사이에 형성된 제1 게이트 부전극은 제2 게이트 부전극 보다 얇을 수 있다. 제1 게이트 부전극의 두께는 약 1,000Å보다 작을 수 있다. 게이트층 패턴에 포함된 구성요소의 기능은 본원 출원인에게 양도되었고, 이하 본 명세서의 일부가 될 수 있는 2011년 10월 10일자로 공개된 대한미국 공개번호 10-2011-0111227 및 2011년 10월 6일자로 공개된 미국 공개특허번호 2011-0242443에 개시되었다. 게이트 패드(GP, Gate Pad)는 제1 게이트 부패드(122), 게이트 패드 연결부재(171s3) 및 제2 게이트 부패트(191P)를 포함한다. 게이트 패드(GP)에 포함된 제2 게이트 부패트(191P)는 외부로부터 게이트 신호, 예를 들면 온 또는 오프 신호를 수신하여 게이트선(gate line)(121)에 전달한다. 본 발명에 따라, 게이트 패드(GP)는 화소 영역 밖에 형성되고, 2개 이상의 신호를 인가받아 게이트 신호를 생성하여 게이트 선에 전달하는 회로부를 포함할 수 있다.
게이트층 패턴의 측벽들 상에 제1 캐핑층(131)이 있다. 제1 캐핑층(131)의 두께는 약 200Å 내지 약 1,000Å범위 내의 한 값일 수 있다. 제1 캐핑층(131)은 게이트층 패턴을 형성하는 재료, 예를 들면 구리가 확산하는 것을 감소시킬 수 있다. 게이트층 패턴을 형성하는 재료가 확산하면 신뢰성 불량이 발생할 수 있다. 제1 캐핑층(131)은 게이트층 패턴 위에는 없을 수 있다. 제1 캐핑층(131)의 재료는 질화규소(SiNx) 또는 산화규소(SiOx) 일 수 있다.
제1 캐핑층(131) 위에 게이트 절연막(gate insulating layer)(140)이 있다. 본 발명에 따라, 게이트 절연막(140)은 제1 게이트 부절연막(140a)과 제2 게이트 부절연막(140b)으로 구성된 2중층을 포함한다. 제1 게이트 부절연막(140a)은 제1 캐핑층(131) 위에 접촉하고, 제2 게이트 부절연막(140b)은 제1 게이트 부절연막(140a) 상부와 노출된 게이트층 패턴의 상부 표면들과 그것들과 인접한 측벽들 상에 있다. 제1 게이트 부절연막(140a)은 굴곡된 패턴들 사이에 위치하여 게이트층 패턴을 평탄화할 수 있다. 제1 게이트 부절연막(140a)의 두께는 게이트층 패턴의 두께 보다 작다. 본 발명에 따라, 제1 캐핑층(131)과 제1 게이트 부절연막(140a)은 게이트층 패턴, 예를 들면 게이트 전극(124)의 높이보다 낮게 형성될 수 있다. 이와 같이 제1 캐핑층(131)과 제1 게이트 부절연막(140a)이 형성됨으로써, 게이트 전극(124)과 박막트랜지스터의 소스 전극 또는 드레인 전극 사이의 절연층이 균일할 수 있다. 게이트 전극(124)과 소스 전극 또는 드레인 전극 사이의 절연층이 균일하면, 전극들 사이의 캐파시턴스(capacitance)가 균일하기 때문에, 박막트랜지스터들 사이의 특성이 균일할 수 있다. 이에 의해, 박막 트랜지스터 기판은 좋은 품질을 표시할 수 있다. 제2 게이트 부절연막(140b)은 게이트층 패턴들과 직접 접촉할 수 있고, 보다 바람직하게는 게이트층 패턴들의 상부면과 직접 접촉할 수 있다. 제2 게이트 부절연막(140b)의 두께는 약 2,000Å내지 약 5,000Å 범위 내의 한 값일 수 있다. 게이트 절연막(140)의 2중층 중에 한 층은 유기 절연물이고 다른 한 층은 무기 절연물일 수 있다. 제1 게이트 부절연막(140a)의 재료는 유기 절연물일 수 있고, 제2 게이트 부절연막(140b)의 재료는 질화규소(SiNx) 또는 산화규소(SiOx)일 수 있다. 무기 절연물은 질화규소(SiNx), 산화규소(SiOx), 산화티탄(TiO2), 알루미나(Al2O3), 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane) 또는 지르코니아(ZrO2)을 포함할 수 있다.
제2 게이트 부절연막(140b) 위에 반도체막(154)이 있다. 반도체막(154)은 박막 트랜지스터가 위치한 영역에 있다. 반도체막(154)의 평면형상은 박막 트랜지스터의 채널 영역을 제외하고 소스 전극(173h, 173c) 및 드레인 전극(175h, 175l, 175c)의 평면형상과 유사하다. 본 발명에 따라, 반도체막(154)은 제1 소스 전극(173h)와 제1 드레인 전극(175h) 사이에 있고, 제1 소스 전극(173h)와 제1 드레인 전극(175h)과 중첩할 수 있다. 반도체막(154)은 제1 소스 전극(173h)와 제2 드레인 전극(175l) 사이에 있고, 제1 소스 전극(173h)와 제2 드레인 전극(175l)과 중첩할 수 있다. 반도체막(154)은 제3 소스 전극(173c)와 제3 드레인 전극(175c) 사이에 있고, 제3 소스 전극(173c)와 제3 드레인 전극(175c)과 중첩할 수 있다. 반도체막(154)은 게이트 전극(124)과 중첩한다. 반도체막(154)은 가로 유지전극(125h)과 중첩할 수 있다. 반도체막(154)은 수소화 비정질 실리콘, 폴리 실리콘, 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 인듐갈륨아연계 산화물(InGaZnO), ZTO(Zinc Tin Oxide) 또는 IZO(Indium Tin Oxide)을 포함한다. 산화물 반도체는 빠른 유효 이동도(effective mobility)를 갖기 때문에, 고해상도 및 대형 표시장치에 적용될 수 있다.
반도체막(154) 위에 서로 이격되어 소스 전극들(173h, 173c) 및 드레인 전극들(175h, 175l, 175c)이 있다. 제1 박막 트랜지스터(TFT1)는 제1 소스 전극(173h)와 제1 드레인 전극(175h)를 포함한다. 제2 박막 트랜지스터(TFT2)는 제1 소스 전극(173h)와 제2 드레인 전극(175l)를 포함한다. 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 게이트 전극(124)은 게이트선(121)의 돌출부에 있다. 제3 박막 트랜지스터(TFT3)는 제3 소스 전극(173c)와 제3 드레인 전극(175c)를 포함한다. 제2 드레인 전극(175l)과 제3 소스 전극(173c)은 전기적으로 연결되어 있다. 제2 드레인 전극(175l)과 제3 소스 전극(173c)은 동일한 재료일 수 있다. 제1 박막 트랜지스터(TFT1)의 채널은 제1 소스 전극(173h)와 제1 드레인 전극(175h) 사이의 반도체(154)층이다. 제2 박막 트랜지스터(TFT2)의 채널은 제1 소스 전극(173h)와 제2 드레인 전극(175l) 사이의 반도체(154)층이다. 제3 박막 트랜지스터(TFT3)의 채널은 제3 소스 전극(173c)와 제3 드레인 전극(175c) 사이의 반도체(154)층이다. 박막 트랜지스터의 채널은 박막 트랜지스터가 동작시 전하가 이동하는 영역이다.
본 발명에 따라, 소스 전극들(173h, 173c) 및 드레인 전극들(175h, 175l, 175c)의 각각의 두께는 약 200Å 내지 약 3,000Å 범위 내의 한 값일 수 있다. 소스 전극 및 드레인 전극의 두께가 작으면 박막 트랜지스터의 채널이 작고 균일하게 형성될 수 있다. 박막 트랜지스터의 채널이 작으면 표시장치의 개구율은 증가할 수 있다. 박막 트랜지스터의 채널길이가 균일하게 형성되면 표시장치의 표시 품질은 향상될 수 있다. 소스 전극 및 드레인 전극의 두께가 크면, 전극들의 테이퍼 각도와 식각이 불균일하기 때문에 트랜지스터의 채널길이가 불균일할 수 있다. 채널길이가 불균일하면, 표시장치의 표시품질은 떨어진다.
본 발명에 따라, 소스 전극(173h, 173c) 및 드레인 전극(175h, 175l, 175c)을 형성하는 물질은 확산(diffusion) 또는 일렉트로마이그레이션(electromigration) 등으로 반도체막(154)의 전기적 특성을 실질적으로 변화시키지 않은 물질일 수 있다. 소스 전극 및 드레인 전극을 형성하는 물질은 데이터 선(171)을 형성하는 물질과 다를 수 있다. 본 발명에 따라, 소스 전극 및 드레인 전극은 갈륨아연계 산화물(GaZnO), 알루미늄(Al), 몰리브뎀(Mo), 티타늄(Ti) 또는 망간(Mn)을 포함할 수 있다. 본 발명에 따라, 소스 전극 및 드레인 전극은 단일층, 2중층, 또는 3중층 구조를 포함할 수 있다. 단일층은 몰리브뎀(Mo)을 포함할 수 있고, 2중층은 반도체막(154)과 접촉한 갈륨아연계 산화물(GaZnO)과 갈륨아연계 산화물(GaZnO) 위에 있는 망간(Mn)을 포함할 수 있고, 3중층은 반도체막(154)과 접촉한 몰리브뎀(Mo)과 몰리브뎀(Mo)들 사이에 있는 알루미늄(Al)을 포함할 수 있다. 제1 소스 전극(173h)의 한 단은 데이터선(171)과 중첩하고, 제1 데이터 접촉 구멍(CTd1)을 통해 데이터선(171)과 직접 연결된다. 제1 드레인 전극(175h)의 한 단은 제1 정화소 부접촉 구멍(CTh1)을 통해 정화소 연결부재(171s1)와 직접 연결된다. 제2 드레인 전극(175l) 또는 제3 소스 전극(173c)은 제1 부화소 부접촉 구멍(CTl1)을 통해 부화소 연결부재(171s2)와 직접 연결된다. 제3 드레인 전극(175c)의 한 단은 강압 게이트선(123)과 중첩하고, 타 단은 정화소 전극(191h)과 중첩한다. 본 발명에 따라, 데이터선(171), 정화소 연결부재(171s1), 및 부화소 연결부재(171s2)는 동일한 물질을 포함한다.
게이트 절연막(140), 선형 반도체막(154), 소스 전극(173h, 173c), 및 드레인 전극(175h, 175l, 175c) 위에 보호막(180)이 있다. 보호막(180)은 2개 이상의 부보호막들을 포함할 수 있다. 본 발명에 따라, 보호막(180)은 제1 부보호막(180a), 제2 부보호막(180b), 및 제3 부보호막(180c)를 포함한다. 제1 부보호막(180a)은 반도체막(154)과 접촉한다. 제1 부보호막(180a)은 게이트 절연막(140)과 접촉할 수 있다. 제1 부보호막(180a)은 산화티탄(TiO2), 알루미나(Al2O3), 지르코니아(ZrO2), 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있다. 산화규소(SiOx)로 형성된 제1 부보호막(180a)은 반도체막(154)의 산화물이 환원되어 석출되는 것, 또는 반도체막(154)의 조성변화를 억제할 수 있다. 제1 보호막(180a)의 두께는 약 300Å내지 약 5,000Å범위 내의 한 값일 수 있다. 제1 보호막(180a)에 형성된 제1 정화소 부접촉 구멍(CTh1), 제1 부화소 부접촉 구멍(CTl1), 제1 데이터 접촉 구멍(CTd1), 및 제1 게이트 패드 부접촉 구멍(CTp1)이 있다. 제1 보호막(180a)의 위 또는 제1 보호막(180a)에 형성된 접촉 구멍들(CTh1, CTl1, CTd1, CTp1) 안에 데이터층 패턴이 있다. 데이터층 패턴은 정화소 연결부재(171s1), 부화소 연결부재(171s2), 게이트 패드 연결부재(171s3) 및 데이터선(171)을 포함한다. 데이터층 패턴을 형성하는 물질은 저저항 특성을 갖는다. 데이터층 패턴에 포함된 각 패턴들은 동일한 재료이고 유사한 두께를 갖는다. 데이터층 패턴은 게이트층 패턴의 두께(예를 들면, 약 1㎛ 내지 약 4㎛ 범위 내의 한 값)와 동일할 수 있고, 게이트층 패턴의 재료(예를 들면, 구리(Cu))와 동일할 수 있다. 데이터층 패턴의 두께는 소스 전극 및 드레인 전극의 두께 보다 4배 이상일 수 있다. 데이터층 패턴은 박막 트랜지스터의 소스 전극 및 드레인 전극과 다른 두께로 형성되거나, 다른 물질일 수 있다. 이와 같이 구조를 갖는 표시 장치는 전술된 바와 같이 신호 지연이 감소되고, 표시장치는 고해상도를 가질 수 있다. 또한, 표시장치의 신뢰성은 향상될 수 있다.
데이터선(171)은 제1 데이터 접촉 구멍(CTd1) 안에 형성되고, 외부에서 인가된 표시장치의 화상신호를 박막트랜지스터에 전달한다. 데이터선(171)을 형성하는 물질은 소스 전극 및 드레인 전극을 형성하는 물질보다 저저항 특성을 갖고, 두께도 두껍기 때문에, 데이터 신호 지연은 감소할 수 있다. 박막 트랜지스터의 소스 전극(173h)이 작게 형성될 수 있기 때문에, 데이터선(171)의 기생용량은 감소하고, 데이터 신호 지연이 감소할 수 있다. 본 발명에 따라, 데이터층 패턴에 포함된 정화소 연결부재(171s1), 부화소 연결부재(171s2), 및 게이트 패드 연결부재(171s3)의 각각은 각각의 하부의 금속과 상부의 금속을 안정적으로 연결할 수 있다. 데이터선(171)의 두께가 크면 접촉 구멍들의 높이가 크기 때문에, 이들의 연결부재(171s1, 171s2, 171s3)는 금속들의 전기적 연결성을 강화할 수 있다. 정화소 연결부재(171s1), 부화소 연결부재(171s2), 및 게이트 패드 연결부재(171s3)가 있으면, 이들의 위에 형성된 접촉 구멍들(CTh2, CTl2, CTp2)의 넓이가 작아 질 수 있다. 후술된 제2 정화소 부접촉 구멍(CTh2) 또는 제2 부화소 부접촉 구멍(CTl2)의 넓이가 작아지면, 표시판의 개구율은 증가할 수 있다. 이에 의해 표시장치의 투과율은 증가하고, 표시장치의 표시 품질은 향상될 수 있다. 후술된 제2 게이트 패드 부접촉 구멍(CTp2)의 넓이가 작아지면, 게이트 패트(GP)는 작게 형성될 수 있기 때문에, 고해상도의 표시장치가 제조될 수 있다. 제1 정화소 부접촉 구멍(CTh1) 안과 이의 위에 패턴을 가진 정화소 연결부재(171s1)가 있다. 정화소 연결부재(171s1)는 제2 정화소 부접촉 구멍(CTh2)를 통해 정화소 전극(191h)과 전기적으로 직접 연결된다. 정화소 연결부재(171s1)는 제1 드레인 전극(175h)과 정화소 전극(191h)의 전기적 연결성을 강화할 수 있다. 제1 부화소 부접촉 구멍(CTl1) 안과 이의 위에 패턴을 가진 부화소 연결부재(171s2)가 있다. 부화소 연결부재(171s2)는 제2 부화소 부접촉 구멍(CTl2)를 통해 부화소 전극(191l)과 전기적으로 직접 연결된다. 부화소 연결부재(171s2)는 제2 드레인 전극(175l)과 부화소 전극(191l)의 전기적 연결성을 강화할 수 있다. 제1 게이트패드 부접촉 구멍(CTp1) 안과 이의 위에 패턴을 가진 게이트 패드 연결부재(171s3)가 있다. 게이트 패드 연결부재(171s3)는 제2 게이트패드 부접촉 구멍(CTp2)를 통해 제2 게이트 부패트(191p)과 전기적으로 직접 연결된다. 게이트 패드 연결부재(171s3)는 제1 게이트 부패드(122)과 제2 게이트 부패드(191p)의 전기적 연결성을 강화할 수 있다. 제1 게이트패드 부접촉 구멍(CTp1)은 게이트 절연막(140)과 제1 보호막(180a)에 형성된 구멍이다. 게이트 패드 연결부재(171s3)는 제1 게이트 부패드(122)와 전기적으로 연결된다.
데이터층 패턴 또는 제1 부보호막(180a) 위에 제2 부보호막(180b)이 있다. 제2 부보호막(180b)은 접촉구멍을 제외하고 데이터층 패턴을 덮고 있다. 데이터층을 덮은 제2 부보호막(180b)은 데이터층 패턴을 형성하는 재료, 예를 들면 구리가 확산하는 것을 감소시킬 수 있다. 이에 의해, 제2 부보호막(180b)은 표시장치의 신뢰성을 개선할 수 있다. 제2 부보호막(180b)의 두께는 약 200Å내지 약 1,000Å범위 내의 한 값일 수 있다. 제2 부보호막(180b)은 산화규소(SiOx) 또는 질화규소(SiNx)일 수 있고, 보다 바람직하게는 질화규소(SiNx)이다. 제2 부보호막(180b) 위에 제3 부보호막(180c)이 있다. 제3 부보호막(180c)은 막을 평탄화할 수 있다. 본 발명에 따라, 고해상도 및 큰 크기의 표시장치를 위해 구동하기 위해 형성된 두꺼운 데이터선(171)을 덮게 형성될 수 있다. 제3 부보호막(180c)은 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane), 실란(Silane) 또는 유기 절연 물질일 수 있다. 본 발명에 따라, 제3 부보호막(180c)은 색필터로 형성될 수 있다. 제2 부보호막(180b) 및 제3 부보호막(180c)에는 이들을 개방하는 제2 정화소 부접촉 구멍(CTh2), 제2 부화소 부접촉 구멍(CTl2), 및 제2 게이트패드 부접촉 구멍(CTp2)이 있다. 접촉 구멍들(CTh2, CTl2, CTp2)을 통해 전술된 바와 같이 금속 패턴들이 전기적으로 연결된다. 정화소 연결부재(171s1), 부화소 연결부재(171s2), 및 게이트 패드 연결부재(171s3)가 있기 때문에, 제2 정화소 부접촉 구멍(CTh2), 제2 부화소 부접촉 구멍(CTl2), 및 제2 게이트패드 부접촉 구멍(CTp2)은 작은 폭으로 형성될 수 있다. 이에 의해, 전술된 바와 같이 표시판의 투과율은 증가하고, 표시장치의 표시품질은 향상될 수 있다. 또한, 박막 트랜지스터 표시판의 공정성이 향상되고, 고해상도의 표시장치가 제조될 수 있다.
보호막(180) 위에 화소전극층 패턴이 있다. 화소전극층 패턴은 화소 전극(191) 및 제2 게이트 부패드(191p)를 포함한다. 화소전극층 패턴은 ITO 또는 IZO와 같은 투명물질일 수 있다. 정화소 전극(191h), 부화소 전극(191l) 및 제2 게이트 부패드(191p)의 각각은 하부에 형성된 접촉구멍들을 완전히 덮는다. 제2 게이트 부패드(191p)은 제1 게이트패드 부접촉 구멍(CTp1) 및 제2 게이트패드 부접촉 구멍(CTp2)을 통하여 제1 게이트 부패드(122)과 전기적으로 연결된다. 제2 게이트 부패드(191p)는 주사신호 또는 게이트 신호를 인가받아 게이트선(121)에 전달한다. 화소 전극(191)은 정화소 전극(191h) 및 부화소 전극(191l)를 포함한다. 정화소 전극(191h)은 제1 정화소 부접촉 구멍(CTh1) 및 제2 정화소 부접촉 구멍(CTh2)을 통하여 제1 드레인 전극(175h)과 전기적으로 연결된다. 부화소 전극(191l)은 제1 부화소 부접촉 구멍(CTl1) 및 제2 부화소 부접촉 구멍(CTl2)을 통하여 제2 드레인 전극(175l)과 전기적으로 연결된다. 정화소 전극(191h)은 제1 드레인 전극(175h)으로부터 데이터 전압을 인가받고, 부화소 전극(191l)은 제2 드레인 전극(175l)으로부터 데이터 전압 보다 낮은 전압을 인가받는다. 부화소 전극(191l)에 인가되는 데이터 전압은 정화소 전극(191h)에 인가되는 데이터 전압보다 △V 전압만큼 낮은 전압일 수 있다. △V 전압은 제3 드레인 전극(175c)의 축전량(capacitance)에 비례할 수 있다. 정화소 전극(191h)과 부화소 전극(191l)은 유지 전극선(125), 가로 유지 전극(125h), 또는 세로 유지 전극(125v)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있다. 도 1 및 도 2에 도시된 표시판를 포함한 표시장치는 본원 출원인에게 양도되었고, 본 명세서의 일부가 될 수 있는 2011년 10월 10일자로 공개된 대한미국 공개번호 10-2011-0111227 및 2011년 10월 6일자로 공개된 미국 공개특허번호 2011-0242443의 도 11를 참조하여 개시된 바와 같이 동작될 수 있다.
이와 같은 구조를 갖는 박막 트랜지스터 표시판은 고해상도 및 증가된 투과율을 가질 수 있고, 이 표시판을 포함한 표시장치는 좋은 품질을 가질 수 있다.
이하, 도 1 및 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 방법이 도 3a 내지 도 3e를 참조하여 상세히 설명된다. 도 2 및 도 3a 내지 도 3e는 도 1에 도시된 박막 트랜지스터 표시판를 제조하는 방법을 도시한 단면도이다. 이하, 설명의 중복을 피하기 위해 도 1 내지 도 2를 참조하여 설명된 재료나 구조등은 생략되거나 간단히 설명된다.
도 3a을 참조 하면, 기판(110) 위에 도전성 재료가 적층되고, 그 위에 포토 패턴(Photo pattern)을 식각 방지막으로 하여 도전성 재료가 식각되고, 그것에 의해 게이트선(121), 제1 게이트 부패드(122), 게이트 전극(124), 및 가로 유지 전극(125h)을 포함하는 게이트층 패턴이 형성된다. 포토 패턴(PR)을 식각 방지막으로 하여 도전성 재료가 식각되고 게이트층 패턴(121, 122, 124, 125h)이 형성된다. 도전성 재료는 구리(Cu)를 포함할 수 있다. 게이트층 패턴(121, 122, 124, 125h)의 두께는 약 1㎛이상 이면, 게이트층 패턴의 테이퍼 각도는 약 60° 내지 약 90° 범위 내의 한 값일 수 있다. 본 발명에 따라, 게이트층 패턴(121, 122, 124, 125h)은 티타늄(Ti) 또는 티타늄 합금(Ti)으로 형성된 제1 게이트 부전극과 구리(Cu) 또는 구리(Cu) 합금으로 형성된 제2 게이트 부전극으로 구성된 2중층 구조를 포함할 수 있다. 도전성 재료는 건식 식각 및 습식 식각과 같은 식각기술에 의해 식각될 수 있다.
게이트층 패턴(121, 122, 124, 125h) 및 기판(110) 위에 제1 캐핑층(131)과 제1 게이트 부절연막(140a)이 순차적으로 적층된다. 제1 캐핑층(131)과 제1 게이트 부절연막(140a)은 캐핑층 식각공정에 의해 전면적으로 식각된다. 캐핑층 식각공정에 의해 제1 게이트 부절연막(140a)은 균일하게 식각되고, 게이트층 패턴(121, 122, 124, 125h) 위에 형성된 제1 캐핑층(131) 또한 식각될 수 있다. 게이트층 패턴, 제1 캐핑층(131)과 제1 게이트 부절연막(140a)을 보다 평탄하게 형성하기 위해, 캐핑층 식각공정은 게이트층 패턴(121, 122, 124, 125h)의 상부가 노출될 때까지 진행될 수 있다. 따라서, 캐핑층 식각공정에 의해 막은 실질적으로 평탄화 될 수 있다. 본 발명에 따라, 게이트 전극(124) 위에 제1 캐핑층(131)과 제1 게이트 부절연막(140a)이 없으면, 게이트 전극(124)과 소스전극(173h) 및 드레인 전극(175h) 사이의 간격이 균일하게 형성될 수 있기 때문에, 박막트랜지스터들의 특성이 균일할 수 있다. 제1 게이트 부절연막(140a)이 유기 절연물을 포함하면, 적층두께가 무기 절연물보다 불균할 수 있다. 따라서, 박막트랜지스터들의 특성을 균일하게 하기 위해, 게이트 전극(124) 위에 불균일한 두께로 형성될 수 있는 유기 절연물을 제거하고, 보다 균일한 두께로 형성될 수 있는 무기절연물(예를 들면, 제2 게이트 부절연막(140b))이 게이트 전극(124) 위에 형성될 수 있다. 게이트층 패턴(121, 122, 124, 125h)의 상부을 노출하는 캐핑층 식각공정에 의해 제1 캐핑층(131)과 제1 게이트 부절연막(140a)은 게이트층 패턴(121, 122, 124, 125h) 보다 다소 낮게 형성될 수 있다. 제1 게이트 부절연막(140a)이 식각되기 전에 기판(110)에서 들어오는 빛에 의해, 게이트층 패턴(121, 122, 124, 125h)을 마스크로하여 제1 게이트 부절연막(140a)이 선별적으로 경화될 수 있다. 제1 캐핑층(131)과 제1 게이트 부절연막(140a)은 전술된 바와 같은 재료들로 형성될 수 있다.
도 3b를 참조 하면, 게이트층 패턴(121, 122, 124, 125h), 제1 캐핑층(131) 또는 제1 게이트 부절연막(140a) 위에 제2 게이트 부절연막(140b), 반도체막(154) 및 제1 소스전극(173h)과 제1 드레인전극(175h)을 형성하기 위한 재료들이 순차적으로 적층된다. 이들을 형성하는 재료 및 두께는 전술되었고, 또한 이 분야에서 통상의 지식을 가진 자에게 용이하게 사용될 수 있는 재료가 포함될 수 있다. 이들은 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 스퍼터링(Sputtering) 방법에 의해 적층될 수 있다.
반도체막(154) 및 제1 소스전극(173h)과 제1 드레인전극(175h)은 한 개의 포포 마스크(미도시)에 의해 형성될 수 있다. 소스전극(173h)과 드레인전극(175h)을 형성하기 위한 재료 위에 감광막(photoresist film)(미도시)이 형성되고, 소스전극(173h)과 드레인전극(175h)의 패턴과 실질적으로 유사하게 현상된 감광막 패턴에 의해 반도체막(154) 및 소스전극(173h)과 드레인전극(175h)이 형성될 수 있다. 박막 트랜지스터의 채널 영역을 제외하고 현상된 감광막 패턴은 소스전극(173h)과 드레인전극(175h)의 패턴과 유사할 수 있다. 감광막은 슬릿 패턴들, 격자패턴들 또는 반투명층을 포함하는 마스크에 의해 패턴될 수 있다. 현상된 감광막 패턴을 마스크로 하여 에치하는 것에 의해 반도체막(154), 박막 트랜지스터의 채널 및 소스전극(173h)과 드레인전극(175h)이 형성된다. 제2 게이트 부절연막(140b)은 실질적으로 에칭되지 않게 하기 위해, 반도체막(154)과 제2 게이트 부절연막(140b)의 선택비가 좋은 가스들(gases)이 사용될 수 있다.
도 3c를 참조 하면, 제2 게이트 부절연막(140b), 박막 트랜지스터의 채널 및 제1 소스전극(173h)과 제2 드레인전극(175h) 위에 제1 부보호막(180a)이 적층된다. 제1 부보호막(180a)의 재료 또는 두께는 전술된 바와 같이 형성될 수 있다. 제1 부보호막(180a)은 화학 기상 증착(CVD) 방법에 의해 형성될 수 있다. 감광막(photoresist film)을 마스크로 하여 제1 부보호막(180a)에 제1 정화소 부접촉 구멍(CTh1), 부화소 제1 부접촉 구멍(CTl1), 제1 데이터 접촉 구멍(CTd1), 및 제1 게이트패드 부접촉 구멍(CTp1)이 형성된다. 게이트 패드(GP) 부분에 형성된 제1 게이트패드 부접촉 구멍(CTp1)은 제2 게이트 부절연막(140b)에 형성될 수 있다.
도 3d를 참조 하면, 접촉구멍들(CTh1, CTl1, CTd1, CTp1) 내에 및 제1 부보호막(180a) 위에 데이터층 패턴을 형성하는 물질이 형성된다. 데이터층 패턴을 형성하는 물질 및 두께는 전술된 바와 같고, 스퍼터링(Sputtering) 및 무전해 도금 공정 (Electroless Plating, ELP)에 의해 형성될 수 있다. 데이터층 패턴을 형성하는 물질은 포토리소그래피 공정에 의해 정화소 연결부재(171s1), 부화소 연결부재(171s2), 데이터선(171), 및 게이트 패드 연결부재(171s3)로 형성된다. 정화소 연결부재(171s1)는 제1 박막트랜지스터(TFT1)에 포함된 제1 드레인 전극(175h)의 타단과 전기적으로 연결된다. 제1 박막트랜지스터(TFT1)의 타단은 제1 박막트랜지스터(TFT1)와 인접한 데이터선(171)과 제1 데이터 접촉구멍(CTd1)을 통해 전기적으로 연결된다. 부화소 연결부재(171s2)는 제2 드레인 전극(175l)과 제3 소스 전극(173c)의 중앙부에 형성된 제2 부화소 부접촉 구멍(CTl2)을 통해 이 전극들(175l, 173c)과 전기적으로 연결된다. 게이트 패드 연결부재(171s3)의 하부 면은 제1 게이트 부패드(122)와 전기적으로 연결된다. 정화소 연결부재(171s1), 부화소 연결부재(171s2), 데이터선(171), 및 게이트 패드 연결부재(171s3)는 도 1 내지 도 2를 참조하여 전술된 효과를 갖는다.
도 3e를 참조 하면, 정화소 연결부재(171s1), 부화소 연결부재(171s2), 데이터선(171), 제2 게이트 부패드(171s3)을 포함한 데이터층 패턴 또는 제1 부보호막(180a) 위에 제2 부보호막(180b) 및 제3 부보호막(180c)이 순서적으로 적층된다. 제2 부보호막(180b) 및 제3 부보호막(180c)의 재료 또는 두께는 전술된 바와 같이 형성될 수 있다. 제2 부보호막(180b)은 화학 기상 증착(CVD) 방법에 의해 형성될 수 있고, 제3 부보호막(180c)은 스핀코팅(spin coating) 또는 슬릿캐스팅(slit casting) 기술에 의해 형성될 수 있다. 제3 부보호막(180c)은 광에 의해 선택적으로 경화되고, 현상(develop) 공정에 의해 접촉 구멍들(CTh2, CTl2, CTp2)의 패턴이 형성될 수 있다. 제2 부보호막(180b)은 패턴된 제3 부보호막(180c)을 마스크로 하여 에칭되고 패턴될 수 있다. 이와 같은 현상 또는 에칭 공정에 의해 제2 부보호막(180b) 및 제3 부보호막(180c)에 형성된 접촉 구멍들, 예를 들어 제2 정화소 부접촉 구멍(CTh2), 제2 부화소 부접촉 구멍(CTl2), 및 제2 게이트패드 부접촉 구멍(CTp2)이 형성된다. 정화소 연결부재(171s1), 부화소 연결부재(171s2), 및 게이트 패드 연결부재(171s3)의 상단들에 각각 형성된 제2 정화소 부접촉 구멍(CTh2), 제2 부화소 부접촉 구멍(CTl2), 및 제2 게이트패드 부접촉 구멍(CTp2)은 접촉 구멍의 깊이가 작아지기 때문에 보다 작은 넓이로 형성될 수 있다. 이의 효과는 도 1 내지 도 2를 참조하여 전술되었다. 본 발명의 한 실시예에 따라, 제2 정화소 부접촉 구멍(CTh2)의 크기는 제1 정화소 부접촉 구멍(CTh1) 크기 보다 클 수 있다. 제2 부화소 부접촉 구멍(CTl2)의 크기는 제1 부화소 부접촉 구멍(CTl1)의 크기보다 클 수 있다.
이후, 도 2를 참조 하면, 제3 부보호막(180c) 위에 정화소 전극(191h), 부화소 전극(191l) 및 제2 게이트 부패드(191p)을 포함한 화소전극층 패턴이 형성된다. 화소전극층 패턴의 재료 또는 두께는 전술된 바와 같이 형성될 수 있다. 화소전극층 패턴을 형성하는 막은 스퍼터링(Sputtering) 또는 화학 기상 증착(CVD) 방법에 의해 형성될 수 있다. 화소전극층 패턴은 포토리소그래피 공정에 의해 형성될 수 있다. 화소전극층 패턴의 각 기능은 전술된 바와 같다.
전술된 제조 방법에 의해 접촉 구멍, 예를 들면 화소 접촉구멍 또는 게이트 패드 접촉 구멍의 크기가 작게 형성될 수 있다. 이에 의해 표시장치의 개구율은 증가할 수 있거나, 게이트 패드가 작게 형성될 수 있다. 또한 고해상도를 갖는 박막트랜지스터 표시판이 제조될 수 있다. 또한, 전술된 제조 방법에 의해 박막트랜지스터가 작게 형성될 수 있다. 이에 의해 결합 용량(coupling capacitace)이 감소될 수 있기 때문에, 큰 크기를 갖는 박막트랜지스터 표시판이 제조될 수 있다. 이와 같이 제조된 박막트랜지스터 표시판을 갖는 표시장치는 우수한 화질특성을 가질 수 있다.
이하, 도 4a 및 도 4b를 참조하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판과 이의 구조가 상세히 설명된다. 도 4a는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소와 게이트 패드를 나타낸 평면도이다. 도 4b는 도 4a에 도시된 Ⅳ-Ⅳ'선을 따라 나타낸 단면도이다. 본 발명에 따라 고해상도 또는 큰 크기를 갖는 박막 트랜지스터 표시판이 제조될 수 있다. 또한, 데이터 접촉구멍이 1개로 형성될 수 있다. 이에 의해 전기적 연결성은 향상 될 수 있거나, 접촉 구멍의 넓이가 작게 형성될 수 있다. 이하, 설명에서 중복된 설명을 피하기 위해 도 1 및 도 2를 참조하여 전술된 박막 트랜지스터의 재료 또는 구조 등에 대한 설명은 생략된다.
도 4a 및 도 4b를 참조하면, 투명한 기판(110) 위에 도 1 내지 도 3b를 참조하여 전술된 바와 같이 게이트선(gate line)(121), 제1 게이트 부패드(122), 강압 게이트선(123), 게이트 전극(124), 유지 전극선(125), 및 강압 게이트 전극(129), 가로 유지 전극(125h), 세로 유지 전극(125v), 제1 캐핑층(131), 제1 게이트 부절연막(140a), 제2 게이트 부절연막(140b), 반도체막(154), 소스 전극(173h, 173c) 및 드레인 전극(175h, 175l, 175c)이 형성된다.
게이트 절연막(140), 선형 반도체막(154), 소스 전극(173h, 173c), 및 드레인 전극(175h, 175l, 175c) 위에 제1 부보호막(180a)이 있다.
제1 부보호막(180a) 위에 데이터선(171)이 형성된다. 데이터선(171) 위에 제2 부보호막(180b)이 형성된다. 제2 부보호막(180b)은 막을 평탄화하기 위한 유기절연물일 수 있다. 이후, 제2 데이터 접촉 구멍(CTd2), 제3 정화소 부접촉 구멍(CTh3), 제3 부화소 부접촉 구멍(CTl3), 및 제3 게이트패드 부접촉 구멍(CTp3)이 형성된다. 제2 데이터 접촉 구멍(CTd2)은 데이터선(171)과 제1 소스 전극(173h)을 안정적으로 연결할 수 있게 하는 구멍이다. 제2 데이터 접촉 구멍(CTd2)은 제1 부보호막(180a) 및 제2 부보호막(180b)에 형성된 구멍이고, 데이터선(171) 및 제1 소스 전극(173h)의 상부에 형성된다. 본 발명에 따라, 제2 데이터 접촉 구멍(CTd2)은 데이터선(171)의 측면을 노출할 수 있다. 본 발명에 따라, 데이터선(171)은 제1 소스 전극(173h)과 중첩할 수 있다.
제3 정화소 부접촉 구멍(CTh3)은 제1 부보호막(180a) 및 제2 부보호막(180b)에 형성된 구멍이고, 제1 드레인 전극(175h)의 상부에 형성된다. 제3 부화소 부접촉 구멍(CTl3)은 제1 부보호막(180a) 및 제2 부보호막(180b)에 형성된 구멍이고, 제2 드레인 전극(175l)의 상부에 형성된다. 제3 게이트패드 부접촉 구멍(CTp3)은 제2 게이트 부절연막(140b) 및 제1 부보호막(180a)에 형성된 구멍이고, 제1 게이트 부패드(122)의 상부에 형성된다. 본 발명에 따라, 게이트 패드 영역에서는 제2 부보호막(180b)이 전면적으로 제거될 수 있다. 게이트 패드 영역에 제2 부보호막(180b)이 전면적으로 제거되면, 제3 게이트패드 부접촉 구멍(CTp3)의 크기는 작게 형성될 수 있다. 이에 의해 게이트 패드 영역에 게이트 패드들이 많이 형성될 수 있기 때문에, 이와 같은 게이트 패드 구조를 갖는 박막트랜지스터 표시판은 고해상도를 갖는 표시장치에 사용될 수 있다.
제2 부보호막(180b), 제2 데이터 접촉 구멍(CTd2), 제3 정화소 부접촉 구멍(CTh3), 제3 부화소 부접촉 구멍(CTl3), 및 제3 게이트패드 부접촉 구멍(CTp3) 위에 화소전극층 패턴이 형성된다. 본 발명에 따라, 화소전극층 패턴은 데이터 연결부재(191d)를 더 포함할 수 있다. 데이터 연결부재(191d)는 제2 데이터 접촉 구멍(CTd2)에 형성되고 패턴되어, 데이터선(171)과 제1 소스 전극(173h)을 전기적으로 연결한다. 정화소 전극(191h)은 제3 부접촉 구멍(CTh3)를 통해 제1 드레인 전극(175h)과 전기적으로 연결된다. 부화소 전극(191l)은 제3 부화소 부접촉 구멍(CTl3)을 통해 제2 드레인 전극(175l)과 전기적으로 연결된다. 제2 게이트 부패드(191p)은 제3 게이트패드 부접촉 구멍(CTp3)을 통해 제1 게이트 부패드(122)과 전기적으로 연결된다. 이와 같은 구조를 갖는 박막트랜지스터 표시판은 고해상도 또는 큰 크기를 가질 수 있다.
이하, 도 5a 및 도 5b를 참조하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판과 이의 구조가 상세히 설명된다. 도 5a는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소와 게이트 패드를 나타낸 평면도이다. 도 5b는 도 5a에 도시된 Ⅴ-Ⅴ'선을 따라 나타낸 단면도이다. 본 발명에 따라 박막 트랜지스터 표시판은 고해상도 또는 큰 크기를 갖는 표시장치에 사용될 수 있다. 또한, 데이터 선(171)이 화소전극층 패턴을 통해 소스 전극(173h)와 연결되기 때문에, 데이터 선(171)의 기생용량은 감소할 수 있다. 이에 의해 신호 지연이 개선될 수 있다. 도 5a 및 도 5b에 도시된 구조는 도 4a 및 도 4b를 참조하여 설명한 것과 제3 데이터 접촉 구멍(CTd3) 및 제4 데이터 접촉 구멍(CTd4)이 다르고, 다른 것은 실질적으로 같다. 따라서, 이하 설명에서 중복된 설명을 피하기 위해 도 4a 및 도 4b를 참조한 설명과 중복된 것은 생략된다.
도 5a 및 도 5b를 참조하면, 전술된 바와 같이 투명한 기판(110) 위에 게이트선(121), 제1 게이트 부패드(122), 강압 게이트선(123), 게이트 전극(124), 유지 전극선(125), 및 강압 게이트 전극(129), 가로 유지 전극(125h), 세로 유지 전극(125v), 제1 캐핑층(131), 제1 게이트 부절연막(140a), 제2 게이트 부절연막(140b), 반도체막(154), 소스 전극(173h, 173c) 및 드레인 전극(175h, 175l, 175c), 제1 부보호막(180a), 데이터선(171), 및 제2 부보호막(180b)이 형성된다.
제3 데이터 접촉 구멍(CTd3), 제4 데이터 접촉 구멍(CTd4), 제3 정화소 부접촉 구멍(CTh3), 제3 부화소 부접촉 구멍(CTl3), 및 제3 게이트패드 부접촉 구멍(CTp3)이 형성된다.
제3 데이터 접촉 구멍(CTd3)은 제1 부보호막(180a) 및 제2 부보호막(180b)에 형성된 구멍이고, 제1 소스 전극(173h)의 상부에 형성된다. 제4 데이터 접촉 구멍(CTd4)은 제2 부보호막(180b)에 형성된 구멍이고, 데이터선(171)의 상부에 형성된다. 제3 접촉 구멍(CTd3)과 제4 접촉 구멍(CTd4)에 형성된 데이터 연결부재(191d)는 데이터선(171)과 제1 소스 전극(173h)을 전기적으로 연결한다. 이에 의해, 데이터 선(171)의 기생용량이 감소할 수 있다.
이와 같은 구조를 갖는 박막트랜지스터 표시판은 고해상도 또는 큰 크기를 가질 수 있다.
본 발명에 의하면, 박막 트랜지스터 표시판은 고해상도 또는 큰 크기를 가질 수 있다.
110: 기판 121: 게이트선
122: 제1 게이트 부패드 123: 강압게이트선
124: 게이트 전극 125: 유지 전극선
129: 강압게이트 전극 131: 제1 캐핑층
140a, 140b: 제1, 제2 게이트 절연막
154: 반도체막 157: 에치백막
171: 데이터선 171s1: 정화소 연결부재
171s2: 부화소 연결부재 171s3: 게이트 패드 연결부재
173h: 제1 소스 전극 175h: 제1 드레인 전극
180a,180b, 180c: 제1, 제2, 제3 보호막
185: 접촉 구멍 191h, 191l: 정화소, 부화소 전극
191p: 제2 게이트 부패드 GP: 게이트 패드
CTh1, CTh2, CTh3: 제1, 제2, 제3 정화소 부접촉구멍
CTl1, CTl2: 제1, 제2 부화소 부접촉구멍
CTd1, CTd2, CTd3, CTd4: 제1, 제2, 제3, 제4 데이터 접촉 구멍
CTp1, CTp2, CTp3: 제1, 제2, 제3 게이트 패드 부접촉 구멍

Claims (21)

  1. 기판 위에 있는 박막트랜지스터에 포함된 게이트 전극, 소스 전극 및 드레인 전극;
    상기 게이트 전극과 연결된 게이트 선;
    상기 게이트 선의 일단에 연결되는 제 1 게이트 부패드;
    상기 게이트 선, 상기 게이트 전극, 및 상기 제 1 게이트 부패드를 덮는 게이트 절연막;
    상기 소스 전극에 연결된 데이터선;
    상기 박막트랜지스터 및 상기 데이터 선 위에 배치되는 평탄화층;
    상기 평탄화층 위에 배치되는 화소 전극 및 제 2 게이트 부패드;
    상기 드레인 전극과 상기 화소 전극을 연결하는 화소 연결부재; 및
    상기 제 1 게이트 부패드 및 상기 제 2 게이트 부패드를 연결하는 게이트 패드 연결부재
    를 포함하고,
    상기 게이트 선, 상기 게이트 전극 및 상기 제1게이트 부패드는, 상기 기판위로, 포함된 패턴들이 서로 동일한 재료로 동일한 두께로 형성되는 게이트층 패턴에 포함되고,
    상기 데이터 선, 상기 화소 연결부재 및 상기 게이트 패드 연결부재는, 상기 게이트 절연 막위로, 포함된 패턴들이 서로 동일한 재료로 동일한 두께로 형성되는 데이터층 패턴에 포함되고,
    상기 데이터층 패턴 및 상기 게이트층 패턴은, 모두, 두께가 상기의 소스 전극 및 드레인 전극보다 크고, 상기의 소스 전극 및 드레인 전극과는 다른 재료를 포함하고,
    상기 데이터층 패턴은, 상기 화소 연결부재 및 상기 게이트 패드 연결부재의 표면을 각각 부분적으로 노출시키는 콘택트 홀의 영역을 제외하고, 상기 평탄화층에 의해 덮혀져 있으며,
    상기 콘택트 홀을 통해서, 상기 화소전극의 일부가, 상기 화소연결부재의 표면과 접촉하고 있고, 상기 제2게이트 부패드의 일부가, 상기 게이트 패드 연결부재의 표면과 접촉하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  2. 제1 항에서,
    상기 화소 연결부재와 상기 게이트 패드 연결부재를 형성하는 제1 재료는 상기 데이터선을 형성하는 제2 재료와 동일한 것을 특징으로 하는 박막 트랜지스터 표시판.
  3. 제2 항에서,
    상기 제2 재료는 상기 소스 전극과 상기 드레인 전극을 형성하는 제3 재료와 다른 것을 특징으로 하는 박막 트랜지스터 표시판.
  4. 제3 항에서,
    상기 제2 재료의 두께는 상기 제3 재료의 두께보다 큰 것을 특징으로 하는 박막 트랜지스터 표시판.
  5. 삭제
  6. 삭제
  7. 제2 항에서,
    상기 제2 재료의 두께는 상기 소스 전극과 상기 드레인 전극을 형성하는 제3 재료의 두께보다 큰 것을 특징으로 하는 박막 트랜지스터 표시판.
  8. 삭제
  9. 삭제
  10. 제2 항에서,
    상기 제1 게이트 부패드와 상기 게이트 선을 형성하는 물질은 동일한 것을 특징으로 하는 박막 트랜지스터 표시판.
  11. 제2 항에서,
    상기 제2 게이트 부패드와 상기 화소 전극을 형성하는 물질은 동일한 것을 특징으로 하는 박막 트랜지스터 표시판.
  12. 제2 항에서,
    상기 제2 재료는 구리(Cu)를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  13. 제2 항에서,
    상기 드레인 전극 및 상기 소스 전극은 티타늄(Ti) 또는 몰리브덴(Mo)을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  14. 제1 항에서,
    상기 데이터선을 형성하는 제2 재료는 상기 소스 전극과 상기 드레인 전극을 형성하는 제3 재료와 다른 것을 특징으로 하는 박막 트랜지스터 표시판.
  15. 제14 항에서,
    상기 제2 재료의 두께는 상기 제3 재료의 두께보다 큰 것을 특징으로 하는 박막 트랜지스터 표시판.
  16. 삭제
  17. 삭제
  18. 제1 항에서,
    상기 데이터선을 형성하는 제2 재료의 두께는 상기 소스 전극과 상기 드레인 전극을 형성하는 제3 재료의 두께보다 큰 것을 특징으로 하는 박막 트랜지스터 표시판.
  19. 삭제
  20. 삭제
  21. 삭제
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