KR20210026529A - 캐패시터 및 그 제조 방법 - Google Patents

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박철환
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Abstract

본 기술은 고유전율 및 낮은 누설전류를 갖는 캐패시터 및 그의 제조 방법에 관한 것으로, 본 기술에 따른 캐패시터는, 제1도전층; 제2도전층; 상기 제1도전층과 제2도전층 사이의 유전층 스택; 상기 유전층 스택과 제2도전층 사이의 절연성 계면층; 및 상기 절연성 계면층과 제2도전층 사이의 고일함수 계면층을 포함할 수 있다.

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 캐패시터 및 그 제조 방법에 관한 것이다.
최근 반도체 메모리의 고집적화가 가속화됨에 따라 단위 셀 면적이 감소하면서, 동작 전압의 저전압화가 이루어지고 있다. 이에 따라, 높은 캐패시턴스 및 낮은 누설전류를 갖는 캐패시터가 요구되고 있다.
본 발명의 실시예들은 고유전율 및 낮은 누설전류를 갖는 캐패시터 및 그의 제조 방법을 제공한다.
본 발명의 실시예들은 고유전율 및 낮은 누설전류를 갖는 캐패시터를 구비한 메모리셀을 제공한다.
본 발명의 실시예에 따른 캐패시터는, 제1도전층; 제2도전층; 상기 제1도전층과 제2도전층 사이의 유전층 스택; 상기 유전층 스택과 제2도전층 사이의 절연성 계면층; 및 상기 절연성 계면층과 제2도전층 사이의 고일함수 계면층을 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터는, 제1도전층; 제2도전층; 상기 제1도전층과 제2도전층 사이의 유전층 스택; 상기 유전층 스택과 제2도전층 사이의 절연성 계면층; 및 상기 절연성 계면층과 제2도전층 사이의 고일함수 계면층을 포함하고, 상기 유전층 스택은 산화물-베이스 물질을 포함하고, 상기 고일함수 계면층은 질화물-베이스 물질을 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 제1도전층을 형성하는 단계; 상기 제1도전층 상에 누설방지물질이 임베디드된 유전층 스택을 형성하는 단계; 상기 유전층 스택 상에 절연성 계면층을 형성하는 단계; 상기 절연성 계면층 상에 고일함수 계면층을 형성하는 단계; 및 상기 고일함수 계면층 상에 제2도전층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 메모리셀은 기판 내에 임베디드된 매립워드라인; 상기 매립워드라인보다 상위 레벨에 위치하는 비트라인; 및 상기 비트라인보다 상위 레벨에 위치하는 캐패시터를 포함하되, 상기 캐패시터는, 하부전극; 상부전극; 상기 하부전극과 상부전극 사이의 유전층 스택; 상기 유전층 스택과 상부전극 사이의 절연성 계면층; 및 상기 절연성 계면층과 상부전극 사이의 고일함수 계면층을 포함하고, 상기 유전층 스택은 지르코늄산화물-베이스 물질을 포함하고, 상기 고일함수 계면층은 지르코늄질화물-베이스 물질을 포함할 수 있다.
본 기술은 지르코늄질화물-베이스 물질을 이용하여 고일함수 계면층을 형성하므로써, 캐패시터의 누설전류를 낮출 수 있다.
도 1은 일 실시예에 따른 캐패시터를 설명하기 위한 도면이다.
도 2a는 도1의 유전층 스택의 개략도이다.
도 2b는 유전층 스택의 상세도이다.
도 2c는 비교예에 따른 유전층 스택을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 도면이다.
도 4는 고일함수계면층을 형성함에 따른 일함수 변화를 설명하기 위한 도면이다.
도 5는 고일함수계면층을 형성함에 따른 누설전류를 설명하기 위한 도면이다.
도 6a 및 도 6b는 다른 실시예에 따른 캐패시터를 설명하기 위한 도면이다.
도 7a 내지 도 7c는 다른 실시예에 따른 캐패시터을 설명하기 위한 도면이다.
도 8은 다른 실시예에 따른 캐패시터를 설명하기 위한 도면이다.
도 9a 내지 도 9c는 메모리 셀을 도시한 도면이다.
도 10a 내지 도 10f는 메모리셀의 캐패시터의 응용예들을 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
캐패시터는 하부 전극, 유전층 및 상부 전극을 포함할 수 있다. 유전층의 두께가 감소하면 누설전류가 증가할 수 있다. 유전층의 유전율과 에너지밴드갭(Energy band gap, 이하 '밴드갭'이라 약칭함)은 서로 반비례를 가지고 있다. 누설전류를 억제하기 위해, 유전층의 두께를 증가시키거나, 낮은 유전율의 유전층을 사용할 수 있다. 유전층의 두께 증가 및 낮은 유전율은 유전층의 전기적 두께, 즉 등가산화막두께(Tox)를 증가시키게 된다. 등가산화막두께를 감소시키기 위해 유전층의 두께를 얇게 하는 경우, 유전층의 결정화에 필요한 최소두께 보다 감소되어, 비정질 특성이 증가하게 된다. 따라서, 유전층의 두께를 감소시킴에도 불구하고 캐패시턴스의 증가는 한계가 있다.
게다가, 캐패시터의 상부전극은 강한 환원분위기에서 형성될 수 있다. 예컨대, 강한 환원분위기는 NH3, SiHx, GeHx, BHx 등의 가스를 포함할 수 있다. 이와 같은 강한 환원분위기는 유전층의 산소 손실을 초래하므로, 유전층의 막질 저하가 발생한다.
유전층과 상부전극 사이의 계면에는 낮은 유전율을 갖는 DL(Dead layer)이 존재하게 된다. DL은 상부전극 증착 시 환원 분위기에 의해 형성될 수 있다. 또한, DL은 상부전극의 산화 때문에 형성될 수 있다. DL은 등가산화막두께(Tox)를 낮추는데 방해가 될 수 있다.
이하, 실시예들은 유전층의 환원을 방지할 수 있는 계면 엔지니어링을 제안한다. 또한, 유전층의 유전율을 증가시킬 수 있는 계면 엔지니어링을 제안한다. 또한, 누설전류를 감소시킬 수 있는 계면엔지니어링을 제안한다.
후술하는 실시예들에서, 고일함수 계면층은 유전층과 도전층 사이의 계면에 형성될 수 있다. 고일함수 계면층은 유효일함수(eWF)가 크며 컨덕선밴드오프셋(Conduction Band Offset, CBO)이 큰 누설전류장벽(Leakage current barrier) 역할을 할 수 있다. 고일함수 계면층에 의해 유효일함수가 약 4.7eV 이상으로 증가될 수 있다.
도 1은 일 실시예에 따른 캐패시터를 설명하기 위한 도면이다. 도 2a는 도 1의 유전층 스택의 개략도이고, 도 2b는 유전층 스택의 상세도이다. 도 2c는 비교예에 따른 유전층 스택의 상세도이다.
도 1을 참조하면, 캐패시터(100)는 제1도전층(110), 다층 레이어드 스택(Multi-layered stack, 100M) 및 제2도전층(130)을 포함할 수 있다.
제1도전층(110)은 금속함유물질을 포함할 수 있다. 제1도전층(110)은 금속(Metal), 금속질화물(Metal nitride), 금속탄화물(Metal carbide), 도전성 금속질화물(conducitve metal nitride), 도전성 금속산화물(conductive metal oxide) 또는 이들의 조합을 포함할 수 있다. 제1도전층(110)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 몰리브덴, 몰리브덴 산화물, 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 제1도전층(110)은 실리콘함유물질을 포함할 수 있다. 제1도전층(110)은 실리콘, 실리콘저마늄 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 제1도전층(110)은 금속함유물질과 실리콘함유물질의 스택을 포함할 수 있다. 제1도전층(110)은 '하부 전극(bottom electrode) 또는 스토리지노드(storage node)'라고 지칭될 수 있다.
제2도전층(130)은 실리콘함유물질, 저마늄함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다. 제2도전층(130)은 금속, 금속질화물, 금속탄화물, 도전성 금속질화물, 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 제2도전층(130)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄탄소질화물(TiCN), 탄탈륨탄소질화물(TaCN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 몰리브덴, 몰리브덴 산화물, 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 제2도전층(130)은 실리콘(Si), 저마늄(Ge), 실리콘저마늄(SiGe) 또는 이들의 조합을 포함할 수 있다. 제2도전층(130)은 실리콘 상에 실리콘저마늄을 적층(Si/SiGe)하여 형성할 수 있다. 제2도전층(130)은 저마늄 상에 실리콘저마늄을 적층(Ge/SiGe)하여 형성할 수 있다. 제2도전층(130)은 실리콘저마늄과 금속질화물을 적층하여 형성할 수 있다. 다른 실시예에서, 제2도전층(130)은 티타늄질화물(TiN), 실리콘저마늄(SiGe) 및 텅스텐(W)의 순서로 적층될 수도 있다. 다른 실시예에서, 제2도전층(130)은 티타늄질화물(TiN), 실리콘저마늄(SiGe) 및 텅스텐질화물(WN)의 순서로 적층될 수도 있다. 본 실시예에서, 제2도전층(130)은 티타늄질화물(TiN) 상에 실리콘저마늄(SiGe)을 적층(TiN/SiGe)하여 형성할 수 있다. 제2도전층(130)은 상부 전극(Top electrode) 또는 플레이트노드(Plate node)라고 지칭할 수 있다.
다층 레이어드 스택(100M)은 유전층 스택(Dielectric stack, 120D)과 절연성 계면층(Dielectric interface layer, 120I)을 포함할 수 있다. 유전층 스택(120D)은 다층-레이어드 물질(multi-layer material), 라미네이트 물질(laminated material), 상호믹싱 물질(intermixing material) 또는 이들의 조합을 포함할 수 있다. 유전층 스택(120D)은 고유전율 물질(High-k material)을 포함할 수 있다. 고유전율 물질은 실리콘산화물(silicon oxide) 및 실리콘질화물(silicon nitride)보다 유전율이 큰 물질을 지칭할 수 있다. 유전층 스택(120D)은 고유전율 물질 및 극고유전율(ultra high-k) 물질의 조합을 포함할 수 있다. 유전층 스택(120D)은 고유전율 물질 및 극고유전율(ultra high-k) 물질의 스택 또는 상호믹싱을 포함할 수 있다. 극고유전율 물질은 고유전율 물질보다 유전율이 높은 물질일 수 있다. 예를 들어, 고유전율 물질은 약 10 이상의 유전율을 가질 수 있고, 극고유전율 물질은 약 60 이상의 유전율을 가질 수 있다. 유전층 스택(120D)은 알루미늄산화물, 하프늄산화물, 지르코늄산화물 또는 이들의 조합을 포함할 수 있다.
절연성 계면층(120I)은 유전층 스택(120D)과 다른 물질일 수 있다. 절연성 계면층(120I)은 제2도전층(130) 형성시 유전층 스택(120D)을 보호하는 역할을 할 수 있다. 더불어, 절연성 계면층(120I)은 유전층 스택(120D)의 누설전류를 감소시킬 수 있다.
절연성 계면층(120I)은 제2도전층(130) 증착시 유전층 스택(120D)보다 먼저 환원되는 물질일 수 있다. 절연성 계면층(120I)은 유효일함수(effective work function, eWF)가 크며 컨덕선밴드오프셋(Conduction Band Offset, CBO)이 큰 누설전류장벽(Leakage current barrier) 역할을 할 수 있다. 또한, 절연성 계면층(120I)은 유전층 스택(120D)의 등가산화막두께(Tox)를 증가시키지 않을 수 있다.
절연성 계면층(120I)은 전기음성도(Electronegativity)가 큰 물질일 수 있다. 절연성 계면층(120I)은 유전층 스택(120D)보다 폴링 전기음성도(Pauling Electronegativity)가 클 수 있다. 절연성 계면층(120I)은 지르코늄산화물 및 하프늄산화물에 비하여 폴링 전기음성도(이하, '전기음성도'라고 약칭함)가 큰 물질을 포함할 수 있다. 전기음성도가 크면 산화되기 어렵고 환원되기 쉽다. 따라서, 절연성 계면층(120I)이 유전층 스택(120D)을 대신하여 산소를 빼앗길 수 있다. 결국, 절연성 계면층(120I)은 유전층 스택(120D)의 산소 손실(oxygen loss)을 방지할 수 있다.
절연성 계면층(120I)은 전기음성도가 큰 원자, 예컨대, 금속원자, 실리콘원자 또는 저마늄원자를 포함할 수 있다. 절연성 계면층(120I)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 주석(Sn), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir), 니오븀(Nb), 저마늄(Ge), 실리콘(Si) 또는 이들의 조합을 포함할 수 있다.
절연성 계면층(120I)은 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide), 알루미늄산화물(Aluminum oxide), 실리콘산화물(Silicon oxide, SiO2), 주석산화물(Tin oxide), 저마늄산화물(Germanium oxide), 이산화몰리브덴(molybdenum dioxide), 삼산화몰리브덴(molybdenum trioxide), 이리듐산화물(Iridium oxide), 루테늄산화물(Ruthenium oxide) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 절연성 계면층(120I)은 티타늄산화물로 형성될 수 있고, 이를 '티타늄-베이스 계면층(Ti-base interface layer)'이라고 지칭할 수 있다.
다층 레이어드 스택(100M)은 고일함수 계면층(High workfunction interface layer, 140)을 더 포함할 수 있다. 고일함수 계면층(140)은 절연성 계면층(120I) 상에 형성될 수 있다. 고일함수 계면층(140)은 절연성 계면층(120I)과 제2도전층(130) 사이에 위치할 수 있다. 고일함수 계면층(140)은 제2도전층(130) 증착시 유전층 스택(120D)의 환원을 억제하고, 유전층 스택(120D)과 제2도전층(130) 사이의 유효일함수를 증가시킬 수 있다.
절연성 계면층(120I)과 고일함수 계면층(140)은 서로 다른 물질일 수 있다. 고일함수 계면층(140)은 원자층증착법(ALD)에 의해 증착된 물질일 수 있다. 고일함수 계면층(140)은 지르코늄-베이스 물질을 포함할 수 있다. 고일함수 계면층(140)은 고일함수물질을 포함할 수 있다. 고일함수 계면층(140)은 절연성 계면층(120I)을 사용하는 경우보다 유효일함수를 더 증가시키는 물질을 포함할 수 있다. 결국, 본 실시예들은 절연성 계면층(120I)과 고일함수 계면층(140)의 조합을 통해 누설전류를 더욱 개선시킬 수 있다.
고일함수 계면층(140)은 지르코늄질화물(ZrN) 또는 카본함유-지르코늄질화물(Carbon containing ZrN)을 포함할 수 있다. 카본함유-지르코늄질화물은 ZrCN을 포함할 수 있다. 카본함유-지르코늄질화물에서, 카본의 함량에 따라 유효일함수가 조절될 수 있다. 카본의 함량은 지르코늄소스물질의 유량 및 반응가스의 유량에 의해 조절될 수 있다. 지르코늄소스물질은 카본함유 지르코늄소스를 사용할 수 있다.
고일함수 계면층(140)으로서 지르코늄질화물(ZrN) 및 카본함유-지르코늄질화물은 원자층증착법(ALD)에 의해 형성될 수 있다. 예를 들어, 지르코늄소스물질(Zr source material)과 반응가스를 이용하여 형성될 수 있다. 여기서, 반응가스는 NH3를 포함할 수 있다. 예를 들어, 지르코늄소스물질은 ZAC(Cyclopentadienyl Tris(dimethylamino Zirconium, CpZr(NME2)3)를 포함할 수 있다. ZAC는 카본함유 지르코늄소스물질로서, ZAC를 이용하여 카본 도프드 지르코늄질화물을 증착할 수 있다. 카본 도프드 지르코늄질화물의 카본 함량은 카본함유 지르코늄소스물질의 유량에 의해 조절될 수 있다. 지르코늄질화물 및 카본 도프드 지르코늄질화물을 형성하기 위한 원자층 증착법은 지르코늄소스물질 주입, 퍼지, 반응가스 주입 및 퍼지로 이루어진 단위사이클을 수회 반복할 수 있다.
본 실시예에서, 절연성 계면층(120I)은 티타늄-베이스 계면층일 수 있고, 고일함수 계면층(140)은 지르코늄-베이스 계면층일 수 있다. 고일함수 계면층(140)은 절연성 계면층(120I)보다 극히 얇을 수 있다. 유전층 스택(120D)은 지르코늄산화물-베이스 물질일 수 있다. 유전층 스택(120D)과 고일함수 계면층(140)은 각각 지르코늄-베이스 물질로서, 유전층 스택(120D)은 지르코늄산화물-베이스 물질일 수 있고, 고일함수 계면층(140)은 지르코늄질화물-베이스 물질일 수 있다.
도 2a는 유전층 스택의 개략도로서, 유전층 스택(120D)은 제1유전층(121), 제2유전층(123)을 포함할 수 있다. 제1유전층(121) 및 제2유전층(123)은 약 40 이상의 고유전율을 가질 수 있다. 제1유전층(121) 및 제2유전층(123)은 정방정계 결정구조를 가질 수 있다. 제1유전층(121) 및 제2유전층(123)은 동일 물질일 수 있다. 제1유전층(121) 및 제2유전층(123)은 지르코늄산화물-베이스 물질을 포함할 수 있다. 제1유전층(121) 및 제2유전층(123)은 지르코늄산화물을 포함할 수 있다. 제1유전층(121) 및 제2유전층(123)은 정방정계 지르코늄산화물을 포함할 수 있다. 제1유전층(121) 및 제2유전층(123)은 원자층증착(ALD)에 의해 형성될 수 있다.
유전층 스택(120D)은 제1누설방지층(Leakage blocking layer, 122) 및 제2누설방지층(124)을 더 포함할 수 있다. 제1 및 제2누설방지층(122, 124)은 유전층 스택(120D)의 누설전류를 억제하는 역할을 할 수 있다. 제1 및 제2누설방지층(122, 124)은 고밴드갭 물질(High band gap material)을 포함할 수 있다. 제1 및 제2누설방지층(122, 124)은 제1 및 제2유전층(121, 123)보다 밴드갭에너지가 큰 물질을 포함할 수 있다. 제1 및 제2누설방지층(122, 124)은 제1 및 제2유전층(121, 123)과 다른 물질일 수 있다. 제1 및 제2누설방지층(122, 124)은 고유전율 물질을 포함하되, 제1 및 제2유전층(121, 123)보다 낮은 유전율을 가질 수 있다. 제1 및 제2누설방지층(122, 124)은 실리콘산화물 및 실리콘질화물보다 높은 유전율을 가질 수 있다. 제1 및 제2누설방지층(122, 124)은 알루미늄산화물(Aluminum oxide) 또는 베릴륨산화물(Beryllim Oxide)을 포함할 수 있다. 베릴륨산화물은 비정질일 수 있다. 베릴륨산화물은 우르자이트(wurtzite) 결정 구조 또는 암염(rocksalt) 구조일 수 있다. 제1 및 제2누설방지층(122, 124)은 원자층증착(ALD)에 의해 형성될 수 있다. 제1 및 제2누설방지층(122, 124)은 제1 및 제2유전층(121, 123)보다 극히 얇을 수 있고, 이에 따라 유전층 스택(120D)의 캐패시턴스 감소를 최소화할 수 있다.
일부 실시예에서, 제1누설방지층(122)은 제1유전층(121)과 제2유전층(123) 내에 극히 얇게 임베디드(embedded)될 수 있다. 제1누설방지층(122)은 제1유전층(121)과 제2유전층(123)의 결정립들(crystal grain)을 분리(separate)시키지 않을 수 있다. 즉, 제1유전층(121)과 제2유전층(123)의 정방정계 결정구조를 분리시키지 않을 수 있다. 제1누설방지층(122)은 제1유전층(121)과 제2유전층(123) 내에 도핑되어 형성될 수 있다.
제1유전층(121) 및 제2유전층(123)이 정방정계 지르코늄산화물을 포함하는 경우, 제1누설방지층(122)은 도펀트로 도핑된 정방정계 지르코늄산화물을 포함할 수 있다. 제1누설방지층(122)의 도펀트는 알루미늄(Al) 또는 베릴륨(Be)을 포함할 수 있다. 예를 들어, 제1누설방지층(122)은 알루미늄 도프드(aluminum-doped) 정방정계 지르코늄산화물 또는 베릴륨 도프드(Beryllium-doped) 지르코늄산화물을 포함할 수 있다.
제1누설방지층(122)에 의해 제1유전층(121) 및 제2유전층(123)의 두께 조절이 가능하다. 제1누설방지층(122)은 제1유전층(121) 및 제2유전층(123)보다 밴드갭이 더 클 수 있다. 제1유전층(121) 및 제2유전층(123)은 약 5.8eV의 밴드갭에너지를 가질 수 있고, 제1누설방지층(122)은 약 8.8eV~10.6eV의 밴드갭에너지를 가질 수 있다.
제2누설방지층(124)은 제2유전층(123)과 절연성 계면층(120I) 사이에 형성될 수 있다. 제2누설방지층(124)은 제2유전층(123)의 최상부 표면에 임베디드될 수 있다. 제2누설방지층(124)은 제1누설방지층(121)과 동일 물질로 형성될 수 있다. 예를 들어, 제2누설방지층(124)은 알루미늄-도프드 지르코늄산화물 또는 베릴륨-도프드 지르코늄산화물을 포함할 수 있다.
이와 같이, 제1누설방지층(122) 및 제2누설방지층(124)의 높은 밴드갭은 캐패시터(100)의 누설전류를 억제할 수 있다.
도 2b는 유전층 스택(120D)의 상세도이다.
도 2b를 참조하면, 제1누설방지층(122) 및 제2누설방지층(124)이 임베디드된 유전층스택(120D)은 제1유전층(121), 제1누설방지층(122), 제2유전층(123) 및 제2누설방지층(124)으로 구분될 수 있다. 제1유전층(121), 제1누설방지층(122), 제2유전층(123) 및 제2누설방지층(124)은 결정립들(120G)이 분리되지 않고 연속될 수 있다. 제1유전층(121), 제1누설방지층(122), 제2유전층(123) 및 제2누설방지층(124)은 각각 정방정계 결정구조를 가질 수 있다. 제1누설방지층(122)은 제1유전층(121)의 결정립들(120G)과 제2유전층(123)의 결정립들(120G)을 분리시키지 않을 수 있다. 제1누설방지층(122) 및 제2누설방지층(124)은 제1유전층(121) 및 제2유전층(123)보다 극히 얇을 수 있다.
제1유전층(121) 및 제2유전층(123)은 각각 도펀트가 비도핑된 언도프드 정방정계 지르코늄산화물(Undoped tetragonal hafnium oxide)일 수 있고, 제1누설방지층(122) 및 제2누설방지층(124)은 도펀트가 도핑된 도프드 정방정계 지르코늄산화물(doped tetragonal hafnium oxide)일 수 있다. 제1누설방지층(122) 및 제2누설방지층(124)은 도펀트로서 알루미늄 또는 베릴륨을 포함할 수 있다.
위와 같이, 제1누설방지층(122) 및 제2누설방지층(124)이 도펀트를 포함하고 있으나, 제1누설방지층(122) 및 제2누설방지층(124)은 도펀트의 산화물층이 아닐 수 있다. 예컨대, 제1누설방지층(122) 및 제2누설방지층(124)은 알루미늄산화물층(Al2O3 layer)이 아니라 알루미늄 도프드(aluminum-doped) 정방정계 지르코늄산화물일 수 있다.
본 실시예에서, 제1유전층(121), 제1누설방지층(122), 제2유전층(123) 및 제2누설방지층(124)은 각각 제1지르코늄산화물층, 제1알루미늄 도프드 지르코늄산화물층, 제2지르코늄산화물층 및 제2알루미늄 도프드 지르코늄산화물층일 수 있다. 따라서, 유전층 스택(120D)은 제1지르코늄산화물층, 제1알루미늄 도프드 지르코늄산화물층, 제2지르코늄산화물층 및 제2알루미늄 도프드 지르코늄산화물층의 순서로 적층된 'Z-AZ-Z-AZ 스택'을 포함할 수 있다. Z-AZ-Z-AZ 스택에서, Z는 지르코늄산화물을 지칭할 수 있고, AZ는 알루미늄 도프드 지르코늄산화물을 지칭할 수 있다. Z-AZ-Z-AZ 스택의 모든 물질은 정방정계 결정구조를 가질 수 있다.
도 2c는 비교예에 따른 유전층 스택(120D')을 설명하기 위한 도면이다.
도 2c를 참조하면, 유전층 스택(120D')은 제1유전층(121), 알루미늄산화물층(Al2O3, 122'), 제2유전층(123) 및 알루미늄산화물층(Al2O3, 124')이 형성될 수 있다. 알루미늄산화물층(122')에 의해, 제1유전층(121)의 결정립들(120G)과 제2유전층(123)의 결정립들(120G)은 분리(도면부호 '120S' 참조)될 수 있다. 제1유전층(121)과 제2유전층(123)의 결정립들(120G)이 알루미늄산화물층(122')에 의해 수직하게 분리된다. 알루미늄산화물층(122')은 도 2b의 제1누설방지층(122)보다 더 두꺼울 수 있고, 연속된 층일 수 있다. 제1유전층(121)과 제2유전층(123)이 지르코늄산화물을 포함하는 경우, 유전층 스택(120D')은 'Z-A-Z-A 스택'이라고 지칭할 수 있다. Z-A-Z-A 스택에서, Z는 지르코늄산화물을 지칭할 수 있고, A는 알루미늄산화물을 지칭할 수 있다.
본 실시예에 따른 유전층 스택(120D)은 'Z-AZ-Z-AZ 스택'을 포함하는데 반해, 비교예에 따른 유전층 스택(120D')은 'Z-A-Z-A 스택'을 포함한다. Z-AZ-Z-AZ 스택은 제1지르코늄산화물층의 결정립들과 제2지르코늄산화물층의 결정립들이 알루미늄 도프드 지르코늄산화물층에 의해 분리되지 않는다. 이에 반해, Z-A-Z-A 스택은 알루미늄산화물층에 의해 제1지르코늄산화물층의 결정립들과 제2지르코늄산화물층의 결정립들이 분리된다.
비교예와 같이, 제1유전층(121) 및 제2유전층(123)의 결정립들(120G)이 알루미늄산화물층(122')에 의해 분리되는 경우, 제1유전층(121) 및 제2유전층(123)의 유전율이 감소한다. 제1유전층(121) 및 제2유전층(123)의 유전율이 감소하면, 등가산화막두께(Tox)를 작게 할 수 없다.
상술한 도 2b에 따르면, 제1누설방지층(122) 및 제2누설방지층(124)이 임베디드됨에 따라된 유전층 스택(120D)의 유전율을 증가시키면서 등가산화막두께를 낮출 수 있다. 제1누설방지층(122) 및 제2누설방지층(122)에 의해 유전층 스택(120D)의 누설전류를 억제할 수 있다.
다른 실시예에서, 제2누설방지층(124)이 생략될 수 있다. 따라서, 유전층 스택(120D)은 제1누설방지층(122)이 임베디드된 제1유전층(121) 및 제2유전층(123)을 포함할 수 있다. 유전층 스택(120D)은 Z-AZ-Z 스택을 포함할 수 있다. Z-AZ-Z 스택의 모든 물질은 정방정계 결정구조를 가질 수 있다.
도 3a 내지 도 3d는 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 도면이다.
도 3a에 도시된 바와 같이, 제1도전층(110)이 형성될 수 있다. 제1도전층(110)은 금속함유물질을 포함할 수 있다. 제1도전층(110)은 금속(Metal), 금속질화물(Metal nitride), 금속탄화물(Metal carbide), 도전성 금속질화물(conducitve metal nitride), 도전성 금속산화물(conductive metal oxide) 또는 이들의 조합을 포함할 수 있다. 제1도전층(110)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 몰리브덴, 몰리브덴 산화물, 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1도전층(110)은 '하부 전극(bottom electrode) 또는 스토리지노드(storage node)'라고 지칭될 수 있다. 제1도전층(110)은 'ALD 티타늄질화물'로 형성될 수 있다. ALD 티타늄질화물은 원자층증착법에 의해 증착된 티타늄질화물을 지칭할 수 있다.
제1도전층(110) 상에 유전층 스택(120D)이 형성될 수 있다. 유전층 스택(120D)은 도 2a 및 도 2b에 도시된 유전층 스택(120D)과 동일할 수 있다.
유전층 스택(120D)은 원자층 증착법(ALD)에 의해 증착될 수 있다. 예를 들어, 제1도전층(110)이 준비된 기판을 원자층 증착 챔버로 로딩시킨 후, 제1도전층(110) 상에 유전층 스택(120D)을 증착할 수 있다.
유전층 스택(120D)이 지르코늄산화물 베이스 물질인 경우, 지르코늄산화물의 원자층 증착이 수행될 수 있다. 예를 들어, 지르코늄산화물의 원자층 증착은 지르코늄소스물질 주입, 퍼지, 반응가스 물질 주입, 퍼지의 순서로 이루어진 단위 사이클을 수회 반복할 수 있다.
유전층 스택(120D)은 지르코늄산화물을 증착하는 동안에 알루미늄소스물질 주입 및 퍼지를 추가로 수행할 수 있다. 유전층 스택(120D)의 원자층 증착은 제1지르코늄산화물 증착, 제1누설방지층 형성, 제2지르코늄산화물 증착 및 제2누설방지층 형성의 순서로 수행될 수 있다. 제1지르코늄산화물 증착 및 제2지르코늄산화물 증착은 동일한 단위 사이클을 이용하여 수행될 수 있다. 제1누설방지층 형성 및 제2누설방지층 형성은 동일한 단위 사이클을 이용하여 수행될 수 있다.
제1지르코늄산화물 증착 및 제2지르코늄산화물 증착은 지르코늄소스물질 주입, 퍼지, 반응가스 물질 주입 및 퍼지로 이루어진 단위 사이클을 수회 반복하여 수행될 수 있다. 제1누설방지층 형성 및 제2누설방지층 형성은 알루미늄소스물질 주입 및 퍼지의 순서로 이루어진 단위 사이클을 수회 반복할 수 있다. 이에 따라, 제1누설방지층(122) 및 제2누설방지층(124)이 임베디드된 유전층 스택(120D)을 증착할 수 있다. 유전층 스택(120D)은 지르코늄산화물 내에 알루미늄이 임베디드된 물질일 수 있다.
도 3b에 도시된 바와 같이, 유전층 스택(120D) 상에 절연성 계면층(120I)이 형성될 수 있다. 절연성 계면층(120I)은 원자층 증착법에 의해 증착될 수 있다. 절연성 계면층(120I)은 티타늄산화물-베이스 물질을 포함할 수 있다. 절연성 계면층(120I)은 티타늄산화물의 원자층 증착에 의해 형성될 수 있다. 티타늄산화물의 원자층 증착은 티타늄소스물질 주입, 퍼지, 반응가스 주입 및 퍼지의 순서로 이루어진 단위사이클을 수회 반복하여 수행될 수 있다. 티타늄소스물질은 TiCl4를 이용할 수 있고, 반응가스는 산소함유가스를 이용할 수 있다.
도 3c에 도시된 바와 같이, 절연성 계면층(120I) 상에 고일함수 계면층(140)이 형성될 수 있다. 고일함수 계면층(140)은 원자층 증착법에 의해 증착될 수 있다. 고일함수 계면층(140)은 지르코늄-베이스 물질을 포함할 수 있다. 고일함수 계면층(140)은 지르코늄질화물의 원자층 증착에 의해 형성될 수 있다. 지르코늄질화물의 원자층 증착은 지르코늄소스물질 주입, 퍼지, 반응가스 주입 및 퍼지의 순서로 이루어진 단위사이클을 수회 반복하여 수행될 수 있다. 지르코늄소스물질은 ZAC(CpZr(NME2)3)를 이용할 수 있고, 반응가스는 질소함유가스를 이용할 수 있다. 여기서, 질소 함유가스는 NH3를 포함할 수 있다. 카본 도프드 지르코늄질화물의 증착을 위해 질소함유가스의 유량 또는 ZAC의 유량을 조절할 수 있다. 카본 도프드 지르코늄질화물의 카본 함량은 질소함유가스의 유량보다는 ZAC의 유량에 의해 조절될 수 있다. 질소함유가스의 유량 및 사이클횟수는 누설전류를 개선하는데 기여할 수 있다. 예를 들어, 질소함유가스의 유량이 증가하거나, 질소함유가스의 사이클회수가 감소하는 경우, 캐패시터의 누설전류가 개선될 수 있다.
도 3d에 도시된 바와 같이, 고일함수 계면층(140) 상에 제2도전층(130)이 형성될 수 있다. 제2도전층(130)은 금속함유물질을 포함할 수 있다. 제2도전층(130)은 금속(Metal), 금속질화물(Metal nitride), 금속탄화물(Metal carbide), 도전성 금속질화물(conducitve metal nitride), 도전성 금속산화물(conductive metal oxide) 또는 이들의 조합을 포함할 수 있다. 제1도전층(130)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 몰리브덴, 몰리브덴 산화물, 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 제2도전층(130)은 티타늄질화물(TiN)과 실리콘저마늄(SiGe)의 순서로 적층될 수 있다. 고일함수 계면층(140)은 제2도전층(130) 형성시, 절연성 계면층(120I) 및 유전층 스택(120D)이 환원되는 것을 방지할 수 있다. 따라서, 유전층 스택(120D)의 산소손실을 방지할 수 있다.
상술한 실시예들에서, 제1도전층(110)과 제2도전층(130) 사이에 유전층 스택(120D), 절연성 계면층(120I) 및 고일함수 계면층(140)의 순서로 적층될 수 있다. 유전층 스택(120D)이 알루미늄이 임베디드된 지르코늄산화물 스택(Z-AZ-Z-AZ 스택)을 포함하고, 절연성 계면층(120I)과 고일함수계면층(140)이 각각 티타늄산화물 및 지르코늄질화물을 포함하므로, 제1도전층(110)과 제2도전층(130) 사이에 'Z-AZ-Z-AZ-T-ZN 스택'이 형성될 수 있다. Z-AZ-Z-AZ-T-ZN 스택에서, ZN은 지르코늄질화물을 지칭할 수 있다.
도 4는 고일함수계면층을 형성함에 따른 일함수 변화를 설명하기 위한 도면이다. 도 4는 C-V 특성을 비교한 도면으로서, 플랫밴드전압의 쉬프트를 설명하고 있다. 플랫밴드전압은 일함수(workfunction)에 의존할 수 있다. 일함수를 증가시키거나 또는 감소시키므로써 플랫밴드전압이 쉬프트될 수 있다. 고일함수는 플랫밴드전압을 파지티브(positive) 방향으로 쉬프트시킬 수 있고, 저일함수는 플랫밴드전압을 네가티브(negative) 방향으로 쉬프트시킬 수 있다.
도 4에서, ZAZAT 스택은 고일함수계면층(140)이 생략된 경우로서, 유전층 스택(120D) 및 절연성 계면층(120I)이 적층된 'Z-AZ-Z-AZ-T 스택'을 지칭할 수 있다. ZAZATZ 스택은 유전층 스택(120D), 절연성 계면층(120I) 및 고일함수 계면층(140)이 적층된 Z-AZ-Z-AZ-T-ZN 스택을 지칭할 수 있다.
도 4를 참조하면, ZAZATZ 스택은 플랫밴드전압을 파지티브 방향으로 쉬프트시키고 있으며(도면부호 'PS' 참조), 이에 따라 ZAZATZ 스택은 ZAZAT 스택보다 유효일함수를 더 증가시키고 있음을 알 수 있다. ZAZATZ 스택은 ZAZAT 스택보다 0.1eV~0.2eV만큼 유효일함수를 더 증가시킬 수 있다. 예를 들어, ZAZAT 스택에 의해 약 4.6eV의 유효일함수를 얻을 수 있고, ZAZATZ 스택에 의해 약 4.8eV 이상의 유효일함수를 얻을 수 있다.
도 5는 고일함수계면층을 형성함에 따른 누설전류를 설명하기 위한 도면이다. 도 5를 참조하면, ZAZATZ 스택은 ZAZAT 스택보다 누설전류(cap LKG)를 더 감소시키고 있음을 알 수 있다. 예를 들어, ZAZATZ 스택은 ZAZAT 스택보다 누설전류를 약 50% 정도 더 감소시킬 수 있다. 아울러, ZAZATZ 스택은 ZAZAT 스택보다 등가산화막두께(Tox)를 더욱 감소(도면부호 'Tox scaling' 참조)시킬 수 있다.
도 6a 및 도 6b는 다른 실시예에 따른 캐패시터를 설명하기 위한 도면이다.
도 6a을 참조하면, 캐패시터(200)는 도 1의 캐패시터(100)와 유사할 수 있다. 캐패시터(200)는 제1도전층(110), 다층 레이어드 스택(200M) 및 제2도전층(130)을 포함할 수 있다. 다층 레이어드 스택(200M)은 유전층 스택(120D), 절연성 계면층(120I) 및 고일함수 계면층(140)을 포함할 수 있다. 유전층 스택(120D)은 제1유전층(121), 제1누설방지층(122), 제2유전층(123) 및 제2누설방지층(124)을 포함할 수 있다. 제1누설방지층(122) 및 제2누설방지층(124)은 유전층 스택(120D) 내에 임베디드될 수 있다. 고일함수 계면층(140)은 절연성 계면층(120I)과 제2도전층(130) 사이에 위치할 수 있다.
다층 레이어드 스택(200M)은 유전층 스택(120D)과 제1도전층(130) 사이의 극고유전율층(220)을 더 포함할 수 있다. 극고유전율층(220)은 유전층 스택(120D)보다 높은 유전율을 가질 수 있다. 극고유전율층(220)은 약 60 이상의 유전율을 가질 수 있다. 극고유전율층(220)과 유전층 스택(120D)은 서로 다른 물질을 포함할 수 있다. 극고유전율층(220)은 정방정계 결정구조를 가질 수 있다.
극고유전율층(220)은 하프늄산화물-베이스 물질을 포함할 수 있다. 극고유전율층(220)은 정방정계 하프늄산화물을 포함할 수 있다. 정방정계 하프늄산화물은 정방정계 결정구조를 갖는 하프늄산화물을 지칭한다. 극고유전율층(220)의 하부면은 제1도전층(110)에 직접 접촉할 수 있고, 극고유전율층(220)의 상부면은 유전층 스택(120D)에 직접 접촉할 수 있다. 극고유전율층(220)은 순수 정방정계 결정구조를 가질 수 있다. 극고유전율층(220)의 높은 유전율은 유전층 스택(120D)에 의해 얻어질 수 있다. 예를 들어, 유전층 스택(120D)의 제1유전층(121)은 극고유전율층(220)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
다층 레이어드 스택(200M)은 H-Z-AZ-Z-AZ-T-ZN 스택을 포함할 수 있다. H-Z-AZ-Z-AZ-T-Z 스택에서, H는 정방정계 하프늄산화물을 지칭할 수 있다.
도 6b를 참조하면, 캐패시터(201)는 도 6a의 캐패시터(200)와 유사할 수 있다. 캐패시터(201)는 제1도전층(110), 다층 레이어드 스택(201M) 및 제2도전층(130)을 포함할 수 있다. 다층 레이어드 스택(201M)은 유전층 스택(120D), 절연성 계면층(120I) 및 및 고일함수계면층(140)을 포함할 수 있다. 유전층 스택(120D)은 제1유전층(121), 제1누설방지층(122), 제2유전층(123) 및 제2누설방지층(124)을 포함할 수 있다. 제1누설방지층(122) 및 제2누설방지층(124)은 유전층 스택(120D) 내에 임베디드될 수 있다. 고일함수 계면층(140)은 절연성 계면층(120I)과 제2도전층(130) 사이에 위치할 수 있다.
다층 레이어드 스택(201M)은 유전층 스택(120D)과 제1도전층(130) 사이의 제1극고유전율층(221)을 더 포함할 수 있다. 제1극고유전율층(221)은 유전층 스택(120D)보다 높은 유전율을 가질 수 있다. 제1극고유전율층(221)은 약 60 이상의 유전율을 가질 수 있다. 제1극고유전율층(221)과 유전층 스택(120D)은 서로 다른 물질을 포함할 수 있다. 제1극고유전율층(221)은 정방정계 결정구조를 가질 수 있다.
제1극고유전율층(221)은 하프늄산화물-베이스 물질을 포함할 수 있다. 제1극고유전율층(221)은 정방정계 하프늄산화물을 포함할 수 있다. 제1극고유전율층(221)의 하부면은 제1도전층(110)에 직접 접촉할 수 있고, 제1극고유전율층(221)의 상부면은 유전층 스택(120D)의 제1유전층(121)에 직접 접촉할 수 있다. 제1극고유전율층(221)은 순수 정방정계 결정구조를 가질 수 있다. 제1극고유전율층(221)의 높은 유전율은 유전층 스택(120D)에 의해 얻어질 수 있다. 예를 들어, 유전층 스택(120D)의 제1유전층(121)은 제1극고유전율층(221)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
다층 레이어드 스택(201M)은 제2극고유전율층(222)을 더 포함할 수 있다. 제2극고유전율층(222)은 유전층 스택(120D) 내에 임베디드될 수 있다. 제2극고유전율층(222)은 유전층 스택(120D)보다 높은 유전율을 가질 수 있다. 제2극고유전율층(222)은 약 60 이상의 유전율을 가질 수 있다. 제2극고유전율층(222)과 유전층 스택(120D)은 서로 다른 물질을 포함할 수 있다. 제2극고유전율층(222)은 정방정계 결정구조를 가질 수 있다.
제2극고유전율층(222)은 하프늄산화물-베이스 물질을 포함할 수 있다. 제2극고유전율층(222)은 정방정계 하프늄산화물을 포함할 수 있다. 제2극고유전율층(222)의 상부면은 제2누설방지층(124)에 직접 접촉할 수 있고, 제2극고유전율층(221)의 하부면은 제2유전층(123)에 직접 접촉할 수 있다. 제2극고유전율층(222)은 정방정계 결정구조를 가질 수 있다. 제2극고유전율층(222)의 높은 유전율은 유전층 스택(120D)에 의해 얻어질 수 있다. 예를 들어, 유전층 스택(120D)의 제2유전층(123)은 제2극고유전율층(222)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
다층 레이어드 스택(201M)은 H-Z-AZ-Z-H-AZ-T-ZN 스택을 이룰 수 있다.
도 6a 및 6b에서, 극고유전율층(220), 제1극고유전율층(221) 및 제2극고유전율층(222)은 각각 도펀트(dopant)를 더 포함할 수 있다. 도펀트는 스트론튬(Sr), 란탄늄(La), 가돌리늄(Gd), 알루미늄(Al), 실리콘(Si), 이트륨(Y), 지르코늄(Zr), 니오븀(Nb), 비스무스(Bi), 저마늄(Ge), 디스프로슘(Dy), 티타늄(Ti), 세륨(Ce), 마그네슘(Mg) 또는 질소(N)를 포함할 수 있다.
도 7a 내지 도 7c는 다른 실시예에 따른 캐패시터을 설명하기 위한 도면이다.
도 7a을 참조하면, 캐패시터(300)는 도 1의 캐패시터(100)와 유사할 수 있다. 캐패시터(300)는 제1도전층(110), 다층 레이어드 스택(300M) 및 제2도전층(130)을 포함할 수 있다. 다층 레이어드 스택(300M)은 유전층 스택(320), 절연성 계면층(120I) 및 고일함수 계면층(140)을 포함할 수 있다. 유전층 스택(320)은 제1하프늄산화물(321), 제1누설방지층(322), 제2하프늄산화물(323) 및 제2누설방지층(324)을 포함할 수 있다. 절연성 계면층(120I)은 티타늄산화물을 포함할 수 있다. 고일함수 계면층(140)은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다.
제1하프늄산화물(321) 및 제2하프늄산화물(323)은 하프늄산화물-베이스 물질을 포함할 수 있다. 따라서, 유전층 스택(320)은 제1하프늄산화물(321), 제1누설방지층(322), 제2하프늄산화물(323) 및 제2누설방지층(324)을 포함할 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 알루미늄을 포함할 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 하프늄산화물-베이스 물질 내에 임베디드될 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 알루미늄 도프드 하프늄산화물을 포함할 수 있다. 제1 및 제2하프늄산화물(321, 323)은 정방정계 결정구조를 가질 수 있다.
다층 레이어드 스택(300M)은 H-AH-H-AH-T-ZN 스택을 이룰 수 있다. H-AH-H-AH-T-Z 스택에서 AH는 알루미늄 도프드 하프늄산화물을 지칭할 수 있다.
도 7b를 참조하면, 캐패시터(301)는 도 7a의 캐패시터(300)와 유사할 수 있다. 캐패시터(301)는 제1도전층(110), 다층 레이어드 스택(301M) 및 제2도전층(130)을 포함할 수 있다. 다층 레이어드 스택(301M)은 유전층 스택(320), 절연성 계면층(120I) 및 고일함수 계면층(140)을 포함할 수 있다. 유전층 스택(320)은 제1하프늄산화물(321), 제1누설방지층(322), 제2하프늄산화물(323) 및 제2누설방지층(324)을 포함할 수 있다.
제1하프늄산화물(321) 및 제2하프늄산화물(323)은 하프늄산화물-베이스 물질을 포함할 수 있다. 따라서, 유전층 스택(320)은 제1하프늄산화물(321), 제1누설방지층(322), 제2하프늄산화물(323) 및 제2누설방지층(324)을 포함할 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 알루미늄을 포함할 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 하프늄산화물-베이스 물질 내에 임베디드될 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 알루미늄 도프드 하프늄산화물을 포함할 수 있다. 제1 및 제2하프늄산화물(321, 323)은 정방정계 결정구조를 가질 수 있다.
다층 레이어드 스택(301M)은 유전층 스택(320)과 제1도전층(110) 사이의 시드층(331)을 더 포함할 수 있다. 시드층(331)은 유전층 스택(320)보다 낮은 유전율을 가질 수 있다. 시드층(331)은 약 40의 유전율을 가질 수 있다. 시드층(331)과 유전층 스택(320)은 서로 다른 물질을 포함할 수 있다. 시드층(331)은 정방정계 결정구조를 가질 수 있다.
시드층(331)은 지르코늄산화물-베이스 물질을 포함할 수 있다. 시드층(331)은 정방정계 지르코늄산화물을 포함할 수 있다. 시드층(331)의 하부면은 제1도전층(110)에 직접 접촉할 수 있고, 시드층(331)의 상부면은 유전층 스택(320)에 직접 접촉할 수 있다. 시드층(331)은 순수 정방정계 결정구조를 가질 수 있다. 예를 들어, 시드층(331)은 유전층 스택(320)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다. 시드층(331)은 제1하프늄산화물(321)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
다층 레이어드 스택(301M)은 Z-H-AH-H-AH-T-ZN 스택을 이룰 수 있다.
도 7c를 참조하면, 캐패시터(302)는 도 7b의 캐패시터(301)와 유사할 수 있다. 캐패시터(302)는 제1도전층(110), 다층 레이어드 스택(302M) 및 제2도전층(130)을 포함할 수 있다. 다층 레이어드 스택(302M)은 유전층 스택(320) 및 계면층(140)을 포함할 수 있다. 유전층 스택(320)은 제1하프늄산화물(321), 제1누설방지층(322), 제2하프늄산화물(323) 및 제2누설방지층(324)을 포함할 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 알루미늄을 포함할 수 있다. 제1누설방지층(322) 및 제2누설방지층(324)은 하프늄산화물-베이스 물질 내에 임베디드될 수 있다. 제1 및 제2하프늄산화물(321, 323)은 정방정계 결정구조를 가질 수 있다. 계면층(140)은 절연성 계면층(120I) 및 고일함수계면층(140)을 포함할 수 있다.
다층 레이어드 스택(302M)은 유전층 스택(320)과 제1도전층(110) 사이의 제1시드층(331)을 더 포함할 수 있다. 제1시드층(331)은 유전층 스택(320)보다 낮은 유전율을 가질 수 있다. 제1시드층(331)은 약 40의 유전율을 가질 수 있다.
제1시드층(331)과 유전층 스택(320)은 서로 다른 물질을 포함할 수 있다. 제1시드층(331)은 정방정계 결정구조를 가질 수 있다.
제1시드층(331)은 지르코늄산화물-베이스 물질을 포함할 수 있다. 제1시드층(331)은 정방정계 지르코늄산화물을 포함할 수 있다. 제1시드층(331)의 하부면은 제1도전층(110)에 직접 접촉할 수 있고, 제1시드층(331)의 상부면은 유전층 스택(320)에 직접 접촉할 수 있다. 제1시드층(331)은 순수 정방정계 결정구조를 가질 수 있다. 제1시드층(331)은 유전층 스택(320)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다. 제1시드층(331)은 제1하프늄산화물(321)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
다층 레이어드 스택(302M)은 유전층 스택(320)내에 임베디드된 제2시드층(332)을 더 포함할 수 있다. 제2시드층(332)은 유전층 스택(320)보다 낮은 유전율을 가질 수 있다. 제2시드층(332)은 약 40의 유전율을 가질 수 있다. 제2시드층(332)은 제2하프늄산화물(323)에 접촉할 수 있다.
제2시드층(332)과 유전층 스택(320)은 서로 다른 물질을 포함할 수 있다. 제2시드층(332)은 정방정계 결정구조를 가질 수 있다. 제1시드층(331)과 제2시드층(332)은 동일 물질을 포함할 수 있다.
제2시드층(332)은 지르코늄산화물-베이스 물질을 포함할 수 있다. 제2시드층(332)은 정방정계 지르코늄산화물을 포함할 수 있다. 제2시드층(331)의 하부면은 제2하프늄산화물(323)에 직접 접촉할 수 있고, 제2시드층(332)의 상부면은 제2누설방지층(324)에 직접 접촉할 수 있다. 제2시드층(332)은 순수 정방정계 결정구조를 가질 수 있다. 예를 들어, 제2시드층(332)은 제2하프늄산화물(323)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
상술한 바와 같이, 제1시드층(331) 및 제2시드층(332)은 각각 제1하프늄산화물(321) 및 제2하프늄산화물(323)의 정방정계 결정화를 촉진시키는 시드 역할을 할 수 있다.
다층 레이어드 스택(302M)은 Z-H-AH-H-Z-AH-T-ZN 스택을 이룰 수 있다.
도 8은 다른 실시예에 따른 캐패시터를 설명하기 위한 도면이다.
도 8을 참조하면, 캐패시터(400)는 도 1의 캐패시터(100)와 유사할 수 있다. 캐패시터(400)는 제1도전층(110), 다층 레이어드 스택(400M) 및 제2도전층(130)을 포함할 수 있다. 다층 레이어드 스택(400M)은 유전층(420), 절연성 계면층(120I) 및 고일함수 계면층(140)을 포함할 수 있다. 유전층(420)은 하프늄산화물과 지르코늄산화물이 상호믹싱된 HZO(HfZrO) 구조를 포함할 수 있다.
도 9a 내지 도 9c는 메모리 셀을 도시한 도면이다. 도 9b는 도 9a의 A-A'선에 따른 단면도이다. 도 9c는 도 9a의 B-B'선에 따른 단면도이다
메모리 셀(500)은 매립워드라인(508)을 포함하는 셀트랜지스터, 비트라인(514) 및 캐패시터(600)를 포함할 수 있다. 캐패시터(600)는 유전층 스택을 포함할 수 있고, 유전층 스택은 전술한 실시예들의 유전층 스택들 중 어느 하나를 포함할 수 있다.
메모리 셀(500)을 자세히 살펴보기로 한다.
기판(501)에 소자분리층(503) 및 활성영역(504)이 형성될 수 있다. 소자분리층(503)에 의해 복수의 활성영역(504)이 정의될 수 있다. 기판(501)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(501)은 반도체기판을 포함할 수 있다. 기판(501)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(501)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(501)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(501)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(501)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(503)은 STI(Shallow Trench Isolation) 공정에 의해 소자분리트렌치(502) 내에 형성될 수 있다.
기판(501)에 워드라인트렌치(506)가 형성될 수 있다. 워드라인트렌치(506)는 게이트트렌치라고 지칭될 수 있다. 워드라인트렌치(506)의 표면 상에 게이트절연층(507)이 형성된다. 게이트절연층(507) 상에 워드라인트렌치(506)를 부분적으로 채우는 매립워드라인(508)이 형성될 수 있다. 매립워드라인(508)은 매립게이트전극이라고 지칭될 수 있다. 매립워드라인(508) 상에 워드라인캡핑층(509)이 형성될 수 있다. 매립워드라인(508)의 상단표면은 기판(501)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(508)은 저저항 금속물질일 수 있다. 매립워드라인(508)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(508)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(501)에 제1 및 제2불순물영역(510, 511)이 형성될 수 있다. 제1 및 제2불순물영역(510, 511)은 워드라인트렌치(506)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(510, 511)은 제1 및 제2소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(510, 511)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(508), 제1 및 제2불순물영역(510, 511)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(508)에 의해 숏채널효과를 개선할 수 있다.
기판(501) 상에 비트라인콘택플러그(513)가 형성될 수 있다. 비트라인콘택플러그(513)는 제1불순물영역(510)에 접속될 수 있다. 비트라인콘택플러그(513)는 비트라인콘택홀(512) 내에 위치할 수 있다. 비트라인콘택홀(512)은 하드마스크층(505)에 형성될 수 있다. 하드마스크층(505)은 기판(501) 상에 형성될 수 있다. 비트라인콘택홀(512)은 제1불순물영역(510)을 노출시킬 수 있다. 비트라인콘택플러그(513)의 하부면은 기판(501)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(513)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(513)의 일부는 비트라인콘택홀(512)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(513) 상에 비트라인(514)이 형성될 수 있다. 비트라인(514) 상에 비트라인하드마스크(515)가 형성될 수 있다. 비트라인(514) 및 비트라인하드마스크(515)의 적층구조물은 비트라인구조물(BL)이라고 지칭할 수 있다. 비트라인(514)은 매립워드라인(508)과 교차하는 방향으로 연장된 라인 형상을 가질 수 있다. 비트라인(514)의 일부는 비트라인콘택플러그(513)와 접속될 수 있다. 비트라인(514)은 금속물질을 포함할 수 있다. 비트라인하드마스크(515)는 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 측벽에 비트라인스페이서(516)가 형성될 수 있다. 비트라인스페이서(516)의 바텀부는 비트라인콘택플러그(513) 양측벽에 형성되도록 연장될 수 있다. 비트라인스페이서(516)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 비트라인스페이서(516)는 에어갭을 포함할 수 있다. 예컨대, 실리콘질화물 사이에 에어갭이 위치하는 NAN(Nitride-Air gap-Nitride) 구조일 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지노드콘택홀(518)에 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(511)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(519)와 상부 플러그(521)를 포함할 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(519)와 상부 플러그(521) 사이의 오믹콘택층(520)을 더 포함할 수 있다. 오믹콘택층(520)은 금속실리사이드를 포함할 수 있다. 상부 플러그(521)는 금속물질을 포함할 수 있고, 하부 플러그(519)는 실리콘함유물질을 포함할 수 있다.
비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(517)이 형성될 수 있다. 플러그분리층(517)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(505)과 함께 스토리지노드콘택홀(518)을 제공할 수 있다.
스토리지노드콘택플러그(SNC) 상에 캐패시터(600)가 형성될 수 있다.
도 10a 내지 도 10f는 메모리셀의 캐패시터(600)의 응용예들을 도시한 도면이다.
도 10a를 참조하면, 캐패시터(611)는 하부전극(601), 다층 레이어드 스택(600M) 및 상부전극(602)을 포함할 수 있다. 전술한 실시예들의 제1도전층(110)은 하부전극(601)에 대응할 수 있고, 제2도전층(130)은 상부전극(602)에 대응할 수 있다. 하부전극(601)은 실린더 형상일 수 있다. 하부전극(601)과 상부전극(602) 사이에 다층 레이어드 스택(600M)이 형성될 수 있다. 다층 레이어드 스택(600M)은 유전층 스택(603) 및 고일함수 계면층(604)을 포함할 수 있다. 유전층 스택(603)은 전술한 실시예들의 유전층 스택들 중에서 어느 하나에 대응될 수 있다. 예를 들어, 유전층 스택(603)은 지르코늄산화물-베이스 물질 또는 하프늄산화물-베이스 물질을 포함할 수 있고, 고일함수 계면층(604)은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다. 도시하지 않았으나, 유전층 스택(603)과 고일함수 계면층(604) 사이에 절연성 계면층이 더 형성될 수 있다.
이하, 도 10b 내지 도 10f에서 도 10a의 실시예와 중복되는 내용에 대한 상세한 설명은 생략하기로 한다.
도 10b를 참조하면, 캐패시터(612)는 실린더 형상의 하부전극(601), 다층 레이어드 스택(600M) 및 상부전극(602)을 포함할 수 있다. 캐패시터(612)는 서포터(600S)를 더 포함할 수 있다. 서포터(600S)는 하부전극(601)의 외벽을 지지하는 구조물이다. 서포터(600S)는 실리콘질화물을 포함할 수 있다. 서포터(600S)는 싱글 서포터 구조일 수 있다. 다른 실시예에서, 복수의 서포터(600S)가 하부전극(601)의 외벽을 지지할 수 있다. 복수의 서포터(600S)는 다층 레벨 서포터 구조로 형성될 수 있다. 다층 레벨 서포터 구조는 적어도 2층 이상의 서포터를 포함할 수 있다. 예를 들어, 3층 레벨 서포터 구조는 하부전극(601)의 하부 외벽을 지지하는 하부 서포터, 하부전극(601)의 중간 외벽을 지지하는 중간 서포터 및 하부전극(601)의 상부 외벽을 지지하는 상부 서포터를 포함할 수 있다.
다층 레이어드 스택(600M)은 유전층 스택(603) 및 고일함수 계면층(604)을 포함할 수 있다. 유전층 스택(603)은 전술한 실시예들의 유전층 스택들 중에서 어느 하나에 대응될 수 있다. 예를 들어, 유전층 스택(603)은 지르코늄산화물-베이스 물질 또는 하프늄산화물-베이스 물질을 포함할 수 있고, 고일함수 계면층(604)은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다. 도시하지 않았으나, 유전층 스택(603)과 고일함수 계면층(604) 사이에 절연성 계면층이 더 형성될 수 있다.
도 10c 및 도 10d를 참조하면, 캐패시터(613, 614)는 필라 형상의 하부전극(601P), 다층 레이어드 스택(600M) 및 상부전극(602)을 포함할 수 있다. 도 10d의 캐패시터(614)는 서포터(600S)를 더 포함할 수 있다. 다층 레이어드 스택(600M)은 유전층 스택(603) 및 고일함수 계면층(604)을 포함할 수 있다. 유전층 스택(603)은 전술한 실시예들의 유전층 스택들 중에서 어느 하나에 대응될 수 있다. 예를 들어, 유전층 스택(603)은 지르코늄산화물-베이스 물질 또는 하프늄산화물-베이스 물질을 포함할 수 있고, 고일함수 계면층(604)은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다. 도시하지 않았으나, 유전층 스택(603)과 고일함수 계면층(604) 사이에 절연성 계면층이 더 형성될 수 있다.
도 10e 및 도 10f를 참조하면, 캐패시터(615, 616)는 필린더 형상의 하부전극(601L), 다층 레이어드 스택(600M) 및 상부전극(602)을 포함할 수 있다. 도 10f의 캐패시터(616)는 서포터(600S)를 더 포함할 수 있다. 하부전극(601L)은 필라 형상과 실린더 형상이 머지된 하이브리드 구조일 수 있다. 이와 같이, 필라 형상과 실린더 형상의 하이브리드 구조를 필린더 형상(Pylinder-shape)이라고 지칭할 수 있다. 다층 레이어드 스택(600M)은 유전층 스택(603) 및 고일함수 계면층(604)을 포함할 수 있다. 유전층 스택(603)은 전술한 실시예들의 유전층 스택들 중에서 어느 하나에 대응될 수 있다. 예를 들어, 유전층 스택(603)은 지르코늄산화물-베이스 물질 또는 하프늄산화물-베이스 물질을 포함할 수 있고, 고일함수 계면층(604)은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다. 도시하지 않았으나, 유전층 스택(603)과 고일함수 계면층(604) 사이에 절연성 계면층이 더 형성될 수 있다.
도 10a 내지 도 10f에 따르면, 캐패시터(611~616)는 하부전극(601, 601P, 601L), 상부전극(602), 하부전극(601, 601P, 601L)과 상부전극(602) 사이의 유전층 스택(603), 유전층 스택(603)과 상부전극(602) 사이의 고일함수 계면층(604)을 포함할 수 있다. 유전층 스택(603)은 정방정계 결정구조를 가질 수 있다. 유전층 스택(603)은 지르코늄산화물-베이스 물질 또는 하프늄산화물-베이스 물질을 포함할 수 있다. 유전층 스택(603)은 정방정계 결정구조를 갖는 지르코늄산화물, 정방정계 결정구조를 갖는 하프늄산화물 또는 이들의 조합을 포함할 수 있다. 유전층 스택(603)은 Z-AZ-Z(ZrO2-Al doped ZrO2-ZrO2) 스택, Z-AZ-Z-AZ(ZrO2-Al doped ZrO2-ZrO2-Al doped ZrO2) 스택, H-Z-AZ-Z-H-AZ(HfO2-ZrO2-Al doped ZrO2-ZrO2-HfO2-Al doped ZrO2) 스택, H-AH-H(HfO2-Al doped HfO2-HfO2) 스택 또는 Z-H-AH-H-Z(ZrO2-HfO2-Al doped HfO2-HfO2-ZrO2) 스택 중 어느 하나를 포함할 수 있다. 고일함수 계면층(604)은 지르코늄질화물-베이스 물질을 포함할 수 있다. 도시되지 않은 절연성 계면층이 유전층 스택(603)과 고일함수 계면층(604) 사이에 형성될 수 있다. 절연성 계면층은 티타늄산화물을 포함할 수 있다.
상술한 바와 같이, 유전층 스택(603) 및 고일함수 계면층(604)을 형성하므로써, 높은 유전율 및 낮은 누설전류를 갖는 캐패시터를 얻을 수 있다. 이에 따라, 리프레쉬 특성 및 신뢰성이 개선된 고집적 DRAM 메모리셀을 제조할 수 있다.
상술한 실시예들에 따른 다층 레이어드 스택은 DRAM의 주변회로에 적용될 수 있다. 예를 들어, DRAM은 메모리셀(도 9a의 500)를 포함하는 메모리셀영역 및 주변트랜지스터를 포함하는 주변회로영역을 포함할 수 있고, 메모리셀(500)의 캐패시터(600) 및 주변트랜지스터 중 적어도 하나는 전술한 실시예들의 다층 레이어드 스택들 중에서 어느 하나를 포함할 수 있다. 예를 들어, 다층 레이어드 스택은 유전층 스택, 절연성 계면층 및 고일함수 계면층을 포함하되, 고일함수 계면층은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다.
상술한 실시예들에 따른 유전층 스택은 MIM(Metal-Insulator-Metal) 캐패시터에 적용될 수 있다. 예를 들어, MIM 캐패시터는 제1금속전극, 제2금속전극, 제1금속전극과 제2금속전극 사이에 형성된 고일함수 계면층을 포함하는 다층 레이어드 스택을 포함하되, 고일함수 계면층은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다.
상술한 실시예들에 따른 유전층 스택은 임베디드 DRAM(Embededd DRAM)에 적용될 수 있다. 예를 들어, 임베디드 DRAM은 로직회로 및 임베디드 DRAM을 포함하고, 임베디드 DRAM의 캐패시터는 고일함수 계면층을 포함하는 다층 레이어드 스택을 포함하되, 고일함수 계면층은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함할 수 있다.
상술한 실시예들에 따른 유전층 스택은 3D NAND(Three Dimensional NAND)에 적용될 수 있다. 예를 들어, 3D NAND는 필라형 채널층, 필라형 채널층을 에워싸는 워드라인 및 필라형 채널층과 워드라인 사이의 다층 레이어드 스택을 포함하되, 다층 레이어드 스택은 유전층 스택 및 고일함수 계면층을 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100M : 다층 레이어드 스택
110 : 제1도전층
120D : 유전층 스택
120I : 절연성 계면층
130 : 제2도전층
140 : 고일함수 계면층

Claims (30)

  1. 제1도전층;
    제2도전층;
    상기 제1도전층과 제2도전층 사이의 유전층 스택;
    상기 유전층 스택과 제2도전층 사이의 절연성 계면층; 및
    상기 절연성 계면층과 제2도전층 사이의 고일함수 계면층
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 고일함수 계면층은 상기 절연성 계면층보다 얇은 두께를 갖는 캐패시터.
  3. 제1항에 있어서,
    상기 고일함수 계면층은 상기 유전층 스택보다 일함수가 높은 물질을 포함하는 캐패시터.
  4. 제1항에 있어서,
    상기 고일함수 계면층은 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함하는 캐패시터.
  5. 제1항에 있어서,
    상기 절연성 계면층은, 상기 유전층 스택보다 전기음성도가 큰 물질을 포함하는 캐패시터.
  6. 제1항에 있어서,
    상기 절연성 계면층은 티타늄산화물을 포함하는 캐패시터.
  7. 제1항에 있어서,
    상기 유전층 스택은, 하프늄산화물 베이스 물질 또는 지르코늄산화물 베이스 물질을 포함하는 캐패시터.
  8. 제1항에 있어서,
    상기 유전층 스택은,
    정방정계 결정구조를 갖는 고유전율 물질; 및
    상기 고유전율 물질 내에 임베디드된 누설방지물질
    을 포함하는 캐패시터.
  9. 제8항에 있어서,
    상기 누설방지물질은 알루미늄 또는 베릴륨을 포함하는 캐패시터.
  10. 제1항에 있어서,
    상기 유전층 스택은,
    정방정계 결정구조를 갖는 제1고유전율물질;
    정방정계 결정구조를 갖는 제2고유전율물질; 및
    상기 제1고유전율물질과 제2고유전율물질 사이에 위치하는 누설방지물질을 포함하되,
    상기 누설방지물질은 상기 제1고유전율물질의 결정립들과 제2고유전율물질의 결정립들을 분리시키지 않는 극히 얇은 두께를 갖고 상기 제1고유전율물질 또는 제2고유전율물질 내에 임베디드된
    캐패시터.
  11. 제1항에 있어서,
    상기 유전층 스택은,
    Z-AZ-Z(ZrO2-Al doped ZrO2-ZrO2) 스택, Z-AZ-Z-AZ(ZrO2-Al doped ZrO2-ZrO2-Al doped ZrO2) 스택, H-Z-AZ-Z-H-AZ(HfO2-ZrO2-Al doped ZrO2-ZrO2-HfO2-Al doped ZrO2) 스택, H-AH-H(HfO2-Al doped HfO2-HfO2) 스택 또는 Z-H-AH-H-Z(ZrO2-HfO2-Al doped HfO2-HfO2-ZrO2) 스택 중 어느 하나를 포함하는 캐패시터.
  12. 제1도전층;
    제2도전층;
    상기 제1도전층과 제2도전층 사이의 유전층 스택;
    상기 유전층 스택과 제2도전층 사이의 절연성 계면층; 및
    상기 절연성 계면층과 제2도전층 사이의 고일함수 계면층을 포함하고,
    상기 유전층 스택 및 절연성 계면층은 산화물-베이스 물질을 포함하고, 상기 고일함수 계면층은 질화물-베이스 물질을 포함하는
    캐패시터.
  13. 제12항에 있어서,
    상기 고일함수 계면층은, 지르코늄질화물을 포함하는 캐패시터.
  14. 제12항에 있어서,
    상기 고일함수 계면층은, 카본 도프드 지르코늄질화물을 포함하는 캐패시터.
  15. 제12항에 있어서,
    상기 유전층 스택은,
    정방정계 지르코늄산화물 및 상기 정방정계 지르코늄산화물 내에 임베디드된 알루미늄도프드 지르코늄산화물을 포함하는 캐패시터.
  16. 제12항에 있어서,
    상기 유전층 스택은,
    정방정계 하프늄산화물 및 상기 정방정계 하프늄산화물 내에 임베디드된 알루미늄도프드 하프늄산화물을 포함하는 캐패시터.
  17. 제12항에 있어서,
    상기 절연성 계면층은, 티타늄산화물을 포함하는 캐패시터.
  18. 제12항에 있어서,
    상기 유전층 스택은,
    Z-AZ-Z(ZrO2-Al doped ZrO2-ZrO2) 스택, Z-AZ-Z-AZ(ZrO2-Al doped ZrO2-ZrO2-Al doped ZrO2) 스택, H-Z-AZ-Z-H-AZ(HfO2-ZrO2-Al doped ZrO2-ZrO2-HfO2-Al doped ZrO2) 스택, H-AH-H(HfO2-Al doped HfO2-HfO2) 스택 또는 Z-H-AH-H-Z(ZrO2-HfO2-Al doped HfO2-HfO2-ZrO2) 스택 중 어느 하나를 포함하는 캐패시터.
  19. 기판 내에 임베디드된 매립워드라인;
    상기 매립워드라인보다 상위 레벨에 위치하는 비트라인; 및
    상기 비트라인보다 상위 레벨에 위치하는 캐패시터를 포함하되,
    상기 캐패시터는,
    하부전극;
    상부전극;
    상기 하부전극과 상부전극 사이의 유전층 스택;
    상기 유전층 스택과 상부전극 사이의 절연성 계면층; 및
    상기 절연성 계면층과 상부전극 사이의 고일함수 계면층을 포함하고,
    상기 유전층 스택은 지르코늄산화물-베이스 물질을 포함하고, 상기 고일함수 계면층은 지르코늄질화물-베이스 물질을 포함하는
    메모리 셀.
  20. 제12항에 있어서,
    상기 고일함수 계면층은, 지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함하는 메모리 셀.
  21. 제1도전층을 형성하는 단계;
    상기 제1도전층 상에 누설방지물질이 임베디드된 유전층 스택을 형성하는 단계;
    상기 유전층 스택 상에 절연성 계면층을 형성하는 단계;
    상기 절연성 계면층 상에 고일함수 계면층을 형성하는 단계; 및
    상기 고일함수 계면층 상에 제2도전층을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  22. 제21항에 있어서,
    상기 고일함수 계면층은 상기 유전층 스택보다 일함수가 높은 물질을 포함하는 캐패시터 제조 방법.
  23. 제21항에 있어서,
    상기 고일함수 계면층은,
    지르코늄질화물-베이스 물질로 형성하는 캐패시터 제조 방법.
  24. 제21항에 있어서,
    상기 고일함수 계면층은,
    지르코늄질화물 또는 카본 도프드 지르코늄질화물을 포함하는 캐패시터 제조 방법.
  25. 제21항에 있어서,
    상기 고일함수 계면층을 형성하는 단계는,
    지르코늄질화물의 원자층 증착법에 의해 수행되는 캐패시터 제조 방법.
  26. 제21항에 있어서,
    상기 고일함수 계면층을 형성하는 단계는,
    지르코늄소스물질 주입, 퍼지, 반응가스 주입 및 퍼지의 순서로 이루어진 단위사이클을 반복하여 수행하는 캐패시터 제조 방법.
  27. 제26항에 있어서,
    상기 지르코늄소스물질은, 카본함유 지르코늄소스물질을 포함하는 캐패시터 제조 방법.
  28. 제26항에 있어서,
    상기 반응가스는 NH3를 포함하는 캐패시터 제조 방법.
  29. 제21항에 있어서,
    상기 유전층 스택, 절연성 계면층 및 고일함수 계면층을 형성하는 단계는,
    각각 원자층증착(ALD)에 의해 수행되는 캐패시터 제조 방법.
  30. 제21항에 있어서,
    상기 유전층 스택은,
    Z-AZ-Z(ZrO2-Al doped ZrO2-ZrO2) 스택, Z-AZ-Z-AZ(ZrO2-Al doped ZrO2-ZrO2-Al doped ZrO2) 스택, H-Z-AZ-Z-H-AZ(HfO2-ZrO2-Al doped ZrO2-ZrO2-HfO2-Al doped ZrO2) 스택, H-AH-H(HfO2-Al doped HfO2-HfO2) 스택 또는 Z-H-AH-H-Z(ZrO2-HfO2-Al doped HfO2-HfO2-ZrO2) 스택 중 어느 하나를 포함하는 캐패시터 제조 방법.
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