KR20230007145A - 반도체 소자 - Google Patents

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KR20230007145A
KR20230007145A KR1020210088022A KR20210088022A KR20230007145A KR 20230007145 A KR20230007145 A KR 20230007145A KR 1020210088022 A KR1020210088022 A KR 1020210088022A KR 20210088022 A KR20210088022 A KR 20210088022A KR 20230007145 A KR20230007145 A KR 20230007145A
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정규호
신유경
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 상세하게는, 기판, 상기 기판 상에 배치된 복수 개의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 추가 원소를 포함하고, 상기 기판 상에 제공되고, 상기 하부 전극들 각각의 측벽의 일부와 접촉하는 제1 지지 패턴, 상기 하부 전극들 상의 상부 전극, 상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막, 및 상기 하부 전극들 및 상기 유전막 사이에 개재되고, 상기 제1 지지 패턴의 상면 및 하면을 덮는 캐핑막을 포함하되, 상기 제2 영역은 상기 캐핑막과 접촉하고, 상기 캐핑막과 상기 유전막은 서로 다른 물질을 포함할 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
발명에 이루고자 하는 일 기술적 과제는 신뢰성이 개선된 커패시터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 기판, 상기 기판 상에 배치된 복수 개의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 추가 원소를 포함하고, 상기 기판 상에 제공되고, 상기 하부 전극들 각각의 측벽의 일부와 접촉하는 제1 지지 패턴, 상기 하부 전극들 상의 상부 전극, 상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막, 및 상기 하부 전극들 및 상기 유전막 사이에 개재되고, 상기 제1 지지 패턴의 상면 및 하면을 덮는 캐핑막을 포함하되, 상기 제2 영역은 상기 캐핑막과 접촉하고, 상기 캐핑막과 상기 유전막은 서로 다른 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 기판, 상기 기판 상에 배치된 복수 개의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 도핑 영역이고, 상기 기판 상에 제공되고, 상기 하부 전극들 각각의 측벽의 일부와 접촉하는 제1 지지 패턴, 상기 하부 전극들 상의 상부 전극, 상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막, 및 상기 하부 전극들과 상기 유전막 사이, 상기 제1 지지 패턴의 상면과 상기 유전막 사이, 및 상기 제1 지지 패턴의 하면과 상기 유전막 사이에 개재되는 캐핑막을 포함하되, 상기 제2 영역은 상기 제1 영역 및 상기 캐핑막 사이에 개재되고, 상기 캐핑막은 도핑 금속을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 소자 분리막을 포함하는 반도체 기판, 상기 소자 분리막은 활성 영역을 정의하고, 상기 활성 영역은 제1 불순물 영역 및 상기 제1 불순물 영역을 사이에 두고 이격된 한 쌍의 제2 불순물 영역들을 포함하고, 상기 반도체 기판 내에 배치되고, 상기 활성 영역을 가로지르는 워드 라인, 상기 반도체 기판 상에 배치되고, 상기 워드 라인을 가로지르는 비트 라인, 상기 비트 라인은 상기 제1 불순물 영역과 연결되고, 상기 반도체 기판 상에 배치되고, 상기 제2 불순물 영역과 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드, 상기 랜딩 패드 상의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 추가 원소를 포함하고, 상기 하부 전극들 상의 상부 전극, 상기 하부 전극들 사이에 배치된 지지 패턴, 상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막, 및 상기 하부 전극들 및 상기 유전막 사이에 개재되고, 상기 지지 패턴의 상면 및 하면을 덮는 캐핑막을 포함하되, 상기 제2 영역은 상기 제1 영역 및 상기 캐핑막 사이에 개재될 수 있다.
본 발명에 따르면, 높은 밴드 갭(high bandgap)을 가지는 도핑 금속을 포함하는 캐핑막이 하부 전극과 유전막 사이에 개재될 수 있다. 이에 따라, 하부 전극에 전압 인가시 공핍(depletion) 영역의 형성이 감소될 수 있어, 반도체 소자의 정전 용량이 증가될 수 있고, 등가 산화막 두께(equivalent oxide thickness; EOT)가 감소할 수 있다. 또한, 캐핑막에 의해, 하부 전극에 저장된 전자들이 빠져나가기 어려워, 반도체 소자의 누설 전류가 감소될 수 있다. 이에 더하여, 캐핑막은 전기적으로 절연되므로, 반도체 소자의 브릿지 불량(Bridge Defect)이 감소될 수 있고, 반도체 소자의 신뢰성이 향상될 수 있다.
본 발명에 따르면, 유전막이 형성되기 전에, 예비 캐핑막을 제거하는 공정이 수행되지 않을 수 있다. 예비 캐핑막이 제거되지 않고, 예비 캐핑막 상에 유전막이 형성됨에 따라, 하부 전극 내의 도핑 양이 극대화될 수 있다. 이에 더하여, 제거 공정이 추가로 수행되지 않으므로, 제조 공정이 단순화될 수 있고, 제조 비용이 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1의 I-I' 선에 따른 단면에 대응된다.
도 3은 도 2의 A 부분을 확대한 도면이다.
도 4 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 1의 I-I' 선에 따른 단면에 대응된다.
도 13은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 15는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 14의 A-A' 선 및 B-B' 선에 따른 단면에 대응된다.
도 16은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 사시도이다.
도 17은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 단면도로, 도 16의 C-C’ 선에 따른 단면에 대응된다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1의 I-I' 선에 따른 단면에 대응된다. 도 3은 도 2의 A 부분을 확대한 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
층간 절연막(110)이 상기 기판(100) 상에 배치될 수 있다. 상기 층간 절연막(110)은 상기 층간 절연막(110)은 상기 기판(100)의 상면의 적어도 일부를 덮을 수 있다. 상기 층간 절연막(110)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물을 포함할 수 있다.
도전 콘택(120)이 상기 기판(100) 상에 배치될 수 있다. 상기 도전 콘택(120)은 상기 층간 절연막(110)을 관통하여, 상기 기판(100) 내의 배선과 전기적으로 연결될 수 있다. 상기 도전 콘택(120)은 복수 개로 제공될 수 있고, 상기 도전 콘택들(120)은 수평적으로(일 예로, 상기 기판(100)의 상면에 평행한 방향으로) 이격될 수 있다. 상기 도전 콘택(120)은 예를 들어, 불순물이 도핑된 폴리 실리콘, 티타늄질화물, 및 텅스텐 중에서 적어도 하나를 포함할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다.
도시 되지는 않았으나, 상기 기판(100) 내에는 소자분리막이 배치되어 활성 영역들을 정의할 수 있다. 상기 기판(100) 내에는 워드라인들이 매립될 수 있다. 상기 워드라인들은 게이트 절연막과 캐핑 패턴으로 인해 상기 기판(100)으로부터 절연될 수 있다. 상기 워드라인들 양측의 상기 기판(100)에는 불순물 주입 영역들이 배치되어 소오스/드레인 영역을 구성할 수 있다. 상기 워드라인들의 일 측의 상기 불순물 주입 영역들에는 각각 비트라인들이 전기적으로 연결될 수 있다. 상기 도전 콘택들(120)은 상기 워드라인들의 다른 측의 상기 불순물 주입 영역들에 각각 전기적으로 연결될 수 있다.
식각 저지막(130)이 상기 층간 절연막(110) 상에 배치될 수 있다. 상기 식각 저지막(130)은 상기 층간 절연막(110)의 상면을 덮을 수 있다. 상기 식각 저지막(130)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 실리콘붕소질화물, 및 실리콘탄화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 식각 저지막(130)은 단일막 또는 다중막일 수 있다.
하부 전극(BE)이 상기 기판(100) 상에 제공될 수 있다. 상기 하부 전극(BE)은 상기 식각 저지막(130)을 관통하여, 상기 도전 콘택(120)과 전기적으로 연결될 수 있다. 상기 하부 전극(BE)은 일 예로, 필라(pillar) 형태를 가질 수 있다. 다만, 도시된 바와는 다르게, 상기 하부 전극(BE)은 다른 일 예로, 하면이 닫힌 실린더(cylinder) 형태를 가질 수 있다. 상기 하부 전극(BE)은 복수 개로 제공될 수 있고, 상기 하부 전극들(BE)은 수평적으로(일 예로, 상기 기판(100)의 상면에 평행한 방향으로) 이격될 수 있다. 상기 하부 전극들(BE)은 각각 상기 도전 콘택들(120) 상에 배치될 수 있다. 평면적 관점에서, 상기 하부 전극들(BE)은 벌집 형상을 가지도록 배열될 수 있다. 예를 들어, 하나의 하부 전극(BE)을 중심에 두고, 6개의 하부 전극들(BE)이 상기 하나의 하부 전극(BE)을 육각형으로 둘러싸도록 배치될 수 있다. 상기 하부 전극들(BE)은 도전 물질을 포함할 수 있고, 예를 들어, 불순물이 도핑된 폴리 실리콘, 금속, 금속 산화물, 및 금속 질화물 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 하부 전극들(BE)은 티타늄질화물을 포함할 수 있다.
제1 지지 패턴(140) 및 제2 지지 패턴(145)이 상기 하부 전극들(BE) 사이에 제공될 수 있다. 상기 제1 지지 패턴(140)과 상기 제2 지지 패턴(145)은 수직적으로 이격될 수 있다. 상기 제2 지지 패턴(145)은 상기 제1 지지 패턴(140) 상에 배치될 수 있다. 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)은 상기 하부 전극들(BE) 일 측면들과 직접 접촉할 수 있다. 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)은 상기 하부 전극들(BE)을 물리적으로 지지할 수 있다. 서로 이웃하는 하부 전극들(BE)의 측벽들은 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)을 통해 연결될 수 있다. 상기 제1 지지 패턴(140)은 상기 하부 전극들(BE)의 하부들을 연결할 수 있고, 상기 제2 지지 패턴(145)은 상기 하부 전극들(BE)의 상부들을 연결할 수 있다. 상기 제2 지지 패턴(145)은 상기 제1 지지 패턴(140)보다 더 높은 레벨에 위치할 수 있다. 본 명세서에서, 레벨은 상기 기판(100)의 상면으로부터 측정된 수직적인 거리를 의미할 수 있다. 일 예로, 상기 제2 지지 패턴(145)의 상면은 상기 하부 전극(BE)의 상면과 공면(coplanar)을 이룰 수 있다. 다만, 이에 제한되는 것은 아니다. 다른 예로, 도시된 바와는 다르게, 상기 제2 지지 패턴(145)의 상면은 상기 하부 전극(BE)의 상면보다 더 낮은 레벨에 위치할 수 있다. 예를 들어, 상기 제1 지지 패턴(140)과 상기 제2 지지 패턴(145)은 서로 다른 두께를 가질 수 있다. 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)은 예를 들어, 실리콘 질화물, 실리콘붕소질화물, 실리콘탄화질화물 중에서 적어도 하나를 포함할 수 있다.
관통 홀들(TH)이 상기 기판(100) 상에 제공될 수 있다. 상기 관통 홀들(TH)은 각각 서로 인접하는 세 개의 하부 전극들(BE) 사이에 배치될 수 있다. 상기 관통 홀들(TH)은 각각 서로 인접하는 세 개의 하부 전극들(BE) 각각의 측벽의 일부를 노출시킬 수 있다. 상기 관통 홀들(TH)은 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)을 관통할 수 있다. 상기 관통 홀들(TH)은 각각 상기 식각 저지막(130)을 노출시킬 수 있다.
캐핑막(160)이 상기 기판(100) 상에 제공될 수 있다. 상기 캐핑막(160)은 상기 하부 전극들(BE), 상기 제1 지지 패턴(140), 및 상기 제2 지지 패턴(145)을 컨포멀하게 덮을 수 있다. 상기 캐핑막(160)은 상기 관통홀들(TH)의 내측벽 및 바닥면을 컨포멀하게 덮을 수 있다. 상기 캐핑막(160)은 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)에 의해 노출된 상기 하부 전극들(BE)과 접촉할 수 있고, 상기 식각 저지막(130)의 상면과 접촉할 수 있다. 상기 캐핑막(160)은 상기 제1 지지 패턴(140)의 상면 및 하면과 접촉할 수 있고, 상기 제2 지지 패턴(145)의 상면 및 하면과 접촉할 수 있다. 상기 캐핑막(160)은 전기적으로 절연될 수 있다. 예를 들어, 수평적으로 이격된 하부 전극들(BE)은 서로 상기 캐핑막(160)에 의해 전기적으로 연결되지 않을 수 있다. 상기 캐핑막(160)은 상기 하부 전극들(BE)과 서로 다른 물질을 포함할 수 있다. 일 예로, 상기 캐핑막(160)은 후술할 제1 영역(150) 내의 금속과 다른 금속을 포함할 수 있다. 상기 캐핑막(160)은 예를 들어, 금속 산화물, 및 금속 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 캐핑막(160) 내에 포함된 금속은 도핑 금속일 수 있다. 상기 캐핑막(160) 내의 상기 도핑 금속은 높은 밴드 갭(high bandgap)을 가지는 물질을 포함할 수 있다. 상기 캐핑막(160) 내의 상기 도핑 금속의 밴드 갭(bandgap)은 예를 들어, 3 eV 내지 12 eV일 수 있다. 상기 캐핑막(160) 내의 상기 도핑 금속은 예를 들어, Ta, V, Mo, Cr, Sb, Co, Ni, Fe, Nb, 및 Cu 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 캐핑막(160)은 탄탈륨 산화물, 바나듐 산화물, 탄탈륨 산화질화물, 및 바나듐 산화질화물 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 캐핑막(160)의 두께(T1)는 0.05 nm 내지 0.5 nm일 수 있다.
유전막(DL)이 상기 기판(100) 상에 제공될 수 있다. 상기 유전막(DL)은 상기 캐핑막(160)의 상면을 컨포멀하게 덮을 수 있다. 상기 유전막(DL)은 상기 관통 홀들(TH)의 일부를 채울 수 있고, 상기 캐핑막(160)의 상면 상으로 연장될 수 있다. 예를 들어, 상기 캐핑막(160)은 상기 하부 전극들(BE)과 상기 유전막(DL) 사이, 및 상기 식각 저지막(130)의 상면과 상기 유전막(DL) 사이에 개재될 수 있다. 상기 캐핑막(160)은 상기 제1 지지 패턴(140)의 상면과 상기 유전막(DL) 사이, 및 상기 제1 지지 패턴(140)의 하면과 상기 유전막(DL) 사이에 개재될 수 있다. 상기 캐핑막(160)은 상기 제2 지지 패턴(145)의 상면과 상기 유전막(DL) 사이, 및 상기 제2 지지 패턴(145)의 하면과 상기 유전막(DL) 사이에 개재될 수 있다. 상기 유전막(DL)은 상기 하부 전극(BE), 상기 제1 지지 패턴(140), 및 상기 제2 지지 패턴(145)과 이격될 수 있고, 접촉하지 않을 수 있다. 상기 유전막(DL)은 상기 캐핑막(160)과 서로 다른 물질을 포함할 수 있다. 상기 유전막(DL)은 예를 들어, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 유전막(DL)은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 및 란탄 산화물 중에서 적어도 하나를 포함할 수 있다.
상기 하부 전극들(BE)의 각각은 제1 영역(150) 및 제2 영역(155)을 포함할 수 있다. 상기 제1 영역(150)은 상기 캐핑막(160)과 이격될 수 있고, 접촉하지 않을 수 있다. 상기 제1 영역(150)은 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145)과 직접 접촉할 수 있다. 상기 제1 영역(150)은 상기 하부 전극(BE)의 대부분의 영역에 해당할 수 있다. 상기 제2 영역(155)은 추가 원소를 포함하는 영역일 수 있다. 일 예로, 상기 추가 원소는 도핑 금속일 수 있고, 상기 제2 영역(155)은 도핑 영역일 수 있다. 상기 제2 영역(155)은 상기 제1 영역(150) 및 상기 캐핑막(160) 사이에 개재될 수 있다. 상기 제2 영역(155)은 상기 하부 전극(BE)의 측벽 및 상면에 인접할 수 있다. 상기 제2 영역(155)은 상기 캐핑막(160)과 직접 접촉할 수 있다. 예를 들어, 상기 하부 전극(BE)과 상기 제1 지지 패턴(140) 사이, 및 상기 하부 전극(BE)과 상기 제2 지지 패턴(145) 사이에는 평면적 관점에서, 상기 제2 영역(155)은 호(arc) 형태를 가질 수 있다.
상기 제1 영역(150)은 도전 물질을 포함할 수 있고, 예를 들어, 금속 질화물을 포함할 수 있다. 일 예로, 상기 제1 영역(150)은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 영역(155)은 상기 캐핑막(160) 내에 포함된 상기 도핑 금속과 동일한 도핑 금속을 포함할 수 있다. 상기 제2 영역(155)은 예를 들어, 도핑 금속을 포함하는 금속 질화물을 포함할 수 있다. 상기 제2 영역(155) 내의 상기 도핑 금속은 높은 밴드 갭(high bandgap)을 가지는 물질을 포함할 수 있다. 상기 제2 영역(155) 내의 상기 도핑 금속의 밴드 갭(bandgap)은 예를 들어, 3 eV 내지 12 eV일 수 있다. 상기 제2 영역(155) 내의 상기 도핑 금속은 예를 들어, Ta, V, Mo, Cr, Sb, Co, Ni, Fe, Nb, 및 Cu 중에서 적어도 하나를 포함할 수 있다. 상기 제2 영역(155)은 예를 들어, 상기 도핑 금속을 포함하는 티타늄 질화물을 포함할 수 있다. 일 예로, 상기 제2 영역(155)은 탄탈륨이 도핑된 티타늄 질화물 또는 바나듐이 도핑된 티타늄 질화물을 포함할 수 있다. 다른 예로, 상기 제2 영역(155)은 티타늄이 도핑된 탄탈륨 질화물 또는 티타늄이 도핑된 바나듐 질화물을 포함할 수 있다. 상기 제2 영역(155) 내에서의 상기 도핑 금속의 농도는 상기 제1 영역(150)에 가까워질수록 감소할 수 있다. 예를 들어, 상기 캐핑막(160) 내의 상기 도핑 금속은 상기 제2 영역(155) 내에 포함된 금속들 중 일부와 동일할 수 있다. 상세하게는, 상기 제2 영역(155) 내에 포함된 금속들 중 상기 일부는 상기 도핑 금속일 수 있다. 일 예로, 상기 캐핑막(160) 내의 상기 도핑 금속의 농도는 상기 제2 영역(155) 내의 상기 도핑 금속의 농도보다 더 높을 수 있다.
상부 전극(TE)이 상기 유전막(DL) 상에 제공될 수 있다. 상기 상부 전극(TE)은 상기 관통 홀들(TH)의 잔부를 채울 수 있다. 상세하게는, 상기 유전막(DL)은 상기 상부 전극(TE)과 상기 캐핑막(160) 사이에 개재될 수 있다. 상기 상부 전극(TE)은 티타늄 질화물, 불순물이 도핑된 폴리실리콘, 및 불순물이 도핑된 실리콘 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 상부 전극(TE)은 단일막 또는 다중막일 수 있다. 상기 하부전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 커패시터(CAP)를 구성할 수 있다. 일 예로, 상기 커패시터(CAP)는 본 발명에 따른 반도체 소자가 메모리 장치로 동작하기 위한 정보 저장 요소 기능을 수행할 수 있다.
본 발명에 따르면, 높은 밴드 갭(high bandgap)을 가지는 도핑 금속을 포함하는 상기 캐핑막(160)이 상기 하부 전극(BE)과 상기 유전막(DL) 사이에 개재될 수 있다. 이에 따라, 상기 하부 전극(BE)에 전압 인가시 공핍(depletion) 영역의 형성이 감소될 수 있어, 반도체 소자의 정전 용량이 증가될 수 있고, 등가 산화막 두께(equivalent oxide thickness; EOT)가 감소할 수 있다. 또한, 상기 캐핑막(160)에 의해, 상기 하부 전극(BE)에 저장된 전자들이 빠져나가기 어려워, 반도체 소자의 누설 전류가 감소될 수 있다. 이에 더하여, 상기 캐핑막(160)은 전기적으로 절연되므로, 반도체 소자의 브릿지 불량(Bridge Defect)이 감소될 수 있고, 반도체 소자의 신뢰성이 향상될 수 있다.
도 4 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 1의 I-I' 선에 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 기판(100)이 제공될 수 있다. 층간 절연막(110)이 상기 기판(100) 상에 형성될 수 있다. 도전 콘택들(120)이 상기 층간 절연막(110) 내에 형성될 수 있다. 식각 저지막(130)이 상기 기판(100) 상에 형성될 수 있다. 상기 식각 저지막(130)은 상기 층간 절연막(110)의 상면 및 상기 도전 콘택들(120)의 상면을 덮도록 형성될 수 있다. 제1 몰드막(112), 제1 지지막(142), 제2 몰드막(115), 및 제2 지지막(147)이 상기 식각 저지막(130) 상에 차례로 형성될 수 있다. 상기 제1 지지막(142)은 상기 제1 몰드막(112)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제2 몰드막(115)은 상기 제1 지지막(142)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제1 몰드막(112) 및 상기 제2 몰드막(115)은 서로 동일한 물질을 포함할 수 있다. 상기 제1 몰드막(112) 및 상기 제2 몰드막(115)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 제1 지지막(142) 및 상기 제2 지지막(147)은 서로 동일한 물질을 포함할 수 있다. 상기 제1 지지막(142) 및 상기 제2 지지막(147)은 예를 들어, 실리콘 질화물, 실리콘붕소질화물, 실리콘탄화질화물 중에서 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 상기 제2 지지막(147), 상기 제2 몰드막(115), 상기 제1 지지막(142), 상기 제1 몰드막(112), 및 상기 식각 저지막(130)을 차례로 식각하여, 상기 도전 콘택들(120)을 각각 노출시키는 콘택 홀들(150H)이 형성될 수 있다. 예를 들어, 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 일 예로, 건식 식각 공정을 수행할 수 있다.
도 6을 참조하면, 하부 전극들(BE)이 상기 콘택 홀들(150H) 내에 각각 형성될 수 있다. 상기 하부 전극들(BE)을 형성하는 것은, 상기 기판(100) 상에 도전막을 형성하여 상기 콘택 홀들(150H)을 채우는 것, 및 상기 도전막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 하부 전극들(BE)은 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자 층 증착(Atomic Layer Deposition, ALD), 및 물리적 기상 증착(Physical Vapor Deposition, PVD) 중 어느 하나의 공정에 의해 형성될 수 있다. 예를 들어, 상기 평탄화 공정은 에치백(etch back) 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제2 지지막(147)의 상면이 노출될 수 있다.
도 7을 참조하면, 마스크 패턴(190)이 상기 제2 지지막(147) 및 상기 하부 전극들(BE) 상에 형성될 수 있다. 상기 마스크 패턴(190)은 상기 하부 전극들(BE) 중 일부의 상면들을 부분적으로 노출시키는 개구부들(190H)을 가질 수 있다. 예를 들어, 상기 개구부들(190H)은 각각 인접하는 3개의 하부 전극들(BE)의 상면들의 일부 및 이들 사이의 제2 지지막(147)의 상면의 일부를 노출시킬 수 있다.
도 8을 참조하면, 상기 마스크 패턴(190)을 식각 마스크로 이용하여, 상기 개구부들(190H)에 의해 노출된 상기 제2 지지막(147), 그 아래의 제2 몰드막(115), 및 그 아래의 제1 지지막(142) 상에 식각 공정이 수행될 수 있다. 상기 식각 공정에 의해, 상기 제1 몰드막(112)의 상면의 일부 및 상기 하부 전극(BE)의 상면의 일부를 노출시키는 지지 홀들(145H)이 형성될 수 있다. 상기 식각 공정에 의해, 상기 제2 지지막(147)이 패터닝되어 제2 지지 패턴(145)이 형성될 수 있고, 상기 제1 지지막(142)이 패터닝되어, 제1 지지 패턴(140)이 형성될 수 있다. 상기 식각 공정은 예를 들어, 이방성 식각 공정을 포함할 수 있다.
도 9를 참조하면, 상기 마스크 패턴(190)이 제거될 수 있다. 상기 마스크 패턴(190)은 예를 들어, 에싱(ashing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 식각 공정이 수행되어, 상기 지지 홀들(145H)에 의해 노출된 상기 제2 몰드막(115) 및 상기 제1 몰드막(112)이 제거될 수 있다. 상기 식각 공정에 의해, 상기 식각 저지막(130) 및 상기 하부 전극들(BE)의 측벽들, 상기 제2 지지 패턴(145)의 하면, 및 상기 제1 지지 패턴(140)의 상하면을 노출시키는 관통 홀들(TH)이 형성될 수 있다. 상기 식각 공정은 예를 들어, 등방성 식각 공정을 포함할 수 있다.
다른 예로, 이방성 식각 공정에 의해 상기 제2 지지막(147)이 식각되어 제2 지지 패턴(145)이 형성될 수 있고, 노출된 제2 몰드막(115)이 등방성 식각 공정으로 제거될 수 있다. 예를 들어, 상기 제2 몰드막(115)은 상기 제2 지지막(147) 및 상기 제1 지지막(142)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 그 후, 이방성 식각 공정에 의해 상기 제1 지지막(142)이 식각되어 제1 지지 패턴(140)이 형성될 수 있고, 노출된 제1 몰드막(112)이 제거될 수 있다. 예를 들어, 상기 제1 몰드막(112)은 상기 식각 저지막(130) 및 상기 제1 지지막(142)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 이에 따라, 상기 식각 저지막(130)의 상면을 노출시키는 관통 홀들(TH)이 형성될 수 있다.
도 10을 참조하면, 예비 캐핑막(165)이 상기 기판(100) 상에 형성될 수 있다. 상기 예비 캐핑막(165)은 상기 하부 전극들(BE), 상기 제1 지지 패턴(140), 상기 제2 지지 패턴(145)을 컨포멀하게 덮을 수 있다. 상기 예비 캐핑막(165)은 상기 관통 홀들(TH) 각각의 내측벽 및 바닥면을 컨포멀하게 덮을 수 있다. 예를 들어, 상기 하부 전극들(BE)의 측벽들, 상기 제1 지지 패턴(140)의 상하면들, 상기 제2 지지 패턴(145)의 상하면들, 및 상기 식각 저지막(130)의 상면을 컨포멀하게 덮을 수 있다. 상기 예비 캐핑막(165)은 예를 들어, 원자 층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 상기 예비 캐핑막(165)은 예를 들어, 금속, 금속 산화물, 및 금속 질화물 중에서 적어도 하나의 물질을 포함할 수 있다. 상기 예비 캐핑막(165) 내에 포함된 금속은 도핑 금속일 수 있다. 상기 도핑 금속은 높은 밴드 갭(high bandgap)을 가지는 물질을 포함할 수 있다. 상기 도핑 금속의 밴드 갭(bandgap)은 예를 들어, 3 eV 내지 12 eV일 수 있다. 상기 예비 캐핑막(165) 내의 상기 도핑 금속은 예를 들어, Ta, V, Mo, Cr, Sb, Co, Ni, Fe, Nb, 및 Cu 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 예비 캐핑막(165)은 탄탈륨, 바나듐, 탄탈륨 산화물, 바나듐 산화물, 탄탈륨 질화물, 및 바나듐 질화물 중에서 적어도 하나를 포함할 수 있다.
도 11을 참조하면, 상기 기판(100) 상에 열처리 공정이 수행되어, 제2 영역들(155)이 형성될 수 있다. 상기 열처리 공정에 의해, 상기 예비 캐핑막(165) 내의 상기 도핑 금속이 상기 하부 전극들(BE) 각각의 내부로 확산되어, 상기 제2 영역(155)이 형성될 수 있다. 이에 따라, 상기 하부 전극들(BE)의 각각은 상기 도핑 금속이 확산되지 않은 제1 영역(150) 및 상기 도핑 금속이 확산된 제2 영역(155)을 포함할 수 있다. 예를 들어, 상기 제2 영역(155)은 상기 예비 캐핑막(165) 내에 포함된 상기 도핑 금속과 동일한 도핑 금속을 포함할 수 있다. 상기 제2 영역(155)은 예를 들어, 상기 도핑 금속을 포함하는 티타늄 질화물을 포함할 수 있다. 일 예로, 상기 제2 영역(155)은 탄탈륨이 도핑된 티타늄 질화물 또는 바나듐이 도핑된 티타늄 질화물을 포함할 수 있다. 일부 실시예에서, 상기 예비 캐핑막(165) 내의 상기 도핑 금속의 함량이 높은 경우, 상기 제2 영역(155)은 상기 하부 전극(BE) 내의 금속이 도핑 금속으로서 확산된 형태를 가지고, 상기 예비 캐핑막(165) 내의 상기 도핑 금속이 금속 질화물 형태로 형성될 수 있다. 일 예로, 상기 제2 영역(155)은 티타늄이 도핑된 탄탈륨 질화물 또는 티타늄이 도핑된 바나듐 질화물을 포함할 수 있다. 상기 도핑 금속이 상기 예비 캐핑막(165)에서 상기 제2 영역(155)으로 확산됨에 따라, 상기 제2 영역(155) 내에서의 상기 도핑 금속의 농도는 상기 제1 영역(150)에 가까워질수록 감소할 수 있다. 상기 예비 캐핑막(165) 내의 상기 도핑 금속은 상기 제2 영역(155) 내에 포함된 금속들 중 일부와 동일할 수 있다. 상세하게는, 상기 제2 영역(155) 내에 포함된 금속들 중 상기 일부는 상기 도핑 금속일 수 있다. 일 예로, 상기 예비 캐핑막(165) 내의 상기 도핑 금속의 농도는 상기 제2 영역(155) 내의 상기 도핑 금속의 농도보다 더 높을 수 있다. 상기 열처리 공정은 예를 들어, 100 ℃ 내지 500 ℃에서 수행될 수 있다.
반면에, 상기 열처리 공정에 의해, 상기 예비 캐핑막(165) 내의 상기 도핑 금속은 상기 제1 지지 패턴(140) 및 상기 제2 지지 패턴(145) 내부로는 확산되지 않을 수 있다. 본 발명에 따르면, 상기 예비 캐핑막(165) 내의 도핑 금속이 높은 밴드 갭(high bandgap)을 가지는 물질을 포함함에 따라, 상기 예비 캐핑막(165) 내의 상기 도핑 금속은 선택적으로 상기 하부 전극들(BE) 내부로만 확산될 수 있다.
도 12를 참조하면, 유전막(DL)이 상기 예비 캐핑막(165) 상에 형성될 수 있다. 상기 유전막(DL)은 상기 예비 캐핑막(165)을 컨포멀하게 덮을 수 있다. 상기 유전막(DL)은 상기 관통 홀들(TH) 각각의 일부를 채울 수 있고, 상기 예비 캐핑막(165)의 상면 상으로 연장될 수 있다. 상기 유전막(DL)은 예를 들어, 원자 층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 상기 유전막(DL)에 의해, 상기 예비 캐핑막(165)이 산화되어 캐핑막(160)이 형성될 수 있다. 상기 캐핑막(160)은 전기적으로 절연될 수 있다. 예를 들어, 수평적으로 이격된 하부 전극들(BE)은 서로 상기 캐핑막(160)에 의해 전기적으로 연결되지 않을 수 있다. 상기 캐핑막(160)은 예를 들어, 금속 산화물, 및 금속 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 캐핑막(160) 내에 포함된 상기 금속은 상기 예비 캐핑막(165) 내에 포함된 상기 도핑 금속일 수 있다. 상기 캐핑막(160)은 예를 들어, 탄탈륨 산화물, 바나듐 산화물, 탄탈륨 산화질화물, 및 바나듐 산화질화물 중에서 적어도 하나를 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 상부 전극(TE)이 상기 유전막(DL) 상에 형성될 수 있다. 상기 상부 전극(TE)은 상기 유전막(DL)을 덮을 수 있다. 상기 상부 전극(TE)은 상기 하부 전극들(BE) 사이의 공간을 채울 수 있고, 상기 관통 홀(TH)의 잔부를 채울 수 있다.
일반적으로, 상기 유전막(DL)이 형성되기 전에, 상기 예비 캐핑막(165)을 제거하는 공정이 수행되고 있다. 상기 제거 공정에 의해, 상기 제2 영역(155)이 함께 식각되어, 상기 하부 전극(BE) 내의 도핑 양이 감소하는 문제가 있다.
반면에 본 발명에 따르면, 상기 유전막(DL)이 형성되기 전에, 상기 예비 캐핑막(165)을 제거하는 공정이 수행되지 않을 수 있다. 상기 예비 캐핑막(165)이 제거되지 않고, 상기 예비 캐핑막(165) 상에 상기 유전막(DL)이 형성됨에 따라, 상기 하부 전극(BE) 내의 도핑 양이 극대화될 수 있다. 이에 더하여, 제거 공정이 추가로 수행되지 않으므로, 제조 공정이 단순화될 수 있고, 제조 비용이 감소될 수 있다.
이에 더하여, 본 발명에 따르면, 상기 예비 캐핑막(165)이 높은 밴드 갭(high bandgap)을 가지는 도핑 금속을 포함함에 따라, 상기 도핑 금속이 상기 하부 전극(BE) 내부로만 선택적으로 확산될 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13을 참조하면, 본 발명의 일부 실시예에 따른 반도체 소자는 기판(100), 층간 절연막(110), 도전 콘택(120), 식각 저지막(130), 하부 전극들(BE), 제1 지지 패턴(140), 제2 지지 패턴(145), 캐핑막(160), 유전막(DL), 및 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극들(BE)의 각각은 제1 영역(150) 및 제2 영역(155)을 포함할 수 있다. 상기 하부 전극(BE)은 예를 들어, 각각 속이 빈 컵 형태 또는 실린더(cylinder) 형태를 가질 수 있다. 상기 제2 영역(155)은 상기 하부 전극(BE)의 외측벽(150S1), 내측벽(150S2), 바닥면, 및 상면에 인접할 수 있다. 상기 하부 전극(BE)의 상기 외측벽(150S1)은 관통 홀(TH)과 대응될 수 있다. 상기 캐핑막(160)은 상기 하부 전극들(BE), 상기 제1 지지 패턴(140), 및 상기 제2 지지 패턴(145)을 컨포멀하게 덮을 수 있다. 예를 들어, 상기 캐핑막(160)은 상기 관통 홀들(TH)의 내측벽 및 바닥면을 컨포멀하게 덮을 수 있고, 상기 하부 전극(BE)의 상기 외측벽(150S1), 상기 내측벽(150S2), 및 상기 바닥면을 컨포멀하게 덮을 수 있다. 상기 설명을 제외하고는, 앞서 도 1 및 도 2를 참조하여 전술한 바와 동일할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 15는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 14의 A-A' 선 및 B-B' 선에 따른 단면에 대응된다.
도 14 및 도 15를 참조하면, 반도체 기판(301)이 제공될 수 있다. 상기 반도체 기판(301)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 반도체 기판(301)은 그 내부에 소자 분리막(302)을 포함할 수 있다. 상기 소자 분리막(302)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 소자 분리막(302)은 상기 반도체 기판(301)의 활성 영역들(ACT)을 정의할 수 있다. 평면적 관점에서, 상기 활성 영역들(ACT)은 각각 제1 방향(D1)으로 연장된 길쭉한 바(bar) 형태를 가질 수 있다. 평면적 관점에서, 상기 활성 영역들(ACT)은 상기 소자 분리막(302)에 의해 둘러싸인 상기 반도체 기판(301)의 일부분들에 해당할 수 있다.
워드 라인들(WL)이 상기 활성 영역들(ACT)을 가로지를 수 있다. 상기 워드 라인들(WL)은 상기 소자 분리막(302) 및 상기 활성 영역들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드 라인들(WL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)과 평행할 수 있다. 상기 워드 라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드 라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시되지는 않았으나, 상기 그루브들의 바닥은 상기 소자 분리막(302) 내에서 상대적으로 깊고 상기 활성 영역들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(307)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드 라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드 라인들(WL) 사이의 상기 각 활성 영역들(ACT) 내에 제1 불순물 영역(312a)이 배치될 수 있으며, 상기 각 활성 영역들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제2 불순물 영역들(312b)이 각각 배치될 수 있다. 예를 들어, 상기 한 쌍의 제2 불순물 영역들(312b)은 상기 제1 불순물 영역(312a)을 사이에 두고 이격될 수 있다. 상기 제1 및 제2 불순물 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제1 불순물 영역(312a)은 공통 드레인 영역에 해당될 수 있고 상기 제2 불순물 영역들(312b)은 소스 영역에 해당될 수 있다. 상기 각 워드 라인들(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 상기 워드 라인들(WL)이 상기 그루브들 내에 배치됨으로써, 상기 워드 라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다.
상기 워드 라인들(WL)의 상면은 상기 활성 영역들(ACT)의 상면보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드 라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있고, 상기 워드 라인들(WL)의 상면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드 라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화물을 포함할 수 있다.
상기 반도체 기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 상기 층간 절연 패턴(305)은 단수 또는 복수의 층으로 적층된 절연 물질을 포함할 수 있다. 상기 층간 절연 패턴(305)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화믈 중에서 선택되는 적어도 하나를 포함할 수 있다. 평면적 관점에서, 상기 층간 절연 패턴(305)은 서로 이격된 섬 형상을 가질 수 있다. 상기 층간 절연 패턴(305)은 인접하는 두 개의 활성 영역들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 반도체 기판(301), 상기 소자 분리막(302), 및 상기 워드라인 캐핑 패턴(310)의 상부의 일부가 리세스되어, 제1 리세스 영역(R1)이 형성될 수 있다. 평면적 관점에서, 상기 제1 리세스 영역(R1)은 그물망 형상을 가질 수 있다. 상기 제1 리세스 영역(R1)의 측벽은 상기 층간 절연 패턴(305)의 측벽과 정렬될 수 있다.
비트 라인들(BL)이 상기 층간 절연 패턴(305) 상에 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제1 불순물 영역(312a)과 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드 라인들(WL)을 가로지를 수 있다. 상기 비트 라인들(BL)은 상기 제1 및 제2 방향들(D1, D2)과 교차하는 제3 방향(D3)과 평행할 수 있다. 상기 비트 라인들(BL)은 차례로 적층된 제1 비트라인 패턴(330), 제2 비트라인 패턴(331), 및 제3 비트라인 패턴(332)을 포함할 수 있다. 상기 제1 비트라인 패턴(330)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 제2 비트라인 패턴(331)은 금속실리사이드막을 포함할 수 있다. 상기 제3 비트라인 패턴(332)은 예를 들어, 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트 라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 예를 들어, 실리콘질화물과 같은 절연 물질을 포함할 수 있다.
상기 비트 라인들(BL)과 교차하는 상기 제1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 콘택(DC)의 일 측벽은 상기 층간 절연 패턴(305)의 측면과 접할 수 있다. 상기 층간 절연 패턴(305)과 접하는 상기 비트라인 콘택(DC)의 측면은 오목할 수 있다. 상기 비트라인 콘택(DC)은 상기 제1 불순물 영역(312a)과 상기 비트 라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)이 배치되지 않는 상기 제1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)은 단수 또는 복수의 층으로 적층된 절연 물질을 포함할 수 있다. 상기 하부 매립 절연 패턴(341)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
인접한 한 쌍의 상기 비트 라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 상기 제2 불순물 영역들(312b)과 전기적으로 연결될 수 있다. 상기 스토리지 노드 콘택들(BC)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상면은 오목할 수 있다.
상기 비트 라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 스페이서(SP)가 개재될 수 있다. 상기 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제1 스페이서(321) 및 제2 스페이서(325)를 포함할 수 있다. 본 명세서에서, 상기 갭 영역(GP)은 에어 갭 영역으로 지칭될 수 있다. 상기 제1 스페이서(321)는 상기 비트 라인(BL)의 측벽 및 상기 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 상기 제2 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제1 스페이서(321) 및 상기 제2 스페이서(325)는 서로 동일한 물질을 포함할 수 있다. 상기 제1 스페이서(321) 및 상기 제2 스페이서(325)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
상기 제2 스페이서(325)의 하면은 상기 제1 스페이서(321)의 하면보다 더 낮을 수 있다. 상기 제2 스페이서(325)의 상면은 상기 제1 스페이서(321)의 상면보다 더 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 증가할 수 있고, 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 사이의 연결 효율을 향상시킬 수 있다. 상기 제1 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 즉, 상기 제1 스페이서(321)는 상기 비트라인 콘택(DC)과 상기 하부 매립 절연 패턴(341) 사이, 상기 워드라인 캐핑 패턴(310)과 상기 하부 매립 절연 패턴(341) 사이, 상기 반도체 기판(301)과 상기 하부 매립 절연 패턴(341) 사이, 및 상기 소자 분리막(302)과 상기 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치될 수 있다. 상기 스토리지 노드 오믹층(309)은 예를 들어, 금속실리사이드를 포함할 수 있다. 확산 방지 패턴(311a)은 상기 스토리지 노드 오믹층(309), 상기 제1 및 제2 스페이서들(321, 325), 및 상기 비트라인 캐핑 패턴(337)들을 컨포멀하게 덮을 수 있다. 상기 확산 방지 패턴(311a)은 예를 들어, 티타늄질화물, 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 랜딩 패드(LP)가 상기 확산 방지 패턴(311a) 상에 배치될 수 있다. 상기 랜딩 패드(LP)는 상기 스토리지 노드 콘택(BC)과 전기적으로 연결될 수 있다. 상기 랜딩 패드들(LP)은 도 2의 도전 콘택(120)에 대응될 수 있다. 상기 랜딩 패드(LP)는 예를 들어, 텅스텐과 같은 금속 물질을 포함할 수 있다. 상기 랜딩 패드(LP)의 상면은 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제2 방향(D2)으로 쉬프트(shift)될 수 있다. 상기 비트 라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(337)의 일 상부 측벽은 상기 랜딩 패드(LP)와 중첩될 수 있고, 제3 스페이서(327)로 덮일 수 있다. 상기 랜딩 패드들(LP) 사이에는 패드 분리 패턴(357)이 개재될 수 있다. 상기 패드 분리 패턴(357)은 도 2의 층간 절연막(110)에 대응될 수 있다. 상기 패드 분리 패턴(357)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 및 다공성 물질 중에서 적어도 하나를 포함할 수 있다.
식각 저지막(130)이 상기 패드 분리 패턴(357) 상에 배치될 수 있다. 상기 식각 저지막(130)은 상기 패드 분리 패턴(357)의 상면을 덮을 수 있다. 상기 랜딩 패드들(LP) 상에는 하부 전극들(BE)이 각각 배치될 수 있다. 상기 하부 전극들(BE)은 각각 제1 영역(150) 및 제2 영역(155)을 포함할 수 있다. 제1 지지 패턴(140)이 상기 하부 전극들(BE) 사이에 제공될 수 있다. 상기 하부 전극들(BE)의 일부 측벽은 상기 제1 지지 패턴(140)으로 연결될 수 있다. 캐핑막(160)이 상기 반도체 기판(301) 상에 배치될 수 있다. 상기 캐핑막(160)은 상기 하부 전극들(BE), 및 상기 제1 지지 패턴(140)을 컨포멀하게 덮을 수 있다. 유전막(DL)이 상기 기판(100) 상에 배치될 수 있다. 상기 유전막(DL)은 상기 캐핑막(160)의 상면을 컨포멀하게 덮을 수 있다. 상부 전극(TE)이 상기 유전막(DL) 상에 배치될 수 있다. 상기 식각 저지막(130), 상기 하부 전극들(BE), 상기 제1 영역(150), 상기 제2 영역(155), 상기 제1 지지 패턴(140), 상기 캐핑막(160), 상기 유전막(DL), 상기 상부 전극(TE)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일할 수 있다.
본 발명에 따르면, 상기 갭 영역(GP)이 상기 제1 및 제2 스페이서들(321, 325) 사이에 개재되고, 공기/기체/진공의 유전율은 실리콘 산화물보다 낮으므로, 상기 비트 라인(BL)과 상기 스토리지 노드 콘택(BC) 사이의 기생 정전용량이 감소될 수 있다.
도 16은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 사시도이다. 도 17은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 단면도로, 도 16의 C-C’ 선에 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 16 및 도 17을 참조하면, 하부 기판(102) 상에 반도체 패턴들(SCP)이 배치될 수 있다. 상기 반도체 패턴들(SCP)은 서로 교차하는 제1 방향(D1) 및 제3 방향(D3)으로 이격될 수 있다. 상기 반도체 패턴들(SCP)은 각각 상기 제1 및 제3 방향들(D1, D3)과 교차하는 제2 방향(D2)으로 길쭉한 바 형태를 가질 수 있다. 상기 제1 및 제2 방향들(D1, D2)은 상기 하부 기판(102)의 상면과 평행할 수 있다. 상기 제3 방향(D3)은 상기 하부 기판(102)의 상면에 수직할 수 있다. 상기 반도체 패턴들(SCP)은 각각 서로 이격된 제1 단부(E1) 및 제2 단부(E2)를 가질 수 있다. 상기 반도체 패턴들(SCP)은 각각 상기 제1 단부(E1)와 상기 제2 단부(E2)를 연결하며 서로 이격되는 제1 측벽(SW1)과 제2 측벽(SW2)을 가질 수 있다. 상기 반도체 패턴들(SCP)은 예를 들어, 실리콘 및 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 반도체 패턴들(SCP)은 각각 상기 제1 단부(E1)에 인접한 제1 소스/드레인 영역(SD1), 상기 제2 단부(E2)에 인접한 제2 소스/드레인 영역(SD2) 및 상기 제1 소스/드레인 영역(SD1)과 상기 제2 소스/드레인 영역(SD2) 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 제1 소스/드레인 영역(SD1)과 상기 제2 소스/드레인 영역(SD2)은 각각 상기 반도체 패턴(SCP) 내에 도핑되는 불순물 영역일 수 있다. 일부 실시예에서, 상기 채널 영역(CH)에도 불순물이 도핑될 수 있다. 예를 들어, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)에는 제1 도전형의 불순물이 도핑될 수 있고 상기 채널 영역(CH)에는 상기 제1 도전형과 반대되는 제2 도전형의 불순물이 도핑될 수 있다.
상기 하부 기판(102) 상에는 비트 라인들(BL)이 제3 방향(D3)으로 적층될 수 있고, 상기 비트 라인들(BL)은 서로 이격될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있다. 같은 높이에 위치하는 상기 반도체 패턴들(SCP)의 상기 제1 단부들(E1)은 하나의 비트 라인(BL)에 연결될 수 있다.
상기 반도체 패턴들(SCP)의 상기 제2 단부들(E2)에는 제1 전극(SE)이 연결될 수 있다. 상기 제1 전극(SE)은 도 1 및 도 2의 하부 전극(BE)에 대응될 수 있다. 상기 제1 전극(SE)은 제1 영역(150) 및 제2 영역(155)을 포함할 수 있다. 상기 제1 영역(150) 및 상기 제2 영역(155)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일할 수 있다. 상기 제1 전극(SE)은 옆으로 뉘어진, 속이 빈 컵/실린더 형태를 가질 수 있다.
상기 반도체 패턴들(SCP)의 상기 제1 측벽들(SW1)에는 제1 워드 라인들(WL1)이 인접할 수 있다. 상기 반도체 패턴들(SCP)의 상기 제2 측벽들(SW2)에는 제2 워드 라인들(WL2)이 인접할 수 있다. 상기 제1 및 제2 워드 라인들(WL1, WL2)은 상기 하부 기판(102)의 상면으로부터 상기 제3 방향(D3)으로 연장될 수 있다. 하나의 반도체 패턴(SCP)의 채널 영역(CH)을 사이에 두고 하나의 제1 워드 라인(WL1)은 하나의 제2 워드 라인(WL2)과 이격될 수 있다. 상기 제1 및 제2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SCP) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 게이트 절연막(Gox)은 예를 들어, 고유전물질, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중에서 적어도 하나를 포함할 수 있다.
상기 비트 라인들(BL)과 상기 제1 및 제2 워드 라인들(WL1, WL2)은 각각 도전 물질을 포함할 수 있다. 상기 도전 물질은 예를 들어, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중에서 적어도 하나를 포함할 수 있다.
상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)은 분리 절연 패턴(SL)과 접할 수 있다. 평면적 관점에서, 상기 분리 절연 패턴(SL)은 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 제1 워드 라인들(WL1)은 실제 상기 채널 영역들(CH)의 전하 이동을 지배하는 게이트 역할을 할 수 있다. 상기 제2 워드 라인들(WL2)은 상기 채널 영역들(CH)의 전하 이동을 보조하는 백 게이트(Back gate) 역할을 할 수 있다. 상기 반도체 패턴들(SCP) 사이에는 제1 층간 절연막(IL1)이 개재될 수 있다. 상기 비트 라인들(BL) 사이에는 제2 층간 절연막(IL2)이 개재될 수 있다. 상기 제1 전극들(SE) 사이에는 제3 층간 절연막(IL3)이 개재될 수 있다. 상기 제3 층간 절연막(IL3)은 상기 제1 전극들(SE)을 지지하는 역할을 할 수 있다. 상기 분리 절연 패턴(SL)은 상기 비트 라인들(BL) 및 상기 제2 층간 절연막들(IL2)의 측면들과 접할 수 있다. 상기 제1 내지 제3 층간절연막들(IL1, IL2, IL3), 및 상기 분리 절연 패턴(SL)은 각각 실리콘 산화물, 실리콘 산화질화물, 및 실리콘질화물 중에서 적어도 하나를 포함할 수 있다.
상기 제1 전극(SE)은 상기 제3 층간 절연막(IL3)과 접할 수 있다. 캐핑막(160)이 상기 제1 전극(SE) 상에 제공되어, 상기 제1 전극(SE)을 덮을 수 있다. 유전막(DL)이 상기 캐핑막(160) 상에 제공되어, 상기 캐핑막(160)을 덮을 수 있다. 상기 캐핑막(160)은 상기 제1 전극(SE) 및 상기 유전막(DL) 사이에 개재될 수 있다. 제2 전극(PE)이 상기 유전막(DL) 상에 배치될 수 있다. 상기 유전막(DL)은 상기 제2 전극(PE)과 접할 수 있다. 상기 제2 전극(PE)은 도 1 및 도 2의 상부 전극(TE)에 대응될 수 있다. 상기 제1 전극(SE), 상기 유전막(DL), 및 상기 제2 전극(PE)은 커패시터(CAP)를 구성할 수 있다. 캐핑막(160), 유전막(DL)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치된 복수 개의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 추가 원소를 포함하고;
    상기 기판 상에 제공되고, 상기 하부 전극들 각각의 측벽의 일부와 접촉하는 제1 지지 패턴;
    상기 하부 전극들 상의 상부 전극;
    상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막; 및
    상기 하부 전극들 및 상기 유전막 사이에 개재되고, 상기 제1 지지 패턴의 상면 및 하면을 덮는 캐핑막을 포함하되,
    상기 제2 영역은 상기 캐핑막과 접촉하고,
    상기 캐핑막과 상기 유전막은 서로 다른 물질을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 캐핑막은 금속 산화물 및 금속 산화질화물 중에서 적어도 하나를 포함하고,
    상기 캐핑막 내에 포함된 상기 금속은 상기 제2 영역 내에 포함된 금속들 중 일부와 동일한 반도체 소자.
  3. 제1 항에 있어서,
    상기 유전막은 상기 하부 전극들 및 상기 제1 지지 패턴과 이격되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 캐핑막은 제1 도핑 금속을 포함하고,
    상기 제2 영역은 제2 도핑 금속을 포함하고,
    상기 캐핑막 내의 상기 제1 도핑 금속의 농도는 상기 제2 영역 내의 상기 제2 도핑 금속의 농도보다 더 높은 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 지지 패턴 상에 배치되고, 상기 제1 지지 패턴과 이격되는 제2 지지 패턴을 더 포함하되,
    상기 캐핑막은 상기 제2 지지 패턴의 상면 및 하면과 직접 접촉하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 기판 상의 층간 절연막;
    상기 기판 상에 제공되고, 상기 층간 절연막을 관통하는 도전 콘택;
    상기 층간 절연막 상의 식각 저지막; 및
    상기 기판 상에 제공되고, 상기 식각 저지막의 상면을 노출시키는 관통 홀을 더 포함하되,
    상기 하부 전극들은 상기 식각 저지막을 관통하고,
    상기 캐핑막은 상기 관통 홀의 내측벽 및 바닥면을 덮는 반도체 소자.
  7. 제1 항에 있어서,
    상기 캐핑막은 도핑 금속을 포함하고,
    상기 도핑 금속의 밴드 갭(bandgap)은 3 eV 내지 12 eV인 반도체 소자.
  8. 제1 항에 있어서,
    상기 캐핑막은 도핑 금속을 포함하고,
    상기 캐핑막 내의 상기 도핑 금속은 Ta, V, Mo, Cr, Sb, Co, Ni, Fe, Nb, 및 Cu 중에서 적어도 하나를 포함하는 반도체 소자.
  9. 기판;
    상기 기판 상에 배치된 복수 개의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 도핑 영역이고;
    상기 기판 상에 제공되고, 상기 하부 전극들 각각의 측벽의 일부와 접촉하는 제1 지지 패턴;
    상기 하부 전극들 상의 상부 전극;
    상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막; 및
    상기 하부 전극들과 상기 유전막 사이, 상기 제1 지지 패턴의 상면과 상기 유전막 사이, 및 상기 제1 지지 패턴의 하면과 상기 유전막 사이에 개재되는 캐핑막을 포함하되,
    상기 제2 영역은 상기 제1 영역 및 상기 캐핑막 사이에 개재되고,
    상기 캐핑막은 도핑 금속을 포함하는 반도체 소자.
  10. 소자 분리막을 포함하는 반도체 기판, 상기 소자 분리막은 활성 영역을 정의하고, 상기 활성 영역은 제1 불순물 영역 및 상기 제1 불순물 영역을 사이에 두고 이격된 한 쌍의 제2 불순물 영역들을 포함하고;
    상기 반도체 기판 내에 배치되고, 상기 활성 영역을 가로지르는 워드 라인;
    상기 반도체 기판 상에 배치되고, 상기 워드 라인을 가로지르는 비트 라인, 상기 비트 라인은 상기 제1 불순물 영역과 연결되고;
    상기 반도체 기판 상에 배치되고, 상기 제2 불순물 영역과 연결되는 스토리지 노드 콘택;
    상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드;
    상기 랜딩 패드 상의 하부 전극들, 상기 하부 전극들의 각각은 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 추가 원소를 포함하고;
    상기 하부 전극들 상의 상부 전극;
    상기 하부 전극들 사이에 배치된 지지 패턴;
    상기 하부 전극들 및 상기 상부 전극 사이에 개재된 유전막; 및
    상기 하부 전극들 및 상기 유전막 사이에 개재되고, 상기 지지 패턴의 상면 및 하면을 덮는 캐핑막을 포함하되,
    상기 제2 영역은 상기 제1 영역 및 상기 캐핑막 사이에 개재되는 반도체 소자.
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