KR20230102385A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 수직 워드 라인을 구비한 반도체 장치에 관한 것으로, 본 기술에 따른 반도체 장치는 서로 대향하는 제1 측벽과 제2 측벽을 포함하는 반도체 필라; 상기 반도체 필라의 하단부에 접속된 비트 라인; 상기 반도체 필라의 상단부에 접속된 캐패시터; 상기 반도체 필라의 제1 측벽에 접속된 바디 라인; 및 상기 반도체 필라의 제2 측벽에 위치하는 수직 워드 라인을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 기술은 반도체 장치에 관한 것으로, 보다 상세하게는 비트 라인을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치들의 대부분은 트랜지스터를 포함하고 있다. 예를 들면, DRAM 등의 메모리 장치에서 메모리셀(Memory Cell)은 셀 트랜지스터(Cell Transistor)를 포함한다.
메모리 장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 트랜지스터의 제조 기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리 셀의 크기가 감소함에 따라 트랜지스터의 크기가 감소하고, 이로써 트랜지스터의 채널길이또한 감소할 수 밖에 없다. 트랜지스터의 채널 길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 메모리 장치의 특성이 저하된다.
최근에, 수직 채널 트랜지스터가 제안되었다. 수직 채널 트랜지스터(Vertical channel Transistor; VCT)는 수직 채널이 형성되는 필라(Pillar)를 포함한다.
본 발명의 실시예들은 수직 채널 트랜지스터를 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 서로 대향하는 제1 측벽과 제2 측벽을 포함하는 반도체 필라; 상기 반도체 필라의 하단부에 접속된 비트 라인; 상기 반도체 필라의 상단부에 접속된 캐패시터; 상기 반도체 필라의 제1 측벽에 접속된 바디 라인; 및 상기 반도체 필라의 제2 측벽에 위치하는 수직 워드 라인을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판; 기판 상부의 주변회로부; 및 상기 주변회로부로부터 수직하게 적층된 비트 라인, 트랜지스터 및 캐패시터를 포함하는 메모리셀어레이를 포함하되, 상기 트랜지스터는 상기 비트 라인과 캐패시터 사이에 위치하는 반도체 필라; 상기 반도체 필라의 제1 측벽에 접속된 바디 라인; 및 상기 반도체 필라의 제2 측벽에 위치하는 수직 워드 라인을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 희생층 및 반도체층을 적층하는 단계; 상기 반도체층을 식각하여 머지드 반도체 라인을 형성하는 단계; 상기 머지드 반도체 라인 아래의 상기 희생층을 식각하여 비트 라인 분리부 및 상기 비트 라인 분리부를 사이에 두고 서로 대향하는 비트 라인 오프닝들을 형성하는 단계; 상기 비트 라인 분리부를 사이에 두고 서로 대향하도록 상기 비트 라인 오프닝들을 채우는 비트 라인들을 형성하는 단계; 상기 머지드 반도체 라인을 식각하여 상기 비트 라인들에 수직하는 복수의 반도체 라인을 형성하는 단계; 상기 복수의 반도체 라인을 상기 비트 라인에 수직하는 방향으로 식각하여 복수의 반도체 필라를 형성하는 단계; 상기 반도체 필라들의 제1 측벽들에 공통으로 접속되는 바디 라인을 형성하는 단계; 상기 반도체 필라들의 제2 측벽들 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 수직 워드라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 비트 라인을 형성하는 단계; 상기 비트 라인 상에 서로 대향하는 제1 측벽들 및 제2 측벽들을 포함하는 복수의 반도체 필라를 형성하는 단계; 상기 반도체 필라들의 제1 측벽들에 공통으로 접속되는 바디 라인을 형성하는 단계; 상기 반도체 필라들의 제2 측벽들 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 상기 반도체 필라들을 사이에 두고 상기 바디 라인에 대향하는 수직 워드라인을 형성하는 단계를 포함할 수 있다.
본 기술은 반도체 필라의 측벽에 직접 접촉하는 바디 라인을 형성함에 따라 플로팅 바디 효과(Floating body effect)를 제거할 수 있다.
도 1은 반도체 장치의 개략적인 사시도이다.
도 2a는 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 3 내지 도 20은 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 21은 실시예들에 따른 반도체 장치의 메모리 셀의 개략적인 사시도를 나타낸다.
도 22는 도 21의 메모리셀의 개략적인 단면도를 나타낸다.
도 23은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 반도체 장치의 개략적인 사시도이다. 도 2a는 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이다. 도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는 4F2(F; minimum feature size) 구조의 메모리 셀을 도시한다.
반도체 장치(100)는 기판(101), 기판(101) 상부의 버퍼층(102), 버퍼층(102) 상의 비트 라인(103), 비트 라인(103) 상부의 수직 채널 트랜지스터 및 수직 채널 트랜지스터 상부의 캐패시터(108)를 포함할 수 있다. 수직 채널 트랜지스터는 반도체 필라(104), 반도체 필라(104) 양측벽에 위치하는 수직 워드 라인(105) 및 바디 라인(106)을 포함할 수 있다. 수직 채널 트랜지스터는 반도체 필라(104)와 수직 워드 라인(105) 사이의 게이트 절연층(107)을 더 포함할 수 있다. 반도체 장치(100)는 반도체 필라(104)와 비트 라인(103) 사이에 하부 도핑층(109), 반도체 필라(104)와 캐패시터(108) 사이의 상부 도핑층(110), 하부 도핑층(109)와 비트 라인(103) 사이의 오믹 콘택층(111)을 더 포함할 수 있다.
기판(101)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체 기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물반도체 기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
버퍼층(102)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 기생 캐패시턴스 감소를 위해 버퍼층(102)은 실리콘 산화물로 형성될 수 있다. 예를 들어, 버퍼층(102)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다.
비트 라인(103)은 버퍼층(102) 상에서 제1 방향(D1)을 따라 수평하게 연장될 수 있다. 비트 라인(103)은 금속-베이스 물질(metal-based material)을 포함할 수 있다. 비트 라인(103)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(103)은 텅스텐층을 포함할 수 있다.
오믹 콘택층(111)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 오믹 콘택층(111)은 티타늄실리사이드를 포함할 수 있다.
반도체 필라(104)는 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 필라(104)는 실리콘층일 수 있다. 하부 도핑층(109) 및 상부 도핑층(110)은 반도체 필라(104)와 동일 물질일 수 있다. 하부 도핑층(109) 및 상부 도핑층(110)은 '소스/드레인 영역'이라고 지칭할 수 있다. 하부 도핑층(109) 및 상부 도핑층(110)은 실리콘층을 포함하되, 불순물이 도핑된 도프드 실리콘층일 수 있다. 다른 실시예에서, 반도체 필라(104)는 산화물 반도체 물질(oxide semiconductor material)을 포함할 수도 있다. 제2 방향(D2)을 따라 이웃하는 반도체 필라들(104) 사이에 절연 라인(112)이 위치할 수 있다.
위와 같이, 비트 라인(103) 상에서 반도체 필라(104)는 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 비트 라인(103) 상에서 오믹 콘택층(111), 하부 도핑층(109), 반도체 필라(104) 및 상부 도핑층(110)의 순서로 수직하게 적층될 수 있다. 하부 도핑층(109), 반도체 필라(104) 및 상부 도핑층(110)의 순서로 적층된 스택 구조물은 '액티브 필라(active pillar)'라고 지칭할 수 있다.
반도체 필라(104)의 측벽에 더블 구조(double structure)의 도전 라인이 위치할 수 있다. 더블 구조의 도전 라인은 수직 워드 라인(105)과 바디 라인(106)을 포함할 수 있다. 수직 워드 라인(105)과 비트 라인(103)은 서로 교차하는 방향으로 연장될 수 있다. 바디 라인(106)과 비트 라인(103)은 서로 교차하는 방향으로 연장될 수 있다. 수직 워드 라인들(105) 및 바디 라인들(106)은 제2 방향(D2)을 따라 수평하게 연장될 수 있다. 수직 워드 라인들(105)과 바디 라인들(106) 사이에 반도체 필라들(104)이 위치할 수 있다.
바디 라인(106)은 반도체 필라(104)의 일측 측벽에 직접 접촉할 수 있고, 이로써 바디 라인(106)은 필라-타이드(pillar-tied) 또는 바디-타이드(body-tied) 구조일 수 있다. 수직 워드 라인(105)은 게이트 절연층(107)을 사이에 두고 반도체 필라(104)의 타측 측벽에 위치할 수 있다. 바디 라인(106)은 수직 워드 라인(105)보다 낮은 높이를 가질 수 있다. 수직 워드 라인(105)의 바텀면(bottom surface)과 바디 라인(106)의 바텀면은 동일 수평 레벨에 위치할 수 있다. 수직 워드 라인(105)의 탑면(top surface)은 바디 라인(106)의 탑면보다 높은 수평 레벨에 위치할 수 있다.
바디 라인(106)은 반도체 물질을 포함할 수 있다. 바디 라인(106)과 반도체 필라(104)는 동일 물질일 수 있다. 바디 라인(106)은 실리콘 저마늄을 포함할 수 있다. 바디 라인(106)을 통해 바디 바이어스(Vbb)를 인가할 수 있고, 이에 따라 플로팅 바디 효과를 제거할 수 있다.
수직 워드 라인(105)은 반도체 물질, 금속-베이스 물질 또는 이들의 조합을 포함할 수 있다. 수직 워드 라인(105)은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐(W), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
게이트 절연층(107)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다.
반도체 필라들(104) 상부에 각각 캐패시터(108)가 형성될 수 있다.
B-B' 방향에서 볼 때, 수직 워드 라인(105)과 바디 라인(106) 사이에 보호층(113)이 형성될 수 있다. 보호층(113)은 절연 물질을 포함할 수 있다.
도 2a를 다시 참조하면, 반도체 장치(100)는 복수의 메모리 셀 어레이(MCA1, MCA2, MCA3)을 포함할 수 있다. 메모리 셀 어레이들(MCA1, MCA2, MCA3)은 제1 방향(D1)을 따라 서로 이격될 수 있다. 메모리 셀 어레이들(MCA1, MCA2, MCA3) 각각은 제2 방향(D2)을 따라 배열된 복수의 반도체 필라(104)를 포함할 수 있다. 예를 들어, 메모리 셀 어레이들(MCA1, MCA2, MCA3) 각각에 포함되는 반도체 필라들(104)의 어레이는 하나의 바디 라인(106)을 공유할 수 있다.
바디 라인(106) 및 수직 워드 라인(105)은 제2 방향(D2)을 따라 연장될 수 있다. 메모리 셀 어레이들(MCA1, MCA2, MCA3) 각각은 하나의 바디 라인(106) 및 하나의 수직 워드 라인(105)을 공유할 수 있다. 메모리 셀 어레이들(MCA1, MCA2, MCA3)은 복수의 비트 라인(103)을 공유할 수 있다.
제2 방향(D2)을 따라 배열된 반도체 필라들(104)은 하나의 바디 라인(106)에 접촉할 수 있다.
상술한 실시예에 따르면, 바디 라인(106)을 이용하여 바디 바이어스(Vbb bias)를 조절할 수 있으므로, 플로팅 바디 효과를 제거할 수 있다.
바디 라인들(106)에 의해 반도체 필라들(104)의 대칭성이 유리하다. 즉, 반도체 필라들(104)이 균일한 간격을 갖고 배열될 수 있고, 이에 따라 셀 크기를 감소시킬 수 있다. 또한, 바디 라인들(106)에 의해 제1 방향(D1)을 따라 이웃하는 수직 워드 라인들(105) 간의 간섭을 방지할 수 있다.
도 3 내지 도 20는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 3 내지 도 20은 도 2a의 A-A' 및 B-B'에 따른 제조 방법을 동시에 도시한 단면도들이다.
도 3에 도시된 바와 같이, 기판(11) 상부에 버퍼층(12)이 형성될 수 있다. 기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물반도체 기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 버퍼층(12)은 절연물질을 포함할 수 있다. 버퍼층(12)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 버퍼층(12)은 실리콘 질화물일 수 있다. 버퍼층(12)은 후속 공정으로부터 기판(11)을 보호하는 식각 배리어 역할을 할 수 있다.
버퍼층(12) 상에 희생층(13)이 형성될 수 있다. 희생층(13)은 후속 공정에서 비트 라인으로 치환되는 물질이다. 희생층(13)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 희생층(13)은 실리콘 산화물일 수 있다. 희생층(13)은 저유전율 물질을 포함할 수도 있다.
희생층(13) 상에 반도체층(14)이 형성될 수 있다. 반도체층(14)은 반도체 물질을 포함할 수 있다. 반도체층(14)은 단결정 실리콘을 포함할 수 있다. 반도체층(14)은 P형 불순물로 도핑된 즉, P형 도프드 단결정 실리콘일 수 있다. 반도체층(14)을 형성하기 위해, P형 도프드 폴리실리콘을 증착한 후에 레이저 어닐링을 진행할 수 있다. 레이저 어닐링에 의해 P형 도프드 폴리실리콘은 P형 도프드 단결정 실리콘으로 변환될 수 있다.
다음으로, 반도체층(14) 상에 하드마스크층(15)이 형성될 수 있다. 하드마스크층(15)은 실리콘 질화물을 포함할 수 있다.
도 4에 도시된 바와 같이, 하드마스크층(15)과 반도체층(14)을 식각하여 복수의 제1 라인 구조물(ML)을 형성할 수 있다. 제1 라인 구조물들(ML) 사이에 제1 트렌치들(16)이 형성될 수 있다. 제1 라인 구조물들(ML) 각각은 머지드 반도체 라인(merged semiconductor line, 14M) 및 머지드 하드마스크 라인(15M)의 스택을 포함할 수 있다. 제1 트렌치들(16)은 어느 한 방향을 따라 연장될 수 있다. 제1 트렌치들(16)의 저면은 희생층(13)의 표면을 일부분 리세스시킬 수 있다.
도 5에 도시된 바와 같이, 제1 라인 구조물들(ML)의 양측벽에 스페이서(17)가 형성될 수 있다. 스페이서들(17)은 절연물질을 포함할 수 있다. 스페이서들(17)은 희생층(13)에 대해 식각 선택비를 갖는 물질일 수 있다. 스페이서들(17)은 실리콘 질화물을 포함할 수 있다. 스페이서들(17)을 형성하기 위해 실리콘 질화물의 증착 및 에치백 공정이 순차적으로 수행될 수 있다.
도 6에 도시된 바와 같이, 비트 라인 오프닝들(18)을 형성하기 위해 희생층(13)을 부분적으로 식각할 수 있다. 희생층(13)의 부분 식각은 습식 식각을 포함할 수 있다. 희생층(13)이 실리콘 산화물을 포함하는 경우, 희생층(13)의 부분 식각은 실리콘 산화물의 습식 식각을 포함할 수 있다. 희생층(13)의 부분 식각 이후에, 잔류하는 희생층은 비트 라인 분리부(13A)라고 약칭한다. 비트 라인 분리부(13A)는 실리콘 산화물일 수 있다. 비트 라인 분리부(13A)은 머지드 반도체 라인(14M)의 아래에 위치할 수 있다. B-B' 방향에서 볼 때, 머지드 반도체 라인(14M)과 버퍼층(12) 사이에 비트 라인 오프닝들(18)이 위치할 수 있다.
도 7에 도시된 바와 같이, 도핑 공정을 이용하여 하부 도핑층들(19)을 형성할 수 있다. 하부 도핑층들(19)을 형성하기 위해, 플라즈마 도핑(PLAD)이 수행될 수 있다. 플라즈 마도핑(PLAD)을 이용하여 N형 불순물을 도핑할 수 있고, 이에 따라 머지드 반도체 라인(14M)의 저부 내에 하부 도핑층들(19)이 형성될 수 있다. 하나의 머지드 반도체 라인(14M)에 한 쌍의 하부 도핑층들(19)이 형성될 수 있다. 한 쌍의 하부 도핑층들(19)은 비트 라인 분리부(13A)의 폭만큼 서로 이격되어 형성될 수 있다. 머지드 만도체 라인(14M)의 상부 및 측벽들에는 머지드 하드마스크 라인(15M) 및 스페이서(17)에 의해 플라즈마 도핑이 블록킹될 수 있다.
하부 도핑층들(19) 아래에 오믹 콘택층들(20)을 형성할 수 있다. 오믹 콘택층들(20)은 금속 실리사이드를 포함할 수 있다. 오믹 콘택층들(20)을 형성하기 위해, 금속층 증착, 열처리 및 잔류 금속층 제거 공정이 순차적으로 수행될 수 있다. 오믹 콘택층들(20)은 코발트 실리사이드를 포함할 수 있다. 한 쌍의 오믹 콘택층들(20)은 비트 라인 분리부(13A)의 폭만큼 서로 이격되어 형성될 수 있다.
도 8에 도시된 바와 같이, 비트 라인 오프닝들(18)을 채우기 위해 도전층(21)이 증착될 수 있다. 도전층(21)은 저저항 금속-베이스 물질을 포함할 수 있다. 도전층(21)은 티타늄질화물, 텅스텐, 텅스텐질화물, 몰리브덴, 루테늄 또는 이들의 조합을 포함할 수 있다. 도전층(21)은 화학기상증착법(CVD)에 의해 형성될 수 있다.
도 9에 도시된 바와 같이, 비트 라인(22)을 형성하기 위해 도전층(21)을 에치백할 수 있다. 비트 라인(22)을 형성한 이후에 제1 라인 구조물들(ML) 사이에 제2 트렌치들(23)이 정의될 수 있다.
도 10에 도시된 바와 같이, 스페이서들(17)을 제거한 후에 제2 트렌치들(23)을 채우는 제1 절연 라인들(24)이 형성될 수 있다. 제1 절연 라인들(24)은 실리콘산화물을 포함할 수 있다. 제1 절연 라인들(24)은 T자 형상일 수 있다. 제1 절연 라인들(24)은 SOD(Spin on dielectric)와 같은 실리콘 산화물을 포함할 수 있다. 제1 절연 라인들(24)은 저유전율 물질을 포함할 수 있고, 이에 따라 이웃하는 비트 라인들(22) 간의 기생 캐패시턴스를 줄일 수 있다.
제1 라인 구조물들(ML)의 일부분을 선택적으로 식각하여 제3 트렌치들(25)을 형성할 수 있다. 예를 들어, 제2 트렌치들(25)을 형성하기 위해 머지드 반도체 라인들(14M) 및 머지드 하드마스크 라인(18M)을 식각할 수 있다. 이에 따라, 제3 트렌치들(25)에 의해 반도체 라인들(14L) 및 하드마스크 라인들(15L)이 형성될 수 있다. 제3 트렌치들(25)을 형성하기 위한 식각 공정 동안에 비트 라인 분리부들(13A)이 제거될 수 있다. 제3 트렌치들(25)에 의해 제2 라인 구조물들(RL)이 형성될 수 있고, 제2 라인 구조물들(RL) 각각은 반도체 라인(14L) 및 하드마스크 라인(15L)의 스택을 포함할 수 있다. 제3 트렌치들(25)은 어느 한 방향을 따라 연장될 수 있다. 제3 트렌치들(25)의 저면은 버퍼층(12)의 표면을 노출시킬 수 있다.
반도체 라인들(14L)과 비트 라인들(22) 사이에 오믹 콘택층들(20) 및 하부 도핑층들(19)이 위치할 수 있다. 제3 트렌치들(25)에 의해 한 쌍의 하부 도핑층들(19)이 분리될 수 있다. 제3 트렌치들(25)에 의해 한 쌍의 오믹 콘택층들(20)이 분리될 수 있다.
도 11에 도시된 바와 같이, 제3 트렌치들(25)을 채우는 제2 절연 라인(26)이 형성될 수 있다. 제2 절연 라인들(26)을 형성하기 위해 절연 물질의 증착 및 평탄화 공정이 수행될 수 있다. 제2 절연 라인들(26)을 형성하기 위해 평탄화 공정 동안에 제1 절연 라인(24)이 평탄화될 수 있다. 반도체 라인들(14L) 사이에 제1 절연 라인들(24)과 제2 절연 라인들(26)이 번갈아 위치할 수 있다. 제1 절연 라인들(24)과 제2 절연 라인들(26)에 의해 이웃하는 비트 라인들(22)이 상호 분리될 수 있다.
제2 절연 라인들(26)은 SOD(Spin on dielectric)와 같은 실리콘 산화물을 포함할 수 있다. 제2 절연 라인들(26)은 저유전율 물질을 포함할 수 있고, 이에 따라 이웃하는 비트 라인들(22) 간의 기생 캐패시턴스를 줄일 수 있다.
도 12에 도시된 바와 같이, 반도체 라인들(14L) 및 하드마스크 라인들(18L)을 비트 라인(22)에 교차하는 방향으로 식각하여 제4 트렌치들(27)이 형성될 수 있다. 제4 트렌치들(27)에 의해 반도체 필라들(14P) 및 하드마스크 필라들(15P)이 형성될 수 있다. 제4 트렌치들(27)과 비트 라인들(22)은 상호 교차할 수 있다.
하나의 비트 라인(22) 상부에 복수의 반도체 필라들(14P)이 위치할 수 있다. 비트 라인(22) 각각의 상부에 반도체 필라들(14P)이 위치할 수 있다.
도 13에 도시된 바와 같이, 제4 트렌치들(27)을 채우는 제3 절연 라인들(28)이 형성될 수 있다. 제3 절연 라인들(28)을 형성하기 위해 절연 물질의 증착 및 평탄화가 수행될 수 있다. 제3 절연 라인들(28)은 실리콘 산화물을 포함할 수 있다. A-A' 방향을 따라 이웃하는 반도체 필라들(14P)은 제1 및 제2 절연 라인들(24, 26)에 의해 상호 분리될 수 있다. B-B' 방향을 따라 이웃하는 반도체 필라들(14P)은 제3 절연 라인들(28)에 의해 상호 분리될 수 있다. 제3 절연 라인들(28)은 SOD(Spin on dielectric)와 같은 실리콘 산화물을 포함할 수 있다. 제3 절연 라인들(28)은 저유전율 물질을 포함할 수 있고, 이에 따라 이웃하는 비트 라인들(22) 간의 기생 캐패시턴스를 줄일 수 있다.
제1 및 제2 절연 라인들(24, 26)은 비트 라인(22) 사이에 위치할 수 있고, 제3 절연 라인들(28)은 비트 라인(22) 상부에 위치할 수 있다.
도 14에 도시된 바와 같이, 제3 절연 라인들(28)을 부분적으로 식각하여 제5 트렌치들(29)을 형성할 수 있다. 제5 트렌치들(29)은 제3 절연 라인들(28)을 관통하지 않을 수 있다. 예를 들어, 제5 트렌치들(29)과 비트 라인(22) 사이에 제3 절연 라인들(28)의 일부분이 위치할 수 있다. B-B' 방향에서 볼 때, 제5 트렌치들(29)은 반도체 필라들(14P)의 제1 측벽들(SW1)을 동시에 노출시킬 수 있고, 제2 절연 라인들(28)은 반도체 필라들(14P)의 제2 측벽들(SW2)을 커버링할 수 있다. B-B' 방향을 따라 이웃하는 반도체 필라들(14P) 사이에 위치하는 제3 절연 라인들(28)은 L자 형상일 수 있다.
도 15에 도시된 바와 같이, 반도체 필라들(14P)의 노출된 제1 측벽들(SW1) 상에 초기 바디 라인(30A)이 형성될 수 있다. 초기 바디 라인들(30A)은 도전 물질을 포함할 수 있다. 초기 바디 라인들(30A)은 반도체 물질을 포함할 수 있다. 초기 바디 라인들(30A)과 반도체 필라들(14P)은 서로 다른 반도체 물질일 수 있다. 예를 들어, 반도체 필라들(14P)은 실리콘을 포함할 수 있고, 초기 바디 라인들(30A)은 실리콘 저마늄을 포함할 수 있다. 초기 바디 라인들(30A)은 반도체 물질의 증착 및 에치백에 의해 형성될 수 있다. 반도체 필라들(14P)의 제1 측벽들(SW1)에 초기 바디 라인들(30A)이 전기적으로 접속될 수 있다.
초기 바디 라인들(30A) 상에 각각 캡핑층(31)이 형성될 수 있다. 캡핑층(31)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
도 16에 도시된 바와 같이, 제3 절연 라인들(28)의 다른 부분을 식각하여 제6 트렌치들(32)이 형성될 수 있다. 제6 트렌치들(32)의 반도체 필라들(14P)의 제2 측벽들(SW2)을 동시에 노출시킬 수 있다. 제3 절연 라인들(28)의 잔류 부분, 즉 제3 절연 라인들(28R)은 제6 트렌치들(32) 아래에 위치할 수 잇다.
도 17에 도시된 바와 같이, 제6 트렌치들(32)을 통해 초기 바디 라인들(30A)을 부분적으로 식각할 수 있다. 이에 따라 바디 라인들(30)이 형성될 수 있다. 바디 라인들(30)을 형성하기 위한 초기 바디 라인들(30A)의 식각 공정은 트리밍 공정이라고 지칭할 수 있다. 초기 바디 라인들(30A)의 식각 공정은 습식식각을 포함할 수 있다. 예를 들어, 초기 바디 라인들(30A)의 습식 식각 공정은 실리콘과 실리콘 저마늄의 습식식각률 차이를 이용하여 수행할 수 있다. 즉, 반도체 필라들(14P)의 실리콘과 초기 바디 라인들(30A)의 실리콘 저마늄의 습식식각률 차이를 이용하여, 반도체 필라들(14P)의 손실없이 초기 바디 라인들(30A)을 선택적으로 식각할 수 있다.
반도체 필라들(14P)의 제1 측벽들(SW1)에 바디 라인들(30)이 전기적으로 접속될 수 있다. 도 2a의 바디 라인들(106)을 참조한 바와 같이, 하나의 바디 라인(30)은 제2 방향(D2)을 따라 배열된 반도체 필라들(14P)을 공유할 수 있다. 즉, 하나의 바디 라인(30)은 하나의 필라 어레이를 공유할 수 있다. 도 2a에서 참조한 바와 같이, 예를 들어, 메모리 셀 어레이(MCA1)에 포함되는 반도체 필라들(104)의 어레이는 하나의 바디 라인(106)을 공유할 수 있다.
결국, 바디 라인들(30)에 의해 반도체 필라들(14P)의 대칭성이 유리하다. 즉, 반도체 필라들(14P)이 균일한 간격을 갖고 배열될 수 있고, 이에 따라 셀 크기를 감소시킬 수 있다. 또한, 바디 라인들(30)에 의해 이웃하는 수직 워드 라인들(35) 간의 간섭을 방지할 수 있다.
도 18에 도시된 바와 같이, 바디 라인들(30) 상에 보호층(33)이 형성될 수 있다. 보호층(33)은 절연 물질을 포함할 수 있다. 보호층(33)은 실리콘 산화물, 실리콘 질화물, 저유전율 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 보호층(33)을 형성하기 위해, 바디 라인들(30) 상에 절연 물질을 증착한 후 에치백할 수 있다. 보호층(33)은 캡핑층(31) 아래에 위치할 수 있다.
다음으로, 노출된 반도체 필라들(14P)의 제2 측벽들(SW2) 상에 게이트 절연층(34)이 형성될 수 있다. 게이트 절연층(34)은 열산화 공정에 의해 형성될 수 있다. 게이트 절연층(34)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산화질화물(Silicon oxynitride), 고유전율물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전율물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전율물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전율물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전율물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전율물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전율물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전율물질은 란타늄산화물(lanthanum oxide), 란타늄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide) 또는 그들의 조합을 포함할 수 있다. 고유전율물질로는 공지된 다른 고유전율물질이 선택적으로 사용될 수도 있다. 게이트 절연층(34)은 금속산화물을 포함할 수 있다.
게이트 절연층(34) 상에 수직 워드 라인(35)이 형성될 수 있다. 수직 워드 라인(35A)은 게이트 절연층(34) 상에서 제6 트렌치들(32)을 부분적으로 채울 수 있다. 수직 워드 라인(35)은 금속-베이스 물질을 포함할 수 있다. 수직 워드 라인(35)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 수직 워드 라인(35)은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐(W), 루테늄(Ru), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
수직 워드 라인(35) 상에 워드 라인 캡핑층(36)이 형성될 수 있다. 워드 라인 캡핑층(36)은 실리콘 산화물, 실리콘 질화물, 저유전율 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인 캡핑층(36)을 형성하기 위해, 수직 워드 라인(35) 상에 절연 물질을 증착한 후 평탄화할 수 있다. 워드 라인 캡핑층(36)은 하드마스크 필라(15P)의 측벽 및 캡핑층(31)에 접촉할 수 있다.
수직 워드 라인(35)과 바디 라인(30)은 반도체 필라(14P)를 사이에 두고 서로 대향할 수 있다. 수직 워드 라인(35) 및 바디 라인(30)은 비트 라인(22)과 교차할 수 있다.
도 19에 도시된 바와 같이, 반도체 필라들(14P)의 상부 표면을 노출시키도록 하드마스크 필라들(15P)을 선택적으로 제거할 수 있다. 하드마스크 필라들(15P)를 제거하기 위해 평탄화 공정이 수행될 수 있고, 평탄화 공정 동안에 제1 및 제2 절연 라인들(24, 26), 캡핑층(31) 및 워드 라인 캡핑층(36)이 평탄화될 수 있다.
다음으로, 반도체 필라들(14P)의 상부 영역 내에 상부 도핑층들(37)을 형성할 수 있다. 상부 도핑층들(37)은 임플란트, 플라즈마 도핑 등의 도핑 공정에 의해 형성될 수 있다. 상부 도핑층들(37)은 N형 불순물로 도핑될 수 있다. 상부 도핑층들(37)과 하부 도핑층들(19)은 동일 도전형의 불순물들로 도핑될 수 있다.
도 20에 도시된 바와 같이, 상부 도핑층(37) 상에 캐패시터(38)가 형성될 수 있다.
상술한 바와 같이, 반도체 장치는, 서로 대향하는 제1 측벽(SW1)과 제2 측벽(SW2)을 포함하는 반도체 필라(14P), 반도체 필라(14P)의 하단부에 접속된 비트 라인(22), 반도체 필라(14P)의 상단부에 접속된 캐패시터(38), 반도체 필라(14P)의 제1 측벽(SW1)에 접속된 바디 라인(30) 및 반도체 필라(14P)의 제2 측벽(SW2)에 위치하는 수직 워드 라인(35)을 포함할 수 있다. 반도체 필라(14P)의 제2 측벽(SW2)과 수직 워드 라인(35) 사이에 게이트 절연층(34)이 위치할 수 있다.
도 21은 실시예들에 따른 반도체 장치의 메모리 셀의 개략적인 사시도를 나타낸다. 도 22는 도 21의 메모리 셀의 개략적인 단면도를 나타낸다.
도 21 및 도 22를 참조하면, 실시예들에 따른 3차원 반도체 장치의 메모리 셀(MC)은 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT), 워드 라인(WL) 및 바디 라인(BDL)을 포함할 수 있고, 워드 라인(WL)과 바디 라인(BDL)은 활성층(ACT)을 사이에 두고 서로 대향할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D11)을 따라 수직하게 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1 방향(D11)과 교차하는 제2 방향(D12)을 따라 수평하게 연장된 바(bar) 형상을 가질 수 있다. 워드 라인(WL)은 제1 및 제2 방향(D11, D12)에 교차하는 제3 방향(D13)을 따라 수평하게 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D11)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
활성층(ACT)의 상부 표면 상에 게이 트절연층(GD)이 형성될 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층(ACT)은 단결정 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성층(ACT)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 활성층(ACT)은 채널(CH), 채널(CH)과 비트 라인(BL) 사이의 제1 소스/드레인 영역(SR), 및 채널(CH)과 캐패시터(CAP) 사이의 제2 소스/드레인영역(DR)을 포함할 수 있다. 채널(CH)은 제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR) 사이에 정의될 수 있다.
바디 라인(BDL)은 실리콘 저마늄을 포함할 수 있다. 바디 라인(BDL)은 활성층(ACT)의 채널(CH)에 직접 접촉할 수 있고, 이에 따라 플로팅 바디 효과를 제거할 수 있다.
도 23은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23의 반도체 장치(200)는 도 1 내지 도 2c의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 설명은 생략하기로 한다.
도 23을 참조하면, 반도체 장치(200)는 기판(101), 기판(101) 상부의 주변 회로부(PERI) 및 주변 회로부(PERI) 상부의 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 비트 라인(103), 트랜지스터(TR) 및 캐패시터(108)를 포함할 수 있다.
트랜지스터(TR)는 비트 라인(103)과 캐패시터(108) 사이에 위치하는 반도체 필라(104), 반도체 필라(104)의 제1 측벽에 위치하는 수직 워드 라인(105) 및 반도체 필라(104)의 제2 측벽에 접속된 바디 라인(106)을 포함할 수 있다. 바디 라인(106)은 실리콘 저마늄을 포함할 수 있다. 수직 워드 라인(105)과 반도에 필라(104) 사이에 게이트 절연층(107)이 위치할 수 있다. 바디 라인(106)은 반도체 필라(104)의 측벽에 직접 접촉할 수 있다.
반도체 필라(104)의 아래에 하부 도핑층(109) 및 오믹 콘택층(11)이 형성될 수 있고, 반도체 필라(104)의 상부에 상부 도핑층(110)이 형성될 수 있다.
주변 회로부(PERI)는 주변회로 트랜지스터(PERI_TR) 및 다층 레벨 금속배선(MLM)을 포함할 수 있다. 다층 레벨 금속 배선(MLM)의 최상위 금속 배선은 버퍼층(102)을 관통하여 비트 라인(103)에 접속할 수 있다.
도 24는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24의 반도체 장치(300)는 도 1 내지 도 2c의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 설명은 생략하기로 한다.
도 24를 참조하면, 반도체 장치(300)는 기판(101), 기판(101) 상부의 비트 라인(103), 트랜지스터(TR) 및 캐패시터(CAP)를 포함하는 메모리셀어레이(MCA)를 포함할 수 있다.
트랜지스터(TR)는 비트 라인(103)과 캐패시터(CAP) 사이에 위치하는 반도체 필라(104), 반도체 필라(104)의 제1 측벽에 위치하는 수직 워드 라인(105) 및 반도체 필라(104)의 제2 측벽에 접속된 바디 라인(106)을 포함할 수 있다. 바디 라인(106)은 실리콘 저마늄을 포함할 수 있다. 수직 워드 라인(105)과 반도에 필라(104) 사이에 게이트 절연층(107)이 위치할 수 있다. 반도체 필라(104)의 아래에 하부 도핑층(109) 및 오믹 콘택층(11)이 형성될 수 있고, 반도체 필라(104)의 상부에 상부 도핑층(110)이 형성될 수 있다.
캐패시터(CAP)는 하부 전극(122), 유전층(123) 및 상부전극(124)을 포함할 수 있다. 하부 전극(122)은 필라형상일 수 있다. 하부 전극(122)은 다층 레벨 서포터들(125, 126)에 의해 서포팅될 수 있다. 하부 전극(122)의 바텀부 측벽은 식각정지층(121)에 접촉할 수 있다. 하부 전극(122)는 트랜지스터(TR)의 상부 도핑층(110)에 접촉할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 버퍼층
103 : 비트 라인 104 : 반도체 필라
105 : 수직 워드 라인 106 : 바디 라인
107 : 게이트 절연층 108 : 캐패시터
109 : 하부 도핑층 110 : 상부 도핑층
111 : 오믹 콘택층

Claims (26)

  1. 서로 대향하는 제1 측벽과 제2 측벽을 포함하는 반도체 필라;
    상기 반도체 필라의 하단부에 접속된 비트 라인;
    상기 반도체 필라의 상단부에 접속된 캐패시터;
    상기 반도체 필라의 제1 측벽에 접속된 바디 라인; 및
    상기 반도체 필라의 제2 측벽에 위치하는 수직 워드 라인
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 수직 워드 라인과 상기 바디 라인은 상기 반도체 필라를 사이에 두고 서로 대향하면서 연장되는 반도체 장치.
  3. 제1항에 있어서,
    상기 바디 라인은, 반도체 물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 바디 라인은 실리콘저마늄을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 수직 워드 라인은 상기 바디 라인보다 더 큰 높이를 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 필라와 수직 워드 라인 사이의 게이트 절연층을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 비트 라인과 수직 워드 라인 사이의 절연층을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 필라는 단결정 실리콘을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 필라는 상기 비트 라인의 연장 방향을 따라 복수개가 배치되고, 상기 반도체 필라들의 제1 측벽들 각각에 상기 바디 워드라인이 접속하며, 상기 반도체 필라들의 제2 측벽들 각각에 상기 수직 워드 라인이 위치하되,
    상기 바디 라인들과 수직 워드라인들 사이의 보호층을 더 포함하는 반도체 장치.
  10. 기판;
    기판 상부의 주변회로부; 및
    상기 주변회로부로부터 수직하게 적층된 비트 라인, 트랜지스터 및 캐패시터를 포함하는 메모리셀어레이를 포함하되,
    상기 트랜지스터는,
    상기 비트 라인과 캐패시터 사이에 위치하는 반도체 필라;
    상기 반도체 필라의 제1 측벽에 접속된 바디 라인; 및
    상기 반도체 필라의 제2 측벽에 위치하는 수직 워드 라인
    을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 수직 워드라인과 상기 바디 라인은 상기 반도체 필라를 사이에 두고 서로 대향하면서 연장되는 반도체 장치.
  12. 제10항에 있어서,
    상기 바디 라인은, 실리콘저마늄을 포함하는 반도체 장치.
  13. 제10항에 있어서,
    상기 수직 워드라인은 상기 바디 라인보다 더 큰 높이를 갖는 반도체 장치.
  14. 제10항에 있어서,
    상기 반도체 필라와 수직 워드라인 사이의 게이트 절연층을 더 포함하는 반도체 장치.
  15. 제10항에 있어서,
    상기 반도체 필라는 단결정 실리콘을 포함하는 반도체 장치.
  16. 제10항에 있어서,
    상기 주변회로부는 상기 메모리셀 어레이보다 낮은 레벨에 위치하거나 또는 상기 메모리셀 어레이보다 높은 레벨에 위치하는 반도체 장치.
  17. 제10항에 있어서,
    상기 반도체 필라는 상기 비트 라인의 연장 방향을 따라 복수개가 배치되고, 상기 반도체 필라들의 제1 측벽들 각각에 상기 바디 라인이 접촉하며, 상기 반도체 필라들의 제2 측벽들 각각에 상기 수직 워드 라인이 위치하되,
    상기 바디 라인들과 수직 워드라인들 사이의 보호층을 더 포함하는 반도체 장치.
  18. 기판 상부에 희생층 및 반도체층을 적층하는 단계;
    상기 반도체층을 식각하여 머지드 반도체 라인을 형성하는 단계;
    상기 머지드 반도체 라인 아래의 상기 희생층을 식각하여 비트 라인 분리부 및 상기 비트 라인 분리부를 사이에 두고 서로 대향하는 비트 라인 오프닝들을 형성하는 단계;
    상기 비트 라인 분리부를 사이에 두고 서로 대향하도록 상기 비트 라인 오프닝들을 채우는 비트 라인들을 형성하는 단계;
    상기 머지드 반도체 라인을 식각하여 상기 비트 라인들에 수직하는 복수의 반도체 라인을 형성하는 단계;
    상기 복수의 반도체 라인을 상기 비트 라인에 수직하는 방향으로 식각하여 복수의 반도체 필라를 형성하는 단계;
    상기 반도체 필라들의 제1 측벽들에 공통으로 접속되는 바디 라인을 형성하는 단계;
    상기 반도체 필라들의 제2 측벽들 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 수직 워드라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 바디 라인을 형성하는 단계는,
    상기 반도체 필라들 사이에 절연라인을 형성하는 단계;
    상기 절연라인의 일부분을 식각하여 상기 반도체 필라들의 제1 측벽들을 노출시키는 제1 트렌치를 형성하는 단계; 및
    상기 바디 라인을 형성하기 위해 상기 제1 트렌치 내에 반도체 물질을 채우는 단계
    를 포함하는 반도체 장치 제조 방법.
  20. 제18항에 있어서,
    상기 바디 라인은 실리콘 저마늄을 포함하는 반도체 장치 제조 방법.
  21. 제18항에 있어서,
    상기 수직 워드라인은 상기 바디 라인보다 더 큰 높이를 갖는 반도체 장치 제조 방법.
  22. 제18항에 있어서,
    상기 기판 상부에 희생층 및 반도체층을 적층하는 단계에서,
    상기 반도체층을 형성하는 단계는,
    P형 도프드 폴리실리콘층을 증착하는 단계; 및
    P형 도프드 단결정 실리콘층을 형성하기 위해 상기 P형 도프드 폴리실리콘층을 레이저 어닐링에 노출시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  23. 기판 상부에 비트 라인을 형성하는 단계;
    상기 비트 라인 상에 서로 대향하는 제1 측벽들 및 제2 측벽들을 포함하는 복수의 반도체 필라를 형성하는 단계;
    상기 반도체 필라들의 제1 측벽들에 공통으로 접속되는 바디 라인을 형성하는 단계;
    상기 반도체 필라들의 제2 측벽들 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 상기 반도체 필라들을 사이에 두고 상기 바디 라인에 대향하는 수직 워드라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  24. 제23항에 있어서,
    상기 바디 라인은 실리콘 저마늄을 포함하는 반도체 장치 제조 방법.
  25. 제23항에 있어서,
    상기 바디 라인을 형성하는 단계는,
    상기 반도체 필라들 사이에 절연라인을 형성하는 단계;
    상기 절연라인의 일부분을 식각하여 상기 반도체 필라들의 제1 측벽들을 노출시키는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 반도체 물질을 채우는 단계; 및
    상기 바디 라인을 형성하기 위해 상기 반도체 물질을 트리밍하는 단계
    를 포함하는 반도체 장치 제조 방법.
  26. 제23항에 있어서,
    상기 게이트 절연층 및 수직 워드라인을 형성하는 단계는,
    상기 반도체 필라들 사이에 절연라인을 형성하는 단계;
    상기 절연라인의 일부분을 식각하여 상기 반도체 필라들의 제2 측벽들을 노출시키는 제2 트렌치를 형성하는 단계;
    상기 노출된 제2 측벽들 상에 상기 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 상기 제2 트렌치를 채우는 상기 수직 워드라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
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