CN115589720A - 半导体装置 - Google Patents
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Abstract
提供了一种半导体装置，所述半导体装置包括：基底；底部电极，在基底上，每个底部电极包括第一区域和第二区域，第二区域相对于第一区域包含额外元素；第一支撑图案，在基底上且与每个底部电极的侧表面的一部分接触；顶部电极，在底部电极上；介电层，在底部电极与顶部电极之间；以及覆盖层，在底部电极与介电层之间，覆盖层覆盖第一支撑图案的顶表面和底表面，其中，第二区域与覆盖层接触，并且覆盖层和介电层包括彼此不同的材料。
Description
本专利申请要求于2021年7月5日在韩国知识产权局提交的第10-2021-0088022号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
实施例涉及一种半导体装置。
背景技术
由于半导体装置的小尺寸、多功能和/或低成本特性，半导体装置被认为是电子工业中的重要元件。作为半导体装置之一的存储器装置可以存储逻辑数据。
发明内容
实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底；底部电极，在基底上，每个底部电极包括第一区域和第二区域，第二区域相对于第一区域包含额外元素；第一支撑图案，在基底上且与每个底部电极的侧表面的一部分接触；顶部电极，在底部电极上；介电层，在底部电极与顶部电极之间；以及覆盖层，在底部电极与介电层之间，覆盖层覆盖第一支撑图案的顶表面和底表面，其中，第二区域与覆盖层接触，并且覆盖层和介电层包括彼此不同的材料。
实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底；底部电极，在基底上，每个底部电极包括第一区域和第二区域，第二区域为掺杂区域；第一支撑图案，在基底上并且与每个底部电极的侧表面的一部分接触；顶部电极，在底部电极上；介电层，在底部电极与顶部电极之间；以及覆盖层，在底部电极与介电层之间、在第一支撑图案的顶表面与介电层之间、以及在第一支撑图案的底表面与介电层之间，其中，第二区域在第一区域与覆盖层之间，并且覆盖层包括掺杂金属。
实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：半导体基底，包括器件隔离层，器件隔离层限定有源区，有源区包括第一杂质区域和一对第二杂质区域，所述一对第二杂质区域彼此间隔开且第一杂质区域位于所述一对第二杂质区域之间；字线，在半导体基底中并与有源区交叉；位线，在半导体基底上并与字线交叉，位线连接到第一杂质区域；存储节点接触件，在半导体基底上并且连接到第二杂质区域；接合垫，电连接到存储节点接触件；底部电极，在接合垫上，每个底部电极包括第一区域和第二区域，第二区域相对于第一区域包含额外元素；顶部电极，在底部电极上；支撑图案，在底部电极之间；介电层，在底部电极与顶部电极之间；以及覆盖层，在底部电极与介电层之间并且覆盖支撑图案的顶表面和底表面，其中，第二区域在第一区域与覆盖层之间。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是明显的。
图1是根据实施例的半导体装置的平面图。
图2是沿图1的线I-I'截取的剖视图。
图3是图2的部分“A”的放大剖视图。
图4至图12是分别沿图1的线I-I'截取的剖视图，以示出根据实施例的制造半导体装置的方法中的阶段。
图13是根据实施例的半导体装置的剖视图。
图14是根据实施例的半导体装置的平面图。
图15是沿图14的线A-A'和线B-B'截取的剖视图。
图16是根据实施例的三维半导体存储器装置的透视图。
图17是沿图16的线C-C'截取的剖视图。
具体实施方式
图1是根据实施例的半导体装置的平面图。图2是沿图1的线I-I'截取的剖视图。图3是图2的部分“A”的放大剖视图。
参照图1、图2和图3，可以提供基底100。基底100可以是半导体基底。在实施方式中，基底100可以是硅基底、锗基底或硅锗基底。
层间绝缘层110可以在基底100上。层间绝缘层110可以覆盖基底100的顶表面的至少一部分。层间绝缘层110可以由绝缘材料(例如，氧化硅)形成或者包括绝缘材料(例如，氧化硅)。
导电接触件120可以在基底100上。导电接触件120可以穿透层间绝缘层110并且可以电连接到基底100中的互连线。在实施方式中，多个导电接触件120可以水平地(例如，在平行于基底100的顶表面的方向上)彼此间隔开。导电接触件120可以由例如掺杂多晶硅、氮化钛或钨形成或者包括例如掺杂多晶硅、氮化钛或钨。如在此所使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B或者A和B。在本说明书中，两个元件彼此电连接/结合的描述可以指元件彼此直接连接/结合或者通过另一导电元件彼此间接连接/结合。
在实施方式中，器件隔离层可以在基底100中以限定有源区。字线可以掩埋在基底100中。字线可以通过栅极绝缘层和覆盖图案与基底100电断开。用作源区/漏区的杂质注入区域可以位于基底100的在字线两侧处的部分中。位线可以分别电连接到在字线的一侧处的杂质注入区域。导电接触件120可以分别电连接到在字线的另一侧处的杂质注入区域。
蚀刻停止层130可以在层间绝缘层110上。蚀刻停止层130可以覆盖层间绝缘层110的顶表面。蚀刻停止层130可以由绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、硼氮化硅或碳氮化硅)形成或者包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、硼氮化硅或碳氮化硅)。蚀刻停止层130可以是单层或多层。
底部电极BE可以在基底100上。底部电极BE可以穿透蚀刻停止层130并且可以电连接到导电接触件120。在实施方式中，底部电极BE可以具有柱形状。在实施方式中，底部电极BE可以具有拥有封闭底表面的圆柱形状。在实施方式中，多个底部电极BE可以水平地(例如，在平行于基底100的顶表面的方向上)彼此间隔开。底部电极BE可以对应地位于导电接触件120上。当在平面图中观察时，底部电极BE可以布置为形成蜂窝形状。在实施方式中，六个底部电极BE可以环绕一个底部电极BE，从而以六边形形状围绕所述一个底部电极BE。底部电极BE可以由导电材料(例如，掺杂多晶硅、金属、金属氧化物或金属氮化物)形成或者包括导电材料(例如，掺杂多晶硅、金属、金属氧化物或金属氮化物)。在实施方式中，底部电极BE可以由氮化钛形成或者包括氮化钛。
第一支撑图案140和第二支撑图案145可以在底部电极BE之间。第一支撑图案140和第二支撑图案145可以彼此竖直间隔开。第二支撑图案145可以在第一支撑图案140上。第一支撑图案140和第二支撑图案145可以与底部电极BE的侧表面直接接触。第一支撑图案140和第二支撑图案145可以物理地支撑底部电极BE。彼此相邻的底部电极BE可以通过第一支撑图案140和第二支撑图案145彼此连接。第一支撑图案140可以将底部电极BE的下部彼此连接，并且第二支撑图案145可以将底部电极BE的上部彼此连接。第二支撑图案145可以位于比第一支撑图案140的水平高的水平处。在本说明书中，水平可以指从基底100的顶表面测量的竖直距离。在实施方式中，第二支撑图案145的顶表面可以与底部电极BE的顶表面共面。在实施方式中，第二支撑图案145的顶表面可以位于比底部电极BE的顶表面低的水平处。在实施方式中，第一支撑图案140和第二支撑图案145可以具有彼此不同的厚度。第一支撑图案140和第二支撑图案145可以由例如氮化硅、硼氮化硅或碳氮化硅形成或者包括例如氮化硅、硼氮化硅或碳氮化硅。
穿透孔TH可以在基底100上。每个穿透孔TH可以在彼此相邻的三个底部电极BE之间。每个穿透孔TH可以暴露所述彼此相邻的三个底部电极BE中的每个的侧表面的一部分。穿透孔TH可以穿透第一支撑图案140和第二支撑图案145。每个穿透孔TH可以暴露蚀刻停止层130。
覆盖层160可以在基底100上。覆盖层160可以共形地覆盖底部电极BE、第一支撑图案140和第二支撑图案145。覆盖层160可以共形地覆盖每个穿透孔TH的内侧表面和底表面。覆盖层160可以与底部电极BE的未被第一支撑图案140和第二支撑图案145覆盖的部分接触，并且可以与蚀刻停止层130的顶表面接触。覆盖层160还可以与第一支撑图案140的顶表面和底表面接触，并且可以与第二支撑图案145的顶表面和底表面接触。覆盖层160可以处于电绝缘状态。在实施方式中，彼此水平间隔开的底部电极BE可以经由或通过覆盖层160不彼此电连接。覆盖层160可以由与底部电极BE不同的材料形成或者包括与底部电极BE不同的材料。在实施方式中，覆盖层160可以由金属材料形成或者包括金属材料，该金属材料与下面将要描述的第一区域150中的金属材料不同。覆盖层160可以由例如金属氧化物或金属氮氧化物形成或者包括例如金属氧化物或金属氮氧化物。在实施方式中，覆盖层160中的金属材料可以是掺杂金属。覆盖层160中的掺杂金属可以包括具有大带隙的材料。在实施方式中，覆盖层160中的掺杂金属的带隙可以在3eV至12eV的范围内。覆盖层160中的掺杂金属可以包括例如Ta、V、Mo、Cr、Sb、Co、Ni、Fe、Nb或Cu。在实施方式中，覆盖层160可以由例如氧化钽、氧化钒、氮氧化钽或氮氧化钒形成或者包括例如氧化钽、氧化钒、氮氧化钽或氮氧化钒。在实施方式中，覆盖层160的厚度T1可以在0.05nm至0.5nm的范围内。
介电层DL可以在基底100上。介电层DL可以共形地覆盖覆盖层160的顶表面。介电层DL可以部分地填充穿透孔TH，并且可以延伸到覆盖层160的顶表面上的区域。在实施方式中，覆盖层160可以在底部电极BE与介电层DL之间以及在蚀刻停止层130的顶表面与介电层DL之间。覆盖层160可以在第一支撑图案140的顶表面与介电层DL之间以及在第一支撑图案140的底表面与介电层DL之间。覆盖层160可以在第二支撑图案145的顶表面与介电层DL之间以及在第二支撑图案145的底表面与介电层DL之间。介电层DL可以与底部电极BE、第一支撑图案140和第二支撑图案145间隔开，并且可以不与底部电极BE、第一支撑图案140和第二支撑图案145接触。介电层DL可以由与覆盖层160不同的材料形成或者包括与覆盖层160不同的材料。介电层DL可以由例如氧化硅或金属氧化物形成或者包括例如氧化硅或金属氧化物。在实施方式中，介电层DL可以由例如氧化铪、氧化铝、氧化锆或氧化镧形成或者包括例如氧化铪、氧化铝、氧化锆或氧化镧。
每个底部电极BE可以包括第一区域150和第二区域155。第一区域150可以与覆盖层160间隔开，并且可以不与覆盖层160接触。第一区域150可以与第一支撑图案140和第二支撑图案145直接接触。第一区域150可以对应于底部电极BE的大部分。第二区域155可以是包含额外元素的区域。在实施方式中，额外元素可以是掺杂金属，并且第二区域155可以是掺杂区域。第二区域155可以在第一区域150和覆盖层160之间。第二区域155可以在底部电极BE的侧表面和顶表面附近或者在底部电极BE的侧表面和顶表面处。第二区域155可以与覆盖层160直接接触。在实施方式中，当在平面图中观察时，第二区域155可以在底部电极BE的第一区域150和覆盖层160之间具有弧形形状。
第一区域150可以由导电材料(例如，金属氮化物)形成或者包括导电材料(例如，金属氮化物)。在实施方式中，第一区域150可以由例如氮化钛、氮化钽或氮化钨形成或者包括例如氮化钛、氮化钽或氮化钨。在实施方式中，第二区域155可以包括与覆盖层160中的掺杂金属相同的掺杂金属。在实施方式中，第二区域155可以包括包含掺杂金属的金属氮化物。第二区域155中的掺杂金属可以包括具有大带隙的材料。第二区域155中的掺杂金属的带隙可以在3eV至12eV的范围内。第二区域155中的掺杂金属可以由例如Ta、V、Mo、Cr、Sb、Co、Ni、Fe、Nb或Cu形成或者包括例如Ta、V、Mo、Cr、Sb、Co、Ni、Fe、Nb或Cu。在实施方式中，第二区域155可以包括包含掺杂金属的氮化钛。在实施方式中，第二区域155可以由例如掺杂钽的氮化钛或掺杂钒的氮化钛形成或者包括例如掺杂钽的氮化钛或掺杂钒的氮化钛。在实施方式中，第二区域155可以由例如掺杂钛的氮化钽或掺杂钛的氮化钒形成或者包括例如掺杂钛的氮化钽或掺杂钛的氮化钒。第二区域155中的掺杂金属的浓度可以随着距第一区域150的距离的减小而减小。在实施方式中，覆盖层160中的掺杂金属可以与第二区域155中的金属元素中的一种相同。
在实施方式中，第二区域155中的金属元素中的所述一种可以是掺杂金属。
在实施方式中，覆盖层160中的掺杂金属的浓度可以高于第二区域155中的掺杂金属的浓度。
顶部电极TE可以在介电层DL上。顶部电极TE可以填充穿透孔TH的剩余部分。在实施方式中，介电层DL可以在顶部电极TE与覆盖层160之间。顶部电极TE可以由例如氮化钛、掺杂多晶硅或掺杂硅锗形成或者包括例如氮化钛、掺杂多晶硅或掺杂硅锗。顶部电极TE可以是单层或多层。底部电极BE、介电层DL和顶部电极TE可以构成电容器CAP。在实施方式中，电容器CAP可以用作根据实施例的半导体装置中的数据存储元件。
根据实施例，包括具有大带隙的掺杂金属的覆盖层160可以在底部电极BE和介电层DL之间。在这种情况下，当向底部电极BE施加电压时，可以有助于抑制耗尽区的形成，有助于增加电容器的静电电容，并且有助于减小等效氧化物厚度(EOT)。另外，由于覆盖层160的存在，底部电极BE中的电子几乎不会泄漏，因此，可以有助于减少半导体装置中的漏电流。此外，覆盖层160可以处于电绝缘状态，可以减少半导体装置中的桥接缺陷问题，因此，半导体装置可以具有改善的可靠性性质。
图4至图12是分别沿着图1的线I-I'截取的剖视图，以示出根据实施例的制造半导体装置的方法中的阶段。为了简洁描述，先前描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图4，可以提供基底100。可以在基底100上形成层间绝缘层110。可以在层间绝缘层110中形成导电接触件120。可以在基底100上形成蚀刻停止层130。蚀刻停止层130可以形成为覆盖层间绝缘层110的顶表面和导电接触件120的顶表面。可以在蚀刻停止层130上顺序地形成第一模制层112、第一支撑层142、第二模制层115和第二支撑层147。第一支撑层142可以由相对于第一模制层112具有蚀刻选择性的材料形成或者包括相对于第一模制层112具有蚀刻选择性的材料。第二模制层115可以由相对于第一支撑层142具有蚀刻选择性的材料形成或者包括相对于第一支撑层142具有蚀刻选择性的材料。第一模制层112和第二模制层115可以由相同的材料形成或者包括相同的材料。在实施方式中，第一模制层112和第二模制层115可以由氧化硅形成或者包括氧化硅。第一支撑层142和第二支撑层147可以由相同的材料形成或者包括相同的材料。在实施方式中，第一支撑层142和第二支撑层147可以由例如氮化硅、硼氮化硅或碳氮化硅形成或者包括例如氮化硅、硼氮化硅或碳氮化硅。
参照图5，可以顺序地蚀刻第二支撑层147、第二模制层115、第一支撑层142、第一模制层112和蚀刻停止层130以形成分别暴露导电接触件120的接触孔150H。在实施方式中，蚀刻工艺可以包括各向异性蚀刻工艺(例如，干蚀刻工艺)。
参照图6，可以在接触孔150H中分别形成底部电极BE。底部电极BE的形成可以包括在基底100上形成导电层以填充接触孔150H，并对导电层执行平坦化工艺。在实施方式中，可以通过例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或物理气相沉积(PVD)工艺形成底部电极BE。在实施方式中，平坦化工艺可以包括回蚀工艺或化学机械抛光(CMP)工艺。可以通过平坦化工艺暴露第二支撑层147的顶表面。
参照图7，可以在第二支撑层147和底部电极BE上形成掩模图案190。掩模图案190可以具有开口190H，开口190H形成为部分地暴露一些底部电极BE的顶表面。在实施方式中，每个开口190H可以形成为部分地暴露底部电极BE中的三个相邻底部电极的顶表面和其间的第二支撑层147的顶表面。
参照图8，可以对通过开口190H暴露的第二支撑层147、其下的第二模制层115和其下的第一支撑层142执行使用掩模图案190作为蚀刻掩模的蚀刻工艺。作为蚀刻工艺的结果，可以形成支撑孔145H以暴露第一模制层112的顶表面的部分和底部电极BE的顶表面的部分。作为蚀刻工艺的结果，可以对第二支撑层147进行图案化以形成第二支撑图案145，并且可以对第一支撑层142进行图案化以形成第一支撑图案140。蚀刻工艺可以包括例如各向异性蚀刻工艺。
参照图9，可以去除掩模图案190。在实施方式中，可以通过执行灰化和剥离工艺来去除掩模图案190。可以执行蚀刻工艺以去除通过支撑孔145H暴露的第二模制层115和第一模制层112。作为蚀刻工艺的结果，可以形成穿透孔TH以暴露蚀刻停止层130的顶表面、底部电极BE的侧表面、第二支撑图案145的底表面以及第一支撑图案140的顶表面和底表面。在实施方式中，蚀刻工艺可以包括各向同性蚀刻工艺。
在实施方式中，可以通过各向异性蚀刻工艺经由蚀刻第二支撑层147来形成第二支撑图案145，并且可以通过各向同性蚀刻工艺去除通过各向异性蚀刻工艺暴露的第二模制层115。在实施方式中，可以通过使用相对于第一支撑层142和第二支撑层147具有蚀刻选择性的蚀刻溶液的湿蚀刻工艺来去除第二模制层115。此后，可以通过各向异性蚀刻工艺经由蚀刻第一支撑层142来形成第一支撑图案140，然后，可以去除通过各向异性蚀刻工艺暴露的第一模制层112。在实施方式中，可以通过使用相对于蚀刻停止层130和第一支撑层142具有蚀刻选择性的蚀刻溶液的湿蚀刻工艺来去除第一模制层112。因此，可以形成穿透孔TH以暴露蚀刻停止层130的顶表面。
参照图10，可以在基底100上形成初始覆盖层165。初始覆盖层165可以共形地覆盖底部电极BE、第一支撑图案140和第二支撑图案145。初始覆盖层165可以共形地覆盖每个穿透孔TH的内侧表面和底表面。在实施方式中，初始覆盖层165可以共形地覆盖底部电极BE的侧表面、第一支撑图案140的顶表面和底表面、第二支撑图案145的顶表面和底表面以及蚀刻停止层130的顶表面。可以通过具有良好台阶覆盖性质的层形成技术(例如，通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺)来形成初始覆盖层165。初始覆盖层165可以由例如金属(例如，未混合的金属)、金属氧化物或金属氮化物形成或者包括例如金属(例如，未混合的金属)、金属氧化物或金属氮化物。初始覆盖层165中的金属可以是掺杂金属。掺杂金属可以包括具有大带隙的材料。在实施方式中，掺杂金属的带隙可以在3eV至12eV的范围内。初始覆盖层165中的掺杂金属可以包括例如Ta、V、Mo、Cr、Sb、Co、Ni、Fe、Nb或Cu。在实施方式中，初始覆盖层165可以由例如钽、钒、氧化钽、氧化钒、氮化钽或氮化钒形成或者包括例如钽、钒、氧化钽、氧化钒、氮化钽或氮化钒。
参照图11，可以通过对基底100执行热处理工艺来形成第二区域155。作为热处理工艺的结果，初始覆盖层165中的掺杂金属可以扩散到每个底部电极BE中以形成第二区域155和第一区域150。因此，每个底部电极BE可以包括掺杂金属尚未扩散到其中的第一区域150和掺杂金属已经扩散到其中的第二区域155。在实施方式中，第二区域155可以包括与初始覆盖层165中的掺杂金属相同的掺杂金属。在实施方式中，第二区域155可以由包含掺杂金属的氮化钛形成或者包括包含掺杂金属的氮化钛。在实施方式中，第二区域155可以由掺杂钽的氮化钛或掺杂钒的氮化钛形成或者包括掺杂钽的氮化钛或掺杂钒的氮化钛。在初始覆盖层165中的掺杂金属的浓度高的情况下，第二区域155可以具有其中底部电极BE的金属元素扩散为掺杂金属的结构，并且初始覆盖层165中的掺杂金属可以以金属氮化物的形式形成。在实施方式中，第二区域155可以由掺杂钛的氮化钽或掺杂钛的氮化钒形成或者包括掺杂钛的氮化钽或掺杂钛的氮化钒。掺杂金属可以从初始覆盖层165扩散到第二区域155中，并且第二区域155中的掺杂金属的浓度可以随着距第一区域150的距离减小(例如，随着距初始覆盖层165的距离增加)而减小。初始覆盖层165中的掺杂金属可以与第二区域155中的金属元素中的一种相同。在实施方式中，第二区域155中的金属元素中的所述一种可以是掺杂金属。
在实施方式中，初始覆盖层165中的掺杂金属的浓度可以高于第二区域155中的掺杂金属的浓度。热处理工艺可以在100℃至500℃的温度下进行。
相反，在热处理工艺期间，初始覆盖层165中的掺杂金属可以不扩散到第一支撑图案140和第二支撑图案145中。在实施方式中，初始覆盖层165中的掺杂金属可以包括具有大带隙的材料，并且初始覆盖层165中的掺杂金属可以选择性地仅扩散到底部电极BE中。
参照图12，可以在初始覆盖层165上形成介电层DL。介电层DL可以共形地覆盖初始覆盖层165。介电层DL可以填充每个穿透孔TH的一部分，并且可以延伸到初始覆盖层165的顶表面上的区域。可以通过具有良好台阶覆盖性质的层形成技术(例如，通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺)形成介电层DL。初始覆盖层165可以被介电层DL氧化以形成覆盖层160。覆盖层160可以处于电绝缘状态。在实施方式中，彼此水平间隔开的底部电极BE可以经由或通过覆盖层160不彼此电连接。覆盖层160可以由例如金属氧化物或金属氮氧化物形成或者包括例如金属氧化物或金属氮氧化物。覆盖层160中的金属元素可以与初始覆盖层165中的掺杂金属相同。覆盖层160可以由例如氧化钽、氧化钒、氮氧化钽或氮氧化钒形成或者包括例如氧化钽、氧化钒、氮氧化钽或氮氧化钒。
返回参照图1和图2，可以在介电层DL上形成顶部电极TE。顶部电极TE可以覆盖介电层DL。顶部电极TE可以填充底部电极BE之间的空间以及穿透孔TH的剩余部分。
在其他方法中，可以在形成介电层之前执行去除初始覆盖层的工艺。第二区域也会在去除工艺期间被蚀刻，并且这会导致诸如底部电极中的掺杂剂的量减少的技术问题。
相反，根据实施例，在形成介电层DL之前，可以不执行去除初始覆盖层165的工艺。介电层DL可以形成在初始覆盖层165上而不需要去除初始覆盖层165，并且底部电极BE中的掺杂剂的量可以最大化。此外，可以不执行额外的去除工艺，并且可以简化制造工艺并降低制造成本。
此外，根据实施例，初始覆盖层165可以包括具有大带隙的掺杂金属，并且掺杂金属可以选择性地仅扩散到底部电极BE中。
图13是根据实施例的半导体装置的剖视图。为了简洁描述，先前描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图13，根据实施例的半导体装置可以包括基底100、层间绝缘层110、导电接触件120、蚀刻停止层130、底部电极BE、第一支撑图案140、第二支撑图案145、覆盖层160、介电层DL和顶部电极TE。每个底部电极BE可以包括第一区域150和第二区域155。在实施方式中，底部电极BE可以成形为类似于中空的杯或圆柱体。第二区域155可以在底部电极BE的外侧表面150S1、内侧表面150S2、底表面和顶表面附近或者在底部电极BE的外侧表面150S1、内侧表面150S2、底表面和顶表面处。底部电极BE的外侧表面150S1可以对应于穿透孔TH。覆盖层160可以共形地覆盖底部电极BE、第一支撑图案140和第二支撑图案145。在实施方式中，覆盖层160可以共形地覆盖穿透孔TH的内侧表面和底表面，并且可以共形地覆盖底部电极BE的外侧表面150S1、内侧表面150S2、顶表面和底表面。除了上述特征之外，根据本实施例的半导体装置可以与参照图1和图2描述的半导体装置基本相同。
图14是根据实施例的半导体装置的平面图。图15是沿图14的线A-A'和线B-B'截取的剖视图。
参照图14和图15，可以提供半导体基底301。半导体基底301可以是例如硅基底、锗基底或硅锗基底。器件隔离层302可以在半导体基底301中。器件隔离层302可以由绝缘材料(例如，氧化硅)形成或者包括绝缘材料(例如，氧化硅)。器件隔离层302可以限定半导体基底301的有源区ACT。当在平面图中观察时，每个有源区ACT可以具有在第一方向D1上延伸的条形图案。当在平面图中观察时，有源区ACT可以对应于半导体基底301的由器件隔离层302围绕的部分。
字线WL可以与有源区ACT交叉。字线WL可以在凹槽中，所述凹槽形成在器件隔离层302和有源区ACT中。字线WL可以平行于与第一方向D1交叉的第二方向D2。字线WL可以由导电材料形成或者包括导电材料。栅极介电层307可以在每条字线WL与每个沟槽的内表面之间。在实施方式中，凹槽的底部可以在器件隔离层302中位于相对深的水平处且可以在有源区ACT中位于相对浅的水平处。栅极介电层307可以由例如氧化硅、氮化硅、氮氧化硅或高k介电材料形成或者包括例如氧化硅、氮化硅、氮氧化硅或高k介电材料。字线WL可以具有弯曲的底表面。
第一杂质区域312a可以在一对字线WL之间位于每个有源区ACT中，并且一对第二杂质区域312b可以分别设置在每个有源区ACT的相对的边缘区域中。在实施方式中，所述一对第二杂质区域312b可以彼此间隔开，且第一杂质区域312a置于其间。在实施方式中，第一杂质区域312a和第二杂质区域312b可以掺杂有n型杂质。第一杂质区域312a可以对应于公共漏区，第二杂质区域312b可以对应于源区。每条字线WL以及与其相邻的第一杂质区域312a和第二杂质区域312b可以构成晶体管。字线WL可以在凹槽中，并且字线WL下方的沟道区的沟道长度可以在给定的平面区域内增加。
字线WL的顶表面可以比有源区ACT的顶表面低。字线覆盖图案310可以在每条字线WL上。每个字线覆盖图案310可以是线形图案，字线覆盖图案310在字线WL的长度方向上延伸并覆盖字线WL中的对应一条字线WL的整个顶表面。字线覆盖图案310可以填充字线WL上的凹槽。字线覆盖图案310可以由例如氮化硅形成或者包括例如氮化硅。
层间绝缘图案305可以在半导体基底301上。层间绝缘图案305可以由绝缘材料形成或者包括绝缘材料，并且可以具有单层结构或多层结构。层间绝缘图案305可以由例如氧化硅、氮化硅或氮氧化硅形成或者包括例如氧化硅、氮化硅或氮氧化硅。当在平面图中观察时，层间绝缘图案305可以是孤立的岛状图案。层间绝缘图案305可以形成为覆盖彼此相邻的一对有源区ACT的两个端部。
半导体基底301、器件隔离层302和字线覆盖图案310的上部可以部分地凹进以形成第一凹进区域R1。当在平面图中观察时，第一凹进区域R1可以具有网格形状。第一凹进区域R1的侧表面可以与层间绝缘图案305的侧表面对准。
位线BL可以在层间绝缘图案305上。位线BL可以电连接到第一杂质区域312a。位线BL可以与字线覆盖图案310和字线WL交叉。位线BL可以平行于与第一方向D1和第二方向D2交叉的第三方向D3。位线BL可以包括顺序堆叠的第一位线图案330、第二位线图案331和第三位线图案332。第一位线图案330可以由例如掺杂或未掺杂的多晶硅形成或者包括例如掺杂或未掺杂的多晶硅。第二位线图案331可以由金属硅化物形成或者包括金属硅化物。第三位线图案332可以由例如金属材料(例如，钨、钛和钽)或导电金属氮化物(例如，氮化钛、氮化钽和氮化钨)形成或者包括例如金属材料(例如，钨、钛和钽)或导电金属氮化物(例如，氮化钛、氮化钽和氮化钨)。位线覆盖图案337可以在每条位线BL上。位线覆盖图案337可以由绝缘材料(例如，氮化硅)形成或者包括绝缘材料(例如，氮化硅)。
位线接触件DC可以在与字线WL交叉的第一凹进区域R1中。位线接触件DC可以由例如掺杂或未掺杂的多晶硅形成或者包括例如掺杂或未掺杂的多晶硅。位线接触件DC的侧表面可以与层间绝缘图案305的侧表面接触。位线接触件DC的与层间绝缘图案305接触的侧表面可以是凹的。位线接触件DC可以将第一杂质区域312a电连接到位线BL。
下间隙填充绝缘图案341可以在第一凹进区域R1的未被位线接触件DC占据的部分中。下间隙填充绝缘图案341可以由绝缘材料形成或者包括绝缘材料，并且可以具有单层结构或多层结构。下间隙填充绝缘图案341可以由例如氧化硅、氮化硅或氮氧化硅形成或者包括例如氧化硅、氮化硅或氮氧化硅。
存储节点接触件BC可以在相邻的一对位线BL之间。存储节点接触件BC可以彼此间隔开。存储节点接触件BC可以电连接到第二杂质区域312b。在实施方式中，存储节点接触件BC可以由掺杂或未掺杂的多晶硅形成或者包括掺杂或未掺杂的多晶硅。存储节点接触件BC的顶表面可以是凹的。
间隔件SP可以在位线BL和存储节点接触件BC之间。间隔件SP可以包括通过间隙区域GP彼此间隔开的第一间隔件321和第二间隔件325。在本说明书中，间隙区域GP可以被称为气隙区域。第一间隔件321可以覆盖位线BL的侧表面和位线覆盖图案337的侧表面。第二间隔件325可以与存储节点接触件BC相邻。第一间隔件321和第二间隔件325可以由相同的材料形成或者包括相同的材料。第一间隔件321和第二间隔件325可以由例如氮化硅形成或者包括例如氮化硅。
第二间隔件325的底表面可以比第一间隔件321的底表面低。第二间隔件325的顶表面可以比第一间隔件321的顶表面低。在这种情况下，可以有助于增加在形成接合垫(pad，或称为“焊盘”)LP的后续工艺中的工艺裕度，并且有助于提高接合垫LP和存储节点接触件BC之间的连接的可靠性。在实施方式中，第一间隔件321可以延伸以覆盖位线接触件DC的侧表面以及第一凹进区域R1的侧表面和底表面。在实施方式中，第一间隔件321可以在位线接触件DC与下间隙填充绝缘图案341之间、在字线覆盖图案310与下间隙填充绝缘图案341之间、在半导体基底301与下间隙填充绝缘图案341之间、以及在器件隔离层302与下间隙填充绝缘图案341之间。
存储节点欧姆层309可以在存储节点接触件BC上。存储节点欧姆层309可以由例如金属硅化物形成或者包括例如金属硅化物。防扩散图案311a可以共形地覆盖存储节点欧姆层309、第二间隔件325、第三间隔件327和位线覆盖图案337。防扩散图案311a可以由金属氮化物(例如，氮化钛和氮化钽)形成或者包括金属氮化物(例如，氮化钛和氮化钽)。接合垫LP可以在防扩散图案311a上。接合垫LP可以电连接到存储节点接触件BC。接合垫LP可以对应于图2的导电接触件120。接合垫LP可以由金属材料(例如，钨)形成或者包括金属材料(例如，钨)。接合垫LP的顶表面可以具有大于存储节点接触件BC的宽度的宽度。接合垫LP的中心可以在第二方向D2上从存储节点接触件BC的中心偏移。位线BL的一部分可以与接合垫LP竖直叠置。位线覆盖图案337的上侧表面可以与接合垫LP叠置，并且可以被第三间隔件327覆盖。垫分离图案357可以在接合垫LP之间。垫分离图案357可以对应于图2的层间绝缘层110。垫分离图案357可以由例如氮化硅、氧化硅、氮氧化硅或多孔材料形成或者包括例如氮化硅、氧化硅、氮氧化硅或多孔材料。
蚀刻停止层130可以在垫分离图案357上。蚀刻停止层130可以覆盖垫分离图案357的顶表面。底部电极BE可以分别在接合垫LP上。每个底部电极BE可以包括第一区域150和第二区域155。第一支撑图案140可以在底部电极BE之间。底部电极BE的侧表面的部分可以连接到第一支撑图案140。覆盖层160可以在半导体基底301上。覆盖层160可以共形地覆盖底部电极BE和第一支撑图案140。介电层DL可以在半导体基底301上。介电层DL可以共形地覆盖覆盖层160的顶表面。顶部电极TE可以在介电层DL上。蚀刻停止层130、底部电极BE、第一区域150、第二区域155、第一支撑图案140、覆盖层160、介电层DL和顶部电极TE可以被构造为具有与参照图1至图3描述的特征相同的特征。
根据实施例，因为间隙区域GP可以在第一间隔件321和第二间隔件325之间，并且空气或真空的介电常数小于氧化硅的介电常数，所以可以有助于减小位线BL和存储节点接触件BC之间的寄生电容。
图16是根据实施例的三维半导体存储器装置的透视图。图17是沿图16的线C-C'截取的剖视图。为了简洁描述，先前描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图16和图17，半导体图案SCP可以在下基底102上。半导体图案SCP可以在两个不同的方向(例如，第一方向D1和第三方向D3)上彼此间隔开。每个半导体图案SCP可以是在与第一方向D1和第三方向D3交叉的第二方向D2上伸长的条形图案。第一方向D1和第二方向D2可以平行于下基底102的顶表面。第三方向D3可以垂直于下基底102的顶表面。每个半导体图案SCP可以具有彼此间隔开的第一端部E1和第二端部E2。每个半导体图案SCP可以具有第一侧表面SW1和第二侧表面SW2，第一侧表面SW1和第二侧表面SW2将第一端部E1连接到第二端部E2并且彼此间隔开。半导体图案SCP可以由例如硅或锗形成或者包括例如硅或锗。每个半导体图案SCP可以包括与第一端部E1相邻的第一源/漏区SD1、与第二端部E2相邻的第二源/漏区SD2、以及在第一源/漏区SD1和第二源/漏区SD2之间的沟道区CH。第一源/漏区SD1和第二源/漏区SD2中的每个可以是形成在半导体图案SCP中的杂质或掺杂区域。在实施方式中，沟道区CH也可以掺杂有杂质。在实施方式中，第一源/漏区SD1和第二源/漏区SD2可以被掺杂以具有第一导电类型，沟道区CH可以被掺杂以具有不同于第一导电类型的第二导电类型。
位线BL可以堆叠在下基底102上，并且可以在第三方向D3上彼此间隔开。位线BL可以在第一方向D1上延伸。半导体图案SCP的位于同一水平处的第一端部E1可以共同连接到位线BL中的对应一条位线BL。
第一电极SE可以连接到半导体图案SCP的第二端部E2。第一电极SE可以对应于图1和图2的底部电极BE。第一电极SE可以包括第一区域150和第二区域155。第一区域150和第二区域155可以具有与参照图1至图3描述的特征相同的特征。第一电极SE可以成形为类似于90度旋转的中空的杯或圆柱体。
第一字线WL1可以与半导体图案SCP的第一侧表面SW1相邻。第二字线WL2可以与半导体图案SCP的第二侧表面SW2相邻。第一字线WL1和第二字线WL2可以在第三方向D3上从下基底102的顶表面延伸。每条第一字线WL1可以与第二字线WL2中的对应的一条第二字线WL2间隔开，且半导体图案SCP的沟道区CH位于其间。栅极绝缘层Gox可以在第一字线WL1和第二字线WL2与半导体图案SCP之间。栅极绝缘层Gox可以由例如高k介电材料、氧化硅、氮化硅或氮氧化硅形成或者包括例如高k介电材料、氧化硅、氮化硅或氮氧化硅。在实施方式中，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌。
位线BL以及第一字线WL1和第二字线WL2中的每者可以由导电材料形成或者包括导电材料。导电材料可以包括例如掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)或金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)。
位线BL可以在第一方向D1上延伸。位线BL可以与绝缘隔离图案SL接触。当在平面图中观察时，绝缘隔离图案SL可以具有在第一方向D1上延伸的线形状。
第一字线WL1可以用作实际上控制通过沟道区CH的电荷传导的栅电极。第二字线WL2可以用作控制电荷在沟道区CH中的移动的背栅电极。第一层间绝缘层IL1可以在半导体图案SCP之间。第二层间绝缘层IL2可以在位线BL之间。第三层间绝缘层IL3可以在第一电极SE之间。第三层间绝缘层IL3可以支撑第一电极SE。绝缘隔离图案SL可以与位线BL和第二层间绝缘层IL2的侧表面接触。第一层间绝缘层至第三层间绝缘层IL1、IL2和IL3以及绝缘隔离图案SL中的每个可以由例如氧化硅、氮氧化硅或氮化硅形成或者包括例如氧化硅、氮氧化硅或氮化硅。
第一电极SE可以与第三层间绝缘层IL3接触。覆盖层160可以在第一电极SE上以覆盖第一电极SE。介电层DL可以在覆盖层160上以覆盖覆盖层160。覆盖层160可以在第一电极SE与介电层DL之间。第二电极PE可以在介电层DL上。介电层DL可以与第二电极PE接触。第二电极PE可以对应于图1和图2的顶部电极TE。第一电极SE、介电层DL和第二电极PE可以构成电容器CAP。覆盖层160和介电层DL可以具有与参照图1至图3描述的特征基本上相同的特征。
通过总结和回顾，随着电子工业的发展，存储器装置变得越来越高度集成。因此，构成存储器装置的元件的线宽可能减小。
存储器装置除了具有较高的集成密度之外，还可以具有较高的可靠性。存储器装置的集成密度的增加可能导致存储器装置的可靠性的劣化。
根据实施例，包括具有大带隙的掺杂金属的覆盖层可以在底部电极和介电层之间。在这种情况下，当向底部电极BE施加电压时，可以有助于抑制耗尽区的形成，有助于增加电容器的静电电容，并且有助于减小等效氧化物厚度(EOT)。另外，由于覆盖层的存在，底部电极中的电子几乎不会泄漏，因此，可以有助于减少半导体装置中的漏电流。此外，覆盖层可以处于电绝缘状态，可以减少半导体装置中的桥接缺陷问题，因此，半导体装置可以具有改善的可靠性性质。
根据实施例，在形成介电层之前，可以不执行去除初始覆盖层的工艺。可以在初始覆盖层上形成介电层而不需要去除初始覆盖层，并且可以使底部电极中的掺杂剂的量最大化。此外，可以不执行额外的去除工艺，并且可以简化制造工艺并降低制造成本。
一个或更多个实施例可以提供一种包括电容器的半导体装置。
一个或更多个实施例可以提供一种包括具有改善的可靠性的电容器的半导体装置。
在此已经公开了示例实施例，尽管采用了特定的术语，但是它们仅以一般性的和描述性的含义来使用并将被解释，而不是出于限制的目的。在一些情况下，自提交本申请之时起，对于本领域普通技术人员将明显的是，除非另外具体指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离本发明的如权利要求中阐述的精神和范围的情况下，可以做出形式和细节上的各种改变。
Claims (20)
1.一种半导体装置，所述半导体装置包括：
基底；
底部电极，在基底上，每个底部电极包括第一区域和第二区域，第二区域相对于第一区域包含额外元素；
第一支撑图案，在基底上且与每个底部电极的侧表面的一部分接触；
顶部电极，在底部电极上；
介电层，在底部电极与顶部电极之间；以及
覆盖层，在底部电极与介电层之间，覆盖层覆盖第一支撑图案的顶表面和底表面，
其中：
第二区域与覆盖层接触，并且
覆盖层和介电层包括彼此不同的材料。
2.如权利要求1所述的半导体装置，其中：
覆盖层包括金属氧化物或金属氮氧化物，并且
覆盖层中的金属元素与第二区域中的额外元素相同。
3.如权利要求1所述的半导体装置，其中，介电层与底部电极和第一支撑图案间隔开。
4.如权利要求1所述的半导体装置，其中：
覆盖层包括第一掺杂金属，
第二区域中的额外元素是第二掺杂金属，并且
覆盖层中的第一掺杂金属的浓度高于第二区域中的第二掺杂金属的浓度。
5.如权利要求1所述的半导体装置，所述半导体装置还包括在第一支撑图案上并与第一支撑图案间隔开的第二支撑图案，
其中，覆盖层与第二支撑图案的顶表面和底表面直接接触。
6.如权利要求1所述的半导体装置，所述半导体装置还包括：
层间绝缘层，在基底上；
导电接触件，在基底上并且穿透层间绝缘层；
蚀刻停止层，在层间绝缘层上；以及
穿透孔，在基底上并且暴露蚀刻停止层的顶表面，
其中：
底部电极穿透蚀刻停止层，并且
覆盖层覆盖穿透孔的内侧表面和底表面。
7.如权利要求1所述的半导体装置，其中：
覆盖层包括掺杂金属，并且
掺杂金属的带隙在3eV至12eV的范围内。
8.如权利要求1所述的半导体装置，其中：
覆盖层包括掺杂金属，并且
覆盖层中的掺杂金属包括Ta、V、Mo、Cr、Sb、Co、Ni、Fe、Nb或Cu。
9.如权利要求1所述的半导体装置，其中，覆盖层的厚度在0.05nm至0.5nm的范围内。
10.一种半导体装置，所述半导体装置包括：
基底；
底部电极，在基底上，每个底部电极包括第一区域和第二区域，第二区域为掺杂区域；
第一支撑图案，在基底上并且与每个底部电极的侧表面的一部分接触；
顶部电极，在底部电极上；
介电层，在底部电极与顶部电极之间；以及
覆盖层，在底部电极与介电层之间、在第一支撑图案的顶表面与介电层之间、以及在第一支撑图案的底表面与介电层之间，
其中：
第二区域在第一区域与覆盖层之间，并且
覆盖层包括掺杂金属。
11.如权利要求10所述的半导体装置，所述半导体装置还包括：
层间绝缘层，在基底上；
导电接触件，在基底上并且穿透层间绝缘层；以及
蚀刻停止层，在层间绝缘层上，
其中，覆盖层与蚀刻停止层接触。
12.如权利要求10所述的半导体装置，其中，第一区域与第一支撑图案直接接触。
13.如权利要求10所述的半导体装置，其中：
第二区域包括与覆盖层中的掺杂金属相同的掺杂金属，并且
第二区域中的掺杂金属的浓度随着距第一区域的距离的减小而减小。
14.如权利要求10所述的半导体装置，所述半导体装置还包括在第一支撑图案上并将底部电极彼此连接的第二支撑图案，
其中，介电层与第二支撑图案间隔开。
15.如权利要求10所述的半导体装置，其中，当在平面图中观察时，第二区域具有弧形形状。
16.如权利要求10所述的半导体装置，其中，覆盖层为电绝缘体。
17.一种半导体装置，所述半导体装置包括：
半导体基底，包括器件隔离层，器件隔离层限定有源区，有源区包括第一杂质区域和一对第二杂质区域，所述一对第二杂质区域彼此间隔开且第一杂质区域位于所述一对第二杂质区域之间；
字线，在半导体基底中并与有源区交叉；
位线，在半导体基底上并与字线交叉，位线连接到第一杂质区域；
存储节点接触件，在半导体基底上并且连接到第二杂质区域；
接合垫，电连接到存储节点接触件；
底部电极，在接合垫上，每个底部电极包括第一区域和第二区域，第二区域相对于第一区域包含额外元素；
顶部电极，在底部电极上；
支撑图案，在底部电极之间；
介电层，在底部电极与顶部电极之间；以及
覆盖层，在底部电极与介电层之间并且覆盖支撑图案的顶表面和底表面，
其中，第二区域在第一区域与覆盖层之间。
18.如权利要求17所述的半导体装置，其中：
覆盖层包括与介电层的材料不同的材料，并且
覆盖层包括金属氧化物或金属氮氧化物。
19.如权利要求17所述的半导体装置，其中，覆盖层包括与包括在第一区域中的金属不同的金属。
20.如权利要求17所述的半导体装置，其中：
介电层与底部电极和支撑图案间隔开，并且
第一区域与支撑图案直接接触。
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