TWI539452B - 儲存裝置 - Google Patents

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TWI539452B TW100132084A TW100132084A TWI539452B TW I539452 B TWI539452 B TW I539452B TW 100132084 A TW100132084 A TW 100132084A TW 100132084 A TW100132084 A TW 100132084A TW I539452 B TWI539452 B TW I539452B
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小山潤
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半導體能源研究所股份有限公司
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Description

儲存裝置
所公開的發明係關於儲存裝置及使用該儲存裝置的半導體裝置。
近年來，作為兼有多晶矽或微晶矽所具有的高遷移率和非晶矽所具有的均勻的元件特性的新的半導體材料，被稱為氧化物半導體的呈現半導體特性的金屬氧化物引人注目。金屬氧化物用於多種用途，例如作為眾所周知的金屬氧化物的氧化銦用於液晶顯示裝置中的像素電極材料。作為呈現半導體特性的金屬氧化物，例如有氧化鎢、氧化錫、氧化銦、氧化鋅等，並且已知將上述呈現半導體特性的金屬氧化物用於通道形成區的電晶體(專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
作為半導體儲存裝置(以下簡稱為儲存裝置)，有分類為揮發性記憶體的DRAM、SRAM、分類為非揮發性記憶體的掩模ROM、EPROM、EEPROM、快閃記憶體、鐵電體記憶體等，使用單晶半導體基板而形成的這些記憶體大多已被實用化。尤其是，DRAM具有由電晶體和電容元件構成儲存單元的簡單結構，與SRAM等其他儲存裝置相比，用來構成儲存單元的半導體元件少。因此，與其他儲存裝置相比，可以提高單位面積的儲存容量，而有利於低成本化。
如上所述，DRAM雖然適合於大儲存容量化，但是需要與其他儲存裝置同樣進一步提高單位面積的儲存容量，以在抑制晶片尺寸的增大的同時實現更高集成度的積體電路。為此，不得不減小用來保持電荷的設置在各儲存單元中的電容元件的面積而縮小各儲存單元的面積。
但是，在由於電容元件的面積縮小化而使其電容值變小時，各數位值之間的電荷量的差值(例如對應於“1”的電荷量與對應於“0”的電荷量之間的差值)變小，因此，在電晶體中稍微存在著截止電流時，難以維持資料的準確度，而有保持期間變短的傾向。因此，刷新工作的頻度增高，而使耗電量增大。
鑒於上述問題，所公開的發明的目的之一在於：提供一種儲存裝置，該儲存裝置可以在確保資料的保持期間的同時，提高單位面積的儲存容量。或者，所公開的發明的目的之一在於：提供一種使用上述儲存裝置的半導體裝置。
在所公開的發明中，使用能夠使電晶體的截止電流足夠小的材料，例如作為寬頻隙半導體的氧化物半導體材料，來構成儲存裝置。作為氧化物半導體材料，較佳使用包含In、Ga以及Zn的氧化物半導體材料。將氧化物半導體用於通道形成區的電晶體的截止電流非常小。由此，藉由使用該電晶體形成儲存單元，可以長期保持資訊。
另外，利用多層佈線技術將儲存裝置所具有的多個儲存單元配置為彼此重疊，再者，將儲存單元和驅動儲存單元的驅動電路配置為彼此重疊。
所公開的發明的一個方式是一種儲存裝置，包括：設置在基板上的驅動電路；以及設置在驅動電路上並被驅動電路驅動的多個儲存單元陣列，其中多個儲存單元陣列的每一個具有配置為矩陣狀的多個儲存單元，多個儲存單元的每一個具有：第一電晶體，該第一電晶體具有氧化物半導體層、源極電極及汲極電極、第一閘極絕緣層以及隔著第一閘極絕緣層與氧化物半導體層重疊的第一閘極電極；以及電容元件，該電容元件具有源極電極和汲極電極中的一方、第一閘極絕緣層以及隔著第一閘極絕緣層與源極電極和汲極電極中的一方重疊的導電層，並且，多個儲存單元陣列配置為彼此重疊。
多個儲存單元陣列的每一個也可以具有與第一電晶體的源極電極和汲極電極中的另一方電連接的位元線、與第一電晶體的第一閘極電極電連接的字線以及與電容元件的導電層電連接的電容線。
在多個儲存單元陣列之間，位元線也可以彼此電連接。
在多個儲存單元陣列之間，字線也可以彼此電連接。
在多個儲存單元陣列之間，電容線也可以彼此電連接。
在多個儲存單元陣列中的相鄰的儲存單元陣列之間，位元線也可以配置為彼此不重疊。
在多個儲存單元陣列中的相鄰的儲存單元陣列之間，字線也可以配置為彼此不重疊。
驅動電路可以使用第二電晶體而形成。第二電晶體可以具有：設置在由氧化物半導體以外的半導體材料構成的基板中的通道形成區；夾著通道形成區設置的一對雜質區；通道形成區上的第二閘極絕緣層；以及與通道形成區重疊設置在第二閘極絕緣層上的第二閘極電極。這裏，一對雜質區中的一方用作源極，而另一方用作汲極。
另外，作為另一例子，第二電晶體可以具有：設置在形成在絕緣表面上並由氧化物半導體以外的半導體材料構成的半導體層中的通道形成區；夾著通道形成區設置的一對雜質區；與通道形成區重疊的第二閘極絕緣層；以及隔著第二閘極絕緣層與通道形成區重疊的第二閘極電極。這裏，一對雜質區中的一方用作源極，而另一方用作汲極。
另外，使用半導體材料的基板較佳為單晶半導體基板或SOI基板。另外，作為氧化物半導體以外的半導體材料，較佳為矽。
在上述儲存裝置中，較佳的是，驅動電路具有驅動位元線的位元線驅動電路和驅動字線的字線驅動電路，位元線驅動電路具有第一驅動電路及第二驅動電路，第一驅動電路和第二驅動電路都具有列解碼器及讀出放大器部，字線驅動電路具有第三驅動電路及第四驅動電路，第三驅動電路和第四驅動電路都具有行解碼器，並且第一驅動電路至第四驅動電路配置在多個儲存單元陣列之下。
另外，雖然在上述儲存裝置中使用氧化物半導體構成第一電晶體，但是所公開的發明不侷限於此。也可以使用能夠實現與氧化物半導體同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
因為將氧化物半導體用於通道形成區的電晶體(第一電晶體)的截止電流極小，所以藉由使用該電晶體可以在極長期間內保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，在根據所公開的發明的儲存裝置中，在寫入資訊時不需要高電壓，而且也沒有元件退化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的退化等的問題。就是說，根據所公開的發明的半導體裝置對能夠改寫的次數沒有限制，這限制是現有的非揮發性記憶體所具有的問題，所以可以顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以容易實現高速工作。
另外，利用多層佈線技術將儲存裝置所具有的多個儲存單元配置為彼此重疊，再者，將儲存單元和驅動儲存單元的驅動電路配置為彼此重疊。由此，可以提高單位面積的儲存容量。
例如，在不利用多層佈線技術而只使用一個儲存單元陣列形成儲存裝置的情況下，儲存單元面積成為8至10F2(F表示由設計規則規定的半節距(half-pitch))。另一方面，藉由將8至10層的儲存單元陣列配置為彼此重疊，可以將儲存單元面積設定為1F2。
另外，在多個儲存單元陣列中的相鄰的儲存單元陣列之間，藉由將位元線配置為彼此不重疊，可以降低位元線的寄生電容，而可以提高資訊讀出的準確度。可以提高資訊的寫入及讀出速度。可以降低驅動位元線的驅動電路的負載。
在多個儲存單元陣列中的相鄰的儲存單元陣列之間，可以將字線配置為彼此不重疊。由此，可以降低字線的寄生電容，而可以提高資訊的寫入及讀出的速度。另外，可以降低驅動字線的驅動電路的負載。
此外，因為將氧化物半導體以外的材料用於通道形成區的電晶體(第二電晶體)可以進行足夠的高速工作，所以藉由將該電晶體和將氧化物半導體用於通道形成區的電晶體(第一電晶體)組合而使用，可以充分地確保儲存裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用將氧化物半導體以外的材料用於通道形成區的電晶體(第二電晶體)，可以適當地實現被要求高速工作的各種驅動電路。
再者，藉由將位元線驅動電路分割成第一驅動電路和第二驅動電路，並將字線驅動電路分割成第三驅動電路和第四驅動電路，即使因利用多層佈線技術而使每個儲存單元陣列的面積縮小，也可以在與該儲存單元陣列重疊的區域中配置所有驅動電路。由此，可以實現儲存裝置的小型化。
以下，關於所公開的發明的實施方式參照圖式給予詳細的說明。但是，所公開的發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離所公開的發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，所公開的發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當參照圖式說明發明結構之際，在不同的圖式中也共同使用相同的圖式標記來表示相同的部分。此外，當表示相同的部分時，有時利用相同的陰影線，而不特別附加圖式標記。此外，為方便起見，有時將絕緣層不表示在俯視圖中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示實際上的位置，大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
例如，字線的一部分也可以用作第一電晶體的第一閘極電極。電容線的一部分也可以用作電容元件的電極層。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
實施方式1
以下，參照圖1至圖8說明根據所公開的發明的一個方式的儲存裝置的結構。
<儲存裝置的結構>
圖1是示出儲存裝置的結構的一個例子的示意圖。根據所公開的發明的一個方式的儲存裝置是一種疊層結構的儲存裝置，其上部具有多個儲存單元陣列(在圖1中，典型地示出兩個儲存單元陣列)，而其下部具有為驅動多個儲存單元陣列所需高速工作的驅動電路或控制電路等週邊電路。另外，驅動電路或控制電路既可具有邏輯電路，又可具有模擬電路。另外，也可以具有運算電路。
在圖1所示的儲存裝置中，其上部具有具有多個儲存單元的儲存單元陣列201a及具有多個儲存單元的儲存單元陣列201b，而其下部具有第一驅動電路211、第二驅動電路212、第三驅動電路213、第四驅動電路214、第五驅動電路215、控制器218、位址緩衝器221、I/O緩衝器220等為使儲存單元陣列201a及儲存單元陣列201b工作所需的週邊電路210。第一驅動電路211具有列解碼器217a及讀出放大器群216a，而第二驅動電路212具有列解碼器217b及讀出放大器群216b。
儲存單元陣列201a和儲存單元陣列201b配置為彼此重疊。因此，可以提高單位面積的儲存容量。另外，在圖1中，雖然示出將兩個儲存單元陣列(儲存單元陣列201a和儲存單元陣列201b)配置為彼此重疊的例子，但是，在所公開的發明中，配置為彼此重疊的儲存單元陣列的個數不侷限於兩個。
所公開的發明的特徵在於：藉由利用多層佈線技術，將多個儲存單元陣列配置為彼此重疊。這裏，與儲存單元陣列為一層的情況(即，不利用多層佈線技術的情況)相比，參照示意圖說明將該儲存單元陣列分割而將多層配置為彼此重疊的方法。
<儲存單元陣列的分割及重疊方法>
圖3A至3H是將儲存單元陣列分割而將多層配置為彼此重疊的方法的示意圖。
如圖3A所示，儲存單元陣列601被位元線驅動電路611和字線驅動電路612驅動。儲存單元陣列601具有配置為矩陣狀的多個儲存單元，各儲存單元與位元線及字線電連接。這裏，位元線配置為在行方向(即，圖式中的左右方向)上延伸。另外，字線配置為在列方向(即，圖式中的上下方向)上延伸。另外，位元線被位元線驅動電路611驅動，而字線被字線驅動電路612驅動。圖3A是示出儲存單元陣列為一層時(即，不利用多層佈線技術時)的結構。
所公開的發明的特徵在於：分割儲存單元陣列601而將被分割的儲存單元陣列配置為彼此重疊，以提高單位面積的儲存容量。
作為將儲存單元陣列601分割成兩個儲存單元陣列的方法的例子，有圖3B或圖3C所示的方法。如圖3B所示，有將儲存單元陣列601的一列分割成兩列的方法。另外，如圖3C所示，有將儲存單元陣列601的一行分割成兩行的方法。並且，將儲存單元陣列601A和儲存單元陣列601B配置為彼此重疊。再者，將位元線驅動電路611及字線驅動電路612也配置為與儲存單元陣列601A及儲存單元陣列601B重疊。
這裏，在圖3B所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A和儲存單元陣列601B之間，字線電連接。在圖3C所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A和儲存單元陣列601B之間，位元線電連接。此時，較佳將儲存單元陣列601A的字線和儲存單元陣列601B的字線配置為彼此不重疊。另外，較佳將儲存單元陣列601A的位元線和儲存單元陣列601B的位元線配置為彼此不重疊。由此，可以降低字線及位元線的寄生電容。
另外，將儲存單元陣列分割成兩個儲存單元陣列的方法不侷限於圖3B及3C所示的方法。例如，也可以將儲存單元陣列的奇數行設定為儲存單元陣列601A，並將儲存單元陣列的偶數行設定為儲存單元陣列601B。另外，也可以將儲存單元陣列的奇數列設定為儲存單元陣列601A，並將儲存單元陣列的偶數列設定為儲存單元陣列601B。
作為將儲存單元陣列601分割成三個儲存單元陣列的方法的例子，有圖3D或圖3E所示的方法。如圖3D所示，有將儲存單元陣列601的一列分割成三列的方法。另外，如圖3E所示，有將儲存單元陣列601的一行分割成三行的方法。並且，將儲存單元陣列601A、儲存單元陣列601B以及儲存單元陣列601C配置為彼此重疊。再者，將位元線驅動電路611及字線驅動電路612也配置為與儲存單元陣列601A、儲存單元陣列601B以及儲存單元陣列601C重疊。
這裏，在圖3D所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A、儲存單元陣列601B以及儲存單元陣列601C之間，字線電連接。在圖3E所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A、儲存單元陣列601B以及儲存單元陣列601C之間，位元線電連接。此時，較佳將儲存單元陣列601A的字線和儲存單元陣列601B的字線配置為彼此不重疊，並將儲存單元陣列601B的字線和儲存單元陣列601C的字線配置為彼此不重疊。另外，較佳將儲存單元陣列601A的位元線和儲存單元陣列601B的位元線配置為彼此不重疊，並將儲存單元陣列601B的位元線和儲存單元陣列601C的位元線配置為彼此不重疊。由此，可以降低字線及位元線的寄生電容。
作為將儲存單元陣列601分割成四個儲存單元陣列的方法的例子，有圖3F、圖3G或圖3H所示的方法。如圖3F所示，有將儲存單元陣列601的一列分割成兩列並將儲存單元陣列601的一行分割成兩行的方法。如圖3G所示，有將儲存單元陣列601的一列分割成四列的方法。如圖3H所示，有將儲存單元陣列601的一行分割成四行的方法。並且，將儲存單元陣列601A、儲存單元陣列601B、儲存單元陣列601C以及儲存單元陣列601D配置為彼此重疊。再者，將位元線驅動電路611及字線驅動電路612也配置為與儲存單元陣列601A、儲存單元陣列601B、儲存單元陣列601C以及儲存單元陣列601D重疊。
這裏，在圖3F所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A和儲存單元陣列601B之間，位元線電連接，在彼此重疊的儲存單元陣列601C和儲存單元陣列601D之間，位元線電連接，在彼此重疊的儲存單元陣列601A和儲存單元陣列601C之間，字線電連接，並且在彼此重疊的儲存單元陣列601B和儲存單元陣列601D之間，字線電連接。在圖3G所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A、儲存單元陣列601B、儲存單元陣列601C以及儲存單元陣列601D之間，字線電連接。在圖3H所示的分割方法中，可以採用如下結構：在彼此重疊的儲存單元陣列601A、儲存單元陣列601B、儲存單元陣列601C以及儲存單元陣列601D之間，位元線電連接。此時，較佳將儲存單元陣列601A的字線和儲存單元陣列601B的字線配置為彼此不重疊，將儲存單元陣列601B的字線和儲存單元陣列601C的字線配置為彼此不重疊，並且將儲存單元陣列601C的字線和儲存單元陣列601D的字線配置為彼此不重疊。另外，較佳將儲存單元陣列601A的位元線和儲存單元陣列601B的位元線配置為彼此不重疊，將儲存單元陣列601B的位元線和儲存單元陣列601C的位元線配置為彼此不重疊，並且將儲存單元陣列601C的位元線和儲存單元陣列601D的位元線配置為彼此不重疊。由此，可以降低字線及位元線的寄生電容。
另外，分割儲存單元陣列的方法不侷限於圖3B至3H所示的方法。也可以將儲存單元陣列分割成五個以上的儲存單元陣列。
另外，較佳以被分割的各儲存單元陣列的縱橫比接近1：1的方式分割儲存單元陣列601。另外，較佳以被分割的各儲存單元陣列所包含的儲存單元的個數相等的方式分割儲存單元陣列601。由此，可以進一步提高單位面積的儲存容量。
例如，在不利用多層佈線技術而只使用一個儲存單元陣列形成儲存裝置的情況下(對應於圖3A)，儲存單元面積成為8至10F2(F表示由設計規則規定的半節距(half-pitch))。另一方面，藉由將8至10層的儲存單元陣列配置為彼此重疊，可以將儲存單元面積設定為1F2。
以下，說明各儲存單元的結構。
<儲存單元的結構>
圖5示出可以應用於儲存單元陣列(圖1的儲存單元陣列201a、儲存單元陣列201b、圖3A至3H的儲存單元陣列601、儲存單元陣列601A至601D等)的儲存單元的電路結構的一個例子。儲存單元170由將氧化物半導體用於通道形成區的電晶體162和電容元件164構成。
在圖5所示的儲存單元170中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容元件164的第一端子電連接。
將氧化物半導體用於通道形成區的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地儲存電容元件164的第一端子的電位(或累積在電容元件164中的電荷)。另外，將氧化物半導體用於通道形成區的電晶體162還有不容易呈現短通道效應的優點。
以下，說明對圖5所示的儲存單元170進行資訊寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件164的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，由此儲存電容元件164的第一端子的電位(保持)。
由於電晶體162的截止電流極小，所以電容元件164的第一端子的電位(或累積在電容元件164中的電荷)被長期保持。
接著，對資訊的讀出進行說明。在電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件164導通，而在位元線BL與電容元件164之間再次分配電荷。結果，位元線BL的電位變化。位元線BL的電位的變化量根據電容元件164的第一端子的電位(或累積在電容元件164中的電荷)而取不同的值。
例如，在以V為電容元件164的第一端子的電位，以C為電容元件164的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為再次分配電荷之前的位元線BL的電位的條件下，再次分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，在作為儲存單元170的狀態電容元件164的第一端子的電位取V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資訊。
像這樣，圖5所示的儲存單元可以利用電晶體162的截止電流極小的特徵長時間地保持累積在電容元件164中的電荷。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，可以採用如下結構：使用常關閉(增強型)電晶體作為電晶體162，並且在沒有電力供給時，將接地電位輸入到電晶體162的閘極。由此，在沒有電力供給時，電晶體162也可以維持截止狀態，而可以連續保持累積在電容元件164中的電荷。因此，即使沒有電力供給，也可以在較長期間內保持儲存內容。
<儲存單元陣列的電路結構及驅動方法>
接著，圖6示出儲存單元陣列201和週邊電路的一部分的電路圖。另外，在圖6中，為了容易理解，示出在同一平面上設置儲存單元陣列201和週邊電路的一部分的情況，但是在實際上的儲存裝置中，儲存單元陣列201以外的週邊電路的一部分設置在儲存單元陣列201的下部。另外，儲存單元陣列201被分割成多個儲存單元陣列，該多個儲存單元陣列彼此重疊。圖6所示的儲存單元陣列201應用圖5所示的儲存單元170。
圖6所示的儲存單元陣列201具有m個字線WL、n個位元線BLa及位元線BLb以及儲存單元170設置為縱m個(行)×橫n個(列)的矩陣狀的多個儲存單元170。字線WL(1)至WL(i)電連接於第四驅動電路214，而字線WL(i+1)至WL(m)電連接於第三驅動電路213。另外，位元線BLa(1)至BLa(j)及位元線BLb(1)至BLb(j)電連接於第二驅動電路212，而位元線BLa(j+1)至BLa(n)及位元線BLb(j+1)至BLb(n)電連接於第一驅動電路211。另外，第一驅動電路211和第二驅動電路212都電連接於第五驅動電路215。
第一驅動電路211具有列解碼器217a及讀出放大器群216a，該讀出放大器群216a具有讀出放大器222(j+1)至222(n)。列解碼器217a藉由列地址線CA(j+1)至CA(n)與讀出放大器222(j+1)至222(n)電連接，而讀出放大器222(j+1)至222(n)藉由位元線BLa(j+1)至BLa(n)及位元線BLb(j+1)至BLb(n)與儲存單元陣列201電連接。與第一驅動電路211同樣，第二驅動電路212也具有列解碼器217b及讀出放大器群216b，該讀出放大器群216b具有讀出放大器222(1)至222(j)。列解碼器217b藉由列地址線CA(1)至CA(j)與讀出放大器222(1)至222(j)電連接，而讀出放大器222(1)至222(j)藉由位元線BLa(1)至BLa(j)及位元線BLb(1)至BLb(j)與儲存單元陣列201電連接。
圖7示出應用於讀出放大器群216a及216b的讀出放大器的電路結構。
在圖7所示的讀出放大器中，信號線Φpc與電晶體401的閘極電極、電晶體402的閘極電極以及電晶體403的閘極電極電連接。另外，電晶體402的源極電極和汲極電極中的一方及電晶體403的源極電極和汲極電極中的一方電連接於信號線Vpc。電晶體402的源極電極和汲極電極中的另一方與信號線BLa電連接。電晶體403的源極電極和汲極電極中的另一方與信號線BLb電連接。電晶體401的源極電極和汲極電極中的一方與信號線BLa電連接，而電晶體401的源極電極和汲極電極中的另一方與信號線BLb電連接。另外，電晶體404的閘極電極、電晶體405的閘極電極、電晶體406的源極電極和汲極電極中的一方、電晶體407的源極電極和汲極電極中的一方以及信號線BLa彼此電連接，而電晶體406的閘極電極、電晶體407的閘極電極、電晶體404的源極電極和汲極電極中的一方、電晶體405的源極電極和汲極電極中的一方以及信號線BLb彼此電連接。另外，電晶體404的源極電極和汲極電極中的另一方、電晶體406的源極電極和汲極電極中的另一方以及電晶體408的源極電極和汲極電極中的一方彼此電連接，而電晶體405的源極電極和汲極電極中的另一方、電晶體407的源極電極和汲極電極中的另一方以及電晶體409的源極電極和汲極電極中的一方彼此電連接。另外，電晶體410的源極電極和汲極電極中的一方與信號線BLa電連接，而電晶體410的源極電極和汲極電極中的另一方與信號線IOa電連接。另外，電晶體411的源極電極和汲極電極中的一方與信號線BLb電連接，而電晶體411的源極電極和汲極電極中的另一方與信號線IOb電連接。另外，電晶體410的閘極電極、電晶體411的閘極電極以及信號線CAi彼此電連接。將電位VH施加到電晶體409的源極電極和汲極電極中的另一方，並將電位VL施加到電晶體408的源極電極和汲極電極中的另一方。
另外，在圖7所示的讀出放大器中，電晶體405、電晶體407以及電晶體409為p通道型電晶體，而電晶體401至404、電晶體406、電晶體408、電晶體410以及電晶體411為n通道型電晶體。
接著，參照圖6至圖8說明對儲存單元陣列201進行資訊寫入、保持以及讀出的情況。另外，採用如下儲存單元170：電容元件164的第一端子保持電位VDD或電位VSS的兩個狀態，而以保持電位VDD的狀態為資料“1”，而以保持電位VSS的狀態為資料“0”。這裏，說明將資料”1”寫入到圖6所示的儲存單元陣列201的儲存單元170(1，1)的情況及從儲存單元170(1，1)讀出資料“1”的情況。就是說，說明選擇包含在儲存單元陣列201中的儲存單元中的第一行第一列的儲存單元170(1，1)進行資料的寫入及讀出的情況。這裏，進行資料的寫入或讀出的行也被稱為選擇行，而進行資料的寫入或讀出的列也被稱為選擇列。因此，以下說明以第一行為選擇行並以第一列為選擇列的情況。
在將資料寫入到圖6所示的儲存單元170(1，1)時，將電位VDD施加到第一列的信號線CA(1)(也稱為“使信號線CA(1)成為活動狀態”)。結果，位元線BLa(1)與信號線IOa導通，而位元線BLb(1)與信號線IOb導通。另外，在圖7所示的讀出放大器中，將施加到信號線Φn的電位設定為VDD，將施加到信號線Φp的電位設定為VSS。由此，成為將預定的電源電壓(電位VL與電位VH的電位差)輸入到讀出放大器的狀態(也稱為“使讀出放大器活化”)。此時，將施加到信號線Φpc的電位設定為VSS。這裏，將電位VH設定為VDD，而將電位VL設定為VSS。
另外，圖6所示的第五驅動電路215所具有的讀出電路、寫入電路以及鎖存電路群將對應於寫入資料的電位施加到信號線IOa及信號線IOb。例如，在將資料“1”寫入到儲存單元170(1，1)時，將VDD施加到信號線IOa，而將VSS施加到信號線IOb。結果，將VDD施加到位元線BLa(1)，而將VSS施加到位元線BLb(1)。另外，即使使信號線CA(1)成為非活動狀態(這裏是指施加電位VSS)，也可以將位元線BLa(1)及位元線BLb(1)的電位保持為VDD或VSS，只要讀出放大器處於活化狀態。
接著，藉由使所選擇的第一行的字線WL(1)成為活動狀態，使儲存單元170(1，1)的電晶體162成為導通狀態。這裏，將高於電位VDD的電位VDDH施加到字線WL(1)。結果，將VDD施加到儲存單元170(1，1)的電容元件164的第一端子。然後，藉由使字線WL(1)成為非活動狀態(這裏是指施加電位VSS)，使儲存單元170(1，1)的電晶體162成為截止狀態。像這樣，可以將資料“1”寫入到儲存單元170(1，1)。另外，藉由使儲存單元170(1，1)的電晶體162成為截止狀態，儲存電容元件164的第一端子的電位(或累積在電容元件164中的電荷)。
另外，這裏說明了寫入資料“1”的情況，但是該情況與寫入資料“0”的情況同樣。
接著，參照圖8所示的時序圖說明從儲存單元170(1，1)讀出資料的情況。
在從儲存單元170(1，1)讀出資料時，首先，藉由將施加到信號線Φpc的電位設定為VDD，對位元線BLa(1)及位元線BLb(1)進行預充電，而將電位Vpc施加到位元線BLa(1)及位元線BLb(1)。這裏，將電位Vpc設定為VDD/2。然後，藉由將施加到信號線Φpc的電位設定為VSS，結束預充電。
接著，藉由使所選擇的第一行的字線WL1成為活動狀態，使儲存單元170(1，1)所具有的電晶體162成為導通狀態。這裏，將高於電位VDD的電位VDDH施加到字線WL1。結果，在位元線BLa(1)與儲存單元170(1，1)的電容元件164之間再次分配電荷，使得位元線BLa(1)的電位稍微上升。
接著，使讀出放大器活化。這裏，首先，藉由將施加到信號線Φn的電位從VSS轉換成VDD，將電位VL施加到讀出放大器所具有的n通道型電晶體408。結果，因為位元線BLa(1)的電位稍微高於位元線BLb(1)，所以讀出放大器放大該差值，而將位元線BLb(1)的電位降低到電位VL。接著，藉由將施加到信號線Φp的電位從VDD轉換成VSS，將電位VH施加到讀出放大器所具有的p通道型電晶體409。結果，因為位元線BLb(1)的電位為低於位元線BLa(1)的電位VL，所以讀出放大器放大該差值，而將位元線BLa(1)的電位上升到電位VH。結果，將電位VH施加到位元線BLa(1)，而將電位VL施加到位元線BLb(1)。這裏，在圖8中，示出將電位VH設定為VDD並將電位VL設定為VSS的例子。
接著，使所選擇的第一列的信號線CA(1)成為活動狀態。這裏，將電位VDD施加到信號線CA(1)。結果，位元線BLa(1)和信號線IOa導通，而位元線BLb(1)和信號線IOb導通，以讀出位元線BLa(1)及位元線BLb(1)的電位，所述信號線IOa及信號線IOb與第五驅動電路215所具有的讀出電路、寫入電路以及鎖存電路群電連接。
像這樣，從儲存單元170(1，1)讀出資料。
在由讀出電路、寫入電路以及鎖存電路群讀出儲存在儲存單元170(1，1)中的資料之後，藉由使信號線CA(1)成為非活動狀態(這裏是指施加電位VSS)，使位元線BLa(1)及位元線BLb(1)與信號線IOa及信號線IOb成為非導通狀態。然後，藉由使字線WL(1)成為非活動狀態(這裏是指施加電位VSS)，使儲存單元170(1，1)所具有的電晶體162成為截止狀態。此時，將資料“1”再次儲存在儲存單元170(1，1)中。然後，也可以將施加到信號線Φn的電位從VDD轉換成VSS，並將施加到信號線Φp的電位從VSS轉換成VDD，以使讀出放大器非活化。另外，也可以藉由將施加到信號線Φpc的電位設定為VDD而對位元線BLa(1)及位元線BLb(1)進行預充電。
根據上述步驟，可以從儲存單元170(1，1)讀出資料“1”。
另外，這裏，說明了從儲存單元170(1，1)讀出資料“1”的情況，但是該情況與讀出資料“0”的情況同樣。在此情況下，在位元線BLa(1)與儲存單元170(1，1)的電容元件164之間再次分配電荷，使得位元線BLa(1)的電位稍微下降。讀出放大器放大該差值，而將位元線BLa(1)的電位降低到電位VL，並將位元線BLb(1)的電位上升到電位VH。
如上所述的是儲存單元陣列的電路結構及驅動方法。
所公開的發明的特徵在於：利用多層佈線技術以多個層彼此重疊的方式形成儲存單元陣列201。例如，在圖6所示的電路圖中，可以將儲存單元陣列201分割成被第一驅動電路211和第三驅動電路213驅動的區域(第一儲存單元陣列)、被第一驅動電路211和第四驅動電路214驅動的區域(第二儲存單元陣列)、被第二驅動電路212和第三驅動電路213驅動的區域(第三儲存單元陣列)以及被第二驅動電路212和第四驅動電路214驅動的區域(第四儲存單元陣列)，而將第一儲存單元陣列至第四儲存單元陣列配置為彼此重疊。上述儲存單元陣列201的分割結構對應於圖3F的示意圖所示的結構。雖然示出將被第一驅動電路211至第四驅動電路214中的同一驅動電路的組合所驅動的區域形成在同一層中的例子，但是所公開的發明不侷限於此，也可以將被同一驅動電路的組合所驅動的儲存單元形成在不同的層中。
接著，說明與儲存單元陣列重疊配置的週邊電路的配置方法的一個例子。
<驅動電路的配置>
圖2A示出圖1所示的儲存裝置的下部的週邊電路210的塊圖，而圖2B示出有關儲存單元陣列201a的中心點250的對稱性。另外，圖2A示出週邊電路210配置在儲存單元陣列201a之正下的情況。
圖2A和2B所示的週邊電路210具有第一驅動電路211、第二驅動電路212、第三驅動電路213、第四驅動電路214、第五驅動電路215、控制器218、地址緩衝器221以及I/O緩衝器220。第一驅動電路211具有列解碼器217a及讀出放大器群216a，而第二驅動電路212具有列解碼器217b及讀出放大器群216b。另外，第三驅動電路213和第四驅動電路214分別具有行解碼器223a和行解碼器223b。第五驅動電路215具有寫入電路、讀出電路以及鎖存電路群。另外，控制器218具有模式暫存器219。
作為設置有圖2A和2B所示的週邊電路210的基板，例如，可以應用由如矽、鍺、矽鍺、碳化矽等第14族元素構成的半導體基板、砷化鎵、磷化銦等的化合物半導體基板、SOI基板等。另外，“SOI基板”一般是指在絕緣表面上設置有矽層的基板，但是在本說明書等中，“SOI基板”包括在絕緣表面上設置有由矽以外的材料構成的半導體層的基板。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體層的基板。較佳使用上述基板形成週邊電路210，因為可以使週邊電路210高速工作。
在將位址信號ADR從外部輸入到位址緩衝器221時，根據各種控制信號，位址緩衝器221將行位址信號輸出到行解碼器223a及行解碼器223b，或者，將列位址信號輸出到列解碼器217a及列解碼器217b。行解碼器223a及行解碼器223b根據被輸入的行位址信號選擇行位址所指定的行。另外，列解碼器217a及列解碼器217b根據被輸入的列位址信號選擇列位址所指定的列。
讀出放大器群216a及216b與位元線BL電連接，而檢測並放大位元線BL的電位。
第五驅動電路215具有讀出電路、寫入電路以及鎖存電路群，並與讀出放大器群216a及216b電連接。讀出電路以列位址所指定的列的讀出放大器的輸出信號為輸入信號而讀出儲存在儲存單元中的資料。寫入電路輸出一種信號，該信號對應於寫入到列位址所指定的列的位元線BL的資料。鎖存電路群儲存從儲存單元讀出的資料或寫入到儲存單元的資料。
將資料藉由資料信號線從外部輸入到I/O緩衝器220，該I/O緩衝器220將資料輸出到第五驅動電路215所具有的寫入電路或鎖存電路群。另外，將來自讀出電路的資料或鎖存電路群所儲存的資料登錄到I/O緩衝器220，該I/O緩衝器220將資料輸出到外部。
控制器218具有命令解碼器和模式暫存器219等，並被輸入各種控制信號(如/CS、/RAS、/CAS、/WE等)。命令解碼器對藉由各種控制信號輸入的命令進行解碼。模式暫存器219是設定半導體裝置的工作模式的暫存器。根據命令對模式暫存器219進行寫入，並且藉由位址信號供應所寫入的資料。另外，控制器218根據命令解碼器的輸出而產生各種控制信號，並將該信號輸出到各種電路。
這裏，第一驅動電路211和第二驅動電路212配置為相對於儲存單元陣列201a的中心點250彼此成點對稱。另外，第三驅動電路213和第四驅動電路214配置為相對於儲存單元陣列201a的中心點250彼此成點對稱。此時，第三驅動電路213及第四驅動電路214中的對應於不同的行的電路部分排列的方向(在圖2A中，相當於紙上的左右方向)與第一驅動電路211及第二驅動電路212中的對應於不同的列的電路部分排列的方向(在圖2A中，相當於紙上的上下方向)彼此交叉，例如，彼此正交。在所公開的發明的一個方式中，“點對稱”是指如下位置關係：如圖1至圖2B所示的第一驅動電路211和第二驅動電路212的配置那樣，使第一驅動電路211相對於中心點250轉動180°而與第二驅動電路212重疊的位置關係。另外，“點對稱”只要是“大致點對稱”，而不是完全的點對稱，即可。
如圖1或圖2A和2B所示，藉由將列解碼器和行解碼器分別分割而配置在週邊電路210中，可以實現週邊電路210的面積的縮小化。另外，藉由將列解碼器和行解碼器分別分割而配置在週邊電路210中，可以在儲存單元陣列201a之正下設置週邊電路210，從而可以實現儲存裝置的小型化。尤其是，藉由將儲存單元陣列201a的面積設定為與週邊電路210的面積大致相同，可以消除無用的區域，而可以實現儲存裝置的面積的縮小化及小型化。再者，藉由將週邊電路210的面積設定為儲存單元陣列201a的面積以下，可以抑制由週邊電路210導致的電路面積的增大，而可以實現儲存裝置的面積的縮小化及小型化。在週邊電路210的面積比儲存單元陣列201a的面積小得多的情況下，也可以增大週邊電路210的規模，以提高儲存裝置的介面或命令的種類等的功能。另外，雖然使用列解碼器及行解碼器進行了說明，但是所公開的發明不侷限於列解碼器及行解碼器，藉由需要沿儲存單元陣列的一端至另一端設置的電路，即，需要對儲存單元陣列的各行設置的電路或需要對儲存單元陣列的各列設置的電路中採用同樣的結構，可以得到上述效果。
另外，雖然在圖2A中示出週邊電路210配置在儲存單元陣列201a之正下的情況，但是不一定必須配置在儲存單元陣列201a之正下。但是，較佳在儲存單元陣列201a之正下設置第一驅動電路211至第四驅動電路214等週邊電路210，以實現儲存裝置的面積的縮小化或小型化。
圖4A至4C示出第一驅動電路211至第四驅動電路214的配置。另外，為了容易理解，在圖4A至4C中，省略第一驅動電路211至第四驅動電路214以外的電路。
第一驅動電路211與儲存單元陣列(在圖1中，相當於儲存單元陣列201a或儲存單元陣列201b)電連接的佈線的個數也可以不相等於第二驅動電路212與儲存單元陣列(在圖1中，相當於儲存單元陣列201a或儲存單元陣列201b)電連接的佈線的個數(參照圖4A和4B)。就是說，第一驅動電路211的面積與第二驅動電路212的面積也可以不相等。
另一方面，第一驅動電路211與儲存單元陣列(在圖1中，相當於儲存單元陣列201a或儲存單元陣列201b)電連接的佈線的個數較佳相等於第二驅動電路212與儲存單元陣列(在圖1中，相當於儲存單元陣列201a或儲存單元陣列201b)電連接的佈線的個數。由此，可以減少與第一驅動電路211或第二驅動電路212連接的位址信號線。結果，可以縮小電路規模，而可以實現儲存裝置的面積的縮小化及小型化。
另外，藉由使第一驅動電路211與儲存單元陣列(在圖1中，相當於儲存單元陣列201a或儲存單元陣列201b)電連接的佈線的個數相等於第二驅動電路212與儲存單元陣列(在圖1中，相當於儲存單元陣列201a或儲存單元陣列201b)電連接的佈線的個數，並將第一驅動電路211和第二驅動電路212配置為相對於儲存單元陣列201a的中心點彼此成大致點對稱，可以降低佈線如位元線或字線等的寄生電阻或寄生電容的不均勻性，而可以實現穩定的工作。
另外，以上說明了第一驅動電路211及第二驅動電路212，但是第三驅動電路213及第四驅動電路214也可以得到同樣的效果。
在圖1至圖2B中說明了分別配置一個第一驅動電路211至一個第四驅動電路214的情況，但是在圖4C中說明第一驅動電路211至第四驅動電路214分別被分割而配置兩個第一驅動電路211至兩個第四驅動電路214的情況。
如圖4C所示，第一驅動電路211a和第二驅動電路212a配置為相對於儲存單元陣列201a的中心點250彼此成點對稱，而第一驅動電路211b和第二驅動電路212b配置為相對於儲存單元陣列201a的中心點250彼此成點對稱。與此同樣，第三驅動電路213a和第四驅動電路214a配置為相對於儲存單元陣列201a的中心點250彼此成點對稱，而第三驅動電路213b和第四驅動電路214b配置為相對於儲存單元陣列201a的中心點250彼此成點對稱。
分別分割第一驅動電路211和第二驅動電路212，而將被分割的第一驅動電路211和被分割的第二驅動電路212分別配置為相對於儲存單元陣列201a的中心點彼此成點對稱。另外，分別分割第三驅動電路213和第四驅動電路214，而將被分割的第三驅動電路213和被分割的第四驅動電路214分別配置為相對於儲存單元陣列201a的中心點彼此成點對稱。由此，可以消除無用的區域，而可以實現週邊電路210的面積的縮小化。另外，因為可以在儲存單元陣列201a之正下設置週邊電路210，所以可以實現儲存裝置的小型化。再者，藉由將儲存單元陣列201a的面積與週邊電路210的面積設定為大致相同，可以消除無用的區域，而可以實現儲存裝置的面積的縮小化及小型化。
另外，在圖4C中，雖然說明了分割第一驅動電路211至第四驅動電路214而分別配置兩個第一驅動電路211至兩個第四驅動電路214的情況，但是所公開的發明的一個方式不侷限於此，也可以將第一驅動電路211至第四驅動電路214分別分割為三個以上。總之，藉由將第一驅動電路211至第四驅動電路214配置為相對於儲存單元陣列201a的中心點250彼此成點對稱，可以得到上述效果。
本實施方式可以與其他實施方式所示的結構適當地組合而實施。
實施方式2
在本實施方式中，參照圖9A至圖14D和圖16A及16B對根據所公開的發明的一個方式的儲存裝置的結構及其製造方法進行說明。
<儲存裝置的剖面結構>
圖9A及圖16A是儲存裝置的剖面圖。圖9A是沿與電晶體的通道長度方向平行的B1-B2的剖面圖。圖16A是沿與電晶體的通道寬度方向平行的C1-C2的剖面圖。圖9A及圖16A所示的儲存裝置在其上部具有儲存單元陣列201a及儲存單元陣列201b，而在其下部具有週邊電路210。在儲存單元陣列201a及儲存單元陣列201b所具有的多個儲存單元中，典型地示出包含在儲存單元陣列201a中的儲存單元170a和包含在儲存單元陣列201b中的儲存單元170b。圖9B及圖16B是詳細示出圖9A及圖16A所示的儲存單元170a及儲存單元170b的結構(也稱為儲存單元170的結構)的圖。儲存單元170a及儲存單元170b可以具有同樣的結構。上部的儲存單元陣列201a及儲存單元陣列201b具有將氧化物半導體用作通道形成區的電晶體162，而下部的週邊電路210具有將氧化物半導體以外的半導體材料用作通道形成區的電晶體160。另外，設置在儲存裝置的上部的儲存單元陣列201a、儲存單元陣列201b以及週邊電路210的詳細可以參照實施方式1。另外，在圖9A及圖16A中，雖然示出兩個儲存單元陣列(儲存單元陣列201a及儲存單元陣列201b)層疊的結構例子，但是層疊的儲存單元陣列的個數不侷限於此。
作為電晶體160和電晶體162，可以使用n通道型電晶體和p通道型電晶體中的任一種。在此，說明電晶體160和電晶體162都為n通道型電晶體的情況。另外，所公開的發明的一個方式的技術本質在於為了保持信息而將如氧化物半導體的能夠充分地降低截止電流的半導體材料用於電晶體162的通道形成區，因此用於儲存裝置的材料或儲存裝置的結構等的儲存裝置的具體結構不需要侷限於在此所示的結構。
電晶體160包括：設置在含有半導體材料(例如，矽等)的基板100中的通道形成區116；以夾著通道形成區116的方式設置的雜質區域120；接觸雜質區域120的金屬化合物區域124；設置在通道形成區116上的閘極絕緣層108；設置在閘極絕緣層108上的閘極電極110；以及與金屬化合物區域124電連接的源極電極或汲極電極130a及130b。另外，設置有覆蓋電晶體160的絕緣層128。源極電極或汲極電極130a及130b藉由形成在絕緣層128中的開口電連接於金屬化合物區域124。另外，在絕緣層128上形成有接觸源極電極或汲極電極130a的電極136a和接觸源極電極或汲極電極130b的電極136b。
此外，在基板100上設置有圍繞電晶體160的元件分離絕緣層106，並且在電晶體160上設置有絕緣層128。另外，為了實現高集成化，較佳採用圖9A所示的電晶體160不具有側壁絕緣層的結構。另一方面，當重視電晶體160的特性時，也可以在閘極電極110的側面設置側壁絕緣層，並且以包括形成在與該側壁絕緣層重疊的區域中的雜質濃度不同的區域的方式設置雜質區域120。
電晶體162包括：設置在絕緣層128等上的氧化物半導體層144；與氧化物半導體層144電連接的電極142a及電極142b；覆蓋氧化物半導體層144、電極142a及電極142b的閘極絕緣層146；以及在閘極絕緣層146上以重疊於氧化物半導體層144的方式設置的電極148a。電極148a用作電晶體162的閘極電極。電極142a和電極142b中的一方用作電晶體162的汲極電極，而電極142a和電極142b中的另一方用作電晶體162的源極電極。
在此，氧化物半導體層144等的用於電晶體的氧化物半導體層較佳藉由被充分地去除氫等的雜質，然後藉由被供給足夠的氧，來被高純度化。明確而言，例如，氧化物半導體層的氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，藉由二次離子質譜測定技術(SIMS：Secondary IonMass Spectroscopy)來測量上述氧化物半導體層中的氫濃度。如此，在氫濃度被充分降低並被供應足夠的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層中，載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫(25℃)下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)等於1×10-21A)以下，較佳為10zA以下。如此，藉由使用i型化(本質化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體(電晶體162)。
另外，氧化物半導體層144較佳為充分降低了鹼金屬及鹼土金屬的濃度的氧化物半導體層。關於利用SIMS分析法而測定的鹼金屬或鹼土金屬的濃度，例如，Na為5×1016cm-3以下，較佳為1×1016cm-3以下，更佳為1×1015cm-3以下，Li為5×1015cm-3以下，較佳為1×1015cm-3以下，K為5×1015cm-3以下，較佳為1×1015cm-3以下。
以往有人指出：氧化物半導體對雜質不敏感，即使在膜中含有多量的金屬雜質也沒有問題，也可以使用包含多量的鹼金屬如鈉的廉價的鈉鈣玻璃(神穀、野村、細野“非晶氧化物半導體的物性及裝置開發的現狀”、日本固體物理、2009年9月號、Vol.44、p.621-633)。但是，上述指出不合適。因為對於氧化物半導體來說鹼金屬及鹼土金屬是惡性的雜質，所以較佳氧化物半導體所含有的鹼金屬及鹼土金屬量少。尤其是，鹼金屬中的Na當與氧化物半導體接觸的絕緣膜是氧化物時擴散到該氧化物中而成為Na+。另外，在氧化物半導體內，Na斷裂金屬與氧的鍵或者擠進鍵之中。結果，導致電晶體特性的劣化(例如，常導通化(閾值向負一側偏移)、遷移率的降低等)。並且，還成為特性偏差的原因。特別在氧化物半導體中的氫濃度充分低時，這些問題變得明顯。由此，當氧化物半導體中的氫濃度是5×1019cm-3以下，特別是5×1018cm-3以下時，強烈要求將鹼金屬的濃度設定為上述值。
另外，也可以藉由將錫(Sn)等賦予p型的雜質添加到氧化物半導體層144而使氧化物半導體層144呈現若干(較弱)的p型導電性。因為上述被高純度化的氧化物半導體層為i型(本質)或者實質上為i型，所以藉由添加微量的雜質以進行價電子控制，可以得到呈現較弱的p型導電性的氧化物半導體層144。由此，可以使電晶體162的閾值稍微偏移到正一側。因此，抑制電晶體162的常導通化，而也可以進一步降低截止電流。另外，為了防止電晶體162的常導通化，也可以在相對於電晶體162的氧化物半導體層144與閘極電極(電極148a)相反一側的面上隔著絕緣層設置第二閘極電極，以利用該第二閘極電極控制閾值電壓。
另外，雖然在電晶體162中使用被加工為島狀的氧化物半導體層，以抑制起因於微型化而產生在元件之間的洩漏，但是也可以採用不被加工為島狀的結構。當不將氧化物半導體層加工為島狀時，可以防止因加工時的蝕刻而導致的氧化物半導體層的污染。
電容元件164包括：電極142b；閘極絕緣層146；以及導電層148b。換言之，電極142b用作電容元件164的一方的電極，導電層148b用作電容元件164的另一方的電極。藉由採用這種結構，可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保電極142b和導電層148b之間的絕緣性。再者，當不需要電容時，也可以採用不設置電容元件164的結構。
另外，在電晶體162和電容元件164中，較佳將電極142a及電極142b的端部形成為錐形形狀。藉由將電極142a及電極142b的端部形成為錐形形狀，可以提高閘極絕緣層146的覆蓋性且防止斷開。在此，將錐形角例如設定為30°以上且60°以下。注意，錐形角是指當從剖面(與基板的表面垂直的面)觀察具有錐形形狀的層(例如，電極142a)時，該層的側面和底面所形成的傾斜角。
在電晶體162及電容元件164上設置有絕緣層150及絕緣層152。再者，在形成於閘極絕緣層146、絕緣層150、絕緣層152等中的開口中設置有電極154a，並且在絕緣層152上形成有與電極154a電連接的佈線156。佈線156是在各儲存單元陣列(配置在同一層中的儲存單元陣列)中電連接儲存單元之一與另一儲存單元的佈線，例如，可以用作位元線。另外，電極148a是沿C1-C2的方向延伸而在各儲存單元陣列(配置在同一層中的儲存單元陣列)中電連接儲存單元之一與另一儲存單元的佈線，例如，可以用作字線(參照圖16A)。另外，雖然未圖示，但是導電層148b是沿C1-C2的方向延伸而在各儲存單元陣列(配置在同一層中的儲存單元陣列)中電連接儲存單元之一與另一儲存單元的佈線，例如，可以用作電容線。
另外，儲存單元陣列201a所具有的佈線156隔著電極502a、電極501a以及電極126與電極136c電連接。由此，可以電連接下層的週邊電路210和上層的儲存單元陣列201a的位元線。另外，雖然在圖9A中示出電極501a隔著電極126與電極136c電連接的情況，但是所公開的發明不侷限於此。也可以在儲存單元陣列201a之正下的絕緣層140中設置到達電極136c的開口，然後形成電極501a，以得到電極501a與電極136c直接接觸的結構。
另外，電極148a隔著電極557與電極556電連接。由此，可以電連接下層的週邊電路210和上層的儲存單元陣列201a的字線。另外，雖然在圖16A中示出電極148a隔著電極557與電極556電連接的情況，但是所公開的發明不侷限於此。也可以在儲存單元陣列201a之正下的絕緣層140中設置到達電極556的開口，然後形成電極148a，以得到電極148a與電極556直接接觸的結構。
另外，雖然未圖示，但是與儲存單元陣列201a的字線同樣，用作電容線的導電層148b也可以與下層的週邊電路210電連接。
接著，說明在多個儲存單元陣列之間電連接佈線的方法。
以下，參照圖9A說明電連接儲存單元陣列201a所具有的位元線和儲存單元陣列201b所具有的位元線的情況。
用作儲存單元陣列201a所具有的位元線的佈線156與用作儲存單元陣列201b所具有的位元線的佈線156隔著電極500、電極501b以及電極502b電連接。另外，在圖9A中，也可以在儲存單元陣列201b之正下的絕緣層140中設置到達儲存單元陣列201a的佈線156的開口，然後形成電極501b，以得到電極501b與儲存單元陣列201a的佈線156直接接觸的結構。
另外，雖然在圖9A中示出用來電連接儲存單元陣列201a的位元線與週邊電路210的電極的形成位置與用來電連接儲存單元陣列201a的位元線與儲存單元陣列201b的位元線的電極的形成位置在平面佈局上大不相同的例子，但是所公開的發明不侷限於此。多個儲存單元陣列之間的位元線的連接位置可以為各種位置。例如，也可以以重疊於用來電連接儲存單元陣列201a的位元線與週邊電路210的電極的方式形成用來電連接儲存單元陣列201a的位元線與儲存單元陣列201b的位元線的電極。另外，例如，在將三個以上的儲存單元陣列配置為彼此重疊時，也可以使多個儲存單元陣列之間的位元線的連接位置彼此重疊。藉由採用連接位置彼此重疊的平面佈局，可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高儲存裝置的集成度。
以下，參照圖16A說明電連接儲存單元陣列201a所具有的字線和儲存單元陣列201b所具有的字線的情況。
用作儲存單元陣列201a所具有的字線的電極148a與用作儲存單元陣列201b所具有的字線的電極148a隔著電極551、電極552以及電極553電連接。另外，在圖16A中，也可以在儲存單元陣列201b之正下的絕緣層140中設置到達儲存單元陣列201a的電極552的開口，然後形成儲存單元陣列201b的電極148a，以得到儲存單元陣列201b的電極148a與儲存單元陣列201a的電極552直接接觸的結構。
另外，雖然在圖16A中示出用來電連接儲存單元陣列201a的字線與週邊電路210的電極的形成位置與用來電連接儲存單元陣列201a的字線與儲存單元陣列201b的字線的電極的形成位置在平面佈局上大不相同的例子，但是所公開的發明不侷限於此。多個儲存單元陣列之間的字線的連接位置可以為各種位置。例如，也可以以重疊於用來電連接儲存單元陣列201a的字線與週邊電路210的電極的方式形成用來電連接儲存單元陣列201a的字線與儲存單元陣列201b的字線的電極。另外，例如，在將三個以上的儲存單元陣列配置為彼此重疊時，也可以使多個儲存單元陣列之間的字線的連接位置彼此重疊。藉由採用連接位置彼此重疊的平面佈局，可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高儲存裝置的集成度。
另外，雖然未圖示，但是多個儲存單元陣列之間的電容線的電連接也可以與上述字線的連接同樣。
在圖9A和圖16A所示的儲存裝置中，在上部的儲存單元陣列201a與下部的週邊電路210之間設置有絕緣層140。所公開的發明的特徵在於層疊多個儲存單元陣列。因此，較佳利用CMP等使絕緣層140的表面和絕緣層152的表面平坦化。
電晶體160的通道形成區使用氧化物半導體以外的半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。因此，藉由採用使用氧化物半導體以外的材料的電晶體，可以合適地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另一方面，電晶體162的通道形成區使用氧化物半導體材料。本說明書等所公開的使用氧化物半導體材料的電晶體可以實現極小的截止電流。藉由利用這種特性，可以在儲存單元170中在極長期間保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。這裏，可以採用如下結構：使用常關閉(增強型)電晶體作為電晶體162，並且在沒有電力供給時，將接地電位輸入到電晶體162的閘極。由此，在沒有電力供給時，電晶體162也可以維持截止狀態，而可以連續保持儲存內容。
另外，在儲存單元170中，在寫入資訊時不需要高電壓，而且也沒有元件退化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的退化等的問題。就是說，在儲存單元170中，對能夠改寫的次數沒有限制，這限制是現有的非揮發性記憶體所具有的問題，所以可以顯著提高可靠性。再者，因為根據電晶體162的導通狀態或截止狀態而進行資訊的寫入，所以容易實現高速工作。另外，還有不需要用於擦除資訊的工作的優點。
如上所述，藉由一體地具備利用使用氧化物半導體以外的材料的電晶體(換言之，能夠進行足夠的高速工作的電晶體)的驅動電路等週邊電路和利用使用氧化物半導體的電晶體(作更廣義解釋，截止電流十分小的電晶體)的儲存電路，可以實現具有新穎的特徵的儲存裝置。
另外，圖9A和9B所示的週邊電路210所具有的驅動電路或控制電路配置為圖1至圖2B所示的形式。由此，可以實現儲存裝置的面積的縮小化及小型化。
<儲存單元的剖面結構及平面結構>
圖10A和10B是儲存單元的結構的一個例子。圖10A示出儲存單元的剖面，而圖10B示出儲存單元的平面。在此，圖10A相當於沿圖10B的A1-A2的剖面。圖10A和10B所示的儲存單元具有使用氧化物半導體的電晶體162。使用氧化物半導體的電晶體162由於其特性，能夠長時間地保持電荷。另外，圖10A和10B所示的儲存單元相當於圖5所示的儲存單元的電路圖。
因為圖10A和10B所示的儲存單元的結構與參照圖9B或圖16B說明的結構同樣，所以使用相同的圖式標記來表示相同的部分，而省略其說明。
圖11A至圖12D、圖17A至圖18D示出與圖10A及10B不同的儲存單元的結構例。
圖11A所示的電晶體162在氧化物半導體層144與電極142a及142b之間設置有用作源極區或汲極區的氧化物導電層143a及143b。藉由在氧化物半導體層144與電極142a及142b之間設置有用作源極區或汲極區的氧化物導電層143a及143b，可以實現源極區及汲極區的低電阻化，而可以使電晶體162進行高速工作。另外，藉由層疊氧化物半導體層144、氧化物導電層以及源極電極或汲極電極，可以提高電晶體162的耐壓性。另外，電容元件164由氧化物導電層143b、電極142b、閘極絕緣層146以及導電層148b構成。
圖11B所示的電晶體162在氧化物半導體層144與電極142a及142b之間設置有用作源極區或汲極區的氧化物導電層143a及143b，這一點與圖11A相同。在圖11A所示的電晶體162中，氧化物導電層143a及143b接觸氧化物半導體層144的上面及側面。另一方面，在圖11B所示的電晶體162中，氧化物導電層143a及143b接觸氧化物半導體層144的上面。藉由採用這種結構，也可以實現源極區及汲極區的低電阻化，而可以使電晶體162高速工作。另外，藉由層疊氧化物半導體層144、氧化物導電層以及源極電極或汲極電極，可以提高電晶體162的耐壓性。另外，電容元件164的結構可以參照圖10A和10B等的記載。
圖12A所示的電晶體162與圖10A和10B所示的電晶體162的共通之處在於：在絕緣層140上，包括電極142a及142b、氧化物半導體層144、閘極絕緣層146以及電極148a。圖12A所示的電晶體162與圖10A和10B所示的電晶體162的不同之處在於：氧化物半導體層144與電極142a及142b電連接的位置。就是說，至於圖10A所示的電晶體162，藉由在形成氧化物半導體層144之後形成電極142a及142b，至少氧化物半導體層144的上面的一部分接觸電極142a及142b。另一方面，至於圖12A所示的電晶體162，電極142a及142b的上面的一部分接觸氧化物半導體層144。另外，電容元件164的結構可以參照圖10A和10B等的記載。
圖10A至12A雖然示出頂閘結構的電晶體，但是也可以採用底閘結構。圖12B和12C示出底閘結構的電晶體。
在圖12B所示的電晶體162中，在絕緣層140上設置有電極148a，在電極148a上設置有閘極絕緣層146，在閘極絕緣層146上設置有電極142a及142b，在閘極絕緣層146、電極142a及142b上設置有重疊於電極148a的氧化物半導體層144。另外，電容元件164由設置在絕緣層140上的導電層148b、閘極絕緣層146以及電極142b構成。
另外，在電晶體162及電容元件164上設置有絕緣層150及絕緣層151。圖10A中的絕緣層152設置在絕緣層151上。
圖12C所示的電晶體162與圖12B所示的電晶體162的共通之處在於：在絕緣層140上，包括電極148a、閘極絕緣層146、電極142a及142b以及氧化物半導體層144。圖12C所示的電晶體162與圖12B所示的電晶體162的不同之處在於：氧化物半導體層144與電極142a及142b接觸的位置。就是說，至於圖12B所示的電晶體162，藉由在形成電極142a及142b之後形成氧化物半導體層144，至少氧化物半導體層144的下面的一部分接觸電極142a及142b。另一方面，至於圖12C所示電晶體162，電極142a及142b的下面的一部分接觸氧化物半導體層144。另外，電容元件164的結構等可以參照圖12B的記載。
另外，作為電晶體162的結構，也可以採用具有在通道形成區上下隔著閘極絕緣層配置的兩個閘極電極的兩閘結構。圖12D示出兩閘結構的電晶體。
圖12D所示的電晶體162與圖12B所示的電晶體162的共通之處在於：在絕緣層140上，包括電極148a、閘極絕緣層146、電極142a及142b以及氧化物半導體層144。在圖12D中，還設置有覆蓋電極142a及142b、氧化物半導體層144的絕緣層150，並且在絕緣層150上設置有重疊於氧化物半導體層144的導電層159。絕緣層150用作電晶體162的第二閘極絕緣層，而導電層159用作電晶體162的第二閘極電極。藉由採用這種結構，在用來調查電晶體162的可靠性的偏壓-熱應力試驗(以下，稱為BT試驗)中可以進一步減少BT試驗前後的電晶體162的閾值電壓的變化量。導電層159的電位也可以與電極148a的電位相同或不同。此外，導電層159的電位可以是GND、0V、或者導電層159可處於浮動狀態中。
另外，雖然在圖11A至12D中示出電容元件164由電極148b、閘極絕緣層146以及電極142b形成的結構例子，但是所公開的發明不侷限於此。藉由以電容元件164與電晶體162重疊的方式設置電容元件164，可以降低儲存單元的面積。由此，可以提高儲存裝置的單位面積的儲存容量。另外，在因佈線間電容等而產生寄生電容時，也可以利用該電容代替電容元件164。
例如，如圖17A所示，電容元件164可以由電極142b和夾著絕緣層842重疊的電極840形成。另外，在圖17A中，其他結構與圖12A同樣。
例如，如圖17B所示，電容元件164可以由電極142b和夾著絕緣層150及閘極絕緣層146重疊的電極841形成。另外，在圖17B中，其他結構與圖12A同樣。另外，在圖17B中，較佳將電極841和電極148a設置為彼此不重疊。
例如，如圖17C所示，電容元件164可以由電極142b和夾著絕緣層842及閘極絕緣層146重疊的電極840形成。另外，在圖17C中，其他結構與圖12B同樣。另外，在圖17C中，較佳將電極840和電極148a設置為彼此不重疊。
例如，如圖17D所示，電容元件164可以由電極142b和夾著絕緣層150及絕緣層151重疊的電極841形成。另外，在圖17D中，其他結構與圖12B同樣。另外，雖然在圖17D中示出使用絕緣層150和絕緣層151的兩者作為電容元件164的介電層的例子，但是所公開的發明不侷限於此，也可以只使用絕緣層150作為電容元件164的介電層。
例如，如圖18A所示，電容元件164可以由電極142b和夾著絕緣層842及閘極絕緣層146重疊的電極840形成。另外，在圖18A中，其他結構與圖12C同樣。另外，在圖18A中，較佳將電極840和電極148a設置為彼此不重疊。
例如，如圖18B所示，電容元件164可以由電極142b和夾著絕緣層150及絕緣層151重疊的電極841形成。另外，在圖18B中，其他結構與圖12C同樣。另外，雖然在圖18B中示出使用絕緣層150和絕緣層151的兩者作為電容元件164的介電層的例子，但是所公開的發明不侷限於此，也可以只使用絕緣層150作為電容元件164的介電層。
例如，如圖18C所示，電容元件164可以由電極142b和夾著絕緣層842及閘極絕緣層146重疊的電極840形成。另外，在圖18C中，其他結構與圖12D同樣。另外，在圖18C中，較佳將電極840和電極148a設置為彼此不重疊。
例如，如圖18D所示，電容元件164可以由電極142b和夾著絕緣層150重疊的電極841形成。另外，在圖18D中，其他結構與圖12D同樣。
另外，圖17A至18D所示的儲存單元的電容元件164的結構也可以應用於圖11A和11B所示的儲存單元的結構。
另外，如圖37A和37B所示，在相鄰的儲存單元170c和儲存單元170d中，可以共同使用電極154a。藉由在相鄰的儲存單元中共同使用電極154a(及設置有該電極的開口)，可以使儲存單元陣列高集成化。
圖37A相當於如下結構：在具有其結構與圖12A所示的電晶體162同樣的電晶體162和在圖12A所示的電容元件164中氧化物半導體層144也包括在其介電層中的電容元件164的儲存單元170c及儲存單元170d中，共同使用用來電連接用作位元線的佈線156和電晶體162的源極或汲極的電極154a。
圖37B相當於如下結構：在具有其結構與圖18B所示的電晶體162同樣的電晶體162和其結構與圖18B所示的電容元件164同樣的電容元件164的儲存單元170c及儲存單元170d中，共同使用用來電連接用作位元線的佈線156和電晶體162的源極或汲極的電極154a。
再者，圖19A和19B示出在圖9A和9B所示的儲存裝置的結構中使用圖18B所示的儲存單元作為儲存單元170的例子。在圖19A和19B中，與圖9A和9B或圖18B相同的部分使用同一符號表示，而省略其說明。在圖18B所示的儲存單元中，可以降低儲存單元的面積。因此，在圖19A和19B所示的儲存裝置中，可以提高單位面積的儲存容量。
另外，所層疊的儲存單元不侷限於圖18B，也可以使用圖17A至18D所示的任一結構的儲存單元。另外，也可以使用具有與圖17A至18D所示的儲存單元的結構不同的電容元件的結構的儲存單元。
<儲存單元陣列的製造方法>
接著，參照圖13A至13E說明儲存單元陣列的製造方法。在圖13A至13E中示出一個儲存單元，但是也可以同時製造多個儲存單元來製造儲存單元陣列。另外，藉由反復使用與圖13A至13E所示的方法同樣的方法，可以形成層疊為多層的多個儲存單元陣列。
首先，在絕緣層140上形成氧化物半導體層，並加工該氧化物半導體層來形成氧化物半導體層144(參照圖13A)。
絕緣層140可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是較佳將低介電常數(low-k)材料用於絕緣層140，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層140。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，絕緣層140也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。絕緣層140可以藉由使用上述材料以單層結構或疊層結構來形成。在本實施方式中，說明使用氧化矽作為絕緣層140的情況。
用於氧化物半導體層144的氧化物半導體較佳至少包含銦(In)或鋅(Zn)。特別較佳包含In及Zn。另外，較佳的是，作為用來減少使用所述氧化物半導體的電晶體的電特性不均勻的穩定劑，除了包含上述以外，還包含鎵(Ga)。另外，作為穩定劑，較佳包含錫(Sn)。另外，作為穩定劑，較佳包含鉿(Hf)。另外，作為穩定劑，較佳包含鋁(Al)。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何一種或多種。
例如，作為氧化物半導體層144可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金屬氧化物如In-Ga-Zn氧化物(也稱為IGZ氧O)、In-Al-Zn化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
在此，例如，“In-Ga-Zn氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga及Zn以外的金屬元素。
另外，作為氧化物半導體層144，也可以使用由InMO3(ZnO)m(m>0，且m不是整數)表示的材料。在此，M表示選自Ga、Fe、Mn及Co中的一種或多種金屬元素。另外，作為氧化物半導體，也可以使用由In3SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用其原子數比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn氧化物或其組成附近的氧化物。或者，較佳使用其原子數比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn氧化物或其組成附近的氧化物。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的氧化物。另外，較佳採用適當的載子密度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。
在此，例如In、Ga、Zn的原子數比為In:Ga:Zn=a:b:c(a+b+c=1)的氧化物的組成在原子數比為In:Ga:Zn=A:B:C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體層144既可為單晶，又可為非單晶。在氧化物半導體為非單晶的情況下，既可為非晶，又可為多晶。另外，既可為在非晶中包含具有結晶性的部分的結構，又可為不是非晶的結構。
因為處於非晶狀態的氧化物半導體比較容易得到平坦的表面，所以可以使用該氧化物半導體降低在製造電晶體時的介面散亂，而可以比較容易得到比較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體，明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用於測定面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下算式1定義。
[算式1]
注意，在算式1中，S0表示測定面(用座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的4點所圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。可以利用原子力顯微鏡(AFM:Atomic Force Microscope)評價Ra。
此外，較佳將氧化物半導體層144的厚度設定為3nm以上30nm以下。這是因為若使氧化物半導體層的厚度過厚(例如，厚度為50nm以上)，則有電晶體成為常導通狀態的擔憂。
氧化物半導體層144較佳使用氫、水、羥基或氫化物等的雜質不容易混入的方式製造。例如，可以藉由濺射法等製造氧化物半導體層。
在本實施方式中，藉由使用In-Ga-Zn-O類氧化物靶材的濺射法形成氧化物半導體層144。
作為In-Ga-Zn-O類氧化物靶材，例如可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的氧化物靶材。另外，靶材的材料及組成不侷限於上述記載。例如也可以使用In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的組成比的氧化物靶材。
另外，在形成被稱為ITZO的In-Sn-Zn類氧化物時，使用一種氧化物靶材，作為其靶材的組成比，In:Sn:Zn的原子數比為1:2:2、2:1:3、1:1:1或20:45:35等。
氧化物靶材的填充率為90%以上100%以下，較佳為95%以上99.9%以下。這是因為如下緣故:藉由使用高填充率的金屬氧化物靶材，所形成的氧化物半導體層可以成為緻密的膜。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下等，即可。另外，為了防止氫、水、羥基、氫化物等混入到氧化物半導體層中，較佳採用使用充分地去除氫、水、羥基、氫化物等的雜質的高純度氣體的氣圍。
例如，可以採用如下方法形成氧化物半導體層144。
首先，在被保持為減壓狀態的沉積室內保持基板，並對基板進行加熱以使基板溫度超過200℃且500℃以下，較佳超過300℃且500℃以下，更佳為350℃以上450℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分地去除了氫、水、羥基、氫化物等的雜質的高純度氣體，並使用上述靶材來在基板上形成氧化物半導體層。為了去除沉積室中的殘留水分，作為排氣單元，較佳使用低溫泵、離子泵、鈦昇華泵等的吸附型真空泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。由於在利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基或氫化物等的雜質(更佳還包括包含碳原子的化合物)等被去除，因此可以降低在該沉積室中形成的氧化物半導體層所含有的氫、水、羥基或氫化物等的雜質的濃度。
當成膜時的基板溫度低(例如，100℃以下)時，有含有氫原子的物質混入到氧化物半導體中的憂慮，所以較佳在上述溫度下加熱基板。藉由在上述溫度下加熱基板形成氧化物半導體層，基板溫度變高，從而氫鍵被熱切斷，含有氫原子的物質不容易被引入到氧化物半導體層中。因此，藉由在上述溫度下加熱基板的狀態下形成氧化物半導體層，可以充分地降低氧化物半導體層所含有的氫、水、羥基或氫化物等的雜質的濃度。另外，可以減輕由濺射導致的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離是60mm；壓力是0.4Pa；直流(DC)電源是0.5kW；基板溫度是400℃；成膜氣圍是氧(氧流量比率100%)氣圍。另外，藉由使用脈衝直流電源，可以減輕在進行成膜時發生的粉狀物質(也稱為微粒或塵屑)，並且膜厚度分佈也變得均勻，所以較佳採用脈衝直流電源。
另外，較佳的是，在藉由濺射法形成氧化物半導體層之前，進行引入氬氣體產生電漿的反濺射，來去除附著於氧化物半導體層的被形成表面上的粉狀物質(也稱為微粒或塵屑)。反濺射是指如下一種方法，其中對基板施加電壓來在基板附近形成電漿，來對基板一側的表面進行改性。此外，也可以使用氮、氦、氧等的氣體代替氬。
另外，藉由加工氧化物半導體層，形成氧化物半導體層144。作為氧化物半導體層的加工，可以在氧化物半導體層上形成所希望的形狀的掩模之後對該氧化物半導體層進行蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。此外，氧化物半導體層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，可以對氧化物半導體層144進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體層144中的含有氫原子的物質。在惰性氣體氣圍下，熱處理的溫度為250℃以上700℃以下，較佳為450℃以上600℃以下或者低於基板的應變點。作為惰性氣體氣圍，較佳應用以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍。例如，引入到熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
藉由進行熱處理減少雜質，可以實現具有極優越的特性的電晶體。
另外，也可以藉由將錫(Sn)等賦予p型的雜質添加到氧化物半導體層144而使氧化物半導體層144呈現若干(較弱)的p型導電性。藉由對上述被高純度化的氧化物半導體層添加微量的雜質以進行價電子控制，可以得到呈現較弱的p型導電性的氧化物半導體層144。由此，可以使電晶體162的閾值稍微偏移到正一側。因此，抑制電晶體162的常導通化，而也可以進一步降低截止電流。
此外，由於上述熱處理具有去除氫或水等的效果，所以可以將該熱處理也稱為脫水化處理、脫氫化處理等。例如，該熱處理也可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等進行。另外，上述脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成電極142a及142b(參照圖13B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於將電極142a及142b加工為具有錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)、或含有矽或氧化矽的上述任何一種金屬氧化物材料。
較佳以形成的電極142a及142b的端部成為錐形形狀的方式對導電層進行蝕刻。這裏，錐形角例如較佳為30°以上60°以下。藉由以電極142a及142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由電極142a的下端部與電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且景深大。由此，後面形成的電晶體的通道長度(L)可以為10nm以上1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低儲存裝置的耗電量。
接著，以覆蓋電極142a及142b並與氧化物半導體層144的一部分接觸的方式形成閘極絕緣層146(參照圖13C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146較佳以含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對儲存裝置進行微型化時，較佳減薄其厚度，以確保電晶體的工作。例如，當使用氧化矽時，其厚度可以為1nm以上100nm以下，較佳為10nm以上50nm以下。
當如上述那樣將閘極絕緣層形成為較薄時，存在由於隧道效應等而發生閘極洩漏的問題。為了解決閘極洩漏的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以增大膜厚度，以抑制閘極洩漏電流。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
另外，與氧化物半導體層144接觸的絕緣層(在本實施方式中，相當於絕緣層140及閘極絕緣層146)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體搭配良好，並且藉由將它用於與氧化物半導體層接觸的絕緣層，可以保持與氧化物半導體層之間的介面的良好狀態。
這裏，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以與包含鎵的氧化物半導體層接觸的方式形成閘極絕緣層時，藉由將包含氧化鎵的材料用於閘極絕緣層，可以保持氧化物半導體層和閘極絕緣層之間的良好的介面特性。另外，藉由使氧化物半導體層與包含氧化鎵的絕緣層接觸地設置，可以減少氧化物半導體層與絕緣層的介面中的氫的聚積。另外，在將與氧化物半導體的成分元素同一族的元素用於絕緣層時，可以得到上述同樣的效果。例如，使用包含氧化鋁的材料形成絕緣層是有效的。另外，由於氧化鋁具有不容易透水的特性，因此從防止水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，作為與氧化物半導體層144接觸的絕緣層，較佳藉由進行氧氣圍下的熱處理或氧摻雜等使絕緣材料處於其氧含量超過化學計量組成比的狀態。氧摻雜是指對塊體添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以藉由離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層144接觸的絕緣層使用氧化鎵時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。此外，作為與氧化物半導體層144接觸的絕緣層使用氧化鋁時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。或者，作為與氧化物半導體層144接觸的絕緣層使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理等，可以形成包含其氧含量超過化學計量組成比的區域的絕緣層。藉由使具備這種區域的絕緣層和氧化物半導體層接觸，絕緣層中的過剩的氧被供應到氧化物半導體層中，從而可以減少氧化物半導體層中或氧化物半導體層和絕緣層之間的介面中的氧不足缺陷，來使氧化物半導體層成為i型或無限接近於i型的氧化物半導體。
另外，具有其氧含量超過化學計量組成比的區域的絕緣層既可應用於作為氧化物半導體層144的基底膜形成的絕緣層140代替閘極絕緣層146又可應用於閘極絕緣層146及基底絕緣層140的兩者。
較佳在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上450℃以下，較佳為250℃以上350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。此外，當閘極絕緣層146含有氧時，可以向氧化物半導體層144供應氧而填補該氧化物半導體層144的氧缺陷，以形成i型(本質半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述那樣，藉由使用第一熱處理和第二熱處理中的至少一方，可以以使其儘量不包含含有氫原子的物質的方式使氧化物半導體層144高純度化。
接著，形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成電極148a及導電層148b(參照圖13D)。
作為電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為主要成分的合金材料來形成。另外，電極148a及導電層148b可以採用單層結構或疊層結構。
接著，在閘極絕緣層146、電極148a及導電層148b上形成絕緣層150(參照圖13E)。絕緣層150可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣層150較佳使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150的介電常數減少，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用絕緣層150的單層結構，但是，所公開的發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在絕緣層150上形成絕緣層152(參照圖13E)。另外，所公開的發明的特徵在於：層疊多個儲存單元。因此，較佳利用CMP等平整絕緣層152的表面。
接著，在閘極絕緣層146、絕緣層150以及絕緣層152中形成到達電極142a的開口。在開口中形成電極154a。然後，在絕緣層152上形成與電極154a接觸的佈線156(參照圖13E)。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
在使用PVD法或CVD法形成導電層之後，對該導電層進行構圖來形成佈線156。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，電極154a可以使用如下方法而形成：在包括絕緣層150及絕緣層152的開口的區域中藉由PVD法形成薄的鈦膜，在藉由PVD法形成薄(5nm左右)的鈦膜之後埋入開口形成鋁膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此為電極142a)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
藉由上述步驟，完成使用被高純度化的氧化物半導體層144的電晶體162以及電容元件164(參照圖13E)。
這裏，在將儲存單元層疊在圖13E所示的儲存單元上的結構中，以覆蓋佈線156的方式形成絕緣層140。然後，藉由在絕緣層140中形成開口，形成圖9A的電極500或圖16A的電極553。然後，藉由反復進行圖13A至13E所示的製造製程，可以實現層疊有多個儲存單元的結構。
絕緣層140可以利用PVD法或CVD法等形成。另外，可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料、包含聚醯亞胺、丙烯酸樹脂等的有機絕緣材料的材料以單層或疊層形成。
另外，圖9A所示的電極501a及501b可以使用與電極142a及電極142b同樣的方法而形成。圖9A所示的電極502a及502b可以使用與電極154a同樣的方法而形成。
另外，圖16A所示的電極552可以使用與佈線156同樣的方法而形成。圖16A所示的電極551可以使用與電極154a同樣的方法而形成。
另外，在形成圖12A所示的電晶體162及電容元件164時，在絕緣層140上形成電極142a及142b，在絕緣層140、電極142a及142b上形成氧化物半導體層144。接著，在電極142a及142b、氧化物半導體層144上形成閘極絕緣層146。然後，在閘極絕緣層146上形成重疊於氧化物半導體層144的電極148a，並且形成重疊於電極142b的導電層148b。
另外，在形成圖12B所示的電晶體162及電容元件164時，在絕緣層140上形成電極148a及導電層148b，並且在絕緣層140、電極148a及導電層148b上形成閘極絕緣層146。接著，在閘極絕緣層146上形成電極142a及142b。然後，藉由在閘極絕緣層146上形成重疊於電極148a的氧化物半導體層144，形成電晶體162及電容元件164。另外，也可以形成覆蓋電晶體162及電容元件164的絕緣層150及絕緣層151。例如，絕緣層150較佳藉由進行氧氣圍中的熱處理或氧摻雜而使絕緣材料處於其氧含量超過化學計量組成比的狀態，而絕緣層151較佳處於不容易透水或氫的狀態。這是因為如下緣故：藉由使絕緣層151處於不容易透水或氫的狀態，可以防止水或氫侵入到氧化物半導體層144，並且藉由使絕緣層150處於其氧含量超過化學計量組成比的狀態，可以填補氧化物半導體層144的氧缺損而形成i型或無限接近於i型的氧化物半導體層144。
另外，在形成圖12C所示的電晶體162及電容元件164時，在絕緣層140上形成電極148a及導電層148b，並且在絕緣層140、電極148a及導電層148b上形成閘極絕緣層146。接著，在閘極絕緣層146上形成重疊於電極148a的氧化物半導體層144。然後，藉由在氧化物半導體層144上形成電極142a及142b，形成電晶體162及電容元件164。另外，絕緣層150及絕緣層151可以參照圖12B的記載。
另外，在形成圖12D所示的電晶體162及電容元件164時，在絕緣層140上形成電極148a及導電層148b，並且在絕緣層140、電極148a(在圖12D中相當於第一閘極電極)及電極層148上形成閘極絕緣層146(在圖12D中相當於第一閘極絕緣層)。接著，在閘極絕緣層146上形成重疊於電極148a的氧化物半導體層144，並且在氧化物半導體層144上形成電極142a及142b。然後，藉由在氧化物半導體層144、電極142a及142b上形成絕緣層150(在圖12D中相當於第二閘極絕緣層)和重疊於氧化物半導體層144的導電層159(在圖12D中相當於第二閘極電極)，完成電晶體162及電容元件164。另外，導電層159的材料或製造方法可以參照電極148a的材料或製造方法的記載。
接著，說明圖11A及11B所示的電晶體162及電容元件164的製造方法。
以下，說明圖11A所示的電晶體162及電容元件164的製造方法。
首先，在絕緣層140上形成氧化物半導體層144，並且在絕緣層140及氧化物半導體層144上形成氧化物導電層及導電層的疊層。
作為氧化物導電層的形成方法，使用濺射法、真空蒸鍍法(電子束蒸鍍法等)、電弧放電離子電鍍法、噴射法。作為氧化物導電層的材料，可以應用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵、銦錫氧化物等。另外，還可以使上述材料含有氧化矽。另外，作為導電層的成膜方法及材料，可以參照用來形成電極142a及142b的導電層的記載。
接著，藉由在導電層上形成掩模並選擇性地蝕刻導電層及氧化物導電層，形成電極142a及142b、氧化物導電層143a及143b。
另外，在進行導電層及氧化物導電層的蝕刻處理時，適當地調整蝕刻條件(蝕刻劑的種類、濃度以及蝕刻時間等)，以避免氧化物半導體層被過剩地蝕刻。
接著，在電極142a及142b和氧化物半導體層144上形成閘極絕緣層146。然後，在閘極絕緣層146上形成重疊於氧化物半導體層144的電極148a，並且形成重疊於電極142b的導電層148b。
藉由上述步驟，完成電晶體162及電容元件164(參照圖11A)。
在製造圖11B所示的電晶體162及電容元件164時，形成氧化物半導體層和氧化物導電層的疊層，並且利用同一光刻製程加工氧化物半導體層和氧化物導電層的疊層的形狀，以形成島狀的氧化物半導體層及氧化物導電層。接著，在島狀的氧化物導電層上形成電極142a及142b，然後，以電極142a及142b為掩模蝕刻島狀的氧化物導電層，來形成用作源極區或汲極區的氧化物導電層143a及143b。
接著，在電極142a及142b、氧化物半導體層144上形成閘極絕緣層146。然後，在閘極絕緣層146上形成重疊於氧化物半導體層144的電極148a，並且形成重疊於電極142b的導電層148b。
藉由上述步驟，完成電晶體162及電容元件164(參照圖11B)。
在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，氧化物半導體層144的載子密度與通常的矽晶片中的載子密度(1×1014/cm3左右)相比是足夠小的值(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。另外，電晶體162的截止電流也十分小。例如，電晶體162的室溫(25℃)下的截止電流(這裏，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳為10zA以下。
另外，氧化物半導體層144為充分降低了鹼金屬及鹼土金屬的濃度的氧化物半導體層，關於鹼金屬或鹼土金屬的濃度，例如，Na為5×1016cm-3以下，較佳為1×1016cm-3以下，更佳為1×1015cm-3以下，Li為5×1015cm-3以下，較佳為1×1015cm-3以下，K為5×1015cm-3以下，較佳為1×1015 cm-3以下。
如此，藉由使用被高純度化而被本質化的氧化物半導體層144，容易充分地降低電晶體162的截止電流。並且，藉由使用這種電晶體162，可以得到能夠在極長期間內保持儲存內容的儲存裝置。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式3
以下，參照圖14A至14D說明在上述實施方式中可以用作電晶體162的通道形成區的氧化物半導體層的一個方式。
本實施方式的氧化物半導體層採用如下疊層結構：在第一晶體氧化物半導體層上形成有其厚度厚於第一晶體氧化物半導體層的第二晶體氧化物半導體層。
在絕緣層140上形成厚度為1nm以上10nm以下的第一氧化物半導體膜。
在本實施方式中，作為絕緣層140，利用PCVD法或濺射法形成50nm以上600nm以下厚的氧化物絕緣層。例如，可以使用選自氧化矽膜、氧化鎵膜、氧化鋁膜、氧氮化矽膜、氧氮化鋁膜以及氮氧化矽膜中的單層或疊層。
第一氧化物半導體膜藉由利用濺射法而形成，利用該濺射法的成膜時的基板溫度為200℃以上400℃以下。在本實施方式中，在以下條件下形成5nm厚的第一氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3:Ga2O3:ZnO=1:1:2[莫耳數比]))；基板與靶材之間的距離是170mm；基板溫度為250℃；壓力是0.4Pa；直流(DC)電源是0.5kW；並且在只有氧、只有氬或氬及氧的氣圍下形成。
接著，藉由將配置有基板的處理室內的氣圍設定為氮或乾燥空氣，進行第一加熱處理。將第一加熱處理的溫度設定為400℃以上750℃以下。藉由進行第一加熱處理，形成第一晶體氧化物半導體層145a(參照圖14A)。
雖然根據第一加熱處理的溫度而不同，但是，藉由進行第一加熱處理，從膜表面引起晶化，而從膜表面向內部進行晶體生長，以得到c軸配向的晶體。藉由進行第一加熱處理，較多鋅及氧聚集在膜表面，在其最外表面形成單層或多層的其上平面呈六角形的由鋅及氧構成的石墨烯的二維晶體，該晶體在膜厚度方向上生長並重疊而成為疊層。在提高加熱處理的溫度時，先從表面向內部再從內部向底部進行晶體生長。
藉由進行第一加熱處理，將作為氧化物絕緣層的絕緣層140中的氧擴散到絕緣層140與第一晶體氧化物半導體層145a之間的介面或其附近(離介面有±5nm)，以降低第一晶體氧化物半導體層的氧缺損。因此，較佳的是，用作第一晶體氧化物半導體層的基底絕緣層的絕緣層140的氧含量至少在絕緣層140中(塊體中)或第一晶體氧化物半導體層145a與絕緣層140的介面超過化學計量比。
接著，在第一晶體氧化物半導體層145a上形成厚於10nm的第二氧化物半導體膜。第二氧化物半導體膜藉由利用濺射法而形成，利用該濺射法的成膜時的基板溫度為200℃以上400℃以下。藉由將成膜時的基板溫度設定為200℃以上400℃以下，在接觸於第一晶體氧化物半導體層的表面上形成的氧化物半導體膜中發生前體的排列，而可以得到所謂的秩序性。
在本實施方式中，在以下條件下形成25nm厚的第二氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3:Ga2O3:ZnO=1:1:2[莫耳數比]))；基板與靶材之間的距離是170mm；基板溫度為400℃；壓力是0.4Pa；直流(DC)電源是0.5kW；並且在只有氧、只有氬或氬及氧的氣圍下形成。
接著，藉由將配置有基板的處理室內的氣圍設定為氮或乾燥空氣，進行第二加熱處理。將第二加熱處理的溫度設定為400℃以上750℃以下。藉由進行第二加熱處理，形成第二晶體氧化物半導體層145b(參照圖14B)。藉由在氮氣圍、氧氣圍或氮及氧的混合氣圍中進行第二加熱處理，實現第二晶體氧化物半導體層的高密度化及缺陷數的減少。藉由進行第二加熱處理，以第一晶體氧化物半導體層145a為晶核在膜厚度方向上，即從底部向內部進行晶體生長，以形成第二晶體氧化物半導體層145b。
另外，較佳以不接觸大氣的方式連續進行從絕緣層140的形成至第二加熱處理的製程。較佳在控制為幾乎不包含氫及水分的氣圍(惰性氣圍、減壓氣圍以及乾燥空氣氣圍等)中進行從絕緣層140的形成至第二加熱處理的製程，例如，至於水分，採用露點為-40℃以下，較佳為-50℃以下的乾燥氮氣圍。
接著，加工由第一晶體氧化物半導體層145a及第二晶體氧化物半導體層145b構成的氧化物半導體疊層，以形成由島狀的氧化物半導體疊層構成的氧化物半導體層145(參照圖14C)。在圖14C中，雖然以虛線表示第一晶體氧化物半導體層145a與第二晶體氧化物半導體層145b之間的介面來說明第一晶體氧化物半導體層及第二晶體氧化物半導體層的疊層結構，但是這只是為了便於說明的，而並不意味著存在著明確的介面。
作為氧化物半導體層的疊層的加工，可以在氧化物半導體層的疊層上形成所希望的形狀的掩模之後對該氧化物半導體層的疊層進行蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。
此外，氧化物半導體層的疊層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
另外，根據上述製造方法而得到的第一晶體氧化物半導體層及第二晶體氧化物半導體層的特徵之一在於：具有c軸配向。但是，第一晶體氧化物半導體層及第二晶體氧化物半導體層的結構既不是單晶結構又不是非晶結構，而具有包含c軸配向的晶體(C Axis Aligned Crystal；也稱為CAAC)的氧化物。另外，第一晶體氧化物半導體層及第二晶體氧化物半導體層的一部分具有晶界。
這裏，說明包含一種結晶(CAAC: C Axis Aligned Crystal: c軸配向結晶)的氧化物，該結晶進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，含有CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當CAAC包含氧時，也可以用氮取代氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)對準。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖20A至圖22C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖20A至圖22C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖20A至圖20E中，由圓圈包圍的O表示四配位的O，由雙圈包圍的O表示三配位的O。
圖20A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖20A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖20A的上一半及下一半中分別具有三個四配位O。圖20A所示的小組的電荷為0。
圖20B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖20B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖20B所示的結構。圖20B所示的小組的電荷為0。
圖20C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖20C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖20C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖20C所示的小組的電荷為0。
圖20D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖20D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖20D所示的小組的電荷為+1。
圖20E示出包括兩個Zn的小組。在圖20E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖20E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖20A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖20B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖20C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖21A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖21B示出由三個中組構成的大組。另外，圖21C示出從c軸方向上觀察圖21B的層結構時的原子排列。
在圖21A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖21A中，以表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖21A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖21A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖20E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖21B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖22A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖22A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖22B示出由三個中組構成的大組。另外，圖22C示出從c軸方向上觀察圖22B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖22A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
總之，為了得到CAAC，在氧化物半導體膜的沉積初期階段中形成六方晶的結晶，並且以該結晶為晶種進行晶體生長是重要的。為此，較佳將基板加熱溫度設定為100℃至500℃，較佳為200℃至400℃，更佳為250℃至300℃。再加上，藉由在高於成膜時的基板加熱溫度的溫度下對沉積的氧化物半導體膜進行熱處理，可以修復包含在膜中的微小的缺陷或疊層介面的缺陷。
因此，第一及第二晶體氧化物半導體層為至少具有Zn的氧化物材料，有如下材料：四元金屬氧化物如In-Al-Ga-Zn-O類材料、In-Sn-Ga-Zn-O類材料；三元金屬氧化物如In-Ga-Zn-O類材料、In-Al-Zn-O類材料、In-Sn-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料以及Sn-Al-Zn-O類材料；二元金屬氧化物如In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料以及Zn-Mg-O類材料；Zn-O類材料等。另外，也可以使用In-Si-Ga-Zn-O類材料、In-Ga-B-Zn-O類材料以及In-B-Zn-O類材料。此外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，所公開的發明不侷限於在第一晶體氧化物半導體層上形成第二晶體氧化物半導體層的兩層結構，也可以藉由在形成第二晶體氧化物半導體層之後反復進行用來形成第三晶體氧化物半導體層的成膜及加熱處理的製程而採用三層以上的疊層結構。
然後，藉由形成電極142a及142b、閘極絕緣層146、電極148a以及導電層148b，完成電晶體162及電容元件164(參照圖14D)。電極142a及142b、閘極絕緣層146、電極148a以及導電層148b的材料及形成方法可以參照實施方式2。
由根據上述製造方法而形成的氧化物半導體疊層構成的氧化物半導體層145可以應用於實施方式2所示的電晶體162。
另外，在使用本實施方式的氧化物半導體疊層作為氧化物半導體層144的電晶體162中，不從氧化物半導體層的一方面到另一方面施加電場，而不採用電流在氧化物半導體疊層的厚度方向上流動的結構。因為採用電流主要流過氧化物半導體疊層的介面的電晶體結構，所以即使對電晶體162照射光或施加BT應力，也可以抑制或降低電晶體特性的退化。
藉由作為電晶體162使用由第一晶體氧化物半導體層及第二晶體氧化物半導體層構成的疊層如氧化物半導體層145，可以實現電特性穩定且可靠性高的電晶體。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，使用圖15A至15F而對將上述實施方式所說明的儲存裝置應用於電子裝置等半導體裝置的情況進行說明。在本實施方式中，對將上述儲存裝置用於如下電子裝置的情況進行說明，即：電腦；行動電話機(也稱為行動電話、行動電話裝置)；可攜式資訊終端(包括可攜式遊戲機、音頻再現裝置等)；數位相機、數碼攝像機等的影像拍攝裝置；電子紙；以及電視裝置(也稱為電視機或電視接收機)等。
圖15A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703以及鍵盤704等。之前的實施方式所示的儲存裝置設置在外殼701和外殼702中的至少一個中。因此，可以實現一種筆記本型個人電腦，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖15B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。之前的實施方式所示的儲存裝置設置在主體711中。因此，可以實現一種可攜式資訊終端，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖15C示出安裝有電子紙的電子書閱讀器720，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源開關731、操作鍵733以及揚聲器735等。之前的實施方式所示的儲存裝置設置在外殼721和外殼723中的至少一個。因此，可以實現一種電子書閱讀器，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖15D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以從如圖15D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、拍攝裝置用透鏡747以及外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線內置在外殼741中。之前的實施方式所示的儲存裝置設置在外殼740和外殼741中的至少一個。因此，可以實現一種行動電話機，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖15E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。之前的實施方式所示的儲存裝置設置在主體761中。因此，可以實現一種數位相機，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖15F示出電視裝置770，包括外殼771、顯示部773和支架775等。可以藉由利用外殼771具有的開關和遙控操作機780來進行電視裝置770的操作。外殼771和遙控操作機780安裝有之前的實施方式所示的儲存裝置。因此，可以實現一種電視裝置，其資訊寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
如上所述，本實施方式所示的電子裝置安裝有根據之前的實施方式的儲存裝置。所以，可以實現耗電量被降低的電子裝置。
實施方式5
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。在本實施方式中，理論性地導出在半導體內部沒有缺陷的理想的氧化物半導體的場效應遷移率，並示出使用上述氧化物半導體製造微型的電晶體時的特性的計算結果。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式表示其關係。
[算式2]
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
[算式3]
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id可以由下述算式表示。
[算式4]
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當用Vg除上述算式的兩邊，且對兩邊取對數時，成為下述算式。
[算式5]
算式5的右邊是Vg的函數。由上述算式可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為35cm2/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
另外，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由下述算式表示。
[算式6]
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式6的第二項也增加，所以遷移率μ1降低。
圖23示出計算一種電晶體的遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極的功函數設定為4.6電子伏特，並且將汲極的功函數設定為4.6電子伏特。另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲電壓Vd為0.1V。
如圖23所示，雖然當閘極電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖24A至圖26C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖27A和27B示出用於計算的電晶體的剖面結構。圖27A和27B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區8103a及半導體區8103c。半導體區8103a及半導體區8103c的電阻率為2×10-3Ωcm。
圖27A所示的電晶體形成在基底絕緣層8101和以埋入在基底絕緣層8101中的方式形成的由氧化鋁形成的埋入絕緣物8102上。電晶體包括半導體區8103a、半導體區8103c、夾在它們之間且成為通道形成區的本質半導體區8103b、閘極8105。
在閘極8105和半導體區8103b之間具有閘極絕緣層8104，在閘極8105的雙側面具有側壁絕緣物8106a及側壁絕緣物8106b，並且在閘極8105的上部具有用來防止閘極8105與其他佈線的短路的絕緣物8107。側壁絕緣物的幅度為5nm。另外，以接觸於半導體區8103a及半導體區8103c的方式具有源極電極8108a及汲極電極8108b。另外，該電晶體的通道幅度為40nm。
圖27B所示的電晶體與圖27A所示的電晶體的相同之處為：形成在基底絕緣層8101和由氧化鋁形成的埋入絕緣物8102上；並且包括半導體區8103a、半導體區8103c、夾在它們之間的本質半導體區8103b、幅度為33nm的閘極8105、閘極絕緣層8104、側壁絕緣物8106a及側壁絕緣物8106b、絕緣物8107以及源極電極8108a及汲極電極8108b。
圖27A所示的電晶體與圖27B所示的電晶體的不同之處為側壁絕緣物8106a及側壁絕緣物8106b下的半導體區的導電型。在圖27A所示的電晶體中側壁絕緣物8106a及側壁絕緣物8106b下的半導體區為呈現n+導電型的半導體區8103a及半導體區8103c，而在圖27B所示的電晶體中側壁絕緣物8106a及側壁絕緣物8106b下的半導體區為本質的半導體區8103b。換言之，在圖27B所示的半導體層中具有既不與半導體區8103a(半導體區8103c)重疊也不與閘極8105重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其幅度稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物8106a(側壁絕緣物8106b)的幅度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖24A至24C示出圖27A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極的電位差)依賴性。將汲極電壓(汲極與源極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
圖24A為閘極絕緣層的厚度為15nm時的圖，圖24B為閘極絕緣層的厚度為10nm時的圖，並且圖24C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。可知當閘極電壓為1V前後時汲極電流超過儲存單元等所需要的10μA。
圖25A至25C示出在圖27B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖25A為閘極絕緣層的厚度為15nm時的圖，圖25B為閘極絕緣層的厚度為10nm時的圖，並且圖25C為閘極絕緣層的厚度為5nm時的圖。
另外，圖26A至26C示出在圖27B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖26A為閘極絕緣層的厚度為15nm時的圖，圖26B為閘極絕緣層的厚度為10nm時的圖，並且圖26C為閘極絕緣層的厚度為5nm時的圖。
無論在圖25A至25C中還是在圖26A至26C中，都是閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖24A至24C中遷移率μ的峰值為80cm2/Vs左右，而在圖25A至25C中遷移率μ的峰值為60cm2/Vs左右，且在圖26A至26C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘極電壓為1V前後時汲極電流超過儲存單元等所需要的10μA。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式6
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。在本實施方式中，參照圖28A至圖34B對藉由在形成氧化物半導體膜之後意圖性地加熱基板來提高電晶體的場效應遷移率的情況進行說明。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的閾值電壓向正方向漂移來可以實現常關閉化。
例如，圖28A至28C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜的電晶體的特性。另外，Vd為10V。
圖28A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm2/Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜，可以提高場效應遷移率。圖28B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性，此時的場效應遷移率為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖28C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化‧脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常關閉化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有閾值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該閾值電壓的負漂移化的問題。換言之，閾值電壓向電晶體成為常關閉的方向漂移，並且從圖28A和圖28B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制閾值電壓，作為組成比採用In:Sn:Zn=2:1:3來可以實現電晶體的常關閉化。另外，藉由作為靶材的組成比採用In:Sn:Zn=2:1:3，可以獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳設定為200℃以上，更佳設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常關閉化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓‧應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vds設定為10V，而對電晶體的Vg-Id特性進行測量。另外，Vds表示汲極電壓(汲極與源極的電位差)。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式對Vg施加20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，而進行電晶體的Vg-Id測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為-2MV/cm的方式對Vg施加-20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖29A示出樣品1的正BT測試的結果，而圖29B示出負BT測試的結果。另外，圖30A示出樣品2的正BT測試的結果，而圖30B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的閾值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的閾值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的閾值電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在首先進行脫水化‧脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使用組成比為In:Sn:Zn=1:1:1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線衍射(XRD:X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD衍射，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用原子數比為In:Sn:Zn=1:1:1的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖31示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常關閉化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。
圖32示出電晶體的截止電流與測量時的基板溫度(絕對溫度)T的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖32所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當基板溫度為85℃時設定為100zA/μm(1×10-19A/μm)以下，當基板溫度為室溫(27℃)時設定為1zA/μm(1×10-21A/μm)以下。較佳地，當基板溫度為125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)以下，當85℃時設定為10zA/μm(1×10-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22A/μm)以下。上述截止電流值比使用Si作為半導體膜的電晶體顯著低。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳使用其露點為-70℃以下的氣體。另外，較佳使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳形成原本就不含有水分的膜。
另外，在使用形成氧化物半導體膜之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vds設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的寬度稱為Lov，並且將從氧化物半導體膜超出的一對電極稱為dW。
圖33示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖34A示出基板溫度與閾值電壓的關係，而圖34B示出基板溫度與場效應遷移率的關係。
根據圖34A可知基板溫度越高閾值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下閾值電壓為1.09V至-0.23V。
此外，根據圖34B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vsec以上，較佳設定為40cm2/Vsec以上，更佳設定為60cm2/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
本實施方式可以與上述實施方式適當地組合而實施。
實施例1
在本實施例中，參照圖35A和圖35B等對將In-Sn-Zn-O膜用於氧化物半導體膜的電晶體的一個例子進行說明。
圖35A和圖35B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖35A示出電晶體的俯視圖。另外，圖35B示出對應於圖35A的鏈式線A-B的剖面A-B。
圖35B所示的電晶體包括：基板1101；設置在基板1101上的基底絕緣層1102；設置在基底絕緣層1102附近的保護絕緣膜1104；設置在基底絕緣層1102及保護絕緣膜1104上的具有高電阻區1106a及低電阻區1106b的氧化物半導體膜1106；設置在氧化物半導體膜1106上的閘極絕緣膜1108；以隔著閘極絕緣膜1108與氧化物半導體膜1106重疊的方式設置的閘極電極1110；與閘極電極1110的側面接觸地設置的側壁絕緣膜1112；至少與低電阻區1106b接觸地設置的一對電極1114；以至少覆蓋氧化物半導體膜1106、閘極電極1110及一對電極1114的方式設置的層間絕緣層1116；以及以藉由設置在層間絕緣層1116中的開口部至少與一對電極1114中的一方電連接的方式設置的佈線1118。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣層1116及佈線1118地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣層1116的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
本實施例可以與上述實施方式適當地組合而實施。
實施例2
在本實施例中，示出與上述不同的將In-Sn-Zn-O膜用於氧化物半導體膜的電晶體的另一個例子。
圖36A和圖36B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖36A是電晶體的俯視圖。另外，圖36B是對應於圖36A的鏈式線A-B的剖面圖。
圖36B所示的電晶體包括：基板600；設置在基板600上的基底絕緣層602；設置在基底絕緣層602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的閘極絕緣膜608；以隔著閘極絕緣膜608與氧化物半導體膜606重疊的方式設置的閘極電極610；覆蓋閘極絕緣膜608及閘極電極610地設置的層間絕緣膜616；藉由設置在閘極絕緣膜608及層間絕緣膜616中的開口部與一對電極614電連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。
作為基板600使用玻璃基板，作為基底絕緣層602使用氧化矽膜，作為氧化物半導體膜606使用In-Sn-Zn-O膜，作為一對電極614使用鎢膜，作為閘極絕緣膜608使用氧化矽膜，作為閘極電極610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620使用聚醯亞胺膜。
另外，在具有圖36A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的寬度稱為Lov。同樣地，將從氧化物半導體膜606超出的一對電極614稱為dW。
本實施例可以與上述實施方式適當地組合而實施。
100．．．基板
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區域
126．．．電極
128．．．絕緣層
140．．．絕緣層
144．．．氧化物半導體層
145．．．氧化物半導體層
146．．．閘極絕緣層
148．．．電極層
150．．．絕緣層
151．．．絕緣層
152．．．絕緣層
156．．．佈線
159．．．導電層
160．．．電晶體
162．．．電晶體
164．．．電容元件
170．．．儲存單元
201．．．儲存單元陣列
210．．．週邊電路
211．．．驅動電路
212．．．驅動電路
213．．．驅動電路
214．．．驅動電路
215．．．驅動電路
218．．．控制器
219．．．模式暫存器
220．．．I/O緩衝器
221．．．地址緩衝器
222．．．讀出放大器
250．．．中心點
401．．．電晶體
402．．．電晶體
403．．．電晶體
404．．．電晶體
405．．．電晶體
406．．．電晶體
407．．．電晶體
408．．．電晶體
409．．．電晶體
410．．．電晶體
411．．．電晶體
500．．．電極
551．．．電極
552．．．電極
553．．．電極
556．．．電極
557．．．電極
601．．．儲存單元陣列
611．．．位元線驅動電路
612．．．字線驅動電路
600．．．基板
602．．．基底絕緣層
604．．．一對電極
606．．．氧化物半導體膜
608．．．閘極絕緣膜
610．．．閘極電極
614．．．一對電極
616．．．層間絕緣膜
618．．．佈線
620．．．保護膜
701．．．外殼
702．．．外殼
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部
727．．．顯示部
731．．．電源開關
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．影像拍攝用透鏡
748．．．外部連接端子
749．．．太陽能電池
750．．．外部儲存槽
761．．．主體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．外殼
773．．．顯示部
775．．．支架
780．．．遙控操作機
840．．．電極
841．．．電極
842．．．絕緣層
130a．．．汲極電極
130b．．．汲極電極
136a．．．電極
136b．．．電極
136c．．．電極
142a．．．電極
142b．．．電極
143a．．．氧化物導電層
143b．．．氧化物導電層
145a．．．晶體氧化物半導體層
145b．．．晶體氧化物半導體層
148a．．．電極
148b．．．導電層
154a．．．電極
170a．．．儲存單元
170b．．．儲存單元
170c．．．儲存單元
170d．．．儲存單元
201a．．．儲存單元陣列
201b．．．儲存單元陣列
211a．．．驅動電路
211b．．．驅動電路
212a．．．驅動電路
212b．．．驅動電路
213a．．．驅動電路
213b．．．驅動電路
214a．．．驅動電路
214b．．．驅動電路
216a．．．讀出放大器群
216b．．．讀出放大器群
217a．．．列解碼器
217b．．．列解碼器
223a．．．行解碼器
223b．．．行解碼器
501a．．．電極
501b．．．電極
502a．．．電極
502b．．．電極
601A．．．儲存單元陣列
601B．．．儲存單元陣列
601C．．．儲存單元陣列
601D．．．儲存單元陣列
1101．．．基板
1102．．．基底絕緣層
1104．．．保護絕緣膜
1106a．．．高電阻區域
1106b．．．低電阻區域
1106．．．氧化物半導體膜
1108．．．閘極絕緣膜
1110．．．閘極電極
1112．．．側壁絕緣膜
1114．．．一對電極
1116．．．層間絕緣膜
1118．．．佈線
8101．．．基底絕緣層
8102．．．埋入絕緣物
8103a．．．半導體區域
8103b．．．半導體區域
8103c．．．半導體區域
8104．．．閘極絕緣層
8105．．．閘極
8106a．．．側壁絕緣物
8106b．．．側壁絕緣物
8107．．．絕緣物
8108a．．．源極
8108b．．．汲極
在附圖中：
圖1是示出儲存裝置的結構的圖；
圖2A和2B是示出儲存裝置的驅動電路等的配置方法的圖；
圖3A至3H是示出儲存裝置的儲存單元陣列的分割方法的示意圖；
圖4A至4C是示出儲存裝置的驅動電路等的配置方法的圖；
圖5是示出儲存裝置的儲存單元的結構的電路圖；
圖6是示出儲存裝置的儲存單元陣列及驅動電路的結構的電路圖；
圖7是示出儲存裝置的驅動電路的結構的電路圖；
圖8是示出儲存裝置的驅動方法的圖；
圖9A和9B是示出儲存裝置的結構的剖面圖；
圖10A和10B是示出儲存單元的結構的剖面圖及俯視圖；
圖11A和11B是示出儲存單元的結構的剖面圖；
圖12A至12D是示出儲存單元的結構的剖面圖；
圖13A至13E是示出儲存單元的製造方法的圖；
圖14A至14D是示出儲存單元的製造方法的圖；
圖15A至15F是示出半導體裝置的圖；
圖16A和16B是示出儲存裝置的結構的剖面圖；
圖17A至17D是示出儲存單元的結構的剖面圖；
圖18A至18D是示出儲存單元的結構的剖面圖；
圖19A和19B是示出儲存裝置的結構的剖面圖；
圖20A至20E是說明氧化物材料的結構的圖；
圖21A至21C是說明氧化物材料的結構的圖；
圖22A至22C是說明氧化物材料的結構的圖；
圖23是說明藉由計算獲取的遷移率的閘極電壓依賴性的圖；
圖24A至24C是說明藉由計算獲取的汲極電流和遷移率的閘極電壓依賴性的圖；
圖25A至25C是說明藉由計算獲取的汲極電流和遷移率的閘極電壓依賴性的圖；
圖26A至26C是說明藉由計算獲取的汲極電流和遷移率的閘極電壓依賴性的圖；
圖27A和27B是說明用於計算的電晶體的剖面結構的圖；
圖28A至28C是使用氧化物半導體膜的電晶體特性的圖表；
圖29A和29B是示出樣品1的電晶體的BT測試後的Vg-Id特性的圖；
圖30A和30B是示出樣品2的電晶體的BT測試後的Vg-Id特性的圖；
圖31是示出樣品A及樣品B的XRD光譜的圖；
圖32是示出電晶體的截止電流與測定時基板溫度之間的關係的圖；
圖33是示出Id及場效應遷移率的Vg依賴性的圖；
圖34A和34B是示出閾值電壓及場效應遷移率與基板溫度之間的關係的圖；
圖35A和35B是半導體裝置的俯視圖及剖面圖；
圖36A和36B是半導體裝置的俯視圖及剖面圖；
圖37A和37B是示出儲存裝置的結構的剖面圖。
201a．．．儲存單元陣列
201b．．．儲存單元陣列
210．．．週邊電路
211．．．驅動電路
212．．．驅動電路
213．．．驅動電路
214．．．驅動電路
215．．．驅動電路
216a．．．讀出放大器群
216b．．．讀出放大器群
217a．．．列解碼器
217b．．．列解碼器
218．．．控制器
220．．．I/O緩衝器
221．．．地址緩衝器

Claims (34)

  1. 一種儲存裝置，包括：驅動電路；以及設置在該驅動電路上並被該驅動電路驅動的多個儲存單元陣列，其中，該多個儲存單元陣列的每一個包括配置為矩陣狀的多個儲存單元，其中，該多個儲存單元的每一個包括第一電晶體，該第一電晶體包括氧化物半導體層中的通道形成區，其中，該驅動電路包括第二電晶體，該第二電晶體包括包含氧化物半導體以外的半導體材料的通道形成區，其中，該第二電晶體隔著絕緣層設置在該第一電晶體之下，並且該多個儲存單元陣列配置為彼此重疊。
  2. 根據申請專利範圍第1項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的源極電極和汲極電極中的一方電連接的位元線，並且該多個儲存單元陣列的該位元線彼此電連接。
  3. 根據申請專利範圍第1項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的第一閘極電極電連接的字線，並且該多個儲存單元陣列的該字線彼此電連接。
  4. 根據申請專利範圍第2項之儲存裝置，其中該多個儲存單元陣列中的至少兩個相鄰的儲存單元陣列的該位元 線配置為彼此不重疊。
  5. 根據申請專利範圍第3項之儲存裝置，其中該多個儲存單元陣列中的至少兩個相鄰的儲存單元陣列的該字線配置為彼此不重疊。
  6. 根據申請專利範圍第1項之儲存裝置，其中該第二電晶體的該通道形成區設置在包含該氧化物半導體以外的該半導體材料的基板中。
  7. 根據申請專利範圍第1項之儲存裝置，其中該第二電晶體的該通道形成區設置在包含該氧化物半導體以外的該半導體材料的半導體層中，該半導體層設置在絕緣表面上。
  8. 根據申請專利範圍第6項之儲存裝置，其中該氧化物半導體以外的半導體材料為矽。
  9. 根據申請專利範圍第7項之儲存裝置，其中該氧化物半導體以外的半導體材料為矽。
  10. 根據申請專利範圍第1項之儲存裝置，其中該驅動電路包括驅動位元線的位元線驅動電路和驅動字線的字線驅動電路，該位元線驅動電路包括第一驅動電路及第二驅動電路，該字線驅動電路包括第三驅動電路及第四驅動電路，並且該第一至第四驅動電路配置為相對於該多個儲存單元陣列之一的中心點成點對稱。
  11. 一種儲存裝置，包括：驅動電路；以及設置在該驅動電路上並被該驅動電路驅動的多個儲存 單元陣列，其中，該多個儲存單元陣列的每一個包括配置為矩陣狀的多個儲存單元，該多個儲存單元的每一個包括：第一電晶體，該第一電晶體包括：氧化物半導體層；源極電極及汲極電極；第一閘極絕緣層；以及隔著該第一閘極絕緣層與該氧化物半導體層重疊的第一閘極電極；以及電容元件，該電容元件包括：該源極電極和該汲極電極中的一方；與該氧化物半導體層接觸的絕緣層；以及隔著該絕緣層與該源極電極和該汲極電極中的一方重疊的導電層，並且，該多個儲存單元陣列配置為彼此重疊。
  12. 根據申請專利範圍第11項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的源極電極和汲極電極中的另一方電連接的位元線，並且該多個儲存單元陣列的該位元線彼此電連接。
  13. 根據申請專利範圍第11項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的該第一閘極電極電連接的字線，並且該多個儲存單元陣列的該字線彼此電連接。
  14. 根據申請專利範圍第12項之儲存裝置，其中該多個儲存單元陣列中的至少兩個相鄰的儲存單元陣列的該位元線配置為彼此不重疊。
  15. 根據申請專利範圍第13項之儲存裝置，其中該多個儲存單元陣列中的至少兩個相鄰的儲存單元陣列的該字線配置為彼此不重疊。
  16. 根據申請專利範圍第11項之儲存裝置，其中該驅動電路包括第二電晶體，並且該第二電晶體包括：設置在包含氧化物半導體以外的半導體材料的基板中的通道形成區；夾著該通道形成區設置的一對雜質區；該通道形成區上的第二閘極絕緣層；以及與該通道形成區重疊設置在該第二閘極絕緣層上的第二閘極電極。
  17. 根據申請專利範圍第11項之儲存裝置，其中該驅動電路包括第二電晶體，並且該第二電晶體包括：設置在包含氧化物半導體以外的半導體材料的半導體層中的通道形成區，該半導體層設置在絕緣表面上；夾著該通道形成區設置的一對雜質區；與該通道形成區重疊的第二閘極絕緣層；以及隔著該第二閘極絕緣層與該通道形成區重疊的第二閘極電極。
  18. 根據申請專利範圍第16項之儲存裝置，其中該氧化物半導體以外的半導體材料為矽。
  19. 根據申請專利範圍第17項之儲存裝置，其中該氧化物半導體以外的半導體材料為矽。
  20. 根據申請專利範圍第11項之儲存裝置，其中該驅 動電路包括驅動位元線的位元線驅動電路和驅動字線的字線驅動電路，該位元線驅動電路包括第一驅動電路及第二驅動電路，該字線驅動電路包括第三驅動電路及第四驅動電路，並且該第一至第四驅動電路配置為相對於該多個儲存單元陣列之一的中心點成點對稱。
  21. 一種儲存裝置，包括：驅動電路；以及設置在該驅動電路上並被該驅動電路驅動的多個儲存單元陣列，其中，該多個儲存單元陣列的每一個包括配置為矩陣狀的多個儲存單元，該多個儲存單元的每一個包括：第一電晶體，該第一電晶體包括：氧化物半導體層；源極電極及汲極電極；第一閘極絕緣層；以及隔著該第一閘極絕緣層與該氧化物半導體層重疊的第一閘極電極；以及電容元件，該電容元件包括：該源極電極和該汲極電極中的一方；與該氧化物半導體層接觸的絕緣層；以及隔著該絕緣層與該源極電極和該汲極電極中的一方重疊的導電層，該絕緣層是該第一閘極絕緣層的一部分， 並且，該多個儲存單元陣列配置為彼此重疊。
  22. 根據申請專利範圍第21項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的源極電極和汲極電極中的另一方電連接的位元線，並且該多個儲存單元陣列的該位元線彼此電連接。
  23. 根據申請專利範圍第21項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的該第一閘極電極電連接的字線，並且該多個儲存單元陣列的該字線彼此電連接。
  24. 根據申請專利範圍第21項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該電容元件的該導電層電連接的電容線，並且該多個儲存單元陣列的該電容線彼此電連接。
  25. 根據申請專利範圍第22項之儲存裝置，其中該多個儲存單元陣列中的至少兩個相鄰的儲存單元陣列的該位元線配置為彼此不重疊。
  26. 根據申請專利範圍第23項之儲存裝置，其中該多個儲存單元陣列中的至少兩個相鄰的儲存單元陣列的該字線配置為彼此不重疊。
  27. 根據申請專利範圍第21項之儲存裝置，其中該驅動電路包括第二電晶體，並且該第二電晶體包括：設置在包含氧化物半導體以外的半導體材料的基板中的通道形成區；夾著該通道形成區設置的一對雜質區；該通道形成區上的第二閘極絕緣層；以及與該通道形成區重疊設置在該 第二閘極絕緣層上的第二閘極電極。
  28. 根據申請專利範圍第21項之儲存裝置，其中該驅動電路包括第二電晶體，並且該第二電晶體包括：設置在包含氧化物半導體以外的半導體材料的半導體層中的通道形成區，該半導體層設置在絕緣表面上；夾著該通道形成區設置的一對雜質區；與該通道形成區重疊的第二閘極絕緣層；以及隔著該第二閘極絕緣層與該通道形成區重疊的第二閘極電極。
  29. 根據申請專利範圍第27項之儲存裝置，其中該包含氧化物半導體以外的半導體材料的基板為單晶半導體基板。
  30. 根據申請專利範圍第27項之儲存裝置，其中該氧化物半導體以外的半導體材料為矽。
  31. 根據申請專利範圍第28項之儲存裝置，其中該氧化物半導體以外的半導體材料為矽。
  32. 根據申請專利範圍第21項之儲存裝置，其中該多個儲存單元陣列的每一個包括與該第一電晶體的源極電極和汲極電極中的另一方電連接的位元線，該多個儲存單元陣列的該位元線彼此電連接，該多個儲存單元陣列的每一個包括與該第一電晶體的該第一閘極電極電連接的字線，並且該多個儲存單元陣列的該字線彼此電連接。
  33. 根據申請專利範圍第32項之儲存裝置，其中該驅動電路包括驅動該位元線的位元線驅動電路和驅動該字線的字線驅動電路，該位元線驅動電路包括第一驅動電路及 第二驅動電路，該第一驅動電路和該第二驅動電路都包括列解碼器及讀出放大器部，該字線驅動電路包括第三驅動電路及第四驅動電路，該第三驅動電路和該第四驅動電路都包括行解碼器，並且該第一至第四驅動電路配置在該多個儲存單元陣列之下。
  34. 根據申請專利範圍第33項之儲存裝置，其中該第一至第四驅動電路配置為相對於該多個儲存單元陣列之一的中心點成點對稱。
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