TWI511237B - 半導體裝置 - Google Patents

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Description

半導體裝置
所公開的發明係關於一種包括半導體元件的半導體裝置。
利用半導體元件的儲存裝置大致分為揮發性儲存裝置和非揮發性儲存裝置，揮發性儲存裝置是如果沒有電力供應，儲存內容就消失的儲存裝置，而非揮發性儲存裝置是即使沒有電力供應也保持儲存內容的儲存裝置。
作為揮發性儲存裝置的典型例子，已知DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM藉由選擇構成記憶元件的電晶體並將電荷積蓄在電容器內來儲存資訊。
因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再次進行寫入工作。此外，在構成記憶元件的電晶體中，即使在電晶體未被選擇時，也由於截止狀態下的源極電極與汲極電極之間的洩漏電流(截止電流)等，電荷流出或流入，所以資料保持期間較短。因此，需要按規定的週期再次進行寫入工作(刷新工作)，而難以充分降低耗電量。此外，因為如果沒有電力供應，儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以長期保持儲存內容。
作為揮發性儲存裝置的另一例子，已知SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作。在這一點上SRAM優越於DRAM。但是，由於使用正反器等電路，所以有每單位面積的儲存容量小的問題。此外，在如果沒有電力供應儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，已知快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷來進行儲存，因此，快閃儲存器具有其資料保持期間極長(幾乎永久)並且不需要進行揮發性儲存裝置要進行的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流導致構成記憶元件的閘極絕緣層劣化，從而產生記憶元件因進行規定次數以上的寫入而不能發揮其功能的問題。為了緩和上述問題的影響，例如，採用使各記憶元件的寫入次數均等的方法，但是，為了採用該方法，需要複雜的週邊電路。另外，即使採用這種方法，也不能從根本上解決劣化問題。總之，快閃記憶體不適合於資訊的重寫頻率高的用途。
此外，為了對浮動閘極注入電荷或從浮動閘極去除該電荷，需要高電壓和用於該目的的電路。再者，還存在當注入電荷或去除電荷時需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]　日本專利申請公開昭第57-105889號公報
鑒於上述問題，本發明的一個實施例的目的在於提供一種當沒有電力供應時也能夠保持儲存內容且藉由減少佈線的數量來實現高整合化的半導體裝置。
在所公開的發明的一個實施例中，使用可以充分降低電晶體的截止電流的材料，例如使用寬頻隙半導體的氧化物半導體材料來構成半導體裝置。藉由使用可以充分降低電晶體的截止電流的半導體材料，可以在長期間保持資訊。
本說明書所公開的本發明的一個實施例是一種半導體裝置，包括：源極線；n(n為自然數)個位元線；在源極線與位元線之間串聯連接的第一至第m(m為自然數)記憶單元；m+1個字線；第一及第二選擇線；其閘極電極與第一選擇線電連接的第一選擇電晶體；以及其閘極電極與第二選擇線電連接的第二選擇電晶體，其中記憶單元包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，第一電晶體設置在含有半導體材料的基板上，第二電晶體包括氧化物半導體層，源極線藉由第二選擇電晶體與第m記憶單元的第一源極電極電連接，位元線藉由第一選擇電晶體與第一記憶單元的第一汲極電極電連接並與第一記憶單元的第二閘極電極電連接，第一字線與第一記憶單元的第二閘極電極電連接，第k(k為2以上且m以下的自然數)字線與第k記憶單元的第二閘極電極電連接，並與第k-1記憶單元的電容器的電極中的一方電連接，第k記憶單元的第一汲極電極與第k-1的第一源極電極電連接，並且第m記憶單元的第一閘極電極、第m記憶單元的第二源極電極、第m記憶單元的電容器的電極中的另一方是電連接著的。
另外，本說明書中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
此外，在採用極性不同的電晶體的情況下或在電路工作中電流方向發生變化的情況等下，“源極電極”和“汲極電極”的功能有時互相調換。因此，在本說明書中，可以互相調換使用“源極電極”和“汲極電極”。
第一電晶體包括：設置在含有半導體材料的基板中的通道形成區；夾著通道形成區地設置的雜質區；通道形成區上的第一閘極絕緣層；以及與通道形成區重疊且設置在第一閘極絕緣層上的第一閘極電極。
第二電晶體包括：與氧化物半導體層電連接的第二源極電極及第二汲極電極；與氧化物半導體層重疊地設置的第二閘極電極；以及設置在氧化物半導體層和第二閘極電極之間的第二閘極絕緣層。
第一電晶體的導電型與第二電晶體的導電型不同。當使用氧化物半導體層形成的第二電晶體為n通道型時，作為第一電晶體採用p通道型。
較佳的是，含有半導體材料的基板為單晶半導體基板或SOI基板。此外，較佳的是，含有半導體材料的基板的半導體材料為矽。另外，較佳的是，氧化物半導體層使用含有In、Ga以及Zn或In、Sn及Zn的氧化物半導體材料形成。
另外，在上述半導體裝置中，雖然有時使用氧化物半導體構成電晶體，但是所公開的發明不侷限於此。也可以採用能夠實現與氧化物半導體同等的截止電流特性的材料，例如以碳化矽為代表的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
由於使用氧化物半導體的電晶體的截止電流極小，所以藉由採用該使用氧化物半導體的電晶體，能夠極長期地保持儲存內容。也就是說，因為不需要刷新工作或者可以使刷新工作的頻率極低，所以可以充分降低耗電量。此外，即使沒有電力供應(但是，較佳的是，固定電位)，也能夠長期保持儲存內容。
此外，由於使用矽等的氧化物半導體以外的材料的電晶體能夠進行足夠高速的工作，因此藉由將該使用矽的電晶體與使用氧化物半導體的電晶體組合使用，可以充分確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由採用使用氧化物半導體以外的材料的電晶體，可以實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，在本發明的一個實施例的半導體裝置中，藉由減少佈線的數量，可以縮小電路面積，從而可以增大每單位面積的儲存容量。
參照圖式對所公開的發明的實施例的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定在下面所示的實施例所記載的內容中。
注意，為了便於理解，在圖式等中所示的各結構的位置、大小及範圍等有時不表示實際上的位置、大小及範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小及範圍等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”不排除閘極絕緣層與閘極電極之間具有其他構成要素的情況。
另外，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“電連接”也包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
實施例1
在本實施例中，參照圖式對根據所公開的發明的一個實施例的半導體裝置的電路結構及工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
圖1示出本發明的一個實施例的半導體裝置的電路結構的一個例子。記憶單元190包括第一電晶體160、第二電晶體162、電容器164，圖1示出有n行的結構的例子，其中每個行都包括m個記憶單元190。在此，m及n為自然數。
在此，對第一電晶體160沒有特別的限制。從提高資訊的讀出速度的觀點來看，例如，較佳的是，採用使用單晶矽的電晶體等的開關速度快的電晶體。
另外，作為第二電晶體162，例如，採用使用氧化物半導體的電晶體。使用氧化物半導體的電晶體具有截止電流極少的特徵。由此，藉由使第二電晶體162成為截止狀態，可以在極長時間保持第一電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到第一電晶體160的閘極電極的電荷，也容易讀出所保持有的資訊。
第一電晶體160的導電型與第二電晶體162的導電型不同。當使用氧化物半導體形成的第二電晶體為n通道型時，第一電晶體採用p通道型。
在記憶單元190中，第一電晶體160的閘極電極、第二電晶體162的源極電極、電容器164的電極中的一方是電連接著的。
形成有m+1個與位元線(BL_1至BL_n)正交的字線(wL_1至wL_m+1)。第一選擇線(SG1)及第二選擇線(SG2)分別與第一選擇電晶體180及第二選擇電晶體182的閘極電極連接。
源極線(SL)藉由第二選擇電晶體182與第m記憶單元的第一電晶體的源極電極電連接，並且位元線藉由第一選擇電晶體180與第一記憶單元的第一電晶體的汲極電極電連接。
第一字線(wL_1)與第一記憶單元的第二電晶體162的閘極電極電連接。此外，第k(k為2以上且m以下的自然數)字線與第k記憶單元的第二電晶體的閘極電極電連接，並與第k-1記憶單元的電容器的電極中的另一方電連接。
並且，藉由第k記憶單元的第一電晶體的汲極電極與第k-1記憶單元的第一電晶體的源極電極連接，而記憶單元190在源極線和位元線之間彼此電連接。
接著，參照圖2A和2B對記憶單元190的基本電路結構及其工作進行說明。注意，在此，作為第一電晶體160採用p通道型，作為第二電晶體162採用n通道型。
在圖2A所示的半導體裝置中，第一佈線(L1)與第一電晶體160的汲極電極(或源極電極)電連接，並且第二佈線(L2)與第一電晶體160的源極電極(或汲極電極)電連接。另外，第三佈線(L3)與第二電晶體162的汲極電極(或源極電極)電連接，並且第四佈線(L4)與第二電晶體162的閘極電極電連接。再者，第一電晶體160的閘極電極及第二電晶體162的源極電極(或汲極電極)與電容器164的電極中的一方電連接，並且第五佈線(L5)與電容器164的電極中的另一方電連接。
在圖2A所示的半導體裝置中，藉由有效地利用能夠保持第一電晶體160的閘極電極的電位的特徵，可以如以下所示那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將第四佈線的電位設定為使第二電晶體162成為導通狀態的電位，來使第二電晶體162成為導通狀態。由此，對第一電晶體160的閘極電極和電容器164施加第三佈線的電位。也就是說，對第一電晶體160的閘極電極施加指定的電荷(寫入)。在此，將施加不同的電位的兩種電荷(以下將施加低電位的電荷稱為電荷QL ,將施加高電位的電荷稱為電荷QH )中的任一方施加到第一電晶體160的閘極電極。另外，也可以使用施加不同電位的三個或三個以上的電荷來提高儲存容量。然後，藉由將第四佈線的電位設定為使第二電晶體162成為截止狀態的電位，來使第二電晶體162成為截止狀態，而保持對第一電晶體160的閘極電極施加的電荷(保持)。
由於使用氧化物半導體形成的第二電晶體162的截止電流極小，因此第一電晶體160的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加指定的電位(恒電位)的狀態下對第五佈線施加適當的電位(讀出電位)時，根據保持在第一電晶體160的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為當第一電晶體160為p通道型時，對第一電晶體160的閘極電極施加QH 時的外觀上的臨界值Vth_H 低於對第一電晶體160的閘極電極施加QL 時的外觀上的臨界值Vth_L 的緣故。在此，外觀上的臨界值是指為了使第一電晶體160成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_L 和Vth_H 的中間電位V0 ，可以辨別對第一電晶體160的閘極電極施加的電荷。例如，在寫入中，在對第一電晶體160的閘極電極施加QH 的情況下，即使第五佈線的電位成為V0 (>Vth_H )，第一電晶體160也成為“截止狀態”。在對第一電晶體160的閘極電極施加QL 的情況下，當第五佈線的電位成為V0 (<Vth_L )時，第一電晶體160處於“導通狀態”。因此，藉由看第二佈線的電位可以讀出所保持有的資訊。
另外，如圖1所示，當將記憶單元配置為陣列狀而使用時，需要可以唯讀出所希望的記憶單元的資訊。像這樣，當讀出指定的記憶單元的資訊，且不讀出指定的記憶單元以外的記憶單元的資訊時，對讀出的物件之外的記憶單元的第五佈線施加不管閘極電極的狀態如何都使第一電晶體160成為“截止狀態”的電位，也就是大於Vth_L 的電位，即可。或者，對第五佈線施加不管閘極電極的狀態如何都使第一電晶體160成為“導通狀態”的電位，也就是小於Vth_H 的電位。
接著，對資訊的重寫進行說明。資訊的重寫與上述資訊的寫入及保持同樣進行。也就是說，將第四佈線的電位設定為使第二電晶體162成為導通狀態的電位，而使第二電晶體162成為導通狀態。由此，對第一電晶體160的閘極電極及電容器164施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使第二電晶體162成為截止狀態的電位，使第二電晶體162成為截止狀態，而使第一電晶體160的閘極電極成為施加有有關新的資訊的電荷的狀態。
像這樣，根據所公開的發明的半導體裝置藉由再次進行資訊的寫入來可以直接重寫資訊。因此，不需要快閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的處理，可以抑制起因於擦除工作的工作速度的降低。換言之，可以實現半導體裝置的高速工作。
另外，藉由將第二電晶體162的源極電極(或汲極電極)電連接到第一電晶體160的閘極電極，該源極電極(或汲極電極)起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。下面，有時將第二電晶體162的汲極電極(或源極電極)與第一電晶體160的閘極電極電連接的部分稱為節點FG。當第二電晶體162處於截止狀態時，可以認為該節點FG被埋設在絕緣體中，在節點FG中保持有電荷。因為使用氧化物半導體的第二電晶體162的截止電流為使用矽半導體形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於第二電晶體162的洩漏而導致的儲存在節點FG中的電荷的消失。也就是說，藉由利用使用氧化物半導體的第二電晶體162，可以實現即使沒有電力供給也能夠保持資訊的非揮發性儲存裝置。
例如，當室溫(25℃)下的第二電晶體162的截止電流為10zA(1zA(zeptoampere)是1×10-21 A)以下，並且電容器164的電容值為10fF左右時，至少可以保持資料104 秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在所公開的發明的半導體裝置中，不存在現有的浮動閘極型電晶體中被指出的閘極絕緣層(隧道絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣層的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘型電晶體中當寫入或擦除數據時所需要的高電壓。
構成圖2A所示的半導體裝置的電晶體等的要素包括電阻器和電容器，因此可以將圖2A所示的半導體裝置看作如圖2B所示的半導體裝置。換言之，在圖2A中，可以認為第一電晶體160和電容器164分別包括電阻器和電容器。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是第一電晶體160的電阻值和電容值，電阻值R2相當於第一電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容、以及形成在閘極電極和通道形成區之間的電容)的電容值。
在第二電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在第二電晶體162的閘極洩漏電流充分小的條件下，當R1及R2滿足R1ROS(R1為ROS以上)、R2ROS(R2為ROS以上)時，電荷的保持期間(也可以稱為資訊的保持期間)主要由第二電晶體162的截止電流決定。
反之，當不滿足該條件時，即使第二電晶體162的截止電流足夠小也難以充分確保保持期間。這是因為第二電晶體162的截止電流之外的洩漏電流(例如，產生在第一電晶體160的源極電極和閘極電極之間的洩漏電流等)大。由此，可以說本實施例所公開的半導體裝置滿足R1ROS(R1為ROS以上)及R2ROS(R2為ROS以上)的關係較佳。
另一方面，較佳的是，C1和C2滿足C1C2(C1為C2以上)的關係。這是因為藉由增大C1，當由第五佈線控制節點FG的電位時，可以將第五佈線的電位高效地施加到節點FG，而可以將施加到第五佈線的電位(例如，讀出電位和非讀出電位)間的電位差抑制為小的緣故。
像這樣，藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2可以由第一電晶體160的閘極絕緣層和電容器164的絕緣層控制。C1和C2也是同樣的。因此，較佳的是，適當地設定閘極絕緣層的材料或厚度等，以滿足上述關係。
在本實施例所示的半導體裝置中，節點FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極同等的作用，但是，本實施例的節點FG具有根本不同的特徵。
因為在快閃記憶體中施加到控制閘極的電位高，所以為了防止該電位影響到鄰近的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。而這是阻礙半導體裝置的高整合化的主要原因之一。該原因起因於藉由施加高電場來產生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施例的半導體裝置藉由使用氧化物半導體的電晶體的開關工作，而不使用如上所述的藉由穿隧電流進行電荷注入的原理。就是說，不需要快閃記憶體所需要的用於注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給鄰近的單元的高電場的影響，所以容易實現高整合化。
另外，在不需要高電場、不需要大型週邊電路(升壓電路等)這兩點上也優越於快閃記憶體。例如，在寫入兩級步驟(1位元)的資訊的情況下，在一個記憶單元中，可以將施加到根據本實施例的記憶單元的電壓(同時施加到記憶單元的各電極的最大電位與最小電位之間的差異)的最大值設定為5V以下，較佳地設定為3V以下。
另外，在使構成電容器164的絕緣層的相對介電常數εr1與構成第一電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在使構成電容器164的絕緣層的面積S1和在第一電晶體160中構成閘極電容的絕緣層的面積S2滿足2‧S2S1(2‧S2為S1以上)，較佳地滿足S2S1(S2為S1以上)的同時，實現C1C2(C1為C2以上)。換言之，容易在縮減構成電容器164的絕緣層的面積的同時實現C1C2。明確而言，例如，作為構成電容器164的絕緣層，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，並將εr1設定為10以上，較佳地設定為15以上，並且作為構成閘極電容的絕緣層，可以採用氧化矽，並滿足εr2=3至4。
藉由並用這種結構，可以進一步實現根據所公開的發明的半導體裝置的高整合化。
另外，為了增大半導體裝置的儲存容量，除了高整合化以外還可以採用多值化的方法。例如，藉由採用對記憶單元之一寫入三級以上的資訊的結構，與寫入兩級(1位元)的資訊的情況相比，可以增大儲存容量。例如，藉由不僅向第一電晶體的閘極電極供應如上所述的施加低電位的電荷QL 、施加高電位的電荷QH ，而且還供應施加其他電位的電荷Q，可以實現多值化。
接著，對將記憶單元配置為陣列狀的半導體裝置的工作進行說明。
首先，對構成記憶單元的電晶體採用n通道型時的工作方法的一個例子進行說明。圖3所示的半導體裝置是將記憶單元191配置為陣列狀的NAND型，其示出n行的結構的例子，其中每個行都包括m個記憶單元191。注意，m及n為自然數。另外，記憶單元191的結構與記憶單元190的結構相同，其不同之點僅在於第一電晶體161採用n通道型。
當使用第一行的第一記憶單元191進行說明時，圖2A中的第一佈線(L1)相當於第一位元線(BL_1)，第二佈線(L2)相當於源極線(SL)，第三佈線(L3)相當於第二位元線(BL_OS_1)，第四佈線(L4)相當於第二字線(WL_OS_1)，並且第五佈線(L5)相當於第一字線(WL_1)。
另外，雖然在此作為一個例子對節點FG施加電位V2(低於電源電位VDD的電位)或基準電位GND(0V)的情況進行說明，但是對節點FG施加的電位不侷限於此。另外，當對節點FG施加電位V2時保持的資料為資料“1”，當對節點FG施加基準電位GND(0V)時保持的資料為資料“0”。
首先，將第一選擇線(SG1)的電位設定為GND(0V)，將第二選擇線(SG2)的電位設定為V1(例如，VDD)，將與寫入物件的記憶單元191連接的第二字線(WL_OS)的電位設定為V3(高於V2的電位，例如VDD)，而選擇記憶單元191。
當對記憶單元191寫入資料“0”時，對第二位元線(BL_OS)施加GND，當對記憶單元191寫入資料“1”時，對第二位元線BL_OS施加V2。在此，由於將第二字線(WL_OS)的電位設定為V3，因此可以對節點FG施加V2。
藉由將與保持物件的記憶單元191連接的第二字線(WL_OS)的電位設定為GND來保持資料。當使第二字線(WL_OS)的電位固定為GND時，節點FG的電位被固定為寫入時的電位。換言之，當對節點FG施加有相當於資料“1”的V2時，節點FG的電位成為V2，並當對節點FG施加相當於資料“0”的GND(0V)時，節點FG的電位成為GND(0V)。
另外，因為對第二字線(WL_OS)施加有GND(0V)，所以不管寫入資料“1”或資料“0”，第二電晶體162都成為截止狀態。因為第二電晶體162的截止電流極為小，所以在長時間保持第一電晶體161的閘極電極的電荷。
藉由將與讀出物件的記憶單元191連接的第一字線(WL)的電位設定為GND(0V)，將與讀出物件之外的記憶單元191連接的第一字線(WL)的電位設定為V5(例如，VDD)，將第一選擇線(SG1)及第二選擇線(SG2)的電位設定為V1，使第一選擇電晶體181及第二選擇電晶體183處於導通狀態，來讀出資料。此外，對第一位元線(BL)施加所需要的電位V6(例如，VDD以下的電位)，即可。
在將與讀出物件的記憶單元191連接的第一字線(WL)的電位設定為GND(0V)的情況下，當對讀出物件的記憶單元191的節點FG施加作為資料“1”的V2時，第一電晶體161成為導通狀態。另一方面，當對節點FG施加作為資料“0”的GND(0V)時，第一電晶體161成為截止狀態。
另外，當將與讀出物件之外的記憶單元191連接的第一字線(WL)的電位設定為V5時，不管對讀出物件之外的記憶單元191寫入有資料“1”或資料“0”，第一電晶體161都成為導通狀態。像這樣，可以讀出所保持的資訊。
在此，與上述工作相關的圖3的半導體裝置中的佈線數是2m個字線(WL、WL_OS)、2n個位元線(BL、BL_OS)、一個源極線(SL)、兩個選擇線(SG)，因此當僅考慮字線和位元線時每一個記憶單元也需要四個佈線。因此，不能縮小電路面積，而難以增加每單位面積的儲存容量。
接著，使用圖4的時序圖對本發明的一個實施例的圖1的半導體裝置的工作進行說明。注意，圖1的半導體裝置中的佈線的數量是m+1個字線(WL)、n個位元線(BL)、一個源極線(SL)、兩個選擇線(SG)。換言之，藉由使寫入用字線與讀出用字線共同化，且使寫入用位元線與讀出用位元線共同化，來減少佈線的數量。
注意，雖然在此作為一個例子，對節點FG施加電位V1(例如VDD)或基準電位GND(0V)的情況進行說明，但是對節點FG施加的電位的關係不侷限於此。此外，當對節點FG施加電位V1時保持的資料為資料“1”，當對節點FG施加基準電位GND(0V)時保持的資料為資料“0”。
在本實施例中，為了簡化起見，說明對第一列第一行的記憶單元寫入資料“1”，並對第一列第n行的記憶單元寫入資料“0”的情況。首先，當進行寫入時，為了防止串聯連接的第一電晶體160不成為導通狀態，將第一選擇線SG1及第二選擇線SG2的電位設定為V1，以確實地使第一選擇電晶體180及第二選擇電晶體182成為截止狀態。
將進行寫入的列的字線(WL_1)的電位設定為V1，並且將其他字線的電位都設定為GND。這時，當第二電晶體162的臨界值電壓(Vth_OS)滿足V1＞Vth_OS＞0V(GND)的關係時，第一列的第二電晶體162成為導通狀態，其他列的第二電晶體162成為截止狀態。
在此，藉由將第一行的位元線(BL_1)的電位設定為V1，並將第n行的位元線(BL_n)的電位設定為GND，第一列第一行的節點FG的電位成為V1，而第一列第n行的節點FG的電位成為0V。
再者，當將字線(WL_1)的電位設定為GND(0V)，且使第一列的第二電晶體162成為截止狀態時，節點FG的電位分別被保持。
另外，由於對字線(WL_1)施加有GND(0V)，所以不管寫入資料“1”或資料“0”，第二電晶體162都成為截止狀態。由於第二電晶體162的截止電流極小，由此在長時間保持第一電晶體160的閘極電極的電荷。
接著，使用圖4的時序圖對讀出第一列的記憶單元的資料的情況進行說明。
首先，為了當進行讀出時使串聯連接的第一電晶體160成為導通狀態，將第一選擇線(SG1)及第二選擇線(SG2)的電位設定為V2，而使第一選擇電晶體180及第二選擇電晶體182成為導通狀態。並且，將進行讀出的列(第一列)的下一列的字線(WL2)的電位設定為V2，將字線(WL_1)的電位設定為0V(或Vth_OS以下的電位)，並將其他字線的電位設定為V3。其結果，進行讀出的列之外的所有第一電晶體160不管記憶單元的資料的狀態如何都成為導通狀態。
在此，對字線(WL_1)以外的字線施加用來使p通道型的第一電晶體160工作的負電位。因此，連接到各字線的n通道型第二電晶體162不成為導通狀態，節點FG的電位被保持。
另一方面，進行讀出的列中的第一電晶體160的工作狀態依賴於保持在記憶單元中的資料。就是說，第一電晶體160在保持有資料“0”的第一列第n行成為導通狀態，而在保持有資料“1”的第一列第一行成為截止狀態。
其結果，當將所有位元線的電位設定為V1時，在電位為0V的源極線(SL)和位元線(BL_n)之間通上電流，位元線(BL_n)的電位收斂到0V。另外，位元線(BL_1)保持電位V1。如此，可以讀出所保持的資訊。
在此，第一電晶體160為常關閉(當閘極電壓為0V時成為截止狀態)p通道型電晶體，假設第一電晶體160的臨界值電壓與儲存電容器的電位的總和在資料“0”時為Vth0，在資料“1”時為Vth1，於是有V3＞Vth1＞V2＞Vth0＞0V的關係。
另外，也可以採用從圖1的狀態省略第一選擇線(SG1)及第一選擇電晶體180或第二選擇線(SG2)及第二選擇電晶體182的一組的結構。此時也可以基本上與如上所述的工作同樣進行資料的寫入、保持及讀出。
藉由上述說明，示出在與圖3的結構相比減少了信號線(佈線的數量)的結構中也可以進行利用節點FG的資料保持及資料讀出的半導體裝置的工作。因此，藉由使用本發明的一個實施例的半導體裝置的結構，可以減少電路面積，而可以增加每單位面積的儲存容量。
另外，也可以藉由在記憶單元之間串聯連接第二電晶體162來減少位元線，但是此時需要當重寫資料時擦除所有位元。另一方面，在本發明的一個實施例的半導體裝置的結構中，在記憶單元之間不串聯連接第二電晶體162，不需要擦除所有位元，因此具有優異隨機存取性，還可以抑制耗電量。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
實施例2
在本實施例中，參照圖式對根據所公開的發明的一個實施例的半導體裝置的結構及其製造方法進行說明。
圖5A和5B示出圖1的電路圖所示的半導體裝置(記憶單元190及第一選擇電晶體180)的結構的一個例子。圖5A示出半導體裝置的剖面，並且圖5B示出半導體裝置的平面。在此，圖5A相當於沿圖5B的A1-A2的剖面。另外，在圖5B中，平行於A1-A2的方向為圖1的電路圖中的行方向，並且垂直於A1-A2的方向為圖1的電路圖中的列方向。另外，為了簡化起見，圖5B強調佈線(電極)等，並省略絕緣層等而表示。
圖5A和5B所示的半導體裝置在其下部具有使用第一半導體材料的第一電晶體160、第一選擇電晶體180，並且在其上部具有使用第二半導體材料的第二電晶體162。另外，圖5A和5B示出第一列的第一電晶體160及第二電晶體162，並且如圖1的電路圖所示，從第一列到第m列的第一電晶體160的源極電極(源極區)與汲極電極(汲極區)串聯連接。
在此，較佳的是，第一半導體材料和第二半導體材料為不同的材料。例如，可以使用氧化物半導體以外的半導體材料(矽等)作為第一半導體材料，並且使用氧化物半導體作為第二半導體材料。使用單晶矽等氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，雖然根據圖1的電路結構對第一電晶體160為p通道型且第二電晶體162為n通道型的情況進行說明，但是也可以作為第一電晶體160採用n通道型並作為第二電晶體162採用p通道型。此外，由於所公開的發明的技術特徵在於為了保持資訊將如氧化物半導體那樣能夠充分降低截止電流的半導體材料用於第二電晶體162，因此不需要將用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構限定於在此所示的結構。
圖5A和5B所示的第一電晶體160包括：設置在含有半導體材料(例如，矽等)的基板100中的通道形成區116a；夾著通道形成區116a地設置的雜質區120a及雜質區120b；與雜質區120a及雜質區120b接觸的金屬化合物區124a及金屬化合物區124b；設置在通道形成區116a上的閘極絕緣層108a；以及設置在閘極絕緣層108a上的閘極電極110a。
另外，雖然有時在圖式中沒主動電極或汲極電極，但是為了方便起見，有時將這種狀態也稱作電晶體。此外，在此情況下，為了說明電晶體的連接關係，有時將源極區和汲極區分別稱作源極電極和汲極電極。就是說，在本說明書中，“源極電極”的記載有可能包括源極區，並且“汲極電極”的記載有可能包括汲極區。
另外，在本說明書中，有時將雜質區120a、雜質區120b及後面說明的雜質區120c總稱為雜質區120。此外，在本說明書中，有時將金屬化合物區124a、金屬化合物區124b及後面說明的金屬化合物區124c總稱為金屬化合物區124。
在此，第一電晶體160以共同具有用作源極區或汲極區的雜質區120及金屬化合物區124的方式從第1列到第m列串聯連接。換言之，用作第k-1列(k為2以上且m以下的自然數)的第一電晶體160的源極區的雜質區120及金屬化合物區124用作第k列的第一電晶體160的汲極區。
如此，藉由串聯連接記憶單元190的第一電晶體160，可以在各記憶單元190之間共同具有第一電晶體160的源極區及汲極區。換言之，在各記憶單元190中，不需要另行設置開口部將第一電晶體160的源極區和汲極區中的一方連接到佈線158。因此，因為第一電晶體160的平面佈局不需要設置有用來與佈線158連接的開口部，所以可以容易與後面說明的第二電晶體162的平面佈局重疊，從而可以縮減記憶單元190的佔有面積。
另外，因為第一列的第一電晶體160藉由第一選擇電晶體180與位元線(BL)電連接，所以用作第一列的第一電晶體160的汲極區的雜質區120b及金屬化合物區124b用作第一選擇電晶體180的源極區。在此，第一選擇電晶體180可以採用與上述第一電晶體160相同的結構。
換言之，第一選擇電晶體180包括：設置在含有半導體材料(例如，矽等)的基板100中的通道形成區116b；夾持通道形成區116b地設置的雜質區120b及雜質區120c；與雜質區120b及雜質區120c接觸的金屬化合物區124b及金屬化合物區124c；設置在通道形成區116b上的閘極絕緣層108b；以及設置在閘極絕緣層108b上的閘極電極110b。另外，第一選擇電晶體180的閘極電極110b用作圖1所示的電路圖中的選擇線SG。
另外，在本說明書中，有時將通道形成區116a和通道形成區116b總稱為通道形成區116。另外，在本說明書中，有時將閘極絕緣層108a及閘極絕緣層108b總稱為閘極絕緣層108。另外，在本說明書中，有時將閘極電極110a及閘極電極110b總稱為閘極電極110。
此外，在基板100上圍繞第一電晶體160及第一選擇電晶體180地設置有元件分離絕緣層106，並且在第一電晶體160及第一選擇電晶體180上以使閘極電極110的頂面露出的方式設置有絕緣層128。另外，為了實現高整合化，較佳的是，採用如圖5A和5B所示那樣第一電晶體160不具有側壁絕緣層的結構。另一方面，在重視第一電晶體160的特性時，也可以在閘極電極110側面設置側壁絕緣層，並且設置包括雜質濃度不同的區域的雜質區120。
在此，較佳的是，絕緣層128具有平坦性良好的表面，例如，較佳的是，絕緣層128的表面的均方根(RMS)粗糙度為1nm以下。
圖5A和5B所示的第二電晶體162包括：形成在絕緣層128上的源極電極142a及汲極電極142b；與絕緣層128、源極電極142a及汲極電極142b的一部分接觸的氧化物半導體層144；覆蓋氧化物半導體層144的閘極絕緣層146；以及在閘極絕緣層146上與氧化物半導體層144重疊地設置的閘極電極148。另外，閘極電極148用作圖1所示的電路圖中的字線WL。
另外，雖然圖5A和5B示出第二電晶體162為頂閘底接觸型(TGBC型)的結構，但是不侷限於圖式所示的結構。例如，也可以採用頂閘頂接觸型(TGTC型)、底閘底接觸型(BGBC型)、底閘頂接觸型(BGTC型)等的結構。
另外，雖然未圖示，但是也可以在源極電極142a與氧化物半導體層144之間以及在汲極電極142b與氧化物半導體層144之間分別設置具有n型導電型的緩衝層。藉由形成該緩衝層，可以降低源極電極142a與氧化物半導體層144之間以及汲極電極142b與氧化物半導體層144之間的接觸電阻，而可以增加電晶體的導通電流。
作為可以用於具有n型導電型的緩衝層的典型的材料，有氧化銦(In-O類)、氧化銦錫(In-Sn-O類)、氧化銦鋅(In-Zn-O類)、氧化錫(Sn-O類)、氧化鋅(Zn-O類)、氧化錫鋅(Sn-Zn-O類)等的金屬氧化物，其中可以含有選自鋁(Al)、鎵(Ga)、矽(Si)中的一種以上的元素。此外，也可以使用氧化鈦(Ti-O類)、氧化鈦鈮(Ti-Nb-O類)，氧化鉬(Mo-O類)、氧化鎢(W-O類)、氧化鎂(Mg-O類)、氧化鈣(Ca-O類)、氧化鎵(Ga-O類)等。另外，上述材料也可以含有氮(N)。
在此，較佳的是，氧化物半導體層144藉由充分去除氫等雜質或者供應足夠的氧而被高純度化。明確而言，例如，將氧化物半導體層144的氫濃度設定為5×1019 atoms/cm3 以下，較佳地設定為5×1018 atoms/cm3 以下，更佳地設定為5×1017 atoms/cm3 以下。另外，上述氧化物半導體層144中的氫濃度利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量。如此，在氫濃度被充分降低而被高純度化，並藉由被供給足夠的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層144中，起因於氫等的施體的載子密度低於1×1012 /cm3 ，較佳地低於1×1011 /cm3 ，更佳地低於1.45×1010 /cm3 。另外，例如，室溫(25℃)下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21 A)以下，較佳地為10zA以下。像這樣，藉由採用i型化(本徵化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優越的電晶體。
此外，較佳的是，絕緣層128的表面的與氧化物半導體層144接觸的區域的均方根粗糙度(RMS)為1nm以下。像這樣，藉由在均方根粗糙度(RMS)為1nm以下的極為平坦的區域中設置第二電晶體162的通道形成區，即使在將第二電晶體162微型化的情況下也防止短通道效應等不良現象的發生，而可以提供具有良好特性的第二電晶體162。
圖5A和5B中的電容器164包括源極電極142a、氧化物半導體層144、閘極絕緣層146、閘極絕緣層146上的絕緣層150以及電極152。就是說，源極電極142a用作電容器164的一方電極，並且電極152用作電容器164的另一方電極。另外，電容器164也可以採用不包括閘極絕緣層146的結構。因為藉由採用這種結構，電容器164的電介質層由氧化物半導體層144及絕緣層150構成，所以電介質層的厚度減薄，從而可以增大電容器164的電容量。
在此，由於第k-1列(k為2以上且m以下的自然數)上的電容器164的一方電極為第k-1列上的第二電晶體162的源極電極142a，所以可以容易使電容器164的平面佈局與第二電晶體162的平面佈局重疊，從而可以減小記憶單元190所占的面積。此外，藉由在絕緣層150上形成電極152，可以以最小的佈線間隔形成鄰近的記憶單元190的閘極電極148，而且可以在鄰近的記憶單元190的閘極電極148之間形成電極152。據此，可以減小記憶單元190所占的面積。另外，電極152用作圖1所示的電路圖中的字線WL。
在第二電晶體162上設置有絕緣層150，並且在絕緣層150及電容器164的電極152上設置有絕緣層154。而且，在形成於閘極絕緣層146、絕緣層150及絕緣層154等中的開口中設置有電極156a，並且在絕緣層154上形成有與電極156a連接的佈線158。另外，佈線158藉由形成在設置於閘極絕緣層146、絕緣層150、絕緣層154等中的開口中的電極156b、電極142c、埋入在絕緣層128中的電極126與用作第一選擇電晶體180的汲極區的金屬化合物區124c電連接。在此，佈線158用作圖1所示的電路中的位元線BL。
藉由採用上述結構，可以減小包括第一電晶體160、第二電晶體162及電容器164的記憶單元190的平面佈局的尺寸。在記憶單元190的平面佈局中，可以將其列方向上的長度縮短成用作位元線BL的佈線158的最小的佈線寬度和最小的佈線間隔的長度左右，並且可以將其行方向上的長度縮短成閘極電極148的最小的佈線寬度、佈線間隔及一個接觸孔形成區左右的長度。藉由採用這種平面佈局，可以實現圖1所示的電路的高整合化。例如，當將最小加工尺寸設為F時，可以將記憶單元所占的面積設定為6F2 至18F2 。因此，可以增大半導體裝置的每單位面積的儲存容量。
另外，根據所公開的發明的半導體裝置的結構不侷限於圖5A和5B所示的結構。所公開的發明的一個實施例的技術特徵在於形成使用氧化物半導體和氧化物半導體以外的材料的疊層結構。因此，可以適當地改變電極的連接關係等的詳細結構。
下面，對上述半導體裝置的製造方法的一個例子進行說明。在下文中，首先對下部的第一電晶體160及第一選擇電晶體180的製造方法進行說明，然後，對上部的第二電晶體162及電容器164的製造方法進行說明。另外，至於第二電晶體162，雖然對圖5A和圖5B所示的結構的TGBC型的製造方法進行說明，但是藉由使用同樣的材料且調換製程的順序來也可以製造其他結構的電晶體。
首先，準備含有半導體材料的基板100。作為含有半導體材料的基板100，可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏示出作為含有半導體材料的基板100使用單晶矽基板時的一個例子。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，而在本說明書等中，“SOI基板”這一詞的概念還包括在絕緣表面上設置有含有矽以外的材料的半導體層的基板。也就是說，“SOI基板”所包括的半導體層不侷限於矽半導體層。此外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣層設置有半導體層的基板。
作為含有半導體材料的基板100，特別佳地使用矽等的單晶半導體基板，因為這樣可以使半導體裝置的讀出工作高速化。
另外，為了控制電晶體的臨界值電壓，也可以對後面成為第一電晶體160的通道形成區116a及第一選擇電晶體180的通道形成區116b的區域添加雜質元素。在此，添加使p通道型的第一電晶體160及第一選擇電晶體180的臨界值電壓成為負值的導電型的雜質元素。當半導體材料為矽時，作為該賦予導電性的雜質，例如有磷、砷、銻等。另外，較佳的是，在添加雜質元素後進行加熱處理，來實現雜質元素的活化、或改善當添加雜質元素時產生的缺陷等。
在基板100上形成保護層102，該保護層102成為用來形成元件分離絕緣層的掩模(參照圖6A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氧氮化矽等為材料的絕緣層。
接下來，將上述保護層102用作掩模進行蝕刻來去除基板100的的一部分的不被保護層102覆蓋的區域(露出的區域)。據此，形成與其他半導體區分離的半導體區104(參照圖6B)。較佳的是，作為該蝕刻採用乾蝕刻法，但是也可以採用濕蝕刻法。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
接下來，藉由覆蓋基板100地形成絕緣層，並選擇性地去除與半導體區104重疊的區域的絕緣層，來形成元件分離絕緣層106。該絕緣層使用氧化矽、氮化矽、氧氮化矽等形成。作為絕緣層的去除方法，有CMP(化學機械拋光)處理等的拋光處理或蝕刻處理等，而可以使用其中任何方法。另外，在形成半導體區104之後或在形成元件分離絕緣層106之後去除上述保護層102。
接下來，在半導體區104的表面上形成絕緣層，並且在該絕緣層上形成含有導電材料的層。
該絕緣層在後面成為閘極絕緣層，例如可以藉由對半導體區104的表面進行熱處理(熱氧化處理或熱氮化處理等)形成。也可以採用高密度電漿處理代替熱處理。例如可以使用氦、氬、氪、氙等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體進行高密度電漿處理。當然，也可以利用CVD法或濺射法等形成絕緣層。較佳的是，該絕緣層採用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、氧化鎵、矽酸鉿(HfSix Oy (x>0，y>0))、添加有氮的矽酸鉿(HfSix Oy Nz (x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlx Oy Nz (x>0，y>0，z>0))等的單層結構或疊層結構。此外，例如可以將絕緣層的厚度設定為1nm以上且100nm以下，較佳地設定為10nm以上且50nm以下。
含有導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。此外，也可以使用多晶矽等的半導體材料形成含有導電材料的層。對其形成方法也沒有特別的限制，可以採用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。另外，在本實施例中示出使用金屬材料形成含有導電材料的層時的一個例子。
然後，對絕緣層及含有導電材料的層選擇性地進行蝕刻，形成閘極絕緣層108(閘極絕緣層108a、閘極絕緣層108b)以及閘極電極110(閘極電極110a、閘極電極110b)(參照圖6C)。
接下來，對半導體區104添加硼(B)或鋁(Al)等形成通道形成區116(通道形成區116a、通道形成區116b)及雜質區120(雜質區120a、雜質區120b、雜質區120c)(參照圖6D)。另外，雖然這裏為了形成p型電晶體添加硼或鋁，但在形成n型電晶體時添加磷(P)或砷(As)等雜質元素即可。在此，可以適當地設定所添加的雜質的濃度，並且當將半導體元件高度微型化時，提高其濃度較佳。
另外，也可以在閘極電極110的周圍形成側壁絕緣層，並形成以不同濃度添加有雜質元素的雜質區。
接下來，覆蓋閘極電極110及雜質區120等地形成金屬層122。金屬層122可以利用真空蒸鍍法、濺射法或旋塗法等各種成膜方法形成。較佳的是，金屬層122使用與構成半導體區104的半導體材料起反應而成為低電阻金屬化合物的金屬材料形成。作為這種金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接下來，進行熱處理來使金屬層122與半導體材料起反應。據此，形成與雜質區120(雜質區120a、雜質區120b、雜質區120c)接觸的金屬化合物區124(金屬化合物區124a、金屬化合物區124b、金屬化合物區124c)(參照圖7A)。另外，當使用多晶矽等作為閘極電極110時，還在閘極電極110的與金屬層122接觸的部分中形成金屬化合物區。
作為上述熱處理，例如可以採用利用閃光燈的照射的熱處理。當然，也可以採用其他熱處理方法，但是，為了提高形成金屬化合物時的化學反應的控制性，較佳的是，採用可以在極短時間內完成熱處理的方法。另外，上述金屬化合物區是因金屬材料與半導體材料起反應而形成的區域，因此是導電性充分得到提高的區域。藉由形成該金屬化合物區，可以充分降低電阻，而可以提高元件特性。另外，在形成金屬化合物區124之後，去除金屬層122。
接下來，以與第一選擇電晶體180的金屬化合物區124c上接觸的方式形成電極126。電極126藉由在使用如濺射法等的PVD法、電漿CVD法等的CVD法形成導電層之後對該導電層選擇性地進行蝕刻來形成。此外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。詳細內容與後述的源極電極142a、汲極電極142b等相同。
藉由上述步驟形成使用含有半導體材料的基板100的第一電晶體160及第一選擇電晶體180(參照圖7B)。這種第一電晶體160具有能夠進行高速工作的特徵。因此，藉由作為讀出用電晶體使用該電晶體，可以高速進行資訊的讀出。
接下來，覆蓋藉由上述步驟形成的各構成要素地形成絕緣層128(參照圖7C)。絕緣層128可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是，較佳的是，將低介電常數(low-k)材料用於絕緣層128，因為這樣可以充分降低由於各種電極或佈線重疊而產生的電容。另外，作為絕緣層128也可以採用使用上述材料的多孔絕緣層。因為多孔絕緣層的介電常數比高密度的絕緣層的介電常數低，所以若採用多孔絕緣層，則可以進一步降低起因於電極或佈線的電容。此外，絕緣層128也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。另外，雖然這裏採用單層結構的絕緣層128，但是所公開的發明的一個實施例不侷限於此。也可以作為絕緣層128採用兩層以上的疊層結構。
然後，作為形成第二電晶體162及電容器164之前的處理，對絕緣層128進行CMP處理，以使閘極電極110a、閘極電極110b及電極126的頂面露出(參照圖7D)。作為使閘極電極110的頂面露出的處理，除了CMP處理以外還可以採用蝕刻處理等，但是為了提高第二電晶體162的特性，較佳的是，使絕緣層128的表面盡可能地平坦。例如，較佳的是，使絕緣層128的表面的均方根粗糙度(RMS)為1nm以下。
另外，也可以在上述各步驟前後還包括形成電極、佈線、半導體層、絕緣層等的步驟。例如，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構作為佈線的結構，來實現高度整合化的半導體裝置。
下面，在閘極電極110、電極126及絕緣層128等上形成導電層，並且選擇性地對該導電層進行蝕刻，來形成源極電極142a、汲極電極142b以及電極142c(參照圖8A)。
導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成。此外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如，可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有容易將該導電層加工成具有錐形形狀的源極電極142a、汲極電極142b及電極142c的優點。
此外，導電層也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以採用氧化銦、氧化錫、氧化鋅、氧化銦錫(有時縮寫為ITO)、氧化銦鋅或者藉由在這些金屬氧化物材料中含有矽或鋁而形成的金屬氧化物。
另外，雖然可以採用乾蝕刻或濕蝕刻進行導電層的蝕刻，但是為了微型化，較佳的是，採用控制性良好的乾蝕刻。此外，也可以以使所形成的源極電極142a及汲極電極142b具有錐形形狀的方式進行導電層的蝕刻。例如可以將錐形角設定為30°以上且60°以下。
上部的第二電晶體162的通道長度(L)取決於源極電極142a的上端部與汲極電極142b的上端部之間的間隔。另外，在形成通道長度(L)短於25nm的電晶體的情況下，較佳的是，利用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成掩模時的曝光。利用超紫外線的曝光的解析度高且景深大。因此，可以將後面形成的電晶體的通道長度(L)設定為短於2μm，較佳地設定為10nm以上且350nm(0.35μm)以下，而可以提高電路的工作速度。
另外，也可以在絕緣層128上設置用作基底絕緣層的絕緣層。該絕緣層可以利用PVD法或CVD法等形成。
接下來，在以與源極電極142a的頂面、汲極電極142b的頂面及絕緣層128的頂面中的一部分接觸的方式形成氧化物半導體層之後，對該氧化物半導體層選擇性地進形蝕刻來形成氧化物半導體層144(參照圖8B)。
較佳的是，這裏使用的氧化物半導體至少包含銦(In)或鋅(Zn)。尤其是，包含In和Zn較佳。另外，除了上述元素以外，較佳的是，還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。另外，較佳的是，作為穩定劑具有錫(Sn)。另外，較佳的是，作為穩定劑具有鉿(Hf)。另外，較佳的是，作為穩定劑具有鋁(Al)。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
In-Ga-Zn類的氧化物半導體材料具有無電場時的電阻足夠高而可以充分降低截止電流且場效應遷移率高的特徵。另外，使用In-Sn-Zn類氧化物半導體材料的電晶體的場效應遷移率可以成為使用In-Ga-Zn類氧化物半導體材料的電晶體的場效應遷移率的3倍以上，並且使用In-Sn-Zn類氧化物半導體材料的電晶體具有容易實現正值臨界值電壓的特徵。這些半導體材料是可以用於構成本發明的一個實施例中的半導體裝置的電晶體的較佳的材料之一。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，可以使用由InMO3 (ZnO)m (m>0且m不是整數)表示的材料。這裏，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用由In3 SnO5 (ZnO)n (n>0且n是整數)表示的材料。例如，可以使用其原子數比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
在此，例如In、Ga、Zn的原子數比為In:Ga:Zn=a:b:c(a+b+c=1)的氧化物的組成在原子數比為In:Ga:Zn=A:B:C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2 +(b-B)2 +(c-C)2 r2 的狀態，r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以減小介面散射而較容易實現較高的遷移率。
另外，當利用具有結晶性的氧化物半導體時，可以進一步減小塊內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體更高的遷移率。為了提高表面的平坦性，較佳的是，在平坦的表面上形成氧化物半導體。具體來說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳地為0.3nm以下，更佳地為0.1nm以下的表面上形成氧化物半導體。
在此，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下數式定義。
另外，在上述式中，S0 表示測定面(由座標(x1 ,y1 )(x1 ,y2 )(x2 ,y1 )(x2 ,y2 )表示的四個點圍繞的長方形的區域)的面積，Z0 表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
作為用來藉由濺射法製造氧化物半導體層144的靶材，例如使用組成比為In2 O3 :Ga2 O3 :ZnO=1:1:1[莫耳數比]的氧化物靶材。另外，也可以使用In2 O3 :Ga2 O3 :ZnO=1:1:2[莫耳數比]的氧化物靶材。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為原子數比為In:Zn=50:1至1:2(換算為莫耳數比則為In2 O3 :ZnO=25:1至1:4)，較佳地為In:Zn=20:1至1:1(換算為莫耳數比則為In2 O3 :ZnO=10:1至1:2)，更佳地為In:Zn=15:1至1.5:1(換算為莫耳數比則為In2 O3 :ZnO=15:2至3:4)。例如，作為用來形成In-Zn類氧化物半導體的靶材，當原子數比為In:Zn:O=X:Y:Z時，滿足Z＞1.5X+Y。
另外，可以將In-Sn-Zn類氧化物稱為ITZO，並且In-Sn-Zn類氧化物使用In:Sn:Zn的原子數比為1:2:2、2:1:3、1:1:1或20:45:35等的氧化物靶材。
這裏，作為氧化物半導體具有結晶性的情況，說明包含一種結晶(CAAC: C Axis Aligned Crystal：c軸取向結晶)的氧化物，該結晶進行c軸取向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，包含CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當CAAC含有氧時，也可以用氮取代氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)一致。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖11A至圖13C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖11A至圖13C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖11A至11E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖11A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖11A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖11A的上一半及下一半中分別具有三個四配位O。圖11A所示的小組的電荷為0。
圖11B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖11B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖11B所示的結構。圖11B所示的小組的電荷為0。
圖11C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖11C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖11C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖11C所示的小組的電荷為0。
圖11D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖11D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖11D所示的小組的電荷為+1。
圖11E示出包括兩個Zn的小組。在圖11E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖11E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖11A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖12A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖12B示出由三個中組構成的大組。另外，圖12C示出從c軸方向上觀察圖12B的層結構時的原子排列。
在圖12A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖12A中，以表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖12A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖12A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖11E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖12B所示的大組來可以得到In-Sn-Zn-O類結晶(In2 SnZn3 O8 )。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2 SnZn2 O7 (ZnO)m (m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖13A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖13A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖13B示出由三個中組構成的大組。另外，圖13C示出從c軸方向上觀察圖13B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖13A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
在本實施例中，利用使用In-Ga-Zn類金屬氧化物靶材的濺射法形成非晶結構的氧化物半導體層144。此外，其厚度為1nm以上且50nm以下，較佳地為2nm以上且20nm以下，更佳地為3nm以上且15nm以下。
金屬氧化物靶材中的金屬氧化物的相對密度為80%以上，較佳地為95%以上，更佳地為99.9%以上。藉由使用相對密度高的金屬氧化物靶材，可以形成結構緻密的氧化物半導體層。
較佳的是，作為形成氧化物半導體層144時的氣圍，採用稀有氣體(典型為氬)氣圍、氧氣圍、或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，較佳的是，採用氫、水、羥基、氫化物等雜質被去除到1ppm以下的濃度(較佳地為10ppb以下的濃度)的高純度氣體氣圍。
當形成氧化物半導體層144時，例如在保持為減壓狀態的處理室內固定被處理物，並且以使被處理物的溫度成為100℃以上且低於550℃，較佳地成為200℃以上且400℃以下的方式加熱被處理物。或者，也可以將形成氧化物半導體層144時的被處理物的溫度設定為室溫(15℃以上且35℃以下)。然後，一邊去除處理室內的水分一邊將氫及水等被去除了的濺射氣體引入到該處理室內，並且使用上述靶材，從而形成氧化物半導體層144。藉由一邊加熱被處理物一邊形成氧化物半導體層144，可以降低包含在氧化物半導體層144中的雜質。此外，可以減輕因濺射而造成的損傷。為了去除處理室內的水分，較佳的是，使用吸附式真空泵。例如，可以使用低溫泵、離子泵、鈦昇華泵等。此外，也可以使用具備冷阱的渦輪泵。由於藉由使用低溫泵等排氣來可以從處理室去除氫及水等，所以可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層144的形成條件，例如可以採用如下條件：被處理物與靶材之間的距離為170mm；壓力為0.4Pa；直流(DC)功率為0.5kW；氣圍為氧(氧100%)氣圍、氬(氬100%)氣圍或氧和氬的混合氣圍。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(成膜時產生的粉狀物質等)並且膜厚分佈也變得均勻，所以脈衝直流(DC)電源是較佳的。將氧化物半導體層144的厚度設定為1nm以上且50nm以下，較佳地設定為2nm以上且20nm以下，更佳地設定為3nm以上且15nm以下。藉由採用根據所公開的發明的結構，即使在使用上述厚度的氧化物半導體層144的情況下，也可以抑制因微型化而導致的短通道效應。但是，由於氧化物半導體層的適當的厚度根據所採用的氧化物半導體材料及半導體裝置的用途等不同，所以也可以根據所使用的材料及用途等設定其厚度。此外，如圖8B所示，較佳的是，將相當於氧化物半導體層144的通道形成區的部分的剖面形狀形成為平坦的形狀。與氧化物半導體層144的剖面形狀不平坦的情況相比，藉由將相當於氧化物半導體層144的通道形成區的部分的剖面形狀形成為平坦的形狀，可以減少洩漏電流。
另外，也可以在藉由濺射法形成氧化物半導體層144之前進行引入氬氣體產生電漿的反濺射，來去除附著在形成表面的附著物。在通常的濺射中使離子碰撞到濺射靶材，而這裏的反濺射與其相反，反濺射是指藉由使離子碰撞到基板的處理表面來進行表面改性的方法。作為使離子碰撞到處理表面的方法，有藉由在氬氣圍下對處理表面一側施加高頻電壓，而在被處理物附近產生電漿的方法等。另外，也可以採用氮、氦、氧等氣圍代替氬氣圍。
在形成氧化物半導體層144之後，較佳的是，對氧化物半導體層144進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層144中的過剩的氫(包括水、羥基)，改善氧化物半導體層144的結構，從而可以降低能隙中的缺陷能階。將第一熱處理的溫度例如設定為300℃以上且低於550℃，較佳地設定為400℃以上且500℃以下。
作為熱處理，例如，可以將被處理物放在使用電阻發熱體等的電爐中，並在氮氣圍下以450℃進行1小時的加熱。在此期間，不使氧化物半導體層接觸大氣，以防止水及氫混入到氧化物半導體層中。
熱處理裝置不侷限於電爐，還可以使用利用來自被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用如GRTA(Gas Rapid Thermal Anneal，氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal，燈快速熱退火)裝置等RTA(Rapid Thermal Anneal，快速熱退火)裝置。LRTA裝置是一種利用鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈、或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是一種利用高溫氣體進行熱處理的裝置。作為氣體，使用即使進行熱處理也不與被處理物起反應的惰性氣體，如氬等的稀有氣體或氮等。
例如，作為第一熱處理也可以進行GRTA處理，其中將被處理物放在被加熱的惰性氣體氣圍中，在加熱幾分鐘後，將被處理物從該惰性氣體氣圍中取出。藉由採用GRTA處理，可以在短時間內進行高溫熱處理。此外，即使溫度超過被處理物的耐熱溫度，也可以採用GRTA處理。另外，較佳的是，在處理中將惰性氣體轉換為含有氧的氣體。這是因為如下緣故：藉由在含有氧的氣圍下進行第一熱處理，可以使氧化物半導體層成為過氧化狀態，而可以降低因氧缺損而產生的能隙中的施體能階。
另外，較佳的是，作為惰性氣體氣圍，採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，將引入熱處理裝置中的氮或如氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳地設定為0.1ppm以下)。
如上所述，藉由進行熱處理降低雜質，並使氧化物半導體層成為過氧化狀態，可以形成i型(本徵半導體)或無限趨近於i型的氧化物半導體層，而可以得到具有極為優良的特性的電晶體。
另外，因為上述熱處理(第一熱處理)具有去除氫及水等的作用，所以也可以將該熱處理稱為脫水化處理或脫氫化處理等。該脫水化處理、脫氫化處理、以及含有氧的氣圍下的熱處理也可以在形成氧化物半導體層144之後、在形成後面形成的閘極絕緣層146之後或在形成閘極電極之後等時機進行。此外，這種脫水化處理、脫氫化處理、含有氧的氣圍下的熱處理不限於一次，也可以進行多次。
氧化物半導體層144的蝕刻可以在上述熱處理之前或在上述熱處理之後進行。此外，從元件的微型化的觀點來看，較佳的是，採用乾蝕刻法，但是也可以採用濕蝕刻法。可以根據被蝕刻材料適當地選擇蝕刻氣體及蝕刻液。另外，當元件中的洩漏等不成為問題時，也可以不將氧化物半導體層加工為島狀。
接下來，覆蓋氧化物半導體層144地形成閘極絕緣層146。
閘極絕緣層146可以利用CVD法或濺射法等形成。此外，較佳的是，閘極絕緣層146含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、氧化鎵、矽酸鉿(HfSix Oy (x>0，y>0))、添加有氮的矽酸鉿(HfSix Oy Nz (x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlx Oy Nz (x>0，y>0，z>0))等。閘極絕緣層146既可以採用單層結構又可以採用疊層結構。此外，雖然對閘極絕緣層146的厚度沒有特別的限制，但是當將半導體裝置微型化時，較佳的是，將閘極絕緣層146形成為較薄，以確保電晶體的工作。例如，當使用氧化矽時，可以將閘極絕緣層146形成為1nm以上且100nm以下，較佳地形成為10nm以上且50nm以下。
但是，當如上所述那樣將閘極絕緣層形成為較薄時，有發生因隧道效應等而引起的閘極洩漏的問題。為了解決閘極洩漏的問題，較佳的是，作為閘極絕緣層146使用氧化鉿、氧化鉭、氧化釔、氧化鎵、矽酸鉿(HfSix Oy (x>0，y>0))、添加有氮的矽酸鉿(HfSix Oy Nz (x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlx Oy Nz (x>0，y>0，z>0))等高介電常數(high-k)材料。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且還可以將閘極絕緣層146形成為較厚以抑制閘極洩漏。例如，氧化鉿的相對介電常數為15左右，該值比氧化矽的相對介電常數的3至4大得多。藉由採用這種材料，容易得到換算為氧化矽時薄於15nm，較佳地為2nm以上且10nm以下的閘極絕緣層。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等中的任一種的膜的疊層結構。
較佳的是，在形成閘極絕緣層146之後，在惰性氣體氣圍下或在氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳地為250℃以上且350℃以下。例如，在氮氣圍下以250℃進行1小時的熱處理即可。藉由進行第二熱處理，可以降低電晶體的電特性的偏差。此外，當閘極絕緣層146含有氧時，可以向氧化物半導體層144供應氧而填補該氧化物半導體層144的氧缺陷，從而形成i型(本徵半導體)或無限趨近於i型的氧化物半導體層。
另外，雖然在本實施例中在形成閘極絕緣層146後進行第二熱處理，但是進行第二熱處理的時機不侷限於此。例如，也可以在形成閘極電極後進行第二熱處理。此外，既可以在第一熱處理結束後接著進行第二熱處理，又可以在第一熱處理中兼併第二熱處理或在第二熱處理中兼併第一熱處理。
如上那樣，藉由採用第一熱處理和第二熱處理中的至少一方，可以以使氧化物半導體層144儘量不含有其主要成分以外的雜質的方式實現高純度化。
接下來，在閘極絕緣層146上形成閘極電極148(參照圖8C)。
閘極電極148可以在閘極絕緣層146上形成導電層後對該導電層選擇性地進行蝕刻來形成。成為閘極電極148的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成。詳細內容與形成源極電極142a或汲極電極142b等的情況相同，可以參照有關內容。
藉由上述步驟，完成使用高純度化的氧化物半導體層144的第二電晶體162。這種電晶體具有截止電流被充分降低的特徵。因此，藉由將該電晶體用作寫入用電晶體，可以長期保持電荷。
接下來，在閘極絕緣層146及閘極電極148上形成絕緣層150。絕緣層150可以利用PVD法或CVD法等形成。此外，絕緣層150還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、或由Gax Al2-x O3+y (0x2，0＜y＜1，x為0以上且2以下的值，y為大於0且小於1的值)表示的氧化鋁、氧化鎵、氧化鎵鋁等無機絕緣材料的材料的單層或疊層形成。
另外，較佳的是，將低介電常數的材料或低介電常數的結構(多孔結構等)用於絕緣層150。藉由降低絕緣層150的介電常數，可以降低產生在佈線或電極等之間的電容而實現工作的高速化。
另外，當採用電容器164不包括閘極絕緣層146的結構時，在形成絕緣層150之前去除源極電極142a上的形成電容器164的區域的閘極絕緣層146即可。
接下來，在絕緣層150上與源極電極142a重疊地形成電極152(參照圖8D)。由於可以採用與閘極電極148相同的方法及材料形成電極152，所以作為詳細內容可以參照上述閘極電極148的記載。藉由上述步驟完成電容器164。
接下來，在絕緣層150及電極152上形成絕緣層154(參照圖9A)。與絕緣層150同樣可以採用PVD法或CVD法等形成絕緣層154。此外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁等無機絕緣材料的材料的單層或疊層形成絕緣層154。
另外，較佳的是，將低介電常數的材料或低介電常數的結構(多孔結構等)用於絕緣層154。藉由降低絕緣層154的介電常數，可以降低產生在佈線或電極等之間的電容而實現工作的高速化。
另外，較佳的是，將上述絕緣層154的表面形成為平坦。這是因為如下緣故：藉由將絕緣層154的表面形成為平坦，即使在將半導體裝置微型化的情況等下，也可以在絕緣層154上適當地形成電極或佈線等。另外，絕緣層154的平坦化可以利用CMP(化學機械拋光)等的方法進行。
接下來，在閘極絕緣層146、絕緣層150以及絕緣層154中形成到達汲極電極142b的開口和到達電極142c的開口(參照圖9B)。再者，在該開口中形成電極156a及電極156b，並且在絕緣層154上形成與電極156a及電極156b接觸的佈線158(參照圖9C)。該開口藉由使用掩模等的選擇性蝕刻形成。
電極156a及電極156b例如可以在利用PVD法或CVD法等在包括開口的區域中形成導電層之後，利用蝕刻處理或CMP等方法去除上述導電層的一部分來形成。
更明確而言，例如可以採用如下方法：在包括開口的區域中藉由PVD法形成薄的鈦膜，並且藉由CVD法形成薄的氮化鈦膜，然後填充開口地形成鎢膜。在此，藉由PVD法形成的鈦膜具有將被形成面的氧化膜(自然氧化膜等)還原而降低與下部電極等(這裏，汲極電極142b)之間的接觸電阻的功能。此外，後面形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。此外，也可以在形成使用鈦或氮化鈦等的障壁膜之後，藉由鍍敷法形成銅膜。
佈線158藉由在利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成導電層之後對該導電層選擇性地進行蝕刻而形成。此外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。作為導電層的材料，還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或組合這些的多種的材料。詳細條件與源極電極142a等相同。
另外，在上述步驟結束後，還可以形成各種佈線或電極等。佈線或電極可以採用所謂鑲嵌法、雙鑲嵌法等方法形成。
藉由上述步驟可以製造具有圖5A和5B所示的結構的半導體裝置。
在本實施例所示的第二電晶體162中，由於氧化物半導體層144被高純度化，所以其氫濃度為5×1019 atoms/cm3 以下，較佳地為5×1018 atoms/cm3 以下，更佳地為5×1017 atoms/cm3 以下。此外，氧化物半導體層144的載子密度比一般矽晶片的載子密度(1×1014 /cm3 左右)小得多(例如，小於1×1012 /cm3 ，更佳地為小於1.45×1010 /cm3 )。並且，第二電晶體162的截止電流也足夠小。例如，室溫(25℃)下的第二電晶體162的截止電流(在此，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21 A)以下，較佳地為10zA以下。
藉由使用這樣高純度化且本質化的氧化物半導體層144，容易充分降低第二電晶體162的截止電流。並且，藉由使用這種電晶體，可以製造能夠極為長期保持儲存內容的半導體裝置。
本實施例所示的結構及方法等可以與其他實施例所示的結構及方法等適當地組合來實施。
實施例3
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0 ，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX 是每單位面積的電容，Vg 是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id 可以由下述算式表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd 是汲極電極電壓。當用Vg 除上述算式的兩邊，且對兩邊取對數時，由下述算式表示。
算式5的右邊是Vg 的函數。由上述算式可知，可以根據以縱軸為1n(Id /Vg )並以橫軸為1/Vg 來標繪出測量值而得到的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id -Vg 特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×1012 /cm2 左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ0 =120cm2 /Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2 /Vs左右。但是，可以預測沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0 成為120cm2 /Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1 可以由下述算式表示。
在此，D是閘極方向上的電場，且B、1是常數。B及1可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107 cm/s，1=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式6的第二項也增加，所以遷移率μ1 降低。
圖14示出計算一種電晶體的遷移率μ2 而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲極電壓Vd 為0.1V。
如圖14所示，雖然當閘極電壓為1V多時遷移率示出100cm2 /Vs以上的峰值，但是當閘極電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳的是，在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖15A至圖17C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖18A和18B示出用於計算的電晶體的剖面結構。圖18A和18B所示的電晶體在氧化物半導體層中具有呈現n+ 導電型的半導體區953a及半導體區953c。半導體區953a及半導體區953c的電阻率為2×10-3 Ωcm。
圖18A所示的電晶體形成在基底絕緣層951和以埋入在基底絕緣層951中的方式形成的由氧化鋁形成的埋入絕緣物952上。電晶體包括半導體區953a、半導體區953c、夾在它們之間且成為通道形成區的本質半導體區953b、閘極955。閘極955的幅度為33nm。
在閘極955和半導體區953b之間具有閘極絕緣層954，在閘極955的雙側面具有側壁絕緣層956a及側壁絕緣層956b，並且在閘極955的上部具有用來防止閘極955與其他佈線的短路的絕緣物957。側壁絕緣層的幅度為5nm。另外，以接觸於半導體區953a及半導體區953c的方式具有源極電極958a及汲極電極958b。另外，該電晶體的通道幅度為40nm。
圖18B所示的電晶體與圖18A所示的電晶體的相同之處為：形成在基底絕緣層951和由氧化鋁形成的埋入絕緣物952上；並且包括半導體區953a、半導體區953c、夾在它們之間的本質半導體區953b、幅度為33nm的閘極955、閘極絕緣層954、側壁絕緣層956a及側壁絕緣層956b、絕緣物957以及源極電極958a及汲極電極958b。
圖18A所示的電晶體與圖18B所示的電晶體的不同之處為側壁絕緣層956a及側壁絕緣層956b下的半導體區的導電型。在圖18A所示的電晶體中側壁絕緣層956a及側壁絕緣層956b下的半導體區為呈現n+ 導電型的半導體區953a及半導體區953c，而在圖18B所示的電晶體中側壁絕緣層956a及側壁絕緣層956b下的半導體區為本質的半導體區953b。換言之，在圖18B所示的半導體層中具有既不與半導體區953a(半導體區953c)重疊也不與閘極955重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其幅度稱為偏置長度。如圖式所示，偏置長度與側壁絕緣層956a(側壁絕緣層956b)的幅度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖15A至15C示出圖18A所示的結構的電晶體的汲極電流(Id ，實線)及遷移率(μ，虛線)的閘極電壓(Vg ，閘極與源極電極的電位差)依賴性。將汲極電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲極電流Id ，並且將汲電壓設定為+0.1V來計算遷移率μ。
圖15A為閘極絕緣層的厚度為15nm時的圖，圖15B為閘極絕緣層的厚度為10nm時的圖，並且圖15C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id (截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲極電流Id (導通電流)沒有顯著的變化。可知當閘極電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
圖16A至16C示出在圖18B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id (實線)及遷移率μ(虛線)的閘極電壓Vg 依賴性。將汲極電壓設定為+1V來計算汲極電流Id ，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖16A為閘極絕緣層的厚度為15nm時的圖，圖16B為閘極絕緣層的厚度為10nm時的圖，並且圖16C為閘極絕緣層的厚度為5nm時的圖。
另外，圖17A至17C示出在圖18B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id (實線)及遷移率μ(虛線)的閘極壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id ，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖17A為閘極絕緣層的厚度為15nm時的圖，圖17B為閘極絕緣層的厚度為10nm時的圖，並且圖17C為閘極絕緣層的厚度為5nm時的圖。
無論在圖16A至16C中還是在圖17A至17C中，都是閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖15A至15C中遷移率μ的峰值為80cm2 /Vs左右，而在圖16A至16C中遷移率μ的峰值為60cm2 /Vs左右，且在圖17A至17C中遷移率μ的峰值為40cm2 /Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘極電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體層之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體層之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界值電壓向正方向漂移來可以實現常關閉化。
例如，圖19A至19C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體層以及厚度為100nm的閘極絕緣層的電晶體的特性。另外，Vd 為10V。
圖19A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體層時的電晶體特性。此時場效應遷移率為18.8cm2 /Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體層，可以提高場效應遷移率。圖19B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體層時的電晶體特性，此時的場效應遷移率為32.2cm2 /Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體層之後進行熱處理，可以進一步提高場效應遷移率。圖19C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體層之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm2 /Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體層中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體層中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化‧脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2 /Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體層用作通道形成區的電晶體有臨界值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體層時，可以解決該臨界值電壓的負漂移化的問題。換言之，臨界值電壓向電晶體成為常截止的方向漂移，並且從圖19A和圖19B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制臨界值電壓，作為組成比採用In:Sn:Zn=2:1:3來可以實現電晶體的常截止化。另外，藉由作為靶材的組成比採用In:Sn:Zn=2:1:3，可以獲得結晶性高的氧化物半導體層。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳地設定為200℃以上，更佳地設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓‧應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳地為小於1.0V。
實際上，對在形成氧化物半導體層後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vds 設定為10V，而對電晶體的Vg -Id 特性進行測量。另外，Vds 示出汲極電壓(汲極電極和源極電極的電位差)。接著，將基板溫度設定為150℃，將Vds 設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為2MV/cm的方式將Vg 設定為20V，一直保持該狀態一個小時。接著，將Vg 設定為0V。接著，將基板溫度設定為25℃，將Vds 設定為10V，而進行電晶體的Vg -Id 測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vds 設定為10V，對電晶體的Vg -Id 特性進行測量。接著，將基板溫度設定為150℃，將Vds 設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為-2MV/cm的方式將Vg 設定為-20V，一直保持該狀態一個小時。接著，將Vg 設定為0V。接著，將基板溫度設定為25℃，將Vds 設定為10V，對電晶體的Vg -Id 進行測量。將該測試稱為負BT測試。
圖20A示出樣品1的正BT測試的結果，而圖20B示出負BT測試的結果。另外，圖21A示出樣品2的正BT測試的結果，而圖21B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的臨界值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界值電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在首先進行脫水化‧脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體層中的方法。
雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016 /cm3 以上且2×1020 /cm3 以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體層。例如，在使用組成比為In:Sn:Zn=1:1:1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體層中，藉由利用X線衍射(XRD:X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體層進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD衍射，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用原子數比為In:Sn:Zn=1:1:1的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖22示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。
圖23示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖23所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18 A/μm)以下，當85℃時設定為100zA/μm(1×10-19 A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10-21 A/μm)以下。較佳的是，當125℃時可以將其設定為0.1aA/μm(1×10-19 A/μm)以下，當85℃時設定為10zA/μm(1×10-20 A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22 A/μm)以下。
當然，為了防止當形成氧化物半導體層時氫或水分混入到膜中，較佳的是，充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，較佳的是，作為濺射氣體使用其露點為-70℃以下的氣體。另外，較佳的是，使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳的是，形成原本就不含有水分的膜。
另外，在使用形成氧化物半導體層之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vds 設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體層超出的部分的寬度稱為dW。
圖24示出Id (實線)及場效應遷移率(虛線)的Vg 依賴性。另外，圖25A示出基板溫度與臨界值電壓的關係，而圖25B示出基板溫度與場效應遷移率的關係。
根據圖25A可知基板溫度越高臨界值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界值電壓為1.09V至-0.23V。
此外，根據圖25B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2 /Vs至32cm2 /Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2 /Vsec以上，較佳地設定為40cm2 /Vsec以上，更佳地設定為60cm2 /Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
如上所述，本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
實施例4
在本實施例中，參照圖26A和圖26B等對將In-Sn-Zn-O膜用於氧化物半導體層的電晶體的一個例子進行說明。
圖26A和圖26B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖26A示出電晶體的俯視圖。另外，圖26B示出對應於圖26A的鏈式線A-B的剖面A-B。
圖26B所示的電晶體包括：基板960；設置在基板960上的基底絕緣層961；設置在基底絕緣層961附近的保護絕緣膜962；設置在基底絕緣層961及保護絕緣膜962上的具有高電阻區963a及低電阻區963b的氧化物半導體層963；設置在氧化物半導體層963上的閘極絕緣層964；以隔著閘極絕緣層964與氧化物半導體層963重疊的方式設置的閘極電極965；與閘極電極965的側面接觸地設置的側壁絕緣層966；至少與低電阻區963b接觸地設置的一對電極967；以至少覆蓋氧化物半導體層963、閘極電極965及一對電極967的方式設置的層間絕緣層968；以及以藉由設置在層間絕緣層968中的開口部至少與一對電極967中的一方連接的方式設置的佈線969。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣層968及佈線969地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣層968的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
如上所述，本實施例所示的電晶體可以與其他實施例所示的結構、方法等適當地組合而使用。
實施例5
在本實施例中，示出與上述不同的將In-Sn-Zn-O膜用於氧化物半導體層的電晶體的另一個例子。
圖27A和圖27B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖27A是電晶體的俯視圖。另外，圖27B是對應於圖27A的鏈式線A-B的剖面圖。
圖27B所示的電晶體包括：基板970；設置在基板970上的基底絕緣層971；設置在基底絕緣層971上的氧化物半導體層973；與氧化物半導體層973接觸的一對電極976；設置在氧化物半導體層973及一對電極976上的閘極絕緣層974；以隔著閘極絕緣層974與氧化物半導體層973重疊的方式設置的閘極電極975；覆蓋閘極絕緣層974及閘極電極975地設置的層間絕緣層977；藉由設置在層間絕緣層977中的開口部與一對電極976連接的佈線978；以及以覆蓋層間絕緣層977及佈線978的方式設置的保護膜979。
作為基板970使用玻璃基板，作為基底絕緣層971使用氧化矽膜，作為氧化物半導體層973使用In-Sn-Zn-O膜，作為一對電極976使用鎢膜，作為閘極絕緣層974使用氧化矽膜，作為閘極電極975使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣層977使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線978使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜979使用聚醯亞胺膜。
另外，在具有圖27A所示的結構的電晶體中，將閘極電極975與一對電極976重疊的部分的寬度稱為Lov。同樣地，將一對電極976的從氧化物半導體層973超出的部分的寬度稱為dW。
如上所述，本實施例所示的電晶體可以與其他實施例所示的結構、方法等適當地組合而使用。
實施例6
在本實施例中，使用圖10A至10F說明將上述實施例所說明的半導體裝置應用於電子裝置的情況。在本實施例中，對將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(也包括可攜式遊戲機、聲音再現裝置等)、數位相機、數位攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等電子裝置的情況進行說明。
圖10A示出筆記本電腦，該筆記本電腦包括外殼701、外殼702、顯示部703、鍵盤704等。至少在外殼701和外殼702中的一方中設置有上述實施例所示的半導體裝置。因此，可以實現以高速寫入及讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的筆記本電腦。
圖10B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715及操作按鈕714等。此外，它還包括用來操作可攜式資訊終端的觸摸筆712等。在主體711中設置有上述實施例所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的可攜式資訊終端。
圖10C示出安裝有電子紙的電子書閱讀器，該電子書閱讀器720包括兩個外殼，即外殼721和外殼723。外殼721設置有顯示部725，並且外殼723設置有顯示部727。外殼721和外殼723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。此外，外殼721包括電源731、操作鍵733及揚聲器735等。在外殼721和外殼723中的至少一方中設置有上述實施例所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的電子書閱讀器。
圖10D示出行動電話機，該行動電話機包括兩個外殼，即外殼740和外殼741。再者，滑動外殼740和外殼741而可以從如圖10D所示那樣的展開狀態變成重疊狀態，因此可以實現適於攜帶的小型化。此外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、相機747以及外部連接電極748等。此外，外殼740包括對行動電話機進行充電的太陽能電池749和外部記憶體插槽750等。此外，天線被內置在外殼741中。在外殼740和外殼741中的至少一方設置有上述實施例所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的行動電話機。
圖10E示出數位相機，該數位相機包括主體761、顯示部767、取景器部763、操作開關764、顯示部765以及電池766等。在主體761內設置有上述實施例所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的數位相機。
圖10F示出電視裝置，該電視裝置包括外殼771、顯示部773以及支架775等。可以使用外殼771所具有的開關、遙控器780來進行電視裝置770的操作。外殼771及遙控器780設置有上述實施例所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的電視裝置。
如上所述，根據本實施例的電子裝置安裝有根據上述實施例的半導體裝置。因此，可以實現耗電量被降低了的電子裝置。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件分離絕緣層
108．．．閘極絕緣層
108a．．．閘極絕緣層
108b．．．閘極絕緣層
110．．．閘極電極
110a．．．閘極電極
110b．．．閘極電極
116．．．通道形成區
116a．．．通道形成區
116b．．．通道形成區
120．．．雜質區
120a．．．雜質區
120b．．．雜質區
120c．．．雜質區
122．．．金屬層
124．．．金屬化合物區
124a．．．金屬化合物區
124b．．．金屬化合物區
124c．．．金屬化合物區
126．．．電極
128．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
142c．．．電極
144．．．氧化物半導體層
146．．．閘極絕緣層
148．．．閘極電極
150．．．絕緣層
152．．．電極
154．．．絕緣層
156a．．．電極
156b．．．電極
158．．．佈線
159a．．．電極
159b．．．電極
160．．．第一電晶體
161．．．第一電晶體
162．．．第二電晶體
164．．．電容器
180．．．第一選擇電晶體
181．．．第一選擇電晶體
182．．．第二選擇電晶體
183．．．第二選擇電晶體
190．．．記憶單元
191．．．記憶單元
701．．．外殼
702．．．外殼
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸摸筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．相機
748．．．外部連接電極
749．．．太陽能電池
750．．．外部記憶體插槽
761．．．主體
763．．．取景器部
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．外殼
773．．．顯示部
775．．．支架
780．．．遙控器
在圖式中：
圖1是半導體裝置的電路圖；
圖2A和2B是半導體裝置的電路圖；
圖3是半導體裝置的電路圖；
圖4是時序圖；
圖5A和5B是半導體裝置的剖面圖及俯視圖；
圖6A至6D是根據半導體裝置的製造製程的剖面圖；
圖7A至7D是根據半導體裝置的製造製程的剖面圖；
圖8A至8D是根據半導體裝置的製造製程的剖面圖；
圖9A至9C是根據半導體裝置的製造製程的剖面圖；
圖10A至10F是用來說明使用半導體裝置的電子裝置的圖；
圖11A至11E是說明氧化物材料的結晶結構的圖；
圖12A至12C是說明氧化物材料的結晶結構的圖；
圖13A至13C是說明氧化物材料的結晶結構的圖；
圖14是說明藉由計算獲得的遷移率的閘極電壓依賴性的圖；
圖15A至15C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；
圖16A至16C是說明藉由計算獲得的汲極電流和遷移率的閘極壓依賴性的圖；
圖17A至17C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；
圖18A和18B是說明用於計算的電晶體的剖面結構的圖；
圖19A至19C是說明電晶體的特性的圖；
圖20A和20B是示出樣品1的電晶體的BT測試後的Vg -Id 特性的圖；
圖21A和21B是示出樣品2的電晶體的BT測試後的Vg -Id 特性的圖；
圖22是說明XRD光譜的圖；
圖23是說明電晶體的截止電流的圖；
圖24是Id (實線)及場效應遷移率(虛線)的Vg 依賴性的圖；
圖25A和25B是說明基板溫度和臨界值電壓的關係以及基板溫度和場效應遷移率的關係的圖；
圖26A和26B是說明電晶體的結構的圖；以及
圖27A和27B是說明電晶體的結構的圖。
160．．．第一電晶體
162．．．第二電晶體
164．．．電容器
180．．．第一選擇電晶體
182．．．第二選擇電晶體
190．．．記憶單元
SL．．．源極線
FG．．．節點
WL_1．．．第一字線
SG1．．．第一選擇線
SG2．．．第二選擇線
BL_1．．．第一行的位元線
BL_n．．．位元線

Claims (11)

  1. 一種半導體裝置，包含：源極線；n個位元線，n為自然數；在該源極線和該位元線之間串聯電連接的m個記憶單元，m為自然數；m+1個字線；第一選擇線及第二選擇線；包含與該第一選擇線電連接的閘極電極的第一選擇電晶體；以及包含與該第二選擇線電連接的閘極電極的第二選擇電晶體，其中，該記憶單元的各個包含：包含包括有半導體材料的基板、第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；包含氧化物半導體層、第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，其中，該源極線藉由該第二選擇電晶體電連接到第m記憶單元中的該第一源極電極，其中，第一位元線藉由該第一選擇電晶體電連接到第一記憶單元的該第一汲極電極，並電連接到該第一記憶單元的該第二汲極電極，其中，第一字線與該第一記憶單元的該第二閘極電極 電連接，其中，第k字線與第k記憶單元的該第二閘極電極電連接，並與第k-1記憶單元中的該電容器的一個電極電連接，k為大於或等於2且小於或等於m的自然數，其中，第k記憶單元的該第一汲極電極與該第k-1記憶單元的該第一源極電極電連接，以及其中，該第m記憶單元的該第一閘極電極、該第m記憶單元的該第二源極電極、該第m記憶單元的該電容器的另一個電極互相電連接。
  2. 一種半導體裝置，包含：源極線；n個位元線，n為自然數；在該源極線和該位元線之間串聯電連接的m個記憶單元，m為自然數；m+1個字線；第一選擇線及第二選擇線；包含與該第一選擇線電連接的閘極電極的第一選擇電晶體；以及包含與該第二選擇線電連接的閘極電極的第二選擇電晶體，其中，該記憶單元的各個包含：包含包括有半導體材料的基板、第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；包含氧化物半導體層、第二閘極電極、第二源極 電極以及第二汲極電極的第二電晶體；以及包括該第二源極電極、該氧化物半導體、該第二閘極絕緣層、該第二閘極絕緣層上的絕緣層以及該絕緣層上的電極的電容器，其中，該源極線藉由該第二選擇電晶體電連接到第m記憶單元中的該第一源極電極，其中，第一位元線藉由該第一選擇電晶體電連接到第一記憶單元的該第一汲極電極，並電連接到該第一記憶單元的該第二汲極電極，其中，第一字線與該第一記憶單元的該第二閘極電極電連接，其中，第k字線與第k記憶單元的該第二閘極電極電連接，並與第k-1記憶單元中的該電容器的一個電極電連接，k為大於或等於2且小於或等於m的自然數，其中，該第k記憶單元的該第一汲極電極與該第k-1記憶單元的該第一源極電極電連接，以及其中，該第m記憶單元的該第一閘極電極、該第m記憶單元的該第二源極電極、該第m記憶單元的該電容器的另一個電極互相電連接。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中，該第一電晶體包含：設置在包括有半導體材料的該基板中的通道形成區；夾著該通道形成區的雜質區；該通道形成區上的第一閘極絕緣層；以及 設置在該第一閘極絕緣層上的該第一閘極電極以與該通道形成區重疊。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中，該第二源極電極及該第二汲極電極與該氧化物半導體層電連接；其中，該第二閘極電極與該氧化物半導體層重疊；以及其中，第二閘極絕緣層形成在該氧化物半導體層和該第二閘極電極之間。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中該第二電晶體的導電型與該第一電晶體的導電型不同。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第二電晶體為p通道型電晶體。
  7. 根據申請專利範圍第1或2項之半導體裝置，其中包括有該半導體材料的該基板為單晶半導體基板或SOI基板。
  8. 根據申請專利範圍第1或2項之半導體裝置，其中該半導體材料為矽。
  9. 根據申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體層包括含有In、Ga及Zn的氧化物半導體材料或含有In、Sn及Zn的氧化物半導體材料。
  10. 根據申請專利範圍第1或2項之半導體裝置，其中具有n型導電型的緩衝層形成在該第二源極電極與該氧化物半導體層之間以及在該第二汲極電極與該氧化物半導 體層之間。
  11. 根據申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體包括含有c軸取向結晶的氧化物。
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