KR101901761B1 - 기억 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 기억 장치에 있어서, 데이터의 보유 기간을 확보하면서, 단위 면적당의 기억 용량을 높이는 것을 과제로 한다. 이 기억 장치는 기판 위에 설치된 구동 회로와, 구동 회로 위에 설치되어 구동 회로에 의해 구동되는 복수의 메모리 셀 어레이를 가진다. 복수의 메모리 셀 어레이는 각각 복수의 메모리 셀을 가진다. 복수의 메모리 셀은 각각 산화물 반도체층과 중첩하는 제 1 게이트 전극을 가지는 제 1 트랜지스터와, 소스 전극 또는 드레인 전극과, 제 1 게이트 절연층과, 도전층을 가지는 용량 소자를 가진다. 복수의 메모리 셀 어레이는 중첩하도록 적층된다. 이렇게 하여, 기억 장치에서의 데이터의 보유 기간을 확보하면서, 단위 면적당의 기억 용량을 높인다.

Description

기억 장치{MEMORY DEVICE}
본 발명은, 기억 장치와 이 기억 장치를 이용한 반도체 장치에 관한 것이다.
근년, 폴리 실리콘이나 미결정 실리콘에 의해 얻을 수 있는 높은 이동도와 어모퍼스(amorphous) 실리콘에 의해 얻어지는 균일한 소자 특성을 겸비한 새로운 반도체 재료로서, 산화물 반도체라고 불리는 반도체 특성을 나타내는 금속 산화물에 주목이 집중되고 있다. 금속 산화물은 다양한 용도에 이용되고 있고, 예를 들면, 잘 알려진 금속 산화물인 산화 인듐은 액정 표시 장치에 있어서 화소 전극의 재료로서 이용되고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 이용하는 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
그런데, 반도체 기억 장치(이하, 단지 기억 장치라고 함)에는, 휘발성 메모리로 분류되는 DRAM, SRAM, 불휘발성 메모리로 분류되는 마스크 ROM, EPROM, EEPROM, 플래시 메모리, 강유전체 메모리 등이 있고, 단결정의 반도체 기판을 이용하여 형성된 이러한 메모리의 대부분은 이미 실용화되어 있다. 상기의 기억 장치 중에서도 DRAM은 트랜지스터와 용량 소자로 메모리 셀을 구성하는 단순한 구조를 가지고 있고, SRAM 등의 다른 기억 장치에 비해 메모리 셀을 구성하기 위한 반도체 소자가 적다. 따라서, 다른 기억 장치에 비해 단위 면적당의 기억 용량을 높일 수 있어 저비용화가 뛰어나다.
상술한 바와 같이, DRAM은 대기억 용량에 적합하지만, 칩 사이즈의 증대를 억제하면서, 집적도가 보다 높은 집적 회로를 실현하기 위해서는, 다른 기억 장치와 마찬가지로 좀 더 단위 면적당의 기억 용량을 높여야 한다. 그것을 위해서는, 전하를 보유하기 위해 각 메모리 셀에 제공된 용량 소자의 면적을 작게 하여, 각 메모리 셀의 면적을 축소화해야 한다.
그러나, 용량 소자의 면적 축소화로 인하여 그 용량값이 작아지면, 각 디지털값들의 전하량의 차이(예를 들면, "1"에 대응하는 전하량과 "0"에 대응하는 전하량과의 차이)가 작아지기 때문에, 트랜지스터에 미소한 오프 전류가 존재하면 데이터의 정확함을 유지하는 것이 어렵고, 보유 기간이 짧아지는 경향이 있다. 따라서, 리프레시 동작의 빈도가 증가하여, 소비 전력이 커지게 된다.
상기 과제를 감안하여, 본 발명은 데이터의 보유 기간을 확보하면서, 단위 면적당의 기억 용량을 높일 수 있는 기억 장치의 제안을 목적의 하나로 한다. 혹은, 본 발명은, 상기 기억 장치를 이용한 반도체 장치의 제안을 목적의 하나로 한다.
개시하는 발명에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들면, 와이드 갭 반도체인 산화물 반도체 재료를 이용하여 기억 장치를 구성한다. 산화물 반도체 재료로서는, In, Ga 및 Zn을 포함하여 이루어지는 산화물 반도체 재료가 바람직하다. 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터는 오프 전류가 매우 작다. 따라서, 이 트랜지스터를 이용하여 메모리 셀을 형성함으로써, 장기간에 걸쳐 정보를 보유하는 것이 가능하다.
또, 다층 배선 기술을 이용하여, 기억 장치가 가지는 메모리 셀을 복수 중첩하여 배치하고, 또한 메모리 셀과 메모리 셀을 구동하는 구동 회로를 중첩하여 배치한다.
본 발명의 일 양태는, 기판에 설치된 구동 회로와, 구동 회로 위에 설치되어 구동 회로에 의해 구동되는 복수의 메모리 셀 어레이를 가지고, 복수의 메모리 셀 어레이 각각은 매트릭스 형상으로 배치된 복수의 메모리 셀을 가지고, 복수의 메모리 셀 각각은 산화물 반도체층과, 소스 전극 및 드레인 전극과, 제 1 게이트 절연층과, 제 1 게이트 절연층을 끼우고 산화물 반도체층과 중첩하는 제 1 게이트 전극을 가지는 제 1 트랜지스터와, 소스 전극 및 드레인 전극의 한쪽과, 제 1 게이트 절연층과, 제 1 게이트 절연층을 끼우고 소스 전극 및 드레인 전극의 한쪽과 중첩하는 도전층을 가지는 용량 소자를 가지고, 복수의 메모리 셀 어레이는 중첩하여 배치되는 것을 특징으로 하는 기억 장치이다.
복수의 메모리 셀 어레이 각각은 제 1 트랜지스터의 소스 전극 및 드레인 전극의 다른 한쪽과 전기적으로 접속되는 비트선과, 제 1 트랜지스터의 제 1 게이트 전극과 전기적으로 접속되는 워드선과, 용량 소자의 도전층과 전기적으로 접속되는 용량 소자선을 가져도 좋다.
복수의 메모리 셀 어레이 사이에서, 비트선이 전기적으로 접속되어 있어도 좋다.
복수의 메모리 셀 어레이 사이에서, 워드선이 전기적으로 접속되어 있어도 좋다.
복수의 메모리 셀 어레이 사이에서, 용량 소자선이 전기적으로 접속되어 있어도 좋다.
복수의 메모리 셀 어레이 중 2개의 인접하는 메모리 셀 어레이 사이에서, 비트선은 서로 겹치지 않게 배치되어 있어도 좋다.
복수의 메모리 셀 어레이 중 2개의 인접하는 메모리 셀 어레이 사이에서, 워드선은 서로 겹치지 않게 배치되어 있어도 좋다.
구동 회로는 제 2 트랜지스터를 이용하여 형성할 수 있다. 제 2 트랜지스터는 산화물 반도체 이외의 반도체 재료로 이루어지는 기판에 형성된 채널 형성 영역과, 채널 형성 영역을 끼우도록 형성된 한쌍의 불순물 영역과, 채널 형성 영역 위의 제 2 게이트 절연층과, 채널 형성 영역과 중첩하여 제 2 게이트 절연층 위에 설치된 제 2 게이트 전극을 가지는 구성으로 할 수 있다. 여기서, 한쌍의 불순물 영역의 한쪽이 소스가 되고, 다른 한쪽이 드레인이 된다.
또 다른 예로서, 제 2 트랜지스터는 절연 표면 위에 형성되고, 산화물 반도체 이외의 반도체 재료로 이루어지는 반도체층에 형성된 채널 형성 영역과, 채널 형성 영역을 끼우도록 형성된 한쌍의 불순물 영역과, 채널 형성 영역과 겹치는 제 2 게이트 절연층과, 제 2 게이트 절연층을 끼우고 채널 형성 영역과 중첩하도록 설치된 제 2 게이트 전극을 가지는 구성으로 할 수 있다. 여기서, 한쌍의 불순물 영역의 한쪽이 소스가 되고, 다른 한쪽이 드레인이 된다.
또한, 반도체 재료를 이용한 기판은 단결정 반도체 기판 또는 SOI 기판으로 하는 것이 바람직함을 주목하라. 또, 산화물 반도체 이외의 반도체 재료는 실리콘인 것이 바람직하다.
상술한 구성에서, 구동 회로는 비트선을 구동하는 비트선 구동 회로와, 워드선을 구동하는 워드선 구동 회로를 가지고, 비트선 구동 회로는 제 1 구동 회로 및 제 2 구동 회로를 가지고, 제 1 구동 회로 및 제 2 구동 회로는 각각 칼럼 디코더 및 센스 증폭기부를 가지고, 워드선 구동 회로는 제 3 구동 회로 및 제 4 구동 회로를 가지고, 제 3 구동 회로 및 제 4 구동 회로는 각각 로 디코더를 가지고, 제 1 구동 회로 내지 제 4 구동 회로는, 복수의 메모리 셀 어레이 아래에 배치되는 것이 바람직하다.
또한, 상술한 구성에서, 산화물 반도체를 이용하여 제 1 트랜지스터를 구성하고 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성이 실현될 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들면, 에너지 갭(Eg)이 3 eV보다 큰 반도체 재료) 등을 적용해도 좋다.
산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(제 1 트랜지스터)는 오프 전류가 매우 작기 때문에, 이것을 이용함으로써 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또, 전력이 공급되지 않는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
또, 개시하는 발명에 관한 기억 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에 문제가 되었던 재기입 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 더욱이, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기입을 하기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
또, 다층 배선 기술을 이용하여, 기억 장치가 가지는 메모리 셀을 복수 중첩하여 배치하고, 또한 메모리 셀과 메모리 셀을 구동하는 구동 회로를 중첩하여 배치한다. 이렇게 하여, 단위 면적당의 기억 용량을 높일 수 있다.
예를 들면, 다층 배선 기술을 이용하지 않고, 메모리 셀 어레이 1개만으로 기억 장치를 형성한 경우, 메모리 셀 면적은 8F2∼10 F2가 된다(F는 설계 룰로 정해지는 하프 피치). 한편, 메모리 셀 어레이를 8∼10층 중첩하여 배치함으로써, 메모리 셀 면적을 1 F2로 하는 것이 가능하다.
또한, 복수의 메모리 셀 어레이 중 인접하는 메모리 셀 어레이 사이에서, 비트선이 겹치지 않게 배치함으로써, 비트선의 기생 용량을 저감하여, 정보의 판독의 정밀도를 향상시킬 수 있다. 정보의 기입 및 판독의 속도를 향상시킬 수 있다. 또한 비트선을 구동하는 구동 회로의 부하를 저감할 수 있다.
복수의 메모리 셀 어레이 중 인접하는 메모리 셀 어레이 사이에서, 워드선은 겹치지 않게 배치할 수 있다. 이렇게 하여, 워드선의 기생 용량을 저감하여, 정보의 기입 및 판독의 속도를 향상시킬 수 있다. 또, 워드선을 구동하는 구동 회로의 부하를 저감할 수 있다.
또, 산화물 반도체 이외의 재료를 채널 형성 영역에 이용한 트랜지스터(제 2 트랜지스터)는 충분한 고속 동작이 가능하기 때문에, 이것을, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(제 1 트랜지스터)와 조합하여 이용함으로써, 기억 장치의 동작(예를 들면, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또, 산화물 반도체 이외의 재료를 채널 형성 영역에 이용한 트랜지스터(제 2 트랜지스터)에 의해, 고속 동작이 요구되는 각 구동 회로를 적합하게 실현하는 것이 가능하다.
또한, 비트선 구동 회로를 제 1 구동 회로와 제 2 구동 회로로 분할하고, 워드선 구동 회로를 제 3 구동 회로와 제 4 구동 회로로 분할함으로써, 다층 배선 기술에 의해 1개당의 메모리 셀 어레이의 면적이 작아져도, 이 메모리 셀 어레이와 겹치는 영역에 모든 구동 회로를 배치할 수 있다. 이렇게 하여, 기억 장치를 소형화할 수 있다.
도 1은 기억 장치의 구성을 나타낸 도면.
도 2(A)와 도 2(B)는 기억 장치의 구동 회로 등의 배치의 방법을 나타낸 도면.
도 3의 (A) 내지 (H)는 기억 장치의 메모리 셀 어레이의 분할 방법을 나타낸 모식도.
도 4의 (A) 내지 (C)는 기억 장치의 구동 회로 등의 배치의 방법을 나타낸 도면.
도 5는 기억 장치의 메모리 셀의 구성을 나타낸 회로도.
도 6은 기억 장치의 메모리 셀 어레이 및 구동 회로의 구성을 나타낸 회로도.
도 7은 기억 장치의 구동 회로의 구성을 나타낸 회로도.
도 8은 기억 장치의 구동 방법을 나타낸 도면.
도 9(A)와 도 9(B)는 기억 장치의 구성을 나타낸 단면도.
도 10(A)와 도 10(B)는 메모리 셀의 구성을 나타낸 단면도 및 상면도.
도 11(A)와 도 10(B)는 메모리 셀의 구성을 나타낸 단면도.
도 12의 (A) 내지 (D)는 메모리 셀의 구성을 나타낸 단면도.
도 13의 (A) 내지 (E)는 메모리 셀의 제작 방법을 나타낸 도면.
도 14의 (A) 내지 (D)는 메모리 셀의 제작 방법을 나타낸 도면.
도 15의 (A) 내지 (F)는 반도체 장치를 나타낸 도면.
도 16(A)와 도 16(B)는 기억 장치의 구성을 나타낸 단면도.
도 17의 (A) 내지 (D)는 메모리 셀의 구성을 나타낸 단면도.
도 18의 (A) 내지 (D)는 메모리 셀의 구성을 나타낸 단면도.
도 19(A)와 도 19(B)는 기억 장치의 구성을 나타낸 단면도.
도 20의 (A) 내지 (E)는 산화물 재료의 구조를 설명한 도면.
도 21의 (A) 내지 (C)는 산화물 재료의 구조를 설명한 도면.
도 22의 (A) 내지 (C)는 산화물 재료의 구조를 설명한 도면.
도 23은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명한 도면.
도 24의 (A) 내지 (C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 25의 (A) 내지 (C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 26의 (A) 내지 (C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 27(A)와 도 27(B)는 계산에 이용한 트랜지스터의 단면 구조를 설명한 도면.
도 28의 (A) 내지 (C)는 산화물 반도체막을 이용한 트랜지스터 특성의 그래프.
도 29(A)와 도 29(B)는 시료 1의 트랜지스터의 BT 시험 후의 Vg－Id 특성을 나타낸 도면.
도 30(A)와 도 30(B)는 시료 2의 트랜지스터의 BT 시험 후의 Vg－Id 특성을 나타낸 도면.
도 31은 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸 도면.
도 32는 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 나타낸 도면.
도 33은 Id 및 전계 효과 이동도의 Vg 의존성을 나타낸 도면.
도 34(A)는 기판 온도와 문턱 전압 사이의 관계를 나타낸 도면이고, 도 34(B)는 기판 온도와 전계 효과 이동도 사이의 관계를 나타낸 도면.
도 35(A)와 도 35(B)는 반도체 장치의 상면도 및 단면도.
도 36(A)와 도 36(B)는 반도체 장치의 상면도 및 단면도.
도 37(A)와 도 39(B)는 기억 장치의 구성을 나타낸 단면도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면 간에서도 공통으로 이용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다. 또, 편의상, 절연층은 상면도에는 도시하지 않는 경우가 있다.
또한, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 돕기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있음을 주목하라. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수는 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서 등에서 "위"나 "아래"라는 용어는, 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아님을 주목하라. 예를 들면, "게이트 절연층 위의 게이트 전극"이라는 표현이라면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또, 본 명세서 등에서 "전극" 이나 "배선"이라는 용어는, 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, "전극"은 "배선"의 일부로서 이용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는 복수의 "전극" 이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
예를 들면, 워드선의 일부가 제 1 트랜지스터의 제 1 게이트 전극으로서 이용되어도 좋다. 용량 소자선의 일부가 용량 소자의 전극층으로서 이용되어도 좋다.
또, "소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는, "소스"나 "드레인"이라는 용어는 서로 치환하여 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함됨을 주목하라. 여기서, "어떠한 전기적 작용을 가지는 것"은, 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이라면, 특별히 제한을 받지 않는다.
예를 들면, "어떠한 전기적 작용을 가지는 것"에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
(실시형태 1)
본 발명의 일 양태에 관한 기억 장치의 구성에 대하여, 도 1 내지 도 8을 참조하여 설명한다.
＜기억 장치의 구성＞
도 1은 기억 장치의 구성의 일례를 나타낸 개념도이다. 본 발명의 일 양태에 관한 기억 장치는 상부에 복수의 메모리 셀 어레이(도 1에서는, 2개의 메모리 셀 어레이를 대표적으로 도시함)를 가지고, 하부에 복수의 메모리 셀 어레이를 구동시키기 위해 고속 동작이 필요한 구동 회로나 제어 회로 등의 주변 회로를 가지는 적층 구조의 기억 장치이다. 또한, 구동 회로나 제어 회로는 논리 회로, 아날로그 회로, 및/또는 연산 회로를 포함할 수 있음을 주목하라.
도 1에 나타낸 기억 장치는 상부에 복수의 메모리 셀을 가지는 메모리 셀 어레이(201a), 복수의 메모리 셀을 가지는 메모리 셀 어레이(201b)를 가지고, 하부에 제 1 구동 회로(211), 제 2 구동 회로(212), 제 3 구동 회로(213), 제 4 구동 회로(214), 제 5 구동 회로(215), 컨트롤러(218), 어드레스 버퍼(221), I/O 버퍼(220) 등의 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b)를 동작시키기 위해 필요한 주변 회로(210)를 가진다. 제 1 구동 회로(211)는 칼럼 디코더(217a) 및 센스 증폭기군(216a)을 가지고, 제 2 구동 회로(212)는 칼럼 디코더(217b) 및 센스 증폭기군(216b)을 가진다.
메모리 셀 어레이(201a)와 메모리 셀 어레이(201b)는 중첩하여 배치된다. 따라서, 단위 면적당의 기억 용량을 높일 수 있다. 또한, 도 1에서는, 2개의 메모리 셀 어레이(메모리 셀 어레이(201a)와 메모리 셀 어레이(201b))를 중첩하여 배치하는 예를 나타냈지만, 본 발명에서 중첩하여 배치하는 메모리 셀 어레이의 수는 2개로 한정되지 않는다.
본 발명의 일 양태에 따르면, 다층 배선 기술을 이용하여 복수의 메모리 셀 어레이를 중첩하여 배치된다. 여기서, 메모리 셀 어레이를 1층으로 한 경우(다층 배선 기술을 이용하지 않는 경우)에 대하여, 이 메모리 셀 어레이를 분할하여, 다층으로 중첩하여 배치하는 방법에 대하여, 모식도를 이용하여 설명한다.
＜메모리 셀 어레이 분할 및 중첩하는 방법＞
도 3의 (A) 내지 (H)는, 메모리 셀 어레이의 분할, 및 다층으로 중첩하여 배치하는 방법에 대하여 모식적으로 나타낸 도면이다.
도 3(A)에 도시한 바와 같이, 메모리 셀 어레이(601)는 비트선 구동 회로(611)와 워드선 구동 회로(612)에 의해 구동된다. 메모리 셀 어레이(601)는 매트릭스 형상으로 배치된 복수의 메모리 셀을 가지고, 각 메모리 셀은 비트선 및 워드선과 전기적으로 접속되어 있다. 여기서, 비트선은 행방향(도면의 좌우의 방향)으로 연장하여 배치되어 있는 것으로 한다. 또, 워드선은 열방향(도면의 상하의 방향)으로 연장하여 배치되어 있는 것으로 한다. 그리고, 비트선은 비트선 구동 회로(611)에 의해 구동되고, 워드선은 워드선 구동 회로(612)에 의해 구동된다. 도 3(A)은, 메모리 셀 어레이를 1층으로 한 경우(다층 배선 기술을 이용하지 않는 경우)의 구성을 나타낸다.
본 발명의 일 양태에 따르면, 단위 면적당의 기억 용량을 높이기 위해, 메모리 셀 어레이(601)를 분할하고, 분할한 메모리 셀 어레이를 중첩하여 배치한다.
메모리 셀 어레이(601)를 2개로 분할하는 방법의 예로서는, 도 3(B)나 도 3(C)에 나타낸 방법이 있다. 도 3(B)에 나타낸 바와 같이, 메모리 셀 어레이(601)의 1열을 2개로 분할하는 방법이 있다. 또, 도 3(C)에 나타낸 바와 같이, 메모리 셀 어레이(601)의 1행을 2개로 분할하는 방법이 있다. 그리고, 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)를 중첩하여 배치한다. 또한, 비트선 구동 회로(611) 및 워드선 구동 회로(612)도 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)에 중첩하여 배치한다.
도 3(B)에 나타낸 분할 방법에서, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)는 워드선이 전기적으로 접속된 구성으로 할 수 있다. 도 3(C)에 나타낸 분할 방법에서는, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)는 비트선이 전기적으로 접속된 구성으로 할 수 있다. 이때, 메모리 셀 어레이(601A)의 워드선과 메모리 셀 어레이(601B)의 워드선이 서로 중첩되지 않게 배치하면 좋다. 또, 메모리 셀 어레이(601A)의 비트선과 메모리 셀 어레이(601B)의 비트선이 서로 겹치지 않게 배치하면 좋다. 이렇게 하여, 워드선 및 비트선의 기생 용량을 저감할 수 있다.
또한, 메모리 셀 어레이를 2 분할하는 방법은, 도 3(B) 및 도 3(C)에 나타낸 방법에 한정되지 않음을 주목하라. 예를 들면, 메모리 셀 어레이의 홀수번째행을 메모리 셀 어레이(601A)로 하고, 짝수번째행을 메모리 셀 어레이(601B)로 할 수 있다. 또, 메모리 셀 어레이의 홀수번째열을 메모리 셀 어레이(601A)로 하고, 짝수번째열을 메모리 셀 어레이(601B)로 할 수도 있다.
메모리 셀 어레이(601)를 3개로 분할하는 방법의 예로서는, 도 3(D)이나 도 3(E)에 나타낸 방법이 있다. 도 3(D)에 나타낸 바와 같이, 메모리 셀 어레이(601)의 1열을 3개로 분할하는 방법이 있다. 또, 도 3(E)에 나타낸 바와 같이 메모리 셀 어레이(601)의 1행을 3개로 분할하는 방법이 있다. 그리고, 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)를 중첩하여 배치한다. 또한, 비트선 구동 회로(611) 및 워드선 구동 회로(612)도, 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)에 중첩하여 배치한다.
여기서, 도 3(D)에 나타낸 분할 방법에서는, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)는 워드선이 전기적으로 접속된 구성으로 할 수 있다. 도 3(E)에 나타낸 분할 방법에서는, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)는 비트선이 전기적으로 접속된 구성으로 할 수 있다. 이때, 메모리 셀 어레이(601A)의 워드선과 메모리 셀 어레이(601B)의 워드선, 메모리 셀 어레이(601B)의 워드선과 메모리 셀 어레이(601C)의 워드선이 서로 겹치지 않게 배치하면 좋다. 또, 메모리 셀 어레이(601A)의 비트선과 메모리 셀 어레이(601B)의 비트선, 메모리 셀 어레이(601B)의 비트선과 메모리 셀 어레이(601C)의 비트선이 서로 겹치지 않게 배치하면 좋다. 이렇게 하여, 워드선 및 비트선의 기생 용량을 저감할 수 있다.
메모리 셀 어레이(601)를 4개로 분할하는 방법의 예로서는, 도 3(F) 내지 도 3(H)에 나타낸 방법이 있다. 도 3(F)에 나타낸 바와 같이, 메모리 셀 어레이(601)의 1열을 2개로 분할하고, 또한 1행을 2개로 분할하는 방법이 있다. 도 3(G)에 나타낸 바와 같이, 메모리 셀 어레이(601)의 1열을 4개로 분할하는 방법이 있다. 또, 도 3(H)에 나타낸 바와 같이, 메모리 셀 어레이(601)의 1행을 4개로 분할하는 방법이 있다. 그리고, 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)와 메모리 셀 어레이(601D)를 중첩하여 배치한다. 또한, 비트선 구동 회로(611) 및 워드선 구동 회로(612)도 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)와 메모리 셀 어레이(601D)에 중첩하여 배치한다.
여기서, 도 3(F)에 나타낸 분할 방법에서는, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)는 비트선이 전기적으로 접속되고, 서로 중첩된 메모리 셀 어레이(601C)와 메모리 셀 어레이(601D)는 비트선이 전기적으로 접속되고, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601C)는 워드선이 전기적으로 접속되고, 서로 중첩된 메모리 셀 어레이(601B)와 메모리 셀 어레이(601D)는 워드선이 전기적으로 접속된 구성으로 할 수 있다. 도 3(G)에 나타낸 분할 방법에서, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)와 메모리 셀 어레이(601D)는 워드선이 전기적으로 접속된 구성으로 할 수 있다. 도 3(H)에 나타낸 분할 방법에서, 서로 중첩된 메모리 셀 어레이(601A)와 메모리 셀 어레이(601B)와 메모리 셀 어레이(601C)와 메모리 셀 어레이(601D)는 비트선이 전기적으로 접속된 구성으로 할 수 있다. 이때, 메모리 셀 어레이(601A)의 워드선과 메모리 셀 어레이(601B)의 워드선, 메모리 셀 어레이(601B)의 워드선과 메모리 셀 어레이(601C)의 워드선, 메모리 셀 어레이(601C)의 워드선과 메모리 셀 어레이(601D)의 워드선이 서로 겹치지 않게 배치하면 좋다. 또, 메모리 셀 어레이(601A)의 비트선과 메모리 셀 어레이(601B)의 비트선, 메모리 셀 어레이(601B)의 비트선과 메모리 셀 어레이(601C)의 비트선, 메모리 셀 어레이(601C)의 비트선과 메모리 셀 어레이(601D)의 비트선이 서로 겹치지 않게 배치하면 좋다. 이렇게 하여, 워드선 및 비트선의 기생 용량을 저감할 수 있다.
또한, 메모리 셀 어레이를 분할하는 방법은, 도 3(B) 내지 도 3(H)에 나타낸 방법으로 한정되지 않음을 주목하라. 메모리 셀 어레이를 5개 이상으로 분할해도 좋다.
또한, 분할된 개개의 메모리 셀 어레이의 종횡비가 1대 1에 가까워지도록, 메모리 셀 어레이(601)를 분할하는 것이 바람직하다. 또, 분할된 각 메모리 셀 어레이에 포함되는 메모리 셀의 수가 같아지도록 메모리 셀 어레이(601)를 분할하는 것이 바람직하다. 이렇게 하여, 단위 면적당의 기억 용량을 더욱 높일 수 있다.
예를 들면, 다층 배선 기술을 이용하지 않고, 메모리 셀 어레이가 1개만으로 기억 장치를 형성한 경우(도 3(A)에 대응), 메모리 셀 면적은 8F2∼10 F2가 된다(F는 설계 룰로 정해지는 하프 피치). 한편, 메모리 셀 어레이를 8∼10층 중첩하여 배치하는 것에 의해, 메모리 셀 면적을 1 F2로 감소시키는 것이 가능하다.
다음에, 각 메모리 셀의 구성에 대하여 설명한다.
＜메모리 셀의 구성＞
도 5에, 메모리 셀 어레이(도 1의 메모리 셀 어레이(201a), 메모리 셀 어레이(201b), 도 3의 메모리 셀 어레이(601), 메모리 셀 어레이(601A)∼메모리 셀 어레이(601D) 등)에 적용할 수 있는 메모리 셀의 회로 구성의 일례를 나타낸다. 메모리 셀(170)은 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(162)와 용량 소자(164)에 의해 구성된다.
도 5에 도시한 메모리 셀(170)에 있어서, 비트선(BL)은 트랜지스터(162)의 소스 전극 또는 드레인 전극과 전기적으로 접속되고, 워드선(WL)은 트랜지스터(162)의 게이트 전극과 전기적으로 접속되고, 트랜지스터(162)의 소스 전극 또는 드레인 전극은 용량 소자(164)의 제 1 단자와 전기적으로 접속되어 있다.
산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 가진다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(164)의 제 1 단자의 전위(혹은, 용량 소자(164)에 축적된 전하)를 매우 장시간에 걸쳐 보유하는 것이 가능하다. 또, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(162)에서는, 단채널 효과가 나타나기 어렵다는 이점도 있다.
다음에, 도 5에 나타낸 메모리 셀(170)에, 정보의 기입 및 보유를 행하는 경우에 대하여 설명한다.
우선, 워드선(WL)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 비트선(BL)의 전위가 용량 소자(164)의 제 1 단자에 인가된다(기입). 그 후, 워드선(WL)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 한다. 따라서, 용량 소자(164)의 제 1 단자의 전위가 보유된다(보유).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 용량 소자(164)의 제 1 단자의 전위(혹은 용량 소자(164)에 축적된 전하)를 장시간에 걸쳐 보유할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(164)가 서로 전기적으로 도통하고, 비트선(BL)과 용량 소자(164) 사이에 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화된다. 비트선(BL)의 전위의 변화량은 용량 소자(164)의 제 1 단자의 전위(혹은 용량 소자(164)에 축적된 전하)에 따라, 다른 값을 가진다.
예를 들면, 용량 소자(164)의 제 1 단자의 전위를 V, 용량 소자(164)의 용량을 C, 비트선(BL)이 가지는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0라고 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB*VB0＋C*V)/(CB＋C)가 된다. 따라서, 메모리 셀(170) 상태로서 용량 소자(164)의 제 1 단자의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1를 보유하고 있는 경우의 비트선(BL)의 전위( = (CB*VB0＋C*V1)/(CB＋C))는, 전위 V0를 보유하고 있는 경우의 비트선(BL)의 전위( = (CB*VB0＋C*V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 읽어낼 수 있다.
이와 같이, 도 5에 나타낸 메모리 셀은 트랜지스터(162)의 오프 전류가 매우 작다는 특징으로부터, 용량 소자(164)에 축적된 전하는 장시간에 걸쳐서 보유할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또, 트랜지스터(162)를 노멀리 오프(normally-off)(enhancement형)의 트랜지스터로 하고, 전력이 공급되지 않는 경우에, 트랜지스터(162)의 게이트에는 접지 전위가 입력되는 구성으로 할 수 있다. 이렇게 하여, 전력이 공급되지 않는 경우에도, 트랜지스터(162)는 오프 상태를 유지할 수 있고, 용량 소자(164)에 축적된 전하를 계속하여 보유할 수 있다. 따라서, 전력이 공급되지 않는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
＜메모리 셀 어레이의 회로 구성 및 구동 방법＞
다음에, 도 6에 메모리 셀 어레이(201)와 주변 회로의 일부의 회로도를 나타낸다. 또한, 도 6에서는 이해를 쉽게 하기 위해, 회로도 상에서는, 메모리 셀 어레이(201)와 주변 회로의 일부가 동일 평면에 제공되도록 나타내고 있음을 주목하라. 그러나 실제의 기억 장치에서는, 메모리 셀 어레이(201) 이외의 주변 회로의 일부는 메모리 셀 어레이(201)의 하부에 제공되어 있는 것으로 한다. 또, 메모리 셀 어레이(201)는 복수의 메모리 셀 어레이로 분할되고, 그들 복수의 메모리 셀 어레이가 서로 겹치도록 제공되어 있는 것으로 한다. 도 6에 나타낸 메모리 셀 어레이(201)에는 도 5에 나타낸 메모리 셀(170)이 적용되어 있다.
도 6에 나타낸 메모리 셀 어레이(201)는 m개의 워드선(WL)과, n개의 비트선(BLa) 및 비트선(BLb)과, 메모리 셀(170)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 형성된 복수의 메모리 셀(170)을 가진다. 워드선(WL(1))∼워드선(WL(i))은 제 4 구동 회로(214)에 전기적으로 접속되고, 워드선(WL(i＋1))∼워드선(WL(m))은 제 3 구동 회로(213)에 전기적으로 접속되어 있다. 또, 비트선(BLa(1))∼비트선(BLa(j)) 및 비트선(BLb(1))∼비트선(BLb(j))은 제 2 구동 회로(212)에 전기적으로 접속되고, 비트선(BLa(j＋1))∼비트선(BLa(n)) 및 비트선((BLb(j＋1))∼비트선(BLb(n))은 제 1 구동 회로(211)에 전기적으로 접속된다. 또, 제 1 구동 회로(211) 및 제 2 구동 회로(212)는 각각 제 5 구동 회로(215)에 전기적으로 접속된다.
제 1 구동 회로(211)는 칼럼 디코더(217a) 및 센스 증폭기군(216a)을 가지고, 센스 증폭기군(216a)은 센스 증폭기(222(j＋1))∼센스 증폭기(222(n))를 가진다. 칼럼 디코더(217a)는 센스 증폭기(222(j＋1))∼센스 증폭기(222(n))와 칼럼 어드레스선(CA(j＋1))∼칼럼 어드레스선(CA(n))을 통하여 전기적으로 접속되어 있고, 센스 증폭기(222(j＋1))∼센스 증폭기(222(n))는 메모리 셀 어레이(201)와 비트선(BLa(j＋1))∼비트선(BLa(n)) 및 비트선(BLb(j＋1))∼비트선(BLb(n))을 통하여 전기적으로 접속되어 있다. 또, 제 2 구동 회로(212)도 마찬가지로 칼럼 디코더(217b) 및 센스 증폭기군(216b)을 가지고, 센스 증폭기군(216b)은 센스 증폭기(222(1))∼센스 증폭기(222(j))를 가진다. 칼럼 디코더(217b)는 센스 증폭기(222(1))∼센스 증폭기(222(j))와 칼럼 어드레스선(CA(1))∼칼럼 어드레스(CA(j))를 통하여 전기적으로 접속되어 있고, 센스 증폭기(222(1))∼센스 증폭기(222(j))는 메모리 셀 어레이(201)와 비트선(BLa(1))∼비트선(BLa(j)) 및 비트선(BLb(1))∼비트선(BLb(j))을 통하여 전기적으로 접속되어 있다.
도 7에, 센스 증폭기군(216a, 216b)에 적용되는 센스 증폭기의 회로 구성을 나타낸다.
도 7에 나타낸 센스 증폭기는 신호선(φpc)에 트랜지스터(401)의 게이트 전극, 트랜지스터(402)의 게이트 전극, 및 트랜지스터(403)의 게이트 전극이 전기적으로 접속되어 있다. 또, 트랜지스터(402)의 소스 전극 및 드레인 전극의 한쪽과, 트랜지스터(403)의 소스 전극 및 드레인 전극의 한쪽은, 신호선(Vpc)에 전기적으로 접속되어 있다. 트랜지스터(402)의 소스 전극 및 드레인 전극의 다른 한쪽은 신호선(BLa)과 전기적으로 접속되어 있다. 트랜지스터(403)의 소스 전극 및 드레인 전극의 다른 한쪽은 신호선(BLb)와 전기적으로 접속되어 있다. 트랜지스터(401)의 소스 전극 및 드레인 전극의 한쪽은 신호선(BLa)과 전기적으로 접속되어 있고, 트랜지스터(401)의 소스 전극 및 드레인 전극의 다른 한쪽은 신호선(BLb)과 전기적으로 접속되어 있다. 또, 트랜지스터(404)의 게이트 전극과, 트랜지스터(405)의 게이트 전극과, 트랜지스터(406)의 소스 전극 및 드레인 전극의 한쪽과, 트랜지스터(407)의 소스 전극 및 드레인 전극의 한쪽과, 신호선(BLa)은 전기적으로 접속되어 있고, 트랜지스터(406)의 게이트 전극과, 트랜지스터(407)의 게이트 전극과, 트랜지스터(404)의 소스 전극 및 드레인 전극의 한쪽과, 트랜지스터(405)의 소스 전극 및 드레인 전극의 한쪽과, 신호선(BLb)은 전기적으로 접속되어 있다. 또, 트랜지스터(404)의 소스 전극 및 드레인 전극의 다른 한쪽과, 트랜지스터(406)의 소스 전극 및 드레인 전극의 다른 한쪽과, 트랜지스터(408)의 소스 전극 및 드레인 전극의 한쪽은 전기적으로 접속되어 있고, 트랜지스터(405)의 소스 전극 및 드레인 전극의 다른 한쪽과, 트랜지스터(407)의 소스 전극 및 드레인 전극의 다른 한쪽과, 트랜지스터(409)의 소스 전극 및 드레인 전극의 한쪽은 전기적으로 접속되어 있다. 또, 트랜지스터(410)의 소스 전극 및 드레인 전극의 한쪽과, 신호선(BLa)은 전기적으로 접속되어 있고, 트랜지스터(410)의 소스 전극 및 드레인 전극의 다른 한쪽과, 신호선(IOa)은 전기적으로 접속되어 있다. 또, 트랜지스터(411)의 소스 전극 및 드레인 전극의 한쪽과 신호선(BLb)은 전기적으로 접속되어 있고, 트랜지스터(411)의 소스 전극 및 드레인 전극의 다른 한쪽과 신호선(IOb)은 전기적으로 접속되어 있다. 또, 트랜지스터(410)의 게이트 전극과, 트랜지스터(411)의 게이트 전극과, 신호선(CAi)은 전기적으로 접속되어 있다. 트랜지스터(409)의 소스 전극 및 드레인 전극의 다른 한쪽에는 전위(VH)가 인가되고, 트랜지스터(408)의 소스 전극 및 드레인 전극의 다른 한쪽에는 전위(VL)가 인가된다.
또한, 도 7에 나타낸 센스 증폭기에 있어서, 트랜지스터(405), 트랜지스터(407) 및 트랜지스터(409)는 p채널형 트랜지스터이며, 트랜지스터(401)∼트랜지스터(404), 트랜지스터(406), 트랜지스터(408), 트랜지스터(410) 및 트랜지스터(411)는 n채널형 트랜지스터이다.
다음에, 메모리 셀 어레이(201)에 정보의 기입, 보유, 판독을 행하는 경우에 대하여 도 6, 도 7, 및 도 8을 참조하여 설명한다. 또한, 메모리 셀(170)은 용량 소자(164)의 제 1 단자에 전위(VDD) 혹은 전위(VSS)의 2 상태를 보유하는 것으로 하고, 전위(VDD)를 보유하고 있는 상태를 데이터 "1", 전위(VSS)를 보유하고 있는 상태를 데이터 "0"으로 함을 주목하라. 여기서는, 도 6에 나타낸 메모리 셀 어레이(201)의 메모리 셀(170(1,1))에 데이터 "1"을 기입하는 경우, 및 메모리 셀(170(1,1))로부터 데이터 "1"을 읽어내는 경우에 대하여 설명한다. 즉, 메모리 셀 어레이(201)에 포함되는 메모리 셀 중, 제 1 행 제 1 열의 메모리 셀(170(1,1))을 선택하여 데이터의 기입 및 판독을 행하는 경우에 대해 설명한다. 여기서, 데이터의 기입 또는 판독을 행하는 행을 선택행, 데이터의 기입 또는 판독을 행하는 열을 선택열이라고도 한다. 따라서 이하에서는, 1번째행을 선택행으로 하고, 1번째열을 선택열로 한 경우에 대하여 설명한다.
도 6에 나타낸 메모리 셀(170(1,1))에 데이터를 기입하는 경우는, 1번째열의 신호선(CA(1))에 전위(VDD)를 인가한다(신호선(CA(1))을 액티브하게 한다고도 함). 그 결과, 비트선(BLa(1))과 비트선(BLb(1))이 신호선(IOa)과 신호선(IOb)과 각각 도통한다. 또, 도 7에 나타낸 센스 증폭기에 있어서, 신호선(φn)에 인가되는 전위를 VDD, 신호선(φp)에 인가되는 전위를 VSS로 한다. 이렇게 하여, 센스 증폭기에 소정의 전원 전압(전위(VL)와 전위(VH)의 전위차)이 입력되는 상태로 한다(센스 증폭기를 활성화한다고도 함). 이때, 신호선(φpc)에 인가되는 전위는 VSS로 한다. 여기서, 전위(VH)를 VDD로 하고, 전위(VL)를 VSS로 할 수 있다.
그리고, 도 6에 나타낸 제 5 구동 회로(215)가 가지는 판독 회로, 기입 회로 및 래치 회로군은 신호선(IOa) 및 신호선(IOb)에 기입하는 데이터에 대응한 전위를 인가한다. 예를 들면, 메모리 셀(170(1,1))에 데이터 "1"을 기입하는 경우에는, 신호선(IOa)에 VDD를, 신호선(IOb)에 VSS를 인가한다. 그 결과, 비트선(BLa(1))에는 VDD가, 비트선(BLb(1))에는 VSS가 인가된다. 또한, 비트선(BLa(1)) 및 비트선(BLb(1))의 전위는 센스 증폭기가 활성화된 상태라면, 신호선(CA(1))을 비액티브(여기에서는 전위(VSS)를 인가함)로 해도, VDD 혹은 VSS로 유지됨을 주목하라.
다음에, 선택행인 1번째행의 워드선(WL(1))을 액티브하게 하여, 메모리 셀(170(1,1))의 트랜지스터(162)를 온 상태로 한다. 여기서는, 워드선(WL(1))에 전위(VDD)보다 높은 전위(VDDH)를 인가하는 것으로 한다. 그 결과, 메모리 셀(170(1,1))의 용량 소자(164)의 제 1 단자에는 VDD가 인가된다. 그 후, 워드선(WL(1))을 비액티브(여기에서는 전위(VSS)를 인가함)로 하고, 메모리 셀(170(1,1))의 트랜지스터(162)를 오프 상태로 한다. 이와 같이 하여, 메모리 셀(170(1,1))에 데이터 "1"을 기입할 수 있다. 또, 메모리 셀(170(1,1))의 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(164)의 제 1 단자의 전위(혹은 용량 소자(164)에 축적된 전하)는 보유된다.
또한, 여기서는, 데이터 "1"을 기입하는 경우를 설명했지만, 데이터 "0"을 기입하는 경우도 마찬가지임을 주목하라.
다음에, 메모리 셀(170(1,1))로부터 데이터를 읽어내는 경우에 대하여, 도 8에 나타낸 타이밍 차트를 참조하여 설명한다.
메모리 셀(170(1,1))로부터 데이터를 읽어내기 위해서는, 우선, 신호선(φpc)에 인가되는 전위를 VDD로 하고, 비트선(BLa(1)) 및 비트선(BLb(1))을 프리차지하여, 비트선(BLa(1)) 및 비트선(BLb(1))에 전위(Vpc)를 인가해 둔다. 여기에서는, 전위(Vpc)를 VDD/2로 했다. 그리고, 신호선(φpc)에 인가되는 전위를 VSS로 하여 프리차지를 종료한다.
다음에, 선택행인 1번째행의 워드선(WL(1))을 액티브하게 하여, 메모리 셀(170(1,1))이 가지는 트랜지스터(162)를 온 상태로 한다. 여기에서는, 워드선(WL(1))에 전위(VDD)보다 높은 전위(VDDH)를 인가하는 것으로 한다. 그 결과, 비트선(BLa(1))과 메모리 셀(170(1,1))의 용량 소자(164) 사이에서 전하가 재분배되어 비트선(BLa(1))의 전위는 약간 상승한다.
다음에, 센스 증폭기를 활성화시킨다. 여기에서는, 우선, 신호선(φn)에 인가되는 전위를 VSS에서 VDD로 함으로써, 센스 증폭기가 가지는 n채널형의 트랜지스터(408)에 전위(VL)를 인가한다. 그 결과, 비트선(BLa(1))의 전위가 비트선(BLb(1))보다 약간 높아져 있기 때문에, 센스 증폭기는 이 차이를 증폭하여, 비트선(BLb(1))의 전위를 전위(VL)까지 저하시킨다. 계속하여, 신호선(φp)에 인가되는 전위를 VDD로부터 VSS로 함으로써, 센스 증폭기가 가지는 p채널형의 트랜지스터(409)에 전위(VH)를 인가한다. 그 결과, 비트선(BLb(1))의 전위가 비트선(BLa(1))보다 낮은 전위(VL)로 되어 있기 때문에, 센스 증폭기는 이 차이를 증폭하여, 비트선(BLa(1))의 전위를 전위(VH)까지 상승시킨다. 그 결과, 비트선(BLa(1))에는 전위(VH)가, 비트선(BLb(1))에는 전위(VL)가, 각각 인가된다. 도 8에서는 전위(VH)를 VDD로 하고, 전위(VL)를 VSS로 한 예를 나타낸다.
다음에, 선택열인 1번째열의 신호선(CA(1))을 액티브하게 한다. 여기에서는, 신호선(CA(1))에 전위(VDD)를 인가하는 것으로 한다. 그 결과, 비트선(BLa(1))과 비트선(BLb(1))이 제 5 구동 회로(215)가 가지는 판독 회로, 기입 회로 및 래치 회로군과 전기적으로 접속되는 신호선(IOa)과 신호선(IOb)과 각각 도통한다. 따라서, 비트선(BLa(1))과 비트선(BLb(1))의 전위가 판독된다.
이와 같이 하여, 메모리 셀(170(1,1))로부터 데이터가 판독된다.
메모리 셀(170(1,1))에 격납된 데이터가 판독 회로, 기입 회로 및 래치 회로군에 판독된 후, 신호선(CA(1))을 비액티브(여기에서는 전위(VSS)를 인가함)로 하여, 비트선(BLa(1)) 및 비트선(BLb(1))과, 신호선(IOa) 및 신호선(IOb)을 비도통으로 한다. 그리고, 워드선(WL(1))을 비액티브(여기서는 전위(VSS)를 인가함)로 하여, 메모리 셀(170(1,1))이 가지는 트랜지스터(162)를 오프 상태로 한다. 이때, 메모리 셀(170(1,1))에는 다시 데이터 "1"이 격납되게 된다. 그 후, 신호선(φn)에 인가되는 전위를 VDD로부터 VSS로 하고, 신호선(φp)에 인가되는 전위를 VSS로부터 VDD로 함으로써, 센스 증폭기를 비활성으로 해도 좋다. 또, 신호선(φpc)에 인가되는 전위를 VDD로 하고, 비트선(BLa(1)) 및 비트선(BLb(1))을 프리차지해도 좋다.
이상과 같이 하여, 메모리 셀(170(1,1))로부터 데이터 "1"을 읽어낼 수 있다.
또한, 여기에서는, 메모리 셀(170(1,1))로부터 데이터 "1"을 판독하는 경우를 설명했지만, 데이터 "0"을 판독하는 경우도, 판독 동작은 마찬가지임을 주목하라. 그 경우, 비트선(BLa(1))과 메모리 셀(170(1,1))의 용량 소자(164) 사이에 전하가 재분배되어 비트선(BLa(1))의 전위는 약간 저하된다. 센스 증폭기는 이 차이를 증폭하여, 비트선(BLa(1))의 전위를 전위(VL)까지 저하시켜, 비트선(BLb(1))의 전위를 전위(VH)까지 상승시키게 된다.
이상이 메모리 셀 어레이의 회로 구성 및 구동 방법이다.
본 발명에서는, 다층 배선 기술을 이용하여 메모리 셀 어레이(201)를 복수의 층에 중첩하여 형성하는 것이 특징이다. 예를 들면, 도 6에 나타낸 회로도에 있어서, 메모리 셀 어레이(201) 중, 제 1 구동 회로(211)와 제 3 구동 회로(213)로 구동되는 영역(제 1 메모리 셀 어레이), 제 1 구동 회로(211)와 제 4 구동 회로(214)로 구동되는 영역(제 2 메모리 셀 어레이), 제 2 구동 회로(212)와 제 3 구동 회로(213)로 구동되는 영역(제 3 메모리 셀 어레이), 제 2 구동 회로(212)와 제 4 구동 회로(214)로 구동되는 영역(제 4 메모리 셀 어레이)으로 분할하여, 제 1 메모리 셀 어레이 내지 제 4 메모리 셀 어레이를 중첩하여 배치할 수 있다. 이러한 메모리 셀 어레이(201)의 분할 구성은 도 3(F)의 모식도로 나타낸 구성에 대응한다. 제 1 구동 회로(211) 내지 제 4 구동 회로(214) 중, 같은 구동 회로의 조합에 의해 구동되는 영역을 같은 층에 형성하는 예를 나타냈지만, 이것에 한정되는 것은 아니다. 같은 구동 회로의 조합에 의해 구동되는 메모리 셀을 다른 층에 형성할 수도 있다.
다음에, 메모리 셀 어레이와 중첩하여 배치되는 주변 회로의 배치 방법의 일례에 대하여 설명한다.
＜구동 회로의 배치＞
도 2(A)에 도 1에 나타낸 기억 장치의 하부에서의 주변 회로(210)의 블럭도를 나타내고, 도 2(B)에 메모리 셀 어레이(201a)의 중심점(250)에 관한 대칭성에 대하여 나타낸다. 또, 도 2(A)에서는 주변 회로(210)가 메모리 셀 어레이(201a)의 바로 아래에 배치되어 있는 경우를 나타낸다.
도 2에 나타낸 주변 회로(210)는 제 1 구동 회로(211), 제 2 구동 회로(212), 제 3 구동 회로(213), 제 4 구동 회로(214), 제 5 구동 회로(215), 컨트롤러(218), 어드레스 버퍼(221), I/O 버퍼(220)를 가진다. 제 1 구동 회로(211)는 칼럼 디코더(217a) 및 센스 증폭기군(216a)을 가지고, 제 2 구동 회로(212)는 칼럼 디코더(217b) 및 센스 증폭기군(216b)을 가진다. 또, 제 3 구동 회로(213) 및 제 4 구동 회로(214)는 각각 로 디코더(223a), 및 로 디코더(223b)를 가진다. 제 5 구동 회로(215)는 기입 회로와 판독 회로와 래치 회로군을 가진다. 또, 컨트롤러(218)는 모드 레지스터(219)를 가진다.
도 2(A)에 나타낸 주변 회로(210)가 설치되는 기판으로서는, 예를 들면, 실리콘이나 게르마늄, 실리콘 게르마늄, 탄화 실리콘 등의 제 14 족 원소로 이루어지는 반도체 기판, 또, 갈륨 비소나 인듐인 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 "SOI 기판"이란, 절연 표면 위에 실리콘층이 형성된 구성의 기판을 말함을 주목하라. 본 명세서 등에서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함하는 것으로 한다. 또, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 통하여 반도체층이 형성된 구성의 것이 포함되는 것으로 한다. 상술한 기판을 이용하여, 주변 회로(210)를 형성함으로써, 주변 회로(210)를 고속 동작시킬 수 있기 때문에, 바람직하다.
어드레스 버퍼(221)는, 외부로부터 어드레스 신호 ADR가 입력되면, 각종 제어 신호에 따라, 로 디코더(223a) 및 로 디코더(223b)에 로 어드레스 신호를 출력하거나, 칼럼 디코더(217a) 및 칼럼 디코더(217b)에 칼럼 어드레스 신호를 출력한다. 로 디코더(223a) 및 로 디코더(223b)는 입력된 로 어드레스 신호에 기초하여, 로 어드레스가 지정하는 행을 선택한다. 또, 칼럼 디코더(217a) 및 칼럼 디코더(217b)는 입력된 칼럼 어드레스 신호에 기초하여, 칼럼 어드레스가 지정하는 열을 선택한다.
센스 증폭기군(216a, 216b)은 비트선(BL)과 전기적으로 접속되고, 비트선(BL)의 전위를 검출하여, 증폭한다.
제 5 구동 회로(215)는 판독 회로, 기입 회로 및 래치 회로군을 가지고, 센스 증폭기군(216a, 216b)과 전기적으로 접속된다. 판독 회로는, 칼럼 어드레스가 지정하는 열의 센스 증폭기의 출력 신호를 입력 신호로서 메모리 셀에 격납된 데이터를 읽어낸다. 기입 회로는 칼럼 어드레스가 지정하는 열의 비트선(BL)에 기입하는 데이터에 대응하는 신호를 출력한다. 래치 회로군은 메모리 셀로부터 판독 데이터나 메모리 셀에 기입하는 데이터를 격납한다.
I/O 버퍼(220)는 데이터 신호선을 통하여 외부로부터 데이터가 입력되어, 제 5 구동 회로(215)가 가지는 기입 회로나 래치 회로군에 데이터를 출력한다. 또, 판독 회로로부터의 데이터나 래치 회로군이 격납하는 데이터가 입력되어, 외부로 데이터를 출력한다.
컨트롤러(218)는 커맨드 디코더, 모드 레지스터(219) 등을 가지고, 각종 제어 신호(/CS, /RAS, /CAS, /WE 등)가 입력된다. 커맨드 디코더는 각종 제어 신호를 통하여 입력된 커맨드를 디코드한다. 모드 레지스터(219)는 반도체 장치의 동작 모드의 설정을 행하는 레지스터이다. 모드 레지스터(219)에의 기입은 커맨드에 따라 행해지고, 기입하는 데이터는 어드레스 신호를 통하여 인가된다. 또, 컨트롤러(218)는 커맨드 디코더의 출력에 기초하여, 다양한 제어 신호를 생성하여, 각종 회로에 출력한다.
여기서, 제 1 구동 회로(211)와 제 2 구동 회로(212)는, 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치되어 있다. 또, 제 3 구동 회로(213)와 제 4 구동 회로(214)는 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치되어 있다. 이때, 제 3 구동 회로(213) 및 제 4 구동 회로(214)에 있어서 다른 행에 대응하는 회로 부분이 나열된 방향(도 2(A)에서는 지면 좌우의 방향에 상당)과, 제 1 구동 회로(211) 및 제 2 구동 회로(212)에 있어서 다른 열에 대응하는 회로 부분이 나열된 방향(도 2(A)에서는 지면 상하의 방향에 상당)은 교차, 예를 들면 직교하도록 배치되어 있다. 본 발명의 일 양태에 있어서, 점대칭이란, 도 1 및 도 2에 나타낸 제 1 구동 회로(211)와 제 2 구동 회로(212)의 배치와 같이, 제 1 구동 회로(211)를 중심점(250)에 대하여 180도 회전시킴으로써, 제 2 구동 회로(212)와 겹치는 위치 관계를 말한다. 또한, "점대칭"이란 완전한 점대칭은 아니고, 대략 점대칭이면 된다는 점을 주목하라.
도 1과 도 2(A)에 나타낸 바와 같이, 칼럼 디코더 및 로 디코더를 각각 분할하여, 주변 회로(210)에 배치함으로써, 주변 회로(210)의 면적을 축소화할 수 있다. 또, 칼럼 디코더 및 로 디코더를 각각 분할하여 주변 회로(210)에 배치함으로써, 주변 회로(210)를 메모리 셀 어레이(201a)의 바로 아래에 형성할 수 있어, 기억 장치의 소형화를 도모할 수 있다. 특히, 메모리 셀 어레이(201a)의 면적과 주변 회로(210)의 면적을 거의 같게 함으로써, 쓸데없는 영역을 없앨 수 있기 때문에, 기억 장치의 면적의 축소화 및 소형화를 도모할 수 있다. 또한, 주변 회로(210)의 면적을 메모리 셀 어레이(201a)의 면적 이하로 함으로써, 주변 회로(210)에 의한 회로 면적의 증대를 억제할 수 있어, 기억 장치의 면적의 축소화 및 소형화를 도모할 수 있다. 주변 회로(210)의 면적이 메모리 셀 어레이(201a)의 면적보다 큰 폭으로 작은 경우는, 주변 회로(210)의 규모를 늘려, 기억 장치의 인터페이스나 커맨드의 종류 등에 있어서 기능을 향상시켜도 좋다. 또한, 칼럼 디코더 및 로 디코더를 이용하여 설명했지만, 칼럼 디코더 및 로 디코더에 한정되지 않는다. 메모리 셀 어레이에 따라 단(端)에서 단까지 형성할 필요가 있는 회로, 즉, 메모리 셀 어레이의 각 행에 대하여 형성할 필요가 있는 회로나 메모리 셀 어레이의 각 열에 대하여 형성할 필요가 있는 회로에 있어서, 같은 구성으로 함으로써 상술한 효과를 얻을 수 있다.
또한, 도 2(A)에서, 주변 회로(210)는 메모리 셀 어레이(201a)의 바로 아래에 배치되어 있는 경우에 대하여 나타냈지만, 반드시 바로 아래에 형성할 필요는 없다. 그러나, 기억 장치의 면적의 축소화나 소형화를 도모하기 위해서는, 제 1 구동 회로(211) 내지 제 4 구동 회로(214) 등의 주변 회로(210)가 메모리 셀 어레이(201a)의 바로 아래에 설치되어 있는 것이 바람직하다.
도 4의 (A) 내지 (C)에, 제 1 구동 회로(211) 내지 제 4 구동 회로(214)의 배치에 대하여 나타낸다. 또한, 이해를 쉽게 하기 위해, 도 4의 (A) 내지 (C)에서는, 제 1 구동 회로(211) 내지 제 4 구동 회로(214) 이외의 회로는 생략되어 있음을 주목하라.
제 1 구동 회로(211)와 메모리 셀 어레이(도 1에서는, 메모리 셀 어레이(201a) 또는 메모리 셀 어레이(201b))를 전기적으로 접속하는 배선의 수와, 제 2 구동 회로(212)와 메모리 셀 어레이(도 1에서는, 메모리 셀 어레이(201a) 또는 메모리 셀 어레이(201b))를 전기적으로 접속하는 배선의 수는 서로 상이하여도 좋다(도 4(A), 도 4(B) 참조). 즉, 제 1 구동 회로(211)의 면적과 제 2 구동 회로(212)의 면적은 서로 상이하여도 좋다.
한편, 제 1 구동 회로(211)와 메모리 셀 어레이(도 1에서는, 메모리 셀 어레이(201a) 또는 메모리 셀 어레이(201b))를 전기적으로 접속하는 배선의 수와, 제 2 구동 회로(212)와 메모리 셀 어레이(도 1에서는, 메모리 셀 어레이(201a) 또는 메모리 셀 어레이(201b))를 전기적으로 접속하는 배선의 수는 동일한 것이 바람직하다. 따라서, 제 1 구동 회로(211)나 제 2 구동 회로(212)와 접속된 어드레스 신호선을 줄이는 것이 가능하게 된다. 그 결과, 회로 규모를 작게 할 수 있어, 기억 장치의 면적의 축소화 및 소형화를 도모할 수 있다.
또, 제 1 구동 회로(211)와 메모리 셀 어레이(도 1에서는, 메모리 셀 어레이(201a) 또는 메모리 셀 어레이(201b))를 전기적으로 접속하는 배선의 수와 제 2 구동 회로(212)와 메모리 셀 어레이(도 1에서는, 메모리 셀 어레이(201a) 또는 메모리 셀 어레이(201b))를 전기적으로 접속하는 배선의 수를 동일하게 하여, 제 1 구동 회로(211)와 제 2 구동 회로(212)가 메모리 셀 어레이(201a)의 중심점에 대하여 대체로 점대칭이 되도록 배치함으로써, 비트선이나 워드선 등의 배선의 기생 저항이나 기생 용량의 편차를 저감할 수 있어, 안정적으로 동작시킬 수 있다.
또한, 제 1 구동 회로(211) 및 제 2 구동 회로(212)에 대하여 설명했지만, 제 3 구동 회로(213) 및 제 4 구동 회로(214)에 대해서도 같은 효과를 얻을 수 있다.
도 1 및 도 2(A)에서, 제 1 구동 회로(211) 내지 제 4 구동 회로(214)가 1개씩 배치되는 경우에 대하여 설명했지만, 도 4(C)에서, 제 1 구동 회로(211) 내지 제 4 구동 회로(214)가 각각 분할되어 2개씩 배치되는 경우에 대하여 설명한다.
도 4(C)에 나타낸 바와 같이, 제 1 구동 회로(211a)와 제 2 구동 회로(212a)는 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치되어 있고, 제 1 구동 회로(211b)와 제 2 구동 회로(212b)는 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치되어 있다. 마찬가지로, 제 3 구동 회로(213a)와 제 4 구동 회로(214a)는 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치되어 있고, 제 3 구동 회로(213b)와 제 4 구동 회로(214b)는 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치되어 있다.
제 1 구동 회로(211) 및 제 2 구동 회로(212)를 각각 분할하고, 분할된 제 1 구동 회로(211) 및 분할된 제 2 구동 회로(212)들이 메모리 셀 어레이(201a)의 중심점에 대하여 점대칭이 되도록 배치한다. 또, 제 3 구동 회로(213) 및 제 4 구동 회로(214)를 각각 분할하고, 분할된 제 3 구동 회로(213) 및 분할된 제 4 구동 회로(214)들이 메모리 셀 어레이(201a)의 중심점에 대하여 점대칭이 되도록 배치한다. 따라서, 쓸데없는 영역을 없앨 수 있기 때문에, 주변 회로(210)의 면적을 축소화할 수 있다. 또, 주변 회로(210)를 메모리 셀 어레이(201a)의 바로 아래에 형성할 수 있기 때문에, 기억 장치의 소형화를 도모할 수 있다. 또한, 메모리 셀 어레이(201a)의 면적과 주변 회로(210)의 면적을 거의 같게 함으로써, 쓸데없는 영역을 없앨 수 있다. 따라서, 기억 장치의 면적의 축소화 및 소형화를 도모할 수 있다.
또한, 도 4(C)에서는, 제 1 구동 회로(211) 내지 제 4 구동 회로(214)가 분할되어 각각 2개씩 배치되는 경우에 대하여 설명했지만, 본 발명의 일 양태는 이것에 한정되지 않음을 주목하라. 제 1 구동 회로(211) 내지 제 4 구동 회로(214)가 각각 3개 이상 분할된 것이어도 좋다. 어쨌든, 제 1 구동 회로(211) 내지 제 4 구동 회로(214)가 메모리 셀 어레이(201a)의 중심점(250)에 대하여 점대칭이 되도록 배치함으로써, 상술한 효과를 얻을 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 양태에 관한 기억 장치의 구성 및 그 제작 방법에 대하여, 도 9 내지 도 14, 및 도 16을 참조하여 설명한다.
＜기억 장치의 단면 구성＞
도 9(A) 및 도 16(A)은 기억 장치의 단면도이다. 도 9(A)에서, B1－B2는 트랜지스터의 채널 길이 방향과 평행한 단면도이다. 도 16(A)에 있어서, C1－C2는, 트랜지스터의 채널 폭 방향과 평행한 단면도이다. 도 9(A) 및 도 16(A)에 나타낸 기억 장치는 상부에 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b)를 가지고, 하부에 주변 회로(210)를 가진다. 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b)가 가지는 복수의 메모리 셀 중, 메모리 셀 어레이(201a)에 포함되는 메모리 셀(170a)과, 메모리 셀 어레이(201b)에 포함되는 메모리 셀(170b)을 대표로 나타낸다. 도 9(B) 및 도 16(B)은, 도 9(A) 및 도 16(A)에서의 메모리 셀(170a) 및 메모리 셀(170b)의 구성(메모리 셀(170)의 구성이라고 함)을 상세하게 나타낸 도면이다. 메모리 셀(170a) 및 메모리 셀(170b)은 같은 구성으로 할 수 있다. 상부의 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b)에서는 산화물 반도체를 채널 형성 영역으로서 이용한 트랜지스터(162)를 가지고, 하부의 주변 회로(210)에서는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터(160)를 가진다. 또한, 기억 장치의 상부에 설치되는 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b) 및 주변 회로(210)의 상세한 사항에 대해서는, 실시형태 1을 참작할 수 있음을 주목하라. 또한, 도 9(A), 도 16(A)에서는 2개의 메모리 셀 어레이(메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b))가 적층된 구성을 예로서 나타냈지만, 적층하는 메모리 셀 어레이의 수는 이것에 한정되지 않는다.
트랜지스터(160), 트랜지스터(162)에는, n채널형 트랜지스터 또는, p채널형 트랜지스터를 이용할 수 있다. 여기에서는, 트랜지스터(160), 트랜지스터(162)는, 모두 n채널형 트랜지스터로서 설명한다. 또, 본 발명의 일 양태에서, 기술적인 본질은 정보를 보유하기 위해 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(162)의 채널 형성 영역에 이용하는 점에 있다. 따라서, 기억 장치에 이용되는 재료나 기억 장치의 구조 등, 기억 장치의 구체적인 구성을 여기서 나타내는 것에 한정할 필요는 없다.
트랜지스터(160)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 설치된 게이트 전극(110)과, 금속 화합물 영역(124)과 전기적으로 접속하는 소스 전극 또는 드레인 전극(130a, 130b)을 가진다. 또, 트랜지스터(160)를 덮도록 절연층(128)이 형성되어 있다. 소스 전극 또는 드레인 전극(130a, 130b)은 절연층(128)에 형성된 개구를 통하여, 금속 화합물 영역(124)과 전기적으로 접속되어 있다. 또, 절연층(128) 위에는, 소스 전극 또는 드레인 전극(130a)에 접하여 전극(136a)이 형성되고, 소스 전극 또는 드레인 전극(130b)에 접하여 전극(136b)이 형성되어 있다.
또, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있고, 트랜지스터(160) 위에 절연층(128)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 9(A)에 나타낸 바와 같이 트랜지스터(160)가 사이드 월 절연층을 가지지 않는 구성으로 하는 것이 바람직함을 주목하라. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 사이드 월 절연층을 형성하고, 그 사이드 월 절연층과 중첩하는 영역에 형성된 불순물 농도가 다른 영역을 포함하여 불순물 영역(120)을 형성해도 좋다.
트랜지스터(162)는 절연층(128) 등의 위에 형성된 산화물 반도체층(144)과 산화물 반도체층(144)과 전기적으로 접속되어 있는 전극(142a), 및 전극(142b)과, 산화물 반도체층(144), 전극(142a), 및 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 설치된 전극(148a)을 가진다. 전극(148a)은 트랜지스터(162)의 게이트 전극으로서 기능한다. 전극(142a) 및 전극(142b)의 한쪽은 트랜지스터(162)의 드레인 전극으로서 기능하고, 다른 한쪽은 소스 전극으로서 기능한다.
여기서, 산화물 반도체층(144) 등, 트랜지스터에 이용되는 산화물 반도체층은 수소 등의 불순물이 충분히 제거되고, 그 후, 충분한 산소가 공급됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층 중의 수소 농도는, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)으로 측정되는 것임을 주목하라. 이와 같이, 수소 농도가 충분히 저감되어 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널 폭(1μm)당의 값)는 100 zA(1 zA(젭트 암페어)는 1×10－21 A) 이하, 바람직하게는 10 zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성의 트랜지스터(트랜지스터(162))를 얻을 수 있다.
또, 산화물 반도체층(144)은 알칼리 금속, 및 알칼리토류 금속의 농도가 충분히 저감된 것인 것이 바람직하다. SIMS 분석법에 의해 측정되는 알칼리 금속 또는 알칼리토류 금속의 농도는, 예를 들면, Na의 경우, 5×1016 cm－3 이하, 바람직하게는 1×1016 cm－3 이하, 더욱 바람직하게는 1×1015 cm－3 이하, Li의 경우, 5×1015 cm－3 이하, 바람직하게는 1×1015 cm－3 이하, K의 경우, 5×1015 cm－3 이하, 바람직하게는 1×1015 cm－3 이하로 한다.
산화물 반도체는 불순물에 대하여 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되어 있다(카미야, 노무라, 호소노, 「어모퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621－633.)는 점을 주목하라. 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속, 및 알칼리토류 금속은 산화물 반도체에 있어서는 악성의 불순물이며, 적은 것이 좋다. 특히 알칼리 금속 중, Na는 산화물 반도체에 접하는 절연막이 산화물인 경우, 그 중으로 확산하여, Na＋가 된다. 또, 산화물 반도체 내에서, 금속과 산소의 결합을 분단하거나, 혹은 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리 온(normally on))화(문턱값의 부(負)로의 시프트), 이동도의 저하 등)를 초래한다. 게다가, 특성 편차의 원인이 된다. 이러한 문제는, 특히 산화물 반도체 중의 수소의 농도가 충분히 낮은 경우에 현저하게 된다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019 cm－3 이하, 특히 5×1018 cm－3 이하인 경우에는, 알칼리 금속의 농도를 상기의 값으로 하는 것이 강하게 요구된다.
또한, 산화물 반도체층(144)에 주석(Sn) 등의 p형을 부여하는 불순물을 첨가함으로써, 산화물 반도체층(144)이 약간(약한) p형의 도전성을 나타내도록 해도 좋음을 주목하라. 상기와 같이 고순도화된 산화물 반도체층은 i형화(진성화) 또는 실질적으로 i형화되어 있으므로, 원자가 전자 제어를 하기 위한 불순물을 미량 첨가하는 것에 의해, 약한 p형의 도전성을 나타내는 산화물 반도체층(144)을 얻을 수 있다. 이렇게 하여, 트랜지스터(162)의 문턱값을 약간 정(正)으로 시프트시킬 수 있다. 따라서, 트랜지스터(162)의 노멀리 온화를 억제하여, 오프 전류를 더욱 저감할 수도 있다. 또, 트랜지스터(162)의 노멀리 온화를 막으려면, 트랜지스터(162)의 산화물 반도체층(144)에 대하여, 게이트 전극(전극(148a))과 반대측의 면에도 절연층을 통하여 제 2 게이트 전극을 설치하고, 이 제 2 게이트 전극에 의해 문턱 전압을 제어하도록 해도 좋다.
또한, 트랜지스터(162)에는, 미세화에 기인하여 소자 사이에 생기는 리크를 억제하기 위해서, 섬 형상으로 가공된 산화물 반도체층을 이용하고 있지만, 섬 형상으로 가공되어 있지 않은 구성을 채용해도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공 시의 에칭에 의한 산화물 반도체층의 오염을 방지할 수 있다.
용량 소자(164)는 전극(142b), 게이트 절연층(146), 및 도전층(148b)으로 구성된다. 즉, 전극(142b)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 한쪽의 전극으로서 기능하게 된다. 이러한 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 전극(142b)과 도전층(148b)과의 절연성을 충분히 확보할 수 있다. 더욱이, 용량이 불필요한 경우는, 용량 소자(164)를 제공하지 않는 구성으로 할 수도 있다.
또한, 트랜지스터(162) 및 용량 소자(164)에 있어서, 전극(142a), 및 전극(142b)의 단부는 테이퍼 형상인 것이 바람직하다. 전극(142a), 전극(142b)의 단부를 테이퍼 형상으로 함으로써, 게이트 절연층(146)의 피복성을 향상시켜, 단 끊김을 방지할 수 있다. 여기서, 테이퍼각은 예를 들면, 30°이상 60°이하로 한다. 또한, 테이퍼각이란, 테이퍼 형상을 가지는 층(예를 들면, 전극(142a))을 그 단면(기판의 표면에 수직인 면)에서 관찰했을 때에, 이 층의 측면과 바닥면이 이루는 경사각을 나타냄을 주목하라.
트랜지스터(162) 및 용량 소자(164)의 위에는 절연층(150) 및 절연층(152)이 형성되어 있다. 그리고, 게이트 절연층(146), 절연층(150), 절연층(152) 등에 형성된 개구에는 전극(154a)이 설치되고, 절연층(152) 위에, 전극(154a)과 전기적으로 접속하는 배선(156)이 형성된다. 배선(156)은 각 메모리 셀 어레이(같은 층에 배치된 메모리 셀 어레이)에 있어서, 메모리 셀의 하나와 다른 메모리 셀을 전기적으로 접속하는 배선이며, 예를 들면, 비트선으로 할 수 있다. 또, 전극(148a)은 C1－C2의 방향으로 연장되어 있고, 각 메모리 셀 어레이(같은 층에 배치된 메모리 셀 어레이)에 있어서, 메모리 셀의 하나와 다른 메모리 셀을 전기적으로 접속하는 배선이며, 예를 들면, 워드선로 할 수 있다(도 16(A) 참조). 또한, 도시하지 않았지만, 도전층(148b)은 C1－C2의 방향으로 연장되어 있고, 각 메모리 셀 어레이(같은 층에 배치된 메모리 셀 어레이)에 있어서, 메모리 셀의 하나와 다른 메모리 셀을 전기적으로 접속하는 배선이며, 예를 들면, 용량 소자선으로 할 수 있다.
또, 메모리 셀 어레이(201a)가 가지는 배선(156)은 전극(502a)과 전극(501a)과 전극(126)을 통하여 전극(136c)과 전기적으로 접속되어 있다. 따라서, 하층의 주변 회로(210)와 상층의 메모리 셀 어레이(201a)의 비트선을 전기적으로 접속할 수 있다. 또한, 도 9(A)에서, 전극(501a)은 전극(126)을 통하여 전극(136c)과 전기적으로 접속하는 경우에 대하여 나타냈지만 이것에 한정되지 않는다. 메모리 셀 어레이(201a)의 바로 아래의 절연층(140)에 전극(136c)에 이르는 개구를 형성한 후, 전극(501a)을 형성함으로써, 전극(501a)과 전극(136c)이 직접 접하는 구조로 해도 좋다.
또, 전극(148a)은 전극(557)을 통하여 전극(556)과 전기적으로 접속되어 있다. 따라서, 하층의 주변 회로(210)와 상층의 메모리 셀 어레이(201a)의 워드선을 전기적으로 접속할 수 있다. 또한, 도 16(A)에서, 전극(148a)은 전극(557)을 통하여 전극(556)과 전기적으로 접속하는 경우에 대하여 나타냈지만 이것에 한정되지 않는다. 메모리 셀 어레이(201a)의 바로 아래의 절연층(140)에 전극(556)에 이르는 개구를 형성한 후, 전극(148a)을 형성함으로써, 전극(148a)과 전극(556)이 직접 접하는 구조로 해도 좋다.
또한, 도시하지 않았지만, 메모리 셀 어레이(201a)의 워드선과 마찬가지로, 용량 소자선으로서 기능하는 도전층(148b)도 하층의 주변 회로(210)와 전기적으로 접속할 수 있다.
다음에, 복수의 메모리 셀 어레이 간의 배선이 전기적으로 접속하는 방법에 대하여 설명한다.
메모리 셀 어레이(201a)가 가지는 비트선과 메모리 셀 어레이(201b)가 가지는 비트선을 전기적으로 접속하는 경우에 대하여, 도 9(A)를 이용하여 설명한다.
메모리 셀 어레이(201a)가 가지는 비트선으로서 기능하는 배선(156)과, 메모리 셀 어레이(201b)가 가지는 비트선으로서 기능하는 배선(156)은, 전극(500), 전극(501b), 전극(502b)을 통하여 전기적으로 접속된다. 또한, 도 9(A)에서, 메모리 셀 어레이(201b)의 바로 아래의 절연층(140)에 메모리 셀 어레이(201a)의 배선(156)에 이르는 개구를 형성한 후, 전극(501b)을 형성함으로써, 전극(501b)과 메모리 셀 어레이(201a)의 배선(156)이 직접 접하는 구조로 해도 좋다.
또한, 도 9(A)에서, 메모리 셀 어레이(201a)의 비트선과 주변 회로(210)와의 전기적 접속을 행하는 전극을 형성하는 위치와, 메모리 셀 어레이(201a)의 비트선과 메모리 셀 어레이(201b)의 비트선과의 전기적 접속을 행하는 전극을 형성하는 위치를, 평면 레이아웃 상에서 크게 다르게 하는 예를 나타냈지만, 이것에 한정되지 않는다. 복수의 메모리 셀 어레이 간에서의 비트선의 접속 위치는, 다양한 위치로 할 수 있다. 예를 들면, 메모리 셀 어레이(201a)의 비트선과 주변 회로(210)와의 전기적 접속을 행하는 전극과 중첩하여, 메모리 셀 어레이(201a)의 비트선과 메모리 셀 어레이(201b)의 비트선과의 전기적 접속을 행하는 전극을 형성해도 좋다. 또한, 예를 들면, 3개 이상의 메모리 셀 어레이를 중첩하여 배치하는 경우에, 복수의 메모리 셀 어레이 간에서의 비트선의 접속 위치를 중첩하여도 좋다. 접속 위치를 중첩하는 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 기억 장치의 집적도를 높일 수 있다.
메모리 셀 어레이(201a)가 가지는 워드선과 메모리 셀 어레이(201b)가 가지는 워드선을 전기적으로 접속하는 경우에 대하여, 도 16(A)을 이용하여 설명한다.
메모리 셀 어레이(201a)가 가지는 워드선으로서 기능하는 전극(148a)과 메모리 셀 어레이(201b)가 가지는 워드선으로서 기능하는 전극(148a)은, 전극(551), 전극(552), 전극(553)을 통하여 전기적으로 접속된다. 또한, 도 16(A)에서, 메모리 셀 어레이(201b)의 바로 아래의 절연층(140)에 메모리 셀 어레이(201a)의 전극(552)에 이르는 개구를 형성한 후, 메모리 셀 어레이(201b)의 전극(148a)을 형성함으로써, 메모리 셀 어레이(201b)의 전극(148a)과 메모리 셀 어레이(201a)의 전극(552)이 직접 접하는 구조로 해도 좋다.
또한, 도 16(A)에서, 메모리 셀 어레이(201a)의 워드선과 주변 회로(210)와의 전기적 접속을 행하는 전극을 형성하는 위치와, 메모리 셀 어레이(201a)의 워드선과 메모리 셀 어레이(201b)의 워드선과의 전기적 접속을 행하는 전극을 형성하는 위치를, 평면 레이아웃 상에서 크게 다르게 하는 예를 나타냈지만, 이것에 한정되지 않는다. 복수의 메모리 셀 어레이 간에서의 워드선의 접속 위치는 다양한 위치로 할 수 있다. 예를 들면, 메모리 셀 어레이(201a)의 워드선과 주변 회로(210)와의 전기적 접속을 행하는 전극과 중첩하여, 메모리 셀 어레이(201a)의 워드선과 메모리 셀 어레이(201b)의 워드선과의 전기적 접속을 행하는 전극을 형성해도 좋다. 또 예를 들면, 3개 이상의 메모리 셀 어레이를 중첩하여 배치하는 경우에, 복수의 메모리 셀 어레이 간에서의 워드선의 접속 위치를 중첩하여도 좋다. 접속 위치를 중첩하는 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 기억 장치의 집적도를 높일 수 있다.
또, 도시하지 않았지만, 복수의 메모리 셀 어레이 간에서의 용량 소자선의 전기적 접속에 대해서도, 상기 워드선의 접속과 마찬가지로 행할 수 있다.
도 9(A)나 도 16(A)에 나타낸 기억 장치에서, 상부의 메모리 셀 어레이(201a)와 하부의 주변 회로(210)와의 사이에 절연층(140)이 형성되어 있다. 본 발명은, 복수의 메모리 셀 어레이를 적층하는 것이 특징이다. 따라서, 절연층(140)의 표면, 절연층(152)의 표면은 CMP 등을 이용하여 평탄화되어 있는 것이 바람직하다.
트랜지스터(160)의 채널 형성 영역에는, 산화물 반도체 이외의 반도체 재료가 이용되고 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 이용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 산화물 반도체 이외의 재료를 이용한 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
한편, 트랜지스터(162)의 채널 형성 영역에는, 산화물 반도체 재료가 이용되고 있다. 본 명세서 등에 개시되는 산화물 반도체 재료를 이용한 트랜지스터는 매우 작은 오프 전류를 실현할 수 있다. 이 특성에 의해, 메모리 셀(170)에서, 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또, 전력이 공급되지 않는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 여기서, 트랜지스터(162)를 노멀리 오프(enhancement형)의 트랜지스터로 하고, 전력이 공급되지 않는 경우에, 트랜지스터(162)의 게이트에는 접지 전위가 입력되는 구성으로 할 수 있다. 이렇게 하여, 전력이 공급되지 않는 경우에, 트랜지스터(162)는 오프 상태를 유지할 수 있어, 기억 내용을 계속하여 보유할 수 있다.
또, 메모리 셀(170)에서는, 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 메모리 셀(170)에서는 종래의 불휘발성 메모리에서 문제였던 재기입 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상한다. 또한, 트랜지스터(162)의 온 상태, 오프 상태에 따라, 정보의 기입을 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다. 또, 정보를 소거하기 위한 동작이 불필요하다는 메리트도 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 이용한 구동 회로 등의 주변 회로와 산화물 반도체를 이용한 트랜지스터(보다 넓은 의미로는, 충분히 오프 전류가 작은 트랜지스터)를 이용한 기억 회로를 일체로 구비함으로써, 지금까지 없었던 특징을 가지는 기억 장치를 실현할 수 있다.
또, 도 9에 나타낸 주변 회로(210)가 가지는 구동 회로나 제어 회로는 도 1 또는 도 2(A) 및 도 2(B)에 나타낸 바와 같이 배치되어 있다. 이것에 의해, 기억 장치의 면적의 축소화 및 소형화를 도모할 수 있다.
＜메모리 셀의 단면 구성 및 평면 구성＞
도 10(A) 및 도 10(B)는, 메모리 셀의 구성의 일례이다. 도 10(A)에는 메모리 셀의 단면을, 도 10(B)에는 메모리 셀의 평면을 각각 나타낸다. 여기서, 도 10(A)은 도 10(B)의 A1－A2의 단면에 상당한다. 도 10(A) 및 도 10(B)에 나타낸 메모리 셀은 산화물 반도체를 이용한 트랜지스터(162)를 가진다. 산화물 반도체를 이용한 트랜지스터(162)는 그 특성으로 인하여 장시간의 전하 보유를 가능하게 한다. 또한, 도 10에 나타낸 메모리 셀은 도 5에 나타낸 메모리 셀의 회로도에 상당함을 주목하라.
도 10(A) 및 도 10(B)에 나타낸 메모리 셀의 구성은 도 9(B)나 도 16(B)을 이용하여 설명한 구성과 마찬가지이므로, 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다.
도 11, 도 12, 도 17, 및 도 18에는, 각각 도 10(A) 및 도 10(B)의 것과는 다른 메모리 셀의 구성예를 나타낸다.
도 11(A)에 나타낸 트랜지스터(162)는 산화물 반도체층(144), 및 전극(142a), 전극(142b)과의 사이에, 소스 영역 또는 드레인 영역으로서 기능하는 산화물 도전층(143a), 산화물 도전층(143b)이 형성되어 있다. 산화물 반도체층(144), 및 전극(142a), 전극(142b) 사이에, 소스 영역 또는 드레인 영역으로서 기능하는 산화물 도전층(143a), 산화물 도전층(143b)을 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어 트랜지스터(162)를 고속 동작시킬 수 있다. 또, 산화물 반도체층(144)과, 산화물 도전층과, 소스 전극 또는 드레인 전극을 적층함으로써, 트랜지스터(162)의 내압을 향상시킬 수 있다. 또, 용량 소자(164)는 산화물 도전층(143b)과, 전극(142b)과, 게이트 절연층(146)과, 도전층(148b)으로 구성되어 있다.
도 11(B)에 나타낸 트랜지스터(162)는 산화물 반도체층(144), 및 전극(142a), 전극(142b)과의 사이에, 소스 영역 또는 드레인 영역으로서 기능하는 산화물 도전층(143a), 산화물 도전층(143b)이 형성되어 있는 점에서, 도 11(A)에 나타낸 트랜지스터(162)와 유사하다. 도 11(A)에 나타낸 트랜지스터(162)에서는, 산화물 도전층(143a)과 산화물 도전층(143b)이 산화물 반도체층(144)의 상면 및 측면과 접하고 있다. 이에 반해 도 11(B)에 나타낸 트랜지스터(162)에서는, 산화물 도전층(143a), 산화물 도전층(143b)이 산화물 반도체층(144)의 상면에서 접하고 있다. 이러한 구성으로 하는 경우에도, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어, 트랜지스터(162)를 고속 동작시킬 수 있다. 또, 산화물 반도체층(144)과, 산화물 도전층과, 소스 전극 또는 드레인 전극을 적층함으로써, 트랜지스터(162)의 내압을 향상시킬 수 있다. 또, 용량 소자(164)의 구성에 대해서는, 도 10(A) 및 도 10(B)의 기재를 참작할 수 있다.
도 12(A)에 나타낸 트랜지스터(162)는 절연층(140) 위에, 전극(142a), 전극(142b), 산화물 반도체층(144), 게이트 절연층(146), 전극(148a)을 포함하는 점에서,도 10에 나타낸 트랜지스터(162)와 공통된다. 도 12(A)에 나타낸 트랜지스터(162)와 도 10에 나타낸 트랜지스터(162)와의 차이는 산화물 반도체층(144), 및 전극(142a), 전극(142b)이 전기적으로 접속하는 위치이다. 즉, 도 10(A)에 나타낸 트랜지스터(162)는 산화물 반도체층(144)을 형성한 후에, 전극(142a), 전극(142b)을 형성함으로써, 적어도 산화물 반도체층(144)의 상면의 일부가 전극(142a), 전극(142b)과 접하고 있다. 이것에 대하여, 도 12(A)에 나타낸 트랜지스터(162)는 전극(142a), 전극(142b)의 상면의 일부가 산화물 반도체층(144)과 접하고 있다. 또, 용량 소자(164)의 구성에 대해서는, 도 10(A) 및 도 10(B)의 기재를 참작할 수 있다.
도 10(A) 및 도 10(B), 도 11(A) 및 도 11(B) 및 도 12(A)에서는 탑 게이트 구조의 트랜지스터를 나타냈지만, 보텀 게이트 구조로 해도 좋다. 도 12(B) 및 도 12(C)에 보텀 게이트 구조의 트랜지스터를 나타낸다.
도 12(B)에 나타낸 트랜지스터(162)는 절연층(140) 위에, 전극(148a)이 형성되고, 전극(148a) 위에 게이트 절연층(146)이 형성되고, 게이트 절연층(146) 위에 전극(142a), 전극(142b)이 형성되고, 게이트 절연층(146), 전극(142a), 및 전극(142b) 위에, 전극(148a)과 중첩하도록 산화물 반도체층(144)이 형성되어 있다. 또, 용량 소자(164)는 절연층(140) 위에 형성된 도전층(148b)과, 게이트 절연층(146)과, 전극(142b)으로 구성되어 있다.
또, 트랜지스터(162) 및 용량 소자(164) 위에, 절연층(150) 및 절연층(151)이 형성되어 있다. 도 10(A)에서 절연층(152)은 절연층(151) 위에 형성된다.
도 12(C)에 나타낸 트랜지스터(162)는 절연층(140) 위에, 전극(148a), 게이트 절연층(146), 전극(142a), 전극(142b), 산화물 반도체층(144)을 포함하는 점에서,도 12(B)에 나타낸 트랜지스터(162)와 유사하다. 도 12(C)에 나타낸 트랜지스터(162)와 도 12(B)에 나타낸 트랜지스터(162)와의 차이는, 산화물 반도체층(144), 및 전극(142a), 전극(142b)이 접하는 위치이다. 즉, 도 12(B)에 나타낸 트랜지스터(162)는 전극(142a), 전극(142b)을 형성한 후에, 산화물 반도체층(144)을 형성함으로써, 적어도 산화물 반도체층(144)의 하면의 일부가, 전극(142a), 전극(142b)과 접하고 있다. 이것에 대하여, 도 12(C)에 나타낸 트랜지스터(162)는 전극(142a), 전극(142b)의 하면의 일부가 산화물 반도체층(144)과 접하고 있다. 또, 용량 소자(164)의 구성 등에 대해서는, 도 12(B)의 기재를 참작할 수 있다.
또, 트랜지스터(162)의 구조는 채널 형성 영역의 상하에 게이트 절연층을 통하여 배치된 2개의 게이트 전극을 가지는 듀얼 게이트 구조로 해도 좋다. 도 12(D)에 듀얼 게이트 구조의 트랜지스터를 나타낸다.
도 12(D)에 나타낸 트랜지스터(162)는 절연층(140) 위에 전극(148a), 게이트 절연층(146), 전극(142a), 전극(142b), 산화물 반도체층(144)을 포함하는 점에서,도 12(B)에 나타낸 트랜지스터(162)와 공통된다. 도 12(D)에서는, 추가로, 전극(142a), 전극(142b), 및 산화물 반도체층(144)을 덮도록 절연층(150)이 형성되어 있고, 절연층(150) 위에는 산화물 반도체층(144)과 중첩하도록 도전층(159)이 형성되어 있다. 절연층(150)은 트랜지스터(162)의 제 2 게이트 절연층으로서 기능하고, 도전층(159)은 트랜지스터(162)의 제 2 게이트 전극으로서 기능한다. 이러한 구조로 함으로써, 트랜지스터(162)의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 함)에서, BT 시험 전후의 트랜지스터(162)의 문턱 전압의 변화량을 보다 저감할 수 있다. 도전층(159)은 전위가 전극(148a)과 같아도 좋고, 상이하여도 좋다. 또, 도전층(159)의 전위가 GND, 0 V, 혹은 플로팅 상태여도 좋다.
또, 도 11이나, 도 12에서는, 도전층(148b)과, 게이트 절연층(146)과, 전극(142b)으로 용량 소자(164)를 형성하는 구성을 예시했지만, 이것에 한정되지 않는다. 용량 소자(164)와 트랜지스터(162)가 중첩되도록 용량 소자(164)를 형성함으로써, 메모리 셀의 면적을 저감할 수 있다. 이렇게 하여, 기억 장치의 단위 면적당의 기억 용량을 높일 수 있다. 또, 배선 간 용량 등에서 기생 용량이 생기는 경우, 그것을 용량 소자(164) 대신으로 할 수도 있다.
예를 들면, 도 17(A)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과 절연층(842)을 끼우고 중첩되는 전극(840)에 의해 형성할 수 있다. 또한, 도 17(A)에서 그 외의 구성은 도 12(A)와 같다.
예를 들면, 도 17(B)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과 절연층(150) 및 게이트 절연층(146)을 끼우고 중첩되는 전극(841)에 의해 형성할 수 있다. 또한, 도 17(B)에서 그 외의 구성은 도 12(A)와 같음을 주목하라. 또한, 도 17(B)에서, 전극(841)과 전극(148a)은 서로 겹치지 않게 형성되는 것이 바람직함을 주목하라.
예를 들면, 도 17(C)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과 절연층(842) 및 게이트 절연층(146)을 끼우고 중첩되는 전극(840)에 의해 형성할 수 있다. 또한, 도 17(C)에서 그 외의 구성은 도 12(B)와 같음을 주목하라. 또한, 도 17(C)에서, 전극(840)과 전극(148a)은 서로 겹치지 않게 형성되는 것이 바람직함을 주목하라.
예를 들면, 도 17(D)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과, 절연층(150) 및 절연층(151)을 끼우고 중첩되는 전극(841)에 의해 형성할 수 있다. 또한, 도 17(D)에서 그 외의 구성은 도 12(B)와 같음을 주목하라. 또한 도 17(D)에서는, 용량 소자(164)의 유전층으로서 절연층(150) 및 절연층(151)의 양쪽 모두를 이용하는 예를 나타냈지만 이것에 한정되지 않는다. 용량 소자(164)의 유전층으로서 절연층(150)만을 이용해도 좋다.
예를 들면, 도 18(A)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과 절연층(842) 및 게이트 절연층(146)을 끼우고 중첩되는 전극(840)에 의해 형성할 수 있다. 또한, 도 18(A)에서 그 외의 구성은 도 12(C)와 같음을 주목하라. 또한, 도 18(A)에서, 전극(840)과 전극(148a)은 서로 겹치지 않게 형성되는 것이 바람직함을 주목하라.
예를 들면, 도 18(B)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과, 절연층(150) 및 절연층(151)을 끼우고 중첩되는 전극(841)에 의해 형성할 수 있다. 또한, 도 18(B)에서 그 외의 구성은 도 12(C)와 같음을 주목하라. 또한 도 18(B)에서는, 용량 소자(164)의 유전층으로서 절연층(150) 및 절연층(151)의 양쪽 모두를 이용하는 예를 나타냈지만 이것에 한정되지 않는다. 용량 소자(164)의 유전층으로서 절연층(150)만을 이용해도 좋다.
예를 들면, 도 18(C)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과, 절연층(842) 및 게이트 절연층(146)을 끼우고 중첩되는 전극(840)에 의해 형성할 수 있다. 또한, 도 18(C)에서 그 외의 구성은 도 12(D)와 같음을 주목하라. 또한, 도 18(C)에서, 전극(840)과 전극(148a)은 서로 겹치지 않게 형성되는 것이 바람직함을 주목하라.
예를 들면, 도 18(D)에 나타낸 바와 같이, 용량 소자(164)는 전극(142b)과 절연층(150)을 끼우고 중첩되는 전극(841)에 의해 형성할 수 있다. 또한, 도 18(D)에서 그 외의 구성은 도 12(D)와 같음을 주목하라.
또한, 도 17의 (A) 내지 (D) 및 도 18의 (A) 내지 (D)에 나타낸 메모리 셀의 용량 소자(164)의 구성은, 도 11(A) 및 도 11(B)에 나타낸 메모리 셀의 구성에도 적용할 수 있다.
또, 도 37(A)이나 도 37(B)에 나타낸 바와 같이, 서로 인접한 메모리 셀(170c)과 메모리 셀(170d)에서, 전극(154a)을 공유할 수 있다. 전극(154a)(및 이 전극이 형성된 개구)을 서로 인접한 메모리 셀에서 공유함으로써, 메모리 셀 어레이를 고집적화할 수 있다.
도 37(A)은, 도 12(A)에 나타낸 트랜지스터(162)와 같은 구성의 트랜지스터(162)와, 도 12(A)에 나타낸 용량 소자(164)에서 산화물 반도체층(144)도 그 유전층으로 한 구성의 용량 소자(164)를 가지는 메모리 셀(170c) 및 메모리 셀(170d)에서, 비트선으로서 기능하는 배선(156)과, 트랜지스터(162)의 소스 또는 드레인과의 전기적 접속을 행하는 전극(154a)을 공유한 구성에 상당한다.
도 37(B)은 도 18(B)에 나타낸 트랜지스터(162)와 같은 구성의 트랜지스터(162)와, 도 18(B)에 나타낸 용량 소자(164)와 같은 구성의 용량 소자(164)를 가지는 메모리 셀(170c) 및 메모리 셀(170d)에서, 비트선으로서 기능하는 배선(156)과, 트랜지스터(162)의 소스 또는 드레인과의 전기적 접속을 행하는 전극(154a)을 공유한 구성에 상당한다.
또한, 도 9에 나타낸 기억 장치의 구성에서, 메모리 셀(170)로서 도 18(B)에 나타낸 메모리 셀을 적용한 예를 도 19에 나타낸다. 도 19에서, 도 9나 도 18(B)과 같은 부분은 같은 부호를 이용하여 나타내고, 설명은 생략한다. 도 18(B)에 나타낸 메모리 셀에서는, 메모리 셀의 면적을 저감할 수 있다. 따라서, 도 19에 나타낸 기억 장치에서는 단위 면적당의 기억 용량을 높일 수 있다.
또한, 적층하는 메모리 셀은, 도 18(B)에만 한정되는 것은 아니고, 도 17, 도 18에 도시한 어느 하나의 구성의 메모리 셀이어도 좋음을 주목하라. 또, 도 17, 도 18에 나타낸 메모리 셀의 구성은 다른 용량 소자의 구성을 가지는 메모리 셀이어도 좋다.
＜메모리 셀 어레이의 제작 방법＞
다음에, 메모리 셀 어레이의 제작 방법에 대하여, 도 13의 (A) 내지 (E)를 참조하여 설명한다. 도 13의 (A) 내지 (E)에서는, 1개의 메모리 셀을 예시하지만, 복수의 메모리 셀을 동시에 제작하여, 메모리 셀 어레이를 제작할 수 있다. 또, 도 13의 (A) 내지 (E)에 나타낸 방법과 같은 방법을 반복함으로써, 다층으로 적층된 복수의 메모리 셀 어레이를 형성할 수 있다.
우선, 절연층(140)의 위에 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여, 산화물 반도체층(144)을 형성한다(도 13(A) 참조).
절연층(140)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성한다. 절연층(140)에, 유전율이 낮은(low－k) 재료를 이용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감하는 것이 가능해지기 때문에 바람직하다. 또한, 절연층(140)에는, 상술한 재료를 이용한 다공성의 절연층을 적용해도 좋음을 주목하라. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 또, 절연층(140)은 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다. 절연층(140)은 상술한 재료를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 본 실시형태에서는, 절연층(140)으로서 산화 실리콘을 이용하는 경우에 대하여 설명한다.
산화물 반도체층(144)에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 그것들에 추가하여 갈륨(Ga)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다.
또, 다른 스태빌라이저로서 란타노이드인, 랜턴(La), 세륨(Ce), 프라세오디뮴(Pr), 네오듐(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 혹은 복수종을 가져도 좋다.
예를 들면, 산화물 반도체층(144)으로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Ga계 산화물, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Al－Zn계 산화물, In－Sn－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Al－Ga－Zn계 산화물, In－Sn－Al－Zn계 산화물, In－Sn－Hf－Zn계 산화물, In－Hf－Al－Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In－Ga－Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않음을 주목하라. 또, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또, 산화물 반도체층(144)으로서, InMO3(ZnO)m(m＞0, m은 정수가 아님)으로 표기되는 재료를 이용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타냄을 주목하라. 또, 산화물 반도체로서 In3SnO5(ZnO)n(n＞0, n은 정수)로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn = 1：1：1( = 1/3：1/3：1/3) 혹은 In：Ga：Zn = 2：2：1( = 2/5：2/5：1/5)의 원자수비의 In－Ga－Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In：Sn：Zn = 1：1：1( = 1/3：1/3：1/3), In：Sn：Zn = 2：1：3( = 1/3：1/6：1/2) 혹은 In：Sn：Zn = 2：1：5( = 1/4：1/8：5/8)의 원자수비의 In－Sn－Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In－Sn－Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In－Ga－Zn계 산화물에서도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In：Ga：Zn = a：b：c(a＋b＋c = 1)인 산화물의 조성이, 원자수비가 In：Ga：Zn = A：B：C(A＋B＋C = 1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a―A)2＋(b―B)2＋(c―C)2≤r2를 만족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 좋음을 주목하라. 다른 산화물에서도 마찬가지이다.
산화물 반도체층(144)은 단결정이어도 비단결정이어도 좋다. 후자의 경우, 어모퍼스이어도 다결정이어도 좋다. 또, 어모퍼스 중에 결정성을 가지는 부분을 포함하는 구조이어도, 비어모퍼스이어도 좋다.
어모퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또, 결정성을 가지는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 어모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JISB0(601)로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것임을 주목하라. Ra는 "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 1]
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또한, 상기에서, S0는 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 나타내어지는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킴을 주목하라. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 평가할 수 있다.
또, 산화물 반도체층(144)의 두께는, 3 nm 이상 30 nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 너무 두껍게 하면(예를 들면, 막두께를 50 nm 이상), 트랜지스터가 노멀리-온이 될 우려가 있기 때문이다.
산화물 반도체층(144)은 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입하기 어려운 방법으로 제작하는 것이 바람직하다. 산화물 반도체층은 예를 들면, 스퍼터링법 등을 이용하여 제작할 수 있다.
본 실시형태에서는, 산화물 반도체층(144)을 In－Ga－Zn－O계의 산화물 타겟을 이용한 스퍼터링법에 의해 형성한다.
In－Ga－Zn－O계의 산화물 타겟으로서는, 예를 들면, 조성비로서 In2O3：Ga2O3：ZnO = 1：1：1[mol수비]의 산화물 타겟을 이용할 수 있다. 또한, 타겟의 재료 및 조성을 상술한 것으로 한정할 필요는 없음을 주목하라. 예를 들면, In2O3：Ga2O3：ZnO = 1：1：2[mol수비]의 조성비의 산화물 타겟을 이용할 수도 있다.
또, ITZO라고 불리는 In－Sn－Zn계 산화물을 형성하는 경우는, 이용하는 타겟의 조성비는, In：Sn：Zn이 원자수비로, 1：2：2, 2：1：3, 1：1：1, 또는 20：45：35 등이 되는 산화물 타겟을 이용한다.
산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 이는 충전율이 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있기 때문이다.
성막의 분위기는, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는, 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또, 산화물 반도체층에 수소, 물, 수산기, 수소화물 등의 혼입하는 것을 막기 위해, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
예를 들면, 산화물 반도체층(144)은 다음과 같이 형성할 수 있다.
우선, 감압 상태로 보유된 성막실 내에 기판을 보유하고, 기판 온도가 200℃ 초과 500℃ 이하, 바람직하게는 300℃ 초과 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 이용하여 기판 위에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서 크라이오 펌프, 이온 펌프, 티탄 서브리메이션 펌프 등의 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 또, 배기 수단은 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들면, 수소, 물, 수산기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되어 있기 때문에, 이 성막실에서 성막한 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막 중의 기판 온도가 저온(예를 들면, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입될 우려가 있기 때문에, 기판을 상술한 온도로 가열하는 것이 바람직하다. 기판을 상술한 온도로 가열하여, 산화물 반도체층의 성막을 행함으로써, 기판 온도는 고온이 되기 때문에, 수소 결합은 열에 의해 절단되어, 수소 원자를 포함하는 물질이 산화물 반도체층에 들어가기 어렵다. 따라서, 기판이 상술한 온도로 가열된 상태로, 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또, 스퍼터링에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서 기판과 타겟의 사이의 거리를 60 mm, 압력을 0.4 Pa, 직류(DC) 전원을 0.5 kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 한다. 또한, 펄스 직류 전원을 이용하면, 성막시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 경감할 수 있어, 막두께 분포도 균일하게 되기 때문에 바람직함을 주목하라.
또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하고 플라즈마를 발생시키는 역스퍼터링을 행하여, 산화물 반도체층의 피형성 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직함을 주목하라. 역스퍼터링이란, 기판에 전압을 인가하고, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 이용해도 좋음을 주목하라.
또, 산화물 반도체층을 가공함으로써, 산화물 반도체층(144)을 형성한다. 산화물 반도체층의 가공은 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 이 산화물 반도체층을 에칭하는 것에 의해 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 좋다. 또한, 산화물 반도체층의 에칭은, 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이것들을 조합하여 이용해도 좋다.
그 후, 산화물 반도체층(144)에 대하여, 열처리(제 1 열처리)를 행하여도 좋다. 열처리를 행하는 것에 의해, 산화물 반도체층(144) 내에 포함되는 수소 원자를 포함하는 물질을 더욱 제거할 수 있다. 열처리의 온도는, 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상(600)℃ 이하, 또는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
열처리는, 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하여, 질소 분위기하, 450℃, 1시간의 조건에서 행할 수 있다. 이 동안, 산화물 반도체층(144)은 대기에 노출되지 않게 하여, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리를 행함으로써 불순물을 저감하여, 매우 뛰어난 특성의 트랜지스터를 실현할 수 있다.
또한, 산화물 반도체층(144)에 주석(Sn) 등의 p형을 부여하는 불순물을 첨가함으로써, 산화물 반도체층(144)이 약간(약한) p형의 도전성을 나타내도록 해도 좋음을 주목하라. 상기와 같이 고순도화된 산화물 반도체층에, 원자가 전자를 제어하기 위한 불순물을 미량 첨가함으로써, 약한 p형의 도전성을 나타내는 산화물 반도체층(144)을 얻을 수 있다. 이렇게 하여, 트랜지스터(162)의 문턱값을 약간정으로 시프트시킬 수 있다. 그 때문에, 트랜지스터(162)의 노멀리 온화를 억제하여, 오프 전류를 더욱 저감할 수도 있다.
그런데, 상술한 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 이 열처리를 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 이 열처리는, 예를 들면, 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에서 행하는 것도 가능하다. 또, 이러한 탈수화 처리, 탈수소화 처리는 1회에 한정하지 않고 복수회 행하여도 좋다.
다음에, 산화물 반도체층(144) 등의 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여, 전극(142a), 전극(142b)을 형성한다(도 13(B) 참조).
도전층은, PVD법이나, CVD법을 이용하여 형성할 수 있다. 또, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 것, 또는 이것들을 복수 조합한 재료를 이용해도 좋다.
도전층은 단층 구조여도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티탄막이나 질화 티탄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 질화 티탄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티탄막이나 질화 티탄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 가지는 전극(142a), 전극(142b)에의 가공이 용이하다는 메리트가 있다는 점을 주목하라.
또, 도전층은 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3―SnO2, ITO라고 약기하는 경우가 있음), 산화 인듐 산화 아연(In2O3―ZnO), 또는, 이들의 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 이용할 수 있다.
도전층의 에칭은, 형성되는 전극(142a), 전극(142b)의 단부가, 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기서, 테이퍼각은 예를 들면, 30°이상 60°이하인 것이 바람직하다. 전극(142a), 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 후에 형성되는 게이트 절연층(146)의 피복성을 향상시켜, 단 끊김을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는 전극(142a), 및 전극(142b)의 하단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25 nm 미만인 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 행할 때에는 수 nm∼수 10 nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직함을 주목하라. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10 nm 이상 1000 nm(1μm) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또, 미세화에 의해, 기억 장치의 소비 전력을 저감하는 것도 가능하다.
다음에, 전극(142a), 전극(142b)을 덮고, 또한, 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연층(146)을 형성한다(도 13(C) 참조).
게이트 절연층(146)은, CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또, 게이트 절연층(146)은, 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(146)은 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다. 또, 그 두께는 특별히 한정되지 않지만, 기억 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들면, 산화 실리콘을 이용하는 경우에는, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 할 수 있다.
위에서 설명한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하려면, 게이트 절연층(146)에 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 등의 고유전율(high－k) 재료를 이용하면 좋다. high－k 재료를 게이트 절연층(146)에 이용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해 막두께를 크게 하는 것이 가능하게 된다. 또한, high－k 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 어느 것을 포함하는 막과의 적층 구조로 해도 좋음을 주목하라.
또, 산화물 반도체층(144)에 접하는 절연층(본 실시형태에서는, 절연층(140) 및 게이트 절연층(146))은 제 13 족 원소 및 산소를 포함하는 절연 재료로 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많아, 제 13 족 원소를 포함하는 절연 재료는 산화물 반도체와 잘 어울린다. 이것을 산화물 반도체층에 접하는 절연층에 이용함으로써, 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
여기서, 제 13 족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 포함하는 것을 의미한다. 제 13 족 원소를 포함하는 절연 재료로서는, 예를 들면, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상의 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화 갈륨을 포함하는 재료를 이용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또, 산화물 반도체층과 산화 갈륨을 포함하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층의 계면에서의 수소의 파일 업(pile-up)을 저감할 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 같은 족의 원소를 이용하는 경우에는, 같은 효과를 얻는 것이 가능하다는 점을 주목하라. 예를 들면, 산화 알루미늄을 포함하는 재료를 이용하여 절연층을 형성하는 것도 유효하다. 또한, 산화 알루미늄은 물을 투과시키기 어렵다는 특성을 가지고 있다. 따라서 이 재료를 이용하는 것은 산화물 반도체층에 물이 침입하는 것을 방지한다는 점에서도 바람직하다.
또, 산화물 반도체층(144)에 접하는 절연층은 산소 분위기하에 의한 열처리나, 산소 도핑 등에 의해, 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크(bulk)로 첨가하는 것을 말한다. 또한, 이 벌크라는 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있음을 주목하라. 또, 산소 도핑에는 플라즈마화한 산소를 벌크로 첨가하는 산소 플라즈마 도핑이 포함된다. 또, 산소 도핑은 이온 주입법 또는 이온 도핑법을 이용하여도 좋다.
예를 들면, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행함으로써, 산화 갈륨의 조성을 Ga2Ox(X = 3＋α, 0＜α＜1)로 할 수 있다. 또, 산화물 반도체층(144)에 접하는 절연층으로서 산화 알루미늄을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행함으로써, 산화 알루미늄의 조성을 Al2OX(X = 3＋α, 0＜α＜1)로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행함으로써, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2－XO3＋α(0＜X＜2, 0＜α＜1)로 할 수 있다.
산소 도핑 처리 등을 행함으로써, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연층을 형성할 수 있다. 이러한 영역을 구비한 절연층과 산화물 반도체층이 접함으로써, 절연층 내의 과잉의 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 내, 또는 산화물 반도체층과 절연층의 계면에서의 산소 부족 결함을 저감시킬 수 있다. 따라서 산화물 반도체층을 i형화 또는 i형에 한없이 가까운 산화물 반도체로 할 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 가지는 절연층은, 게이트 절연층(146) 대신에, 산화물 반도체층(144)의 베이스막으로서 형성하는 절연층(140)에 적용해도 좋고, 게이트 절연층(146) 및 베이스의 절연층(140)의 쌍방에 적용해도 좋음을 주목하라.
게이트 절연층(146)의 형성 후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 2 열처리를 행하는 것에 의해, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소를 공급하고, 이 산화물 반도체층(144)의 산소 결손을 보충하여, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 절연층(146)의 형성 후에 제 2 열처리를 행하고 있지만, 제 2 열처리의 타이밍은 이것에 한정되지 않음을 주목하라. 예를 들면, 게이트 전극의 형성 후에 제 2 열처리를 행하여도 좋다. 또, 제 1 열처리에 이어 제 2 열처리를 행하여도 좋고, 제 1 열처리에 제 2 열처리를 겸하게 해도 좋고, 제 2 열처리에 제 1 열처리를 겸하게 해도 좋다.
위에서 설명한 바와 같이, 제 1 열처리와 제 2 열처리의 적어도 한쪽을 적용함으로써, 산화물 반도체층(144)을 그 수소 원자를 포함하는 물질이 극력 포함되지 않도록 고순도화할 수 있다.
다음에, 게이트 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여, 전극(148a) 및 도전층(148b)을 형성한다(도 13(D) 참조).
전극(148a) 및 도전층(148b)은, 몰리브덴 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 전극(148a) 및 도전층(148b)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋음을 주목하라.
다음에, 게이트 절연층(146), 전극(148a), 및 도전층(148b) 위에, 절연층(150)을 형성한다(도 13(E) 참조). 절연층(150)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 절연층(150)에는 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직함을 주목하라. 절연층(150)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연층(150)의 단층 구조로 하고 있지만, 개시하는 발명의 일 양태는 이것에 한정되지 않음을 주목하라. 2층 이상의 적층 구조로 해도 좋다.
다음에, 절연층(150) 위에, 절연층(152)을 형성한다(도 13(E) 참조). 또한, 본 발명의 특징은 메모리 셀을 복수 적층하는 점에 있다. 따라서, 절연층(152)의 표면은 CMP 등으로 평탄화되어 있는 것이 바람직하다.
다음에, 게이트 절연층(146), 절연층(150) 및 절연층(152)에, 전극(142a)에까지 달하는 개구를 형성한다. 개구에 전극(154a)을 형성한다. 그 후, 절연층(152) 위에 전극(154a)과 접하는 배선(156)을 형성한다(도 13(E) 참조). 또한, 이 개구의 형성은, 마스크 등을 이용한 선택적인 에칭에 의해 행해진다.
배선(156)은 PVD법이나, CVD법을 이용하여 도전층을 형성한 후, 이 도전층을 에칭 가공하는 것에 의해 형성된다. 또, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 하나, 또는 이것들을 복수 조합한 재료를 이용해도 좋다.
보다 구체적으로는, 예를 들면, 전극(154a)은, 절연층(150) 및 절연층(152)의 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, PVD법에 의해 티탄막을 얇게(5 nm 정도) 형성한 후에, 개구에 묻도록 알루미늄막을 형성하는 방법을 적용하여 제작할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 전극(142a))과의 접촉 저항을 저감시키는 기능을 가진다. 또, 알루미늄막의 힐록을 방지할 수 있다. 또, 티탄이나 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
이상에 의해, 고순도화된 산화물 반도체층(144)을 이용한 트랜지스터(162), 및 용량 소자(164)가 완성된다(도 13(E) 참조).
여기서, 도 13(E)에 나타낸 메모리 셀 위에 메모리 셀을 적층하는 구성에서는, 배선(156)을 덮도록 절연층(140)을 형성한다. 그리고, 절연층(140)에 개구를 형성하고, 도 9(A)의 전극(500)이나 도 16(A)의 전극(553)을 형성한다. 그 후, 도 13(A) 내지 도 13(E)에 나타낸 제작 공정을 반복함으로써, 복수의 메모리 셀이 적층된 구성을 실현할 수 있다.
절연층(140)은, PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료, 폴리이미드, 아크릴 등의 유기 재료를 포함하는 재료를 이용하여, 단층 또는 적층으로 형성할 수 있다.
또한, 도 9(A)에 나타낸 전극(501a) 및 전극(501b)은, 전극(142a) 및 전극(142b)과 마찬가지로 제작할 수 있음을 주목하라. 도 9(A)에 나타낸 전극(502a) 및 전극(502b)은, 전극(154a)과 마찬가지로 제작할 수 있다.
또한, 도 16(A)에 나타낸 전극(552)은, 배선(156)과 마찬가지로 제작할 수 있음을 주목하라. 도 16(A)에 나타낸 전극(551)은, 전극(154a)과 마찬가지로 제작할 수 있다.
또한, 도 12(A)에 나타낸 트랜지스터(162) 및 용량 소자(164)를 형성하는 경우, 절연층(140) 위에 전극(142a), 전극(142b)을 형성하고, 절연층(140) 및 전극(142a), 전극(142b) 위에 산화물 반도체층(144)을 형성함을 주목하라. 다음에, 전극(142a), 전극(142b), 및 산화물 반도체층(144) 위에 게이트 절연층(146)을 형성한다. 그 후, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하도록 전극(148a)을 형성하고, 전극(142b)과 중첩하도록 도전층(148b)을 형성한다.
또, 도 12(B)에 나타낸 트랜지스터(162) 및 용량 소자(164)를 형성하는 경우, 절연층(140) 위에 전극(148a), 도전층(148b)을 형성하고, 절연층(140), 전극(148a) 및 도전층(148b) 위에 게이트 절연층(146)을 형성한다. 다음에, 게이트 절연층(146) 위에, 전극(142a), 전극(142b)을 형성한다. 그 후, 게이트 절연층(146) 위에, 전극(148a)과 중첩하도록 산화물 반도체층(144)을 형성함으로써, 트랜지스터(162) 및 용량 소자(164)가 완성된다. 또한, 트랜지스터(162) 및 용량 소자(164)를 덮도록 절연층(150) 및 절연층(151)을 형성해도 좋음을 주목하라. 예를 들면, 절연층(150)은 산소 분위기하에 의한 열처리나, 산소 도핑에 의해, 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하고, 절연층(151)은 물이나 수소를 투과하기 어려운 상태로 하는 것이 바람직하다. 이는 절연층(151)이 물이나 수소를 투과하기 어려운 상태로 함으로써, 산화물 반도체층(144)에 물이나 수소가 침입하는 것을 방지하고, 절연층(150)을 화학양론적 조성비보다 산소가 많은 상태로 함으로써, 산화물 반도체층(144)의 산소 결손을 보충하여, i형 또는 i형에 한없이 가까운 산화물 반도체층(144)을 형성할 수 있기 때문이다.
또, 도 12(C)에 나타낸 트랜지스터(162) 및 용량 소자(164)를 형성하는 경우, 절연층(140) 위에 전극(148a), 도전층(148b)을 형성하고, 절연층(140), 전극(148a) 및 도전층(148b) 위에 게이트 절연층(146)을 형성한다. 다음에, 게이트 절연층(146) 위에, 전극(148a)과 중첩하도록 산화물 반도체층(144)을 형성한다. 그 후, 산화물 반도체층(144) 위에 전극(142a), 전극(142b)을 형성함으로써, 트랜지스터(162) 및 용량 소자(164)가 완성된다. 또한, 절연층(150) 및 절연층(151)에 대해서는, 도 12(B)의 기재를 참작할 수 있음을 주목하라.
또, 도 12(D)에 나타낸 트랜지스터(162) 및 용량 소자(164)를 형성하는 경우, 절연층(140) 위에 전극(148a), 도전층(148b)을 형성하고, 절연층(140), 전극(148a)(도 12(D)에서는 제 1 게이트 전극) 및 전극층(148) 위에 게이트 절연층(146)(도 12(D)에서는 제 1 게이트 절연층)을 형성한다. 다음에, 게이트 절연층(146) 위에, 전극(148a)과 중첩하도록 산화물 반도체층(144)을 형성하고, 산화물 반도체층(144) 위에 전극(142a), 전극(142b)을 형성한다. 그 후, 산화물 반도체층(144) 및 전극(142a), 전극(142b) 위에 절연층(150)(도 12(D)에서는 제 2 게이트 절연층)를 형성하고, 산화물 반도체층(144)과 중첩하도록 도전층(159)(도 12(D)에서는 제 2 게이트 전극)을 형성한다. 그리하여, 트랜지스터(162) 및 용량 소자(164)가 완성된다. 도전층(159)의 재료나 제작 방법은 전극(148a)의 재료나 제작 방법의 기재를 참작할 수 있음을 주목하라.
다음에, 도 11(A) 및 도 11(B)에 나타낸 트랜지스터(162) 및 용량 소자(164)의 제작 방법에 대하여 설명한다.
도 11(A)에 나타낸 트랜지스터(162) 및 용량 소자(164)의 제작 방법에 대하여 설명한다.
우선, 절연층(140) 위에 산화물 반도체층(144)을 형성하고, 절연층(140) 및 산화물 반도체층(144) 위에, 산화물 도전층 및 도전층의 적층을 성막한다.
산화물 도전층의 성막 방법은 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 도금법이나, 스프레이법을 이용한다. 산화물 도전층의 재료로서는 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 아연 갈륨, 인듐주석 산화물 등을 적용할 수 있다. 또, 상기 재료에 산화 실리콘을 포함시켜도 좋다. 또한, 도전층의 성막 방법 및 재료에 대해서는, 전극(142a), 전극(142b)을 형성하기 위한 도전층의 기재를 참작할 수 있음을 주목하라.
다음에, 도전층 위에 마스크를 형성하고, 도전층 및 산화물 도전층을 선택적으로 에칭함으로써, 전극(142a), 전극(142b), 및 산화물 도전층(143a, 143b)을 형성한다.
또한, 도전층 및 산화물 도전층의 에칭 처리 시, 산화물 반도체층이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정함을 주목하라.
다음에, 전극(142a), 전극(142b), 및 산화물 반도체층(144) 위에 게이트 절연층(146)을 형성한다. 그 후, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하도록 전극(148a)을 형성하고, 전극(142b)과 중첩하도록 도전층(148b)을 형성한다.
이상에 의해, 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 11(A) 참조).
도 11(B)에 나타낸 트랜지스터(162) 및 용량 소자(164)를 제작하는 경우, 산화물 반도체층과 산화물 도전층의 적층을 형성하고, 산화물 반도체층과 산화물 도전층과의 적층을 같은 포토리소그래피 공정에 의해 형상을 가공하여, 섬 형상의 산화물 반도체층 및 산화물 도전층을 형성한다. 다음에, 섬 형상의 산화물 도전층 위에 전극(142a), 전극(142b)을 형성한 후, 전극(142a), 전극(142b)을 마스크로서 섬 형상의 산화물 도전층을 에칭함으로써, 소스 영역 또는 드레인 영역이 되는 산화물 도전층(143a, 143b)을 형성한다.
다음에, 전극(142a), 전극(142b), 및 산화물 반도체층(144) 위에 게이트 절연층(146)을 형성한다. 그 후, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하도록 전극(148a)을 형성하고, 전극(142b)과 중첩하도록 도전층(148b)을 형성한다.
이상의 단계를 통해, 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 11(B) 참조).
본 실시형태에서 나타내는 트랜지스터(162)에서는 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 또, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여, 충분히 작은 값(예를 들면, 1×1012/cm3 미만, 보다 바람직하게는, 1.45×1010/cm3 미만)을 취한다. 그리고, 트랜지스터(162)의 오프 전류도 충분히 작아진다. 예를 들면, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널 폭(1μm)당의 값)은 100 zA(1 zA(젭트 암페어)는 1×10－21 A) 이하, 바람직하게는 10 zA 이하가 된다.
또, 산화물 반도체층(144)은 알칼리 금속, 및 알칼리토류 금속의 농도가 충분히 저감되어 있고, 알칼리 금속 또는 알칼리토류 금속의 농도는 예를 들면, Na의 경우, 5×1016 cm－3 이하, 바람직하게는 1×1016 cm－3 이하, 더욱 바람직하게는 1×1015 cm－3 이하, Li의 경우, 5×1015 cm－3 이하, 바람직하게는 1×1015 cm－3 이하, K의 경우, 5×1015 cm－3 이하, 바람직하게는 1×1015 cm－3 이하가 된다.
이와 같이 고순도화되고 진성화된 산화물 반도체층(144)을 이용함으로써, 트랜지스터(162)의 오프 전류를 충분히 저감하는 것이 용이하게 된다. 그리고, 이러한 트랜지스터(162)를 이용함으로써, 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능한 기억 장치를 얻을 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
상기 실시형태에서, 트랜지스터(162)의 채널 형성 영역으로서 이용할 수 있는 산화물 반도체층의 한 형태를, 도 14의 (A) 내지 (D)를 이용하여 설명한다.
본 실시형태의 산화물 반도체층은 제 1 결정성 산화물 반도체층 위에 제 1 결정성 산화물 반도체층보다 두꺼운 제 2 결정성 산화물 반도체층을 가지는 적층 구조이다.
다음에, 절연층(140) 위에 막두께 1 nm 이상 10 nm 이하의 제 1 산화물 반도체막을 형성한다.
본 실시형태에서는, 절연층(140)으로서 PCVD법 또는 스퍼터링법을 이용하여, 50 nm 이상 600 nm 이하의 막두께의 산화물 절연층을 형성한다. 예를 들면, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막으로부터 선택된 1층 또는 이들의 적층을 이용할 수 있다.
제 1 산화물 반도체막의 형성은 스퍼터링법을 이용하고, 그 스퍼터링법에 의한 성막 시의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 본 실시형태에서는, 산화물 반도체용 타겟(In－Ga－Zn－O계 산화물 반도체용 타겟(In2O3：Ga2O3：ZnO = 1：1：2[mol수비])을 이용하여, 기판과 타겟의 사이와의 거리를 170 mm, 기판 온도 250℃, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막두께 5 nm의 제 1 산화물 반도체막을 성막한다.
그 다음에, 기판을 배치하는 체임버 분위기를 질소, 또는 건조 공기로 하여, 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제 1 가열 처리에 의해 제 1 결정성 산화물 반도체층(145a)을 형성한다(도 14(A) 참조).
제 1 가열 처리의 온도에 따라서도 달라지지만, 제 1 가열 처리에 의해, 막표면으로부터 결정화가 일어나, 막의 표면에서 내부를 향해 결정 성장하여, c축 배향한 결정이 얻어진다. 제 1 가열 처리에 의해, 아연과 산소가 막표면에 많이 모여, 상평면이 육각형을 이루는 아연과 산소로 이루어지는 그라펜 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막두께 방향으로 성장하고 중첩되어 적층이 된다. 가열 처리의 온도를 높이면 표면에서 내부, 그리고 내부로부터 바닥부로 결정 성장이 진행된다.
제 1 가열 처리에 의해, 산화물 절연층인 절연층(140) 내의 산소를 제 1 결정성 산화물 반도체층(145a)과의 계면 또는 그 근방(계면으로부터 플러스 마이너스 5 nm)으로 확산시켜, 제 1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 제 1 결정성 산화물 반도체층의 베이스 절연층으로서 이용되는 절연층(140)은 절연층(140) 내(벌크 중), 제 1 결정성 산화물 반도체층(145a)과 절연층(140)의 계면의 어느 한쪽에는 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하다.
다음에, 제 1 결정성 산화물 반도체층(145a) 위에 10 nm보다 두꺼운 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막의 형성은 스퍼터링법을 이용하고, 그 성막 시의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막 시의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제 1 결정성 산화물 반도체층의 표면 위에 접하여 성막하는 산화물 반도체막에 프리커서(precursor)의 정렬이 일어나, 소위, 질서성을 갖게 할 수 있다.
본 실시형태에서는, 산화물 반도체용 타겟(In－Ga－Zn－O계 산화물 반도체용 타겟(In2O3：Ga2O3：ZnO = 1：1：2[mol수비])을 이용하여, 기판과 타겟 사이의 거리를 170 mm, 기판 온도 400℃, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막두께 25 nm의 제 2 산화물 반도체막을 성막한다.
다음에, 기판을 배치하는 체임버 분위기를 질소, 또는 건조 공기로 하고, 제 2 가열 처리를 행한다. 제 2 가열 처리의 온도는, 400℃ 이상(750)℃ 이하로 한다. 제 2 가열 처리에 의해 제 2 결정성 산화물 반도체층(145b)을 형성한다(도 14(B) 참조). 제 2 가열 처리는, 질소 분위기하, 산소 분위기하, 혹은 질소와 산소의 혼합 분위기하에서 행함으로써, 제 2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제 2 가열 처리에 의해, 제 1 결정성 산화물 반도체층(145a)을 핵으로 하여 막두께 방향, 즉 바닥부로부터 내부로 결정 성장이 진행되어 제 2 결정성 산화물 반도체층(145b)이 형성된다.
또, 절연층(140)의 형성으로부터 제 2 가열 처리까지의 공정을 대기에 접하지 않고 연속적으로 행하는 것이 바람직하다. 절연층(140)의 형성으로부터 제 2 가열 처리까지의 공정은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등)하로 제어하는 것이 바람직하고, 예를 들면, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다.
다음에, 제 1 결정성 산화물 반도체층(145a)과 제 2 결정성 산화물 반도체층(145b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(145)을 형성한다(도 14(C) 참조). 도 14(C)에서는, 제 1 결정성 산화물 반도체층(145a)과 제 2 결정성 산화물 반도체층(145b)의 계면을 점선으로 나타내고, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층의 적층 구조로 나타내고 있지만, 명확한 계면이 존재하고 있는 것이 아니라, 어디까지나 이해하기 쉽게 설명하기 위해서 도시하고 있다.
산화물 반도체층의 적층의 가공은 원하는 형상의 마스크를 산화물 반도체층의 적층 위에 형성한 후, 이 산화물 반도체층의 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 좋다.
또한, 산화물 반도체층의 적층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이것들을 조합하여 이용해도 좋다.
또, 상기 제작 방법에 의해, 얻어지는 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은 c축 배향을 가지고 있는 것을 특징의 하나로 하고 있다. 단, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은 단결정 구조는 아니고, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정(CAxis Aligned Crystal；CAAC라고도 부름)을 포함하는 산화물을 가짐을 주목하라. 또한, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은 일부에 결정립계를 가지고 있다.
여기서, c축 배향하고, ab면, 표면 또는 계면의 방향에서 볼 때, 삼각형 모양 또는 육각형 모양의 원자 배열을 가진 결정(CAAC；CAxis Aligned Crystal이라고도 함)들을 포함하는 산화물이 설명된다. 그러한 결정에서는 금속 원자가 층상(層狀) 또는 금속 원자와 산소 원자가 c축을 따라 층상으로 배열하고, ab면에서는 a축 또는 b축의 방향이 변한다(결정이 c축을 중심으로 회전한다).
CAAC를 포함하는 산화물이란, 넓은 의미로, 비단결정이며, 그 ab면에 수직인 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향으로 수직인 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 것도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라, 도체이거나 반도체이거나 절연체이다. 또, 그 조성 등에 따라, 가시광선에 대하여 투명하거나 불투명하기도 한다.
이러한 CAAC의 예로서 막상(膜狀)으로 형성되고, 막표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인정되고, 또한 그 막단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 인정되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여, 도 20 내지 도 22를 이용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 20 내지 도 22는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단지 "상반분", "하반분"이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또, 도 20에서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 20(A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 가지는 구조를 나타낸다. 여기에서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 20(A)의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 20(A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있음을 주목하라. 도 20(A)에 나타내는 소그룹은 전하가 0이다.
도 20(B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접한 2개의 4배위의 O를 가지는 구조를 나타낸다. 3배위의 O는 모두 ab면에 존재한다. 도 20(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또, In도 5배위를 취하기 때문에, 도 20(B)에 나타낸 구조를 취할 수 있다. 도 20(B)에 나타내는 소그룹은 전하가 0이다.
도 20(C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 가지는 구조를 나타낸다. 도 20(C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 20(C)의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 20(C)에 나타내는 소그룹은 전하가 0이다.
도 20(D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 가지는 구조를 나타낸다. 도 20(D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 20(D)에 나타내는 소그룹은 전하가 ＋1이 된다.
도 20(E)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 20(E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 20(E)에 나타내는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이러한 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 20(A)에 나타낸 6배위의 In의 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 In을 가진다. 도 20(B)에 나타낸 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 20(C)에 나타낸 4배위의 Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와 다른 금속 원자의 하방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 소그룹들은 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn)의 어느 것과 결합하게 된다.
4, 5 또는 6인 배위수를 가지는 금속 원자는, c축 방향에서 4배위의 O를 통하여 결합한다. 또, 이 밖에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 21(A)에, In－Sn－Zn－O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 21(B)에, 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 21(C)은 도 21(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타냄을 주목하라.
도 21(A)에서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로 나타낸다. 마찬가지로 도 21(A)에서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로 나타내고 있다. 또, 마찬가지로 도 21(A)에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타낸다.
도 21(A)에서, In－Sn－Zn－O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, －0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 ＋3, ＋2, ＋4이다. 따라서, Sn을 포함하는 소그룹은 전하가 ＋1이 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 ＋1을 지우는 전하 -1이 필요하다. 전하 -1을 취하는 구조로서 도 20(E)에 나타낸 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 지워지기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 21(B)에 나타낸 대그룹이 반복됨으로써, In－Sn－Zn－O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어진 In－Sn－Zn－O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있음을 주목하라.
또, 이 밖에도, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물이나, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Al－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물이나, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물이나, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물이나, In－Ga계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 22(A)에, In－Ga－Zn－O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 22(A)에서, In－Ga－Zn－O계의 층 구조를 구성하는 중그룹은 위에서부터 순차로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 22(B)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 22(C)는, 도 22(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 ＋3, ＋2, ＋3이기 때문에, In, Zn 및 Ga 중 어느 것인가를 포함하는 소그룹은 전하가 0이 된다. 따라서, 이들의 소그룹의 조합이라면 중그룹의 합계의 전하는 항상 0이 된다.
또, In－Ga－Zn－O계의 층 구조를 구성하는 중그룹은, 도 22(A)에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
어쨌든, CAAC를 얻으려면 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 하는 것과, 이 결정을 종(種)으로서 결정이 성장되도록 하는 것이 중요하다. 이를 달성하기 위해서는, 기판 가열 온도를 100℃∼500℃, 적합하게는 200℃∼400℃, 더욱 적합하게는 250℃∼300℃로 하면 바람직하다. 또, 이것에 더하여, 성막시의 기판 가열 온도보다 높은 온도에서, 퇴적된 산화물 반도체막을 열처리하게 된다. 그리하여 막 중에 포함되는 사소한 결함이나, 적층 계면의 결함을 수복할 수 있다.
따라서, 제 1 및 제 2 결정성 산화물 반도체층은, 적어도 Zn을 가지는 산화물 재료이며, 4원계 금속 산화물인 In－Al－Ga－Zn－O계의 재료나, In－Sn－Ga－Zn－O계의 재료나, 3원계 금속 산화물인 In－Ga－Zn－O계의 재료, In－Al－Zn－O계의 재료, In－Sn－Zn－O계의 재료, Sn－Ga－Zn－O계의 재료, Al－Ga－Zn－O계의 재료, Sn－Al－Zn－O계의 재료나, 2원계 금속 산화물인 In－Zn－O계의 재료, Sn－Zn－O계의 재료, Al－Zn－O계의 재료, Zn－Mg－O계의 재료나, Zn－O계의 재료 등이 있음을 주목하라. 또, In－Si－Ga－Zn－O계의 재료나, In－Ga－B－Zn－O계의 재료나, In－B－Zn－O계의 재료를 이용해도 좋다. 또, 상기의 재료에 SiO2를 포함시켜도 좋다. 여기서, 예를 들면, In－Ga－Zn－O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물막이라는 의미이며, 그 조성비는 특별히 묻지 않는다. 또, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.
또, 제 1 결정성 산화물 반도체층 위에 제 2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제 2 결정성 산화물 반도체층의 형성 후에 제 3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복해 행하여, 3층 이상의 적층 구조로 해도 좋다.
그 후, 전극(142a), 전극(142b), 게이트 절연층(146), 전극(148a), 도전층(148b)을 형성함으로써, 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 14(D) 참조). 전극(142a), 전극(142b), 게이트 절연층(146), 전극(148a), 도전층(148b)의 재료 및 형성 방법은 실시형태 2를 참작할 수 있다.
상기 제작 방법에 의해 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(145)을 실시형태 2에 나타낸 트랜지스터(162)에 적절히 이용할 수 있다.
또, 산화물 반도체층(144)으로서 본 실시형태의 산화물 반도체 적층을 이용한 트랜지스터(162)에서는, 산화물 반도체층의 한쪽의 면으로부터 다른 한쪽의 면에 전계가 인가되는 일은 없고, 또한, 전류가 산화물 반도체 적층의 두께 방향으로 흐르는 구조는 아니다. 전류는 주로, 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터(162)에 광조사를 하거나 또는 BT 스트레스가 부여되어도, 트랜지스터 특성의 열화는 억제되거나, 또는 저감된다.
산화물 반도체층(145)과 같은 제 1 결정성 산화물 반도체층과 제 2 결정성 산화물 반도체층의 적층을 트랜지스터(162)에 이용함으로써, 안정된 전기적 특성을 가지고, 또한, 신뢰성의 높은 트랜지스터를 실현할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에 설명한 기억 장치를 전자기기 등의 반도체 장치에 적용하는 경우에 대하여, 도 15의 (A) 내지 (F)를 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자기기에, 상술한 기억 장치를 적용하는 경우에 대하여 설명한다.
도 15(A)는 노트형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702)의 적어도 하나에는, 앞의 실시형태에 나타낸 기억 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독을 고속으로 수행할 수 있으며, 장기간의 기억 보유가 가능하고, 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터를 실현할 수 있다.
도 15(B)는, 휴대 정보 단말(PDA)을 나타낸다. 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 앞의 실시형태에 나타낸 기억 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독을 고속으로 수행할 수 있으며, 장기간의 기억 보유가 가능하고, 소비 전력이 충분히 저감된 휴대 정보 단말을 실현할 수 있다.
도 15(C)는 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 형성되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고, 이 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또, 하우징(721)은 전원 스위치(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723)의 적어도 하나에는, 앞의 실시형태에 나타낸 기억 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독을 고속으로 수행할 수 있으며, 장기간의 기억 보유가 가능하고, 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 15(D)는, 휴대전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여, 도 15(D)와 같이 펼쳐진 상태로부터 서로 겹친 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또, 하우징(740)은 휴대전화기의 충전을 행하는 태양전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741)의 적어도 하나에는, 앞의 실시형태에 나타낸 기억 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독을 고속으로 수행할 수 있으며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 휴대전화기를 실현할 수 있다.
도 15(E)는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 앞의 실시형태에 나타낸 기억 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독을 고속으로 수행할 수 있으며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 카메라를 실현할 수 있다.
도 15(F)는, 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비한 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는 앞의 실시형태에 나타낸 기억 장치가 탑재되어 있다. 따라서, 정보의 기입 및 판독을 고속으로 수행할 수 있으며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치를 실현할 수 있다.
이상과 같이, 본 실시형태에 나타낸 전자기기에는, 앞의 실시형태에 따른 기억 장치가 탑재되어 있다. 따라서, 소비 전력이 저감된 전자기기를 실현할 수 있다.
(실시형태 5)
산화물 반도체에 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있다. Levinson 모델을 이용하면, 반도체 내부에 결함이 없으면 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다. 따라서, 본 실시형태에서는, 반도체 내부에 결함이 없는 이상적인 산화물 반도체의 전계 효과 이동도를 이론적으로 도출해 냄과 동시에, 이러한 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성의 계산 결과를 나타낸다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
[수학식 2]
Figure 112018045033446-pat00002
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 정수, T는 절대 온도이다. 또, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 포텐셜 장벽의 높이가 이하의 식으로 표현할 수 있다.
[수학식 3]
Figure 112018045033446-pat00003
여기서, e는 기본 전하, N는 채널 내의 단위 면적 당의 평균 결함 밀도,ε는 반도체의 유전율, n은 단위 면적 당의 채널에 포함되는 캐리어수, Cox는 단위 면적 당의 용량, Vg는 게이트 전압, t는 채널의 두께를 나타낸다. 또한, 두께 30 nm 이하의 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하게 해도 문제없다. 선형 영역에서의 드레인 전류 Id는, 이하의 식으로 표현할 수 있다.
[수학식 4]
Figure 112018045033446-pat00004
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L = W = 10μm 이다. 또, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 이하와 같이 된다.
[수학식 5]
Figure 112018045033446-pat00005
수학식 5의 우변은 Vg의 함수이다. 이 식으로부터, 세로축을 ln(Id/Vg), 횡축을 1/Vg로 하여 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해질 수 있음을 알게 된다. 즉, 트랜지스터의 Id―Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체에서, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In：Sn：Zn = 1：1：1인 경우, 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 수학식 2 및 수학식 3으로부터 μ0 = 120 cm2/Vs가 도출된다. 결함이 있는 In－Sn－Zn 산화물로 측정되는 이동도는 35 cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120 cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다는 점을 주목하라. 즉, 게이트 절연층과 채널 사이의 계면으로부터 x만큼 떨어진 장소에서의 이동도 μ1은, 이하의 식으로 표현할 수 있다.
[수학식 6]
Figure 112018045033446-pat00006
여기서, D는 게이트 방향의 전계, B, G는 정수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B = 4.75×107 cm/s, G = 10 nm(계면 산란의 영향이 미치는 깊이)이다. D가 증가되면(즉, 게이트 전압이 높아지면), 수학식 6의 제 2 항이 증가되기 때문에, 이동도 μ1은 저하된다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 23에 나타낸다. 또한, 계산에는 시놉시스사(Synopsys, Inc.)제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15 nm로 했다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한 게이트, 소스, 드레인의 일 함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또, 게이트 절연층의 두께는 100 nm, 비유전률은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10μm, 드레인 전압 Vd는 0.1 V이다.
도 23에 도시한 바와 같이, 게이트 전압이 1V를 약간 넘을 때 이동도가 100 cm2/Vs 이상의 피크를 가지지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직함을 주목하라.
이러한 이동도를 가지는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 24 내지 도 26에 나타낸다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 27에 나타낸다. 도 27에 나타낸 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)을 가진다. 반도체 영역(8103a) 및 반도체 영역(8103c)의 저항율은 2×10－3Ωcm로 한다.
도 27(A)에 나타낸 트랜지스터는, 베이스 절연층(8101)과, 베이스 절연층(8101)에 파묻히도록 형성된 산화 알루미늄으로 이루어진 매립 절연물(8102)의 위에 형성된다. 트랜지스터는 반도체 영역(8103a), 반도체 영역(8103c)과, 그것들에 끼워져 채널 형성 영역이 되는 진성의 반도체 영역(8103b)과, 게이트(8105)를 가진다.
게이트(8105)와 반도체 영역(8103b)의 사이에는, 게이트 절연층(8104)이 형성된다. 또, 게이트(8105)의 양측면에는 측벽 절연물(8106a) 및 측벽 절연물(8106b)이 형성되고, 게이트(8105)의 상부에는, 게이트(8105)와 다른 배선과의 단락을 방지하기 위한 절연물(8107)이 형성된다. 측벽 절연물의 폭은 5 nm로 한다. 또, 반도체 영역(8103a) 및 반도체 영역(8103c)에 접하여, 소스(8108a) 및 드레인(8108b)이 제공된다. 또한, 이 트랜지스터에서의 채널 폭을 40 nm임을 주목하라.
도 27(B)에 나타낸 트랜지스터는 베이스 절연층(8101)과, 산화 알루미늄으로 이루어진 매립 절연물(8102)의 위에 형성되고, 반도체 영역(8103a), 반도체 영역(8103c)과, 그것들에 끼워진 진성의 반도체 영역(8103b)과, 폭 33nm의 게이트(8105)와 게이트 절연층(8104)과 측벽 절연물(8106a) 및 측벽 절연물(8106b)과 절연물(8107)과 소스(8108a) 및 드레인(8108b)을 가지는 점에서 도 27(A)에 나타낸 트랜지스터와 마찬가지이다.
도 27(A)에 나타낸 트랜지스터와 도 27(B)에 나타낸 트랜지스터의 차이점은, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역의 도전형이다. 도 27(A)에 나타낸 트랜지스터에서, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역은 n＋의 도전형을 가지는 반도체 영역(8103a) 및 반도체 영역(8103c)이지만, 도 27(B)에 나타낸 트랜지스터에서는 진성의 반도체 영역(8103b)이다. 즉, 도 27(B)에 나타낸 반도체층에 있어서, 반도체 영역(8103a)(반도체 영역(8103c))과 게이트(8105)가 Loff만큼 겹치지 않는 영역으로 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 확실히 알 수 있는 바와 같이, 오프셋 길이는 측벽 절연물(8106a)(측벽 절연물(8106b))의 폭과 같다.
그 외의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용했다. 도 24의 (A) 내지 (C)는, 도 27(A)에 나타내는 구조를 가지는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 ＋1 V로 하고, 이동도 μ는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다.
도 24(A)는 게이트 절연층의 두께를 15 nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸 것이고, 도 24(B)는 게이트 절연층의 두께를 10 nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸 것이며, 도 24(C)는 게이트 절연층의 두께를 5 nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다. 그래프들은 게이트 전압 1 V 전후로, 드레인 전류는 메모리 셀 등에 필요한 10μA를 초과하는 것을 보여준다.
도 25의 (A) 내지 (C)는, 도 27(B)에 도시된 구조의 트랜지스터로, 오프셋 길이 Loff를 5 nm로 했지만 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 ＋1 V로 하고, 이동도 μ는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다. 도 25(A)는 게이트 절연층의 두께를 15 nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸 것이고, 도 25(B)는 게이트 절연층의 두께를 10 nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸 것이며, 도 25(C)는 게이트 절연층의 두께를 5 nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸 것이다.
또, 도 26의 (A) 내지 (C)는, 오프셋 길이 Loff를 15 nm로 한 경우의 도 27(B)에 도시된 구조의 트랜지스터로, 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 ＋1 V로 하고, 이동도 μ는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다. 도 26(A)은 게이트 절연층의 두께를 15 nm로 한 것이고, 도 26(B)은 10 nm로 한 것이고, 도 26(C)은 5 nm로 한 것이다.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도 μ의 피크는, 도 24에서는 80 cm2/Vs 정도이지만, 도 25에서는 60 cm2/Vs 정도, 도 26에서는 40 cm2/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하됨을 주목하라. 또한, 오프 전류도 동일한 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또, 모두 게이트 전압 1 V 전후로, 드레인 전류는 메모리 셀 등으로 필요하게 되는 10μA를 넘는 것이 보여졌다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막함으로써, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분은 조성비로 5 atomic% 이상 포함되는 원소를 말함을 주목하라. 따라서, 본 실시형태에서는, 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킨 경우를, 도 28 내지 도 34를 참조하여 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또, 트랜지스터의 문턱 전압을 플러스 시프트시켜, 노멀리 오프(normally off)화시키는 것이 가능하게 된다.
예를 들면, 도 28(A)∼도 28(C)은 In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3μm, 채널 폭 W가 10μm인 산화물 반도체막과, 두께 100 nm의 게이트 절연막을 이용한 트랜지스터의 특성이다. 또한, Vd는 10 V로 했음을 주목하라.
도 28(A)은 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 보여준다. 이때 전계 효과 이동도는 18.8 cm2/Vsec이다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 28(B)은 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 보여준다. 트랜지스터의 전계 효과 이동도는 32.2 cm2/Vsec이다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 하는 것에 의해, 더욱 높일 수 있다. 도 28(C)은, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 트랜지스터의 전계 효과 이동도는 34.5 cm2/Vsec이다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 받아들여지는 것을 저감하는 효과를 기대할 수 있다. 또, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있다. 이러한 식으로 전계 효과 이동도가 향상될 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화 또는 탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100 cm2/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하여, 열처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 문턱 전압이 마이너스 시프트하게 되는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 문턱 전압의 마이너스 시프트화는 해소될 수 있다. 즉, 문턱 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 움직이고, 이러한 경향은 도 28(A)과 도 28(B)의 대비로부터도 확인할 수 있다.
또한, 문턱 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하고, 조성비로서 In：Sn：Zn = 2：1：3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있음을 주목하라. 또, 타겟의 조성비를 In：Sn：Zn = 2：1：3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
또, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 하는 것에 의해, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 게이트 바이어스가 2 MV/cm, 150℃, 1시간 인가되는 조건에서, 문턱 전압의 드리프트가 각각 ±1.5 V 미만, 바람직하게는 1.0 V 미만이 될 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vg－Id 특성의 측정을 행하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타냄을 주목하라. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1 V로 했다. 그 다음, 게이트 절연막에 인가되는 전계 강도가 2 MV/cm가 되도록 Vg에 20 V를 인가하고, 그대로 1시간 보유했다. 그 다음, Vg를 0 V로 했다. 그 다음, 기판 온도를 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vg－Id 측정을 행하였다. 이러한 과정을 포지티브(positive) BT 시험이라고 부른다.
마찬가지로 우선 기판 온도를 25℃로 하고, Vds를 10 V로 하여, 트랜지스터의 Vg－Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1 V로 했다. 그 다음, 게이트 절연막에 인가되는 전계 강도가 -2 MV/cm가 되도록 Vg에 -20 V를 인가하고, 그대로 1시간 보유했다. 그 다음, Vg를 0 V로 했다. 그 다음, 기판 온도 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vg－Id 측정을 행하였다. 이러한 과정을 네거티브(negative) BT 시험이라고 부른다.
시료 1의 포지티브 BT 시험의 결과를 도 29(A)에, 네거티브 BT 시험의 결과를 도 29(B)에 나타낸다. 또, 시료 2의 포지티브 BT 시험의 결과를 도 30(A)에, 네거티브 BT 시험의 결과를 도 30(B)에 나타낸다.
시료 1의 포지티브 BT 시험 및 네거티브 BT 시험에 의한 문턱 전압의 변동량은, 각각 1.80 V 및 -0.42 V였다. 또, 시료 2의 포지티브 BT 시험 및 네거티브 BT 시험에 의한 문턱 전압의 변동량은, 각각 0.79 V 및 0.76 V였다. 시료 1 및 시료 2 모두, BT 시험 전후의 문턱 전압의 변동량이 작고, 신뢰성이 높다는 것을 알 수 있었다.
열처리는 산소 분위기 중에서 행할 수 있지만, 먼저 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행하여도 좋다. 먼저 탈수화 또는 탈수소화를 행하고 나서 산소를 산화물 반도체에 추가함으로써, 열처리의 효과를 보다 높일 수 있다. 또, 탈수화 또는 탈수소화 이후에 산소를 추가하기 위해서는, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 이 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 내에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그러한 과잉 산소 농도를 1×1016/cm3 이상 2×1020/cm3로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 포함시킬 수 있다.
또, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정적인 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In：Sn：Zn = 1：1：1의 타겟을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD：X－RayDiffraction)에 의해 할로 패턴(halo pattern)이 관측된다. 이 성막된 산화물 반도체막을 열처리하는 것에 의해 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
In－Sn－Zn－O막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여, Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리된 석영 기판 위에 In－Sn－Zn－O막을 100 nm의 두께로 성막했다.
In－Sn－Zn－O막은 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100W(DC)로 하여 성막했다. 타겟으로서는 원자수비로, In：Sn：Zn = 1：1：1의 In－Sn－Zn－O 타겟을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했음을 주목하라. 이와 같이 하여 제작한 시료를 시료 A로 했다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 먼저 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서, 1시간의 가열 처리를 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 했다.
도 31에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35 deg 근방 및 37 deg∼38 deg에 있을 때 결정 유래의 피크가 관측되었다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그에 따라 트랜지스터의 노멀리 오프화를 도모할 수 있다. 산화물 반도체가 고순도화됨으로써 트랜지스터의 오프 전류를 1 aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1μm 당의 전류값을 나타내기 위해 사용된다.
도 32에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대온도) T의 역수(逆數)와의 관계를 나타낸다. 여기서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 32에 나타낸 바와 같이, 오프 전류는 기판 온도가 125℃의 경우에는 1 aA/μm(1×10－18 A/μm) 이하, 85℃의 경우에는 100 zA/μm(1×10－19 A/μm) 이하, 실온(27℃)의 경우에는 1 zA/μm(1×10－21 A/μm) 이하로 할 수 있다. 오프 전류는, 바람직하게는, 125℃에서 0.1 aA/μm(1×10－19 A/μm) 이하로, 85℃에서 10 zA/μm(1×10－20 A/μm) 이하로, 실온에서 0.1 zA/μm(1×10－22 A/μm) 이하로 할 수 있다. 이러한 오프 전류값은 Si를 반도체막으로서 이용한 트랜지스터에 비해, 매우 낮은 것이라는 것은 분명하다.
무엇보다, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막 실외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직함을 주목하라. 예를 들면, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 이슬점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 이용한 트랜지스터의 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 이용한 트랜지스터는, 채널 길이 L이 3μm, 채널 폭 W가 10μm, Lov가 0μm, dW가 0μm 이다. 또한, Vds는 10 V로 했음을 주목하라. 또한, 기판 온도는 -40℃, －25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였음을 주목하라. 여기서, 트랜지스터에서, 게이트 전극이 한쌍의 전극 중 하나와 중첩하는 부분의 폭을 Lov라고 부르고, 산화물 반도체막과 중첩하지 않는 한쌍의 전극의 부분의 폭을 dW라고 부른다.
도 33에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또, 도 34(A)에 기판 온도와 문턱 전압의 관계를, 도 34(B)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 34(A)로부터, 기판 온도가 높을수록 문턱 전압은 낮아지는 것을 알 수 있다. 또한, 문턱 전압은 -40℃∼150℃의 범위에서 1.09 V로부터 －0.23 V까지 감소되었음을 주목하라.
또, 도 34(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 전계 효과 이동도는 -40℃∼150℃의 범위에서 36 cm2/Vs로부터 32 cm2/Vs까지 감소되었음을 주목하라. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작다는 것을 알 수 있다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에서는, 오프 전류를 1 aA/μm 이하로 유지하면서, 전계 효과 이동도를 30 cm2/Vsec 이상, 바람직하게는 40 cm2/Vsec 이상, 보다 바람직하게는 60 cm2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들면, L/W = 33 nm/40 nm의 FET에서, 게이트 전압이 2.7 V, 드레인 전압이 1.0 V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이라면, Si 반도체로 만들어지는 집적 회로 내에 산화물 반도체로 형성되는 트랜지스터를 혼재하더라도, 동작 속도를 감소시키지 않고 새로운 기능을 가지는 집적 회로를 실현할 수 있다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 기판을 가열하는 것 및/또는 성막 후에 열처리하는 것에 의해 트랜지스터의 특성을 향상시킬 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 실시예에서는, In－Sn－Zn－O막을 산화물 반도체막에 이용한 트랜지스터의 일례에 대하여, 도 35 등을 이용하여 설명한다.
도 35는, 코플래너(coplanar)형인 탑 게이트·탑 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 35(A)에 트랜지스터의 상면도를 나타낸다. 또, 도 35(B)에 도 35(A)의 일점 쇄선 A－B에 대응하는 단면 A－B를 나타낸다.
도 35(B)에 나타낸 트랜지스터는 기판(1101)과 기판(1101) 위에 형성된 베이스 절연층(1102)과, 베이스 절연층(1102)의 주변에 형성된 보호 절연막(1104)과, 베이스 절연층(1102) 및 보호 절연막(1104) 위에 형성된 고저항 영역(1106a) 및 저저항 영역(1106b)을 가지는 산화물 반도체막(1106)과, 산화물 반도체막(1106) 위에 형성된 게이트 절연막(1108)과, 게이트 절연막(1108)을 통하여 산화물 반도체막(1106)과 중첩하여 설치된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접하여 형성된 측벽 절연막(1112)과, 적어도 저저항 영역(1106b)과 접하여 설치된 한쌍의 전극(1114)과, 적어도 산화물 반도체막(1106), 게이트 전극(1110) 및 한쌍의 전극(1114)을 덮어 형성된 층간 절연막(1116)과, 층간 절연막(1116)에 형성된 개구부를 통하여 적어도 한쌍의 전극(1114)의 한쪽과 전기적으로 접속하여 설치된 배선(1118)을 가진다.
또한, 도시하지 않았지만, 층간 절연막(1116) 및 배선(1118)을 ?어 형성된 보호막을 가지고 있어도 상관없다. 이 보호막을 형성함으로써, 층간 절연막(1116)의 표면 전도에 기인하여 생기는 미소 리크 전류를 저감할 수 있어, 트랜지스터의 오프 전류를 저감할 수 있다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 2]
본 실시예에서는, In－Sn－Zn－O막을 산화물 반도체막에 이용한 트랜지스터의 또 다른 일례에 대하여 나타낸다.
도 36(A) 및 도 36(B)는, 본 실시예에 의해 제작한 트랜지스터의 구조를 나타내는 상면도 및 단면도이다. 도 36(A)은 트랜지스터의 상면도이다. 또, 도 36(B)은 도 36(A)의 일점 쇄선 A－B에 대응하는 단면도이다.
도 36(B)에 나타낸 트랜지스터는, 기판(600)과 기판(600) 위에 형성된 베이스 절연층(602)과, 베이스 절연층(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한쌍의 전극(614)과, 산화물 반도체막(606) 및 한쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 통하여 산화물 반도체막(606)과 중첩하여 설치된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어 형성된 층간 절연막(616)과, 게이트 절연막(608) 및 층간 절연막(616)에 형성된 개구부를 통하여 한쌍의 전극(614)과 전기적으로 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어 형성된 보호막(620)을 가진다.
기판(600)으로서는 유리 기판이 사용될 수 있다. 베이스 절연층(602)으로서는 산화 실리콘막이 사용될 수 있다. 산화물 반도체막(606)으로서는 In－Sn－Zn－O막이 사용될 수 있다. 한쌍의 전극(614)으로서는 텅스텐막이 사용될 수 있다. 게이트 절연막(608)으로서는 산화 실리콘막이 사용될 수 있다. 게이트 전극(610)은 질화 탄탈막과 텅스텐막과의 적층 구조를 가질 수 있다. 층간 절연막(616)은 산화 질화 실리콘막과 폴리이미드막과의 적층 구조를 가질 수 있다. 배선(618)은 티탄막, 알루미늄막, 티탄막이 이 순서로 형성된 적층 구조를 각각 가질 수 있다. 보호막(620)으로서는 폴리이미드막이 사용될 수 있다.
또한, 도 36(A)에 나타낸 구조를 가지는 트랜지스터에서는, 게이트 전극(610)과 한쌍의 전극(614) 중 하나와 중첩하는 부분의 폭을 Lov라고 부름을 주목하라. 마찬가지로 산화물 반도체막(606)과 중첩하지 않는 한쌍의 전극(614)의 부분의 폭을 dW라고 부른다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
100：기판, 106：소자 분리 절연층, 108：게이트 절연층, 110：게이트 전극, 116：채널 형성 영역, 120：불순물 영역, 124：금속 화합물 영역, 126：전극, 128：절연층, 140：절연층, 144：산화물 반도체층, 145：산화물 반도체층, 146：게이트 절연층, 148：전극층, 150：절연층, 151：절연층, 152：절연층, 156：배선, 159：도전층, 160：트랜지스터, 162：트랜지스터, 164：용량 소자, 170：메모리 셀, 201：메모리 셀 어레이, 210：주변 회로, 211：구동 회로, 212：구동 회로, 213：구동 회로, 214：구동 회로, 215：구동 회로, 218：컨트롤러, 219：모드 레지스터, 220：I/O 버퍼, 221：어드레스 버퍼, 222：센스 증폭기, 250：중심점, 401：트랜지스터, 402：트랜지스터, 403：트랜지스터, 404：트랜지스터, 405：트랜지스터, 406：트랜지스터, 407：트랜지스터, 408：트랜지스터, 409：트랜지스터, 410：트랜지스터, 411：트랜지스터, 500：전극, 551：전극, 552：전극, 553：전극, 556：전극, 557：전극, 601：메모리 셀 어레이, 611：비트선 구동 회로, 612：워드선 구동 회로, 600：기판, 602：베이스 절연층, 604：한쌍의 전극, 606：산화물 반도체막, 608：게이트 절연막, 610：게이트 전극, 614：한쌍의 전극, 616：층간 절연막, 618：배선, 620：보호막, 701：하우징, 702：하우징, 703：표시부, 704：키보드, 711：본체, 712：스타일러스, 713：표시부, 714：조작 버튼, 715：외부 인터페이스, 720：전자 서적, 721：하우징, 723：하우징, 725：표시부, 727：표시부, 731：전원 스위치, 733：조작 키, 735：스피커, 737：축부, 740：하우징, 741：하우징, 742：표시 패널, 743：스피커, 744：마이크로폰, 745：조작 키, 746：포인팅 디바이스, 747：카메라용 렌즈, 748：외부 접속 단자, 749：태양전지 셀, 750：외부 메모리 슬롯, 761：본체, 763：접안부, 764：조작 스위치, 765：표시부, 766：배터리, 767：표시부, 770：텔레비전 장치, 771：하우징, 773：표시부, 775：스탠드, 780：리모콘 조작기, 840：전극, 841：전극, 842：절연층, 130a：드레인 전극, 130b：드레인 전극, 136a：전극, 136b：전극, 136c：전극, 142a：전극, 142b：전극, 143a：산화물 도전층, 143b：산화물 도전층, 145a：결정성 산화물 반도체층, 145b：결정성 산화물 반도체층, 148a：전극, 148b：도전층, 154a：전극, 170a：메모리 셀, 170b：메모리 셀, 170c：메모리 셀, 170d：메모리 셀, 201a：메모리 셀 어레이, 201b：메모리 셀 어레이, 211a：구동 회로, 211b：구동 회로, 212a：구동 회로, 212b：구동 회로, 213a：구동 회로, 213b：구동 회로, 214a：구동 회로, 214b：구동 회로, 216a：센스 증폭기군, 216b：센스 증폭기군, 217a：칼럼 디코더, 217b：칼럼 디코더, 223a：로 디코더, 223b：로 디코더, 501a：전극, 501b：전극, 502a：전극, 502b：전극, 601A：메모리 셀 어레이, 601B：메모리 셀 어레이, 601C：메모리 셀 어레이, 601D：메모리 셀 어레이, 1101：기판, 1102：베이스 절연층, 1104：보호 절연막, 1106a：고저항 영역, 1106b：저저항 영역, 1106：산화물 반도체막, 1108：게이트 절연막, 1110：게이트 전극, 1112：측벽 절연막, 1114：한쌍의 전극, 1116：층간 절연막, 1118：배선, 8101：베이스 절연층, 8102：매립 절연물, 8103a：반도체 영역, 8103b：반도체 영역, 8103c：반도체 영역, 8104：게이트 절연층, 8105：게이트, 8106a：측벽 절연물, 8106b：측벽 절연물, 8107：절연물, 8108a：소스, 8108b：드레인
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 9월 13일 일본 특허청에 출원된, 일련 번호가 2010-204090인 일본 특허 출원과, 2011년 5월 14일 일본 특허청에 출원된, 일련 번호가 2011-108899인 일본 특허 출원에 기초한다.

Claims (16)

  1. 기억 장치로서,
    구동 회로; 및
    상기 구동 회로 위에 제공되고 상기 구동 회로에 의해 구동되는 복수의 메모리 셀 어레이를 포함하고,
    상기 복수의 메모리 셀 어레이 각각은, 매트릭스 형상으로 배치된 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은 제 1 트랜지스터와 용량 소자를 포함하고,
    상기 제 1 트랜지스터는
    산화물 반도체층;
    소스 전극 및 드레인 전극;
    제 1 게이트 절연층; 및
    상기 제 1 게이트 절연층을 사이에 끼우고 상기 산화물 반도체층과 중첩하는 제 1 게이트 전극을 포함하고,
    상기 용량 소자는
    상기 소스 전극 및 상기 드레인 전극 중 한쪽;
    상기 산화물 반도체층과 접촉하는 절연층; 및
    상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽과 중첩하는 도전층을 포함하고, 상기 절연층은 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽과 상기 도전층 사이에 제공되고,
    상기 복수의 메모리 셀 어레이는 중첩하도록 적층되는, 기억 장치.
  2. 제 1 항에 있어서,
    상기 구동 회로는 비트선을 구동하는 비트선 구동 회로와, 워드선을 구동하는 워드선 구동 회로를 포함하고,
    상기 비트선 구동 회로는 제 1 구동 회로 및 제 2 구동 회로를 포함하고,
    상기 워드선 구동 회로는 제 3 구동 회로 및 제 4 구동 회로를 포함하고,
    상기 제 1 구동 회로 내지 상기 제 4 구동 회로는 상기 복수의 메모리 셀 어레이 중 하나의 중심점에 대하여 대칭이 되도록 배치되는, 기억 장치.
  3. 기억 장치로서,
    구동 회로; 및
    상기 구동 회로 위에 제공되고 상기 구동 회로에 의해 구동되는 복수의 메모리 셀 어레이를 포함하고,
    상기 복수의 메모리 셀 어레이 각각은, 매트릭스 형상으로 배치된 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은 제 1 트랜지스터와 용량 소자를 포함하고,
    상기 제 1 트랜지스터는
    산화물 반도체층;
    소스 전극 및 드레인 전극;
    제 1 게이트 절연층; 및
    상기 제 1 게이트 절연층을 사이에 끼우고 상기 산화물 반도체층과 중첩하는 제 1 게이트 전극을 포함하고,
    상기 용량 소자는
    상기 소스 전극 및 상기 드레인 전극 중 한쪽;
    상기 산화물 반도체층과 접촉하는 절연층; 및
    상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽과 중첩하는 도전층을 포함하고, 상기 절연층은 상기 소스 전극 및 상기 드레인 전극 중 상기 한쪽과 상기 도전층 사이에 제공되고,
    상기 절연층은 상기 제 1 게이트 절연층의 일부이고,
    상기 복수의 메모리 셀 어레이는 중첩하도록 적층되는, 기억 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 복수의 메모리 셀 어레이 각각은 상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 다른 한쪽과 전기적으로 접속되는 비트선을 포함하고,
    상기 복수의 메모리 셀 어레이의 상기 비트선들은 서로 전기적으로 접속되는, 기억 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 복수의 메모리 셀 어레이 각각은 상기 제 1 트랜지스터의 상기 제 1 게이트 전극과 전기적으로 접속되는 워드선을 포함하고,
    상기 복수의 메모리 셀 어레이의 상기 워드선들은 서로 전기적으로 접속되는, 기억 장치.
  6. 제 3 항에 있어서,
    상기 복수의 메모리 셀 어레이 각각은 상기 용량 소자의 상기 도전층과 전기적으로 접속되는 용량 소자선을 포함하고,
    상기 복수의 메모리 셀 어레이의 상기 용량 소자선들은 서로 전기적으로 접속되는, 기억 장치.
  7. 제 4 항에 있어서,
    상기 복수의 메모리 셀 어레이의 적어도 2개의 인접하는 메모리 셀 어레이의 상기 비트선들은 서로 겹치지 않도록 배치되는, 기억 장치.
  8. 제 5 항에 있어서,
    상기 복수의 메모리 셀 어레이의 적어도 2개의 인접하는 메모리 셀 어레이의 상기 워드선들은 서로 겹치지 않도록 배치되는, 기억 장치.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 구동 회로는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는
    산화물 반도체 이외의 반도체 재료를 포함하는 기판에 제공된 채널 형성 영역;
    상기 채널 형성 영역을 사이에 끼우는 한쌍의 불순물 영역;
    상기 채널 형성 영역 위의 제 2 게이트 절연층; 및
    상기 채널 형성 영역과 중첩하도록 상기 제 2 게이트 절연층 위에 제공된 제 2 게이트 전극을 포함하는, 기억 장치.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 구동 회로는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는
    절연 표면 위에 제공되고 산화물 반도체 이외의 반도체 재료를 포함하는 반도체층에 제공된 채널 형성 영역;
    상기 채널 형성 영역을 사이에 끼우는 한쌍의 불순물 영역;
    상기 채널 형성 영역과 중첩되는 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층을 사이에 끼우고 상기 채널 형성 영역과 중첩하도록 제공된 제 2 게이트 전극을 포함하는, 기억 장치.
  11. 제 9 항에 있어서,
    상기 산화물 반도체 이외의 상기 반도체 재료를 포함하는 상기 기판은 단결정 반도체 기판인, 기억 장치.
  12. 제 9 항에 있어서,
    상기 산화물 반도체 이외의 상기 반도체 재료는 실리콘인, 기억 장치.
  13. 제 10 항에 있어서,
    상기 산화물 반도체 이외의 상기 반도체 재료는 실리콘인, 기억 장치.
  14. 제 3 항에 있어서,
    상기 복수의 메모리 셀 어레이 각각은 상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 다른 한쪽과 전기적으로 접속되는 비트선을 포함하고,
    상기 복수의 메모리 셀 어레이의 상기 비트선들은 서로 전기적으로 접속되고,
    상기 복수의 메모리 셀 어레이 각각은 상기 제 1 트랜지스터의 상기 제 1 게이트 전극과 전기적으로 접속되는 워드선을 포함하고,
    상기 복수의 메모리 셀 어레이의 상기 워드선들은 서로 전기적으로 접속되는, 기억 장치.
  15. 제 14 항에 있어서,
    상기 구동 회로는 상기 비트선을 구동하는 비트선 구동 회로와, 상기 워드선을 구동하는 워드선 구동 회로를 포함하고,
    상기 비트선 구동 회로는 제 1 구동 회로 및 제 2 구동 회로를 포함하고, 상기 제 1 구동 회로 및 상기 제 2 구동 회로 각각은 칼럼 디코더 및 센스 증폭기부를 포함하고,
    상기 워드선 구동 회로는 제 3 구동 회로 및 제 4 구동 회로를 포함하고, 상기 제 3 구동 회로 및 상기 제 4 구동 회로 각각은 로 디코더를 포함하고,
    상기 제 1 구동 회로 내지 상기 제 4 구동 회로는 상기 복수의 메모리 셀 어레이 아래에 배치되는, 기억 장치.
  16. 제 15 항에 있어서,
    상기 제 1 구동 회로 내지 상기 제 4 구동 회로는 상기 복수의 메모리 셀 어레이 중 하나의 중심점에 대하여 대칭이 되도록 배치되는, 기억 장치.
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