JP2012151462A5 - - Google Patents

Claims (4)

1. 基板と、
   前記基板上の絶縁層と、
   前記絶縁層上の駆動回路と、
   前記絶縁層上の記憶素子と、を有し、
   前記駆動回路は、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタを有し、
   前記記憶素子は、第２のチャネル形成領域が酸化物半導体である第２のトランジスタを有し、
   前記第２のトランジスタは、
   前記絶縁層上の前記酸化物半導体と、
   前記酸化物半導体上のソース電極及びドレイン電極と、
   前記酸化物半導体上、並びに前記ソース電極上及び前記ドレイン電極上のゲート絶縁層と、
   前記ゲート絶縁層上のゲート電極と、を有し、
   前記第１のトランジスタは、前記第２のトランジスタと電気的に接続される半導体装置。
2. 基板と、
   前記基板上の絶縁層と、
   前記絶縁層上の駆動回路と、
   前記絶縁層上の記憶素子と、を有し、
   前記駆動回路は、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタを有し、
   前記記憶素子は、第２のチャネル形成領域が酸化物半導体である第２のトランジスタを有し、
   前記第２のトランジスタは、
   前記絶縁層上のゲート電極と、
   前記ゲート電極上のゲート絶縁層と、
   前記ゲート絶縁層上の前記酸化物半導体と、
   前記酸化物半導体上のソース電極及びドレイン電極と、を有し、
   前記第１のトランジスタは、前記第２のトランジスタと電気的に接続される半導体装置。
3. 基板と、
   前記基板上の絶縁層と、
   前記絶縁層上の駆動回路と、
   前記絶縁層上の記憶素子と、
   前記絶縁層上の容量素子と、を有し、
   前記駆動回路は、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタを有し、
   前記記憶素子は、第２のチャネル形成領域が酸化物半導体である第２のトランジスタを有し、
   前記第２のトランジスタは、
   前記絶縁層上の、前記第２のチャネル形成領域と不純物領域とを含む前記酸化物半導体と、
   前記酸化物半導体上のソース電極及びドレイン電極と、
   前記酸化物半導体上、並びに前記ソース電極上及び前記ドレイン電極上のゲート絶縁層と、
   前記ゲート絶縁層上のゲート電極と、を有し、
   前記容量素子は、前記不純物領域と、前記絶縁層と、前記基板と、を有し、
   前記第１のトランジスタは、前記第２のトランジスタと電気的に接続される半導体装置。
4. 基板と、
   前記基板上の絶縁層と、
   前記絶縁層上の駆動回路と、
   前記絶縁層上の記憶素子と、
   前記絶縁層上の容量素子と、を有し、
   前記駆動回路は、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタを有し、
   前記記憶素子は、第２のチャネル形成領域が酸化物半導体である第２のトランジスタを有し、
   前記第２のトランジスタは、
   前記絶縁層上のゲート電極と、
   前記ゲート電極上のゲート絶縁層と、
   前記ゲート絶縁層上の、前記第２のチャネル形成領域と不純物領域とを含む前記酸化物半導体と、
   前記酸化物半導体上のソース電極及びドレイン電極と、を有し、
   前記容量素子は、前記ゲート電極と、前記絶縁層と、前記基板と、を有し、
   前記第１のトランジスタは、前記第２のトランジスタと電気的に接続される半導体装置。