JP2012212499A5 - 半導体装置 - Google Patents

Claims (5)

1. 第１乃至第３のメモリセルと、第１及び第２の行選択線と、第１及び第２の列選択線と、を有し、
   前記第１のメモリセルと前記第２のメモリセルは同じ行に設けられ、
   前記第１のメモリセルと前記第３のメモリセルは同じ列に設けられ、
   前記第１乃至第３のメモリセルのそれぞれは、第１のゲート及び第２のゲートを有するトランジスタを有し、
   前記第１の行選択線は、前記第１のメモリセルの前記トランジスタの前記第１のゲート及び前記第２のメモリセルの前記トランジスタの前記第１のゲートと電気的に接続され、
   前記第２の行選択線は、前記第３のメモリセルの前記トランジスタの前記第１のゲートと電気的に接続され、
   前記第１の列選択線は、前記第１のメモリセルの前記トランジスタの前記第２のゲート及び前記第３のメモリセルの前記トランジスタの前記第２のゲートと電気的に接続され、
   前記第２の列選択線は、前記第２のメモリセルの前記トランジスタの前記第２のゲートと電気的に接続されることを特徴とする半導体装置。
2. 請求項１において、
   前記トランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
3. 第１乃至第３のメモリセルと、第１及び第２のデータ線と、第１及び第２の行選択線と、第１及び第２の列選択線と、第１及び第２の読み出し線と、を有し、
   前記第１のメモリセルと前記第２のメモリセルは同じ行に設けられ、
   前記第１のメモリセルと前記第３のメモリセルは同じ列に設けられ、
   前記第１乃至第３のメモリセルは、それぞれ、
   ソースと、ドレインと、第１のゲートと、第２のゲートと、を有する第１のトランジスタと、
   ソースと、ドレインと、第１のゲートと、第２のゲートと、を有する第２のトランジスタと、を有し、
   前記第１のデータ線は、前記第１のメモリセルの前記第１のトランジスタの前記ソースまたは前記ドレインの一方及び前記第１のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
   前記第１のデータ線は、前記第３のメモリセルの前記第１のトランジスタの前記ソースまたはドレインの一方及び前記第３のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
   前記第２のデータ線は、前記第２のメモリセルの前記第１のトランジスタの前記ソースまたはドレインの一方及び前記第２のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
   前記第１の行選択線は、前記第１のメモリセルの前記第１のトランジスタの前記第１のゲート及び前記第２のメモリセル前記第１のトランジスタの前記第１のゲートと電気的に接続され、
   前記第２の行選択線は、前記第３のメモリセルの前記第１のトランジスタの前記第１のゲートと電気的に接続され、
   前記第１の列選択線は、前記第１のメモリセルの前記第１のトランジスタの前記第２のゲート及び前記第３のメモリセルの前記第１のトランジスタの前記第２のゲートと電気的に接続され、
   前記第２の列選択線は、前記第２のメモリセルの前記第１のトランジスタの前記第２のゲートと電気的に接続され、
   前記第１の読み出し選択線は、前記第１のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの他方及び前記第２のメモリセルの第２のトランジスタの前記ソースまたはドレインの他方に電気的に接続され、
   前記第２の読み出し選択線は、前記第３のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの他方と電気的に接続され、
   前記第２のトランジスタの前記第１のゲートが前記第２のトランジスタの前記ソースまたはドレインの一方に電気的に接続され、
   前記第２のトランジスタの前記第２のゲートが前記第１のトランジスタの前記ソースまたはドレインの他方に電気的に接続されることを特徴とする半導体装置。
4. 請求項３において、
   前記第１のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
5. 請求項４において、
   前記第２のトランジスタは、前記第１のトランジスタの上に積層して設けられることを特徴とする半導体装置。