TWI540683B - 記憶體裝置及電子裝置 - Google Patents

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Description

記憶體裝置及電子裝置
本發明的一個實施例係關於記憶體裝置。
近年來，已經開發了各種能夠重寫資料的記憶體裝置。
作為這種記憶體裝置的一個例子，可給出在每個記憶體單元中設置選擇電晶體的記憶體裝置(例如，參見專利文獻1)。
在選擇電晶體被設置於記憶體單元的記憶體裝置中，透過使所述選擇電晶體導通執行對該記憶體裝置的選擇操作，且在所選擇的記憶體單元中執行諸如資料寫入之類的操作。
[參考文獻]
[專利文獻]
[專利文獻1]日本公開專利申請No.H07-176184
但是，在如上所述的習知記憶體裝置中，選擇操作對每一列中的記憶體單元執行，但無法對單獨的記憶體單元執行。
例如，即使在對記憶體單元執行資料寫入的情況下，還選擇同一列中的另一個記憶體單元，且由此該列中的所 有記憶體單元中的資料都變化，這就使得必需重寫資料。因此，要花長時間進行資料寫入。
本發明的一個實施例的目的是對單獨的記憶體單元執行選擇操作。
在本發明的一個實施例中，設置至少第一記憶體單元和與第一記憶體單元設置在同一列中的第二記憶體單元。
此外，作為用作每個記憶體單元中的選擇電晶體的電晶體，使用具有源極、汲極和兩個閘極的電晶體。資料信號被輸入至源極和汲極中的一個。兩個閘極之一的電壓用列選擇信號控制，該列選擇信號為在列方向上選擇記憶體單元的信號。兩個閘極中的另一個的電壓用行選擇信號控制，該行選擇信號為在行方向上選擇記憶體單元的信號。
也就是說，用作記憶體單元中的選擇電晶體的電晶體用在列方向上選擇記憶體單元的列選擇信號和在行方向上選擇記憶體單元的行方向信號進行選擇。
此外，彼此不同的行選擇信號和相同的列選擇信號被輸入至設置在同一列中的第一記憶體單元和第二記憶體單元。
在本發明的一個實施例中，設置用作輸出電晶體的電晶體。作為用作輸出電晶體的電晶體，使用具有源極、汲極和兩個閘極的電晶體。兩個閘極之一電連接至用作輸出電晶體的電晶體的源極和汲極之一，從而該電晶體為二極體接法。兩個閘極中的另一個電連接至用作選擇電晶體的電晶體的源極和汲極中的另一個。透過使用用作輸出電晶 體的電晶體，由於輸出電晶體中的漏電流引起的用作資料線的佈線中的電壓變化受到抑制。
此外，在本發明的一個實施例中，在用作選擇電晶體的晶體之上設置用作輸出電晶體的電晶體，由此減小電路面積。
根據本發明的一個實施例，可對單獨的記憶體單元執行選擇操作。
下文將參考附圖描述本發明的實施例的例子。注意，本領域技術人員將容易理解，本實施例的細節可按照各種方式修改而不背離本發明的精神及範圍。因此，本發明並不局限於以下實施例的描述。
注意，各個實施例的細節可適當地互相組合。另外，各個實施例的細節可互相替換。
為了避免元件之間的混淆，使用諸如“第一”和“第二”之類的序數，但元件的數目並不局限於序數的個數。
(實施例1)
在本實施例中，描述了記憶體裝置的一個例子，其中可對單獨的記憶體裝置執行選擇操作。
本實施例中的記憶體裝置的例子包括三個或更多個記憶體單元，這些記憶體單元在列方向和行方向上排列。
例如，這些記憶體單元設置成記憶體單元陣列。
參考圖1A和1B描述本實施例中的記憶體裝置的例子。
首先，參考圖1A描述本實施例中的記憶體裝置結構的例子。
圖1A中所示的記憶體裝置包括記憶體單元100(a,b)(a和b是自然數)、記憶體單元100(a,c)(c是大於a的自然數)、記憶體單元100(d,b)(d是大於b的自然數)和記憶體單元100(d,c)。注意，記憶體單元100(d,c)並不是必需提供的。此外，可設置除記憶體單元100(a,b)、記憶體單元100(a,c)、記憶體單元100(d,b)和記憶體單元100(d,c)以外的記憶體單元。此外，可在以下任何一個或多個位置處設置記憶體單元：記憶體單元100(a,b)和記憶體單元100(a,c)之間、記憶體單元100(a,b)和記憶體單元100(d,b)之間、記憶體單元100(d,b)和記憶體單元100(d,c)之間以及記憶體單元100(a,c)和記憶體單元100(d,c)之間。此時，記憶體單元的結構可與記憶體單元100(a,b)、100(a,c)、100(d,b)和100(d,c)的結構相同或不同。
記憶體單元100(a,c)與記憶體單元100(a,b)設置在同一列中。
記憶體單元100(d,b)與記憶體單元100(a,b)設置在同一行中。
設置記憶體單元100(d,c)的列和行與設置記憶體單元100(a,b)的列和行不同，且記憶體單元100(d,c)與記憶體單元100(d,b)設置在同一列且與記憶體單元100(a,c)設置 在同一行中。
此外，四個記憶體單元100(記憶體單元100(a,b)、記憶體單元100(a,c)、記憶體單元100(d,b)和記憶體單元100(d,c))各自包括電晶體111和資料保持電路112。注意，在圖1A中，電晶體111和資料保持電路112用列號和行號標示，該列號和行號與設置有電晶體111和資料保持電路112的記憶體單元100的相同。例如，設置在記憶體單元100(a,b)中的電晶體111被表示為電晶體111(a,b)，而設置在記憶體單元100(a,b)中的資料保持電路112則被表示為資料保持電路112(a,b)。
術語“電壓”通常是指兩個點的電位之間的差(也稱為電位差)。然而，電壓和電位兩者的值在某些情況下都使用在電路圖等中的伏特(V)表示，從而難以區分它們。因此，在本說明書中，一個點的電位和作為基準的電位(也被稱為基準電位)之間的電位差在某些情況下被用作該點處的電壓，除非另外有規定。
電晶體111是包括源極、汲極、第一閘極和第二閘極的電晶體。
在記憶體單元100(a,b)中，向電晶體111的第一閘極輸入第一列選擇信號，而向電晶體111的第二閘極輸入第一行選擇信號。
在記憶體單元100(a,c)中，向電晶體111的第一閘極輸入第一列選擇信號，而向電晶體111的第二閘極輸入第二行選擇信號。
在記憶體單元100(d,b)中，向電晶體111的第一閘極輸入第二列選擇信號，而向電晶體111的第二閘極輸入第一行選擇信號。
在記憶體單元100(d,c)中，向電晶體111的第一閘極輸入第二列選擇信號，而向電晶體111的第二閘極輸入第二行選擇信號。
注意，列選擇信號是用於在列方向上選擇記憶體單元的脈衝信號，而行選擇信號則是用於在行方向上選擇記憶體單元的脈衝信號。
電晶體111具有透過其導通或截止而至少控制記憶體單元100中的資料寫入和資料保持的功能，且用作選擇電晶體。
例如，場效應電晶體可被用作電晶體111。作為電晶體111，例如，可使用包括形成有通道的氧化物半導體層的電晶體。作為另一個例子，可使用包括其中形成有通道且包含屬於元素周期表族14(例如，矽)的半導體的半導體層的電晶體。在該情況下，在第一閘極和第二閘極之間設置半導體層。另外，在該情況下，可透過使第二閘極與第一閘極隔著半導體層重疊，來減小記憶體裝置的電路面積。
氧化物半導體層的帶隙大於矽的帶隙，例如，2 eV或更大，較佳的是2.5 eV或更大，更佳的是3 eV或更大。
另外，氧化物半導體層是本徵(或i型的)或基本本徵的半導體層。
作為氧化物半導體層，可以使用例如非單晶氧化物層，該氧化物包括從垂直於a-b平面的方向觀看時具有三角形、六邊形、正三角形或正六邊形原子排列的相(也稱為c-軸取向晶體(C-axis aligned crystal；CAAC))，並且其中在垂直於c-軸方向的方向(也稱為層的厚度方向)上金屬原子以分層方式排列，或者在垂直於c-軸方向的方向上金屬原子和氧原子以分層方式排列。透過使用包括CAAC作為形成有電晶體的通道的層(也稱為通道形成層)的氧化物半導體層，例如，可抑制由光引起的電晶體的退化。
可以將包括上述氧化物半導體層的電晶體用作電晶體111，上述氧化物半導體層具有彼此分開、且添加有賦予一導電性的摻雜劑的一對區域。在包括具有添加有摻雜劑的一對區域的氧化物半導體層的電晶體中，在添加有摻雜劑的那對區域之間形成通道。
較佳地，添加有摻雜劑的那對區域的電阻低於形成通道的區域(也稱為通道形成區)的電阻。透過使用包括具有添加有摻雜劑的一對區域的氧化物半導體層的電晶體，形成有通道的區域(也稱為通道形成區)和電晶體的源極或汲極之間的電阻可以是低的，從而可以減小電晶體的面積(也稱為電晶體的小型化)。
例如，包括氧化物半導體層的電晶體為具有的截止態電流低於包括半導體層(例如，矽層)的習知電晶體的截止態電流的電晶體。包括氧化物半導體層的電晶體的每微米通道寬度的截止態電流低於或等於10aA(1×10-17A)，較 佳地低於或等於1aA(1×10-18A)，更佳地低於或等於10zA(1×10-20A)，更更佳的低於或等於1zA(1×10-21A)，更更更佳地低於或等於100yA(1×10-22A)。
此外，圖1A中所示的記憶體裝置包括資料線101、列選擇線102和行選擇線103。注意，在圖1A中，資料線101用與電連接至資料線101的記憶體單元100的行號相同的行號標示。例如，電連接至記憶體單元100(a,b)的資料線101被表示為資料線101_b。注意，在圖1A中，列選擇線102用與電連接至列選擇線102的記憶體單元100的列號相同的列號標示，而行選擇線103用與電連接至行選擇線103的記憶體單元100的行號相同的行號標示。例如，電連接至記憶體單元100(a,b)的行選擇線103被表示為行選擇線103_b。
資料線101_b電連接至記憶體單元100(a,b)和100(d,b)中每一個內的電晶體111的源極和汲極中的一個，而資料線101_c則電連接至記憶體單元100(a,c)和100(d,c)中每一個內的電晶體111的源極和汲極中的一個。資料線是用於向記憶體單元發送資料/從記憶體單元接收資料的佈線。
列選擇線102_a電連接至記憶體單元100(a,b)和100(a,c)中每一個內的電晶體111的第一閘極，而列選擇線102_d則電連接至記憶體單元100(d,b)和100(d,c)中每一個內的電晶體111的第一閘極。列選擇線是輸入有列選擇信號的佈線。
行選擇線103_b電連接至記憶體單元100(a,b)和100(d,b)中每一個內的電晶體111的第二閘極，而行選擇線103_c則電連接至記憶體單元100(a,c)和100(d,c)中每一個內的電晶體111的第二閘極。行選擇線是輸入有行選擇信號的佈線。
注意，電晶體的端子和佈線不必分開形成；可以使一個導電層同時用作為電晶體的端子和佈線。
資料保持電路112是具有保持資料功能的電路。注意，該資料保持電路112並不是必需設置的。替代設置資料保持電路112，可以使電晶體111的源極和汲極中的另一個用作記憶體節點或將其電連接至記憶體節點。
作為資料保持電路112，例如，可以使用採用電容器的電路、採用電晶體的電路或採用電容器和電晶體兩者的電路。
接下來，作為用於驅動本實施例中記憶體裝置的方法的示例，參考圖1B來描述用於驅動圖1A中所示的記憶體裝置的方法的示例。圖1B是示出用於驅動圖1A中所示的記憶體裝置的方法的示例的時序圖。這裏，作為示例，描述資料被寫入第M列和第N行中的記憶體單元100(也稱為記憶體單元100(M,N))(M是a或d，而N是b或c)，該記憶體單元100是記憶體單元100(a,b)、100(a,c)、100(d,b)和100(d,c)之一的情況。電晶體111是n通道電晶體。電晶體111的臨界值電壓根據行選擇線103的電壓(行選擇信號的電壓)而偏移。
在將資料寫入記憶體單元100(M,N)(也稱為寫入)的情況下，第N資料線101(也稱為資料線101_N)的電壓被設置為對應於資料信號的電壓，而除該第N資料線101之外的資料線101(也稱為資料線101_其他)的電壓則被設置為等於參考電位Vref(未示出)。此外，第M列選擇線102(也稱為列選擇線102_M)的電壓用第M列選擇信號設置為高於參考電位Vref的電壓VH；除第M列選擇線102之外的列選擇線102(也稱為列選擇線102_其他)的電壓用不同於第M列選擇信號的列選擇信號設置為等於參考電位Vref；第N行選擇線103(也稱為行選擇線103_N)的電壓用第N行選擇信號設置為等於參考電位Vref；且除第N行選擇線103之外的行選擇線103(也稱為行選擇線103_其他)的電壓用除第N行選擇信號之外的行選擇信號設置為低於參考電位Vref。注意，所有列選擇線102的電壓設置在所有行選擇線103的電壓設置之後進行。此外，參考電位Vref的值根據記憶體裝置的規格進行設置。另外，電壓VL的值進行適當地設置，以使記憶體單元100中未被選擇的電晶體111肯定被截止。例如，電壓VL可用負電壓產生電路產生。
此時，電晶體111的臨界值電壓被設置為對應於行選擇線103的電壓(行選擇信號的電壓)的值。例如，在電晶體111是n通道電晶體的情況下，隨著行選擇線103的電壓被降低，電晶體111的臨界值電壓在正方向上偏移。由此，第M列和第N行中的記憶體單元100被選擇，第M 列和第N行中的記憶體單元100中的電晶體111(也稱為電晶體111(M,N))被導通，根據第N資料線101(也稱為資料線101_N)的電壓將資料寫入第M列和第N行中的記憶體單元100中，且除第M列和第N行中的記憶體單元100之外的記憶體單元100不被選擇，且其中的電晶體111被截止。
此外，透過適當地改變資料線101、列選擇線102和行選擇線103的電壓，當對單獨的記憶體單元100進行上述操作時，可對所有的記憶體單元100寫入資料。注意，本發明並不局限於此；例如，可對多個記憶體單元100(例如，一列中的記憶體單元100)執行資料寫入。
以上是對用於驅動圖1A中所示記憶體裝置的方法的示例的描述。
如參考附圖1A和1B所描述地，在本實施例中的記憶體裝置的例子中，設置有第一記憶體單元、與第一記憶體單元設置在同一列中的第二記憶體單元、以及與第一記憶體單元設置在同一行中的第三記憶體單元。
另外，在本實施例中的記憶體裝置的例子中，在第一到第三記憶體單元的每一個中包括具有兩個閘極且用作選擇電晶體的場效應電晶體。在設置在同一列中的第一記憶體單元和第二記憶體單元中，第一記憶體單元中的場效應電晶體的兩個閘極之一的電壓和第二記憶體單元中的場效應電晶體的兩個閘極之一的電壓用相同的列選擇信號進行控制，而第一記憶體單元中的場效應電晶體的兩個閘極中 另一個的電壓和第二記憶體單元中的場效應電晶體的兩個閘極中另一個的電壓用不同的行選擇信號進行控制。另外，在設置在同一行中的第一記憶體單元和第三記憶體單元中，第一記憶體單元中的場效應電晶體的兩個閘極之一的電壓和第三記憶體單元中的場效應電晶體的兩個閘極之一的電壓用不同的列選擇信號進行控制，而第一記憶體單元中的場效應電晶體的兩個閘極中另一個的電壓和第三記憶體單元中的場效應電晶體的兩個閘極中另一個的電壓用相同的行選擇信號進行控制。此外，此時，可以以第二閘極與第一閘極隔著半導體層重疊的方式設置其中在第一閘極和第二閘極之間形成有通道的半導體層，從而可減小記憶體裝置的電路面積。
在本實施例中的記憶體裝置的例子中，在設置在同一列中的第一和第二記憶體單元中，第一記憶體單元中的場效應電晶體的兩個閘極之一與第二記憶體單元中的場效應電晶體的兩個閘極之一連接至相同佈線從而被控制，而第一記憶體單元中的場效應電晶體的兩個閘極中的另一個與第二記憶體單元中的場效應電晶體的兩個閘極中的另一個則連接至不同佈線從而被控制。此外，在設置在同一行中的第一和第三記憶體單元中，第一記憶體單元中的場效應電晶體的兩個閘極之一與第三記憶體單元中的場效應電晶體的兩個閘極之一連接至不同佈線從而被控制，而第一記憶體單元中的場效應電晶體的兩個閘極中的另一個與第三記憶體單元中的場效應電晶體的兩個閘極中的另一個則連 接至相同佈線從而被控制。
透過上述結構，可對單獨的記憶體單元執行選擇操作。例如，在記憶體單元中的場效應電晶體處於導通狀態的同時，同一列中的另一記憶體單元中的場效應電晶體可處於截止狀態。由此，資料的重寫變得不必要，這可縮短寫入時間。另外，透過使用具有兩個閘極的電晶體，可在不增加記憶體單元中元件數量的情況下，對單獨的記憶體單元執行選擇操作。
(實施例2)
在本實施例中，描述實施例1中的記憶體裝置的例子。
參考圖2A和2B描述本實施例中的記憶體裝置的例子。
首先，參考圖2A描述本實施例中的記憶體裝置結構的例子。
圖2A中所示的記憶體裝置包括記憶體單元200(a,b)、記憶體單元200(a,c)、記憶體單元200(d,b)和記憶體單元200(d,c)。注意，記憶體單元200(d,c)並不是必需提供的。此外，可設置除記憶體單元200(a,b)、記憶體單元200(a,c)、記憶體單元200(d,b)和記憶體單元200(d,c)之外的記憶體單元。此外，可在以下任何一個或多個位置處設置記憶體單元：記憶體單元200(a,b)和記憶體單元200(a,c)之間、記憶體單元200(a,b)和記憶體單元200(d,b)之間、記憶體單 元200(d,b)和記憶體單元200(d,c)之間以及記憶體單元200(a,c)和記憶體單元200(d,c)之間。此時，記憶體單元的結構可與記憶體單元200(a,b)、200(a,c)、200(d,b)和200(d,c)的結構相同或不同。
記憶體單元200(a,c)與記憶體單元200(a,b)設置在同一列中。
記憶體單元200(d,b)與記憶體單元200(a,b)設置在同一行中。
設置有記憶體單元200(d,c)的列和行與設置有記憶體單元200(a,b)的列和行不同，且記憶體單元200(d,c)與記憶體單元200(d,b)設置在同一列且與記憶體單元200(a,c)設置在同一行。
此外，記憶體單元200(a,b)、記憶體單元200(a,c)、記憶體單元200(d,b)和記憶體單元200(d,c)中的每一個包括電晶體211和電晶體212。注意，在圖2A中，電晶體211和電晶體212用列號和行號標示，該列號和行號與設置有電晶體211和電晶體212的記憶體單元200的相同。
電晶體211包括第一源極、第一汲極、第一閘極和第二閘極。
在記憶體單元200(a,b)中，向電晶體211的第一閘極輸入第一列選擇信號，而向電晶體211的第二閘極輸入第一行選擇信號。
在記憶體單元200(a,c)中，向電晶體211的第一閘極輸入第一列選擇信號，而向電晶體211的第二閘極輸入第 二行選擇信號。
在記憶體單元200(d,b)中，向電晶體211的第一閘極輸入第二列選擇信號，而向電晶體211的第二閘極輸入第一行選擇信號。
在記憶體單元200(d,c)中，向電晶體211的第一閘極輸入第二列選擇信號，而向電晶體211的第二閘極輸入第二行選擇信號。
電晶體211用作選擇電晶體。
作為電晶體211，可使用能應用於圖1A中的電晶體111的電晶體。
電晶體212包括第二源極、第二汲極、第三閘極和第四閘極。
電晶體212的第三閘極電連接至電晶體212的第二源極和第二汲極中的一個，從而電晶體212為二極體接法。
此外，在記憶體單元200(a,b)中，向電晶體212的第二源極和第二汲極中的另一個輸入第一讀取選擇信號。
在記憶體單元200(a,c)中，向電晶體212的第二源極和第二汲極中的另一個輸入第一讀取選擇信號。
此外，在記憶體單元200(d,b)中，向電晶體212的第二源極和第二汲極中的另一個輸入第二讀取選擇信號。
此外，在記憶體單元200(d,c)中，向電晶體212的第二源極和第二汲極中的另一個輸入第二讀取選擇信號。
注意，讀取選擇信號是用於選擇從中讀取資料的記憶體單元的脈衝信號。
電晶體212用作用於讀取資料的輸出電晶體。電晶體212對應於實施例1中的記憶體裝置的資料保持電路。
作為電晶體212，可使用能應用於圖1A中的電晶體111的電晶體。電晶體212可具有與電晶體211的結構不同的結構。
此外，圖2A中所示的記憶體裝置包括資料線201、列選擇線202、行選擇線203和讀取選擇線204。注意，在圖2A中，列選擇線202和讀取選擇線204各自用與電連接至列選擇線202和讀取選擇線204的記憶體單元200的列號相同的列號表示，而資料線201和行選擇線203各自用與電連接至資料線201和行選擇線203的記憶體單元200的行號相同的行號表示。
資料線201_b電連接至記憶體單元200(a,b)和記憶體單元200(d,b)中每一個內的電晶體211的第一源極和第一汲極之一，並電連接至記憶體單元200(a,b)和記憶體單元200(d,b)中每一個內的電晶體212的第二源極和第二汲極之一。資料線201_c電連接至記憶體單元200(a,c)和記憶體單元200(d,c)中每一個內的電晶體211的第一源極和第一汲極之一，並電連接至記憶體單元200(a,c)和記憶體單元200(d,c)中每一個內的電晶體212的第二源極和第二汲極之一。電晶體212的第四閘極電連接至電晶體211的第一源極和第一汲極中的另一個。電晶體212的第四閘極的電壓為用於設置儲存在記憶體單元中的資料的狀態的電壓。
列選擇線202_a電連接至記憶體單元200(a,b)和200(a,c)中每一個內的電晶體211的第一閘極，而列選擇線202_d則電連接至記憶體單元200(d,b)和200(d,c)中每一個內的電晶體211的第一閘極。
行選擇線203_b電連接至記意體單元200(a,b)和200(d,b)中每一個內的電晶體211的第二閘極，而行選擇線203_c則電連接至記憶體單元200(a,c)和200(d,c)中每一個內的電晶體211的第二閘極。
讀取選擇線204_a電連接至記憶體單元200(a,b)和200(a,c)中每一個內的電晶體211的第二源極和第二汲極中的另一個，而讀取選擇線204_d則電連接至記憶體單元200(d,b)和204(d,c)中每一個內的電晶體212的第二源極和第二汲極中的另一個。讀取選擇線204是輸入有讀取選擇信號的佈線，該讀取選擇信號用於選擇從中讀取資料的記憶體單元。
注意，電晶體的端子和佈線不必分開形成；可以使一個導電層同時用作電晶體的端子和佈線。
此外，電晶體211和電晶體212可設置成具有疊層結構。例如，電晶體211可設置在電晶體212上。當電晶體211和電晶體212被設置成具有疊層結構時，可減小記憶體單元的電路面積。
另外，在本實施例中的記憶體裝置內，記憶體單元可設置在用以控制對該記憶體單元的驅動的驅動器電路上。在該情況下，可減小記憶體裝置的電路面積。
接下來，作為用於驅動本實施例中記憶體裝置的方法的示例，參考圖2B來描述用於驅動圖2A中所示的記憶體裝置的方法的示例。圖2B是示出用於驅動圖2A中所示的記憶體裝置的方法的示例的時序圖。這裏，作為示例，描述其中資料被寫入第M列和第N行中的記憶體單元200(也稱為記憶體單元200(M,N))中、該記憶體單元200是記憶體單元200(a,b)、200(a,c)、200(d,b)和200(d,c)之一的情況下的操作，以及其中儲存在記憶體單元200(M,N)中的資料被讀取的情況下的操作。電晶體211和電晶體212是n通道電晶體。此外，高於參考電位的電壓VDD為資料(1)，而等於參考電位Vref的電壓為資料(0)。電晶體211的臨界值電壓根據行選擇信號203的電壓(行選擇信號的電壓)而偏移。
在將資料寫入記憶體單元200(M,N)(寫入)的情況下，第N資料線201(也稱為資料線201_N)的電壓被設置為對應於資料信號的電壓，而除第N資料線201之外的資料線201(也稱為資料線201_其他)的電壓則被設置為等於參考電位Vref(未示出)。此外，第M列選擇線202(也稱為列選擇線202_M)的電壓用第M列選擇信號設置為高於參考電位Vref的電壓VH；除第M列選擇線202之外的列選擇線202(也稱為列選擇線202_其他)的電壓用不同於第M列選擇信號的列選擇信號設置為等於參考電位Vref；第N行選擇線203(也稱為行選擇線203_N)的電壓用第N行選擇信號設置為等於參考電位Vref；且除第N行選擇線203之 外的行選擇線203(也稱為行選擇線203_其他)的電壓用不同於第N行選擇信號的行選擇信號設置為低於參考電位Vref。注意，所有列選擇線202的電壓設置在所有行選擇線203的電壓設置之後進行。另外，第M讀取選擇線204(也稱為讀取選擇線204_M)的電壓可被設置為電壓VH，且除第M讀取選擇線204之外的讀取選擇線204(也稱為讀取選擇線204_其他)的電壓可被設置為電壓VH。在該情況下，可必然使電晶體212截止，且由此可抑制在電晶體212的源極和汲極之間流動的漏電流。
此時，電晶體211的臨界值電壓被設置為對應於行選擇線203的電壓(行選擇信號的電壓)的值。由此記憶體單元200(M,N)被選擇，記憶體單元200(M,N)中的電晶體211(電晶體211(M,N))導通，記憶體單元200(M,N)中的電晶體212(M,N)的第四閘極的電壓設置為對應於第N資料線201(也稱為資料線201_N)的電壓的值，且資料被寫入記憶體單元200(M,N)。除記憶體單元200(M,N)之外的記憶體單元不被選擇，且其中的電晶體211截止。注意，適當設置電壓VL的值，以使電晶體211肯定被截止。
此外，透過適當地改變資料線201、列選擇線202、行選擇線203和讀取選擇線204的電壓，當對單獨的記憶體單元200執行上述操作時，可對所有的記憶體單元200寫入資料。注意，本發明並不局限於此；例如，可對多個記憶體單元200(例如，一列中的記憶體單元200)執行資料寫入。
在對記憶體單元200(M,N)中的資料進行讀取(也稱為讀取)的情況下，第N資料線201(資料線201_N)的電壓被設置為電壓VH，而除第N資料線201之外的資料線201(也被稱為資料線201_其他)的電壓則被設置為等於參考電位Vref(未示出)。此外，第M列選擇線202(列選擇線202_M)的電壓用第M列選擇信號設置為等於參考電位Vref；除第M列選擇線202之外的列選擇線202(列選擇線202_其他)的電壓用不同於第M列選擇信號的列選擇信號設置為等於參考電位Vref；第N行選擇線203(行選擇線203_N)的電壓用第N行選擇信號設置為等於參考電位Vref；且除第N行選擇線203之外的行選擇線203(行選擇線203_其他)的電壓用不同於第N行選擇信號的行選擇信號設置為等於參考電位Vref。另外，第M讀取選擇線204(讀取選擇線204_M)的電壓被設置為高於參考電位Vref且低於電壓VH的電壓VM，而除第M讀取選擇線204之外的讀取選擇線204(讀取選擇線204_其他)的電壓被設置為電壓VH。注意，適當地設置電壓VM的值，使得當電晶體212的第四閘極的電壓等於參考電位Vref時電晶體211截止。
此時，第M列和第N行中的記憶體單元200中的電晶體211截止。
電晶體212的臨界值電壓根據電晶體212的第四閘極的電壓來設置。例如，在電晶體212為n通道電晶體的情況下，當電晶體212的第四閘極的電壓為電壓VDD時， 與電晶體212的第四閘極的電壓等於參考電位Vref的情況相比，電晶體212的臨界值電壓在負方向上偏移。
由此，當電晶體212(M,N)的第四閘極的電壓為電壓VDD(資料(1))且讀取選擇線204_M的電壓為電壓VM時，電晶體212(M,N)導通，且資料線201_N的電壓發生變化。另外，此時，由於電晶體212(M,N)為二極體接法，因此電流不會在讀取選擇線204_M到資料線201_N的方向上流動。
此外，當電晶體212(M,N)的第四閘極的電壓等於參考電位Vref(資料(0))且讀取選擇線204_M的電壓為電壓VM時，電晶體212(M,N)截止，且資料線201_N的電壓不會變化。
由此，例如，透過用外部讀取電路檢測資料線201_N的電壓，可讀取記憶體單元200(M,N)中的資料。
此外，透過適當地改變資料線201、列選擇線202、行選擇線203和讀取選擇線204的電壓，當對每一列中的記憶體單元200執行上述操作時，可讀取所有記憶體單元200中的資料。此時，為了順序地讀取設置在同一行中的多個記憶體單元200內的資料，在讀取了一個記憶體單元200中的資料之後，在讀取與一個記憶體單元200設置在同一行中的另一個記憶體單元內的資料之前，將電連接至除與一個記憶體單元200設置在同一行中的一個記憶體單元200之外的記憶體單元的資料線201的電壓被設置為電壓VH。
以上是對用於驅動圖2A中所示記憶體裝置的方法的示例的描述。
注意，在本實施例中的記憶體裝置中，例如，除了圖2A中所示的元件之外，如圖3所示，記憶體單元200中的每一個可包括電容器213。
電容器213包括第一電容器電極和第二電容器電極。電容器213的第一電容器電極電連接至電晶體211的第一源極和第一汲極中的另一個。電容器213的第二電容器電極接地。此外，預定信號可輸入至電容器213的第二電容器電極。
如參考圖2A和2B以及圖3所描述地，在本實施例中的記憶體裝置的例子中，設置第一記憶體單元、與第一記憶體單元設置在同一列中的第二記憶體單元以及與第一記憶體單元設置在同一行中的第三記憶體單元。
另外，在本實施例中的記憶體裝置的例子中，在第一到第三記憶體單元的每一個中包括具有第一源極、第一汲極、第一閘極和第二閘極的第一場效應電晶體。在設置在同一列但不同行中的第一記憶體單元和第二記憶體單元中，第一記憶體單元中的第一場效應電晶體的第一閘極的電壓和第二記憶體單元中的第一場效應電晶體的第一閘極的電壓用相同的列選擇信號進行控制，而第一記憶體單元中的第一場效應電晶體的第二閘極的電壓和第二記憶體單元中的第一場效應電晶體的第二閘極的電壓用不同的行選擇信號進行控制。此外，在設置在同一行中的第一記憶體單 元和第三記憶體單元中，第一記憶體單元中的第一場效應電晶體的第一閘極的電壓和第三記憶體單元中的第一場效應電晶體的第一閘極的電壓用不同的列選擇信號進行控制，而第一記憶體單元中的第一場效應電晶體的第二閘極的電壓和第三記憶體單元中的第一場效應電晶體的第二閘極的電壓用相同的行選擇信號進行控制。
在本實施例中的記憶體裝置的例子中，在設置在同一列中的第一和第二記憶體單元中，第一記憶體單元中的第一場效應電晶體的第一閘極與第二記憶體單元中的第一場效應電晶體的第一閘極連接至相同佈線從而被控制，而第一記憶體單元中的第一場效應電晶體的第二閘極與第二記憶體單元中的第一場效應電晶體的第二閘極則連接至不同佈線從而被控制。此外，在設置在同一行中的第一和第三記憶體單元中，第一記憶體單元中的第一場效應電晶體的第一閘極與第三記憶體單元中的第一場效應電晶體的第一閘極連接至不同佈線從而被控制，而第一記憶體單元中的第一場效應電晶體的第二閘極與第三記憶體單元中的第一場效應電晶體的第二閘極則連接至相同佈線從而被控制。
透過上述結構，可對單獨的記憶體單元執行選擇操作。例如，在記憶體單元中的場效應電晶體處於導通狀態的同時，同一列中的另一記憶體單元中的場效應電晶體可處於截止狀態。由此，資料的重寫變得不必要，這可縮短寫入時間。
另外，在本實施例中的記憶體裝置的例子中，第一到 第三記憶體單元的每一個包括具有第二源極、第二汲極、第三閘極和第四閘極的第二場效應電晶體。第二場效應電晶體的第三閘極電連接至第二源極和第二汲極中的一個，而第四閘極則電連接至第一場效應電晶體的第一源極或第一汲極；由此，可抑制在第二場效應電晶體處於截止狀態時在第二源極和第二汲極之間流動的漏電流。因此，可抑制用作資料線的佈線中的電壓變化，從而可提高記憶體裝置的可靠性。
(實施例3)
在本實施例中，參考圖4A和4B來描述實施例2中的記憶體裝置中的記憶體單元結構的例子。圖4A和4B示出本實施例中的記憶體單元結構的例子。在這裏，作為一個例子，描述圖2A和2B中所示的記憶體單元結構的例子。注意，圖4A和4B中所示的元件包括尺寸與實際尺寸不同的元件。
圖4A和4B中所示的記憶體單元包括導電層751、絕緣層752、半導體層753、導電層754a、導電層754b、絕緣層755、導電層756、導電層757、導電層758、絕緣層760、半導體層761、導電層762a、導電層762b、絕緣層763、導電層764、導電層765、絕緣層766和導電層767。
導電層751設置在基板750上。導電層751用作作為記憶體單元中的選擇電晶體的電晶體的兩個閘極中的一個 (輸入行選擇信號的閘極)。此外，導電層751可用作行選擇線。注意，這種用作電晶體閘極的層也可稱為閘極電極或閘極佈線。
作為導電層751，例如，可以使用諸如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的金屬材料層或包含這些材料中的任意作為主要組分的合金材料層。透過堆疊使用可用於導電層751的材料形成的層，可形成導電層751。
作為基板750，例如可使用玻璃基板或塑膠基板。
絕緣層752設置在導電層751上。絕緣層752用作作為記憶體單元中的選擇電晶體的電晶體的閘極絕緣層。
作為絕緣層752，例如，可使用諸如氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿之類的材料或有機絕緣材料(例如，聚醯亞胺或丙烯酸樹脂)的層。透過堆疊使用可用於絕緣層752的材料形成的層，可形成絕緣層752。
半導體層753與導電層751隔著絕緣層752重疊。
作為半導體層753，例如，可以使用氧化物半導體層或包含屬於元素周期表的族14的半導體(例如，矽)的半導體層。
可用作氧化物半導體層的氧化物半導體的例子包括四組分金屬氧化物、三組分金屬氧化物和兩組分金屬氧化物。
作為四組分金屬氧化物，例如，可使用In-Sn-Ga-Zn-O 基金屬氧化物等。
作為三組分金屬氧化物，例如，可使用In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、Sn-Al-Zn-O基金屬氧化物等。
作為兩組分金屬氧化物，例如，可使用In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、In-Mg-O基金屬氧化物、In-Sn-O基金屬氧化物或In-Ga-O基金屬氧化物。
另外，也可將In-O基金屬氧化物、Sn-O基金屬氧化物、Zn-O基金屬氧化物等用作氧化物半導體。此外，可被用作氧化物半導體的金屬氧化物可包含氧化矽。
在使用In-Zn-O基金屬氧化物的情況下，例如，可使用具有以下組分比的氧化物靶材以形成In-Zn-O基金屬氧化物半導體層：In：Zn=50：1到1：2(In2O3：ZnO=25：1到1：4摩爾比)，較佳地In：Zn=20：1到1：1(In2O3：ZnO=10：1到1：2摩爾比)，更佳地In：Zn=15：1到1.5：1(In2O3：ZnO=15：2到3：4摩爾比)。例如，用於形成In-Zn-O基氧化物半導體的靶材的原子比由In：Zn：O=S：U：R，R>1.5S+U表示。In含量的增加可使電晶體的遷移率升高。
由InLO3(ZnO) m (m是大於0的數)表示的材料可被用作氧化物半導體。這裏，InLO3(ZnO) m 中的L表示選自Ga 、Al、Mn和Co的一種或多種金屬元素。
其中形成有通道的半導體層753的至少一個區域可以為晶體和非單晶的，且包括在從垂直於a-b平面的方向觀看時具有三角形、六邊形、正三角形或正六邊形原子排列的相，並且其中在垂直於c-軸方向的方向上金屬原子以分層方式排列，或者在垂直於c-軸方向的方向上金屬原子和氧原子以分層方式排列。
導電層754a電連接至半導體層753。導電層754a用作作為記憶體單元中的選擇電晶體的電晶體的源極或汲極。注意，用作電晶體源極的導電層也被稱為源電極或源極佈線，而用作電晶體汲極的導電層也被稱為汲極電極或汲極佈線。
導電層754b電連接至半導體層753。導電層754b用作作為記憶體單元中的選擇電晶體的電晶體的源極或汲極。
導電層754a和導電層754b可各自為，例如，諸如鋁、鎂、鉻、銅、鉭、鈦、鉬、或鎢之類的金屬材料層；或包含上述金屬材料中的任一種作為主要組分的合金材料層。作為合金材料層，例如，可使用Cu-Mg-Al合金材料層。
此外，導電層754a和導電層754b可各自為包含導電金屬氧化物的層。注意，氧化矽可包含在可用於導電層754a和導電層754b的導電金屬氧化物中。
透過堆疊使用可用於導電層754a和導電層754b的材 料形成的層，可形成導電層754a和導電層754b。例如，當導電層754a和導電層754b中的每一個透過在Cu-Mg-Al合金材料層上堆疊銅層來形成時，導電層754a和導電層754b與相接觸的層可具有高的黏附性。
在半導體層753、導電層754a和導電層754b上設置絕緣層755。絕緣層755用作作為記憶體單元中的選擇電晶體的電晶體的閘極絕緣層。
作為絕緣層755，例如，可使用透過用可用於絕緣層752的任何材料形成的層，該材料可與用於絕緣層752的材料相同或不同。透過堆疊使用可用於絕緣層755的材料形成的層，可形成絕緣層755。
導電層756與半導體層753隔著絕緣層755重疊。導電層756用作作為記憶體單元中的選擇電晶體的電晶體的兩個閘極中的一個(輸入列選擇信號的閘極)。此外，導電層756可用作列選擇線。
作為導電層756，例如，可使用透過用可用於導電層751的任何材料形成的層，該材料可與用於導電層751的材料相同或不同。透過堆疊使用可用於導電層756的材料形成的層，可形成導電層756。
導電層757透過形成於絕緣層755中的第一開口部分電連接至導電層754a。導電層757用作作為輸出電晶體的電晶體的兩個閘極中的一個(電連接至用作選擇電晶體的電晶體的兩個閘極之一的閘極)。注意，導電層757較佳的比導電層756厚。當導電層757比導電層756厚時，由 導電層756和另一導電層產生的寄生電容可以是小的。
作為導電層757，例如，可使用透過用可用於導電層751的任何材料形成的層，該材料可與用於導電層751的材料相同或不同。透過堆疊使用可用於導電層757的材料形成的層，可形成導電層757。
導電層758透過形成於絕緣層755中的第二開口部分電連接至導電層754b。導電層758用作電極或佈線。注意，導電層758比導電層757厚。導電層758並非是必需設置的。
作為導電層758，例如，可使用透過用可用於導電層751的任何材料形成的層，該材料可與用於導電層751的材料相同或不同。透過堆疊使用可用於導電層758的材料形成的層，可形成導電層758。
在絕緣層755、導電層756和導電層757上設置絕緣層760。絕緣層760用作作為記憶體單元中的輸出電晶體的電晶體的平面化層(planarizing layer)和閘極絕緣層。
作為絕緣層760，可使用透過用可用於絕緣層752的材料形成的層。透過堆疊使用可用於絕緣層760的材料形成的層，可形成絕緣層760。
半導體層761與導電層757隔著絕緣層760重疊。
作為導電層761，例如，可使用透過用可用於導電層753的任何材料形成的層，該材料可與用於導電層753的材料相同或不同。
導電層762a電連接至半導體層761。導電層762a用 作作為記憶體單元中的輸出電晶體的電晶體的源極或汲極。
導電層762b電連接至半導體層761和導電層754b。導電層762b用作作為記憶體單元中的輸出電晶體的電晶體的源極或汲極。
作為導電層762a和導電層762b，例如，可使用透過用可用於導電層754a和導電層754b的任何材料形成的層，該材料可與用於導電層754a和導電層754b的材料相同或不同。透過堆疊使用可用於導電層762a和導電層762b的材料形成的層，可分別形成導電層762a和導電層762b。
在半導體層761、導電層762a和導電層762b上設置絕緣層763。絕緣層763用作作為記憶體單元中的輸出電晶體的電晶體的閘極絕緣層。
絕緣層763可透過用例如可用於絕緣層752的任何材料來形成，該材料可與用於絕緣層752的材料相同或不同。透過堆疊使用可用於絕緣層763的材料形成的層，可形成絕緣層763。
導電層764與半導體層761隔著絕緣層763重疊，且透過形成於絕緣層763中的開口部分電連接至導電層762b。導電層764用作作為記憶體單元中的輸出電晶體的電晶體的兩個閘極中的一個(電連接至用作輸出電晶體的電晶體的源極和汲極之一的閘極)。
導電層764可透過用例如可用於導電層751的任何材 料來形成，該材料可與用於導電層751的材料相同或不同。透過堆疊使用可用於導電層764的材料形成的層，可形成導電層764。
導電層765透過形成於絕緣層763中的開口部分電連接至導電層762b。導電層765用作電極或佈線。
導電層765可透過用例如可用於導電層751的任何材料來形成，該材料可與用於導電層751的材料相同或不同。透過堆疊使用可用於導電層765的材料形成的層，可形成導電層765。
在導電層762b、絕緣層763和導電層764上設置絕緣層766。
絕緣層766可透過用可用於絕緣層752的任何材料來形成，該材料可與用於絕緣層752的材料相同或不同。透過堆疊使用可用於絕緣層766的材料形成的層，可形成絕緣層766。
導電層767電連接至導電層765。導電層767用作用於發送和接收資料的佈線。
作為導電層767，例如，可使用透過用可用於導電層754a和導電層754b的任何材料形成的層，該材料可與用於導電層754a和導電層754b的材料相同或不同。透過堆疊使用可用於導電層767的材料形成的層，可形成導電層767。
此外，可在用於控制記憶體單元的驅動的驅動器電路上形成記憶體單元。在圖5中示出設置在驅動器電路上的 記憶體單元結構的例子。注意，對於包括與圖4A和4B相同元件的圖5中的一部分，可適當地參考如圖4A和4B中所示的記憶體單元結構的例子的描述。
圖5中所示的記憶體單元不設置在圖4A和4B中所示的基板750上，但設置在用於形成驅動器電路的場效應電晶體的半導體層780上。
此外，半導體層780包括區域782a、區域782b、區域783a和區域783b。
作為半導體層780，例如，可使用半導體基板。可替代地，可將設置在不同基板上的半導體層用作半導體層780。
注意，在位於多個記憶體單元之間的半導體層780的區域中，可設置絕緣分離區域。
區域782a和區域782b為互相分離、且添加有賦予n型或p型導電性的摻雜劑的區域。區域782a和區域782b用作作為記憶體單元中的輸出電晶體的電晶體的源極區域和汲極區域。
區域783a和區域783b設置在區域782a和區域782b之間以互相分離，且區域783a和區域783b之間的區域用作通道形成區。區域783a與區域782a相接觸，且區域783b與區域782b相接觸。
如在區域782a和區域782b中那樣，區域783a和區域783b為添加有賦予n型或p型導電性的摻雜劑的區域。
注意，區域783a和區域783b的摻雜劑的濃度可低於區域782a和區域782b的摻雜劑的濃度。在該情況下，區域783a和區域783b也被稱為低濃度區域。此外，在該情況下，區域782a和區域782b可被稱為高濃度區域。區域783a和區域783b的深度可比區域782a和區域782b淺；然而，本發明不限於此。
絕緣層784設置在半導體層780上。絕緣層784用作驅動器電路的電晶體的閘極絕緣層。
作為絕緣層784，例如，可使用諸如氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿之類的材料或有機絕緣材料(例如，聚醯亞胺或丙烯酸樹脂)的層。透過堆疊使用可用於絕緣層784的材料形成的層，可形成絕緣層784。
導電層785與半導體層780隔著絕緣層784重疊。與導電層785重疊的半導體層780的區域用作驅動器電路的電晶體的通道形成區。導電層785用作驅動器電路的電晶體的閘極。
導電層785可透過用例如可用於導電層751的任何材料來形成，該材料可與用於導電層751的材料相同或不同。透過堆疊使用可用於導電層785的材料形成的層，也可形成導電層785。
絕緣層786a設置在絕緣層784上，並與導電層785的彼此相對的一對側表面中的一個相接觸。
絕緣層786b設置在絕緣層784上，並與導電層785 的彼此相對的一對側表面中的另一個相接觸。
絕緣層787a設置在絕緣層786a上。
絕緣層787b設置在絕緣層786b上。
在絕緣層784、導電層785、絕緣層786a、絕緣層786b、絕緣層787a和絕緣層787b上設置絕緣層788。
絕緣層786a、絕緣層786b、絕緣層787a、絕緣層787b和絕緣層788可使用可用於絕緣層784的任何材料來形成，該材料可與用於絕緣層784的材料相同或不同。此外，絕緣層786a、絕緣層786b、絕緣層787a、絕緣層787b和絕緣層788可各自透過堆疊用可用於絕緣層786a、絕緣層786b、絕緣層787a、絕緣層787b和絕緣層788的材料形成的層來形成。
注意，驅動器電路的電晶體的結構並不局限於以上所述的結構。
當在圖5中所示的驅動器電路上設置記憶體單元時，可抑制電路面積的增加。
作為用於製造本實施例中記憶體單元的方法的示例，參考圖6A到6C、圖7A到7C、圖8A和8B、圖9A和9B、圖10A和10B、圖11A和11B、圖12A和12B、圖13A和13B以及圖14A和14B來描述用於製造圖4A和4B中所示的記憶體單元的方法的示例。
首先，如圖6A所示，第一導電膜在基板750上形成並部分蝕刻，從而形成導電層751。
例如，透過用濺射等形成可用於導電層751的材料的 膜，可形成第一導電膜。
可替代地，例如，透過光微影處理在一個層或一個膜的部分上形成抗蝕劑掩模，且可使用該抗蝕劑掩模部分地蝕刻所述層或膜。注意，在該情況下，在蝕刻後移除抗蝕劑掩模，除非另外有規定。
然後，如圖6B中所示，絕緣層752在導電層751上形成。
例如，透過用濺射法、CVD法等形成可用於絕緣層752的材料的膜，可形成絕緣層752。
然後，如圖6C中所示，半導體膜在絕緣層752上形成並部分蝕刻，從而形成半導體層753。
例如，透過用濺射形成可用於半導體層753的氧化物半導體材料的膜，可形成氧化物半導體膜。注意，可在稀有氣體氣氛下、氧氣氣氛下、或稀有氣體和氧氣的混合氣氛下形成氧化物半導體膜。例如，透過在氧氣氣氛下形成氧化物半導體膜，可形成高結晶度的氧化物半導體膜。
透過將具有組分比In2O3：Ga2O3：ZnO=1：1：1(摩爾比)的氧化物靶材用作濺射靶材，可形成氧化物半導體膜。可替代地，例如，透過使用具有組分比In2O3：Ga2O3：ZnO=1：1：2(摩爾比)的氧化物靶材，可形成氧化物半導體膜。
除空間區域等之外的一部分的體積相對於氧化物靶材的總體積的比率(這種比率也稱為相對密度)較佳地高於或等於90%且低於或等於100%，更佳地高於或等於95%且 低於或等於99.9%。透過使用具有高相對密度的金屬氧化物靶材，所形成的氧化物半導體膜具有高密度。
當透過濺射形成氧化物半導體膜時，基板750可保持在低壓下並以高於或等於100℃且低於或等於600℃的溫度加熱，該加熱溫度較佳的高於或等於200℃且低於或等於400℃。透過加熱基板750，可降低氧化物半導體膜中雜質的濃度，且可減小由濺射引起的對氧化物半導體膜的損害。
然後，如圖7A中所示，第二導電膜在絕緣層752和半導體層753上形成並部分蝕刻，從而形成導電層754a和導電層754b。
例如，透過用濺射等形成可用於導電層754a和導電層754b的任何材料的膜，可形成第二導電膜。可替代地，第二導電膜可以是透過用可用於導電層754a和導電層754b的材料形成的膜的疊層。
然後，如圖7B中所示，在絕緣層752、半導體層753、導電層754a和導電層754b上形成絕緣層755。
例如，絕緣層755能以與用於絕緣層752的方法相似的方法形成。
然後，如圖7C中所示，第三導電膜在半導體層753上形成並部分蝕刻，從而可形成導電層756。
例如，絕緣層756能以與用於導電層751的方法相似的方法形成。
然後，如圖8A中所示，部分地蝕刻絕緣層755，從 而形成開口部分771和開口部分772。
在那之後，如圖8B中所示，第四導電膜在導電層754a上透過開口部分771形成並部分蝕刻，從而形成導電層757。
例如，導電層757能以與用於導電層751的方法相似的方法形成。
在那之後，如圖9A中所示，第五導電膜在導電層754b上透過開口部分772形成並部分蝕刻，從而形成導電層758。
例如，導電層758能以與用於導電層751的方法相似的方法形成。
注意，本發明並不局限於此，且例如導電層757和導電層758可以以相同步驟透過使用多色調掩模部分地蝕刻第四導電膜而形成。
然後，如圖9B中所示，在導電層754a、導電層754b、絕緣層755、導電層756、導電層757和導電層758上形成絕緣層760。
例如，透過用濺射法或CVD法形成可用於絕緣層760的材料的膜，可形成絕緣層760。
然後，如圖10A中所示，透過除去絕緣層760的部分露出導電層758的上表面。
例如，透過用CMP(化學機械抛光)或蝕刻除去絕緣層760的部分，可露出導電層758的上表面。
在那之後，如圖10B中所示，在導電層757上隔著絕 緣層760形成半導體層761。
例如，半導體層761能以與用於半導體層753的方法相似的方法形成。
然後，如圖11A中所示，第六導電膜在絕緣層760和半導體層761上形成並部分蝕刻，從而形成導電層762a和導電層762b。
例如，導電層762a和導電層762b能以與用於導電層754a和導電層754b的方法相似的方法形成。
在那之後，如圖11B中所示，在半導體層761、導電層762a和導電層762b上形成絕緣層763。
例如，絕緣層763能以與用於絕緣層752的方法相似的方法形成。
然後，如圖12A中所示，透過蝕刻絕緣層763的部分，露出導電層762b的上表面。
然後，如圖12B中所示，第七導電膜在絕緣層763和露出的導電層762b上形成並部分蝕刻，從而形成導電層764。
例如，導電層764能以與用於導電層756的方法相似的方法形成。
在那之後，如圖13A中所示，第八導電膜在露出的導電層762b上形成並部分蝕刻，從而形成導電層765。
例如，導電層765能以與用於導電層757的方法相似的方法形成。
然後，如圖13B中所示，在導電層762b、絕緣層763 、導電層764和導電層765上形成絕緣層766。
例如，絕緣層766能以與用於絕緣層760的方法相似的方法形成。
然後，如圖14A中所示，透過除去絕緣層766的部分露出導電層765的上表面。
例如，透過用CMP(化學機械抛光)或蝕刻除去絕緣層766的部分，可露出導電層765的上表面。
在那之後，如圖14B中所示，第九導電膜在絕緣層766和導電層765上形成並部分蝕刻，從而形成導電層767。
例如，導電層767能以與用於導電層751的方法相似的方法形成。
另外，在用於製造如圖4A和4B中所示的記憶體裝置的方法的例子中，比如，在高於或等於600℃且低於或等於750℃，或者高於或等於600℃且低於基板的應變點的溫度上進行熱處理。注意，對上述熱處理的時序無具體限制，只要在氧化物半導體膜形成之後執行該熱處理即可。此外，該熱處理可執行一次以上。
注意，用於熱處理的熱處理裝置可以是電爐，或透過來自諸如電阻加熱器之類的加熱器的熱傳導或熱輻射對物體進行加熱的裝置。例如，可使用諸如GRTA(氣體快速熱退火)裝置或LRTA(燈快速熱退火)裝置之類的RTA(快速熱退火)裝置。LRTA裝置是用於透過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈之類 的燈發射的光(電磁波)的輻射對物體加熱的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為高溫氣體，可使用稀有氣體或經由熱處理不會與物體發生反應的惰性氣體(例如，氮氣)。
在熱處理之後，在維持或降低加熱溫度的同時，可向已用於熱處理的爐子引入高純度氧氣、高純度N2O氣體或超乾空氣(具有-40℃或更低的露點，較佳的為-60℃或更低的露點)。在該情況下，較佳的是，在氧氣或N2O氣體中不包含水、氫等。引入熱處理裝置的氧氣或N2O氣體的純度較佳的為6N或更高，更佳的為7N或更高。也就是說，氧氣或N2O氣體中的雜質濃度為1ppm或更低，較佳的為0.1ppm或更低。透過氧氣或N2O氣體的作用，可減少由半導體膜中的缺氧所引起的缺陷。
此外，除了所述熱處理，可在惰性氣體氣氛下或氧氣氣體氣氛下進行熱處理(較佳的在高於或等於200℃且低於或等於600℃，例如高於或等於250℃且低於或等於350℃的溫度下)。
透過上述步驟，半導體層753和半導體層761可被高度純化。
以上的描述為用於製造圖4A和4B中所示記憶體單元的方法的示例。
如參考圖4A和4B、圖5、圖6A到6C、圖7A到7C、圖8A和8B、圖9A和9B、圖10A和10B、圖11A和11B、圖12A和12B、圖13A和13B以及圖14A和14B 所描述的，本實施例中的記憶體單元具有其中堆疊有用作選擇電晶體的第一場效應電晶體和用作輸出電晶體的第二場效應電晶體的結構。
此外，本實施例中的記憶體單元具有其中第一場效應電晶體設置在第二場效應電晶體上的結構。
透過上述結構，可減小電路面積。
(實施例4)
在本實施例中，描述記憶體裝置的結構的例子。
參考圖15描述本實施例中的記憶體裝置結構的例子。圖15是示出本實施例中的半導體記憶體裝置的結構的例子的方塊圖。
圖15中所示的記憶體裝置包括驅動控制電路(也稱為MCTL)811、驅動器電路812a(也稱為IDRV 812a)、驅動器電路812b(也稱為JDRV 812b)和多個記憶體單元(也稱為MC)813。
向驅動控制電路811輸入寫入控制信號、讀取控制信號和位址信號。驅動控制電路811根據所輸入的寫入控制信號、讀取控制信號和位址信號產生並輸出多個控制信號。例如，驅動控制電路811根據地址信號輸入來輸出列位址信號和行位址信號。
列位址信號被輸入至驅動器電路812a。驅動器電路812a根據所輸入的列位址信號選擇設置在列方向上的佈線(包括比如列選擇線和讀取選擇線)並設置該佈線的電壓。 比如，驅動器電路812a設置有第一解碼器。第一解碼器根據列位址信號輸入來選擇設置在列方向上的佈線。
資料信號和行位址信號被輸入至驅動器電路812b。驅動器電路812b對設置在行方向上的佈線(包括比如行選擇線和資料線)的電壓進行設定。比如，驅動器電路812b設置有第二解碼器和多個類比開關。第二解碼器選擇設置在行方向上的佈線，而多個類比開關則根據從第二解碼器輸入的信號確定是否輸出資料信號。注意，驅動器電路812b可設置有讀取電路。讀取電路對電連接至所選擇佈線的記憶體單元813中所儲存的資料進行讀取。
記憶體單元813設置在記憶體單元陣列814中。在上述實施例中描述的記憶體裝置的結構可被用作記憶體單元813的結構。記憶體單元813由驅動器電路812a和驅動器電路812b選擇，且在所選擇的記憶體單元813中進行資料寫入或資料讀取。
在圖15中所示的記憶體裝置中，由驅動器電路根據輸入至驅動控制電路的信號來選擇記憶體單元，且進行寫入操作或讀取操作。
進一步地，參考圖16A和16B描述本實施例中的記憶體裝置的例子。圖16A和16B是分別示出本實施例中的記憶體裝置的例子的示意圖。
圖16A中所示的記憶體裝置也稱為通用串列匯流排(USB)記憶體。圖16A中所示的記憶體裝置包括外殼901a和連接器部分902a。
外殼901a包括，比如，圖15中所示的記憶體單元陣列、驅動器電路和驅動控制電路。
連接器部分902a電連接至驅動控制電路。連接器部分902a是能夠被連接至另一電子裝置的USB埠的端子部分。
當圖16A中所示的記憶體裝置和另一電子裝置透過將連接器部分902a插入該電子裝置的USB埠來電連接時，來自該電子裝置的資料可被寫入記憶體裝置或者可將該資料從記憶體裝置讀出至電子裝置。
圖16B中所示的記憶體裝置為卡型記憶體裝置。圖16B中所示的記憶體裝置包括外殼901b和連接器部分902b。
外殼901b包括比如圖15中所示的記憶體單元陣列、驅動器電路和驅動控制電路。
連接器部分902b電連接至驅動控制電路。連接器部分902b是能夠連接至另一電子裝置的卡槽部分的端子部分。
當圖16B中所示的記憶體裝置和另一電子裝置透過將連接器部分902b插入該電子裝置的卡槽部分來電連接時，來自該電子裝置的資料可被寫入記憶體裝置或者可將該資料從記憶體裝置讀出至電子裝置。
當實施例2中所描述的記憶體裝置的結構被用作參考圖16A和16B所描述的記憶體裝置的結構時，可形成其中雜訊更少地影響資料信號的記憶體裝置。
(實施例5)
在本實施例中，描述各自包括上述實施例中的記憶體裝置的電子裝置的例子。
參考圖17A至17D描述本實施例中的電子裝置的結構示例。
圖17A中所示的電子裝置是個人數位助理的例子。圖17A中所示的個人數位助理包括外殼1001a和設置在外殼1001a中的顯示部分1002a。
注意，外殼1001a的側表面1003a可設置有用於將個人數位助理連接至外部裝置的連接端子和/或用於操作圖17A中所示的個人數位助理的按鈕。
圖17A中所示的個人數位助理在外殼1001a中包括CPU、記憶體電路、用於在外部裝置和CPU及記憶體電路中的每一個之間發送和接收信號的介面以及用於向外部裝置發送信號並從外部裝置接收信號的天線。
圖17A中所示的個人數位助理例如用作電話機、電子書閱讀器、個人電腦和遊戲機中的一種或多種。
圖17B中所示的電子裝置是折疊式個人數位助理的例子。圖17B中所示的個人數位助理包括外殼1001b、設置在外殼1001b中的顯示部分1002b、外殼1004、設置在外殼1004中的顯示部分1005和用於連接外殼1001b和外殼1004的鉸鏈1006。
在圖17B中所示的個人數位助理中，透過用鉸鏈1006 移動外殼1001b或外殼1004，外殼1001b可疊在外殼1004上。
注意，外殼1001b的側表面1003b或外殼1004的側表面1007可設置有用於將個人數位助理連接至外部裝置的連接端子和/或用於操作圖17B中所示的個人數位助理的按鈕。
顯示部分1002b和顯示部分1005可顯示一幅圖像或不同圖像。注意，顯示部分1005不是必須設置的，且可設置作為輸入裝置的鍵盤來代替顯示部分1005。
圖17B中所示的個人數位助理在外殼1001b或外殼1004中包括CPU、記憶體電路以及用於在外部裝置和CPU及記憶體電路中的每一個之間發送和接收信號的介面。注意，圖17B中所示的個人數位助理可包括用於向外部裝置發送信號並從外部裝置接收信號的天線。
圖17B中所示的個人數位助理例如用作電話機、電子書閱讀器、個人電腦和遊戲機中的一種或多種。
圖17C中所示的電子裝置是固定資訊終端的例子。圖17C中所示的固定資訊終端包括外殼1001c和設置在外殼1001c中的顯示部分1002c。
注意，顯示部分1002c可設置在外殼1001c中的臺面部分1008上。
圖17C中所示的固定資訊終端在外殼1001c中包括CPU、記憶體電路以及用於在外部裝置和CPU及記憶體電路中的每一個之間發送和接收信號的介面。注意，圖17C 中所示的固定資訊終端可包括用於向外部裝置發送信號並從外部裝置接收信號的天線。
此外，圖17C中所示的固定資訊終端中的外殼1001c的側表面1003c可設置有一個或多個用於輸出票券等的票券輸出部分、硬幣槽和賬單槽。
圖17C中所示的固定資訊終端用作，例如，自動取款機、用於預定票券等的資訊通信終端(也稱為多媒體站)或遊戲機。
圖17D中所示的電子裝置是固定資訊終端的例子。圖17D中所示的固定資訊終端包括外殼1001d和設置在外殼1001d中的顯示部分1002d。注意，還可以設置用於支撐外殼1001d的支架。
注意，外殼1001d的側表面1003d可設置有用於將固定資訊終端連接至外部裝置的連接端子和/或用於操作圖17D中所示的固定資訊終端的按鈕。
圖17D中所示的固定資訊終端可在外殼1001d中包括CPU、記憶體電路以及用於在外部裝置和CPU及記憶體電路中的每一個之間發送和接收信號的介面。注意，圖17D中所示的固定資訊終端可包括用於向外部裝置發送信號並從外部裝置接收信號的天線。
圖17D中所示的固定資訊終端，例如，用作數位相框、監視器或電視機。
比如，上述實施例中的記憶體裝置被用作電子裝置中的一個記憶體裝置。比如，上述實施例中的記憶體裝置被 用作圖17A至17D中所示的電子裝置中的一個記憶體裝置。注意，本發明並不局限於此；可以為圖17A至17D中所示的任何電子裝置提供記憶體裝置連接部分並將圖16A和16B中所示的任何記憶體裝置連接至記憶體裝置連接部分，從而可向記憶體裝置寫入資料或從記憶體裝置讀取資料。
如參考圖17A至17D所描述地，本實施例中的電子裝置的例子各自包括記憶體裝置，該記憶體裝置包括上述實施例中的記憶體裝置。
具備了這種結構，即使當沒有電力供應時，電子裝置中的資料也可在一定時間段內得到保持。由此，可提高可靠性並減少功耗。
100‧‧‧記憶體單元
111‧‧‧電晶體
112‧‧‧資料保持電路
101‧‧‧資料線
102‧‧‧列選擇線
103‧‧‧行選擇線
200‧‧‧記憶體單元
211‧‧‧電晶體
212‧‧‧電晶體
201‧‧‧資料線
202‧‧‧列選擇線
203‧‧‧行選擇線
204‧‧‧讀取選擇線
751‧‧‧導電層
752‧‧‧絕緣層
753‧‧‧半導體層
754a‧‧‧導電層
754b‧‧‧導電層
755‧‧‧絕緣層
756‧‧‧導電層
757‧‧‧導電層
758‧‧‧導電層
760‧‧‧絕緣層
761‧‧‧半導體層
762a‧‧‧導電層
762b‧‧‧導電層
763‧‧‧絕緣層
764‧‧‧導電層
765‧‧‧導電層
766‧‧‧絕緣層
767‧‧‧導電層
750‧‧‧基板
780‧‧‧半導體層
782a‧‧‧區域
782b‧‧‧區域
783a‧‧‧區域
783b‧‧‧區域
784‧‧‧絕緣層
785‧‧‧導電層
786a‧‧‧絕緣層
786b‧‧‧絕緣層
787a‧‧‧絕緣層
787b‧‧‧絕緣層
788‧‧‧絕緣層
771‧‧‧開口部分
772‧‧‧開口部分
811‧‧‧驅動控制電路
812a‧‧‧驅動器電路
812b‧‧‧驅動器電路
813‧‧‧記憶體單元
814‧‧‧記憶體單元陣列
901a‧‧‧外殼
902a‧‧‧連接器部分
901b‧‧‧外殼
902b‧‧‧連接器部分
1001a‧‧‧外殼
1002a‧‧‧顯示部分
1003a‧‧‧側表面
1001b‧‧‧外殼
1002b‧‧‧顯示部分
1004‧‧‧外殼
1005‧‧‧顯示部分
1006‧‧‧絞鏈
1003b‧‧‧側表面
1001c‧‧‧外殼
1002c‧‧‧顯示部分
1003c‧‧‧側表面
1001d‧‧‧外殼
1002d‧‧‧顯示部分
1003d‧‧‧側表面
在附圖中：圖1A和1B示出記憶體裝置的一個例子；圖2A和2B示出記憶體裝置的一個例子；圖3示出記憶體裝置的一個例子；圖4A和4B示出記憶體裝置結構的一個例子；圖5是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖6A至6C是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖7A至7C是示出用於製造記憶體裝置的方法的一個 例子的示意截面圖；圖8A和8B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖9A和9B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖10A和10B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖11A和11B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖12A和12B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖13A和13B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖14A和14B是示出用於製造記憶體裝置的方法的一個例子的示意截面圖；圖15示出記憶體裝置結構的一個例子；圖16A和16B分別示出記憶體裝置的一個例子；以及圖17A至17D各自示出電子裝置的一個例子。
100(a,b)‧‧‧記憶體單元
100(a,c)‧‧‧記憶體單元
100(d,b)‧‧‧記憶體單元
100(d,c)‧‧‧記憶體單元
101_b‧‧‧資料線
101_c‧‧‧資料線
102_a‧‧‧列選擇線
102_d‧‧‧列選擇線
103_b‧‧‧行選擇線
103_c‧‧‧行選擇線
111(a,b)‧‧‧電晶體
111(a,c)‧‧‧電晶體
111(d,b)‧‧‧電晶體
111(d,c)‧‧‧電晶體
112(a,b)‧‧‧資料保持電路
112(a,c)‧‧‧資料保持電路
112(d,b)‧‧‧資料保持電路
112(d,c)‧‧‧資料保持電路

Claims (7)

  1. 一種記憶體裝置，包含：第一記憶體單元；與該第一記憶體單元設置在同一列中的第二記憶體單元；列選擇線；第一行選擇線；以及第二行選擇線，其中，該第一記憶體單元包括場效應電晶體，該場效應電晶體包含第一閘極和第二閘極，並透過導通或截止至少控制該第一記憶體單元中的資料寫入和資料保持，其中，該第二記憶體單元包括場效應電晶體，該場效應電晶體包含第一閘極和第二閘極並透過導通或截止至少控制該第二記憶體單元中的資料寫入和資料保持，其中，該列選擇線電連接至包括在該第一記憶體單元和該第二記憶體單元中的該些場效應電晶體的該些第一閘極，其中，該第一行選擇線電連接至包括在該第一記憶體單元中的場效應電晶體的第二閘極，以及其中，該第二行選擇線電連接至包括在該第二記憶體單元中的場效應電晶體的第二閘極。
  2. 如申請專利範圍第1項的記憶體裝置，其中，該第一或第二記憶體單元中的場效應電晶體包括形成有通道的氧化物半導體層。
  3. 一種記憶體裝置，包含：第一記憶體單元；與該第一記憶體單元設置在同一列中的第二記憶體單元；第一資料線；第二資料線；列選擇線；第一行選擇線；第二行選擇線；以及讀取選擇線，其中，該第一記憶體單元和該第二記憶體單元各自包含：第一場效應電晶體，包括第一源極、第一汲極、第一閘極和第二閘極；以及第二場效應電晶體，包括第二源極、第二汲極、第三閘極和第四閘極，其中，資料信號向該第一源極和該第一汲極中的一個輸入，其中，該第三閘極電連接至該第二源極和該第二汲極中的一個，以及其中，該第四閘極電連接至該第一場效應電晶體的第一源極和第一汲極中的另一個，其中，該第一資料線電連接至包括在該第一記憶體單元中的第一場效應電晶體的第一源極和第一汲極中的一個 ，其中，該第二資料線電連接至包括在該第二記憶體單元中的第一場效應電晶體的第一源極和第一汲極中的一個以及包括在該第二記憶體單元中的第二場效應電晶體的第二源極和第二汲極中的一個，其中，該列選擇線電連接至包括在該第一記憶體單元和該第二記憶體單元中的該些第一場效應電晶體的該些第一閘極，其中，該第一行選擇線電連接至包括在該第一記憶體單元中的第一場效應電晶體的第二閘極，其中，該第二行選擇線電連接至包括在該第二記憶體單元中的第一場效應電晶體的第二閘極，以及其中，該讀取選擇線電連接至包括在該第一記憶體單元中的第二場效應電晶體的第二源極和第二汲極中的另一個以及包括在該第二記憶體單元中的第二場效應電晶體的第二源極和第二汲極中的另一個。
  4. 如申請專利範圍第3項的記憶體裝置，其中，該第一場效應電晶體包括形成有通道的氧化物半導體層。
  5. 如申請專利範圍第4項的記憶體裝置，其中，該第二場效應電晶體被堆疊在該第一場效應電晶體上。
  6. 一種電子裝置，包含如申請專利範圍第1項的記憶體裝置。
  7. 一種電子裝置，包含如申請專利範圍第3項的記憶體裝置。
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