CN106057802A - 存储器设备和电子设备 - Google Patents

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Abstract

提供了存储器设备和电子设备。对单独的存储器单元执行选择操作。设备包括第一存储器单元和与第一存储器单元设置在同一行中的第二存储器单元，它们各自包括具有第一栅极和第二栅极的场效应晶体管。场效应晶体管通过导通或截止来至少控制存储器单元中的数据写入和数据保持。该设备还包括：行选择线，电连接至包括在第一存储器单元和第二存储器单元中的场效应晶体管的第一栅极；第一列选择线，电连接至包括在第一存储器单元中的场效应晶体管的第二栅极；以及第二列选择线，电连接至包括在第二存储器单元中的场效应晶体管的第二栅极。

Description

存储器设备和电子设备
本发明申请是申请号为201210082547.1，申请日为2012年3月16日，名称为“存储器设备和电子设备”的发明专利申请的分案申请。
技术领域
本发明的一个实施例涉及存储器设备。
背景技术
近年来，已经开发了各种能够重写数据的存储器设备。
作为这种存储器设备的一个例子，可给出在每个存储器单元中设置选择晶体管的存储器设备(例如，参见专利文献1)。
在选择晶体管被设置于存储器单元的存储器设备中，通过使所述选择晶体管导通执行对该存储器设备的选择操作，且在所选择的存储器单元中执行诸如数据写入之类的操作。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.H07-176184
发明内容
但是，在如上所述的常规存储器设备中，选择操作对每一行中的存储器单元执行，但无法对单独的存储器单元执行。
例如，即使在对存储器单元执行数据写入的情况下，还选择同一行中的另一个存储器单元，且由此该行中的所有存储器单元中的数据都变化，这就使得必需重写数据。因此，要花长时间进行数据写入。
本发明的一个实施例的目的是对单独的存储器单元执行选择操作。
在本发明的一个实施例中，设置至少第一存储器单元和与第一存储器单元设置在同一行中的第二存储器单元。
此外，作为用作每个存储器单元中的选择晶体管的晶体管，使用具有源极、漏极和两个栅极的晶体管。数据信号被输入至源极和漏极中的一个。两个栅极之一的电压用行选择信号控制，该行选择信号为在行方向上选择存储器单元的信号。两个栅极中的另一个的电压用列选择信号控制，该列选择信号为在列方向上选择存储器单元的信号。
也就是说，用作存储器单元中的选择晶体管的晶体管用在行方向上选择存储器单元的行选择信号和在列方向上选择存储器单元的列方向信号进行选择。
此外，彼此不同的列选择信号和相同的行选择信号被输入至设置在同一行中的第一存储器单元和第二存储器单元。
在本发明的一个实施例中，设置用作输出晶体管的晶体管。作为用作输出晶体管的晶体管，使用具有源极、漏极和两个栅极的晶体管。两个栅极之一电连接至用作输出晶体管的晶体管的源极和漏极之一，从而该晶体管为二极管接法。两个栅极中的另一个电连接至用作选择晶体管的晶体管的源极和漏极中的另一个。通过使用用作输出晶体管的晶体管，由于输出晶体管中的漏电流引起的用作数据线的布线中的电压变化得到了抑制。
此外，在本发明的一个实施例中，在用作选择晶体管的晶体之上设置用作输出晶体管的晶体管，由此减小电路面积。
根据本发明的一个实施例，可对单独的存储器单元执行选择操作。
附图说明
在附图中：
图1A和1B示出存储器设备的一个例子；
图2A和2B示出存储器设备的一个例子；
图3示出存储器设备的一个例子；
图4A和4B示出存储器设备结构的一个例子；
图5是示出用于制造存储器设备的方法的一个例子的示意截面图；
图6A至6C是示出用于制造存储器设备的方法的一个例子的示意截面图；
图7A至7C是示出用于制造存储器设备的方法的一个例子的示意截面图；
图8A和8B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图9A和9B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图10A和10B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图11A和11B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图12A和12B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图13A和13B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图14A和14B是示出用于制造存储器设备的方法的一个例子的示意截面图；
图15示出存储器设备结构的一个例子；
图16A和16B分别示出存储器设备的一个例子；以及
图17A至17D各自示出电子设备的一个例子。
具体实施方式
下文将参考附图描述本发明的实施例的例子。注意，本领域技术人员将容易理解，本实施例的细节可按照各种方式修改而不背离本发明的精神及范围。因此，本发明并不局限于以下实施例的描述。
注意，各个实施例的细节可适当地互相组合。另外，各个实施例的细节可互相替换。
为了避免组件之间的混淆，使用诸如“第一”和“第二”之类的序数，但组件的数目并不局限于序数的个数。
(实施例1)
在本实施例中，描述了存储器设备的一个例子，其中可对单独的存储器设备执行选择操作。
本实施例中的存储器设备的例子包括三个或更多个存储器单元，这些存储器单元在行方向和列方向上排列。
例如，这些存储器单元设置成存储器单元阵列。
参考图1A和1B描述本实施例中的存储器设备的例子。
首先，参考图1A描述本实施例中的存储器设备结构的例子。
图1A中所示的存储器设备包括存储器单元100(a,b)(a和b是自然数)、存储器单元100(a,c)(c是大于a的自然数)、存储器单元100(d,b)(d是大于b的自然数)和存储器单元100(d,c)。注意，存储器单元100(d,c)并不是必需提供的。此外，可设置除存储器单元100(a,b)、存储器单元100(a,c)、存储器单元100(d,b)和存储器单元100(d,c)以外的存储器单元。此外，可在以下任何一个或多个位置处设置存储器单元：存储器单元100(a,b)和存储器单元100(a,c)之间、存储器单元100(a,b)和存储器单元100(d,b)之间、存储器单元100(d,b)和存储器单元100(d,c)之间以及存储器单元100(a,c)和存储器单元100(d,c)之间。此时，存储器单元的结构可与存储器单元100(a,b)、100(a,c)、100(d,b)和100(d,c)的结构相同或不同。
存储器单元100(a,c)与存储器单元100(a,b)设置在同一行中。
存储器单元100(d,b)与存储器单元100(a,b)设置在同一列中。
设置存储器单元100(d,c)的行和列与设置存储器单元100(a,b)的行和列不同，且存储器单元100(d,c)与存储器单元100(d,b)设置在同一行且与存储器单元100(a,c)设置在同一列中。
此外，四个存储器单元100(存储器单元100(a,b)、存储器单元100(a,c)、存储器单元100(d,b)和存储器单元100(d,c))各自包括晶体管111和数据保持电路112。注意，在图1A中，晶体管111和数据保持电路112用行号和列号标示，该行号和列号与设置有晶体管111和数据保持电路112的存储器单元100的相同。例如，设置在存储器单元100(a,b)中的晶体管111被表示为晶体管111(a,b)，而设置在存储器单元100(a,b)中的数据保持电路112则被表示为数据保持电路112(a,b)。
术语“电压”通常是指两个点的电位之间的差(也称为电位差)。然而，电压和电位两者的值在某些情况下都使用在电路图等中的伏特(V)表示，从而难以区分它们。因此，在本说明书中，一个点的电位和作为基准的电位(也被称为基准电位)之间的电位差在某些情况下被用作该点处的电压，除非另外有规定。
晶体管111是包括源极、漏极、第一栅极和第二栅极的晶体管。
在存储器单元100(a,b)中，向晶体管111的第一栅极输入第一行选择信号，而向晶体管111的第二栅极输入第一列选择信号。
在存储器单元100(a,c)中，向晶体管111的第一栅极输入第一行选择信号，而向晶体管111的第二栅极输入第二列选择信号。
在存储器单元100(d,b)中，向晶体管111的第一栅极输入第二行选择信号，而向晶体管111的第二栅极输入第一列选择信号。
在存储器单元100(d,c)中，向晶体管111的第一栅极输入第二行选择信号，而向晶体管111的第二栅极输入第二列选择信号。
注意，行选择信号是用于在行方向上选择存储器单元的脉冲信号，而列选择信号则是用于在列方向上选择存储器单元的脉冲信号。
晶体管111具有通过其导通或截止而至少控制存储器单元100中的数据写入和数据保持的功能，且用作选择晶体管。
例如，场效应晶体管可被用作晶体管111。作为晶体管111，例如，可使用包括形成有沟道的氧化物半导体层的晶体管。作为另一个例子，可使用包括其中形成有沟道且包含属于元素周期表族14(例如，硅)的半导体的半导体层的晶体管。在该情况下，在第一栅极和第二栅极之间设置半导体层。另外，在该情况下，可通过使第二栅极与第一栅极隔着半导体层重叠，来减小存储器设备的电路面积。
氧化物半导体层的带隙大于硅的带隙，例如，2eV或更大，优选的是2.5eV或更大，更优选的是3eV或更大。
另外，氧化物半导体层是本征(或i型的)或基本本征的半导体层。
作为氧化物半导体层，可以使用例如非单晶氧化物层，该氧化物包括从垂直于a-b平面的方向观看时具有三角形、六边形、正三角形或正六边形原子排列的相(也称为c-轴取向晶体；CAAC)，并且其中在垂直于c-轴方向的方向(也称为层的厚度方向)上金属原子以分层方式排列，或者在垂直于c-轴方向的方向上金属原子和氧原子以分层方式排列。通过使用包括CAAC作为形成有晶体管的沟道的层(也称为沟道形成层)的氧化物半导体层，例如，可抑制由光引起的晶体管的退化。
可以将包括上述氧化物半导体层的晶体管用作晶体管111，上述氧化物半导体层具有彼此分开、且添加有赋予一导电性的掺杂剂的一对区域。在包括具有添加有掺杂剂的一对区域的氧化物半导体层的晶体管中，在添加有掺杂剂的那对区域之间形成沟道。
优选地，添加有掺杂剂的那对区域的电阻低于形成沟道的区域(也称为沟道形成区)的电阻。通过使用包括具有添加有掺杂剂的一对区域的氧化物半导体层的晶体管，形成有沟道的区域(也称为沟道形成区)和晶体管的源极或漏极之间的电阻可以是低的，从而可以减小晶体管的面积(也称为晶体管的小型化)。
例如，包括氧化物半导体层的晶体管为具有的截止态电流低于包括半导体层(例如，硅层)的常规晶体管的截止态电流的晶体管。包括氧化物半导体层的晶体管的每微米沟道宽度的截止态电流低于或等于10aA(1×10－17A)，优选地低于或等于1aA(1×10－18A)，更优选地低于或等于10zA(1×10－20A)，优选得多地低于或等于1zA(1×10－21A)，更加优选地低于或等于100yA(1×10－22A)。
此外，图1A中所示的存储器设备包括数据线101、行选择线102和列选择线103。注意，在图1A中，数据线101用与电连接至数据线101的存储器单元100的列号相同的列号标示。例如，电连接至存储器单元100(a,b)的数据线101被表示为数据线101_b。注意，在图1A中，行选择线102用与电连接至行选择线102的存储器单元100的行号相同的行号标示，而列选择线103用与电连接至列选择线103的存储器单元100的列号相同的列号标示。例如，电连接至存储器单元100(a,b)的列选择线103被表示为列选择线103_b。
数据线101_b电连接至存储器单元100(a,b)和100(d,b)中每一个内的晶体管111的源极和漏极中的一个，而数据线101_c则电连接至存储器单元100(a,c)和100(d,c)中每一个内的晶体管111的源极和漏极中的一个。数据线是用于向存储器单元发送数据/从存储器单元接收数据的布线。
行选择线102_a电连接至存储器单元100(a,b)和100(a,c)中每一个内的晶体管111的第一栅极，而行选择线102_d则电连接至存储器单元100(d,b)和100(d,c)中每一个内的晶体管111的第一栅极。行选择线是输入有行选择信号的布线。
列选择线103_b电连接至存储器单元100(a,b)和100(d,b)中每一个内的晶体管111的第二栅极，而列选择线103_c则电连接至存储器单元100(a,c)和100(d,c)中每一个内的晶体管111的第二栅极。列选择线是输入有列选择信号的布线。
注意，晶体管的端子和布线不必分开形成；可以使一个导电层同时用作为晶体管的端子和布线。
数据保持电路112是具有保持数据功能的电路。注意，该数据保持电路112并不是必需设置的。替代设置数据保持电路112，可以使晶体管111的源极和漏极中的另一个用作存储器节点或将其电连接至存储器节点。
作为数据保持电路112，例如，可以使用采用电容器的电路、采用晶体管的电路或采用电容器和晶体管两者的电路。
接下来，作为用于驱动本实施例中存储器设备的方法的示例，参考图1B来描述用于驱动图1A中所示的存储器设备的方法的示例。图1B是示出用于驱动图1A中所示的存储器设备的方法的示例的时序图。这里，作为示例，描述数据被写入第M行和第N列中的存储器单元100(也称为存储器单元100(M,N))(M是a或d，而N是b或c)，该存储器单元100是存储器单元100(a,b)、100(a,c)、100(d,b)和100(d,c)之一的情况。晶体管111是n沟道晶体管。晶体管111的阈值电压根据列选择线103的电压(列选择信号的电压)而偏移。
在将数据写入存储器单元100(M,N)(也称为写入)的情况下，第N数据线101(也称为数据线101_N)的电压被设置为对应于数据信号的电压，而除该第N数据线101之外的数据线101(也称为数据线101_其它)的电压则被设置为等于参考电位Vref(未示出)。此外，第M行选择线102(也称为行选择线102_M)的电压用第M行选择信号设置为高于参考电位Vref的电压VH；除第M行选择线102之外的行选择线102(也称为行选择线102_其它)的电压用不同于第M行选择信号的行选择信号设置为等于参考电位Vref；第N列选择线103(也称为列选择线103_N)的电压用第N列选择信号设置为等于参考电位Vref；且除第N列选择线103之外的列选择线103(也称为列选择线103_其它)的电压用除第N列选择信号之外的列选择信号设置为低于参考电位Vref。注意，所有行选择线102的电压设置在所有列选择线103的电压设置之后进行。此外，参考电位Vref的值根据存储器设备的规格进行设置。另外，电压VL的值进行适当地设置，以使存储器单元100中未被选择的晶体管111肯定被截止。例如，电压VL可用负电压产生电路产生。
此时，晶体管111的阈值电压被设置为对应于列选择线103的电压(列选择信号的电压)的值。例如，在晶体管111是n沟道晶体管的情况下，随着列选择线103的电压被降低，晶体管111的阈值电压在正方向上偏移。由此，第M行和第N列中的存储器单元100被选择，第M行和第N列中的存储器单元100中的晶体管111(也称为晶体管111(M,N))被导通，根据第N数据线101(也称为数据线101_N)的电压将数据写入第M行和第N列中的存储器单元100中，且除第M行和第N列中的存储器单元100之外的存储器单元100不被选择，且其中的晶体管111被截止。
此外，通过适当地改变数据线101、行选择线102和列选择线103的电压，当对单独的存储器单元100进行上述操作时，可对所有的存储器单元100写入数据。注意，本发明并不局限于此；例如，可对多个存储器单元100(例如，一行中的存储器单元100)执行数据写入。
以上是对用于驱动图1A中所示存储器设备的方法的示例的描述。
如参考附图1A和1B所描述地，在本实施例中的存储器设备的例子中，设置有第一存储器单元、与第一存储器单元设置在同一行中的第二存储器单元、以及与第一存储器单元设置在同一列中的第三存储器单元。
另外，在本实施例中的存储器设备的例子中，在第一到第三存储器单元的每一个中包括具有两个栅极且用作选择晶体管的场效应晶体管。在设置在同一行中的第一存储器单元和第二存储器单元中，第一存储器单元中的场效应晶体管的两个栅极之一的电压和第二存储器单元中的场效应晶体管的两个栅极之一的电压用相同的行选择信号进行控制，而第一存储器单元中的场效应晶体管的两个栅极中另一个的电压和第二存储器单元中的场效应晶体管的两个栅极中另一个的电压用不同的列选择信号进行控制。另外，在设置在同一列中的第一存储器单元和第三存储器单元中，第一存储器单元中的场效应晶体管的两个栅极之一的电压和第三存储器单元中的场效应晶体管的两个栅极之一的电压用不同的行选择信号进行控制，而第一存储器单元中的场效应晶体管的两个栅极中另一个的电压和第三存储器单元中的场效应晶体管的两个栅极中另一个的电压用相同的列选择信号进行控制。此外，此时，可以以第二栅极与第一栅极隔着半导体层重叠的方式设置其中在第一栅极和第二栅极之间形成有沟道的半导体层，从而可减小存储器设备的电路面积。
在本实施例中的存储器设备的例子中，在设置在同一行中的第一和第二存储器单元中，第一存储器单元中的场效应晶体管的两个栅极之一与第二存储器单元中的场效应晶体管的两个栅极之一连接至相同布线从而被控制，而第一存储器单元中的场效应晶体管的两个栅极中的另一个与第二存储器单元中的场效应晶体管的两个栅极中的另一个则连接至不同布线从而被控制。此外，在设置在同一列中的第一和第三存储器单元中，第一存储器单元中的场效应晶体管的两个栅极之一与第三存储器单元中的场效应晶体管的两个栅极之一连接至不同布线从而被控制，而第一存储器单元中的场效应晶体管的两个栅极中的另一个与第三存储器单元中的场效应晶体管的两个栅极中的另一个则连接至相同布线从而被控制。
通过上述结构，可对单独的存储器单元执行选择操作。例如，在存储器单元中的场效应晶体管处于导通状态的同时，同一行中的另一存储器单元中的场效应晶体管可处于截止状态。由此，数据的重写变得不必要，这可缩短写入时间。另外，通过使用具有两个栅极的晶体管，可在不增加存储器单元中元件数量的情况下，对单独的存储器单元执行选择操作。
(实施例2)
在本实施例中，描述实施例1中的存储器设备的例子。
参考图2A和2B描述本实施例中的存储器设备的例子。
首先，参考图2A描述本实施例中的存储器设备结构的例子。
图2A中所示的存储器设备包括存储器单元200(a,b)、存储器单元200(a,c)、存储器单元200(d,b)和存储器单元200(d,c)。注意，存储器单元200(d,c)并不是必需提供的。此外，可设置除存储器单元200(a,b)、存储器单元200(a,c)、存储器单元200(d,b)和存储器单元200(d,c)之外的存储器单元。此外，可在以下任何一个或多个位置处设置存储器单元：存储器单元200(a,b)和存储器单元200(a,c)之间、存储器单元200(a,b)和存储器单元200(d,b)之间、存储器单元200(d,b)和存储器单元200(d,c)之间以及存储器单元200(a,c)和存储器单元200(d,c)之间。此时，存储器单元的结构可与存储器单元200(a,b)、200(a,c)、200(d,b)和200(d,c)的结构相同或不同。
存储器单元200(a,c)与存储器单元200(a,b)设置在同一行中。
存储器单元200(d,b)与存储器单元200(a,b)设置在同一列中。
设置有存储器单元200(d,c)的行和列与设置有存储器单元200(a,b)的行和列不同，且存储器单元200(d,c)与存储器单元200(d,b)设置在同一行且与存储器单元200(a,c)设置在同一列。
此外，存储器单元200(a,b)、存储器单元200(a,c)、存储器单元200(d,b)和存储器单元200(d,c)中的每一个包括晶体管211和晶体管212。注意，在图2A中，晶体管211和晶体管212用行号和列号标示，该行号和列号与设置有晶体管211和晶体管212的存储器单元200的相同。
晶体管211包括第一源极、第一漏极、第一栅极和第二栅极。
在存储器单元200(a,b)中，向晶体管211的第一栅极输入第一行选择信号，而向晶体管211的第二栅极输入第一列选择信号。
在存储器单元200(a,c)中，向晶体管211的第一栅极输入第一行选择信号，而向晶体管211的第二栅极输入第二列选择信号。
在存储器单元200(d,b)中，向晶体管211的第一栅极输入第二行选择信号，而向晶体管211的第二栅极输入第一列选择信号。
在存储器单元200(d,c)中，向晶体管211的第一栅极输入第二行选择信号，而向晶体管211的第二栅极输入第二列选择信号。
晶体管211用作选择晶体管。
作为晶体管211，可使用能应用于图1A中的晶体管111的晶体管。
晶体管212包括第二源极、第二漏极、第三栅极和第四栅极。
晶体管212的第三栅极电连接至晶体管212的第二源极和第二漏极中的一个，从而晶体管212为二极管接法。
此外，在存储器单元200(a,b)中，向晶体管212的第二源极和第二漏极中的另一个输入第一读取选择信号。
在存储器单元200(a,c)中，向晶体管212的第二源极和第二漏极中的另一个输入第一读取选择信号。
此外，在存储器单元200(d,b)中，向晶体管212的第二源极和第二漏极中的另一个输入第二读取选择信号。
此外，在存储器单元200(d,c)中，向晶体管212的第二源极和第二漏极中的另一个输入第二读取选择信号。
注意，读取选择信号是用于选择从中读取数据的存储器单元的脉冲信号。
晶体管212用作用于读取数据的输出晶体管。晶体管212对应于实施例1中的存储器设备的数据保持电路。
作为晶体管212，可使用能应用于图1A中的晶体管111的晶体管。晶体管212可具有与晶体管211的结构不同的结构。
此外，图2A中所示的存储器设备包括数据线201、行选择线202、列选择线203和读取选择线204。注意，在图2A中，行选择线202和读取选择线204各自用与电连接至行选择线202和读取选择线204的存储器单元200的行号相同的行号表示，而数据线201和列选择线203各自用与电连接至数据线201和列选择线203的存储器单元200的列号相同的列号表示。
数据线201_b电连接至存储器单元200(a,b)和存储器单元200(d,b)中每一个内的晶体管211的第一源极和第一漏极之一，并电连接至存储器单元200(a,b)和存储器单元200(d,b)中每一个内的晶体管212的第二源极和第二漏极之一。数据线201_c电连接至存储器单元200(a,c)和存储器单元200(d,c)中每一个内的晶体管211的第一源极和第一漏极之一，并电连接至存储器单元200(a,c)和存储器单元200(d,c)中每一个内的晶体管212的第二源极和第二漏极之一。晶体管212的第四栅极电连接至晶体管211的第一源极和第一漏极中的另一个。晶体管212的第四栅极的电压为用于设置存储在存储器单元中的数据的状态的电压。
行选择线202_a电连接至存储器单元200(a,b)和200(a,c)中每一个内的晶体管211的第一栅极，而行选择线202_d则电连接至存储器单元200(d,b)和200(d,c)中每一个内的晶体管211的第一栅极。
列选择线203_b电连接至存储器单元200(a,b)和200(d,b)中每一个内的晶体管211的第二栅极，而列选择线203_c则电连接至存储器单元200(a,c)和200(d,c)中每一个内的晶体管211的第二栅极。
读取选择线204_a电连接至存储器单元200(a,b)和200(a,c)中每一个内的晶体管211的第二源极和第二漏极中的另一个，而读取选择线204_d则电连接至存储器单元200(d,b)和204(d,c)中每一个内的晶体管212的第二源极和第二漏极中的另一个。读取选择线204是输入有读取选择信号的布线，该读取选择信号用于选择从中读取数据的存储器单元。
注意，晶体管的端子和布线不必分开形成；可以使一个导电层同时用作晶体管的端子和布线。
此外，晶体管211和晶体管212可设置成具有叠层结构。例如，晶体管211可设置在晶体管212上。当晶体管211和晶体管212被设置成具有叠层结构时，可减小存储器单元的电路面积。
另外，在本实施例中的存储器设备内，存储器单元可设置在用以控制对该存储器单元的驱动的驱动器电路上。在该情况下，可减小存储器设备的电路面积。
接下来，作为用于驱动本实施例中存储器设备的方法的示例，参考图2B来描述用于驱动图2A中所示的存储器设备的方法的示例。图2B是示出用于驱动图2A中所示的存储器设备的方法的示例的时序图。这里，作为示例，描述其中数据被写入第M行和第N列中的存储器单元200(也称为存储器单元200(M,N))中、该存储器单元200是存储器单元200(a,b)、200(a,c)、200(d,b)和200(d,c)之一的情况下的操作，以及其中存储在存储器单元200(M,N)中的数据被读取的情况下的操作。晶体管211和晶体管212是n沟道晶体管。此外，高于参考电位的电压VDD为数据(1)，而等于参考电位Vref的电压为数据(0)。晶体管211的阈值电压根据列选择信号203的电压(列选择信号的电压)而偏移。
在将数据写入存储器单元200(M,N)(写入)的情况下，第N数据线201(也称为数据线201_N)的电压被设置为对应于数据信号的电压，而除第N数据线201之外的数据线201(也称为数据线201_其它)的电压则被设置为等于参考电位Vref(未示出)。此外，第M行选择线202(也称为行选择线202_M)的电压用第M行选择信号设置为高于参考电位Vref的电压VH；除第M行选择线202之外的行选择线202(也称为行选择线202_其它)的电压用不同于第M行选择信号的行选择信号设置为等于参考电位Vref；第N列选择线203(也称为列选择线203_N)的电压用第N列选择信号设置为等于参考电位Vref；且除第N列选择线203之外的列选择线203(也称为列选择线203_其它)的电压用不同于第N列选择信号的列选择信号设置为低于参考电位Vref。注意，所有行选择线202的电压设置在所有列选择线203的电压设置之后进行。另外，第M读取选择线204(也称为读取选择线204_M)的电压可被设置为电压VH，且除第M读取选择线204之外的读取选择线204(也称为读取选择线204_其它)的电压可被设置为电压VH。在该情况下，可必然使晶体管212截止，且由此可抑制在晶体管212的源极和漏极之间流动的漏电流。
此时，晶体管211的阈值电压被设置为对应于列选择线203的电压(列选择信号的电压)的值。由此存储器单元200(M,N)被选择，存储器单元200(M,N)中的晶体管211(晶体管211(M,N))导通，存储器单元200(M,N)中的晶体管212(M,N)的第四栅极的电压设置为对应于第N数据线201(也称为数据线201_N)的电压的值，且数据被写入存储器单元200(M,N)。除存储器单元200(M,N)之外的存储器单元不被选择，且其中的晶体管211截止。注意，适当设置电压VL的值，以使晶体管211肯定被截止。
此外，通过适当地改变数据线201、行选择线202、列选择线203和读取选择线204的电压，当对单独的存储器单元200执行上述操作时，可对所有的存储器单元200写入数据。注意，本发明并不局限于此；例如，可对多个存储器单元200(例如，一行中的存储器单元200)执行数据写入。
在对存储器单元200(M,N)中的数据进行读取(也称为读取)的情况下，第N数据线201(数据线201_N)的电压被设置为电压VH，而除第N数据线201之外的数据线201(也被称为数据线201_其它)的电压则被设置为等于参考电位Vref(未示出)。此外，第M行选择线202(行选择线202_M)的电压用第M行选择信号设置为等于参考电位Vref；除第M行选择线202之外的行选择线202(行选择线202_其它)的电压用不同于第M行选择信号的行选择信号设置为等于参考电位Vref；第N列选择线203(列选择线203_N)的电压用第N列选择信号设置为等于参考电位Vref；且除第N列选择线203之外的列选择线203(列选择线203_其它)的电压用不同于第N列选择信号的列选择信号设置为等于参考电位Vref。另外，第M读取选择线204(读取选择线204_M)的电压被设置为高于参考电位Vref且低于电压VH的电压VM，而除第M读取选择线204之外的读取选择线204(读取选择线204_其它)的电压被设置为电压VH。注意，适当地设置电压VM的值，使得当晶体管212的第四栅极的电压等于参考电位Vref时晶体管211截止。
此时，第M行和第N列中的存储器单元200中的晶体管211截止。
晶体管212的阈值电压根据晶体管212的第四栅极的电压来设置。例如，在晶体管212为n沟道晶体管的情况下，当晶体管212的第四栅极的电压为电压VDD时，与晶体管212的第四栅极的电压等于参考电位Vref的情况相比，晶体管212的阈值电压在负方向上偏移。
由此，当晶体管212(M,N)的第四栅极的电压为电压VDD(数据(1))且读取选择线204_M的电压为电压VM时，晶体管212(M,N)导通，且数据线201_N的电压发生变化。另外，此时，由于晶体管212(M,N)为二极管接法，因此电流不会在读取选择线204_M到数据线201_N的方向上流动。
此外，当晶体管212(M,N)的第四栅极的电压等于参考电位Vref(数据(0))且读取选择线204_M的电压为电压VM时，晶体管212(M,N)截止，且数据线201_N的电压不会变化。
由此，例如，通过用外部读取电路检测数据线201_N的电压，可读取存储器单元200(M,N)中的数据。
此外，通过适当地改变数据线201、行选择线202、列选择线203和读取选择线204的电压，当对每一行中的存储器单元200执行上述操作时，可读取所有存储器单元200中的数据。此时，为了顺序地读取设置在同一列中的多个存储器单元200内的数据，在读取了一个存储器单元200中的数据之后，在读取与一个存储器单元200设置在同一列中的另一个存储器单元内的数据之前，将电连接至除与一个存储器单元200设置在同一列中的一个存储器单元200之外的存储器单元的数据线201的电压被设置为电压VH。
以上是对用于驱动图2A中所示存储器设备的方法的示例的描述。
注意，在本实施例中的存储器设备中，例如，除了图2A中所示的元件之外，如图3所示，存储器单元200中的每一个可包括电容器213。
电容器213包括第一电容器电极和第二电容器电极。电容器213的第一电容器电极电连接至晶体管211的第一源极和第一漏极中的另一个。电容器213的第二电容器电极接地。此外，预定信号可输入至电容器213的第二电容器电极。
如参考图2A和2B以及图3所描述地，在本实施例中的存储器设备的例子中，设置第一存储器单元、与第一存储器单元设置在同一行中的第二存储器单元以及与第一存储器单元设置在同一列中的第三存储器单元。
另外，在本实施例中的存储器设备的例子中，在第一到第三存储器单元的每一个中包括具有第一源极、第一漏极、第一栅极和第二栅极的第一场效应晶体管。在设置在同一行但不同列中的第一存储器单元和第二存储器单元中，第一存储器单元中的第一场效应晶体管的第一栅极的电压和第二存储器单元中的第一场效应晶体管的第一栅极的电压用相同的行选择信号进行控制，而第一存储器单元中的第一场效应晶体管的第二栅极的电压和第二存储器单元中的第一场效应晶体管的第二栅极的电压用不同的列选择信号进行控制。此外，在设置在同一列中的第一存储器单元和第三存储器单元中，第一存储器单元中的第一场效应晶体管的第一栅极的电压和第三存储器单元中的第一场效应晶体管的第一栅极的电压用不同的行选择信号进行控制，而第一存储器单元中的第一场效应晶体管的第二栅极的电压和第三存储器单元中的第一场效应晶体管的第二栅极的电压用相同的列选择信号进行控制。
在本实施例中的存储器设备的例子中，在设置在同一行中的第一和第二存储器单元中，第一存储器单元中的第一场效应晶体管的第一栅极与第二存储器单元中的第一场效应晶体管的第一栅极连接至相同布线从而被控制，而第一存储器单元中的第一场效应晶体管的第二栅极与第二存储器单元中的第一场效应晶体管的第二栅极则连接至不同布线从而被控制。此外，在设置在同一列中的第一和第三存储器单元中，第一存储器单元中的第一场效应晶体管的第一栅极与第三存储器单元中的第一场效应晶体管的第一栅极连接至不同布线从而被控制，而第一存储器单元中的第一场效应晶体管的第二栅极与第三存储器单元中的第一场效应晶体管的第二栅极则连接至相同布线从而被控制。
通过上述结构，可对单独的存储器单元执行选择操作。例如，在存储器单元中的场效应晶体管处于导通状态的同时，同一行中的另一存储器单元中的场效应晶体管可处于截止状态。由此，数据的重写变得不必要，这可缩短写入时间。
另外，在本实施例中的存储器设备的例子中，第一到第三存储器单元的每一个包括具有第二源极、第二漏极、第三栅极和第四栅极的第二场效应晶体管。第二场效应晶体管的第三栅极电连接至第二源极和第二漏极中的一个，而第四栅极则电连接至第一场效应晶体管的第一源极或第一漏极；由此，可抑制在第二场效应晶体管处于截止状态时在第二源极和第二漏极之间流动的漏电流。因此，可抑制用作数据线的布线中的电压变化，从而可提高存储器设备的可靠性。
(实施例3)
在本实施例中，参考图4A和4B来描述实施例2中的存储器设备中的存储器单元结构的例子。图4A和4B示出本实施例中的存储器单元结构的例子。在这里，作为一个例子，描述图2A和2B中所示的存储器单元结构的例子。注意，图4A和4B中所示的元件包括尺寸与实际尺寸不同的元件。
图4A和4B中所示的存储器单元包括导电层751、绝缘层752、半导体层753、导电层754a、导电层754b、绝缘层755、导电层756、导电层757、导电层758、绝缘层760、半导体层761、导电层762a、导电层762b、绝缘层763、导电层764、导电层765、绝缘层766和导电层767。
导电层751设置在衬底750上。导电层751用作作为存储器单元中的选择晶体管的晶体管的两个栅极中的一个(输入列选择信号的栅极)。此外，导电层751可用作列选择线。注意，这种用作晶体管栅极的层也可称为栅电极或栅极布线。
作为导电层751，例如，可以使用诸如钼、镁、钛、铬、钽、钨、铝、铜、钕或钪之类的金属材料层或包含这些材料中的任意作为主要组分的合金材料层。通过堆叠使用可用于导电层751的材料形成的层，可形成导电层751。
作为衬底750，例如可使用玻璃衬底或塑料衬底。
绝缘层752设置在导电层751上。绝缘层752用作作为存储器单元中的选择晶体管的晶体管的栅极绝缘层。
作为绝缘层752，例如，可使用诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氮化铝、氧氮化铝、氮氧化铝、氧化铪之类的材料或有机绝缘材料(例如，聚酰亚胺或丙烯酸树脂)的层。通过堆叠使用可用于绝缘层752的材料形成的层，可形成绝缘层752。
半导体层753与导电层751隔着绝缘层752重叠。
作为半导体层753，例如，可以使用氧化物半导体层或包含属于元素周期表的族14的半导体(例如，硅)的半导体层。
可用作氧化物半导体层的氧化物半导体的例子包括四组分金属氧化物、三组分金属氧化物和两组分金属氧化物。
作为四组分金属氧化物，例如，可使用In-Sn-Ga-Zn-O基金属氧化物等。
作为三组分金属氧化物，例如，可使用In-Ga-Zn-O基金属氧化物、In-Sn-Zn-O基金属氧化物、In-Al-Zn-O基金属氧化物、Sn-Ga-Zn-O基金属氧化物、Al-Ga-Zn-O基金属氧化物、Sn-Al-Zn-O基金属氧化物等。
作为两组分金属氧化物，例如，可使用In-Zn-O基金属氧化物、Sn-Zn-O基金属氧化物、Al-Zn-O基金属氧化物、Zn-Mg-O基金属氧化物、Sn-Mg-O基金属氧化物、In-Mg-O基金属氧化物、In-Sn-O基金属氧化物或In-Ga-O基金属氧化物。
另外，也可将In-O基金属氧化物、Sn-O基金属氧化物、Zn-O基金属氧化物等用作氧化物半导体。此外，可被用作氧化物半导体的金属氧化物可包含氧化硅。
在使用In-Zn-O基金属氧化物的情况下，例如，可使用具有以下组分比的氧化物靶材以形成In-Zn-O基金属氧化物半导体层：In:Zn＝50:1到1:2(In2O3:ZnO＝25:1到1:4摩尔比)，优选地In:Zn＝20:1到1:1(In2O3:ZnO＝10:1到1:2摩尔比)，更优选地In:Zn＝15:1到1.5:1(In2O3:ZnO＝15:2到3:4摩尔比)。例如，用于形成In-Zn-O基氧化物半导体的靶材的原子比由In:Zn:O＝S:U:R,R＞1.5S+U表示。In含量的增加可使晶体管的迁移率升高。
由InLO3(ZnO)m(m是大于0的数)表示的材料可被用作氧化物半导体。这里，InLO3(ZnO)m中的L表示选自Ga、Al、Mn和Co的一种或多种金属元素。
其中形成有沟道的半导体层753的至少一个区域可以为晶体和非单晶的，且包括在从垂直于a-b平面的方向观看时具有三角形、六边形、正三角形或正六边形原子排列的相，并且其中在垂直于c-轴方向的方向上金属原子以分层方式排列，或者在垂直于c-轴方向的方向上金属原子和氧原子以分层方式排列。
导电层754a电连接至半导体层753。导电层754a用作作为存储器单元中的选择晶体管的晶体管的源极或漏极。注意，用作晶体管源极的导电层也被称为源电极或源极布线，而用作晶体管漏极的导电层也被称为漏电极或漏极布线。
导电层754b电连接至半导体层753。导电层754b用作作为存储器单元中的选择晶体管的晶体管的源极或漏极。
导电层754a和导电层754b可各自为，例如，诸如铝、镁、铬、铜、钽、钛、钼、或钨之类的金属材料层；或包含上述金属材料中的任一种作为主要组分的合金材料层。作为合金材料层，例如，可使用Cu-Mg-Al合金材料层。
此外，导电层754a和导电层754b可各自为包含导电金属氧化物的层。注意，氧化硅可包含在可用于导电层754a和导电层754b的导电金属氧化物中。
通过堆叠使用可用于导电层754a和导电层754b的材料形成的层，可形成导电层754a和导电层754b。例如，当导电层754a和导电层754b中的每一个通过在Cu-Mg-Al合金材料层上堆叠铜层来形成时，导电层754a和导电层754b与相接触的层可具有高的粘附性。
在半导体层753、导电层754a和导电层754b上设置绝缘层755。绝缘层755用作作为存储器单元中的选择晶体管的晶体管的栅极绝缘层。
作为绝缘层755，例如，可使用通过用可用于绝缘层752的任何材料形成的层，该材料可与用于绝缘层752的材料相同或不同。通过堆叠使用可用于绝缘层755的材料形成的层，可形成绝缘层755。
导电层756与半导体层753隔着绝缘层755重叠。导电层756用作作为存储器单元中的选择晶体管的晶体管的两个栅极中的一个(输入行选择信号的栅极)。此外，导电层756可用作行选择线。
作为导电层756，例如，可使用通过用可用于导电层751的任何材料形成的层，该材料可与用于导电层751的材料相同或不同。通过堆叠使用可用于导电层756的材料形成的层，可形成导电层756。
导电层757通过形成于绝缘层755中的第一开口部分电连接至导电层754a。导电层757用作作为输出晶体管的晶体管的两个栅极中的一个(电连接至用作选择晶体管的晶体管的两个栅极之一的栅极)。注意，导电层757优选比导电层756厚。当导电层757比导电层756厚时，由导电层756和另一导电层产生的寄生电容可以是小的。
作为导电层757，例如，可使用通过用可用于导电层751的任何材料形成的层，该材料可与用于导电层751的材料相同或不同。通过堆叠使用可用于导电层757的材料形成的层，可形成导电层757。
导电层758通过形成于绝缘层755中的第二开口部分电连接至导电层754b。导电层758用作电极或布线。注意，导电层758比导电层757厚。导电层758并非是必需设置的。
作为导电层758，例如，可使用通过用可用于导电层751的任何材料形成的层，该材料可与用于导电层751的材料相同或不同。通过堆叠使用可用于导电层758的材料形成的层，可形成导电层758。
在绝缘层755、导电层756和导电层757上设置绝缘层760。绝缘层760用作作为存储器单元中的输出晶体管的晶体管的平面化层(planarizing layer)和栅极绝缘层。
作为绝缘层760，可使用通过用可用于绝缘层752的材料形成的层。通过堆叠使用可用于绝缘层760的材料形成的层，可形成绝缘层760。
半导体层761与导电层757隔着绝缘层760重叠。
作为导电层761，例如，可使用通过用可用于导电层753的任何材料形成的层，该材料可与用于导电层753的材料相同或不同。
导电层762a电连接至半导体层761。导电层762a用作作为存储器单元中的输出晶体管的晶体管的源极或漏极。
导电层762b电连接至半导体层761和导电层754b。导电层762b用作作为存储器单元中的输出晶体管的晶体管的源极或漏极。
作为导电层762a和导电层762b，例如，可使用通过用可用于导电层754a和导电层754b的任何材料形成的层，该材料可与用于导电层754a和导电层754b的材料相同或不同。通过堆叠使用可用于导电层762a和导电层762b的材料形成的层，可分别形成导电层762a和导电层762b。
在半导体层761、导电层762a和导电层762b上设置绝缘层763。绝缘层763用作作为存储器单元中的输出晶体管的晶体管的栅极绝缘层。
绝缘层763可通过用例如可用于绝缘层752的任何材料来形成，该材料可与用于绝缘层752的材料相同或不同。通过堆叠使用可用于绝缘层763的材料形成的层，可形成绝缘层763。
导电层764与半导体层761隔着绝缘层763重叠，且通过形成于绝缘层763中的开口部分电连接至导电层762b。导电层764用作作为存储器单元中的输出晶体管的晶体管的两个栅极中的一个(电连接至用作输出晶体管的晶体管的源极和漏极之一的栅极)。
导电层764可通过用例如可用于导电层751的任何材料来形成，该材料可与用于导电层751的材料相同或不同。通过堆叠使用可用于导电层764的材料形成的层，可形成导电层764。
导电层765通过形成于绝缘层763中的开口部分电连接至导电层762b。导电层765用作电极或布线。
导电层765可通过用例如可用于导电层751的任何材料来形成，该材料可与用于导电层751的材料相同或不同。通过堆叠使用可用于导电层765的材料形成的层，可形成导电层765。
在导电层762b、绝缘层763和导电层764上设置绝缘层766。
绝缘层766可通过用可用于绝缘层752的任何材料来形成，该材料可与用于绝缘层752的材料相同或不同。通过堆叠使用可用于绝缘层766的材料形成的层，可形成绝缘层766。
导电层767电连接至导电层765。导电层767用作用于发送和接收数据的布线。
作为导电层767，例如，可使用通过用可用于导电层754a和导电层754b的任何材料形成的层，该材料可与用于导电层754a和导电层754b的材料相同或不同。通过堆叠使用可用于导电层767的材料形成的层，可形成导电层767。
此外，可在用于控制存储器单元的驱动的驱动器电路上形成存储器单元。在图5中示出设置在驱动器电路上的存储器单元结构的例子。注意，对于包括与图4A和4B相同组件的图5中的一部分，可适当地参考如图4A和4B中所示的存储器单元结构的例子的描述。
图5中所示的存储器单元不设置在图4A和4B中所示的衬底750上，但设置在用于形成驱动器电路的场效应晶体管的半导体层780上。
此外，半导体层780包括区域782a、区域782b、区域783a和区域783b。
作为半导体层780，例如，可使用半导体衬底。可替代地，可将设置在不同衬底上的半导体层用作半导体层780。
注意，在位于多个存储器单元之间的半导体层780的区域中，可设置绝缘分离区域。
区域782a和区域782b为互相分离、且添加有赋予n型或p型导电性的掺杂剂的区域。区域782a和区域782b用作作为存储器单元中的输出晶体管的晶体管的源极区域和漏极区域。
区域783a和区域783b设置在区域782a和区域782b之间以互相分离，且区域783a和区域783b之间的区域用作沟道形成区。区域783a与区域782a相接触，且区域783b与区域782b相接触。
如在区域782a和区域782b中那样，区域783a和区域783b为添加有赋予n型或p型导电性的掺杂剂的区域。
注意，区域783a和区域783b的掺杂剂的浓度可低于区域782a和区域782b的掺杂剂的浓度。在该情况下，区域783a和区域783b也被称为低浓度区域。此外，在该情况下，区域782a和区域782b可被称为高浓度区域。区域783a和区域783b的深度可比区域782a和区域782b浅；然而，本发明不限于此。
绝缘层784设置在半导体层780上。绝缘层784用作驱动器电路的晶体管的栅极绝缘层。
作为绝缘层784，例如，可使用诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氮化铝、氧氮化铝、氮氧化铝、氧化铪之类的材料或有机绝缘材料(例如，聚酰亚胺或丙烯酸树脂)的层。通过堆叠使用可用于绝缘层784的材料形成的层，可形成绝缘层784。
导电层785与半导体层780隔着绝缘层784重叠。与导电层785重叠的半导体层780的区域用作驱动器电路的晶体管的沟道形成区。导电层785用作驱动器电路的晶体管的栅极。
导电层785可通过用例如可用于导电层751的任何材料来形成，该材料可与用于导电层751的材料相同或不同。通过堆叠使用可用于导电层785的材料形成的层，也可形成导电层785。
绝缘层786a设置在绝缘层784上，并与导电层785的彼此相对的一对侧表面中的一个相接触。
绝缘层786b设置在绝缘层784上，并与导电层785的彼此相对的一对侧表面中的另一个相接触。
绝缘层787a设置在绝缘层786a上。
绝缘层787b设置在绝缘层786b上。
在绝缘层784、导电层785、绝缘层786a、绝缘层786b、绝缘层787a和绝缘层787b上设置绝缘层788。
绝缘层786a、绝缘层786b、绝缘层787a、绝缘层787b和绝缘层788可使用可用于绝缘层784的任何材料来形成，该材料可与用于绝缘层784的材料相同或不同。此外，绝缘层786a、绝缘层786b、绝缘层787a、绝缘层787b和绝缘层788可各自通过堆叠用可用于绝缘层786a、绝缘层786b、绝缘层787a、绝缘层787b和绝缘层788的材料形成的层来形成。
注意，驱动器电路的晶体管的结构并不局限于以上所述的结构。
当在图5中所示的驱动器电路上设置存储器单元时，可抑制电路面积的增加。
作为用于制造本实施例中存储器单元的方法的示例，参考图6A到6C、图7A到7C、图8A和8B、图9A和9B、图10A和10B、图11A和11B、图12A和12B、图13A和13B以及图14A和14B来描述用于制造图4A和4B中所示的存储器单元的方法的示例。
首先，如图6A所示，第一导电膜在衬底750上形成并部分蚀刻，从而形成导电层751。
例如，通过用溅射等形成可用于导电层751的材料的膜，可形成第一导电膜。
可替代地，例如，通过光刻工艺在一个层或一个膜的部分上形成抗蚀剂掩模，且可使用该抗蚀剂掩模部分地蚀刻所述层或膜。注意，在该情况下，在蚀刻后移除抗蚀剂掩模，除非另外有规定。
然后，如图6B中所示，绝缘层752在导电层751上形成。
例如，通过用溅射法、CVD法等形成可用于绝缘层752的材料的膜，可形成绝缘层752。
然后，如图6C中所示，半导体膜在绝缘层752上形成并部分蚀刻，从而形成半导体层753。
例如，通过用溅射形成可用于半导体层753的氧化物半导体材料的膜，可形成氧化物半导体膜。注意，可在稀有气体气氛下、氧气气氛下、或稀有气体和氧气的混合气氛下形成氧化物半导体膜。例如，通过在氧气气氛下形成氧化物半导体膜，可形成高结晶度的氧化物半导体膜。
通过将具有组分比In2O3:Ga2O3:ZnO＝1:1:1(摩尔比)的氧化物靶材用作溅射靶材，可形成氧化物半导体膜。可替代地，例如，通过使用具有组分比In2O3:Ga2O3:ZnO＝1:1:2(摩尔比)的氧化物靶材，可形成氧化物半导体膜。
除空间区域等之外的一部分的体积相对于氧化物靶材的总体积的比率(这种比率也称为相对密度)优选地高于或等于90％且低于或等于100％，更优选地高于或等于95％且低于或等于99.9％。通过使用具有高相对密度的金属氧化物靶材，所形成的氧化物半导体膜具有高密度。
当通过溅射形成氧化物半导体膜时，衬底750可保持在低压下并以高于或等于100℃且低于或等于600℃的温度加热，该加热温度优选高于或等于200℃且低于或等于400℃。通过加热衬底750，可降低氧化物半导体膜中杂质的浓度，且可减小由溅射引起的对氧化物半导体膜的损害。
然后，如图7A中所示，第二导电膜在绝缘层752和半导体层753上形成并部分蚀刻，从而形成导电层754a和导电层754b。
例如，通过用溅射等形成可用于导电层754a和导电层754b的任何材料的膜，可形成第二导电膜。可替代地，第二导电膜可以是通过用可用于导电层754a和导电层754b的材料形成的膜的叠层。
然后，如图7B中所示，在绝缘层752、半导体层753、导电层754a和导电层754b上形成绝缘层755。
例如，绝缘层755能以与用于绝缘层752的方法相似的方法形成。
然后，如图7C中所示，第三导电膜在半导体层753上形成并部分蚀刻，从而可形成导电层756。
例如，绝缘层756能以与用于导电层751的方法相似的方法形成。
然后，如图8A中所示，部分地蚀刻绝缘层755，从而形成开口部分771和开口部分772。
在那之后，如图8B中所示，第四导电膜在导电层754a上通过开口部分771形成并部分蚀刻，从而形成导电层757。
例如，导电层757能以与用于导电层751的方法相似的方法形成。
在那之后，如图9A中所示，第五导电膜在导电层754b上通过开口部分772形成并部分蚀刻，从而形成导电层758。
例如，导电层758能以与用于导电层751的方法相似的方法形成。
注意，本发明并不局限于此，且例如导电层757和导电层758可以以相同步骤通过使用多色调掩模部分地蚀刻第四导电膜而形成。
然后，如图9B中所示，在导电层754a、导电层754b、绝缘层755、导电层756、导电层757和导电层758上形成绝缘层760。
例如，通过用溅射法或CVD法形成可用于绝缘层760的材料的膜，可形成绝缘层760。
然后，如图10A中所示，通过除去绝缘层760的部分露出导电层758的上表面。
例如，通过用CMP(化学机械抛光)或蚀刻除去绝缘层760的部分，可露出导电层758的上表面。
在那之后，如图10B中所示，在导电层757上隔着绝缘层760形成半导体层761。
例如，半导体层761能以与用于半导体层753的方法相似的方法形成。
然后，如图11A中所示，第六导电膜在绝缘层760和半导体层761上形成并部分蚀刻，从而形成导电层762a和导电层762b。
例如，导电层762a和导电层762b能以与用于导电层754a和导电层754b的方法相似的方法形成。
在那之后，如图11B中所示，在半导体层761、导电层762a和导电层762b上形成绝缘层763。
例如，绝缘层763能以与用于绝缘层752的方法相似的方法形成。
然后，如图12A中所示，通过蚀刻绝缘层763的部分，露出导电层762b的上表面。
然后，如图12B中所示，第七导电膜在绝缘层763和露出的导电层762b上形成并部分蚀刻，从而形成导电层764。
例如，导电层764能以与用于导电层756的方法相似的方法形成。
在那之后，如图13A中所示，第八导电膜在露出的导电层762b上形成并部分蚀刻，从而形成导电层765。
例如，导电层765能以与用于导电层757的方法相似的方法形成。
然后，如图13B中所示，在导电层762b、绝缘层763、导电层764和导电层765上形成绝缘层766。
例如，绝缘层766能以与用于绝缘层760的方法相似的方法形成。
然后，如图14A中所示，通过除去绝缘层766的部分露出导电层765的上表面。
例如，通过用CMP(化学机械抛光)或蚀刻除去绝缘层766的部分，可露出导电层765的上表面。
在那之后，如图14B中所示，第九导电膜在绝缘层766和导电层765上形成并部分蚀刻，从而形成导电层767。
例如，导电层767能以与用于导电层751的方法相似的方法形成。
另外，在用于制造如图4A和4B中所示的存储器设备的方法的例子中，比如，在高于或等于600℃且低于或等于750℃，或者高于或等于600℃且低于衬底的应变点的温度上进行热处理。注意，对上述热处理的时序无具体限制，只要在氧化物半导体膜形成之后执行该热处理即可。此外，该热处理可执行一次以上。
注意，用于热处理的热处理装置可以是电炉，或通过来自诸如电阻加热器之类的加热器的热传导或热辐射对物体进行加热的装置。例如，可使用诸如GRTA(气体快速热退火)装置或LRTA(灯快速热退火)装置之类的RTA(快速热退火)装置。LRTA装置是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)的辐射对物体加热的装置。GRTA装置是使用高温气体进行热处理的装置。作为高温气体，可使用稀有气体或经由热处理不会与物体发生反应的惰性气体(例如，氮气)。
在热处理之后，在维持或降低加热温度的同时，可向已用于热处理的炉子引入高纯度氧气、高纯度N2O气体或超干空气(具有-40℃或更低的露点，优选为-60℃或更低的露点)。在该情况下，优选的是，在氧气或N2O气体中不包含水、氢等。引入热处理装置的氧气或N2O气体的纯度优选为6N或更高，更优选为7N或更高。也就是说，氧气或N2O气体中的杂质浓度为1ppm或更低，优选为0.1ppm或更低。通过氧气或N2O气体的作用，可减少由半导体膜中的缺氧所引起的缺陷。
此外，除了所述热处理，可在惰性气体气氛下或氧气气体气氛下进行热处理(优选在高于或等于200℃且低于或等于600℃，例如高于或等于250℃且低于或等于350℃的温度下)。
通过上述步骤，半导体层753和半导体层761可被高度纯化。
以上的描述为用于制造图4A和4B中所示存储器单元的方法的示例。
如参考图4A和4B、图5、图6A到6C、图7A到7C、图8A和8B、图9A和9B、图10A和10B、图11A和11B、图12A和12B、图13A和13B以及图14A和14B所描述的，本实施例中的存储器单元具有其中堆叠有用作选择晶体管的第一场效应晶体管和用作输出晶体管的第二场效应晶体管的结构。
此外，本实施例中的存储器单元具有其中第一场效应晶体管设置在第二场效应晶体管上的结构。
通过上述结构，可减小电路面积。
(实施例4)
在本实施例中，描述存储器设备的结构的例子。
参考图15描述本实施例中的存储器设备结构的例子。图15是示出本实施例中的半导体存储器设备的结构的例子的框图。
图15中所示的存储器设备包括驱动控制电路(也称为MCTL)811、驱动器电路812a(也称为IDRV 812a)、驱动器电路812b(也称为JDRV 812b)和多个存储器单元(也称为MC)813。
向驱动控制电路811输入写入控制信号、读取控制信号和地址信号。驱动控制电路811根据所输入的写入控制信号、读取控制信号和地址信号产生并输出多个控制信号。例如，驱动控制电路811根据地址信号输入来输出行地址信号和列地址信号。
行地址信号被输入至驱动器电路812a。驱动器电路812a根据所输入的行地址信号选择设置在行方向上的布线(包括比如行选择线和读取选择线)并设置该布线的电压。比如，驱动器电路812a设置有第一解码器。第一解码器根据行地址信号输入来选择设置在行方向上的布线。
数据信号和列地址信号被输入至驱动器电路812b。驱动器电路812b对设置在列方向上的布线(包括比如列选择线和数据线)的电压进行设定。比如，驱动器电路812b设置有第二解码器和多个模拟开关。第二解码器选择设置在列方向上的布线，而多个模拟开关则根据从第二解码器输入的信号确定是否输出数据信号。注意，驱动器电路812b可设置有读取电路。读取电路对电连接至所选择布线的存储器单元813中所存储的数据进行读取。
存储器单元813设置在存储器单元阵列814中。在上述实施例中描述的存储器设备的结构可被用作存储器单元813的结构。存储器单元813由驱动器电路812a和驱动器电路812b选择，且在所选择的存储器单元813中进行数据写入或数据读取。
在图15中所示的存储器设备中，由驱动器电路根据输入至驱动控制电路的信号来选择存储器单元，且进行写入操作或读取操作。
进一步地，参考图16A和16B描述本实施例中的存储器设备的例子。图16A和16B是分别示出本实施例中的存储器设备的例子的示意图。
图16A中所示的存储器设备也称为通用串行总线(USB)存储器。图16A中所示的存储器设备包括外壳901a和连接器部分902a。
外壳901a包括，比如，图15中所示的存储器单元阵列、驱动器电路和驱动控制电路。
连接器部分902a电连接至驱动控制电路。连接器部分902a是能够被连接至另一电子设备的USB端口的端子部分。
当图16A中所示的存储器设备和另一电子设备通过将连接器部分902a插入该电子设备的USB端口来电连接时，来自该电子设备的数据可被写入存储器设备或者可将该数据从存储器设备读出至电子设备。
图16B中所示的存储器设备为卡型存储器设备。图16B中所示的存储器设备包括外壳901b和连接器部分902b。
外壳901b包括比如图15中所示的存储器单元阵列、驱动器电路和驱动控制电路。
连接器部分902b电连接至驱动控制电路。连接器部分902b是能够连接至另一电子设备的卡槽部分的端子部分。
当图16B中所示的存储器设备和另一电子设备通过将连接器部分902b插入该电子设备的卡槽部分来电连接时，来自该电子设备的数据可被写入存储器设备或者可将该数据从存储器设备读出至电子设备。
当实施例2中所描述的存储器设备的结构被用作参考图16A和16B所描述的存储器设备的结构时，可形成其中噪声更少地影响数据信号的存储器设备。
(实施例5)
在本实施例中，描述各自包括上述实施例中的存储器设备的电子设备的例子。
参考图17A至17D描述本实施例中的电子设备的结构示例。
图17A中所示的电子设备是个人数字助理的例子。图17A中所示的个人数字助理包括外壳1001a和设置在外壳1001a中的显示部分1002a。
注意，外壳1001a的侧表面1003a可设置有用于将个人数字助理连接至外部设备的连接端子和/或用于操作图17A中所示的个人数字助理的按钮。
图17A中所示的个人数字助理在外壳1001a中包括CPU、存储器电路、用于在外部设备和CPU及存储器电路中的每一个之间发送和接收信号的接口以及用于向外部设备发送信号并从外部设备接收信号的天线。
图17A中所示的个人数字助理例如用作电话机、电子书阅读器、个人计算机和游戏机中的一种或多种。
图17B中所示的电子设备是折叠式个人数字助理的例子。图17B中所示的个人数字助理包括外壳1001b、设置在外壳1001b中的显示部分1002b、外壳1004、设置在外壳1004中的显示部分1005和用于连接外壳1001b和外壳1004的铰链1006。
在图17B中所示的个人数字助理中，通过用铰链1006移动外壳1001b或外壳1004，外壳1001b可叠在外壳1004上。
注意，外壳1001b的侧表面1003b或外壳1004的侧表面1007可设置有用于将个人数字助理连接至外部设备的连接端子和/或用于操作图17B中所示的个人数字助理的按钮。
显示部分1002b和显示部分1005可显示一幅图像或不同图像。注意，显示部分1005不是必须设置的，且可设置作为输入设备的键盘来代替显示部分1005。
图17B中所示的个人数字助理在外壳1001b或外壳1004中包括CPU、存储器电路以及用于在外部设备和CPU及存储器电路中的每一个之间发送和接收信号的接口。注意，图17B中所示的个人数字助理可包括用于向外部设备发送信号并从外部设备接收信号的天线。
图17B中所示的个人数字助理例如用作电话机、电子书阅读器、个人计算机和游戏机中的一种或多种。
图17C中所示的电子设备是固定信息终端的例子。图17C中所示的固定信息终端包括外壳1001c和设置在外壳1001c中的显示部分1002c。
注意，显示部分1002c可设置在外壳1001c中的台面部分1008上。
图17C中所示的固定信息终端在外壳1001c中包括CPU、存储器电路以及用于在外部设备和CPU及存储器电路中的每一个之间发送和接收信号的接口。注意，图17C中所示的固定信息终端可包括用于向外部设备发送信号并从外部设备接收信号的天线。
此外，图17C中所示的固定信息终端中的外壳1001c的侧表面1003c可设置有一个或多个用于输出票券等的票券输出部分、硬币槽和账单槽。
图17C中所示的固定信息终端用作，例如，自动取款机、用于预定票券等的信息通信终端(也称为多媒体站)或游戏机。
图17D中所示的电子设备是固定信息终端的例子。图17D中所示的固定信息终端包括外壳1001d和设置在外壳1001d中的显示部分1002d。注意，还可以设置用于支撑外壳1001d的支架。
注意，外壳1001d的侧表面1003d可设置有用于将固定信息终端连接至外部设备的连接端子和/或用于操作图17D中所示的固定信息终端的按钮。
图17D中所示的固定信息终端可在外壳1001d中包括CPU、存储器电路以及用于在外部设备和CPU及存储器电路中的每一个之间发送和接收信号的接口。注意，图17D中所示的固定信息终端可包括用于向外部设备发送信号并从外部设备接收信号的天线。
图17D中所示的固定信息终端，例如，用作数码相框、监视器或电视机。
比如，上述实施例中的存储器设备被用作电子设备中的一个存储器设备。比如，上述实施例中的存储器设备被用作图17A至17D中所示的电子设备中的一个存储器设备。注意，本发明并不局限于此；可以为图17A至17D中所示的任何电子设备提供存储器设备连接部分并将图16A和16B中所示的任何存储器设备连接至存储器设备连接部分，从而可向存储器设备写入数据或从存储器设备读取数据。
如参考图17A至17D所描述地，本实施例中的电子设备的例子各自包括存储器设备，该存储器设备包括上述实施例中的存储器设备。
具备了这种结构，即使当没有电力供应时，电子设备中的数据也可在一定时间段内得到保持。由此，可提高可靠性并减少功耗。
本申请基于2011年3月18日向日本专利局提交的日本专利申请No.2011-060175，该申请的全部内容通过引用结合于此。

Claims (18)

1.一种半导体器件，包括：
第一线；
第二线；
第三线；以及
第一场效应晶体管和第二场效应晶体管，该第一场效应晶体管和第二场效应晶体管各自包括第一栅极、第二栅极、源极、漏极和半导体层，
其中，所述第一场效应晶体管的所述半导体层设置于所述第一场效应晶体管的所述第一栅极和所述第一场效应晶体管的所述第二栅极之间，
所述第二场效应晶体管的所述半导体层设置于所述第二场效应晶体管的所述第一栅极和所述第二场效应晶体管的所述第二栅极之间，
所述第一场效应晶体管的所述第一栅极电连接至所述第一线，
所述第一场效应晶体管的所述第二栅极电连接至所述第二线，
所述第一场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，且
所述第一场效应晶体管的所述源极和所述漏极的另一个电连接至所述第二场效应晶体管的所述第二栅极。
2.一种半导体器件，包括：
第一线；
第二线；
第三线；以及
第一场效应晶体管和第二场效应晶体管，该第一场效应晶体管和第二场效应晶体管各自包括第一栅极、第二栅极、源极、漏极和半导体层，
其中，所述第一场效应晶体管的所述半导体层设置于所述第一场效应晶体管的所述第一栅极和所述第一场效应晶体管的所述第二栅极之间，
所述第二场效应晶体管的所述半导体层设置于所述第二场效应晶体管的所述第一栅极和所述第二场效应晶体管的所述第二栅极之间，
所述第一场效应晶体管的所述第一栅极电连接至所述第一线，
所述第一场效应晶体管的所述第二栅极电连接至所述第二线，
所述第一场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第三线和所述第二场效应晶体管的所述第一栅极，且
所述第一场效应晶体管的所述源极和所述漏极的另一个电连接至所述第二场效应晶体管的所述第二栅极。
3.一种半导体器件，包括：
第一线；
第二线；
第三线；
第一场效应晶体管和第二场效应晶体管，该第一场效应晶体管和第二场效应晶体管各自包括第一栅极、第二栅极、源极、漏极和半导体层；以及
第一电容器，
其中，所述第一场效应晶体管的所述半导体层设置于所述第一场效应晶体管的所述第一栅极和所述第一场效应晶体管的所述第二栅极之间，
所述第二场效应晶体管的所述半导体层设置于所述第二场效应晶体管的所述第一栅极和所述第二场效应晶体管的所述第二栅极之间，
所述第一场效应晶体管的所述第一栅极电连接至所述第一线，
所述第一场效应晶体管的所述第二栅极电连接至所述第二线，
所述第一场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第一场效应晶体管的所述源极和所述漏极的另一个电连接至所述第二场效应晶体管的所述第二栅极和所述第一电容器。
4.如权利要求1至3中任一项所述的半导体器件，其特征在于，
所述第一场效应晶体管的所述半导体层是氧化物半导体层，且
所述第二场效应晶体管的所述半导体层是氧化物半导体层。
5.如权利要求4所述的半导体器件，其特征在于，
所述第二场效应晶体管层叠于所述第一场效应晶体管上。
6.一种半导体器件，包括：
第一线；
第二线；
第三线；以及
第一场效应晶体管和第二场效应晶体管，该第一场效应晶体管和第二场效应晶体管各自包括第一栅极、第二栅极、源极、漏极和半导体层，
其中，所述第一场效应晶体管的所述半导体层设置于所述第一场效应晶体管的所述第一栅极和所述第一场效应晶体管的所述第二栅极之间，
所述第二场效应晶体管的所述半导体层设置于所述第二场效应晶体管的所述第一栅极和所述第二场效应晶体管的所述第二栅极之间，
所述第一场效应晶体管的所述第一栅极电连接至所述第一线，
所述第一场效应晶体管的所述第二栅极电连接至所述第二线，
所述第一场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第一场效应晶体管的所述源极和所述漏极的另一个电连接至所述第二场效应晶体管的所述第二栅极，
所述第一场效应晶体管的所述半导体层包括氧化物半导体，
所述第二场效应晶体管的所述半导体层包括氧化物半导体，
所述第二场效应晶体管的所述第一栅极与所述第一场效应晶体管的所述半导体层重叠，且
所述第二场效应晶体管的所述半导体层与所述第一场效应晶体管的所述源极和所述漏极的另一个重叠。
7.一种半导体器件，包括：
第一线；
第二线；
第三线；以及
第一场效应晶体管和第二场效应晶体管，该第一场效应晶体管和第二场效应晶体管各自包括第一栅极、第二栅极、源极、漏极和半导体层，
其中，所述第一场效应晶体管的所述半导体层设置于所述第一场效应晶体管的所述第一栅极和所述第一场效应晶体管的所述第二栅极之间，
所述第二场效应晶体管的所述半导体层设置于所述第二场效应晶体管的所述第一栅极和所述第二场效应晶体管的所述第二栅极之间，
所述第一场效应晶体管的所述第一栅极电连接至所述第一线，
所述第一场效应晶体管的所述第二栅极电连接至所述第二线，
所述第一场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第三线和所述第二场效应晶体管的所述第一栅极，
所述第一场效应晶体管的所述源极和所述漏极的另一个电连接至所述第二场效应晶体管的所述第二栅极，
所述第一场效应晶体管的所述半导体层包括氧化物半导体，
所述第二场效应晶体管的所述半导体层包括氧化物半导体，
所述第二场效应晶体管的所述第一栅极与所述第一场效应晶体管的所述半导体层重叠，且
所述第二场效应晶体管的所述半导体层与所述第一场效应晶体管的所述源极和所述漏极的另一个重叠。
8.一种半导体器件，包括：
第一线；
第二线；
第三线；
第一场效应晶体管和第二场效应晶体管，该第一场效应晶体管和第二场效应晶体管各自包括第一栅极、第二栅极、源极、漏极和半导体层；以及
第一电容器，
其中，所述第一场效应晶体管的所述半导体层设置于所述第一场效应晶体管的所述第一栅极和所述第一场效应晶体管的所述第二栅极之间，
所述第二场效应晶体管的所述半导体层设置于所述第二场效应晶体管的所述第一栅极和所述第二场效应晶体管的所述第二栅极之间，
所述第一场效应晶体管的所述第一栅极电连接至所述第一线，
所述第一场效应晶体管的所述第二栅极电连接至所述第二线，
所述第一场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第三线，
所述第一场效应晶体管的所述源极和所述漏极的另一个电连接至所述第二场效应晶体管的所述第二栅极和所述第一电容器，
所述第一场效应晶体管的所述半导体层包括氧化物半导体，
所述第二场效应晶体管的所述半导体层包括氧化物半导体，
所述第二场效应晶体管的所述第一栅极与所述第一场效应晶体管的所述半导体层重叠，且
所述第二场效应晶体管的所述半导体层与所述第一场效应晶体管的所述源极和所述漏极的另一个重叠。
9.如权利要求1至3、6至8中的任一项所述的半导体器件，其特征在于，还包括第四线，该第四线电连接至所述第二场效应晶体管的所述源极和所述漏极的另一个。
10.如权利要求1至3、6至8中的任一项所述的半导体器件，其特征在于，所述第二场效应晶体管的所述源极和所述漏极之一电连接至所述第二场效应晶体管的所述第一栅极。
11.如权利要求1至3、6至8中的任一项所述的半导体器件，其特征在于，
所述第一线是行选择线，
所述第二线是列选择线，且
所述第三线是数据线。
12.一种半导体器件，包括：
第一线；
第二线，该第二线不同于所述第一线；
第一晶体管，该第一晶体管包括第一栅极、第二栅极、源极、漏极和半导体层；以及
第二晶体管，该第二晶体管包括第一栅极、源极、漏极和半导体层，
其中，所述第一晶体管的所述半导体层设置于所述第一晶体管的所述第一栅极和所述第一晶体管的所述第二栅极之间，
所述第一晶体管的所述第一栅极电连接至所述第一线，
所述第一晶体管的所述第二栅极电连接至所述第二晶体管的所述源极与所述漏极之一，
所述第二晶体管的所述第一栅极电连接至所述第二线，
所述第一晶体管的所述半导体层和所述第二晶体管的所述半导体层各自包括铟、锌和氧。
13.一种半导体器件，包括：
第一线；
第二线，该第二线不同于所述第一线；
第一晶体管，该第一晶体管包括第一栅极、第二栅极、源极、漏极和半导体层；以及
第二晶体管，该第二晶体管包括第一栅极、源极、漏极和半导体层，
其中，所述第一晶体管的所述半导体层设置于所述第一晶体管的所述第一栅极和所述第一晶体管的所述第二栅极之间，
所述第一晶体管的所述第一栅极电连接至所述第一线，
所述第一晶体管的所述第二栅极电连接至所述第二晶体管的所述源极与所述漏极之一，
所述第二晶体管的所述第一栅极电连接至所述第二线，
所述第一晶体管的所述第一栅极与所述第二晶体管的所述半导体层重叠，
所述第一晶体管设置于所述第二晶体管上，且
所述第一晶体管的所述半导体层和所述第二晶体管的所述半导体层各自包括铟、锌和氧。
14.如权利要求12或13所述的半导体器件，其特征在于，还包括：
第三线，该第三线电连接至所述第一晶体管的所述源极和所述漏极之一；以及
第四线，
所述第二晶体管进一步包括第二栅极，该第二栅极电连接至所述第四线，
其中，所述第一晶体管的所述源极和所述漏极的另一个电连接至所述第二线，且
所述第二晶体管的所述源极和所述漏极之一电连接至所述第二线。
15.如权利要求12或13所述的半导体器件，其特征在于，所述第一晶体管的所述半导体层和所述第二晶体管的所述半导体层进一步包括镓。
16.如权利要求12或13所述的半导体器件，其特征在于，还包括电连接到所述第一晶体管的电容器。
17.如权利要求16所述的半导体器件，其特征在于，
所述电容器的一个电极电连接至所述第一晶体管的所述第二栅极，且
所述电容器的所述一个电极电连接至所述第二晶体管的所述源极和所述漏极之一。
18.如权利要求12或13所述的半导体器件，其特征在于，
所述第一晶体管设置于所述第二晶体管上，且
所述第二晶体管的所述第一栅极的材料与所述第一晶体管的所述第二栅极的材料相同。
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