KR20120127722A - 반도체 장치 및 그 구동 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 전력이 공급되지 않을 때조차 저장된 데이터가 보유될 수 있으며 기록 횟수가 한정되지 않는 신규한 구조를 가진 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 와이드 갭 반도체를 사용하여 형성되며 비트선의 전위와 동일하거나 또는 그것과 상이한 전위를 소스선에 선택적으로 인가하는 전위 변경 회로를 포함한다. 따라서, 상기 반도체 장치의 전력 소비는 충분히 저감될 수 있다.

Description

반도체 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD OF THE SAME}
개시된 본 발명은 반도체 소자를 사용한 반도체 장치 및 그 구동 방법에 관한 것이다.
반도체 소자들을 사용한 메모리 장치들은 광범위하게 두 개의 카테고리들: 전력이 공급되지 않을 때 저장된 데이터를 잃는 휘발성 장치, 및 전력이 공급되지 않을 때 저장된 데이터를 유지하는 비휘발성 장치로 분류된다.
휘발성 메모리 장치의 대표적인 예는 동적 랜덤 액세스 메모리(DRAM)이다. DRAM은 메모리 소자에 포함된 트랜지스터가 선택되고 전하가 커패시터에 축적되는 방식으로 데이터를 저장한다.
상기 원리로 인해, 상기 커패시터에서의 전하는 DRAM에서의 데이터가 판독될 때 손실되며; 따라서 또 다른 기록 동작은 데이터가 판독되는 시간마다 필요하다. 게다가, 리크 전류(오프-상태 전류)는 상기 트랜지스터가 오프 상태에 있을 때 메모리 소자에 포함된 트랜지스터의 소스 및 드레인 사이에서 흐르기 때문에, 전하는 상기 트랜지스터가 선택되지 않을 때조차 그 안으로 또는 밖으로 흐르며, 이것은 데이터 유지 기간을 짧게 만든다. 이러한 이유로, 또 다른 기록 동작(리프레쉬 동작)이 미리 결정된 간격들에서 필요하며, 전력 소비를 적절하게 감소시키는 것은 어려운 일이다. 더욱이, 저장된 데이터가 전원이 정지할 때 손실되기 때문에, 자기 재료 또는 광학 재료를 이용한 또 다른 메모리 장치가 장시간 동안 상기 데이터를 유지하기 위해 요구된다.
휘발성 메모리 장치의 또 다른 예는 정적 랜덤 액세스 메모리(SRAM)이다. SRAM은 플립-플롭과 같은 회로를 사용함으로써 저장된 데이터를 유지하며 따라서 리프레쉬 동작을 요구하지 않고, 이것은 DRAM에 비해 유리하다. 그러나, 저장 용량당 비용은 플립-플롭과 같은 회로가 이용되기 때문에 증가된다. 게다가, DRAM에서와 같이, SRAM에 저장된 데이터는 전력 공급이 정지할 때 손실된다.
비휘발성 메모리 장치의 대표적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터에서의 게이트 전극 및 채널 형성 영역 사이에 플로팅 게이트를 포함하며 상기 플로팅 게이트에 전하를 보유함으로써 데이터를 저장한다. 그러므로, 플래시 메모리는 상기 데이터 유지 기간이 매우 길고(반-영구적) 휘발성 메모리 장치에 필요한 리프레쉬 동작이 요구되지 않는다는 점에서 이점들을 가진다(예로서, 특허 문서 1을 참조).
그러나, 플래시 메모리에서, 메모리 소자는 상기 메모리 소자에 포함된 게이트 절연층이 기록 동작들에서 생성된 터널링 전류로 인해 열화하기 때문에 미리 결정된 수의 기록 동작들 후 기능하지 않는다는 문제점이 있다. 이러한 문제점의 효과들을 감소시키기 위해, 예를 들면, 상기 기록 동작들의 수가 상기 메모리 소자들 가운데 동등해지는 방법이 이용될 수 있지만, 복잡한 주변 회로가 이 방법을 이용하기 위해 요구된다. 게다가, 이러한 방법이 이용될 때조차, 수명에 대한 기본적인 문제가 해소되지 않는다. 달리 말하면, 플래시 메모리는 데이터가 빈번하게 재기록되는 용도들에 대해 적합하지 않다.
또한, 높은 전압이 플로팅 게이트에 전하를 보유하거나 또는 상기 전하를 제거하기 위해 필요하며, 이를 위한 회로가 요구된다. 또한, 전하를 주입하거나 또는 제거하는데 비교적 긴 시간이 걸리며, 데이터를 기록 및 삭제하는 속도를 증가시키는 것은 쉽지 않다.
[참조]
특허 문서 1: 일본 특개 S57-105889호 공보
앞서 말한 문제들을 고려할 때, 개시된 본 발명의 일 실시예의 목적은 전력이 공급되지 않을 때조차 저장된 데이터가 보유될 수 있고 기록의 횟수들이 제한되지 않는 신규한 구조를 가진 반도체 장치를 제공하는 것이다.
개시된 본 발명에서, 반도체 장치는 트랜지스터의 오프-상태 전류에서의 충분한 감소를 허용하는 재료를 사용하여 형성되며; 예를 들면, 와이드 갭 반도체인 산화물 반도체 재료가 사용된다. 트랜지스터의 오프-상태 전류에서의 충분한 감소를 허용하는 반도체 재료가 사용될 때, 상기 반도체 장치는 장기간 동안 데이터를 보유할 수 있다.
또한, 개시된 본 발명의 일 실시예가 와이드 갭 반도체를 사용하여 형성되며 소스선으로의 비트선의 전위와 동일하거나 또는 그것과 상이한 전위를 선택적으로 인가하는 전위 변경 회로를 포함하는 반도체 장치이다. 따라서, 상기 반도체 장치의 전력 소비는 충분히 저감될 수 있다.
구체적으로, 이하에 주어진 구조들의 예들이 이용될 수 있다.
본 발명의 일 실시예는 비트선, 소스선, 전위 변경 회로, 및 메모리 셀을 포함한 반도체 장치이다. 상기 메모리 셀은 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함한 제 1 트랜지스터; 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함한 제 2 트랜지스터; 및 용량 소자를 포함한다. 상기 제 1 채널 형성 영역은 제 2 채널 형성 영역에서의 반도체 재료와 상이한 반도체 재료를 포함한다. 상기 제 1 게이트 전극, 상기 제 2 드레인 전극(또는 상기 제 2 소스 전극), 및 상기 용량 소자의 전극들 중 하나는 전하를 보유하는 노드를 형성하기 위해 서로 전기적으로 접속된다. 상기 소스선, 상기 전위 변경 회로의 단자들 중 하나, 및 상기 제 1 소스 전극(또는 상기 제 1 드레인 전극)은 서로 전기적으로 접속된다. 상기 비트선, 상기 제 2 소스 전극(또는 상기 제 2 드레인 전극), 및 상기 제 1 드레인 전극(또는 상기 제 1 소스 전극)은 서로 전기적으로 접속된다. 상기 전위 변경 회로는 전위를 상기 소스선에 선택적으로 인가하며, 상기 전위는 상기 비트선의 전위와 동일하거나 또는 그것과 상이하다.
본 발명의 일 실시예는 기록 워드선, 판독 워드선, 비트선, 소스선, 전위 변경 회로, 및 메모리 셀을 포함한 반도체 장치이다. 상기 메모리 셀은 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함한 제 1 트랜지스터; 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함한 제 2 트랜지스터; 및 용량 소자를 포함한다. 상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역에서의 반도체 재료와 상이한 반도체 재료를 포함한다. 상기 제 1 게이트 전극, 상기 제 2 드레인 전극(또는 상기 제 2 소스 전극), 및 상기 용량 소자의 전극들 중 하나는 전하를 보유하는 노드를 형성하기 위해 서로 전기적으로 접속된다. 상기 소스선, 상기 전위 변경 회로의 단자들 중 하나, 및 상기 제 1 소스 전극(또는 상기 제 1 드레인 전극)은 서로 전기적으로 접속된다. 상기 비트선, 상기 제 2 소스 전극(또는 상기 제 2 드레인 전극), 및 상기 제 1 드레인 전극(또는 상기 제 1 소스 전극)은 서로 전기적으로 접속된다. 상기 판독 워드선 및 상기 용량 소자의 상기 전극들 중 다른 하나는 서로 전기적으로 접속된다. 상기 기록 워드선 및 상기 제 2 게이트 전극은 서로 전기적으로 접속된다. 상기 전위 변경 회로는 전위를 상기 소스선에 선택적으로 인가하며, 상기 전위는 상기 비트선의 전위와 동일하거나 또는 그것과 상이하다.
상기 구조에서, 상기 제 2 트랜지스터의 상기 제 2 채널 형성 영역은 산화물 반도체를 포함할 수 있다. 또한, 상기 전위 변경 회로는 상기 제 1 트랜지스터를 턴 온하는 전위가 상기 노드에 인가될 때, 상기 비트선의 전위와 동일한 전위를 상기 소스선에 인가하기 위한 기능을 가질 수 있다.
본 발명의 또 다른 실시예는 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 드레인 전극(또는 소스 전극), 및 용량 소자의 전극들 중 하나가 전하를 보유하는 노드를 형성하기 위해 전기적으로 접속되는 반도체 장치를 구동하기 위한 방법이다. 상기 방법에서, 상기 제 1 트랜지스터의 소스 전극의 전위 및 상기 제 1 트랜지스터의 드레인 전극의 전위는 상기 제 1 트랜지스터를 턴 온하는 전위가 상기 노드에 인가될 때 서로 동일해진다.
상기 구조에서, 상기 제 1 트랜지스터의 채널 형성 영역은 상기 제 2 트랜지스터의 채널 형성 영역에서의 반도체 재료와 상이한 반도체 재료를 포함할 수 있다. 또한, 상기 제 2 트랜지스터의 상기 채널 형성 영역은 산화물 반도체를 포함할 수 있다. 또한, 상기 제 1 트랜지스터의 상기 소스 전극(상기 드레인 전극)의 전위 및 상기 제 1 트랜지스터의 상기 드레인 전극의 전위는 상기 제 1 트랜지스터의 상기 소스 전극에 접속된 소스선의 전위를 제어하는 전위 변경 회로에 의해 서로 동일해진다.
전위들을 설명할 때 용어 "동일한"은 "실질적으로 동일한"을 포함한다는 것을 주의하자. 개시된 발명의 기술적 사상은 상기 비트선과 상기 소스선 간의 전위 차가 충분히 저감되고 따라서 상기 비트선 및 상기 소스선에 흐르는 전류가 억제된다는 점에 있다. 결과적으로, "실질적으로 동일한" 전위들, 예로서, 상기 소스선의 상기 전위가 GND 등으로 고정되는 경우에 비교하여 전력 소비가 (수백 이하로) 충분히 저감될 수 있게 하는 전위들이 포함된다. 또한, 배선 저항 등으로 인한 전위 편차는 충분히 허용가능하다.
상기 트랜지스터는 상기 설명에서 산화물 반도체를 사용하여 형성될 수 있지만, 개시된 본 발명은 이에 한정되지 않는다는 것을 주의하자. 탄화 실리콘과 같은 와이드 갭 재료(구체적으로, 에너지 갭(Eg)이 3 eV 이상인 반도체 재료)와 같이, 상기 산화물 반도체의 것들과 동등한 오프-상태 전류 특성들을 실현할 수 있는 재료가 사용될 수 있다.
본 명세서에 등에서, "위" 또는 "아래"와 같은 용어가 구성요소가 또 다른 구성요소 "바로 위" 또는 "바로 아래"에 위치된다는 것을 반드시 의미하는 것은 아님을 주의하자. 예를 들면, 표현 "게이트 절연층 위의 게이트 전극"은 또 다른 구성요소가 상기 게이트 절연층과 상기 게이트 전극 사이에 제공되는 경우를 배제하지 않는다.
또한, 본 명세서 등에서, "전극" 또는 "배선"과 같은 용어는 구성요소의 기능을 한정하지 않는다. 예를 들면, "전극"은 때때로 "배선"의 일부로서 사용되며 그 역 또한 마찬가지이다. 또한, 상기 용어 "전극" 또는 "배선은 복수의 "전극들" 또는 "배선들"이 통합된 방식으로 형성되는 경우를 포함할 수 있다.
또한, "소스" 및 "드레인"의 기능들은 때때로 예를 들면 반대 극성의 트랜지스터가 사용될 때 또는 전류 흐름의 방향이 회로 동작에서 변경될 때, 서로 상호교환된다. 그러므로, 용어 "소스" 및 "드레인"은 본 명세서에서 상호교환될 수 있다.
본 명세서 등에서, 상기 용어 "전기적으로 접속되는"은 구성요소들이 임의의전기적 기능을 가진 대상을 통해 접속되는 경우를 포함한다는 것을 주의하자. 전기적 신호들이 상기 대상을 통해 접속된 구성요소들 사이에 송신 및 수신될 수 있는 한 임의의 전기적 기능을 가진 상기 대상에 대한 특별한 제한은 없다.
임의의 전기적 기능을 가진 상기 대상의 예들은 전극 및 배선뿐만 아니라 트랜지스터와 같은 스위칭 소자, 저항 소자(resistor), 인덕터, 커패시터, 및 다양한 기능들을 가진 소자를 포함한다.
산화물 반도체를 포함한 트랜지스터의 오프-상태 전류는 매우 작기 때문에, 저장된 데이터는 상기 트랜지스터를 사용함으로써 매우 긴 기간 동안 보유될 수 있다. 달리 말하면, 리프레쉬 동작은 불필요해지거나 또는 상기 리프레쉬 동작의 빈도가 매우 낮을 수 있어, 전력 소비에서의 충분한 저감을 이끈다. 게다가, 저장된 데이터는 전력이 공급되지 않을 때조차 긴 기간 동안 보유될 수 있다(전위가 고정되는 것이 바람직하다는 것을 주의하자).
또한, 개시된 본 발명에 따른 반도체 장치는 데이터를 기록하기 위해 높은 전압을 필요로 하지 않으며, 상기 소자의 열화는 문제가 되지 않는다. 예를 들면, 종래의 불-휘발성 메모리와 달리, 플로팅 게이트로 및 그로부터 전자들을 주입 및 추출하는 것은 불필요하며, 따라서 게이트 절연층의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시된 본 발명에 따른 상기 반도체 장치는 종래의 비휘발성 메모리의 문제점인 재기록 횟수에 대한 제한을 가지지 않으며, 따라서 신뢰성을 급격히 향상시킨다. 더욱이, 데이터는 상기 트랜지스터를 턴 온 또는 오프함으로써 기록되기 때문에, 고속 동작이 쉽게 실현될 수 있다. 부가적으로, 데이터를 삭제하기 위한 동작이 요구되지 않는다는 이점이 있다.
산화물 반도체가 아닌 재료를 포함한 트랜지스터가 충분히 높은 속도로 동작할 수 있기 때문에, 그것이 산화물 반도체를 포함한 트랜지스터와 조합될 때, 반도체 장치는 충분히 높은 속도로 동작(예로서, 데이터 판독)을 수행할 수 있다. 또한, 산화물 반도체가 아닌 재료를 포함한 트랜지스터는 고속으로 동작할 필요가 있는 다양한 회로들(예로서, 논리 회로 또는 구동 회로)을 적절히 실현할 수 있다.
따라서, 신규한 특징을 가진 반도체 장치는 산화물 반도체가 아닌 재료를 포함한 트랜지스터(일반적으로, 충분히 높은 속도에서의 동작이 가능한 트랜지스터) 및 산화물 반도체를 포함한 트랜지스터(일반적으로, 오프-상태 전류가 충분히 작은 트랜지스터) 모두의 제공에 의해 실현될 수 있다.
또한, 소스선의 전위 및 비트선의 전위는 데이터가 기록될 때 서로 동일해지며, 그에 의해 충분히 감소된 전력 소비를 가진 반도체 장치가 실현될 수 있다.
도 1a1, 도 1a2, 및 도 1b는 반도체 장치의 회로도들.
도 2는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 타이밍도.
도 5a 및 도 5b는 반도체 장치의 단면도 및 평면도.
도 6a 내지 도 6d는 반도체 장치의 제조 단계들의 단면도들.
도 7a 내지 도 7d는 반도체 장치의 제조 단계들의 단면도들.
도 8a 내지 도 8d는 반도체 장치의 제조 단계들의 단면도들.
도 9a 내지 도 9c는 반도체 장치의 제조 단계들의 단면도들.
도 10a 내지 도 10f는 반도체 장치를 포함한 전자 기기들을 도시한 도면.
도 11은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 12는 산화물 반도체를 포함한 트랜지스터의 특성들을 평가하기 위한 회로도.
도 13은 산화물 반도체를 포함한 트랜지스터의 특성들을 평가하기 위한 상기 회로의 타이밍도.
도 14는 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 15는 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 16은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 17은 메모리 윈도우 폭의 시험 결과들을 도시한 그래프.
이하에서, 본 발명의 실시예들 및 예들이 상기 도면들을 참조하여 설명된다. 본 발명은 다음의 설명에 한정되지 않으며, 그것은 이 기술분야의 숙련자들에게 형태들 및 상세들이 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것을 주의하자. 따라서, 본 발명은 이하에 주어질 실시예들 및 예들의 설명에 한정되는 것으로 해석되어서는 안된다.
도면들 등에 도시된 각각의 구조의 위치, 크기, 범위 등은 이해를 용이하게 하기 위해 몇몇 경우들에서 정확하게 표현되지 않는다는 것을 주의하자. 따라서 개시된 본 발명은 상기 도면들 등에서 도시된 상기 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다.
본 명세서 등에서, 제 1 , 제 2, 제 3과 같은 서수들은 구성요소들 간의 혼동을 피하기 위해 사용되며, 상기 용어들은 상기 구성요소들을 숫자상으로 제한하지 않는다.
(실시예 1)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 기본 회로 구조 및 동작이 도 1a1, 도 1a2, 및 도 1b와 도 2를 참조하여 설명될 것이다. 상기 회로도들의 각각에서, "OS"는 상기 트랜지스터가 산화물 반도체를 포함한다는 것을 표시하기 위해 트랜지스터 외에 쓰여질 수 있다는 것을 주의하자.
<기본 회로 1>
먼저, 가장 기본적인 회로 구조 및 그 동작이 도 1a1, 도 1a2, 및 도 1b를 참조하여 설명될 것이다. 도 1a2에서의 상기 반도체 장치에서, 제 1 배선(제 1 라인) 및 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속되며, 제 2 배선(제 2 라인) 및 상기 트랜지스터(160)의 상기 드레인 전극(또는 상기 소스 전극)은 서로 전기적으로 접속된다. 또한, 제 3 배선(제 3 라인) 및 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속되며, 제 4 배선(제 4 라인) 및 상기 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 또한, 상기 트랜지스터(160)의 게이트 전극 및 상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)은 용량 소자(164)의 하나의 전극에 전기적으로 접속되며, 제 5 배선(제 5 라인) 및 상기 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다.
여기에서, 산화물 반도체를 포함한 트랜지스터가 예를 들면, 상기 트랜지스터(162)로서 사용된다. 산화물 반도체를 포함한 트랜지스터의 오프-상태 전류는 매우 작다. 그러므로, 상기 트랜지스터(162)가 오프 상태에 있을 때, 상기 트랜지스터(160)의 게이트 전극에서의 전위는 매우 긴 시간 동안 유지될 수 있다. 상기 용량 소자(164)는 상기 트랜지스터(160)의 상기 게이트 전극에 인가된 전하의 보유 및 상기 보유된 데이터의 판독을 용이하게 한다.
상기 트랜지스터(160)에 대한 특별한 제한은 없다는 것을 주의하자. 데이터를 판독하는 속도를 증가시키기 위해, 예를 들면, 단결정 실리콘을 사용하여 형성된 트랜지스터와 같이, 높은 스위칭 속도를 가진 트랜지스터를 사용하는 것이 바람직하다.
대안적으로, 상기 용량 소자(164)는 도 1b에서처럼 생략될 수 있다.
도 1a1에서 상기 반도체 장치는 상기 트랜지스터(160)의 상기 게이트 전극의 전위가 유지될 수 있는 특성을 이용하여, 이하에 설명된 바와 같이, 데이터를 기록, 보유, 및 판독할 수 있다.
먼저, 데이터의 기록 및 보유가 설명될 것이다. 상기 제 4 배선의 전위는 상기 트랜지스터(162)가 턴 온되는 전위로 설정되며, 그에 의해 상기 트랜지스터(162)는 턴 온 된다. 따라서, 상기 제 3 배선의 전위는 상기 트랜지스터(160)의 상기 게이트 전극 및 상기 용량 소자(164)에 인가된다. 즉, 미리 결정된 전하는 상기 트랜지스터(160)의 상기 게이트 전극에 인가된다(데이터의 기록). 여기에서, 두 개의 상이한 레벨들의 전위 중 하나를 인가하기 위한 전하(이하에서는, 낮은 전위를 인가하기 위한 전하는 전하(QL)로서 불리우며 높은 전위를 인가하기 위한 전하는 전하(QH)로서 불리운다)가 인가된다. 3개 이상의 상이한 레벨들의 전위를 인가하기 위한 전하는 저장 용량을 향상시키기 위해 이용될 수 있다는 것을 주의하자. 그 후, 상기 제 4 배선의 전위는 상기 트랜지스터(162)가 턴 오프되는 전위로 설정되며, 그에 의해 상기 트랜지스터(162)는 턴 오프된다. 따라서, 상기 트랜지스터(160)의 상기 게이트 전극에 인가된 상기 전하는 보유된다(데이터의 보유).
상기 트랜지스터(162)의 상기 오프-상태 전류는 매우 작기 때문에, 상기 트랜지스터(160)의 상기 게이트 전극에서의 전하는 장기간 동안 보유된다.
두 번째로, 데이터의 판독이 설명될 것이다. 미리 결정된 전위(고정된 전위)가 상기 제 1 배선에 인가되는 동안, 적절한 전위(판독 전위)가 상기 제 5 배선에 인가되며, 그에 의해 상기 제 2 배선의 전위는 상기 트랜지스터(160)의 상기 게이트 전극에 보유된 전하의 양에 의존하여 변화한다. 이것은 일반적으로, 상기 트랜지스터(160)가 n-채널 트랜지스터일 때, QH가 상기 트랜지스터(160)의 상기 게이트 전극에 보유되는 경우에서 명확한 임계값(Vth _H)이 QL이 상기 트랜지스터(160)의 상기 게이트 전극에 보유되는 경우에서의 명확한 임계값(Vth _L)보다 낮기 때문이다. 여기에서, 명확한 임계값은 상기 트랜지스터(160)를 턴 온하기 위해 요구되는 상기 제 5 배선의 전위를 나타낸다. 따라서, 상기 제 5 배선의 전위를 Vth _H 및 Vth _L 사이에 있는 전위(VO)로 설정함으로써, 상기 트랜지스터(160)의 상기 게이트 전극에 보유된 전하가 결정될 수 있다. 예를 들면, QH가 기록시 인가되는 경우에, 상기 제 5 배선의 전위가 V0(> Vth _H)로 설정될 때, 상기 트랜지스터(160)는 턴 온된다. 기록시 QL이 인가되는 경우에, 상기 제 5 배선의 전위가 V0(< Vth _L)로 설정될 때조차, 상기 트랜지스터(160)는 오프인 채로 있다. 따라서, 보유된 상기 데이터는 상기 제 2 배선의 전위를 측정함으로써 판독될 수 있다.
메모리 셀들이 배열되는 경우에, 단지 의도된 메모리 셀로부터만 데이터를 판독하는 것이 필요하다는 것을 주의하자. 미리 결정된 메모리 셀의 데이터가 판독되고 다른 메모리 셀들의 데이터가 판독되지 않는 경우에, 상기 게이트 전극의 상태에 상관없이 상기 트랜지스터(160)가 오프 상태에 있는 전위가, 즉 Vth _H보다 낮은 전위가 데이터가 판독되지 않는 상기 메모리 셀들의 상기 제 5 배선들에 인가될 수 있다. 대안적으로, 상기 게이트 전극의 상태에 상관없이, 상기 트랜지스터(160)가 온 상태에 있는 전위가, 즉 Vth _L보다 높은 전위가 데이터가 판독되지 않는 상기 메모리 셀들의 상기 제 5 배선들에 인가될 수 있다.
세 번째로, 데이터의 재기록이 설명될 것이다. 데이터의 재기록은 상기 데이터의 기록 및 보유의 것과 유사한 방식으로 수행된다. 달리 말하면, 상기 제 4 배선의 상기 전위는 상기 트랜지스터(162)가 턴 온되는 전위로 설정되며, 그에 의해 상기 트랜지스터(162)가 턴 온된다. 따라서, 상기 제 3 배선의 전위(새로운 데이터를 위한 전위)가 상기 트랜지스터(160)의 상기 게이트 전극 및 상기 용량 소자(164)에 인가된다. 그 후, 상기 제 4 배선의 상기 전위는 상기 트랜지스터(162)가 턴 오프되는 전위로 설정되며, 그에 의해 상기 트랜지스터(162)는 턴 오프된다. 따라서, 상기 새로운 데이터를 위한 전하는 상기 트랜지스터(160)의 상기 게이트 전극에 인가된다.
개시된 본 발명에 따른 반도체 장치에서, 데이터는 상술된 바와 같이, 데이터의 또 다른 기록에 의해 직접 재기록될 수 있다. 그러므로, 플래시 메모리 등에 요구되지 않는, 고 전압을 사용한 플로팅 게이트로부터의 전하의 추출은 요구되지 않으며 따라서 삭제 동작에 의해 야기된 동작 속도에서의 감소가 억제될 수 있다. 달리 말하면, 상기 반도체 장치의 고속 동작이 실현될 수 있다.
상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)이 상기 트랜지스터(160)의 상기 게이트 전극에 전기적으로 접속되며, 그에 의해 비휘발성 메모리 소자로서 사용되는 플로팅-게이트 트랜지스터의 플로팅 게이트의 것과 유사한 효과를 가진다. 이후, 상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극) 및 상기 트랜지스터(160)의 상기 게이트 전극이 서로 전기적으로 접속되는 부분은 몇몇 경우들에서 노드(FG)로 불리운다. 상기 트랜지스터(162)가 오프일 때, 상기 노드(FG)는 절연체에 내장되는 것으로 간주될 수 있으며 전하는 상기 노드(FG)에 유지된다. 산화물 반도체를 포함한 상기 트랜지스터(162)의 오프-상태 전류는 실리콘 반도체 등을 포함한 트랜지스터의 오프-상태 전류의 10만분의 1 이하이며; 따라서, 상기 트랜지스터(162)의 리크 전류로 인한 상기 노드(FG)에 축적된 전하의 손실은 무시해도 될 정도이다. 즉, 산화물 반도체를 포함한 상기 트랜지스터(162)를 갖고, 전력 공급 없이 데이터를 보유할 수 있는 비휘발성 메모리가 실현될 수 있다.
예를 들면, 상기 트랜지스터(162)의 오프-상태 전류가 실온(25℃)에서 10 zA(1zA(젭토암페어)는 1×10-21 A이다) 이하이고, 상기 용량 소자(164)의 용량값이 대략 10 fF일 때, 데이터는 104 초 이상 동안 보유될 수 있다. 상기 보유 시간은 상기 트랜지스터 특성들 및 상기 용량 값에 의존하여 변한다는 것이 이해되어야 한다.
개시된 본 발명의 상기 반도체 장치에서, 종래의 플로팅-게이트 트랜지스터에서 발생한 게이트 절연막(터널 절연막)의 열화의 문제는 존재하지 않는다. 즉, 문제로서 간주되어 온 플로팅 게이트로의 전자들의 주입으로 인한 게이트 절연막의 열화가 해소될 수 있다. 이것은 원칙적으로 기록의 횟수에 대한 특별한 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅-게이트 트랜지스터에서 데이터를 기록 또는 삭제하기 위해 요구되는 높은 전압이 필요하지 않다.
도 1a1에서의 상기 반도체 장치에서 트랜지스터들과 같은 구성요소들은 도 1a2에 도시된 바와 같이 저항 소자 및 용량 소자를 포함하는 것으로서 간주될 수 있다. 즉, 도 1a2에서, 상기 트랜지스터(160) 및 상기 용량 소자(164)는 각각 저항 소자 및 용량 소자를 포함하는 것으로 간주된다. R1 및 C1은 각각 상기 용량 소자(164)의 저항 값 및 용량 값을 나타낸다. 상기 저항 값(R1)은 상기 용량 소자(164)에 포함된 절연층의 저항 값에 대응한다. R2 및 C2는 각각 상기 트랜지스터(160)의 저항 값 및 용량 값을 나타낸다. 상기 저항 값(R2)은 상기 트랜지스터(160)가 온일 때 게이트 절연층의 저항 값에 대응한다. 상기 용량 값(C2)은 소위 게이트 용량(상기 게이트 전극 및 상기 소스 전극 또는 드레인 전극 사이의 용량 및 상기 게이트 전극 및 상기 채널 형성 영역 사이의 용량)의 용량 값에 대응한다.
전하 보유 기간(또한 데이터 보유 기간으로 불리우는)은 상기 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건 하에서 상기 트랜지스터(162)의 오프-상태 전류에 의해 주로 결정되며, R1은 ROS 이상이고(R1≥ROS), R2는 ROS 이상(R2≥ROS)이며, 여기서 ROS는 상기 트랜지스터(162)가 오프일 때 상기 소스 전극과 상기 드레인 전극 사이의 상기 저항 값(또한, 실효 저항이라 불리우는)이다.
다른 한편, 상기 조건이 만족되지 않을 때, 상기 트랜지스터(162)의 오프-상태 전류가 충분히 작을지라도 충분한 보유 기간을 보장하는 것은 어려울 것이다. 이것은 상기 트랜지스터(162)의 상기 오프-상태 전류 이외의 리크 전류(예를 들면, 상기 소스 전극 및 상기 게이트 전극 사이에 생성된 리크 전류)가 클 것이기 때문이다. 따라서, 이 실시예에 개시된 상기 반도체 장치는 바람직하게는 R1이 ROS 이상이고(R1≥ROS), R2가 ROS 이상(R2≥ROS)인 관계를 만족시킨다고 말할 수 있다.
C1은 C2 이상(C1≥C2)인 것이 바람직하다. 이것은 C1을 증가시킴으로써, 상기 노드(FG)에서의 전위가 상기 제 5 배선에 의해 제어될 때, 상기 제 5 배선의 전위가 상기 노드(FG)에 효과적으로 인가될 수 있으며, 따라서 상기 제 5 배선에 인가된 전위들(예로서, 판독 전위 및 판독하지 않은 전위) 간의 차이가 감소될 수 있기 때문이다.
상술된 바와 같이, 상기 관계가 만족될 때, 보다 양호한 반도체 장치가 실현될 수 있다. R1 및 R2는 각각 상기 트랜지스터(160)에 포함된 상기 게이트 절연층 및 상기 용량 소자(164)에 포함된 절연층에 의해 결정된다는 것을 주의하자. 유사하게는, C1 및 C2는 각각 상기 트랜지스터(160)의 상기 게이트 절연층 및 상기 용량 소자(164)에 포함된 절연층에 의해 결정된다. 그러므로, 상기 게이트 절연층의 재료, 두께 등은 상기 관계가 만족될 수 있도록 적절하게 설정되는 것이 바람직하다.
이 실시예에 설명된 상기 반도체 장치에서, 상기 노드(FG)는 플래시 메모리 등에서의 플로팅-게이트 트랜지스터의 플로팅 게이트와 유사한 효과를 가지지만, 이 실시예의 상기 노드(FG)는 상기 플래시 메모리 등에서의 상기 플로팅 게이트의 것과 본질적으로 상이한 특징을 가진다.
플래시 메모리에서, 제어 게이트에 인가된 전위가 높기 때문에, 상기 전위가 인접한 셀의 플로팅 게이트에 영향을 미치는 것을 방지하기 위해 셀들 사이에 적절한 거리를 유지하는 것이 필요하다. 이것은 상기 반도체 장치의 고집적화를 방지하는 요인들 중 하나이다. 상기 요인은 터널링 전류가 고 전계의 인가에 의해 생성되는 플래시 메모리의 기본 원리에 기인한다.
반대로, 이 실시예에 따른 상기 반도체 장치는 산화물 반도체를 포함한 트랜지스터의 스위칭에 의해 동작되며 터널링 전류에 의한 상기 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 달리, 전하 주입을 위한 고 전계가 필요하지 않다. 따라서, 인접한 셀 상에서의 제어 게이트를 위한 고 전계의 효과가 고려될 필요가 없으며, 따라서 고 집적화가 용이해질 수 있다.
또한, 플래시 메모리에 비해, 고 전계가 불필요하며 큰 주변 회로(승압 회로와 같은)가 불필요하다는 것이 또한 유리하다. 예를 들면, 이 실시예에 따른 상기 메모리 셀에 인가된 전압의 최대 값(동시에 상기 메모리 셀의 단자들에 인가된 최고 전위 및 최저 전위 간의 차)은 2-레벨(1-비트) 데이터가 기록되는 경우에서 각각의 메모리 셀에서 5 V 이하일, 바람직하게는 3V 이하일 수 있다.
상기 용량 소자(164)에 포함된 상기 절연층의 유전율(εr1)이 상기 트랜지스터(160)에 포함된 상기 절연층의 유전율(εr2)과 상이한 경우에, C1은 상기 용량 소자(164)에 포함된 상기 절연층의 영역인 S1 및 상기 트랜지스터(160)의 게이트 용량을 형성하는 절연층의 영역인 S2가 2×S2가 S1 이상(2×S2≥S1), 바람직하게는 S2가 S1 이상(S2≥S1)인 관계를 만족시키는 동안 쉽게 C2 이상(C1≥C2)이 될 수 있다. 달리 말하면, C1은 상기 용량 소자(164)에 포함된 상기 절연층의 영역이 작은 동안 쉽게 C2 이상이 될 수 있다. 구체적으로, 예를 들면, 산화 하프늄과 같은 하이-k(high-k) 재료로 형성된 막 또는 산화 하프늄과 같은 하이-k 재료로 형성된 막의 적층 및 산화물 반도체로 형성된 막이 상기 용량 소자(164)에 포함된 상기 절연층을 위해 사용될 때, εr1은 10 이상, 바람직하게는 15 이상으로 설정될 수 있으며, 산화 실리콘으로 형성된 막이 상기 게이트 용량을 형성하는 상기 절연층을 위해 사용될 때, εr2는 3 이상 4 이하로 설정될 수 있다.
이러한 구조들의 조합은 개시된 본 발명에 따라 상기 반도체 장치의 보다 고 집적화를 가능하게 한다.
집적도에서의 증가 외에, 다중레벨 기술이 상기 반도체 장치의 저장 용량을 증가시키기 위해 이용될 수 있다는 것을 주의하자. 예를 들면, 3 이상 레벨들의 데이터가 하나의 메모리 셀에 기록되며, 그에 의해 상기 저장 용량은 2-레벨(1-비트) 데이터가 기록되는 경우와 비교하여 증가될 수 있다. 상기 다중레벨 기술은 예를 들면, 저 전위를 공급하기 위한 전하(QL) 및 고 전위를 공급하기 위한 전하(QH) 이외에, 전하(Q)를 상기 제 1 트랜지스터의 상기 게이트 전극에 공급함으로써 달성될 수 있다. 이 경우에, 충분한 저장 용량이 비교적 큰 스케일(예로서, 15F2 이상 50F2 이하; F는 최소 피처 크기이다)을 가진 회로 구조에서조차 보장될 수 있다.
전자들이 캐리어들인 n-채널 트랜지스터(n-형 트랜지스터)가 상기 설명에서 사용되지만, 홀들이 다수 캐리어들인 p-채널 트랜지스터가 상기 n-채널 트랜지스터 대신 사용될 수 있다는 것이 이해될 것임을 주의하자.
<기본 회로 2>
다음으로, 특정 회로 구조 및 그것의 동작이 도 2를 참조하여 설명될 것이다. 도 2에서의 메모리 셀(170)의 구조는 도 1a1에서의 것과 유사하다. 도 1a1에서의 상기 제 1 배선은 도 2에서의 소스선(SL)에 대응한다. 도 1a1에서의 상기 제 4 배선은 도 2에서의 기록 워드선(WWL)에 대응한다. 도 1a1에서의 상기 제 5 배선은 도 2에서의 판독 워드선(RWL)에 대응한다. 도 2에서의 비트선(BL)은 도 1a1에서의 상기 제 2 배선 및 상기 제 3 배선 모두에 대응한다는 것을 주의하자.
도 2에서, 상기 비트선(BL)은 다중화기(MUX)(180)에 접속된다. 상기 다중화기(180)는 또한 기록 및 판독 제어 신호선(WREN), 입력 신호선(BL_OS), 및 판독 회로 입력 신호선(RS), 뿐만 아니라 상기 비트선(BL)에 접속된다. 상기 기록 및 판독 제어 신호선(WREN)은 상기 다중화기에서 신호 경로를 변경하기 위한 신호를 송신한다. 상기 입력 신호선(BL_OS)은 상기 메모리 셀(170)에 기록되는 데이터 신호를 송신한다. 상기 판독 회로 입력 신호선(RS)은 판독 회로부터 신호를 송신한다.
또한, 도 2에서, 상기 소스선(SL)은 상기 다중화기(182)에 접속된다. 상기 다중화기(182)는 상기 기록 및 판독 제어 신호선(WREN), 상기 입력 신호선(BL_OS), 및 제 2 소스선(SL2), 뿐만 아니라 상기 소스선(SL)에 접속된다. 상기 제 2 소스선(SL2)은 데이터가 판독될 때 상기 소스선(SL)에 인가되는 신호를 송신한다.
상기 다중화기(180) 및 상기 다중화기(182)는 상기 기록 및 판독 제어 신호선(WREN)에 따라 신호 경로들을 변경하기 위한 기능을 가진다. 상기 다중화기는 또한 선택기로서 불리운다.
데이터의 기록, 보유, 및 판독은 도 1a1, 도 1a2, 및 도 1b의 경우와 유사하게 수행된다. 여기에서, 일 예로서, 전원 전위(VDD) 또는 기준 전위(GND)가 상기 노드(FG)에 인가되는 경우가 설명될 것이다. 데이터 "1"는 상기 전원 전위(VDD)가 상기 노드(FG)에 인가될 때 보유되는 반면, 데이터 "0"은 상기 기준 전위(GND)가 상기 노드(FG)에 인가될 때 보유된다. 또한, 상기 제 2 소스선(SL2)의 전위는 GND로 설정된다.
특정 기록 동작이 설명될 것이다. 상기 메모리 셀(170)에 접속된 상기 판독 워드선(RWL)의 전위는 GND로 설정되며 상기 메모리 셀(170)에 접속된 상기 기록 워드선(WWL)의 전위는 VDD로 설정되고, 그에 의해 상기 메모리 셀(170)이 선택된다.
그 후, 상기 다중화기(180) 및 상기 다중화기(182)에서의 신호 경로들은 기록될 상기 입력 신호선(BL_OS)의 데이터가 상기 다중화기(180)를 통해 상기 비트선(BL)에 및 상기 다중화기(182)를 통해 상기 소스선(SL)에 송신될 수 있도록 변경된다. 달리 말하면, 이러한 동작을 위한 신호는 상기 다중화기(180) 및 상기 다중화기(182)에서의 상기 신호 경로들을 변경하기 위해 상기 기록 및 판독 제어 신호선(WREN)에 입력된다.
상기 동작은 상기 비트선(BL)의 전위 및 상기 소스선(SL)의 전위는 데이터가 기록될 때 서로 동일해진다는 점에서 특성화된다. 이것은 상기 제 1 트랜지스터(160)가 온인 전위가 상기 노드(FG)에 인가될 때조차 상기 비트선(BL) 및 상기 소스선(SL)에서 흐르는 전류로 인한 전력 소비를 감소시킬 수 있다. 상기 다중화기는 이러한 동작을 가능하게 하는 회로들 중 하나이다. 상기 소스선(SL)의 전위의 관점에서 볼 때, 상기 동작은 상기 소스선(SL)의 전위에서의 변화로서 간주될 수 있다. 따라서, 이러한 기능을 가진 회로는 일반적으로 "전위 변경 회로"로서 불리울 수 있다. 상기 "전위 변경 회로"는 다중화기에 한정되지 않는다는 것을 주의하자.
본 명세서에서, 전위들을 설명하는 용어 "동일한"은 "실질적으로 동일한"을 포함한다는 것을 주의하자. 개시된 본 발명의 기술적 사상은 상기 비트선(BS)과 상기 소스선(SL) 간의 전위 차가 충분히 감소되고 따라서 상기 비트선(BL) 및 상기 소스선(SL)에 흐르는 전류가 억제된다는 점에 있다. 결과적으로, "실질적으로 동일한" 전위들은 예를 들면, 상기 소스선(SL)의 전위가 GND로 고정되는 경우와 비교하여 전력 소비가 충분히 감소되게 하는(100분의 1 이하로) 전위들을 포함한다. 또한, 배선 저항 등으로 인한 전위 편차가 꽤 허용가능하다.
상기 메모리 셀(170)에 데이터 "0"를 기록하기 위해, GND가 상기 입력 신호선(BL_OS)에 인가되는 반면, 상기 메모리 셀(170)에 데이터 "1"을 기록하기 위해, 상기 트랜지스터(162)에서의 전압 강하를 고려하여, 전위(VDD+α)가 상기 입력 신호선(BL_OS)에 인가된다는 것을 주의하자.
데이터는 상기 판독 워드선(RWL) 및 상기 기록 워드선(WWL)의 전위들을 VDD만큼 GND보다 낮은 전위로 설정함으로써 보유된다(이하, 상기 전위는 VL로 불리운다).
상기 판독 워드선(RWL)의 전위가 GND에서 VL로 감소될 때, 상기 노드(FG)에서의 상기 전위는 상기 용량 소자(164)와의 용량 결합으로 인해 VDD(=GND-VL) 만큼 감소된다. 따라서, 데이터 "1"에 대응하는 VDD가 상기 노드(FG)에 인가될 때, 상기 노드(FG)에서의 전위는 GND가 되도록 VDD 만큼 감소되는 반면, 데이터 "0"에 대응하는 GND가 상기 노드(FG)에 인가될 때, 상기 노드(FG)에서의 전위는 VL(=GND-VDD)이 되도록 VDD 만큼 감소된다.
VL이 상기 기록 워드선(WWL)에 인가되기 때문에, 상기 트랜지스터(162)는 데이터 "1" 또는 데이터 "0"이 기록되는지 여부에 상관없이 턴 오프된다. 상기 트랜지스터(162)의 오프 상태 전류는 상당히 작기 때문에, 상기 트랜지스터(160)의 상기 게이트 전극에서의 전하는 장기간 동안 보유된다.
데이터는 상기 기록 워드선(RWL)의 전위를 GND로, 상기 기록 워드선(WWL)의 전위를 VL로 설정함으로써 판독된다.
상기 판독 워드선(RWL)의 전위가 VL에서 GND로 증가될 때, 상기 노드(FG)에서의 상기 전위는 상기 용량 소자(164)와의 용량 결합으로 인해 VDD(=GND-VL) 만큼 증가된다. 따라서, 데이터 "1"에 대응하는 VDD가 상기 노드(FG)에 인가될 때, 상기 노드(FG)에서의 전위는 VDD가 되도록 VDD만큼 증가되는 반면, 데이터 "0"에 대응하는 GND가 상기 노드(FG)에 인가될 때, 상기 노드(FG)에서의 전위는 GND(VL+VDD)가 되도록 VDD 만큼 증가된다.
데이터를 판독하기 위해, 상기 다중화기(180)에서의 신호 경로는 상기 비트선(BL)의 전위가 상기 다중화기(180)를 통해 상기 판독 회로 입력 신호선(RS)에 송신될 수 있도록 변경된다는 것을 주의하자. 달리 말하면, 이러한 동작을 위한 신호는 상기 다중화기(180)에서의 상기 신호 경로를 변경하기 위해 상기 기록 및 판독 제어 신호선(WREN)으로 입력된다.
또한, 상기 다중화기(182)에서의 상기 신호 경로는 상기 소스선(SL)이 상기 다중화기(182)를 통해 상기 제 2 소스선(SL2)에 접속되도록 변경된다. 달리 말하면, 이러한 동작을 위한 신호는 상기 다중화기(182)에서의 상기 신호 경로를 변경하기 위해 상기 기록 및 판독 제어 신호선(WREN)에 입력된다. 따라서, GND는 상기 소스선(SL)에 인가된다.
상기 판독 동작에 의해, 데이터 "1"이 상기 메모리 셀(170)에 기록되는 경우에, 상기 트랜지스터(170)는 턴 온되며 상기 비트선(BL)의 전위는 감소되는 반면; 데이터 "0"이 상기 메모리 셀(170)에 기록되는 경우에, 상기 트랜지스터(160)는 턴 오프되고 상기 판독 동작의 시작시 상기 비트선(BL)의 전위가 유지되거나 또는 상기 비트선(BL)의 전위는 증가된다. 그것은 상기 비트선(BL)의 전위가 유지되는지 또는 증가되는지는 상기 판독 회로 입력 신호선(RS)에 접속된 상기 회로에 의존한다는 것을 주의하자.
상술된 바와 같이, 도 2에 도시된 상기 회로 구조를 가진 상기 반도체 장치에서, 상기 데이터 기록 동작 동안 상기 소스선(SL) 및 상기 비트선(BL)에 흐르는 전류가 억제될 수 있다. 결과적으로, 상기 데이터 기록 동작 동안의 전력 소비가 억제될 수 있다. 상기 개시된 본 발명의 기술적 사상은 상기 비트선(BL)과 상기 소스선(SL) 간의 전위 차가 충분히 감소되며, 따라서 상기 비트선(BL) 및 상기 소스선(SL)에 흐르는 전류가 억제될 수 있다는 점에 있다는 것을 주의하자. 상기 회로 구조는 상기 기술적 사상이 적용될 수 있는 한 상기에 한정되지 않는다.
이 실시예에 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들 및 방법들 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 2)
이 실시예에서, 상기 실시예에 설명된 상기 반도체 장치의 적용 예가 설명될 것이다. 구체적으로, 상기 실시예에 설명된 상기 반도체 장치들이 매트릭스로 배열되는 반도체 장치의 일 예가 도 3 및 도 4를 참조하여 설명될 것이다.
도 3은 m×n 메모리 셀들(170)을 포함한 반도체 장치의 회로도의 일 예를 도시한다.
이 실시예에 따른 상기 반도체 장치는 m(m은 2 이상의 정수이다)개의 기록 워드선들(WWLs), m개의 판독 워드선들(RWLs), n(n은 2 이상의 정수이다)개의 비트선들(BLs), n개의 소스선들(SLs), 상기 메모리 셀들(170)이 m개의 행들(수직 방향)×n개의 열들(수평 방향)의 매트릭스로 배열되는 메모리 셀 어레이, 각각의 n 개의 비트선들(BLs)에 연결된 다중화기들(180), 각각의 n 개의 소스선들(SLs)에 연결된 다중화기들(182), 제 1 구동 회로(190), 및 제 2 구동 회로(192)를 포함한다. 여기에서, 상기 실시예에 설명된 구조들(도 2에 도시된 구조)은 상기 메모리 셀들(170), 상기 다중화기들(180), 및 상기 다중화기들(182)에 적용된다. 즉, 기본 구조 및 동작은 도 2에서의 것들과 유사하다.
출력 신호선들(BL_OUT), 상기 판독 회로 입력 신호선들(RS), 및 상기 기록 및 판독 제어 신호선(WREN)은 상기 제 1 구동 회로(190)에 접속된다. 여기에서, 상기 출력 신호선(BL_OUT)은 상기 메모리 셀로부터 데이터를 출력하는 선이다.
칩-인에이블 바 신호선(CEB), 어드레스 선택 신호선(A), 기록 및 판독 제어 신호선(WREN), 상기 기록 워드선들(WWLs), 및 상기 판독 워드선들(RWLs)이 상기 제 2 구동 회로(192)에 접속된다. 여기에서, 상기 칩-인에이블 바 신호선(CEB)은 상기 제 2 구동 회로(192)를 활성화하는 신호를 송신하는 선이다. 예를 들면, 상기 칩-인에이블 바 신호선(CEB)의 전위가 낮을 때, 상기 제 2 구동 회로(192)는 활성화되며 고 전위를 출력한다. 상기 칩-인에이블 바 신호선(CEB)의 전위가 높을 때, 상기 제 2 구동 회로(192)는 저 전위를 출력한다. 상기 어드레스 선택 신호선(A)은 행 방향 어드레스(row address)를 선택하기 위한 신호를 송신하는 선이다.
도 4는 도 3에서의 상기 반도체 장치의 타이밍도의 일 예이다. 상기 타이밍도에서 CEB, WREN 등은 상기 타이밍 도에서 상기 전위들이 인가되는 상기 선들을 나타낸다. 유사한 기능을 가진 선들은 그것들의 명칭들 끝에 부가된 "_1", "_2" 등에 의해 구별된다. 간단함을 위해, 여기에 설명된 상기 반도체 장치는 상기 메모리 셀들(170)이 2(행들)×2(열들)로 배열되는 일 예이지만, 개시된 본 발명은 이에 한정되지 않는다는 것을 주의하자.
도 4에서의 타이밍도는 데이터 "1"가 상기 메모리 셀들 모두에 기록되고(기록 1), 그 후 상기 메모리 셀들 모두에서 기록된 데이터가 판독되고(판독 1), 그 후 데이터 "1"이 데이터 "0"이 상기 제 1 행 및 상기 제 2 열에서 및 상기 제 2 행 및 상기 제 1 열에서의 상기 메모리 셀들에 기록되는 동안 상기 제 1 행 및 제 1 열에서 및 상기 제 2 행 및 상기 제 2 열에서의 상기 메모리 셀들에 기록되며(기록 2), 그 후 상기 메모리 셀들 모두에서 상기 기록된 데이터가 판독되는(판독 2) 경우에서 상기 선들의 전위들의 관계를 도시한다.
기록 1에서, 상기 CEB는 A가 높은 전위를 가질 때만 낮은 전위를 가진다. 상기 WREN은 상기 BL_OS를 상기 BL 및 상기 SL에 접속하기 위해 높은 전위를 가지며, 그에 의해 상기 메모리 셀에 기록하는 것을 허용한다. 상기 제 2 구동 회로(192)는 상기 A의 전위에 대응하는 행 선택 신호를 상기 RWL 및 상기 WWL에 출력한다. 여기에서, A가 낮은 전위를 가질 때, 상기 제 1 행을 선택하는 신호가 선택되는 반면, 상기 A가 높은 전위를 가질 때, 상기 제 2 행을 선택하는 신호가 출력된다. 상기 선택된 행의 RWL 및 상기 WWL은 높은 전위를 가진다.
기록 1에서, 상기 메모리 셀들 모두에 데이터 "1"를 기록하기 위해, 상기 BL_OS_1 및 상기 BL_OS_2는 상기 행 선택의 타이밍에 따라 높은 전위를 가진다. 상기 BL_OS_1 및 상기 BL_OS_2의 신호 입력 기간들은 상기 RWL 및 상기 WWL의 신호 입력 기간보다 길게 설정된다는 것을 주의하자. 이것은 상기 메모리 셀로의 기록 실패(여기에서, 데이터 "0"의 기록)가 상기 BL_OS_1 및 상기 BL_OS_2의 신호 입력 기간들이 더 짧아진다면 발생할 것이기 때문이다. 상기 BL_OS_1 및 상기 BL_OS_2의 전위들은 기록시 중요하지 않다(높을 수 있거나 또는 낮을 수 있다)는 것을 주의하자.
기록 1에서, 상기 CEB는 단지 상기 A가 높은 전위를 가질 때만 낮은 전위를 가진다. 상기 WREN은 상기 RS 및 상기 BL, 및 상기 SL2 및 상기 SL을 접속하기 위해 낮은 전위를 가지며, 그에 의해 상기 메모리 셀의 판독을 허용한다. 상기 제 2 구동 회로(192)는 상기 A의 전위에 대응하는 행 선택 신호를 상기 RWL 및 상기 WWL에 출력한다. 여기에서, 상기 A가 낮은 전위를 가질 때, 상기 제 1 행을 선택하는 신호가 출력되는 반면, 상기 A가 높은 전위를 가질 때, 상기 제 2 행을 선택하는 신호가 출력된다. 상기 선택된 행의 RWL은 높은 전위를 가진다. 상기 WWL은 상기 행이 선택되는지 여부에 상관없이 낮은 전위를 가진다.
상기 동작을 통해, 상기 선택된 행들에서 상기 메모리 셀들에 보유된 상기 데이터에 대응하는 전위는 상기 BL_OUT_1 및 상기 BL_OUT_2에 인가된다. 상기 BL_OS_1 및 상기 BL_OS_2의 전위들은 판독시 중요하지 않다는 것을 주의하자.
기록 2에서 상기 선들의 전위들의 관계는 기록 1에서의 것과 유사하다. 상기 BL_OS_1 및 상기 BL_OS_2는 상기 제 1 행 및 상기 제 1 열에서 및 상기 제 2 행 및 상기 제 2 열에서 상기 메모리 셀들에 데이터 "1"을 기록하기 위해 및 상기 제 1 행 및 상기 제 2 열에서 및 상기 제 2 행 및 상기 제 1 열에서 상기 메모리 셀들에 데이터 "0"을 기록하기 위해 상기 행 선택의 타이밍에 따라 높은 전위 또는 낮은 전위를 가진다는 것을 주의하자.
판독 2에서 상기 선들의 전위들의 관계는 판독 1의 것과 유사하다. 상기 선택된 행들에서 상기 메모리 셀들에 보유된 데이터에 대응하는 전위는 BL_OUT_1 및 BL_OUT_2에 인가된다는 것이 확인된다.
보유 기간에서, 상기 CEB는 높은 전위를 가지며 디스에이블된다는 것을 주의하자. 판독 또는 기록이 상기 유지 기간에서 수행되지 않기 때문에, 다른 신호들은 문제가 아니다.
이 실시예에서 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들 및 방법들 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 3)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법은 도 5a 및 도 5b, 도 6a 내지 도 6d, 도 7a 내지 도 7d, 도 8a 내지 도 8d, 및 도 9a 내지 도 9c를 참조하여 설명될 것이다.
<반도체 장치의 단면 구조 및 평면 구조>
도 5a 및 도 5b는 반도체 장치의 구조의 일 예를 도시한다. 도 5a는 상기 반도체 장치의 단면을 도시하며, 도 5b는 상기 반도체 장치의 평면도를 도시한다. 여기에서, 도 5a는 도 5b에서의 선(A1-A2) 및 선(B1-B2)을 따라 취해진 단면을 도시한다. 도 5a 및 도 5b에 도시된 상기 반도체 장치는 하부에서의 상기 제 1 반도체 재료를 포함한 상기 트랜지스터(160), 및 상부에서의 제 2 반도체 재료를 포함한 상기 트랜지스터(162)를 포함한다. 여기에서, 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료는 바람직하게는 서로 상이하다. 예를 들면, 상기 제 1 반도체 재료는 산화물 반도체가 아닌 반도체 재료일 수 있으며 상기 제 2 반도체 재료는 산화물 반도체일 수 있다. 산화물 반도체가 아닌 상기 반도체 재료는 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소 등일 수 있으며, 바람직하게는 단결정 반도체가 사용된다. 또한, 유기 반도체 재료가 사용될 수 있다. 이러한 반도체 재료를 포함한 트랜지스터가 용이하게 고속으로 동작할 수 있다. 다른 한편으로, 산화물 반도체를 포함한 트랜지스터가 그것의 특성들로 인해 장시간 동안 전하를 보유할 수 있다.
상기 트랜지스터들 모두가 본 설명에서 n-채널 트랜지스터들일지라도, p-채널 트랜지스터들이 사용될 수 있다는 것이 이해되어야 한다. 개시된 본 발명의 기술적 특징은 데이터를 보유하기 위해 상기 트랜지스터(162)를 위해, 오프-상태 전류를 충분히 감소시킬 수 있는 산화물 반도체와 같은 반도체 재료의 사용하기 때문에, 여기에 주어진 이것들에 대해 상기 반도체 장치의 구조, 재료 등과 같은 특정 조건들을 한정하는 것은 필요하지 않다.
도 5a 및 도 5b에서의 상기 트랜지스터(160)는 반도체 재료(예로서, 실리콘)를 포함한 기판(100)에 제공된 채널 형성 영역(116), 상기 채널 형성 영역(116)이 사이에 끼워지도록 제공된 불순물 영역들(120), 상기 불순물 영역들(120)과 접촉하는 금속 화합물 영역들(124), 상기 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 및 상기 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 포함한다. 그 소스 전극 및 드레인 전극이 도면에 도시되지 않는 트랜지스터는 편리함을 위해 트랜지스터로서 불리울 수 있다는 것을 주의하자. 또한, 이러한 경우에, 트랜지스터의 연결에 대한 설명에서, 소스 영역 및 소스 전극은 소스 전극 및 드레인 전극으로서 총괄하여 불리울 수 있으며, 드레인 전극은 드레인 전극으로서 총괄하여 불리울 수 있다. 즉, 본 명세서에서, 상기 용어 "소스 전극"은 소스 영역을 포함할 수 있으며 상기 용어 "드레인 전극"은 드레인 영역을 포함할 수 있다.
전극(126)은 상기 트랜지스터(160)의 상기 금속 화합물 영역(124)의 일부에 접속된다. 여기에서, 상기 전극(126)은 상기 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 작용한다. 또한, 상기 기판(100)은 상기 트랜지스터(160)를 둘러싸는 소자 분리 절연층(106)을 제공받는다. 절연층(128) 및 절연층(130)은 상기 트랜지스터(160) 위에 제공된다. 고 집적화를 위해, 도 5a 및 도 5b에서처럼, 상기 트랜지스터(160)는 측벽 절연층을 갖지 않는 것이 바람직하다는 것을 주의하자. 다른 한편, 상기 트랜지스터(160)의 특성들이 우선순위를 가질 때, 상기 측벽 절연층은 상기 게이트 전극(110)의 측면상에 형성될 수 있으며 상기 불순물 영역(120)은 상기 측벽 절연층과 중첩하는 영역에 상이한 불순물 농도를 가진 영역을 포함할 수 있다.
도 5a 및 도 5b에서 상기 트랜지스터(162)는 상기 절연층(130) 위에 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)에 전기적으로 접속되는 산화물 반도체 층(144); 상기 소스 또는 드레인 전극(142a), 상기 소스 또는 드레인 전극(142b), 및 상기 산화물 반도체 층(144)을 덮는 게이트 절연층(146); 상기 산화물 반도체 층(144)과 중첩하도록 상기 게이트 절연층(146) 위에 제공되는 게이트 전극(148a); 상기 게이트 전극(148a)의 일부와 중첩하고 상기 소스 또는 드레인 전극(142a)과 상기 산화물 반도체 층(144) 사이에서의 영역에 있는 절연층(143a); 및 상기 게이트 전극(148a)의 일부와 중첩하고 상기 소스 또는 드레인 전극(142b)과 상기 산화물 반도체 층(144) 사이의 영역에 있는 절연층(143b)을 포함한다. 상기 절연층(143a) 및 상기 절연층(143b)은 바람직하게는 상기 소스 또는 드레인 전극과 상기 게이트 전극 간의 용량을 감소시키기 위해 제공되지만, 그것들은 생략될 수 있다는 것을 주의하자.
여기에서, 상기 산화물 반도체 층(144)은 수소와 같은 불순물들의 충분한 제거 및/또는 산소의 충분한 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로, 상기 산화물 반도체 층(144)에서의 수소의 농도는 예를 들면 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하이다. 상기 산화물 반도체 층(144)에서의 수소의 농도는 2차 이온 질량 분석법(secondary ion mass spectrometry; SIMS)에 의해 측정된다는 것을 주의하자. 따라서, 상기 산화물 반도체 층이 고순도화되도록 상기 수소 농도가 충분히 감소되고 산소 결핍으로 인한 상기 에너지 갭에서의 결함 상태들이 산소의 충분한 공급에 의해 감소되는 상기 산화물 반도체 층(144)에서, 상기 캐리어 농도는 쉽게 저감될 수 있다. 예를 들면, 상기 캐리어 농도는 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이다. 또한, 상기 트랜지스터의 상기 오프-상태 전류는 쉽게 저감될 수 있다. 예를 들면, 실온(25℃)에서 상기 오프-상태 전류(여기에서, 채널 폭의 마이크로미터(㎛)당 전류)는 100zA(1zA(젭토암페어)는 1×10-21 A이다) 이하, 바람직하게는 10 zA 이하이다. 이러한 i-형(진성) 또는 실질적으로 i-형 산화물 반도체의 사용으로, 상당히 우수한 오프-상태 전류 특성들을 갖는 상기 트랜지스터(162)가 쉽게 획득될 수 있다.
도 5a 및 도 5b에서 상기 트랜지스터(162)는 미세화로 인해 야기되는 소자들 간의 리크 전류를 억제하기 위해 섬 형상으로 가공되는 상기 산화물 반도체 층(144)을 포함하지만, 섬 형상으로 가공되지 않는 상기 산화물 반도체 층(144)이 이용될 수 있다는 것을 주의하자. 상기 산화물 반도체 층이 섬 형상으로 가공되지 않는 경우에, 상기 프로세스에서 에칭으로 인한 상기 산화물 반도체 층(144)의 오염이 방지될 수 있다.
도 5a 및 도 5b에서 상기 용량 소자(164)는 상기 소스 또는 드레인 전극(142a), 상기 산화물 반도체 층(144), 상기 게이트 절연층(146), 및 전극(148b)을 포함한다. 상기 소스 또는 드레인 전극(142a)은 상기 용량 소자(164)의 일 전극으로서 작용하며, 상기 전극(148b)은 상기 용량 소자(164)의 다른 전극으로서 작용한다.
도 5a 및 도 5b에서의 상기 용량 소자(164)에서, 상기 산화물 반도체 층(144) 및 상기 게이트 절연층(146)은 적층되며, 그에 의해 상기 소스 또는 드레인 전극(142a) 및 상기 전극(148b) 간의 절연이 적절하게 보장될 수 있다는 것을 주의하자. 말할 필요도 없이, 충분한 용량을 제공하기 위해, 상기 용량 소자(164)에서의 상기 산화물 반도체 층(144)은 생략될 수 있다. 대안적으로, 상기 절연층(143)과 동시에 형성된 절연층은 상기 용량 소자(164)에 포함될 수 있다. 또한 대안적으로, 상기 용량 소자(164)는 필요하지 않다면 생략될 수 있다.
상기 트랜지스터(162) 및 상기 용량 소자(164)에서, 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)의 단부들은 바람직하게는 테이퍼링된다는 것을 주의하자. 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)의 단부들이 테이퍼링될 때, 상기 산화물 반도체 층(144)을 갖는 커버리지는 향상될 수 있으며 그 절단이 방지될 수 있다. 여기에서, 상기 테이퍼 각은 예를 들면, 30°이상 60°이하이다. 상기 테이퍼 각은 상기 층이 단면 평면에 수직인 방향(즉, 기판의 표면에 수직인 평면)에서 보여질 때, 테이퍼링된 형상(예로서, 소스 또는 드레인 전극(142a))을 가진 층의 측면과 및 하부면 사이에 형성된 경사각임을 주의하자.
이 실시예에서, 상기 트랜지스터(162) 및 상기 용량 소자(164)는 상기 트랜지스터(160)와 중첩하도록 제공된다. 이러한 평면 레이아웃을 이용함으로써, 고집적화가 가능하다. 예를 들면, F가 최소 피처 크기일 때, 메모리 셀에 의해 점유된 면적은 15 F2 이상 25 F2 이하일 수 있다.
절연층(150)은 상기 트랜지스터(162) 및 상기 용량 소자(164) 위에 제공되며, 절연층(152)은 상기 절연층(150) 위에 제공된다. 상기 게이트 절연층(146), 상기 절연층(150), 및 상기 절연층(152)에 형성된 개구에서, 전극(154)이 제공된다. 상기 절연층(152) 위에, 상기 전극(154)에 접속된 배선(156)이 형성된다. 상기 금속 화합물 영역(124), 상기 소스 또는 드레인 전극(142b), 및 상기 배선(156)이 도 5a 및 도 5b에서의 상기 전극(126) 및 상기 전극(154)을 통해 서로 접속되지만, 개시된 본 발명은 이에 한정되지 않는다는 것을 주의하자. 예를 들면, 상기 소스 또는 드레인 전극(142b)은 상기 금속 화합물 영역(124)과 직접 접촉할 수 있거나, 또는 배선(156)은 상기 소스 또는 드레인 전극(142b)과 직접 접촉할 수 있다.
도 5a 및 도 5b에서, 상기 금속 화합물 영역(124) 및 상기 소스 또는 드레인 전극(142b)을 접속하는 상기 전극(126) 및 상기 소스 또는 드레인 전극(142b) 및 상기 배선(156)을 접속하는 상기 전극(154)은 서로 중첩한다는 것을 주의하자. 달리 말하면, 상기 트랜지스터(160)의 소스 또는 드레인 전극 및 상기 트랜지스터(162)의 상기 소스 또는 드레인 전극(142b)으로서 작용하는 상기 전극(126)이 서로 접촉하는 영역은 하나의 메모리 셀을 또 다른 메모리 셀에 접속하는 상기 트랜지스터(162)의 상기 소스 또는 드레인 전극(142b) 및 상기 배선(156)이 서로 접촉하는 영역과 중첩한다. 이러한 레이아웃을 갖고, 집적도가 증가될 수 있다.
<반도체 장치를 제조하기 위한 방법>
다음으로, 상기 반도체 장치를 제조하기 위한 방법의 일 예가 설명될 것이다. 먼저, 상기 하부에서 상기 트랜지스터(160)를 제조하기 위한 방법은 도 6a 내지 도 6d 및 도 7a 내지 도 7d를 참조하여 이하에 설명될 것이며, 그 후 상기 상부에 상기 트랜지스터(162) 및 상기 용량 소자를 제조하기 위한 방법이 도 8a 내지 도 8d 및 도 9a 내지 도 9c를 참조하여 설명될 것이다.
<하부에 트랜지스터를 제조하기 위한 방법>
먼저, 반도체 재료를 포함한 상기 기판(100)이 준비된다(도 6a 참조). 반도체 재료를 포함한 상기 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 사용될 수 있다. 여기에서, 단결정 실리콘 기판이 반도체 재료를 포함한 상기 기판(100)으로서 사용되는 일 예가 설명된다. 비록 상기 용어 "SOI 기판"은 일반적으로 실리콘 반도체 층이 절연 표면상에 제공되는 기판을 의미하지만, 본 명세서 등에서 상기 용어 "SOI 기판"은 또한 실리콘이 아닌 재료를 포함한 반도체 재료가 절연 표면상에 제공되는 기판을 포함한다는 것을 주의하자. 즉, 상기 "SOI 기판"에 포함된 상기 반도체 층은 실리콘 반도체 층에 한정되지 않는다. 게다가, 상기 SOI 기판은 또한 반도체 층이 절연층을 사이에 개재한 유리 기판과 같은 절연 기판 위에 제공된다.
반도체 재료를 포함한 상기 기판(100)으로서, 실리콘 등의 단결정 반도체 기판은 상기 반도체 장치의 고속 판독 동작이 실현될 수 있기 때문에 특히 바람직하다.
소자 분리 절연층을 형성하기 위한 마스크로서 작용하는 보호층(102)이 상기 기판(100) 위에 형성된다(도 6a 참조). 상기 보호층(102)으로서, 예를 들면, 산화 실리콘, 질화 실리콘, 산질화 실리콘과 같은 재료를 사용하여 형성된 절연층이 사용될 수 있다. 이 단계 전 또는 후에, n-형 도전성 또는 p-형 도전성을 부여하는 불순물 소자가 상기 트랜지스터의 임계 전압을 제어하기 위해 상기 기판(100)에 첨가될 수 있다는 것을 주의하자. 상기 기판(100)에서의 상기 반도체 재료가 실리콘 일 때, 인, 비소 등이 n-형 도전성을 부여하는 불순물로서 사용될 수 있으며, 붕소, 알루미늄, 갈륨 등이 p-형 도전성을 부여하는 불순물로서 사용될 수 있다.
그 후, 상기 보호층(102)으로 덮이지 않는 영역(노출 영역에서)에서의 상기 기판(100)의 일부는 마스크로서 상기 보호층(102)을 사용한 에칭에 의해 제거된다. 그 후, 다른 반도체 영역들로부터 분리된 반도체 영역(104)이 형성된다(도 6b 참조). 상기 에칭으로서, 바람직하게는 드라이 에칭이 수행되지만, 웨트 에칭이 수행될 수 있다. 에칭 가스 및 에칭액이 에칭될 재료에 따라 적절하게 선택될 수 있다.
그 후, 절연층이 상기 반도체 영역(104)을 덮도록 형성되며, 상기 반도체 영역(104)과 중첩하는 영역에서의 상기 절연층이 선택적으로 제거되고, 그에 의해 상기 소자 분리 절연층(106)이 형성된다(도 6c 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 산질화 실리콘 등을 사용하여 형성된다. 상기 절연층을 제거하기 위해, 에칭 처리, CMP(화학적 기계적 연마)와 같은 연마 처리 등 중 임의의 것이 이용될 수 있다. 상기 보호층(102)은 상기 반도체 영역(104)의 형성 후 또는 상기 소자 분리 절연층(106)의 형성 후 제거된다는 것을 주의하자.
상기 소자 분리 절연층(106)은, 예를 들면, 절연층을 선택적으로 제거하는 대신에, 절연 영역을 형성하기 위해 산소를 주입함으로써 형성될 수 있다는 것을 주의하자.
그 후, 절연층은 상기 반도체 영역(104)의 표면상에 형성되며, 도전 재료를 포함한 층은 상기 절연층 위에 형성된다.
상기 절연층은 나중에 게이트 절연층이 되며, 예를 들면, 상기 반도체 영역(104)의 표면상에서 열 처리(열 산화 처리, 열 질화 처리 등)에 의해 형성될 수 있다. 고-밀도 플라즈마 처리가 열 처리 대신에 이용될 수 있다. 상기 고-밀도 플라즈마 처리는 예를 들면, He, Ar, Kr, 또는 Xe와 같은 희가스, 산소, 산화 질소, 암모니아, 질소, 또는 수소의 혼합 가스를 사용하여 수행될 수 있다. 말할 필요도 없이, 상기 절연층은 CVD 법, 스퍼터링 법 등에 의해 형성될 수 있다. 상기 절연층은 바람직하게는 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가되는 하프늄 알루미네이트(HfAlxOy (x>0, y>0)) 등을 포함한 단층 구조 또는 적층 구조를 가진다. 상기 절연층은 예를 들면, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하의 두께를 가질 수 있다.
도전 재료를 포함한 상기 층은 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 또한, 상기 도전 재료를 포함한 층은 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 도전 재료를 포함한 층을 형성하기 위한 상기 방법에 대한 특별한 제한은 없으며, 증착법, CVD 법, 스퍼터링법, 및 스핀 코팅법과 같은 다양한 막 형성 방법들 중 임의의 것이 이용될 수 있다. 이 실시예에서, 도전 재료를 포함한 상기 층이 금속 재료를 사용하여 형성되는 일 예가 설명된다는 것을 주의하자.
그 후, 상기 절연층 및 도전 재료를 포함한 상기 층은 선택적으로 에칭되며, 그에 의해 상기 게이트 절연층(108) 및 상기 게이트 전극(110)이 형성된다(도 6c 참조).
그 후, 인(P), 비소(As) 등이 상기 반도체 영역(104)에 첨가되며, 그에 의해 상기 채널 형성 영역(116) 및 상기 불순물 영역(120)이 형성된다(도 6d 참조). 인 또는 비소가 n-채널 트랜지스터를 형성하기 위해 여기에 첨가되며; 붕소(B) 또는 알루미늄(Al)과 같은 불순물 소자가 p-채널 트랜지스터가 형성될 때 첨가될 수 있다는 것을 주의하자. 여기에서, 첨가되는 상기 불순물의 농도는 적절하게 설정될 수 있으며; 상기 농도는 바람직하게는 상기 반도체 소자가 매우 미세화될 때 증가된다.
측벽 절연층은 상기 게이트 전극(110) 주변에 형성될 수 있으며 불순물 소자가 상이한 농도로 첨가되는 불순물 영역이 형성될 수 있다는 것을 주의하자.
그 후, 금속층(122)이 상기 게이트 전극(110), 상기 불순물 영역(120) 등을 커버하기 위해 형성된다(도 7a 참조). 진공 증착법, 스퍼터링법, 및 스핀 코팅법과 같은 다양한 막 형성 방법들 중 임의의 것이 상기 금속층(122)을 형성하기 위해 이용될 수 있다. 상기 금속층(122)은 저-저항 금속 화합물을 형성하기 위해 상기 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 사용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예들은 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금을 포함한다.
그 후, 열 처리가 상기 금속층(122)이 상기 반도체 재료와 반응할 수 있도록 수행된다. 따라서, 상기 불순물 영역(120)과 접촉하는 상기 금속 화합물 영역(124)이 형성된다(도 7a 참조). 상기 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성될 때, 금속 화합물 영역이 또한 상기 금속층(122)과 접촉하는 상기 게이트 전극(110)의 영역에 형성된다는 것을 주의하자.
상기 열 처리로서, 예를 들면, 플래시 램프를 가진 조사가 이용될 수 있다. 또 다른 열 처리 방법이 사용될 수 있다는 것이 이해되어야 하지만, 상기 열 처리가 매우 짧은 시간에 달성될 수 있는 방법이 바람직하게는 상기 금속 화합물의 형성을 위한 화학적 반응의 제어가능성을 향상시키기 위해 사용된다. 상기 금속 화합물 영역은 상기 금속 재료 및 상기 반도체 재료의 반응에 의해 형성되며 충분히 높은 도전성을 가진다는 것을 주의하자. 상기 금속 화합물 영역의 형성은 전기적 저항을 충분히 감소시키고 소자 특성들을 향상시킬 수 있다. 상기 금속층(122)은 상기 금속 화합물 영역(124)이 형성된 후 제거된다는 것을 주의하자.
그 후, 상기 전극(126)은 상기 금속 화합물 영역(124)의 일부와 접촉하는 영역에 형성된다(도 7b 참조). 상기 전극(126)은 예를 들면, 도전 재료를 포함한 층을 형성하고 그 후 상기 층을 선택적으로 에칭함으로써 형성된다. 도전 재료를 포함한 상기 층은 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 또한, 도전 재료를 포함한 상기 층은 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 도전 재료를 포함한 상기 층을 형성하기 위한 방법에 대한 특별한 제한은 없으며, 증착법, CVD 법, 스퍼터링법, 및 스핀 코팅법과 같은 다양한 막 형성 방법들 중 임의의 것이 이용될 수 있다.
대안적으로, 상기 전극(126)은 상기 절연층(128) 및 상기 절연층(130)의 형성 후 상기 절연층(128) 및 상기 절연층(130)에서 상기 금속 화합물 영역(124)에 도달하는 개구를 형성하고, 그 후 상기 개구를 채움으로써 형성될 수 있다.
이러한 경우에, 예를 들면, 상기 개구를 포함한 영역에 얇은 티타늄 막이 PVD 법에 의해 형성되고 얇은 질화 티타늄막이 CVD 법에 의해 형성되며, 그 후 텅스텐 막이 상기 개구를 채우기 위해 형성되는 방법을 이용하는 것이 가능하다. 여기에서, PVD 법에 의해 형성된 상기 티타늄 막은 그 위에 상기 티타늄 막이 형성되는 (자연 산화막과 같은) 산화막을 감소시키고, 그에 의해 하부 전극들 등(여기에서, 상기 금속 화합물 영역들(124))을 가진 접촉 저항을 저하시키는 기능을 가진다. 상기 티타늄 막의 형성 후 형성된 상기 질화 티타늄막은 상기 도전 재료의 확산을 억제하는 배리어 기능을 가진다. 구리막이 티타늄, 질화 티타늄 등의 형성 후 도금법에 의해 형성될 수 있다.
그 후, 상기 절연층(128) 및 상기 절연층(130)이 상기 단계들에서 형성된 상기 구성요소들을 덮도록 형성된다(도 7c 참조). 상기 절연층들(128, 130)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다. 특히, 낮은 유전율을 가진 재료(로우-k 재료)가 바람직하게는 상기 절연층(128) 및 상기 절연층(130)을 위해 사용되는데, 이는 전극들 및/또는 배선들의 중첩으로 인한 용량이 충분히 저감될 수 있기 때문이다. 상기 절연층(128) 및 상기 절연층(130)은 이들 재료들 중 임의의 것을 사용하여 형성된 다공성 절연층일 수 있다는 것을 주의하자. 다공성 절연층은 고 밀도를 가진 절연층보다 낮은 유전율을 가지며, 따라서 전극들 및/또는 배선들에 의해 생성된 용량에서의 추가 감소를 허용한다. 또한, 상기 절연층(128) 및 상기 절연층(130)은 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. 비록 상기 절연층(128) 및 상기 절연층(130)의 적층 구조가 여기에 이용되지만, 개시된 본 발명의 일 실시예는 이에 한정되지 않는다는 것을 주의하자. 단층 구조 또는 3개 이상의 층들을 포함한 적층 구조가 사용될 수 있다.
상기 단계들을 통해, 상기 트랜지스터(160)가 반도체 재료를 포함한 상기 기판(100)의 사용으로 형성된다(도 7c 참조). 상기 트랜지스터(160)는 고속으로 동작할 수 있다. 이 트랜지스터를 판독 트랜지스터로서 사용함으로써. 데이터는 고속으로 판독될 수 있다.
그 후, 상기 트랜지스터(162) 및 상기 용량 소자(164)의 형성을 위한 사전 처리로서, CMP 처리가 상기 게이트 전극(110) 및 상기 전극(126)의 상부 표면들을 노출시키기 위해 상기 절연층(128) 및 상기 절연층(130) 상에 수행된다(도 7d 참조). 상기 게이트 전극(110) 및 상기 전극(126)의 상부 표면들을 노출시키기 위한 처리로서, 에칭 처리가 CMP 처리에 대한 대안으로서(또는 그것과 조합하여) 이용될 수 있다. 상기 트랜지스터(162)의 특성들을 향상시키기 위해 상기 절연층(128) 및 상기 절연층(130)의 표면을 가능한 한 많이 평탄화하는 것이 바람직하다는 것을 주의하자.
전극, 배선, 반도체 층, 절연층 등을 형성하는 단계는 상기 단계들의 각각 전 및 후에 추가로 포함될 수 있다는 것을 주의하자. 예를 들면, 상기 배선은 고집적된 반도체 장치를 제공하기 위해 절연층 및 도전층의 적층 구조를 포함한 다층 구조를 가질 수 있다.
<상부에서 트랜지스터를 제조하기 위한 방법>
그 후, 도전층이 상기 게이트 전극(110), 상기 전극(126), 상기 절연층(128), 상기 절연층(130) 등 위에 형성되고 선택적으로 에칭되며, 그에 의해 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)이 형성된다(도 8a 참조).
상기 도전층은 스퍼터링 법에 의해 대표되는 PVD 법 또는 플라즈마 CVD 법과 같은 CVD법에 의해 형성될 수 있다. 상기 도전층을 위한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 성분으로서 이들 원소들 중 임의의 것을 포함한 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐, 또는 이들 중 임의의 것을 조합하여 포함하는 재료가 사용될 수 있다.
상기 도전층은 단층 구조 또는 둘 이상의 층들을 포함한 적층 구조를 가질 수 있다. 예를 들면, 티타늄 막 또는 질화 티타늄막의 단층 구조, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구조, 티타늄 막이 질화 티타늄막 위에 적층되는 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 적층되는 3-층 구조 등이 주어질 수 있다. 상기 도전층이 티타늄 막 또는 질화 티타늄막의 단층 구조를 가지는 경우에, 상기 도전층은 테이퍼링된 형상들을 갖는 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)으로 쉽게 처리된다는 이점이 있다.
대안적으로, 상기 도전층은 도전성 금속 산화물을 사용하여 형성될 수 있다. 상기 도전성 금속 산화물은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석 합금(In2O3-SnO2, 이는 ITO로 약칭될 수 있다), 산화 인듐-산화 아연 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함한 이들 금속 산화물 재료들 중 임의의 것일 수 있다.
상기 도전층은 바람직하게는 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)의 단부들이 테이퍼링될 수 있도록 에칭된다. 여기에서, 상기 테이퍼 각은 예를 들면, 바람직하게는 30°이상 60°이하이다. 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)이 테이퍼링된 단부들을 갖도록 에칭될 때, 나중에 형성된 상기 게이트 절연층(146)을 가진 커버리지는 향상될 수 있으며 그 절단이 방지될 수 있다.
상기 상부에서의 상기 트랜지스터의 채널 길이(L)는 상기 소스 또는 드레인 전극(142a)의 하단부와 상기 소스 또는 드레인 전극(142b)의 하단부 사이의 거리에 의해 결정된다. 25 nm 미만의 채널 길이(L)를 가진 트랜지스터를 위한 마스크를 형성하기 위한 노광에서, 그 파장이 수 나노미터들 내지 수십 나노미터들만큼 짧은 초자외선들을 사용하는 것이 바람직하다는 것을 주의하자. 초자외선들에 의한 노광의 해상도는 높으며 초점 심도는 크다. 따라서, 나중에 형성된 상기 트랜지스터의 채널 길이(L)는 10 nm 이상 1000 nm(1 ㎛) 이하일 수 있으며, 그에 의해 회로의 동작 속도는 증가될 수 있다. 게다가, 상기 반도체 장치의 전력 소비는 미세화에 의해 감소될 수 있다.
하지(base)로서 작용하는 절연층이 상기 절연층(128) 및 상기 절연층(130) 위에 제공될 수 있다는 것을 주의하자. 상기 절연층은 PVD 법, CVD 법 등에 의해 형성될 수 있다.
그 후, 상기 절연층(143a) 및 상기 절연층(143b)이 각각 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b) 위에 형성된다(도 8b 참조). 상기 절연층(143a) 및 상기 절연층(143b)은 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)을 덮도록 절연층을 형성하고, 그 후 상기 절연층을 선택적으로 에칭함으로써 형성될 수 있다. 상기 절연층(143a) 및 상기 절연층(143b)은 나중에 형성된 게이트 전극의 일부와 중첩하도록 형성된다. 이들 절연층들을 형성함으로써, 상기 게이트 전극과 상기 소스 또는 드레인 전극 사이의 용량이 감소될 수 있다.
상기 절연층들(143a, 143b)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다. 특히, 낮은 유전율을 가진 재료(로우-k 재료)가 바람직하게는 상기 절연층(143a) 및 상기 절연층(143b)을 위해 사용되는데, 이는 상기 게이트 전극과 상기 소스 또는 드레인 전극 간의 용량이 충분히 감소될 수 있기 때문이다. 상기 절연층(143a) 및 상기 절연층(143b)은 이들 재료들 중 임의의 것을 사용하여 형성된 다공성 절연층일 수 있다는 것을 주의하자. 다공성 절연층은 고 밀도를 가진 절연층보다 낮은 유전율을 가지며, 따라서 상기 게이트 전극과 상기 소스 또는 드레인 전극 간의 용량에서의 추가 감소를 허용한다.
상기 절연층들(143a, 143b)이 바람직하게는 상기 게이트 전극과 상기 소스 또는 드레인 전극 간의 용량에서의 감소를 위해 제공되지만, 상기 절연층들은 생략될 수 있다는 것을 주의하자.
그 후, 산화물 반도체 층이 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)을 덮도록 형성된 후, 상기 산화물 반도체 층은 선택적으로 에칭되며, 그에 의해 상기 산화물 반도체 층(144)이 형성된다(도 8c 참조).
상기 산화물 반도체 층은 4-원계 금속 산화물인 In-Sn-Ga-Zn-O-계 산화물 반도체; 3-원계 금속 산화물인 In-Ga-Zn-O-계 산화물 반도체, In-Sn-Zn-O-계 산화물 반도체, In-Al-Zn-O-계 산화물 반도체, Sn-Ga-Zn-O-계 산화물 반도체, Al-Ga-Zn-O-계 산화물 반도체, 또는 Sn-Al-Zn-O-계 산화물 반도체; 2-원계 금속 산화물인 In-Zn-O-계 산화물 반도체, Sn-Zn-O-계 산화물 반도체, Al-Zn-O-계 산화물 반도체, Zn-Mg-O-계 산화물 반도체, Sn-Mg-O-계 산화물 반도체, 또는 In-Mg-O-계 산화물 반도체; In-O-계 산화물 반도체, Sn-O-계 산화물 반도체, 또는 Zn-O-계 산화물 반도체 등을 사용하여 형성될 수 있다.
특히, In-Ga-Zn-O-계 산화물 반도체 재료가 전계 없이 충분히 높은 저항을 가지며, 따라서 오프-상태 전류가 충분히 저감될 수 있다. 또한, 상기 In-Ga-Zn-O-계 산화물 반도체 재료는 높은 전계-효과 이동도를 가지며 따라서 반도체 장치를 위해 사용된 반도체 재료로서 적절하다.
상기 In-Ga-Zn-O-계 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO)m (m>0)에 의해 표현된 것이 주어진다. 또한, Ga가 M으로 교체되고 InMO3(ZnO)m (m>0)에 의해 표현되는 산화물 반도체 재료가 또한 주어질 수 있다. 여기에서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성물들은 단지 결정 구조에 따라 주어진 예들이라는 것을 주의하자.
스퍼터링법에 의해 상기 산화물 반도체 층을 형성하기 위해 사용된 타겟으로서, 식 In:Ga:Zn=1:x:y (x는 0 이상이고, y는 0.5 이상 5 이하이다)에 의해 표현된 조성비를 가진 타겟이 바람직하다. 예를 들면, 식(In2O3:Ga2O3:ZnO = 1:1:2 [몰 비])으로 표현된 조성비를 가진 타겟 등이 사용될 수 있다. 대안적으로, 식 In2O3:Ga2O3:ZnO = 1:1:1 [몰 비]로 표현된 조성비를 가진 타겟, 식 (In2O3:Ga2O3:ZnO = 1:1:4 [몰 비]로 표현된 조성비를 가진 타겟, 또는 식 In2O3:ZnO = 1:2 [몰 비]로 표현된 조성비를 가진 타겟이 사용될 수 있다.
이 실시예에서, 비정질 구조를 가진 산화물 반도체 층이 In-Ga-Zn-O-계 금속 산화물 타겟을 사용하여 스퍼터링법에 의해 형성된다.
상기 금속 산화물 타겟에서의 상기 금속 산화물의 상대적 밀도는 80% 이상, 바람직하게는 95% 이상, 보다 바람직하게는 99.9% 이상이다. 높은 상대적 밀도를 가진 상기 금속 산화물 타겟의 사용으로, 상기 산화물 반도체 층은 치밀한 구조를 갖도록 형성될 수 있다.
상기 산화물 반도체 층이 형성되는 분위기는 바람직하게는 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로 아르곤) 및 산소를 포함한 혼합 분위기이다. 구체적으로, 예를 들면, 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 그 농도가 1 ppm 이하로(바람직하게는 10 ppb 이하로) 감소되도록 제거되는 고-순도 가스의 분위기가 바람직하다.
상기 산화물 반도체 층의 형성에서, 예를 들면, 피처리물이 감소된 압력 하에서 유지되는 처리실(process chamber)에 유지되며 상기 피처리물은 상기 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 가열된다. 대안적으로, 상기 산화물 반도체 층의 형성에서 상기 대상의 온도는 실온(15℃ 이상 35℃ 이하)일 수 있다. 상기 처리실에서의 수분이 제거되며, 그로부터 수소, 물 등이 제거된 스퍼터링 가스가 도입되며, 상기 타겟이 사용되고, 따라서 상기 산화물 반도체 층이 형성된다. 상기 피처리물을 가열하는 동안 상기 산화물 반도체를 형성함으로써, 상기 산화물 반도체 층에서의 불순물들이 감소될 수 있다. 또한, 스퍼터링에 의한 손상이 감소될 수 있다. 상기 처리실에서 수분을 제거하기 위해, 바람직하게는 흡착형 진공 펌프(entrapment vacuum pump)가 사용된다. 예를 들면, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프(titanium sublimation pump) 등이 사용될 수 있다. 또한, 콜드 트랩을 갖춘 터보 펌프가 사용될 수 있다. 상기 크라이오 펌프 등을 가진 배기에 의해, 수소, 물 등이 상기 처리실로부터 제거될 수 있으며, 그에 의해 상기 산화물 반도체 층의 불순물 농도가 저감될 수 있다.
상기 산화물 반도체 층은 예를 들면, 다음의 조건들 하에서 형성될 수 있다: 상기 피처리물과 상기 타겟 간의 거리는 170 mm이고, 상기 압력은 0.4 Pa이고, 직류(DC) 전력은 0.5 kW이며, 상기 분위기는 산소(산소: 100%) 분위기, 아르곤(아르곤: 100%) 분위기, 또는 산소 및 아르곤을 포함한 혼합 분위기이다. 펄싱 직류(DC) 전원은 막 형성시 형성된 가루 물질들(또한 입자들 또는 먼지로서 불리우는)이 감소될 수 있고 막 두께가 균일할 수 있기 때문에 바람직하다는 것을 주의하자. 상기 산화물 반도체 층의 두께는 1 nm 이상 50 nm 이하, 바람직하게는 1 nm 이상 30 nm 이하, 보다 바람직하게는 1 nm 이상 10 nm 이하이다. 이러한 두께를 가진 상기 산화물 반도체 층으로, 미세화와 함께 발생하는 단-채널 효과가 억제될 수 있다. 상기 적절한 두께는 사용될 상기 산화물 반도체의 재료, 상기 반도체 장치의 용도 등에 따라 상이하며; 그러므로 상기 두께는 또한 상기 재료, 상기 용도 등에 따라 결정될 수 있다는 것을 주의하자.
상기 산화물 반도체 층이 스퍼터링법에 의해 형성되기 전에, 상기 산화물 반도체 층이 형성되는 표면(예로서, 상기 절연층(130)의 표면)에 부착된 물질은 바람직하게는 플라즈마를 생성하기 위해 아르곤 가스가 도입되는 역 스퍼터링에 의해 제거된다는 것을 주의하자. 여기에서, 상기 역 스퍼터링은 이온들이 스퍼터링 타겟과 충돌하는 통상의 스퍼터링과 반대로, 이온들이 상기 표면을 변경하기 위해 처리될 상기 기판의 표면과 충돌하는 방법을 나타낸다. 이온들이 처리될 표면과 충돌하게 하기 위한 방법으로서, 예를 들면, 고-주파수 전압이 아르곤 분위기에서 처리될 상기 표면에 인가되는 방법이 제공되며, 플라즈마는 피처리물의 부근에 생성된다. 상기 분위기는, 아르곤 분위기 대신에 질소, 헬륨, 산소 등일 수 있다는 것을 주의하자.
그 후, 열 처리(제 1 열 처리)가 바람직하게는 상기 산화물 반도체 층 상에서 수행된다. 상기 제 1 열 처리에 의해, 상기 산화물 반도체 층에서의 과잉 수소(물 및 수산기를 포함한)가 제거될 수 있고, 상기 산화물 반도체 층의 구조가 개선될 수 있으며, 상기 에너지 갭에서의 결함 상태들이 감소될 수 있다. 상기 제 1 열 처리의 온도는 예를 들면 300℃ 이상, 550℃ 미만, 또는 400℃ 이상 500℃ 이하이다.
상기 열 처리는 예를 들면, 피처리물이 저항 발열체 등이 제공된 전기로로 도입되고 질소 분위기에서 450℃에서 1시간 동안 가열되는 방식으로 수행될 수 있다. 상기 열 처리 동안, 상기 산화물 반도체 층은 물 및 수소의 혼입을 방지하기 위해 공기에 노출되지 않는다.
상기 열 처리 장치는 전기로에 한정되지 않으며, 가열된 가스와 같은 매체로부터 열 도전 또는 열 복사에 의해 피처리물을 가열하기 위한 장치일 수 있다. 예를 들면, 가스 급속 열 어닐링(GRTA) 장치 또는 램프 급속 열 어닐링(LRTA) 장치와 같은 급속 열 어닐링(RTA) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자파)에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용한 열 처리를 위한 장치이다. 상기 가스로서, 열 처리에 의해 상기 피처리물과 반응하지 않는 불활성 가스, 예를 들면, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, 상기 피처리물이 가열된 불활성 가스 분위기에 넣어지고 수 분 동안 가열되며 그 후 상기 불활성 가스 분위기로부터 꺼내어지는 GRTA 처리가 수행될 수 있다. GRTA 처리는 단시간 동안 고온 열 처리를 가능하게 한다. 게다가, GRTA 처리는 온도 상한을 초과하는 온도에서의 처리를 가능하게 한다. 상기 불활성 가스는 상기 처리 동안 산소를 포함한 가스로 변경될 수 있다는 것을 주의하자. 이것은 산소 결핍들로 인해 상기 에너지 갭에서의 결함 상태들이 산소를 포함한 분위기에서 상기 제 1 열 처리를 수행함으로써 감소될 수 있기 때문이다.
상기 불활성 가스 분위기로서, 바람직하게는, 주성분으로서 질소 또는 희가스(헬륨, 네온, 또는 아르곤과 같은)를 포함하며 물, 수소 등을 포함하지 않는 분위기가 사용된다. 예를 들면, 상기 열 처리 장치로 도입된 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물들의 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하이다)이다.
어쨌든, 불순물들은 상기 i-형(진성) 또는 실질적으로 i-형 산화물 반도체 층이 획득되도록 상기 제 1 열 처리에 의해 감소된다. 따라서, 상당히 우수한 특성들을 가진 트랜지스터가 실현될 수 있다.
상기 열 처리(제 1 열 처리)는 수소, 물 등을 제거하는 효과를 가지며, 따라서 탈수화 처리, 탈수소화 처리 등으로서 불리울 수 있다. 상기 탈수화 처리 또는 탈수소화 처리는 또한 다음의 타이밍에서 수행될 수 있다: 상기 산화물 반도체 층의 형성 후, 상기 게이트 절연층의 형성 후, 상기 게이트 전극의 형성 후 등. 이러한 탈수화 처리 또는 탈수소화 처리는 한 번 이상 수행될 수 있다.
상기 산화물 반도체 층의 상기 에칭은 상기 열 처리의 전 또는 후에 수행될 수 있다. 또한, 드라이 에칭이 소자들의 미세화에 관해서 양호하지만, 웨트 에칭이 사용될 수 있다. 에칭 가스 및 에칭액은 에칭될 재료에 따라 적절하게 선택될 수 있다. 소자들 간의 리크 전류 등의 문제가 발생하지 않는 경우에, 상기 산화물 반도체 층은 섬 형상으로 에칭되지 않고 사용될 수 있다는 것을 주의하자.
그 후, 상기 게이트 절연층(146)은 상기 산화물 반도체 층(144)과 접하여 형성된다. 그 후, 상기 게이트 절연층(146) 위에, 상기 게이트 전극(148a)이 상기 산화물 반도체 층(144)과 중첩하는 영역에 형성되며 상기 전극(148b)이 상기 소스 또는 드레인 전극(142a)과 중첩하는 영역에 형성된다(도 8d 참조).
상기 게이트 절연층(146)은 CVD 법, 스퍼터링 법 등에 의해 형성될 수 있다. 상기 게이트 절연층(146)은 바람직하게는 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함한다. 상기 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 게이트 절연층(146)의 두께에 대한 특별한 제한은 없으며; 상기 반도체 장치가 미세화되는 경우에, 상기 게이트 절연층(146)은 바람직하게는 상기 트랜지스터의 동작을 보장하기 위해 얇다. 예를 들면, 산화 실리콘을 사용하는 경우에, 상기 두께는 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하일 수 있다.
상기 게이트 절연층이 상기 설명에서와 같이 얇을 때, 터널링 효과 등으로 인한 게이트 리크의 문제가 야기된다. 게이트 리크의 문제를 해소하기 위해, 상기 게이트 절연층(146)은 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0))와 같은 높은 유전율(하이-k) 재료를 사용하여 형성되는 것이 바람직하다. 상기 게이트 절연층(146)을 위한 하이-k 재료의 사용으로, 상기 게이트 절연층(146)의 두께는 게이트 리크를 방지하기 위해 증가될 수 있으며 동시에 전기적 특성들이 유지될 수 있다. 하이-k 재료를 포함한 막 및 산화 실리콘, 질화 실리콘, 산질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중 임의의 것을 포함한 막의 적층 구조가 이용될 수 있다는 것을 주의하자.
상기 게이트 절연층(146)이 형성된 후, 제 2 열 처리가 바람직하게는 불활성 가스 분위기 또는 산소 분위기에서 수행된다. 상기 열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 상기 열 처리는 질소 분위기에서 250℃로 1시간 동안 수행될 수 있다. 상기 제 2 열 처리는 상기 트랜지스터들의 전기적 특성들에서의 변화를 감소시킬 수 있다. 게다가, 상기 게이트 절연층(146)이 산소를 포함하는 경우에, 산소는 상기 산화물 반도체 층(144)에서의 산소 결핍들을 채우기 위해 상기 산화물 반도체 층(144)에 공급될 수 있으며, 그에 의해 i-형(진성) 또는 실질적으로 i-형 산화물 반도체 층이 형성될 수 있다.
상기 제 2 열 처리는 상기 게이트 절연층(146)이 이 실시예에서 형성된 후 수행되지만; 상기 제 2 열 처리의 타이밍은 이에 한정되지 않는다는 것을 주의하자. 예를 들면, 상기 제 2 열 처리는 상기 게이트 전극이 형성된 후 수행될 수 있다. 대안적으로, 상기 제 1 열 처리 및 상기 제 2 열 처리는 연속적으로 수행될 수 있으며, 상기 제 1 열 처리는 상기 제 2 열 처리의 두 배일 수 있거나 또는 상기 제 2 열 처리는 상기 제 1 열 처리의 두 배일 수 있다.
상술된 바와 같이, 상기 제 1 열 처리 및 상기 제 2 열 처리 중 적어도 하나기 이용되며, 그에 의해 상기 산화물 반도체의 주요 성분들이 아닌 불순물들이 가능한 한 배제되고 상기 산화물 반도체 층(144)은 고순도화될 수 있다.
상기 게이트 전극(148a) 및 상기 전극(148b)은 상기 게이트 절연층(146) 위에 도전층을 형성하고, 그 후 상기 도전층을 선택적으로 에칭함으로써 형성될 수 있다. 상기 게이트 전극(148a) 및 상기 전극(148b)으로 처리될 상기 도전층은 스퍼터링법에 의해 대표되는 PVD 법 또는 플라즈마 CVD 법과 같은 CVD 법에 의해 형성될 수 있다. 상세들은 상기 소스 또는 드레인 전극(142a) 등의 것들과 유사하며, 따라서 그에 대한 설명이 참조될 수 있다.
그 후, 상기 절연층(150) 및 상기 절연층(152)은 상기 게이트 절연층(146), 상기 게이트 전극(148a), 및 상기 전극(148b) 위에 형성된다(도 9a 참조). 상기 절연층(150) 및 상기 절연층(152)은 PVD 법, CVD 법 등에 의해 형성될 수 있다. 상기 절연층(150) 및 상기 절연층(152)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다.
상기 절연층(150) 및 상기 절연층(152)을 위해, 바람직하게는 낮은 유전율을 가진 재료가 사용될 수 있거나 또는 바람직하게는 낮은 유전율을 가진 구조(예로서, 다공성 구조)가 이용될 수 있다는 것을 주의하자. 이것은 상기 절연층(150) 및 상기 절연층(152)의 유전율을 감소시킴으로써 배선들과 전극들 간의 용량이 감소될 수 있으며, 이는 동작 속도를 높일 것이기 때문이다.
상기 절연층(150) 및 상기 절연층(152)의 적층 구조가 이 실시예에서 이용되지만, 개시된 본 발명의 일 실시예는 이에 한정되지 않는다는 것을 주의하자. 단층 구조 또는 3개 이상의 층들을 포함한 적층 구조가 사용될 수 있다. 대안적으로, 상기 절연층은 생략될 수 있다.
상기 절연층(152)은 바람직하게는 평탄화된 표면을 갖도록 형성된다는 것을 주의하자. 평탄화된 표면을 가진 상기 절연층(152)을 형성함으로써, 예를 들면, 상기 반도체 장치가 미세화되는 경우에서조차, 전극, 배선 등이 상기 절연층(152) 위에 양호하게 형성될 수 있다. 상기 절연층(152)은 화학적 기계적 연마(CMP)와 같은 방법에 의해 평탄화될 수 있다.
그 후, 상기 소스 또는 드레인 전극(142b)에 도달하는 개구가 상기 게이트 절연층(146), 상기 절연층(150), 및 상기 절연층(152)에 형성된다(도 9b 참조). 상기 개구는 마스크 등을 사용한 선택적 에칭에 의해 형성된다.
여기에서, 상기 개구는 바람직하게는 상기 전극(126)과 중첩하는 영역에 형성된다. 상기 영역에 상기 개구를 형성함으로써, 상기 소자 영역은 상기 전극들의 접촉 영역으로 인해 증가하는 것으로부터 방지될 수 있다. 즉, 상기 반도체 장치의 집적도가 증가될 수 있다.
그 후, 상기 전극(154)이 상기 개구에 형성되며 상기 전극(154)과 접촉하는 상기 배선(156)이 상기 절연층(152) 위에 형성된다(도 9c 참조).
상기 전극(154)은 예를 들면, 도전층이 상기 개구를 포함한 영역에서 PVD 법, CVD 법 등에 의해 형성되고, 그 후 상기 도전층의 일부가 에칭 처리, CMP 등에 의해 제거되는 방식으로 형성될 수 있다.
특정 예를 위해, 얇은 티타늄 막이 상기 개구를 포함한 영역에서 PVD 법에 의해 형성되고, 얇은 질화 티타늄막이 CVD 법에 의해 형성되며, 그 후 텅스텐 막이 상기 개구를 채우기 위해 형성되는 방법을 이용하는 것이 가능하다. 여기에서, PVD 법에 의해 형성된 상기 티타늄 막은 그 위에 상기 티타늄 막이 형성되는 산화막(자연 산화막과 같은)을 감소시키는 기능을 가지며, 그에 의해 하부 전극들 등(여기에서, 상기 소스 또는 드레인 전극(142b))을 가진 접촉 저항을 낮춘다. 상기 티타늄 막의 형성 후 형성된 상기 질화 티타늄막은 상기 도전 재료의 확산을 억제하는 배리어 기능을 가진다. 구리 막은 티타늄, 질화 티타늄 등의 배리어 막의 형성 후 도금법에 의해 형성될 수 있다.
상기 전극(154)이 상기 도전층의 일부를 제거함으로써 형성되는 경우에, 상처리될 상기 전극(154)의 표면은 편평한 것이 바람직하다는 것을 주의하자. 예를 들면, 얇은 티타늄 막 또는 얇은 질화 티타늄막이 상기 개구를 포함한 영역에 형성되고 그 후 텅스텐 막이 상기 개구를 채우기 위해 형성될 때, 상기 텅스텐 막, 티타늄 막, 질화 티타늄막 등의 불필요한 부분이 제거될 수 있으며 상기 전극(154)의 표면의 평탄성은 후속 CMP 처리에 의해 향상될 수 있다. 또한, 상기 평탄성을 향상시키기 위한 이러한 처리는 상기 전극(154)의 표면을 포함한 전체 표면을 평탄화할 수 있다. 상기 전극(154)의 표면을 포함한 전체 표면을 평탄화함으로써, 전극, 배선, 절연층, 반도체 층 등이 나중 단계들에서 양호하게 형성될 수 있다.
상기 배선(156)은 스퍼터링법에 의해 대표되는 PVD 법 또는 플라즈마 CVD 법과 같은 CVD 법에 의해 도전층을 형성하고 그 후 상기 도전층을 패터닝함으로써 형성된다. 상기 도전층을 위한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 것을 성분으로서 포함하는 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐, 또는 이들 중 임의의 것을 조합하여 포함하는 재료 중 임의의 것이 사용될 수 있다. 상세들은 상기 소스 또는 드레인 전극(142a)의 것들 등과 유사하다.
상기 단계들 전체에 걸쳐, 상기 고순도화된 산화물 반도체층(144) 및 상기 용량 소자(164)를 포함한 상기 트랜지스터(162)가 완성된다(도 9c 참조).
이 실시예에서 설명된 상기 트랜지스터(162)에서, 상기 산화물 반도체 층(144)은 고순도화되며 따라서 그 수소 농도는 5×1019 atoms/㎤ 이하, 바람직하게는 5×1018 atoms/㎤ 이하, 보다 바람직하게는 5×1017 atoms/㎤ 이하이다. 상기 산화물 반도체 층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼의 캐리어 밀도(대략 1×1014 /㎤)와 비교하여 충분히 낮다(예로서, 1×1012 /㎤ 미만, 바람직하게는 1.45×1010 /㎤ 미만). 따라서, 상기 오프-상태 전류가 또한 충분히 작다. 예를 들면, 실온(25℃)에서 상기 트랜지스터(162)의 상기 오프-상태 전류(여기에서, 채널 폭의 마이크로미터(㎛)당 전류)는 100zA(1zA(젭토암페어)는 1×10-21 A이다) 이하, 바람직하게는 10 zA 이하이다.
상기 고순도화된 진성 산화물 반도체 층(144)의 사용으로, 상기 트랜지스터의 상기 오프-상태 전류가 충분히 쉽게 감소될 수 있다. 또한, 이러한 트랜지스터의 사용으로, 매우 긴 시간 동안 저장된 데이터를 보유할 수 있는 반도체 장치가 획득될 수 있다.
또한, 서로 중첩하도록 상기 전극(126) 및 상기 전극(154)을 형성함으로써, 상기 소자 면적은 상기 전극들의 접촉 영역으로 인해 증가하는 것으로부터 방지될 수 있다. 따라서, 보다 고집적화가 실현될 수 있다. 또한, 이 실시예에서의 상기 반도체 장치에서, 배선들은 충분히 증가된 집적도를 갖는 반도체 장치를 실현하기 위해 공유될 수 있다.
이 실시예에서 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들 및 방법들 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 4)
이 실시예에서, 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치가 전자 기기에 적용되는 경우가 도 10a 내지 도 10f를 참조하여 설명될 것이다. 이 실시예에서, 상기 반도체 장치가 컴퓨터, 휴대 전화기(또한, 휴대 전화 또는 휴대 전화 장치로서 불리우는), 휴대 정보 단말(휴대형 게임 콘솔, 오디오 플레이어 등을 포함한), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 또는 텔레비전 장치(또는 텔레비전 또는 텔레비전 수신기로서 불리우는)과 같은 전자 기기에 적용되는 경우가 설명될 것이다.
도 10a는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함한 노트북 퍼스널 컴퓨터이다. 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치가 상기 하우징(701) 및 상기 하우징(702) 중 적어도 하나에 제공된다. 결과적으로, 상기 노트북 퍼스널 컴퓨터는 고속으로 데이터의 기록 및 판독을 수행하며 충분히 감소된 전력 소비를 갖고 장시간 동안 데이터를 저장할 수 있다.
도 10b는 휴대 정보 단말(개인용 디지털 보조기(PDA))이다. 본체(7011)는 표시부(713), 외부 인터페이스(715), 조작 버튼들(714) 등을 갖춘다. 또한, 상기 휴대 정보 단말 등을 조작하기 위한 스타일러스(712)가 또한 제공된다. 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치는 상기 본체(711)에 제공된다. 결과적으로, 상기 휴대 정보 단말은 고속으로 데이터의 기록 및 판독을 수행하고 충분히 감소된 전력 소비를 갖고 장시간 동안 데이터를 저장할 수 있다.
도 10c는 전자 페이퍼를 실장한 전자서적 판독기(720)이다. 상기 전자서적 판독기는 두 개의 하우징들, 하우징(721) 및 하우징(723)을 갖는다. 상기 하우징(721) 및 상기 하우징(723)은 각각 표시부(725) 및 표시부(727)를 갖춘다. 상기 하우징(721) 및 상기 하우징(723)은 축부(hinge)(727)에 의해 연결되며 상기 축부(737)를 따라 개폐될 수 있다. 또한, 상기 하우징(721)은 전원 스위치(731), 조작 키들(733), 스피커(735) 등을 갖춘다. 상기 하우징(721) 및 상기 하우징(723) 중 적어도 하나가 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치를 갖춘다. 결과적으로, 상기 전자서적 판독기는 고속으로 데이터의 기록 및 판독을 수행하고 충분히 감소된 전력 소비를 갖고 장시간 동안 데이터를 저장할 수 있다.
도 10d는 두 개의 하우징들, 하우징(740) 및 하우징(741)을 포함한 휴대 전화이다. 또한, 도 10d에 도시된 바와 같이 개발되는 상태에서 상기 하우징(740) 및 상기 하우징(741)은 하나가 다른 하나 위에 겹쳐지도록 슬라이딩될 수 있으며, 그러므로, 상기 휴대 전화의 크기는 감소될 수 있고, 이는 상기 휴대 전화가 운반되기에 적절하게 한다. 상기 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라 렌즈(747), 외부 접속 단자(748) 등을 갖춘다. 상기 하우징(740)은 상기 휴대 전화, 외부 메모리 슬롯(750) 등을 충전하는 태양 전지 셀(749)을 갖춘다. 또한, 안테나가 상기 하우징(741)에 통합된다. 상기 하우징(740) 및 상기 하우징(741) 중 적어도 하나는 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치를 갖춘다. 결과적으로, 상기 휴대 전화는 고속으로 데이터의 기록 및 판독을 수행하고 충분히 감소된 전력 소비를 갖고 장시간 동안 데이터를 저장할 수 있다.
도 10e는 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함한 디지털 카메라이다. 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치는 상기 본체(761)에 제공된다. 결과적으로, 상기 디지털 카메라는 고속으로 데이터의 기록 및 판독을 수행하고 충분히 감소된 전력 소비를 갖고 장시간 동안 데이터를 저장할 수 있다.
도 10f는 하우징(771), 표시부(773), 스탠드(775) 등을 포함한 텔레비전 장치(770)이다. 상기 텔레비전 장치(770)는 상기 하우징(771)의 조작 스위칭 또는 리모콘 조작기(780)에 의해 조작될 수 있다. 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치는 상기 하우징(771) 및 상기 리모콘 조작기(780)에 실장된다. 결과적으로, 상기 텔레비전 장치는 고속으로 데이터의 기록 및 판독을 수행하고 충분히 감소된 전력 소비를 갖고 장시간 동안 데이터를 저장할 수 있다.
따라서, 상기 실시예들 중 임의의 것에 따른 상기 반도체 장치가 이 실시예에서 설명된 상기 전자 기기들에 실장된다. 따라서, 저 전력 소비를 가진 전자 기기들이 실현될 수 있다.
(예 1)
이 예에서, 순도화된 산화물 반도체를 포함한 트랜지스터의 상기 오프-상태 전류의 측정 결과들이 설명될 것이다.
먼저, 충분히 큰, 1m의 채널 폭(W)을 가진 트랜지스터가 순도화된 산화물 반도체를 포함한 트랜지스터의 오프-상태 전류가 매우 작다는 사실을 고려하여 준비되며, 상기 오프-상태 전류가 측정된다. 도 11은 1m의 채널 폭(W)을 가진 상기 트랜지스터의 오프-상태 전류의 측정에 의해 획득된 결과들을 도시한다. 도 11에서, 상기 수평 축은 게이트 전압(VG)을 나타내며 상기 수직 축은 드레인 전류(ID)를 나타낸다. 상기 드레인 전압(VD)이 +1V 또는 +10V이고 상기 게이트 전압(VG)이 -5V 내지 -20V의 범위 내에 있는 경우에, 상기 트랜지스터의 상기 오프-상태 전류는 검출 한계인 1×10-12 A 이하인 것으로 발견된다. 또한, 상기 트랜지스터의 상기 오프-상태 전류(여기에서, 채널 폭의 마이크로미터(㎛)당 전류)는 1 aA/㎛(1×10-18 A/㎛) 이하인 것이 발견되었다.
순도화된 산화물 반도체를 포함한 상기 트랜지스터의 상기 오프-상태 전류를 보다 정확히 측정함으로써 획득된 결과들이 다음에 설명된다. 상술된 바와 같이, 순도화된 산화물 반도체를 포함한 상기 트랜지스터의 상기 오프-상태 전류는 상기 측정 장비의 검출 한계인 1×10-12 A 이하인 것이 발견되었다. 여기에서, 특징적 평가를 위한 소자의 사용으로 보다 정확한 오프-상태 전류 값(상기 측정에서 상기 측정 장비의 검출 한계 이하인 값)을 측정함으로써 획득된 결과들이 설명될 것이다.
먼저, 전류를 측정하기 위한 방법에 사용되는 특징적 평가를 위한 소자가 도 12를 참조하여 설명될 것이다.
도 12에서의 특징적 평가를 위한 상기 소자에서, 3개의 측정 시스템들(800)이 병렬로 연결된다. 상기 측정 시스템(800)은 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 고순도화된 산화물 반도체를 포함한 트랜지스터가 상기 트랜지스터(804) 및 상기 트랜지스터(808)의 각각으로서 사용된다.
상기 측정 시스템(800)에서, 상기 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 하나의 단자, 및 상기 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나는 전원(V2를 공급하기 위한)에 접속된다. 상기 트랜지스터(804)의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나, 상기 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 상기 용량 소자(802)의 다른 단자, 및 상기 트랜지스터(805)의 게이트 단자가 서로 접속된다. 상기 트랜지스터(808)의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나, 상기 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나, 및 상기 트랜지스터(806)의 게이트 단자는 전원(V1을 공급하기 위한)에 접속된다. 상기 트랜지스터(805)의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나 및 상기 트랜지스터(806)의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 서로 접속되며 출력 단자로서 작용한다.
상기 트랜지스터(804)가 턴 온되는지 또는 턴 오프되는지를 제어하기 위한 전위(Vext_b2)는 상기 트랜지스터(804)의 게이트 단자에 인가된다. 상기 트랜지스터(808)가 턴 온 되는지 또는 턴 오프되는지를 제어하기 위한 전위(Vext_b1)는 상기 트랜지스터(808)의 상기 게이트 단자에 인가된다. 전위(Vout)는 상기 출력 단자로부터 출력된다.
다음으로, 특징적 평가를 위한 상기 소자를 사용하여 전류를 측정하기 위한 방법이 설명될 것이다.
먼저, 전위 차가 상기 오프-상태 전류를 측정하기 위해 적용되는 초기화 기간이 간단하게 설명될 것이다. 상기 초기화 기간에서, 상기 트랜지스터(808)를 턴 온 하기 위한 상기 전위(Vext_b1)는 상기 트랜지스터(808)의 상기 게이트 단자에 입력되며, 전위(V1)는 상기 트랜지스터(804)의 상기 소스 단자 및 상기 드레인 단자의 다른 하나에 접속된 노드(즉, 상기 트랜지스터(808)의 상기 소스 단자 및 상기 드레인 단자 중 하나, 상기 용량 소자(802)의 다른 단자, 및 상기 트랜지스터(805)의 상기 게이트 단자에 접속되는 노드)인 노드(A)에 인가된다. 여기에서, 상기 전위(V1)는 예를 들면 고 전위이다. 상기 트랜지스터(804)는 오프 상태에서 유지된다.
그 후, 상기 트랜지스터(808)를 턴 오프하기 위한 전위(Vext_b1)가 상기 트랜지스터(808)의 상기 게이트 단자에 입력되며, 그에 의해 상기 트랜지스터(808)가 턴 오프된다. 상기 트랜지스터(808)가 턴 오프된 후, 상기 전위(V1)는 저 전위로 설정된다. 상기 트랜지스터(804)는 여전히 오프 상태에 있다. 상기 전위(V2)는 상기 전위(V1)와 동일한 전위로 설정된다. 따라서, 상기 초기화 기간이 완료된다. 상기 초기화 기간이 완료될 때, 전위 차는 상기 노드(A)와 상기 트랜지스터(804)의 상기 소스 전극 및 드레인 전극 중 하나 사이에서 생성되며, 전위 차는 또한 상기 노드(A)와 상기 트랜지스터(808)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나 사이에서 생성된다. 따라서, 작은 양의 전하가 상기 트랜지스터(804) 및 상기 트랜지스터(808)를 통해 흐른다. 달리 말하면, 오프-상태 전류가 생성된다.
다음으로, 상기 오프-상태 전류의 측정 기간이 간단히 설명될 것이다. 상기 측정 기간에서, 상기 트랜지스터(804)의 상기 소스 단자 및 상기 드레인 단자 중 하나의 전위(즉, 상기 전위(V2)) 및 상기 트랜지스터(808)의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나의 전위(즉, 상기 전위(V1))가 저 전위로 고정된다. 다른 한편, 상기 노드(A)의 전위는 상기 측정 기간에서 고정되지 않는다(상기 노드(A)는 플로팅 상태에 있다). 따라서, 전하는 상기 트랜지스터(804)를 통해 흐르며, 상기 노드(A)에 보유된 전하의 양은 시간에 따라 변화한다. 또한, 상기 노드(A)에 유지된 전하의 양이 변함에 따라, 상기 노드(A)의 전위가 변화한다. 또한, 상기 출력 단자의 출력 전위(Vout)가 또한 변화한다.
도 13은 상기 전위 차가 생성되는 상기 초기화 기간에서 및 다음의 측정 기간에서의 전위들 간의 관계의 상세들(타이밍 도)을 도시한다.
상기 초기화 기간에서, 먼저, 상기 전위(Vext_b2)는 상기 트랜지스터(804)가 턴 온되는 전위(고 전위)로 설정된다. 따라서, 상기 노드(A)의 전위는 V2, 즉, 저 전위(VSS)가 된다. 상기 노드(A)에 상기 저 전위(VSS)를 인가하는 것은 필수적이지 않음을 주의하자. 그 후, 상기 전위(Vext_b2)는 상기 트랜지스터(804)가 턴 오프되는 전위(저 전위)로 설정되며, 그에 의해 상기 트랜지스터(804)는 턴 오프된다. 그 후, 상기 전위(Vext_b1)는 상기 트랜지스터(808)가 턴 온되는 전위(고 전위)로 설정된다. 따라서, 상기 노드(A)의 전위는 V1, 즉 고 전위(VDD)가 된다. 그 후, 상기 전위(Vext_b1)는 상기 트랜지스터(808)가 턴 오프되는 전위로 설정된다. 따라서, 상기 노드(A)는 플로팅 상태가 되며 상기 초기화 기간은 완료된다.
다음의 측정 기간에서, 상기 전위(V1) 및 상기 전위(V2)는 개별적으로 전하가 상기 노드(A)로 또는 그로부터 흐르는 전위들로 설정된다. 여기에서, 상기 전위(V1) 및 상기 전위(V2)는 상기 저 전위(VSS)로 설정된다. 상기 출력 전위(Vout)를 측정할 때, 출력 회로를 동작시키는 것이 필요하며; 따라서, V1은 몇몇 경우들에서 일시적으로 상기 고 전위(VDD)로 설정된다는 것을 주의하자. V1이 상기 고 전위(VDD)인 상기 기간은 상기 측정이 영향받지 않도록 짧게 설정된다는 것을 주의하자.
상술된 바와 같이 전위 차가 생성되고 상기 측정 기간이 시작될 때, 상기 노드(A)에 보유된 전하의 양은 시간에 따라 변화하며 상기 노드(A)의 전위는 그에 따라 변화한다. 이것은 상기 트랜지스터(805)의 상기 게이트 단자의 전위가 변화하고 상기 출력 단자의 출력 전위(Vout)가 또한 시간에 따라 변화한다는 것을 의미한다.
상기 획득된 출력 전위(Vout)에 기초하여 상기 오프-상태 전류를 산출하기 위한 방법이 이하에 설명될 것이다.
상기 노드(A)의 전위(VA)와 상기 출력 전위(Vout) 간의 관계는 상기 오프-상태 전류가 산출되기 전에 획득되며, 그에 의해 상기 노드(A)의 전위(VA)가 상기 출력 전위(Vout)에 기초하여 획득될 수 있다. 상술된 관계로부터, 상기 노드(A)의 전위(VA)는 다음 식에 의해 상기 출력 전위(Vout)의 함수로서 표현될 수 있다.
Figure pct00001
상기 노드(A)의 전하(QA)는 상기 노드(A)의 전위(VA), 상기 노드(A)에 접속된 용량(CA), 및 상수(const)를 갖고, 다음 식에 의해 표현된다. 여기에서, 상기 노드(A)에 접속된 상기 용량(CA)은 상기 용량 소자(802)의 용량 및 다른 용량의 합이다.
Figure pct00002
상기 노드(A)의 전류(IA)는 상기 노드(A)로 흐르는 전하(또는 상기 노드(A)로부터 흐르는 전하)의 시간 미분이기 때문에, 상기 노드(A)의 상기 전류(IA)는 다음 식에 의해 표현된다.
Figure pct00003
따라서, 상기 노드(A)의 상기 전류(IA)는 상기 노드(A)에 접속된 상기 용량(CA) 및 상기 출력 단자의 출력 전위(Vout)로부터 획득될 수 있다.
상술된 방법에 의해, 오프 상태에 있는 트랜지스터의 소스 및 드레인 사이에 흐르는 리크 전류(오프-상태 전류)가 산출될 수 있다.
이 예에서, 10 ㎛의 채널 길이(L) 및 50 ㎛의 채널 폭(W)을 가진 상기 트랜지스터(804), 상기 트랜지스터(805), 상기 트랜지스터(806), 및 상기 트랜지스터(808)가 고순도화된 산화물 반도체를 사용하여 형성된다. 병렬로 배열된 상기 측정 시스템들(800)에서, 상기 용량 소자들(802)의 용량 값들은 100 fF, 1 pF, 및 3 pF이다.
이 예에 따른 상기 측정에서, VDD는 5 V이며 VSS는 0 V이다. 상기 측정 기간에서, Vout은 상기 전위(V1)가 기본적으로 VSS로 설정되고 10초 내지 300초마다 단지 100 밀리초 동안 VDD로 변경되는 동안 Vout이 측정된다. 또한, 상기 소자를 통해 흐르는 전류(I)의 산출의 △t는 대략 30000초이다.
도 14는 현재 측정에서 상기 출력 전위(Vout) 및 경과 시간(Time) 사이의 관계를 도시한다. 도 14에 도시된 바와 같이, 상기 전위는 시간에 따라 변화한다.
도 15는 상기 현재 측정에 기초하여 산출된 실온(25℃)에서의 상기 오프-상태 전류를 도시한다. 도 15는 상기 소스-드레인 전압(V) 및 상기 오프-상태 전류(I) 사이의 관계를 도시한다. 도 15에 따르면, 상기 오프-상태 전류는 상기 소스-드레인 전압이 4 V일 때 대략 40 zA/㎛이다. 또한, 상기 오프-상태 전류는 상기 소스-드레인 전압이 3.1 V일 때 10 zA/㎛ 이하이다. 1 zA는 10-21 A에 등가임을 주의하자.
또한, 도 16은 상기 전류 측정에 기초하여 계산된 85℃의 온도의 환경에서 오프-상태 전류를 도시한다. 도 16은 85℃의 환경에서 소스-드레인 전압 V와 오프-상태 전류 I 사이의 관계를 도시한다. 도 16에 따라서, 상기 오프-상태 전류는, 상기 소스-드레인 전압이 3.1 V일 때, 100 zA/㎛ 이하이다.
이 예에 따라서, 상기 오프-상태 전류는 순도화된 산화물 반도체를 포함한 트랜지스터에서 충분히 작다는 것이 확인되었다.
(예 2)
개시된 본 발명의 일 실시예에 따라 데이터가 상기 반도체 장치에 재기록될 수 있는 횟수가 조사된다. 이 예에서, 상기 조사 결과들이 도 17을 참조하여 설명될 것이다.
상기 조사를 위해 사용된 반도체 장치는 도 1a1에서의 상기 회로 구조를 갖는 상기 반도체 장치이다. 여기에서, 산화물 반도체는 상기 트랜지스터(162)에 대응하는 트랜지스터에 사용되며, 0.33 pF의 용량 값을 갖는 용량 소자가 상기 용량 소자(164)에 대응하는 용량 소자로서 사용된다.
상기 조사는 초기 메모리 윈도우 폭 및 데이터의 저장 및 기록이 미리 결정된 횟수를 반복한 후의 상기 메모리 윈도우 폭을 비교함으로써 수행된다. 데이터는 도 1a1에서의 제 3 배선에 대응하는 배선에 0 V 또는 5 V를 인가하고 상기 제 4 배선에 대응하는 배선에 0 V 또는 5 V를 인가함으로써 저장 및 기록된다. 상기 제 4 배선에 대응하는 상기 배선의 전위가 0 V일 때, 상기 트랜지스터(162)에 대응하는 상기 트랜지스터(상기 기록 트랜지스터)는 오프 상태에 있으며; 따라서, 상기 노드(FG)에 인가된 전위가 유지된다. 상기 제 4 배선에 대응하는 상기 배선의 전위가 5 V일 때, 상기 트랜지스터(162)에 대응하는 상기 트랜지스터는 온 상태에 있으며; 따라서, 상기 제 3 배선에 대응하는 상기 배선의 전위는 상기 노드(FG)에 인가된다.
상기 메모리 윈도우 폭은 상기 메모리 장치 특성들의 표시자들 중 하나이다. 여기에서, 상기 메모리 윈도우 폭은 상기 제 5 배선에 대응하는 배선의 전위(Vcg) 및 상기 트랜지스터(160)에 대응하는 트랜지스터(판독 트랜지스터)의 드레인 전류(ID) 간의 관계를 도시하는, 상이한 메모리 상태들 간의 곡선들(Vcg-ID 곡선들)에서의 시프트 양(△Vcg)을 나타낸다. 상기 상이한 메모리 상태들은 O V가 상기 노드(FG)에 인가되는 상태(이하, 로우 상태로 불리우는) 및 5 V가 상기 노드(FG)에 인가되는 상태(이하, 하이 상태로 불리우는)이다. 즉, 상기 메모리 윈도우 폭은 상기 로우 상태에서 및 상기 하이 상태에서 상기 전위(Vcg)를 스위핑(sweep)함으로써 획득될 수 있다.
도 17은 상기 초기 메모리 윈도우 폭 및 기록이 1×109 회 수행된 후의 상기 메모리 윈도우 폭의 조사 결과들을 도시한다. 도 17에서, 수평 축은 Vcg(V)를 나타내며 상기 수직 축은 ID(A)를 나타낸다는 것을 주의하자. 도 17에 따르면, 상기 메모리 윈도우 폭은 데이터 기록의 1×109 회만큼 변화되지 않으며, 이것은 상기 반도체 장치가 적어도 데이터가 1×109 회 기록되는 기간 동안 열화되지 않는다는 것을 의미한다.
상술된 바와 같이, 개시된 본 발명에 따른 반도체 장치는 매우 높은 재기록 지속성을 가지며 그것의 특성들은 데이터가 유지되고 109 회 기록될 때조차 변하지 않는다. 즉, 우수한 신뢰성을 가진 반도체 장치가 개시된 본 발명의 일 실시예에 따라 실현된다고 말할 수 있다.
본 출원은 그 전체 내용들이 참조로서 여기에 통합되는, 2010년 2월 12일에 일본 특허청에 출원된 일본 특허 출원 번호 제2010-028820호에 기초한다.
100: 기판 102: 보호층
104: 반도체 영역 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
116: 채널 형성 영역 120: 불순물 영역
122: 금속층 124: 금속 화합물 영역
126: 전극 128, 130: 절연층
142a, 142b: 소스 또는 드레인 전극 144: 산화물 반도체 층
143a, 143b: 절연층 146: 게이트 절연층
148a: 게이트 전극 148b: 전극
150, 152: 절연층 154: 전극
156: 배선 160, 162: 트랜지스터
164: 용량 소자 170: 메모리 셀
180, 182: 다중화기 190: 제 1 구동 회로
192: 제 2 구동 회로 701, 702: 하우징
703: 표시부 704: 키보드
711: 본체 712: 스타일러스
713: 표시부 714: 조작 버튼
715: 외부 인터페이스 720: 전자서적 판독기
721, 723: 하우징 725, 727: 표시부
731: 전원 스위치 733: 조작 키
735: 스피커 737: 축부
740, 741: 하우징 742: 표시 패널
743: 스피커 744: 마이크로폰
745: 조작 키 746: 포인팅 디바이스
747: 카메라 렌즈 748: 외부 접속 단자
749: 태양 전지 셀 750: 외부 메모리 슬롯
761: 본체 763: 접안부
764: 조작 스위치 765: 표시부
766: 배터리 767: 표시부
770: 텔레비전 장치 771: 하우징
773: 표시부 775: 스탠드
780: 리모콘 조작기 800: 측정 시스템
802: 용량 소자
804, 805, 806, 808: 트랜지스터

Claims (9)

  1. 반도체 장치에 있어서:
    비트선;
    소스선;
    전위 변경 회로; 및
    메모리 셀로서,
    제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 반도체를 포함한 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터,
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 반도체를 포함한 제 2 채널 형성 영역을 포함한 제 2 트랜지스터, 및
    용량 소자를 포함하는, 상기 메모리 셀을 포함하며,
    상기 제 1 반도체는 상기 제 2 반도체와 상이하고,
    상기 제 1 게이트 전극, 상기 제 2 드레인 전극, 및 상기 용량 소자의 전극들 중 하나는 전하를 보유하는 노드를 형성하기 위해 서로 전기적으로 접속되고,
    상기 소스선, 상기 전위 변경 회로의 단자들 중 하나, 및 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
    상기 비트선, 상기 제 2 소스 전극, 및 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
    상기 전위 변경 회로는 상기 소스선에 제 1 전위 또는 제 2 전위를 선택적으로 인가하도록 구성되며,
    상기 제 1 전위는 상기 비트선의 전위와 동일하며 상기 제 2 전위는 상기 비트선의 상기 전위와 상이한, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 반도체는 산화물 반도체인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전위 변경 회로는, 상기 제 1 트랜지스터를 턴 온하는 전위가 상기 노드에 인가될 때, 상기 제 1 전위를 상기 소스선에 인가하도록 구성되는, 반도체 장치.
  4. 반도체 장치에 있어서:
    기록 워드선;
    판독 워드선;
    비트선;
    소스선;
    전위 변경 회로; 및
    메모리 셀로서,
    제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 반도체를 포함한 제 1 채널 형성 영역을 포함한 제 1 트랜지스터,
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 반도체를 포함한 제 2 채널 형성 영역을 포함한 제 2 트랜지스터, 및
    용량 소자를 포함하는, 상기 메모리 셀을 포함하고,
    상기 제 1 반도체는 상기 제 2 반도체와 상이하고,
    상기 제 1 게이트 전극, 상기 제 2 드레인 전극, 및 상기 용량 소자의 전극들 중 하나는 전하를 보유하는 노드를 형성하기 위해 서로 전기적으로 접속되고,
    상기 소스선, 상기 전위 변경 회로의 단자들 중 하나, 및 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
    상기 비트선, 상기 제 2 소스 전극, 및 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
    상기 판독 워드선 및 상기 용량 소자의 상기 전극들 중 다른 하나는 서로 전기적으로 접속되고,
    상기 기록 워드선 및 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 전위 변경 회로는 상기 소스선에 제 1 전위 또는 제 2 전위를 선택적으로 인가하도록 구성되며,
    상기 제 1 전위는 상기 비트선의 전위와 동일하고 상기 제 2 전위는 상기 비트선의 상기 전위와 상이한, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 반도체는 산화물 반도체인, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 전위 변경 회로는, 상기 제 1 트랜지스터를 턴 온하는 전위가 상기 노드에 인가될 때, 상기 제 1 전위를 상기 소스선에 인가하도록 구성되는, 반도체 장치.
  7. 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 드레인 전극, 및 용량 소자의 전극들 중 하나가 전하를 보유하는 노드를 형성하기 위해 전기적으로 접속되는 반도체 장치를 구동하기 위한 방법에 있어서,
    상기 제 1 트랜지스터를 턴 온하는 전위가 상기 노드에 인가될 때, 상기 제 1 트랜지스터의 소스 전극의 전위 및 상기 제 1 트랜지스터의 드레인 전극의 전위를 서로 동일하게 만드는 단계를 포함하며,
    상기 제 2 트랜지스터는 산화물 반도체를 포함한 채널 형성 영역을 포함하는, 반도체 장치 구동 방법.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 상기 제 2 트랜지스터의 상기 채널 형성 영역에서의 반도체 재료와 상이한 반도체 재료를 포함하는, 반도체 장치 구동 방법.
  9. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극의 상기 전위 및 상기 제 1 트랜지스터의 상기 드레인 전극의 상기 전위는 상기 제 1 트랜지스터의 상기 소스 전극에 접속된 소스선의 전위를 제어하는 전위 변경 회로에 의해 서로 동일해지는, 반도체 장치 구동 방법.
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