KR101587925B1

KR101587925B1 - 표시기판, 이의 제조 방법 및 이를 갖는 표시장치

Info

Publication number: KR101587925B1
Application number: KR1020090096565A
Authority: KR
Inventors: 김동규; 조세형; 나혜석; 정미혜; 기동현; 백승수
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-10-12
Filing date: 2009-10-12
Publication date: 2016-01-25
Also published as: KR20110039633A

Abstract

표시기판은 제1 화소전극 및 제2 화소전극을 포함한다. 제1 화소전극은 복수의 전극바들을 포함한다. 데이터 라인은 제1 화소전극에 데이터 전압을 인가한다. 제2 화소전극은 복수의 전극바들을 포함하고, 제1 화소전극과 교대로 배치된다. 제1 전원 라인은 게이트 라인과 인접하게 형성되어 제2 화소전극에 제1 전압을 인가한다. 제2 전원 라인은 제1 전원 라인과 교차하고 제1 전원 라인과 전기적으로 연결된다. 제1 스위칭 소자는 데이터 라인, 게이트 라인 및 제1 화소전극에 전기적으로 연결된다. 제2 스위칭 소자는 제1 전원 라인, 게이트 라인 및 제2 화소전극에 전기적으로 연결된다. 상기 표시 영역의 일측에서 발생할 수 있는 제2화소전극 충전율 저하가 방지될 수 있어 표시 품질이 향상된다.

수평전계, 수직배향, 세로 전원라인, 가로 전원라인

Description

표시기판, 이의 제조 방법 및 이를 갖는 표시장치{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE DISPLAY SUBSTRATE}

본 발명은 표시기판, 이의 제조 방법 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시키기 위한 표시기판, 이의 제조 방법 및 이를 갖는 표시장치에 관한 것이다.

표시장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 제1 화소전극 및 제2 화소전극 등 전기장 생성 전극이 형성되어 있는 표시 기판과, 대향 기판을 포함한다. 또한, 상기 표시장치는 상기 표시 기판 및 상기 대향 기판 사이에 개재되어 있는 액정층을 포함한다.

상기 표시장치는 상기 전기장 생성 전극에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 이를 통하여 상기 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

상기 액정층 내의 액정 분자들은 상기 제1 화소전극 및 상기 제2 화소전극 사이에 형성된 전기장에 의해 수직배향(vertical alignment, VA) 모드로 동작될 수 있다. 예를 들어, 상기 제1 화소전극 및 상기 제2 화소전극 사이에 전기장이 형성되지 않을 때, 상기 표시패널은 블랙 영상을 구현하고, 상기 제1 화소전극 및 상기 제2 화소전극 사이에 수평 전기장이 형성될 때 여러가지 계조를 구현한다.

여기서, 상기 표시패널은 영상이 표시되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변영역을 포함한다.

그러나, 상기 제2 화소전극에 제1 전압 및 제2 전압이 인가될 때, 상기 제1 전압 및 상기 제2 전압이 인가되는 전원라인들은 가로 전원라인 또는 세로 전원라인이므로 각각 한 방향으로만 연장되어 형성된다. 따라서, 상기 전원라인들에서 상기 제1 및 제2 전압들의 전달 지연이 발생할 수 있다. 이로 인해 상기 표시영역의 일부 영역에서 상기 제2 화소전극의 충전율이 저하되어 표시 품질이 떨어지는 문제점이 발생할 수 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상시키기 위한 표시기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시기판의 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시기판을 포함하는 표시장치를 제공하는 것이다.

상기한 본 발명의 목적을 달성하기 위하여, 일 실시예에 따른 표시기판은 제1 화소전극, 데이터 라인, 제2 화소전극, 게이트 라인, 제1 전원 라인, 제2 전원 라인, 제1 스위칭 소자 및 제2 스위칭 소자를 포함한다. 상기 제1 화소전극은 복수의 전극바들을 포함한다. 상기 데이터 라인은 상기 제1 화소전극에 데이터 전압을 인가한다. 상기 제2 화소전극은 복수의 전극바들을 포함하고, 상기 제1 화소전극과 교대로 배치된다. 상기 제1 전원 라인은 상기 게이트 라인과 인접하게 형성되어 상기 제2 화소전극에 제1 전압을 인가한다. 상기 제2 전원 라인은 상기 제1 전원 라인과 교차하고 상기 제1 전원 라인과 전기적으로 연결된다. 상기 제1 스위칭 소자는 상기 데이터 라인, 상기 게이트 라인 및 상기 제1 화소전극에 전기적으로 연결된다. 상기 제2 스위칭 소자는 상기 제1 전원 라인, 상기 게이트 라인 및 상기 제2 화소전극에 전기적으로 연결된다.

본 발명의 실시예에서, 상기 제2 전원 라인은 복수의 데이터 라인들 마다 배치될 수 있다.

본 발명의 실시예에서, 제3 화소전극, 제4 화소전극, 제3 전원 라인 및 제4 전원 라인을 더 포함할 수 있다. 상기 제3 화소전극은 복수의 전극바들을 포함하고, 상기 제1 화소전극과 인접하게 배치된다. 상기 제4 화소전극은 복수의 전극바들을 포함하고, 상기 제3 화소전극과 교대로 배치된다. 상기 제3 전원 라인은 상기 제4 화소전극에 제2 전압을 인가하고, 상기 제1 전원라인과 인접하게 배치된다. 상기 제4 전원 라인은 상기 제3 전원 라인과 교차하는 방향으로 연장되고 상기 제3 전원 라인과 전기적으로 연결된다.

본 발명의 실시예에서, 상기 제4 전원 라인은 복수의 데이터 라인들 마다 배 치될 수 있다.

본 발명의 실시예에서, 상기 제2 전원 라인과 상기 제4 전원 라인 사이에는 복수의 데이터 라인들이 배치될 수 있다.

본 발명의 실시예에서, 상기 제2 전원 라인 및 상기 제4 전원 라인 각각은 상기 데이터 라인의 연장방향으로 이웃하는 화소들에 대해 상기 데이터 라인을 기준으로 좌우 교대로 배치될 수 있다.

본 발명의 실시예에서, 상기 게이트 라인 및 상기 제3 화소전극에 연결된 제3 스위칭 소자와, 상기 제3 전원 라인, 상기 게이트 라인 및 상기 제4 화소전극에 연결된 제4 스위칭 소자를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제2 스위칭 소자는, 상기 게이트 라인과 전기적으로 연결된 제1 게이트 전극과, 상기 제1 전원 라인과 전기적으로 연결된 제1 소스 전극과, 상기 제2 화소전극과 전기적으로 연결된 제1 드레인 전극을 포함하고, 상기 제1 소스 전극은 상기 제2 전원 라인과 연결될 수 있다.

상기한 본 발명의 다른 목적을 달성하기 위하여, 일실시예에 따른 표시기판의 제조 방법에서, 베이스 기판 상에 제1 방향으로 연장된 게이트 라인 및 상기 게이트 라인과 인접하는 제1 전원라인이 형성된다. 이어서, 상기 제1 전원라인이 형성된 상기 베이스 기판상에 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인과 제2 전원 라인이 형성된다. 이어서, 상기 데이터 라인 및 상기 제2 전원 라인이 형성된 상기 베이스기판 상에, 상기 데이터 라인과 제1 스위칭 소자를 통해 전기적으로 연결되고 복수의 전극바들을 포함하는 제1 화소전극과, 상기 제1 전원 라인과 제2 스위칭 소자를 통해 전기적으로 연결되고 상기 제1 화소전극과 교대로 배치된 복수의 전극바들을 포함하는 제2 화소전극이 형성된다. 이어서, 상기 제1 전원 라인과 상기 제2 전원 라인이 전기적으로 연결된다.

본 발명의 실시예에서, 상기 제1 전원 라인을 형성하는 단계는 상기 제1 방향으로 연장되고, 상기 제1 전원 라인과 인접한 제3 전원 라인을 더 형성할 수 있다.

본 발명의 실시예에서, 상기 제2 전원 라인을 형성하는 단계는 상기 제2 방향으로 연장된 제4 전원 라인을 더 형성할 수 있다.

본 발명의 실시예에서, 상기 제2 전원 라인과 상기 제4 전원 라인 사이에는 복수의 데이터 라인들이 형성될 수 있다.

본 발명의 실시예에서, 상기 제1 전원 라인 및 상기 제2 전원 라인은 제1 투명전극을 통해 전기적으로 연결될 수 있다.

본 발명의 실시예에서, 상기 제1 전원 라인 및 상기 제2 전원 라인은 상기 제1 스위칭 소자의 소스 전극을 통해 전기적으로 연결될 수 있다.

상기한 본 발명의 또 다른 목적을 달성하기 위하여, 일실시예에 따른 표시장치는 표시 기판, 대향 기판 및 액정층을 포함한다. 상기 표시 기판은 제1 화소전극, 데이터 라인, 제2 화소전극, 게이트 라인, 제1 전원 라인, 제2 전원 라인, 제1 스위칭 소자 및 제2 스위칭 소자를 포함한다. 상기 제1 화소전극은 복수의 전극바들을 포함한다. 상기 데이터 라인은 상기 제1 화소전극에 데이터 전압을 인가한다. 상기 제2 화소전극은 복수의 전극바들을 포함하고, 상기 제1 화소전극과 교대로 배치된다. 상기 게이트 라인은 상기 데이터 라인과 교차한다. 상기 제1 전원 라인은 상기 게이트 라인과 인접하게 형성되어 상기 제2 화소전극에 제1 전압을 인가한다. 상기 제2 전원 라인은 상기 제1 전원 라인과 교차하고 상기 제1 전원 라인과 전기적으로 연결된다. 상기 제1 스위칭 소자는 상기 데이터 라인, 상기 게이트 라인 및 상기 제1 화소전극에 전기적으로 연결된다. 상기 제2 스위칭 소자는 상기 제1 전원 라인, 상기 게이트 라인 및 상기 제2 화소전극에 전기적으로 연결된다. 상기 대향 기판은 상기 표시 기판과 대향한다. 상기 액정층은 상기 표시 기판 및 상기 대향 기판 사이에 개재된다.

본 발명의 실시예에서, 상기 표시 기판은 복수의 전극바들을 포함하고, 상기 제1 화소전극과 인접한 제3 화소전극과, 복수의 전극바들을 포함하고, 상기 제3 화소전극과 교대로 배치된 제4 화소전극과, 상기 제4 화소전극에 제2 전압을 인가하고, 상기 제1 전원라인과 인접한 제3 전원 라인과, 상기 제3 전원 라인과 교차하는 방향으로 연장되고 상기 제3 전원 라인과 전기적으로 연결된 제4 전원 라인을 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제2 전원 라인과 상기 제4 전원 라인 사이은 복수의 데이터 라인들마다 교대로 배치될 수 있다.

본 발명의 실시예에서, 상기 액정층은 전계 미인가시 수직 배향되고 전계 인가시 서로 다른전압이 인가되는 상기 제1 화소전극 및 상기 제2 화소전극에 의해 수평 전계가 형성될 수 있다.

본 발명의 실시예에서, 상기 표시 장치는 영상이 표시되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 제2 및 제4 전원 라인들과 연결되는 파워 라인은 상기 표시 영역의 상부, 좌측 및 우측의 상기 주변 영역에 배치될 수 있다.

본 발명에 따르면, 표시기판의 게이트 라인의 연장방향으로 배치되는제1 및 제3 전원 라인들과 각각 연결된 제2 및 제4 전원 라인들이 복수의 데이터 라인마다 교대로 형성됨으로써 표시 영역 전체에 걸쳐 제1 전압 및 제2 전압이 지연 없이 전달 될 수 있다. 따라서, 상기 표시 영역의 일측에서 발생할 수 있는 제2 화소전극 충전율 저하가 방지될 수 있어 표시 품질이 향상될 수 있다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 표시장치의 평면도이다.

도 1을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(1000)과 표시 패널(1000)을 구동하기 위한 게이트 라인 구동부(1010) 및 데이터 라인 구동부(1030)를 포함한다.

상기 표시 패널(1000)은 표시기판(100)과, 상기 표시기판(100)에 대향 결합되는 대향 기판(200, 예컨대 컬러필터 기판) 및 상기 표시기판(100)과 상기 대향 기판(200) 사이에 개재된 액정층(미도시)을 포함한다. 여기서, 상기 표시 패 널(1000)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1 및 제2 주변 영역(PA1, PA2)으로 구분된다.

상기 표시 영역(DA)는 데이터 신호를 전달하는 데이터 라인(D) 및 게이트 신호를 전달하는 게이트 라인(G)을 포함한다. 상기 게이트 라인(G)은 제1 방향(DI1)으로 연장되고 상기 데이터 라인은 제2 방향(DI2)으로 연장된다

여기서, 상기 제1 주변 영역(PA1)은 상기 데이터 라인(D)들의 일단부에 위치하고 상기 제2 주변 영역(PA2)은 상기 게이트 라인(G)들의 일단부에 위치한다. 도 1에서는 상기 표시 영역(DA)의 좌측에 배치된 상기 제2 주변 영역(PA2)을 도시하였지만, 상기 제2 주변 영역(PA2)은 상기 표시 영역(DA)의 우측에도 배치될 수 있다.

상기 게이트 라인 구동부(1010)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 상기 게이트 라인(G)들에 순차적으로 상기 게이트 신호를 출력한다. 이러한 상기 게이트 라인 구동부(1010)는 적어도 하나 이상의 게이트 라인 구동칩(1011)으로 이루어진다. 상기 게이트 라인 구동부(1010)는 상기 제2 주변 영역(PA2)에 형성된다. 상기 게이트 라인 구동부(1010)는 게이트 라인 구동칩 없이 상기 표시 패널(1000)의 상기 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성될 수도 있다. 이에 따라, 부품 실장 공간을 따로 확보할 필요가 없으므로, 표시 장치의 박형화가 가능하다.

또한, 상기 게이트 라인 구동칩(1011)은 인쇄회로기판(미도시)과 표시 패널 사이에 위치하는 테이프 캐리어 패키지(TCP) 상에 부착될 수 있다.

상기 데이터 라인 구동부(1030)는 상기 게이트 신호에 동기하여 상기 데이터 라인(D)들에 아날로그 형태의 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 라인 구동칩(1031)으로 이루어진다.

상기 데이터 라인 구동칩(1031)은 칩-온-글래스(COG) 형식으로 표시 패널의 상기 제1 주변 영역(PA1)에 직접적으로 부착될 수 있다. 복수의 데이터 라인 구동칩(1031)들은 가요성 필름(1070)을 통해 상기 데이터 라인 구동칩(1031)들에 파워 라인(1050)을 제공할 수 있다.

상기 파워 라인(1050)은 상기 게이트 라인 구동칩(1011)에도 연장될 수 있다. 도시되지는 않았지만, 상기 데이터 라인 구동칩(1031)로부터 연장된 상기 파워 라인(1050)은 상기 게이트 라인 구동칩(1011)과 전기적으로 연결될 수 있도록 배치된다.

도 2는 도 1의 파워 라인을 도시한 레이 아웃이다.

도 1 및 도 2를 참조하면, 상기 파워 라인(1050)은 제1 파워선(1051a) 및 제2 파워선(1052a)을 포함할 수 있다.

상기 제1 파워선(1051a)는 상기 제1 방향(DI1)으로 로 연장되는 제3 파워선(1051b)과 제1 브릿지(1053a)를 통해 전기적으로 연결된다. 상기 제2 파워선(1052a)은 상기 제1 방향(DI1)으로 로 연장되는 제4 파워선(1052b)와 제2 브릿지(1053b)를 통해 전기적으로 연결된다.

상기 제3 파워선(1051b)으로부터 상기 제2 방향(DI2)으로 연장되는 제1 서브 파워선(1051c)은 복수의 화소마다 하나씩 배치되어 연결된 화소들에 소정의 전압을 인가한다. 마찬가지로, 상기 제4 파워선(1052b)으로부터 상기 제2 방향(DI2)으로 연장되는 제2 서브 파워선(1052c)은 복수의 화소마다 하나씩 배치되어 연결딘 화소들에 소정의 전압을 인가한다.

상기 제3 파워선(1051b)와 상기 제4 파워선(1052b)은 상기 표시패널(1000)을 가로로 가로지르는 형상을 갖는다. 또한, 복수의 상기 제3 파워선들(1051b)과 복수의 상기 제4 파워선들(1052b)은 상기 제1 방향(DI1)으로 상기 게이트 라인들에 대응하여 하나씩 배치된다.

도시되지는 않았지만, 상기 파워 라인(1050)이 포함하는 상기 제1 파워선(1051a) 및 상기 제2 파워선(1052a)이 상기 제2 영역에 배치된 상기 게이트 라인 구동칩(1011)에 연장될 수 있으므로, 상기 제1 방향(DI1)으로 연장된 복수의 상기 제3 파워선들(1051b)은 상기 표시 패널(1000)의 일측에서 상기 제2 방향(DI2)으로 연장되는 상기 제1 파워선(1051a)과 전기적으로 연결될 수 있고, 상기 제1 방향(DI1)으로 연장된 복수의 상기 제4 파워선들(1052b)은 상기 표시 패널(1000)의 일측에서 상기 제2 방향(DI2)으로 연장되는 상기 제2 파워선(1052a)와 전기적으로 연결될 수 있다.

도 3은 도 1의 표시패널의 평면도이다. 도 4는 도 3의 I-I'선을 따라 절단한 단면도이다. 도 5는 도 3의 II-II'선을 따라 절단한 단면도이다.

도 3 내지 도 5를 참조하면, 본 실시예에 따른 표시패널은 표시기판(100), 대향기판(200) 및 액정층(300)을 포함한다.

상기 표시기판(100)은 화소영역(P)이 복수 개 정의된 제1 베이스 기판(110)을 포함한다. 도 3에서는 제1 화소영역(PX(n,n)) 및 제2 화소영역(PX(n,n+1))을 예 로 들었다. 상기 제1 베이스 기판(110) 위에는 게이트 라인(121), 제1 전원 라인(131a) 및 제3 전원 라인(131b)을 포함하는 복수의 게이트 금속층이 형성된다.

상기 게이트 라인(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있으며, 각 게이트 라인(121)은 상부로 돌출한 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제3 게이트 전극(124c) 및 제4 게이트 전극(124d)을 포함한다.

상기 제1 내지 제4 게이트 전극들(124a 내지 124d)은 직사각형 형태이나, 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)의 모양 및 배치는 여러 형태로 변형될 수 있다.

상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b)은 제1 전압 및 제2 전압 등 소정의 전압을 인가 받으며, 주로 가로 방향으로 뻗어 있다. 여기서, 상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b)에는 서로 다른 전압이 인가될 수 있다.

게이트 절연막(140)은 상기 게이트 라인(121), 상기 제1 및 제3 전원 라인들(132, 131b), 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)을 덮도록 상기 하부 베이스 기판(110) 상에 형성된다.

상기 게이트 절연막(140) 위에는 수소화 비정질 또는 다결정 규소 등으로 만들어진 반도체층(154)이 형성되어 있다. 상기 반도체층(154) 각각은 상기 제1 내지 제4 게이트 전극들(124a 내지 124d) 위에 위치한다.

상기 반도체층(154) 위에는 오믹 콘택층(163)이 형성된다. 상기 오믹콘택층(163)은 인 등과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등과 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb), 제3 스위칭 소자(Qc) 및 제4 스위칭 소자(Qd)에 대응하는 상기 오믹 콘택층(163)은 서로 이격되어 형성된다.

상기 오믹 콘택층(163)을 포함하는 상기 베이스 기판(110) 위에는 제1 데이터 라인(171a), 제2 데이터 라인(171b), 제3 데이터 라인(171c), 제1 소스 전극(173a), 제2 소스 전극(173b), 제3 소스 전극(173c), 제4 소스 전극(173d), 제1 드레인 전극(175a), 제2 드레인 전극(175b), 제3 드레인 전극(175d) 및 제4 드레인 전극(175d)을 포함하는 데이터 금속층이 형성된다.

여기서, 상기 제1 데이터 라인(171a), 상기 제2 데이터 라인(171b), 상기 제3 데이터 라인(171c), 상기 제1 내지 제4 소스 전극들(173a 내지 173d), 제1 내지 제4 드레인 전극들(175a 내지 175d)은 동일한 마스크로 동시에 패터닝 될 수 있다.

상기 제1 내지 제3 데이터 라인들(171a 내지 171c)은 데이터 신호를 전달한다. 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)은 세로 방향으로 뻗어 상기 게이트 라인(121), 상기 제1 및 제3 전원 라인들(131a, 131b)과 교차한다. 여기서, 상기 제1 및 제2 데이터 라인들(171a, 171b)은 서로 다른 전압이 인가될 수 있다. 마찬가지로, 상기 제2 및 제3 데이터 라인들(171b, 171c)은 서로 다른 전압이 인가될 수 있다.

상기 제2 데이터 라인(171b)과 근접하는 상기 제1 화소영역(PX(n,n))에는 상기 제1 전원라인(131a)과 전기적으로 연결되는 제2 전원 라인(179a)이 형성된다. 도 3에는 도시되지 않았지만, 상기 제3 전원 라인(131b)과 전기적으로 연결되는 제4 전원 라인과 상기 제2 전원 라인(179a) 사이에 복수의 데이터 라인들이 배치될 수 있다. 여기서, 상기 제2 전원 라인(179a) 및 상기 제4 전원 라인의 폭들은 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)의 폭들보다 작을 수 있다.

상기 제1 소스 전극(173a) 및 상기 제3 소스 전극(173c)은 상기 제1 및 제2 데이터 라인들(171a, 171b)로부터 돌출되어 상기 제1 및 제3 게이트 전극들(124a, 124c)을 향하여 U자형으로 굽은 형상을 갖는다. 마찬가지로, 상기 제2 소스 전극(173b) 및 상기 제4 소스 전극(173d)은 상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b)로부터 각각 돌출되어 상기 제2 및 제4 게이트 전극들(124b, 124d)을 향하여 U자형으로 굽은 형상을 갖는다.

상기 제2 소스 전극(173b)는 상기 제1 전원 라인(131a)를 향하여 연장되고 상기 제2 소스 전극(173b)의 일단에는 제1 콘택홀(CH1)을 통해 상기 제1 전원 라인(131a)과 전기적으로 연결되기 위한 제1 소스 콘택전극(177a)이 형성된다.

상기 제4 소스 전극(173d)는 상기 제3 전원 라인(131b)를 향하여 연장되고 상기 제4 소스 전극(173d)의 일단에는 제2 콘택홀(CH2)을 통해 상기 제3 전원 라인(131b)과 전기적으로 연결되기 위한 제2 소스 콘택전극(177b)이 형성된다.

상기 제1 내지 제4 드레인 전극들(175a 내지 175d)의 막대형인 한 쪽 끝 부분은 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)을 중심으로 구부러진 상기 제1 내지 제4 소스 전극들(173a 내지 173d)으로 일부 둘러싸여 있다.

상기 제1 내지 제4 게이트 전극들(124a 내지 124d), 상기 제1 내지 제4 소스 전극들(173a 내지 173d) 및 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)은 상기 반도체층(154)와 함께 상기 제1 내지 제4 스위칭 소자들(Qa 내지 Qd)을 이룬 다.

여기서, 상기 제1 내지 제4 스위칭 소자들(Qa 내지 Qd)의 채널은 상기 제1 내지 제4 소스 전극들(173a 내지 173d)과 상기 제1 내지 제4 드레인 전극들(175a 내지 175d) 사이의 상기 반도체층(154)에 각각 형성된다.

상기 오믹 콘택층(163)은 상기 반도체층(154)과, 상기 제1 내지 제4 소스 전극들(173a 내지 173d) 사이에 존재하여 그 사이의 접촉 저항을 낮추어 준다. 마찬가지로, 상기 오믹 콘택층(163)은 상기 반도체층(154)과, 상기 제1 내지 제4 드레인 전극들(175a 내지 175d) 사이에 존재하여 그 사이의 접촉 저항을 낮추어 준다.

상기 제1 드레인 전극(175a)이 확장된 제1 드레인 콘택전극(177c)은 제3 콘택홀(CH3)을 통해 제1 화소전극(191a)과 연결된다.

상기 제2 드레인 전극(175b)이 확장된 제2 드레인 콘택전극(177d)은 제4 콘택홀(CH4)을 통해 제2 화소전극(191b)과 연결된다.

상기 제3 드레인 전극(175c)이 확장된 제3 드레인 콘택전극(177e) 은 제5 콘택홀(CH5)을 통해 제3 화소전극(191c)과 연결된다.

상기 제4 드레인 전극(175d)이 확장된 제4 드레인 콘택전극(177f) 은 제6 콘택홀(CH6)을 통해 제4 화소전극(191c)과 연결된다.

데이터 절연막(180)은 상기 제1 내지 제3 데이터 라인들(171a 내지 171c), 상기 제1 내지 제4 소스 전극들(173a 내지 173d), 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)을 덮도록 상기 게이트 절연막(140) 상에 형성된다.

상기 데이터 절연막(180)은 무기 절연막(181) 및 유기 절연막(182)을 포함할 수 있다. 상기 무기 절연막(181)은 상기 제1 내지 제3 데이터 라인들(171a 내지 171c), 상기 제1 내지 제4 소스 전극들(173a 내지 173d), 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)을 덮도록 형성된다. 또한, 상기 유기 절연막(182)은 상기 무기 절연막(181)을 덮도록 형성된다.

상기 제1 및 제2 소스 콘택전극들(177a, 177b)과, 상기 제1 내지 제4 드레인 콘택전극들(177a 내지 177d)가 노출되도록 상기 데이터 절연막(180)에는 상기 제1 내지 제6 콘택홀들(CH1 내지 CH6)이 형성된다. 여기서, 상기 제1 및 제2 콘택홀들(CH1, CH2)은 상기 제1 및 제3 전원 라인들(131a, 131b)이 노출되도록 형성된 상기 게이트 절연막(140)의 홀들을 포함한다.

상기 데이터 절연막(180) 위에는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어진 상기 제1 및 제3 화소전극들(191a, 191c), 상기 제2 및 제4 화소전극들(191b, 191d), 제1 투명 전극(193) 및 제2 투명 전극(195)가 형성된다.

상기 제1 및 제3 화소전극들(191a, 191c)은 상기 제1 및 제2 데이터 라인들(171a, 171b)로부터 서로 다른 전압을 인가받는다.

상기 제2 및 제4 화소전극들(191b, 191d)은 상기 제1 및 제3 전원 라인들(131a, 131b)로부터 서로 다른 전압을 인가받는다.

상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b) 사이에 수평 전기장이 형성될 때 여러가지 계조를 구현한다. 이때, 계조에 따라, 상기 제1 데이터 라인(171a)의 전압이 조절될 수 있다.

또한, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 사이에 수평 전기장이 형성될 때 여러가지 계조를 구현한다. 이때, 계조에 따라, 상기 제2 데이터 라인(171b)의 전압이 조절될 수 있다.

상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b)은 각각 전극바들을 포함하여, 각각이 포함하는 전극바들은 서로 교대로 배치되고, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d)은 서로 교대로 배치된다.

구체적으로, 상기 제1 화소전극(191a) 및 상기 제3 화소전극(191c)은 상기 제1 및 제3 드레인 전극들(175a, 175c)와 전기적으로 연결되어 세로 방향으로 뻗는 제1 줄기부를 포함하고, 상기 제1 줄기부의 중앙 부분을 기준으로 상부에서는 제1 대각선 방향으로, 상기 제1 줄기부의 중앙 부분을 기준으로 하부에서는 제2 대각선 방향으로 비스듬히 뻗어 나가는 제1 가지부를 포함한다. 상기 제1 대각선 방향이 상기 게이트 라인(121)과 이루는 각은 대략 45도 또는 225도 일 수 있고, 상기 제2 대각선 방향이 상기 게이트 라인(121)과 이루는 각은 대략 135도 또는 315도 일 수 있다.

상기 제2 화소전극(191b) 및 제4 화소전극(191d)은 상기 제2 및 제4 드레인 전극들(175b, 175d)와 전기적으로 연결되어 세로 방향으로 뻗는 제2 줄기부를 포함하고, 상기 제2 줄기부의 중앙 부분을 기준으로 상부에서는 제1 대각선 방향으로, 상기 제2 줄기부의 중앙 부분을 기준으로 하부에서는 제2 대각선 방향으로 비스듬히 뻗어 나가는 제2 가지부를 포함한다. 상기 제1 대각선 방향이 상기 게이트 라인(121)과 이루는 각은 대략 45도일 수 있고, 상기 제2 대각선 방향이 상기 게이트 라인(121)과 이루는 각은 대략 315도 일 수 있다.

즉, 상기 제1 화소(PX(n,n)) 및 상기 제2 화소(PX(n,n+1)) 각각에서 제1 및 제2 가지부들은 일정한 간격을 두고 서로 맞물려서 교대로 배치되어 빗살 무늬를 이룬다.

상기 제1 투명 전극(193)은 상기 제1 콘택홀(CH1)을 통해 노출된 상기 제1 전원라인(131a) 및 노출된 상기 제2 소스 전극(173b)을 전기적으로 연결시키는 역할을 한다. 또한, 상기 제1 투명 전극(193)은 상기 제1 전원라인(131a)와 상기 제2 전원 라인(179a)을 전기적으로 연결시킨다.

상기 제2 전원 라인(179a)에 근접한 영역에서의 상기 제1 전원라인(131a) 상부에 형성된 상기 게이트 절연막(140) 및 상기 데이터 절연막(180)에는 상기 제1 전원라인(131a)이 노출되도록 제7 콘택홀(CH7)이 형성된다. 상기 제1 전원라인(131a)에 근접한 영역에서의 상기 제2 전원 라인(179a) 상부에 형성된 상기 데이터 절연막(180)에는 상기 제2 전원 라인(179a)이 노출되도록 제8 콘택홀(CH8)이 형성된다. 상기 제1 투명 전극(193)은 상기 제7 및 제8 콘택홀들(CH7, CH8)을 통해 노출된 상기 제1 전원라인(131a) 및 상기 제2 전원 라인(179a)과 각각 접속한다. 따라서, 상기 제1 전원라인(131a) 및 상기 제2 전원 라인(179a)는 전기적으로 연결될 수 있다.

상기 제2 투명 전극(195)은 상기 제2 콘택홀(CH2)을 통해 노출된 상기 제3 전원라인(131b) 및 노출된 상기 제4 소스 전극(173d)을 전기적으로 연결시키는 역할을 한다. 도 3에는 도시되지 않았지만, 상기 제4 전원 라인 또한 상기 제2 투명 전극(195)에 의해 상기 제3 전원 라인(131b)과 전기적으로 연결될 수 있다.

본 실시예에서는 상기 제1 화소영역 및 상기 제2 화소영역은 직사각형의 형상을 갖지만 지그재그의 형상을 가질 수도 있다.

상기 하부 배향막(11)은 상기 제1 및 제3 화소전극들(191a, 191c) 및 상기 제2 및 제4 화소전극들(191b, 191d) 이 형성된 상기 하부 베이스 기판(110) 위에 형성되어, 상기 액정층(300)의 액정 분자를 수직 방향, 즉 표시기판(100)으로부터 대향기판(200)을 향하는 방향으로 배향한다.

상기 대향기판(200)은 상기 표시기판(100)과 마주보도록 배치된다

상기 대향기판(200)은 상부 베이스 기판(210), 차광패턴(220), 컬러필터 패턴(230), 오버 코팅층(250) 및 상부 배향막(21)을 포함할 수 있다.

상기 차광패턴(220)은 상기 제1 및 제3 화소전극들(191a, 191c) 및상기 제2 및 제4 화소전극들(191b, 191d)사이의 빛샘을 막고 상기 제1 및 제3 화소전극들(191a, 191c) 및상기 제2 및 제4 화소전극들(191b, 191d)과 마주하는 개구 영역을 정의한다. 따라서 차광되지 않는 개구 영역에는 상기 컬러필터 패턴(230)이 형성된다.

상기 컬러필터 패턴(230)은 예를 들어, 적색 필터, 녹색 필터 및 청색 필터를 포함할 수 있다. 상기 오버 코팅층(250)은 상기 컬러필터 패턴(230) 및 상기 차광패턴(220)을 덮는다.

본 실시예에서는 상기 상기 차광패턴(220) 및 상기 컬러필터 패턴(230)이 상기 대향기판(200)에 형성되는 것을 도시하였으나, 상기 차광패턴(220) 및 상기 컬 러필터 패턴(230)은 상기 표시기판(100)에 형성될 수도 있다.

상기 차광패턴(220) 및 상기 컬러필터 패턴(230) 상에 상기 오버 코팅층(250)이 형성되어 있다. 상기 오버 코팅층(250)은 절연물로 만들어질 수 있으며, 상기 컬러필터 패턴(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 상기 오버 코팅층(250)은 생략할 수 있다.

상기 상부 배향막(21)은 상기 오버 코팅층(250) 상에 형성되어 상기 액정층(300)을 수직 배향시킨다.

상기 액정층(300)은 상기 표시기판(100) 및 상기 대향기판(200) 사이에 개재된다. 상기 액정층(300)은 양의 유전율 이방성을 가지는 액정 분자를 포함하며 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다.

상기 액정층(300) 내의 액정들의 배열은 상기 제1 화소전극(191a)및 상기 제2 화소전극(191b) 사이에 형성된 전기장에 의해 변경되고, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 사이에 형성된 전기장에 의해 변경된다. 그 결과 상기 액정층(300)의 광투과율이 상기 전기장의 세기에 따라 변경될 수 있다.

구체적으로, 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b) 에 극성이 서로 다른 전압을 인가하면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수평인 전기장(electric field)이 생성되어 화이트 모드가 구현된다. 반면, 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b)에 동일한 전압이 인가되면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수평인 전기장이 생성되어 블랙 모드가 구현된다.

마찬가지로, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 에 극성이 서로 다른 전압을 인가하면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수평인 전기장(electric field)이 생성되어 화이트 모드가 구현된다. 반면, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d)에 동일한 전압이 인가되면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 전기장이 형성되지 않아 블랙 모드가 구현된다.

즉, 초기에 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 대해 수직으로 배향되어 있던 액정층(300)의 액정 분자들이 전기장에 응답하여 그 장축이 전기장의 방향에 수평한 방향으로 기울어지며, 액정 분자가 기울어진 정도에 따라 액정층(300)에 입사광의 편광의 변화 정도가 달라진다. 이러한 편광의 변화는 편광자에 의하여 투과율 변화로 나타나며 이를 통하여 표시패널은 영상을 표시한다.

이와 같이 수직 배향된 액정 분자를 사용하면 표시장치의 대비비(contrast ratio)를 크게 할 수 있고 광시야각을 구현할 수 있다. 또한 한 화소에 공통 전압에 대한 극성이 서로 다른 두 전압을 인가함으로써 구동 전압을 높이고 응답 속도를 빠르게 할 수 있다.

도 6a 내지 도 6c는 도 3의 표시기판의 제조방법을 설명하기 위한 단면도들이다.

도 3 및 도 6a를 참조하면, 상기 베이스 기판(110) 상에 상기 제1 방향(DI1) 으로 연장된 상기 게이트 라인(121), 상기 제1 전원 라인(131a), 상기 제3 전원 라인(131b)가 형성된다. 이때, 상기 제1 내지 제4 스위칭 소자들(Qa 내지 Qd)의 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)이 형성되고, 상기 게이트 절연층(140)이 형성된다. 여기서, 상기 제1 전원 라인(131a), 상기 제3 전원 라인(131c)은 상기 제1 방향(DI1)으로 형성된다.

이어서, 상기 게이트 절연막(140)이 형성된다.

도 3 및 도 6b를 참조하면, 상기 게이트 라인(121), 상기 제1 전원 라인(131a), 상기 제3 전원 라인(131c)이 형성된 상기 베이스 기판(110) 상에 상기 제1 내지 제3 데이터 라인들(171a 내지 171c), 상기 제1 소스 내지 제4 소스 전극들(173a 내지 173d), 상기 제1 내지 제4 드레인 전극들(175a 내지 175d), 상기 제2 전원라인(179a) 및 상기 제4 전원라인(미도시)가 형성된다. 여기서, 상기 제2 전원라인(179a) 및 상기 제4 전원라인(미도시)은 상기 제2 방향(DI2)으로 형성된다.

도 3 및 도 4을 참조하면, 상기 제1 데이터 라인(171a)과 전기적으로 연결되고 복수의 제1 화소전극바들을 포함하는 상기 제1 화소전극(191a)과, 상기 제1 전원 라인(131a)과 전기적으로 연결되고 상기 제1 화소전극바들과 교대로 배치된 복수의 제2 화소전극바들을 포함하는 상기 제2 화소전극(191b)과, 상기 제1 전원 라인(131a)과 상기 제2 전원 라인(179a)을 연결하는 상기 제1 투명 전극(193)을 형성한다.

이때, 상기 제2 데이터 라인(171b)과 전기적으로 연결되고 복수의 제3 화소전극바들을 포함하는 상기 제3 화소전극(191b)과, 상기 제3 전원 라인(131b)과 전기적으로 연결되고 상기 제3 화소전극바들과 교대로 배치된 복수의 제4 화소전극바들을 포함하는 상기 제4 화소전극(191d)과, 상기 제3전원 라인(131b)과 상기 제4 전원 라인(179b)을 연결하는 상기 제2 투명 전극(195)도 함께 형성한다.

도 7는 도 3에 도시된 표시 패널의 등가 회로도이다.

도 2 내지 도 7를 참조하면, 표시패널은 복수의 신호선들(Dj, Dj+1, Dj+2, Dj+3, Dj+4, Dj+5, Dj+6, Gi, Gi+1), 제1 접지선(GND1), 제1 전원선(AVDD1), 제2 접지선(GND21) 및 제2 전원선(AVDD21)을 포함한다. 여기서, i, j는 자연수이다.

상기 표시패널은 상기 복수의 신호선들(Dj, Dj+1, Dj+2, Dj+3, Dj+4, Dj+5, Dj+6, Gi, Gi+1), 상기 제1 접지선(GND1), 상기 제1 전원선(AVDD1), 상기 제2 접지선(GND21) 및 상기 제2 전원선(AVDD21)과 연결되어 대략 행렬의 형태로 배열된 복수의 화소를 포함한다.

여기서, 상기 제1 접지선(GND1) 및 상기 제1 전원선(AVDD1) 각각은 도 2의 상기 제3 파워선(1051b) 및 상기 제4 파워선(1052b)과 대응된다. 또한, 상기 제2 접지선(GND21) 및 상기 제2 전원선(AVDD21) 각각은 도 2의 상기 제1 서브 파워선(1051c) 및 상기 제2 서브 파워선(1052c)과 대응된다.

도 4 및 도 5에 도시한 구조로 볼 때 표시패널은 서로 마주하는 상기 어레이 기판(100) 및 상기 대향기판 (200)과 그 사이에 들어 있는 액정층(300)을 포함한다.

상기 신호선들(Dj, Dj+1, Dj+2, Dj+3, Dj+4, Dj+5, Dj+6, Gi, Gi+1)은 게이트 신호("주사 신호"라고도 함)를 전달하는 i번째 게이트 라인(Gi) 및 (i+1)번째 게이트 라인(Gi+1)과, 데이터 전압을 전달하는 j번째1 데이터 라인(Dj), (j+1)번째 데이터 라인(Dj+1), (j+2)번째 데이터 라인(Dj+2), (j+3)번째 데이터 라인(Dj+3), (j+4)번째 데이터 라인(Dj+4), (j+5)번째 데이터 라인(Dj+5) 및 (j+6)번째 데이터 라인(Dj+6)을 포함한다.

상기 i번째 및 (i+1)번째 게이트 라인들(Gi, Gi+1), 상기 제1 접지선(GND1) 및 상기 제1 전원선(AVDD1)은 대략 행 방향으로 뻗으며 서로가 거의 평행하다.

상기 j번째1 데이터 라인(Dj), 상기 (j+1)번째 데이터 라인(Dj+1), 상기 (j+2)번째 데이터 라인(Dj+2), 상기 (j+3)번째 데이터 라인(Dj+3), 상기 (j+4)번째 데이터 라인(Dj+4), 상기 (j+5)번째 데이터 라인(Dj+5) 및 상기 (j+6)번째 데이터 라인(Dj+6)와, 상기 제2 접지선(GND21) 및 상기 제2 전원선(AVDD21)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.

본 실시예에 따른 표시기판(100)의 제2 전원 라인(179a)은 상기 제2 데이터 라인(171b)의 연장 방향으로 이웃하는 화소들에 대응하여 일렬로 배치된다.

상기 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3, Dj+4, Dj+5, Dj+6)에서 인접하는 두 개의 데이터 라인들은 서로 반대되는 극성의 전압들을 인가 받는다.

도 3에 도시된 상기 제1 화소영역(PX(n,n)) 및 상기 제2 화소영역(PX(n,n+1))을 예로 들면, 도 7의 상기 (j+2)번째 데이터 라인(Dj+2), 상기 (j+3)번째 데이터 라인(Dj+3) 및 상기 (j+4)번째 데이터 라인(Dj+4)은 각각 도 3의 상기 제1 데이터 라인(171a), 상기 제2 데이터 라인(171b) 및 상기 제3 데이터 라인(171c)을 나타낸다.

도 7의 상기 제1 게이트 라인(Gi)은 도 3의 상기 게이트 라인(121)을 나타낸다. 도 7의 상기 제1 접지선(GND1) 및 상기 제1 전원선(AVDD1)은 각각 도 3의 상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b)을 나타내고 상기 제2 접지선(GND21)은 도 3의 상기 제2 전원 라인(179a)을 나타낸다. 상기 제2 전원선(AVDD21)은 도 3에는 도시되지 않았지만, 도 3의 설명에서 제시된 상기 제4 전원 라인과 대응된다. 또한, 상기 제1 및 제3 스위칭 소자들(Qa, Qc) 는 각각 상기 제1 및 제2 데이터 라인들(171a, 171b)에 전기적으로 연결되고, 상기 제2 및 제4 스위칭 소자들(Qb, Qd)는 각각 상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b)에 연결된다.

도 7를 다시 참조하면, 상기 (j+2)번째 데이터 라인(Dj+2) 및 상기 (j+3)번째 데이터 라인(Dj+3)은 각각 상기 제1 및 제3 스위칭 소자들(Qa, Qc)에 전기적으로 연결된다. 또한, 상기 제1 접지선(GND1) 및 상기 제1 전원선(AVDD1)은 각각 상기 제2 및 제4 스위칭 소자들(Qb, Qd)에 연결된다.

상기 제2 접지선(GND21) 및 상기 제2 전원선(AVDD21)는 각각 상기 (j+3)번째 데이터 라인(Dj+3) 및 상기 (j+6)번째 데이터 라인(Dj+6)에 근접하게 형성된다. 여기서, 상기 제1 전원선(AVDD1) 및 상기 제2 전원선(AVDD21)는 도 3에서 설명된 상기 제1 투명 전극(193)을 통해 전기적으로 연결되고, 상기 제1 접지선(GND1) 및 상기 제2 접지선(GND21)은 상기 제2 투명 전극(195)를 통해 전기적으로 연결된다.

따라서, 도 1의 상기 제1 주변 영역(PA1)의 상기 파워 라인(1050)에 상기 제2 접지선(GND21) 및 상기 제2 전원선(AVDD21)이 연결되어 있고, 복수의 제2 접지 선(GND21) 및 복수의 제2 전원선(AVDD21)이 각각 복수의 제1 접지선(GND1) 및 복수의 제1 전원선(AVDD1)에 각각 연결되어 있다. 따라서, 상기 제2 주변 영역(PA2)에 상기 파워 라인(1050)이 존재하지 않아도 상기 제1 전압 및 상기 제2 전압의 전달 시 지연이 거의 없으므로 상기 표시 영역(DA) 전체에 고르게 인가될 수 있다.

또한, 상기 제2 주변 영역(PA2)에 상기 파워 라인(1050)이 존재하는 경우에는 상기 제1 전압 및 상기 제2 전압의 전달 시 지연은 더욱 감소하므로 표시 품질이 더욱 향상될 수 있다.

도 3 및 도 7를 다시 참조하면, 상기 제1 및 제2 스위칭 소자들(Qa, Qb)에 연결된 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b) 각각은 상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b) 모두와 중첩되어 스토리지 커패시터들(Csa, Csg)을 형성한다. 마찬가지로, 상기 제3 및 제4 스위칭 소자들(Qc, Qd)에 연결된 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 각각은 상기 제1 전원 라인(131a) 및 상기 제3 전원 라인(131b) 모두와 중첩되어 스토리지 커패시터들(Csa, Csg)을 형성한다.

상기 제1 및 제2 화소들(PX(n,n), PX(n,n+1)) 각각의 화소들 내에 형성되는 화소전극들의 사이 각각에 액정층(300)은 유전체로서 기능하여, 상기 화소전극들과 상기 액정층(300)은 액정 커패시터(Clc)를 형성한다.

상기 액정층(300)은 유전율 이방성을 가지며, 액정층(300)의 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다.

도 8은 도 7에 도시된 등가회로도에 따른 전압파형도들이다. 여기서, X축은 시간(T)을 나타내고, Y축은 전압(V)을 나타낸다.

도 3 및 도 8을 참조하면, 상기 게이트 라인(121)에 인가되는 게이트신호(Sg)가 활성화 되기 전인 t0 내지 t1 시간동안, 상기 제1 화소전극(191a)의 전압 값(Va)은 약 1.6V 값을 유지하고, 상기 제3 화소전극(191c)의 전압 값(Vb)은 약 4.8V 값을 유지한다. 상기 게이트 라인(121)에 인가되는 게이트신호(Sg)가 t1 내지 t2 시간 동안 Vg 전압 값을 가지면서 활성화되면, 상기 제1 화소전극(191a)은 약 11V까지 순간적으로 충전되고, 상기 제3 화소전극(191c)은 약 8V까지 순간적으로 충전된다. 이어서, 상기 게이트 라인(121)에 인가되는 게이트신호(Sg)가 시각 t0에서 다시 비활성화되면, 상기 제1 화소전극(191a)은 약 8.8 V로 방전하고 그 전압을 유지하며, 상기 제3 화소전극(191c)은 약 6V로 방전하고 그 전압을 유지한다.

여기서, 모든 시간에 걸쳐 상기 제2 화소전극(191b)에 인가되는 공통전압(Vcom)은 약 11V을 유지함을 알 수 있다.

본 실시예에 따르면, 상기 게이트 라인들(Gi)의 연장방향으로 배치되는 상기 제1 접지선들(GND1) 및 상기 제1 전원선들(AVDD1)과 각각 연결된 상기 제2 접지선들(GND21) 및 상기 제2 전원선들(AVDD21)이 복수의 데이터 라인마다 교대로 형성됨으로써 상기 표시 영역(DA) 전체에 걸쳐 상기 제1 전압 및 상기 제2 전압이 지연 없이 전달 될 수 있다. 따라서, 상기 표시 영역의 일측에서 발생할 수 있는 제2 화소전극 충전율 저하가 방지될 수 있다.

실시예 2

도 9은 본 발명의 실시예 2에 따른 표시패널의 평면도이다. 도 10은 도 9의 IV- IV'선을 따라 절단한 단면도이다. 도 9의 III- III'선을 따라 절단한 단면도는 도 4과 실질적으로 동일하므로 생략한다.

본 실시예에 따른 표시패널은 표시기판(400)의 제2 전원 라인(479a)과 상기 제1 전원라인(131a)이 제2 스위칭 소자(Qb)의 제2 소스 전극(173a)와 연결되는 것을 제외하면 실시예 1에 따른 표시패널과 실질적으로 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.

도 9 및 도 10을 참조하면, 상기 제2 전원 라인(479a)은 상기 제2 소스전극(173b)을 향해 연장되어 상기 제2 소스전극(173b)과 이어짐으로써 상기 제1 전원라인(131a)과 연결된다. 구체적으로, 상기 제2 소스전극(173b)는 상기 제1 콘택홀(CH1)을 통해 상기 제1 전원라인(131a)과 연결된 상태이므로 상기 제1 전원라인(131a) 및 상기 제2 전원 라인(479a)는 전기적으로 연결될 수 있다.

도 11a 내지 도 11c는 도 9의 표시기판의 제조방법을 설명하기 위한 단면도들이다.

도 9 내지 도 11c에서, 상기 제2 전원 라인(479a)이 상기 제2 소스전극(173b)와 연결되는 것을 제외하면, 도 6a 내지 도 6c에서 설명된 실시예 1에 따른 표시기판의 제조 방법과 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.

상기 제1 전원 라인(131a)까지 연장되나 접촉되지 않는 제1 소스 전극(173a)가 상기 제1 전원 라인(131a)과 전기적으로 연결되기 위해 상기 제1 콘택홀(CH1)이 형성된 것을 알 수 있다. 따라서, 상기 제1 화소전극(191a)은 상기 제1 소스 전극(173a) 및 상기 제1 전원 라인(131a)과 각각 접촉되어, 상기 제1 소스 전극(173a)가 상기 제1 전원 라인(131a)과 연결될 수 있다.

도 12은 도 9에 도시된 표시 패널의 등가 회로도이다.

도 12에 도시된 등가회로도에 따른 전압파형도들은 도 8과 실질적으로 동일하므로 생략한다.

도 9 및 도 12을 참조하면, 상기 제2 전원 라인(479a)는 제2 접지선(GND22)을 나타낸다. 또한, 도시되지는 않았지만 실시예 1에서 설명된 상기 제4 전원 라인은 제2 전원선(AVDD22)을 나타낸다.

여기서, 상기 제2 접지선(GND22)과 상기 제2 스위칭 소자(Qb)의 소스 전극이 연결되고, 상기 제2 스위칭 소자(Qb)의 소스 전극과 상기 제1 접지선(GND1)과 연결된다. 즉, 본 실시예에 따른 상기 제2 접지선(GND22) 및 상기 제2 전원선(AVDD22)은 도 7와는 달리 스위칭 소자들(Q)의 소스 전극들을 거쳐 연결되므로 도 1의 상기 제7 콘택홀(CH7) 및 상기 제8 콘택홀(CH8) 또한 필요하지 않다. 따라서, 개구율이 향상될 수 있다.

실시예 3

도 13는 본 발명의 실시예 3에 따른 표시패널의 평면도이다. 도 13의V-V'선을 따라 절단한 단면도는 도 4과 실질적으로 동일하므로 생략한다. 또한, 도 13의 VI-VI'선을 따라 절단한 단면도는 상기 제1 전원라인(131a) 및 상기 제2 전원 라인(579a) 사이에 상기 제3 전원 라인(131b)가 배치된다는 것을 제외하면 도 5와 실질적으로 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.

본 실시예에 따른 표시기판(500)의 제2 전원 라인(579a)은 상기 제2 데이터 라인(571b)의 연장 방향으로 이웃하는 화소들에 대응하여 일렬로 배치되지 않고, 상기 제2 데이터 라인(571b)을 기준으로 좌측 및 우측으로 교대로 배치된다.

따라서, 상기 제2 전원 라인(579a)와 상기 제1 전원라인(131a)를 연결하는 제1 투명 전극(593)은 상기 제1 화소영역(P(n,n)) 및 상기 제2 화소영역(P(n, n+1))에 모두 필요하다. 여기서, 상기 제1 화소영역(P(n,n)) 및 상기 제2 화소영역(P(n, n+1))에 형성되는 상기 제1 투명 전극(593)들은 서로 이격되어 형성된다.

실시예 3에 따른 표시 기판의 제조 방법은 표시기판(500)의 제2 전원 라인(579a)은 상기 제2 데이터 라인(571b)의 연장 방향으로 이웃하는 화소들에 대응하여 일렬로 배치되지 않고, 상기 제2 데이터 라인(571b)을 기준으로 좌측 및 우측으로 교대로 배치되는 것을 제외하면, 실시예 1 및 실시예 2에서 설명된 제조방법과 실질적으로 동일하므로 생략한다.

도 14은 도 13에 도시된 표시 패널의 등가 회로도이다.

도 14에 도시된 등가회로도에 따른 전압파형도들이다. 도 8과 실질적으로 동일하므로 생략한다.

도 13 및 도 14을 참조하면, 상기 제2 전원 라인(579a)는 제2 접지선(GND23)을 나타낸다. 또한, 도시되지는 않았지만 실시예 1에서 설명된 상기 제4 전원 라인은 제2 전원선(AVDD23)을 나타낸다.

여기서, 상기 i번째 게이트 라인(Gi)에 대응하여, 상기 제2 접지선(GND23)은 상기 (j+3)번째 데이터 라인(Dj+3)의 좌측에서 상기 제1 투명 전극(593)를 통해 상기 제1 접지선(GND1)들과 연결된다. 상기 (i+1)번째게이트 라인(Gi+1)에 대응하여, 상기 제2 접지선(GND23)은 상기 (j+3)번째 데이터 라인(Dj+3)의 우측에서 상기 제1 투명 전극(593)를 통해 상기 제1 접지선(GND1)들과 연결된다.

본 실시예에서, 상기 제2 전원 라인(579a)을 상기 제2 데이터 라인(571b)의 연장 방향으로 이웃하는 화소들에 대응하여 일렬로 배치시키지 않고, 상기 제2 데이터 라인(571b)을 기준으로 좌측 및 우측으로 교대로 배치시킴으로써 프레임마다 도트 반전이 가능하다.

본 발명의 실시예들에 따르면, 표시기판의 게이트 라인의 연장방향으로 배치되는 제1 및 제3 전원 라인들과 각각 연결된 제2 및 제4 전원 라인들이 복수의 데이터 라인마다 교대로 형성됨으로써 표시 영역 전체에 걸쳐 제1 전압 및 제2 전압이 지연 없이 전달 될 수 있다. 따라서, 상기 표시 영역의 일측 발생할 수 있는 제2 화소전극 충전율 저하가 방지될 수 있어 표시 품질이 향상될 수 있다.

또한, 상기 제1 및 제3 전원 라인들과 연결된 스위칭 소자들의 소스 전극들은 각각 상기 제2 및 제4 전원 라인들과 연결되어 콘택홀이 감소되므로 개구율이 향상된다.

또한, 상기 제2 전원 라인 및 제4 전원 라인을 상기 데이터 라인의 연장 방향으로 이웃하는 화소들에 대응하여 일렬로 배치시키지 않고, 상기 데이터 라인을 기준으로 좌측 및 우측으로 교대로 배치시킴으로써 프레임마다 도트 반전이 가능하다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예 1에 따른 표시장치의 평면도이다.

도 2는 도 1의 파워 라인을 도시한 레이 아웃이다.

도 3은 도 1의 표시패널의 평면도이다.

도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.

도 5는 도 3의 II-II'선을 따라 절단한 단면도이다.

도 7는 도 3에 도시된 표시 패널의 등가 회로도이다.

도 8은 도 7에 도시된 등가회로도에 따른 전압파형도들이다.

도 9은 본 발명의 실시예 2에 따른 표시패널의 평면도이다.

도 10은 도 9의 IV- IV'선을 따라 절단한 단면도이다.

도 12은 도 9에 도시된 표시 패널의 등가 회로도이다.

도 13는 본 발명의 실시예 3에 따른 표시패널의 평면도이다.

도 14은 도 13에 도시된 표시 패널의 등가 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

P : 화소 121 : 게이트 라인

124a 내지 124d : 제1 내지 제4 게이트 전극들

131a : 제1 전원라인 131b : 제3 전원 라인

171a 내지 171c : 제1 내지 제3 데이터 라인들

179a : 제2 전원 라인

173a 내지 173d: 제1 내지 제4 소스 전극들

175a 내지 175d: 제1 내지 제4 드레인 전극들

177a 및 177b : 제1 및 제2 소스 콘택전극들

177c 내지 177f : 제1 내지 제4 드레인 콘택전극들

191a 내지 191d : 제1 내지 제4 화소전극들

193 : 제1 투명 전극 195 : 제2 투명 전극

삭제

CH1 내지 CH8 : 제1 내지 제8 콘택홀들

Qa 내지 Qd : 제1 내지 제4 스위칭 소자들

Claims

복수의 전극바들을 포함하는 제1 화소전극;

상기 제1 화소전극에 데이터 전압을 인가하는 데이터 라인;

복수의 전극바들을 포함하고, 상기 제1 화소전극과 교대로 배치된 제2 화소전극;

상기 데이터 라인과 교차하는 게이트 라인;

상기 게이트 라인과 인접하게 형성되어 상기 제2 화소전극에 제1 전압을 인가하는 제1 전원 라인;

상기 제1 전원 라인과 교차하고 상기 제1 전원 라인과 전기적으로 연결된 제2 전원 라인;

상기 데이터 라인, 상기 게이트 라인 및 상기 제1 화소전극에 전기적으로 연결된 제1 스위칭 소자;

상기 제1 전원 라인, 상기 게이트 라인 및 상기 제2 화소전극에 전기적으로 연결된 제2 스위칭 소자;

복수의 전극바들을 포함하고, 상기 제1 화소전극과 인접한 제3 화소전극;

복수의 전극바들을 포함하고, 상기 제3 화소전극과 교대로 배치된 제4 화소전극;

상기 제4 화소전극에 제2 전압을 인가하고, 상기 제1 전원라인과 인접한 제3 전원 라인; 및

상기 제3 전원 라인과 교차하는 방향으로 연장되고 상기 제3 전원 라인과 전기적으로 연결된 제4 전원 라인을 포함하는 표시 기판.
제1항에 있어서, 상기 제2 전원 라인은 복수의 데이터 라인들 마다 배치되는 것을 특징으로 하는 표시 기판.
삭제
제1항에 있어서, 상기 제4 전원 라인은 복수의 데이터 라인들 마다 배치된 것을 특징으로 하는 표시 기판.
제4항에 있어서, 상기 제2 전원 라인과 상기 제4 전원 라인 사이에는 복수의 데이터 라인들이 배치된 것을 특징으로 하는 표시 기판.
제4항에 있어서, 상기 제2 전원 라인 및 상기 제4 전원 라인 각각은 상기 데이터 라인의 연장방향으로 이웃하는 화소들에 대해 상기 데이터 라인을 기준으로 좌우 교대로 배치되는 것을 특징으로 하는 표시 기판.
제1항에 있어서, 상기 게이트 라인 및 상기 제3 화소전극에 연결된 제3 스위칭 소자; 및

상기 제3 전원 라인, 상기 게이트 라인 및 상기 제4 화소전극에 연결된 제4 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 기판.
제1항에 있어서, 상기 제2 스위칭 소자는,

상기 게이트 라인과 전기적으로 연결된 제1 게이트 전극;

상기 제1 전원 라인과 전기적으로 연결된 제1 소스 전극; 및

상기 제2 화소전극과 전기적으로 연결된 제1 드레인 전극을 포함하고, 상기 제1 소스 전극은 상기 제2 전원 라인과 연결되는 것을 특징으로 하는 표시 기판.
베이스 기판 상에 제1 방향으로 연장된 게이트 라인 및 상기 게이트 라인과 인접하는 제1 전원라인을 형성하는 단계;

상기 제1 전원라인이 형성된 상기 베이스 기판상에 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인과 제2 전원 라인을 형성하는 단계; 상기 데이터 라인 및 상기 제2 전원 라인이 형성된 상기 베이스기판 상에, 상기 데이터 라인과 제1 스위칭 소자를 통해 전기적으로 연결되고 복수의 전극바들을 포함하는 제1 화소전극과, 상기 제1 전원 라인과 제2 스위칭 소자를 통해 전기적으로 연결되고 상기 제1 화소전극과 교대로 배치된 복수의 전극바들을 포함하는 제2 화소전극을 형성하는 단계; 및

상기 제1 전원 라인과 상기 제2 전원 라인을 전기적으로 연결하는 단계를 포함하고,

상기 제1 전원 라인을 형성하는 단계는

상기 제1 방향으로 연장되고, 상기 제1 전원 라인과 인접한 제3 전원 라인을 더 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
삭제
제9항에 있어서, 상기 제2 전원 라인을 형성하는 단계는

상기 제2 방향으로 연장된 제4 전원 라인을 더 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
제11항에 있어서, 상기 제2 전원 라인과 상기 제4 전원 라인 사이에는 복수의 데이터 라인들이 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
제9항에 있어서, 상기 제1 전원 라인 및 상기 제2 전원 라인은 제1 투명전극을 통해 전기적으로 연결되는 것을 특징으로 하는 표시 기판의 제조 방법.
제9항에 있어서, 상기 제1 전원 라인 및 상기 제2 전원 라인은 상기 제1 스위칭 소자의 소스 전극을 통해 전기적으로 연결되는 것을 특징으로 하는 표시 기판의 제조 방법.
복수의 전극바들을 포함하는 제1 화소전극과, 상기 제1 화소전극에 데이터 전압을 인가하는 데이터 라인과, 복수의 전극바들을 포함하고 상기 제1 화소전극과 교대로 배치된 제2 화소전극과, 상기 데이터 라인과 교차하는 게이트 라인과, 상기 게이트 라인과 인접하게 형성되어 상기 제2 화소전극에 제1 전압을 인가하는 제1 전원 라인과, 상기 제1 전원 라인과 교차하고 상기 제1 전원 라인과 전기적으로 연결된 제2 전원 라인과, 상기 데이터 라인, 상기 게이트 라인 및 상기 제1 화소전극에 전기적으로 연결된 제1 스위칭 소자와, 상기 제1 전원 라인, 상기 게이트 라인 및 상기 제2 화소전극에 전기적으로 연결된 제2 스위칭 소자와,복수의 전극바들을 포함하고, 상기 제1 화소전극과 인접한 제3 화소전극과, 복수의 전극바들을 포함하고, 상기 제3 화소전극과 교대로 배치된 제4 화소전극과, 상기 제4 화소전극에 제2 전압을 인가하고, 상기 제1 전원라인과 인접한 제3 전원 라인 및 상기 제3 전원 라인과 교차하는 방향으로 연장되고 상기 제3 전원 라인과 전기적으로 연결된 제4 전원 라인을 포함하는 표시 기판;

상기 표시 기판과 대향하는 대향 기판; 및

상기 표시 기판 및 상기 대향 기판 사이에 개재된 액정층을 포함하는 표시 장치.
삭제
제15항에 있어서,

상기 제2 전원 라인 및 상기 제4 전원 라인 각각은 상기 데이터 라인의 연장방향으로 이웃하는 화소들에 대해 상기 데이터 라인을 기준으로 좌우 교대로 배치되는 것을 특징으로 하는 표시 기판.
제15항에 있어서, 상기 제2 전원 라인과 상기 제4 전원 라인은 복수의 데이터 라인들 마다 교대로 배치된 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 액정층은 전계 미인가시 수직 배향되고 전계 인가시 서로 다른전압이 인가되는 상기 제1 화소전극 및 상기 제2 화소전극에 의해 수평 전계가 형성되는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 표시 장치는 영상이 표시되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 제2 및 제4 전원 라인들과 연결되는 파워 라인은 상기 표시 영역의 상부, 좌측 및 우측의 상기 주변 영역에 배치되는 것을 특징으로 하는 표시 장치.