KR100796590B1 - 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법 - Google Patents

다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법 Download PDF

Info

Publication number
KR100796590B1
KR100796590B1 KR1020050062845A KR20050062845A KR100796590B1 KR 100796590 B1 KR100796590 B1 KR 100796590B1 KR 1020050062845 A KR1020050062845 A KR 1020050062845A KR 20050062845 A KR20050062845 A KR 20050062845A KR 100796590 B1 KR100796590 B1 KR 100796590B1
Authority
KR
South Korea
Prior art keywords
region
transmission region
opaque
transmission
laser
Prior art date
Application number
KR1020050062845A
Other languages
English (en)
Other versions
KR20070008929A (ko
Inventor
박혜향
이기용
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050062845A priority Critical patent/KR100796590B1/ko
Priority to EP06253651.1A priority patent/EP1744350B1/en
Priority to US11/485,947 priority patent/US7687328B2/en
Priority to CNB2006101214179A priority patent/CN100490072C/zh
Priority to JP2006192018A priority patent/JP2007027737A/ja
Publication of KR20070008929A publication Critical patent/KR20070008929A/ko
Application granted granted Critical
Publication of KR100796590B1 publication Critical patent/KR100796590B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H01L21/0268—Shape of mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors

Abstract

본 발명은 박막 트랜지스터용 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크 패턴 및 이를 사용하여 제조되는 평판 표시 장치의 제조 방법에 관한 것으로, 레이저가 투과하는 복수개의 투과 영역으로 구성되는 복수개의 투과 영역 집합과 레이저가 투과하지 못하는 불투과 영역이 혼합된 구조를 갖는 마스크를 사용하여 비정질 실리콘을 레이저를 이용하여 결정화하는 다결정 실리콘 박막의 제조 방법에 있어서, 상기 마스크를 y축 방향으로 이동시키면서 상기 투과 영역은 1/n 만큼 중복하여 레이저 빔을 조사하는 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법을 제공함으로써 다결정 실리콘 박막의 결정화가 균일하게 되어 라인 형태의 휘도 불균일이 발생하지 않는 디스플레이 디바이스를 제공할 수 있다.
다결정 실리콘 박막, 박막 트랜지스터, 마스크 패턴

Description

다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크 패턴 및 이를 사용하는 평판 표시 장치의 제조 방법{METHOD OF FABRICATING POLYSILICON THIN FILM FOR THIN FILM TRANSISTOR AND METHOD FOR FABRICATING FLAT PANEL DISPLAY DEVICE USING THE SAME}
도 1a, 도 1b 및 도 1c는 통상의 SLS 결정화 방법을 개략적으로 도시한 도면이다.
도 2는 종래의 2 샷(shot) 방식의 SLS 기술에 의한 다결정 실리콘 박막의 제조 방법에서 사용되는 마스크 패턴을 나타낸 도면이다.
도 3은 도 2의 마스크 패턴을 사용하여 다결정 실리콘을 제조하는 경우 사용되는 레이저의 레이저 빔 내의 에너지 밀도 및 그에 따라 제조되는 다결정 실리콘을 개략적으로 나타낸 도면이다.
도 4a, 도 4b 및 도 4c는 통상의 SLS 기술에서 레이저 샷 혼합 기술(shot mixing)을 사용하는 다결정 실리콘 박막의 제조 방법에서 사용되는 마스크 패턴의 구조를 사용하여 결정화는 방법을 개략적으로 나타내는 평면도이다.
도 5는 상기 레이저 샷 혼합 기술을 사용하는 SLS 결정화에 의하여 제조된 다결정 실리콘을 디스플레이 적용한 경우 나타나는 줄무늬 자국을 보여주는 사진이다.
도 6은 본 발명에 따른 마스크 패턴을 개략적으로 나타내는 도면이다.
도 7은 본 발명의 제 1 실시예로 상기 도 6의 마스크 패턴을 사용하여 스캔 횟수에 관계없이 2 샷에 의하여 비정질 실리콘을 SLS 결정화 기술로 결정화하는 방법을 개략적으로 나타내는 도면이다.
도 8은 본 발명의 제 2 실시예로 도 6의 마스크 패턴을 사용하여 스캔 횟수에 따라 결정립의 크기가 결정되는 경우 비정질 실리콘을 SLS 결정화 기술로 결정화하는 방법을 개략적으로 나타내는 도면이다.
도 9는 상기 실시예에 의하여 제조된 다결정 실리콘을 유기 전계 발광 소자용 TFT에 적용한 경우 상기 소자를 디스플레이한 상태를 나타내는 사진이다.
도 10은 본 발명의 제 3 실시예에 따른 마스크 패턴 및 이를 사용하는 다결정 실리콘의 제조 방법을 개략적으로 나타내는 도면이다.
도 11은 본 발명의 제 1 실시예 내지 제 3 실시예에 중 어느 하나의 방법으로 비정질 실리콘을 다결정 실리콘으로 형성하는 방법으로 형성된 다결정 실리콘을 박막 트랜지스터의 반도체층으로 사용한 유기 전계 발광 소자의 단면 구조를 나타내는 단면도이다.
[산업상 이용분야]
본 발명은 박막 트랜지스터용 다결정 실리콘의 제조 방법, 이에 사용되는 마 스크 패턴 및 이를 사용하는 평판 표시 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 SLS 결정화 기술에 따라 제조된 다결정 실리콘을 사용하는 디스플레이 소자에서 발생하는 휘도 불균일을 방지할 수 있는 박막 트랜지스터용 다결정 실리콘의 제조 방법, 이에 사용되는 마스크 패턴 및 이를 사용하는 평판 표시 장치의 제조 방법에 관한 것이다.
[종래 기술]
통상적으로 연속 측면 결정화법(Sequential Lateral Solidification; SLS) 은 비정질 실리콘 층에 레이저빔을 2회 이상 중첩 조사하여 결정립 실리콘을 측면 성장시킴으로써 결정화하는 방법이다. 이를 이용하여 제조한 다결정 실리콘 결정립은 한 방향으로 길쭉한 원주형 모양을 가지는 것을 특징으로 하며, 결정립의 유한한 크기로 인하여 인접한 결정립 사이에는 결정립 경계가 발생한다.
SLS 결정화 기술을 이용하여 기판 상에 다결정 또는 단결정인 입자가 거대 실리콘 그레인(large silicon grain)을 형성할 수 있으며, 이를 이용하여 TFT를 제작하였을 때, 단결정 실리콘으로 제작된 TFT의 특성과 유사한 특성을 얻을 수 있는 것으로 보고되고 있다.
도 1a, 도 1b 및 도 1c는 통상의 SLS 결정화 방법을 나타내는 도면이다.
SLS 결정화 방법에서는 도 1a와 같이 레이저빔이 투과되는 영역과 투과하지 못하는 영역을 가진 마스크를 통하여 레이저빔을 비정질 실리콘 박막층에 조사하면 레이저빔이 투과한 영역에서는 비정질 실리콘의 용해가 일어나게 된다.
레이저빔의 조사가 끝난 후 냉각이 시작되면 비정질 실리콘/용융 실리콘 계 면에서 우선적으로 결정화가 일어나고, 이때 발생한 응고 잠열에 의해 비정질 실리콘/용융 실리콘 계면으로부터 용융된 실리콘층 방향으로 온도가 점차 감소되는 온도 구배가 형성된다.
따라서, 도 1b를 참조하면, 열 유속은 마스크 계면으로부터 용융된 실리콘층의 중앙부 방향으로 흐르게 되므로 다결정 실리콘 결정립은 용융된 실리콘층이 완전히 응고될 때까지 측면 성장이 일어나게 되므로 한 방향으로 길쭉한 원주형 형태의 결정립을 가지는 다결정 실리콘 박막층이 형성된다.
이때, 용융되지 않은 비정질 실리콘층으로부터 결정립이 성장하는데 이 결정립의 성장 방향이 만나는 지점에서 결정립 경계가 발생하게 된다. 이와 같이 결정립 성장 방향과 수직인 방향으로 형성되는 결정립 경계를 "프라이머리 결정립 경계"라고 말한다.
다음, 도 1c에 도시한 바와 같이, 스테이지 이동에 의해 마스크를 이동하여 비정질 실리콘 박막층과 이미 결정화된 다결정 실리콘층의 일부가 노출되도록 중첩하여 레이저빔을 조사하면 비정질 실리콘 및 결정질 실리콘이 용해되고 이후 냉각이 되면서 마스크에 가려 용해되지 않은 기 형성된 다결정 실리콘 결정립에 실리콘 원자가 부착되어 결정립의 길이가 증가하게 된다.
따라서, SLS 결정화 기술에서는 마스크 패턴의 크기와 중첩 조사되는 횟수에 따라서 결정립 크기를 제어할 수 있다.
도 2는 종래의 2 샷(shot) 방식의 SLS 기술을 사용하는 다결정 실리콘 박막의 제조 방법에서 사용되는 마스크 패턴을 나타낸 도면이고, 도 3은 도 2의 마스크 패턴을 사용하여 다결정 실리콘을 제조하는 경우 사용되는 레이저의 레이저 빔내의 에너지 밀도 및 그에 따라 제조되는 다결정 실리콘을 개략적으로 나타낸 도면이다.
도 2를 참조하면, 도 2와 같은 마스크 패턴을 이용하여 결정화를 할 경우 도 3과 같이 레이저 빔내의 에너지 밀도가 불균일한 경우(중심부의 경우 가장자리에 비해 에너지 밀도가 높다) 결정화된 다결정 실리콘의 결정성이 레이저 펄스가 조사되는 부분별로 달라지게 되고 이는 TFT 특성에 영향을 미치게 된다.
이러한 SLS 기술에 의한 비정질 실리콘의 결정화시 레이저 에너지 밀도가 불균일하면 디스플레이 상에 휘도 불균일이 발생하게 된다.
도 4a, 도 4b 및 도 4c는 통상의 SLS 기술에서 레이저 샷 혼합 기술(shot mixing)에 따른 다결정 실리콘 박막의 제조 방법에서 사용되는 마스크 패턴의 구조를 사용하여 결정화는 방법을 개략적으로 나타내는 평면도이며, 도 4a, 도 4b 및 도 4c는 각 스테이지에서 생성되는 다결정 실리콘 박막의 평면도이다. 레이저 샷 혼합(shot mixing)은 마스크 패턴에서 x 축을 기준으로 공정을 진행할 때(즉, 레이저 빔의 스캔 방향이 x 축인 경우), 이 축을 기준으로 결정화 영역을 투과 패턴으로 형성하고, y 축 방향으로 상기 투과 패턴이 일정 간격으로 쉬프트(shift)되어 형성됨으로써 결정화되지 않은 영역을 결정화시키는 방법을 말한다.
도 4a는 투과 영역과 불투과 영역을 구비하는 통상의 마스크를 사용하여 먼저 비정질 실리콘에 레이저를 조사하여 비정질 실리콘이 용해된 후 고형화되면서 다결정 실리콘을 형성하게 된다. 그리고 나서, 도 4b에 도시된 바와 같이, 일정 거리만큼 마스크를 쉬프트(shift)한 후 다시 레이저를 조사하면 비정질 실리콘과 투과 영역이 중첩되는 부분의 결정화된 영역의 다결정 실리콘은 도 4c에 도시된 바와 같이, 다시 용해되어 결정화된다. 이와 같은 방법으로 연속적으로 계속하여 스캔하면서 레이저를 조사하여 비정질 실리콘과 투과 영역의 마스크 패턴이 중첩되는 부분에서의 다결정 실리콘이 용해되고 다시 고형화되면서 결정화가 이루어진다.
도 5는 상기 레이저 샷 혼합 기술에 의한 SLS 결정화에 의하여 제조된 다결정 실리콘을 디스플레이 적용한 경우 나타나는 줄무늬 자국을 보여주는 사진이다.
도 5에 도시된 바와 같이, 샷 혼합 공정의 경우 휘도 불균일 현상을 줄일 수는 있지만 완전히 줄무늬 자국을 없앨 수는 없고 줄무늬 자국이 남아 있게 되어 휘도 불균일 현상을 완전히 극복할 수는 없고, 또한, 상기의 레이저 샷 혼합 방식의 경우 최소한 하나의 결정을 형성하기 위해서는 4 샷 공정이 사용되어 공정 시간이 길어진다는 문제점이 있다.
한편, PCT 국제 특허 WO 97/45827호 및 미국 특허 6,322,625호에서 개시된 바와 같이, 비정질 실리콘을 증착한 후 SLS 기술로 전체 기판 상의 비정질 실리콘 다결정 실리콘으로 변환하거나, 기판 상의 선택 영역만을 결정화하는 기술이 개시되어 있다.
또한, 미국 특허 6,177,391호에서는 SLS 결정화 기술을 이용하여 거대 입자 실리콘 그레인을 형성하여 드라이버와 화소 배치를 포함한 LCD 디바이스용 TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어 방향에 대한 결정립계의 배리어 효과가 최소가 되므로, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 이러한 특허에서도 역시 액티브 채널 영역과 결정립 성장 방향이 90°인 경우 TFT 특성이 전하 캐리어의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다.
실제로, 액티브 매트릭스 디스플레이 제작시 구동 회로내의 TFT와 화소 셀 영역 내의 TFT는 일반적으로 90°의 각도를 갖는 경우가 있으며, 이때, 각 TFT의 특성을 크게 저하시키지 않으면서 TFT간 특성의 균일성을 향상시키기 위해서는 결정 성장 방향에 대한 액티브 채널 영역의 방향을 30°내지 60°의 각도로 기울어지게 제작함으로써 디바이스의 균일성을 향상시킬 수 있다.
그러나, 이 방법 역시 SLS 결정화 기술에 의해 형성되므로 레이저 에너지 밀도 불균일성에 따른 다결정 실리콘의 결정립 불균일이 발생한다는 문제점이 있다.
한편, 대한민국 공개 특허 번호 제2002-93194호에 의하면 레이저빔 패턴을 삼각형상("◁")으로 구성하는 것을 특징으로 하며, 상기 삼각형상("◁")의 빔 패턴을 가로 방향으로 이동하면서 결정화를 진행하는 방법이 설명되어 있으나, 이 경우 기판 전체에 걸쳐 결정화를 시킬 수 없으며 항상 결정화가 안된 영역이 존재하는 단점이 있다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 SLS 결정화법으로 다결정 실리콘 박막을 제조하는 경우 레이저 빔내의 에너지 불균일에 의한 휘도 불균일을 개선시킨 박막 트랜지스터용 다결정 실리콘 박막의 제조 방법 및 이에 사용되는 마스크 패턴을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 위의 제조 방법을 사용하는 평판 표시 장치 의 제조 방법을 제공하는 것이다.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
레이저가 투과하는 복수개의 투과 영역으로 구성되는 복수개의 투과 영역 집합과 레이저가 투과하지 못하는 불투과 영역이 혼합된 구조를 갖는 마스크를 사용하여 비정질 실리콘을 레이저를 이용하여 결정화하는 다결정 실리콘 박막의 제조 방법에 있어서, 상기 마스크를 y축 방향으로 이동시키면서 상기 투과 영역은 1/n 만큼 중복하여 레이저 빔을 조사하는 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법을 제공한다. 단, 여기에서 n은 자연수이며, 레이저 샷의 회수를 말한다.
또한, 본 발명은
레이저가 투과하는 복수개의 투과 영역으로 구성되는 복수개의 투과 영역 집합과 레이저가 투과하지 못하는 불투과 영역이 혼합된 구조를 구비하며, 상기 투과 영역 집합 중 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 1 내지 식 3을 만족하는 것을 특징으로 하는 마스크 패턴을 제공한다.
[식 1]
상기 투과 영역 집합이 2개인 경우,
x = (a+b)+((a+b)/2)이고,
[식 2]
상기 투과 영역 집합이 3개 이상인 경우,
x = (a+b)-((a+b)/m),
[식 3]
x = (a+b)+(a-l)이고, a/2〈 I〈 a이며,
상기 식 1 내지 3에서, a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, m은 마스크 상의 상기 투과 영역 집합의 개수이고, I는 상기 투과 영역과 인접하는 투과 영역이 레이저 빔이 조사시 중복되는 y축 방향의 폭을 말한다.
또한, 본 발명은
다결정 실리콘을 반도체층으로 사용하는 박막 트랜지스터를 구비하는 평판 표시 장치의 제조 방법에 있어서, 상기 반도체층은 상기 비정질 실리콘을 상기의 결정화 방법을 사용하여 결정화시키고, 패터닝하여 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법을 제공한다.
이하, 본 발명을 첨부한 도면을 참조하여 더욱 상세히 설명한다.
통상적으로 TFT의 전계 이동도(mobility)는 다결정 실리콘 결정립의 크기에 따라 달라지게 되며, 결정립 길이(크기)가 길어질수록 전계 이동도가 증가하게된다. 예를 들어, 결정립 길이가 3.5 ㎛인 경우에 비해 결정립 길이가 3 ㎛인 경우 전계 이동도는 15 % 정도 감소하게 된다.
TFT의 전류 특성값은 전계 이동도에 직접적으로 비례하게 되므로 인위적으로 레이저빔을 맞게되는 영역내에서 다결정 실리콘의 결정립 크기를 변화시킬 경우 레이저 빔내의 에너지 불균일에 의한 휘도 불균일을 개선할 수 있다.
즉, 레이저 빔의 에너지 밀도 증가에 따른 휘도 증가분을 결정립 크기를 작 게 조절함으로써 상대적으로 일정 전압에서 적은 양의 전류가 흐르도록 하여 휘도를 균일하게 조절할 수 있다.
도 6은 본 발명에 따른 마스크 패턴을 개략적으로 나타내는 도면이다.
도 6을 참조하면, 본 발명에서는 종래 SLS 방법에서 사용되는 마스크 패턴과는 달리 x 축 방향으로 즉, 행 방향으로 일정하게 투과 영역이 형성되어 있다. 그리고, y축 방향으로 즉, 열 방향으로, 일정한 간격(b)을 유지하면서 동일한 투과 영역이 복수개 형성되어 있다. 상기 투과 영역의 폭은 일정한 간격 a 정도로 유지한다.
또한, 상기 마스크 패턴은 복수개의 투과 영역으로 구성되는 투과 영역 집합(S1, S2, ..., Sn)을 복수개 갖도록 형성된다. 즉, 상기 마스크 패턴은 x축을 기준으로 즉, P1, P2, .., Pn을 기준으로 하여 동일한 형태의 투과 영역을 하나의 투과 영역 집합으로 구성한다.
도 7은 본 발명의 제 1 실시예로 도 6의 마스크 패턴을 사용하여 스캔 횟수에 관계없이 2 샷에 의하여 비정질 실리콘을 SLS 결정화 기술로 결정화하는 방법을 개략적으로 나타내는 도면이다.
도 7을 참조하면, 상기 투과 영역을 통과하여 레이저 빔이 조사된 영역은 먼저 용융된 후 상기 불투과 영역에 있는 용융되지 않은 비정질 실리콘층으로부터 투과 영역의 중심 부분으로 용융된 비정질 실리콘이 고형화되면서 결정화된다. 이어서, 상기 마스크를 y축 방향으로 일정 거리만큼 쉬프트(shift)시킨 후 다시 레이저를 조사한다. 이때, 앞서 결정화된 영역 중 일부가 다시 투과 영역과 중복되는 오 버랩 영역에 다시 한번 레이저가 조사된다. 이때, 앞선 결정화 공정에서 결정화되지 않은 영역 전부는 투과 영역이 위치하여 레이저 빔이 조사되어 결정화된다. 즉, 이 실시예에서는 2번의 레이저 빔 조사에 의하여 비정질 실리콘의 전 영역을 결정화시킬 수 있다.
이때, 마스크의 투과 영역 패턴은 2샷 방식의 경우, 상기 투과 영역 집합 중 어느 하나의 집합(S1) 중 최하단의 투과 영역의 중심과 이에 인접하는 투과 영역 집합(S2) 중 최상단의 투과 영역의 중심 사이의 거리 x는 다음의 식 1 또는 2를 만족하게 된다.
[식 1]
상기 투과 영역 집합이 2개인 경우,
x = (a+b)+((a+b)/2)이고,
[식 2]
상기 투과 영역 집합이 3개 이상인 경우,
x = (a+b)-((a+b)/m)이다.
상기 식 1 및 식 2에서, a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, m은 3 이상의 자연수이며, 마스크 상의 상기 투과 영역 집합의 개수를 말한다.
마스크 패턴이 이상과 같은 식을 만족하게 되면, 레이저 빔을 2번 조사하여 비정질 실리콘의 전영역을 결정화시킬 수 있다.
이때, 상기 투과 영역의 형태는 직사각형 또는 다각형일 수 있으며, 이들의 한정되는 것은 아니다.
또한, 상기 레이저 빔이 2번 조사되는 오버랩 영역은 상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭을 l이라 하면, I는 0〈 I〈 a/2이어야 한다. I가 a/2 이상이 되면, 레이저 빔이 중복하여 2회 조사하여도 비정질 실리콘이 모두 레이저에 의하여 조사되지 않으므로 2회의 레이저 샷에 의하여 비정질 실리콘의 전영역을 결정화시킬 수 없게 된다.
도 8은 본 발명의 제 2 실시예로 도 6의 마스크 패턴을 사용하여 스캔 횟수를 조절하여 결정립의 크기를 조절하는 경우 비정질 실리콘을 SLS 결정화 기술로 결정화하는 방법을 개략적으로 나타내는 도면이다.
도 8을 참조하면, 제 2 실시예에서는 하나의 비정질 실리콘 영역에 레이저 빔이 n 샷 조사되어 하나의 결정립을 형성하게 된다. 즉, 먼저, 도 6의 마스크를 t만큼 이동시켜 다시 한번 레이저를 조사한다. 이와 같이, 계속하여 t만큼 마스크를 이동시켜 레이저를 n번 조사함으로써 비정질 실리콘 중 일부 영역은 n번의 레이저 조사에 의하여 하나의 결정립이 형성되게 된다. 여기에서, t=a/n이 된다.
이때, 상기 n은 3 이상이 되고, 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 3을 만족하게 된다.
[식 3]
x = (a+b)+(a-I)이고, a/2〈 I〈 a이며,
상기 식 3에서,
a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, I는 상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭을 말한다.
그리고, 상기 I는 a-t가 된다.
또한, 상기 I는 하기 식 4를 만족하여야 한다.
[식 4]
I = a-[(그레인 길이-a)/(스캔 회수-2)].
상기 식에서 I가 a/2 이하가 되면, 2 샷 공정이 된다. 즉, 일정한 비정질 영역에 레이저 샷을 2번 조사하게 되면 전 영역에 걸쳐 결정화되게 된다.
본 실시예에서는 일정한 비정질 실리콘의 일부 영역을 레이저 샷을 여러번 즉, n번 조사함으로써 결정화된 영역을 다시 재결정화하는 공정을 반복함으로써 전계 이동도 등에 영향을 주는 결정립 경계의 영향을 최소화함으로써 기존의 공정에서 발생되는 줄무늬 현상(휘도 불균일 현상)을 없앨 수 있다.
도 9는 상기 실시예에 의하여 제조된 다결정 실리콘을 유기 전계 발광 소자용 TFT에 적용한 경우 상기 소자를 디스플레이한 상태를 나타내는 사진이다.
도 9를 참조하면, 종래 기술에 의하여 제조된 다결정 실리콘을 사용한 경우 디스플레이 상에서 발생되던 휘도 불균일에 의한 줄무늬 현상이 없어진 것을 확인할 수 있다.
도 10은 본 발명의 제 3 실시예에 따른 마스크 패턴 및 이를 사용하는 다결정 실리콘의 제조 방법을 개략적으로 나타내는 도면이다.
도 10을 참조하면, 제 3 실시예에서는 불투과 영역이 도트 패턴 형태로 구성 된다. 이때, 복수개의 불투과 영역으로 구성된 복수개의 불투과 영역 집합(S1, S2, ..., Sn)으로 구성된다. 상기 불투과 영역 집합에 형성되어 있는 도트 패턴 형태의 불투과 영역은 동일한 크기, 즉, 동일한 지름을 갖는 도트 형태로 상기 도트 패턴 사이의 간격은 일정하게 유지되고 있다. 그리고, 상기 동일한 불투과 영역 집합에 속하는 도트 패턴은 동일한 행 또는 동일한 열에 있는 도트 패턴은 일렬로 형성되어 있다.
한편, 예를 들어, 복수개의 불투과 영역 집합 중 제 1 불투과 영역 집합(S1)과 이에 인접하는 제 2 불투과 영역 집합(S2)에 형성되어 있는 동일한 열에 형성되어 있는 불투과 영역은 y축을 기준으로 하여, 즉, x축 방향으로 r 만큼 제 2 불투과 영역 집합(S2)에 형성되어 있는 불투과 영역이 쉬프트(shift)되어 있다. 이때, 상기 r은 상기 마스크 패턴을 y축 방향으로 이동시킬 때 제 2 불투과 영역 집합(S2)에 형성되어 있는 불투과 영역과 일부는 중복되도록 정하여진다.
따라서, 제 3 실시예에서는 먼저, 마스크를 비정질 실리콘에 위치시킨 후 레이저 빔을 조사하면, 상기 도트 형태의 불투과 영역에는 레이저 빔이 조사되지 않으므로 도트 패턴 하부의 비정질 실리콘을 제외하고는 비정질 실리콘이 용융된 후 고형화되어 결정화된다.
상기 마스크를 y축 방향으로 일정 거리만큼 이동시킨 후 상기 제 1 불투과 영역 집합의 불투과 영역과 상기 제 2 불투과 영역 집합의 불투과 영역이 일부 중복되도록 마스크를 위치시킨 후 레이저 빔을 조사하게 되면, 결정화되지 않은 도트 패턴 하부의 일부 비정질 실리콘과 결정화된 일부의 결정질 실리콘이 용융된 후 고 형화되어 결정화된다. 이러한 과정을 2 샷의 경우에는 2번 반복하면 되고, 그 이외의 방법으로는 2회 이상 반복하여 실시하면 비정질 실리콘을 다결정 실리콘으로 제조할 수 있다.
제 3 실시예에서는 앞선 실시예인 제 1 실시예 및 제 2 실시예의 경우와 같이 2 샷 및 스캔 횟수가 n인 경우에도 적용된다.
도 11은 본 발명의 제 1 실시예 내지 제 3 실시예에 중 어느 하나의 방법으로 비정질 실리콘을 다결정 실리콘으로 형성하는 방법으로 형성된 다결정 실리콘을 박막 트랜지스터의 반도체층으로 사용한 유기 전계 발광 소자의 단면 구조를 나타내는 단면도이다.
도 11을 참조하면, 먼저, 기판(100) 상에 버퍼층(110)을 형성한다. 상기 기판(100)으로는 절연 투명 기판 또는 투명한 금속성 기판을 사용할 수 있고, 상기 버퍼층(110)은 선택적으로 사용할 수 있고, 상기 버퍼층(110)으로는 SiNx 또는 SiO2, 이들의 이중층을 사용할 수 있다.
그리고 나서, 상기 버퍼층(110) 상에 비정질 실리콘을 증착한 후 본 발명의 실시예 1 내지 3 중 어느 하나의 SLS 결정화 방법을 사용하여 상기 비정질 실리콘층을 다결정 실리콘층(120)으로 결정화시킨 후 패턴하여 반도체층(120)을 형성한다.
계속해서, 기판(100) 전면에 걸쳐 SiNx, SiO2 또는 이들의 이중층으로 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130) 상에 게이트 전극 물질을 증착한 후 패터닝하여 게이트 전극(140)을 형성한다. 이어서, 상기 게이트 전극 (140)을 마스크로 하여 상기 반도체층(120)에 p형 불순물 또는 n형 불순물을 도핑하여 상기 반도체층(120)에 소스/드레인 영역(120s, 120d)을 형성한다.
그리고 나서, 기판(100) 전면에 걸쳐 층간 절연막(150)을 형성하고, 소스/드레인 전극(160s, 160d)과 소스/드레인 영역(120s, 120d)을 콘택하기 위한 콘택홀을 상기 게이트 절연막(130) 및 층간 절연막(150)에 형성한다.
상기 게이트 절연막(130), 게이트 전극(140), 층간 절연막(150)은 종래에 사용되는 통상의 물질을 사용하여 형성한다.
이렇게 함으로써, 박막 트랜지스터가 완성된다. 본 실시예에서는 상기 게이트전극(140)이 상기 반도체층(120) 상부에 형성되는 탑 게이트(top gate)형 박막 트랜지스터에 대하여 설명하였으나, 상기 게이트 전극(140)이 상기 반도체층(120) 하부에 형성되는 바텀 게이트(bottom gate)형 박막 트랜지스터에도 본 발명은 적용이 가능하다.
계속해서, 상기 소스/드레인 전극(160s, 160d) 상에 절연막(170)을 적층한다. 상기 절연막(170)은 보호막이거나 평탄화막 또는 이들의 적층막일 수 있다. 이어서, 상기 절연막(170) 상에 화소 전극(180)을 패턴하여 형성하고, 상기 화소 전극 에지 부분을 덮도록 기판(100) 전면에 걸쳐 형성하고, 상기 화소 전극(180)의 상부가 개구되도록 패턴하여 화소 정의막(190)을 형성한다.
도시하지는 않았으나, 이후 종래의 공정과 동일한 공정으로 상기 화소 전극(180) 상부에 유기 발광층을 포함하는 유기막층, 상부 전극을 형성하여 유기 전계 발광 소자를 완성한다.
본 발명에서는 유기 전계 발광 소자를 예를 들어 설명하였으나 본 발명의 실시예에 따라 제조된 다결정 실리콘 박막은 액티브 형의 평판 표시 소자이면 모두 적용될 수 있다.
이상과 같이, 본 발명에서는 레이저를 이용하여 비정질 실리콘을 결정화할 때 마스크 패턴을 본 발명의 실시예들에서와 같이 디자인함으로써 결정화시 레이저 에너지의 불균일성에 따른 다결정 실리콘의 불균일한 결정화를 방지할 수 있다.

Claims (26)

  1. 레이저가 투과하는 복수개의 투과 영역으로 구성되는 복수개의 투과 영역 집합과 레이저가 투과하지 못하는 불투과 영역이 혼합된 구조를 갖는 마스크를 사용하여 비정질 실리콘을 레이저를 이용하여 결정화하는 다결정 실리콘 박막의 제조 방법에 있어서,
    상기 마스크를 y축 방향으로 이동시키면서 상기 투과 영역은 1/n 만큼 중복하여 레이저 빔을 조사하며,
    상기 n이 2인 경우, 상기 투과 영역 집합 중 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 1 또는 식 2를 만족하는 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법.
    [식 1]
    상기 투과 영역 집합이 2개인 경우,
    x = (a+b)+((a+b)/2)이고,
    [식 2]
    상기 투과 영역 집합이 3개 이상인 경우,
    x = (a+b)-((a+b)/m)이다.
    단, 여기에서 n은 레이저 샷의 회수를 말하고, 상기 식 1 및 식 2에서, a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, m은 3 이상의 자연수이며, 마스크 상의 상기 투과 영역 집합의 개수를 말한다.
  2. 삭제
  3. 제 1항에 있어서,
    상기 투과 영역의 패턴 형태는 직사각형 또는 다각형인 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법.
  4. 제 1항에 있어서,
    상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭 I는 0〈 I〈 a/2인 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법.
  5. 레이저가 투과하는 복수개의 투과 영역으로 구성되는 복수개의 투과 영역 집합과 레이저가 투과하지 못하는 불투과 영역이 혼합된 구조를 갖는 마스크를 사용하여 비정질 실리콘을 레이저를 이용하여 결정화하는 다결정 실리콘 박막의 제조 방법에 있어서,
    상기 마스크를 y축 방향으로 이동시키면서 상기 투과 영역은 1/n 만큼 중복하여 레이저 빔을 조사하며,
    상기 n이 3 이상인 경우, 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 3을 만족하는 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법.
    [식 3]
    x = (a+b)+(a-I)이고, a/2〈 I〈 a이며,
    상기 식 3에서, n은 자연수이고, 레이저 샷의 회수를 말하고, a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, I는 상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭을 말한다.
  6. 제 5항에 있어서,
    상기 I는 하기 식 4를 만족하는 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법.
    [식 4]
    I = a-[(그레인 길이-a)/(스캔 회수-2)].
  7. 레이저가 투과하는 복수개의 투과 영역으로 구성되는 복수개의 투과 영역 집합과 레이저가 투과하지 못하는 불투과 영역이 혼합된 구조를 구비하며, 상기 투과 영역 집합 중 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 1 내지 식 3을 만족하는 것을 특징으로 하는 마스크 패턴.
    [식 1]
    상기 투과 영역 집합이 2개인 경우,
    x = (a+b)+((a+b)/2)이고,
    [식 2]
    상기 투과 영역 집합이 3개 이상인 경우,
    x = (a+b)-((a+b)/m),
    [식 3]
    x = (a+b)+(a-I)이고, a/2〈 I〈 a이며,
    상기 식 1 내지 3에서, a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, m은 마스크 상의 상기 투과 영역 집합의 개수이고, I는 상기 투과 영역과 인접하는 투과 영역이 레이저 빔이 조사시 중복되는 y축 방향의 폭을 말한다.
  8. 제 7항에 있어서,
    상기 투과 영역의 패턴 형태는 직사각형 또는 다각형인 것을 특징으로 하는 마스크 패턴.
  9. 제 7항에 있어서,
    상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭 I는 0〈 I〈 a/2인 것을 특징으로 하는 마스크 패턴.
  10. 제 9 항에 있어서,
    상기 I는 하기 식 4를 만족하는 것을 특징으로 하는 마스크 패턴.
    [식 4]
    I = a-[(그레인 길이-a)/(스캔 회수-2)].
  11. 레이저가 투과하지 못하는 복수개의 불투과 영역으로 구성되는 복수개의 불투과 영역 집합과 레이저가 투과하는 투과 영역이 혼합된 구조를 갖는 마스크를 사용하여 비정질 실리콘을 레이저를 이용하여 결정화하는 다결정 실리콘 박막의 제조 방법에 있어서,
    상기 마스크를 y축 방향으로 이동시키면서 레이저 빔을 조사하는 경우 상기 불투과 영역은 1/n 만큼 중복되며,
    상기 복수개의 불투과 영역 집합 중 제 1 불투과 영역 집합의 최하단의 불투과 영역과 상기 제 1 불투과 영역 집합에 y축 방향으로 인접하는 제 2 불투과 영역 집합의 최상단의 불투과 영역은 x축 방향으로 서로 떨어져 있는 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법. 단, 여기에서 n은 자연수이며, 레이저 샷의 회수를 말한다.
  12. 삭제
  13. 제 11항에 있어서,
    상기 불투과 영역의 형태는 도트 형태인 것을 특징으로 하는 다결정 실리콘 박막의 제조 방법.
  14. 레이저가 투과하지 못하는 복수개의 불투과 영역으로 구성되는 복수개의 불투과 영역 집합과 레이저가 투과하는 투과 영역이 혼합된 구조를 구비하며, 상기 불투과 영역 집합 중 제 1 불투과 영역 집합의 최하단의 불투과 영역의 중심부와 y축 방향으로 인접하는 제 2 불투과 영역 집합의 최상단의 불투과 영역의 중심부 사이는 서로 떨어져 있는 것을 특징으로 하는 마스크 패턴.
  15. 제 14항에 있어서,
    상기 불투과 영역의 형태는 도트 형태인 것을 특징으로 하는 마스크 패턴.
  16. 다결정 실리콘을 반도체층으로 사용하는 박막 트랜지스터를 구비하는 평판 표시 장치의 제조 방법에 있어서,
    상기 반도체층은 상기 비정질 실리콘을 청구항 1항 또는 청구항 11항의 결정화 방법을 사용하여 결정화시키고, 패터닝하여 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  17. 제 16항에 있어서,
    상기 박막 트랜지스터는 게이트 전극이 상기 반도체층 하부에 형성되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  18. 제 16항에 있어서,
    상기 박막 트랜지스터는 게이트 전극이 상기 반도체층 상부에 형성되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  19. 제 16항에 있어서,
    상기 평판 표시 장치는 유기 전계 발광 소자 또는 액정 표시 소자인 것을 특징으로하는 평판 표시 장치의 제조 방법.
  20. 제 16항에 있어서,
    상기 n이 2인 경우, 상기 투과 영역 집합 중 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 1 또는 식 2를 만족하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
    [식 1]
    상기 투과 영역 집합이 2개인 경우,
    x = (a+b)+((a+b)/2)이고,
    [식 2]
    상기 투과 영역 집합이 3개 이상인 경우,
    x = (a+b)-((a+b)/m)이다.
    상기 식 1 및 식 2에서, a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, m은 3 이상의 자연수이며, 마스크 상의 상기 투과 영역 집합의 개수를 말한다.
  21. 제 20항에 있어서,
    상기 투과 영역의 패턴 형태는 직사각형 또는 다각형인 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  22. 제 20항에 있어서,
    상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭 I는 0〈 I〈 a/2인 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  23. 제 16항에 있어서,
    상기 n이 3 이상인 경우, 제 1 투과 영역 집합의 최하단의 투과 영역의 중심부와 y축 방향으로 인접하는 제 2 투과 영역 집합의 최상단의 투과 영역의 중심부 사이의 거리 x는 하기 식 3을 만족하는 것을 특징으로 하는 평판 장치의 제조 방법.
    [식 3]
    x = (a+b)+(a-I)이고, a/2〈 I〈 a이며,
    상기 식 3에서,
    a는 투과 영역의 y축 폭이고, b는 불투과 영역의 y축 폭이고, I는 상기 투과 영역과 인접하는 투과 영역이 중복되는 y축 방향의 폭을 말한다.
  24. 제 23항에 있어서,
    상기 I는 하기 식 4를 만족하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
    [식 4]
    I = a-[(그레인 길이-a)/(스캔 회수-2)].
  25. 제 16항에 있어서,
    상기 복수개의 불투과 영역 집합 중 제 1 불투과 영역 집합의 최하단의 불투과 영역과 상기 제 1 불투과 영역 집합에 y축 방향으로 인접하는 제 2 불투과 집합 영역의 최상단의 불투과 영역은 x축 방향으로 서로 떨어져 있는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  26. 제 16항에 있어서,
    상기 불투과 영역의 형태는 도트 형태인 것을 특징으로 하는 평판 표시 장치의 제조 방법.
KR1020050062845A 2005-07-12 2005-07-12 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법 KR100796590B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050062845A KR100796590B1 (ko) 2005-07-12 2005-07-12 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법
EP06253651.1A EP1744350B1 (en) 2005-07-12 2006-07-12 A method of making a polycrystalline thin film
US11/485,947 US7687328B2 (en) 2005-07-12 2006-07-12 Method of making a polycrystalline thin film, a mask pattern used in the same and a method of making a flat panel display device using the same
CNB2006101214179A CN100490072C (zh) 2005-07-12 2006-07-12 多晶薄膜的制造方法和掩模图案及显示装置的制造方法
JP2006192018A JP2007027737A (ja) 2005-07-12 2006-07-12 多結晶シリコン薄膜の製造方法、これに使われるマスクパターン及びこれを用いる平板表示装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050062845A KR100796590B1 (ko) 2005-07-12 2005-07-12 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20070008929A KR20070008929A (ko) 2007-01-18
KR100796590B1 true KR100796590B1 (ko) 2008-01-21

Family

ID=37075842

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050062845A KR100796590B1 (ko) 2005-07-12 2005-07-12 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법

Country Status (5)

Country Link
US (1) US7687328B2 (ko)
EP (1) EP1744350B1 (ko)
JP (1) JP2007027737A (ko)
KR (1) KR100796590B1 (ko)
CN (1) CN100490072C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426086B2 (en) 2011-01-24 2013-04-23 Samsung Display Co., Ltd. Mask and method of manufacturing array substrate using the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4470395B2 (ja) * 2003-05-30 2010-06-02 日本電気株式会社 半導体薄膜の製造方法及び製造装置、並びに薄膜トランジスタ
JP2009289922A (ja) * 2008-05-28 2009-12-10 Sharp Corp マスク、レーザ結晶化装置、レーザ結晶化方法、結晶材、および半導体素子
JP5093815B2 (ja) * 2009-02-13 2012-12-12 株式会社日本製鋼所 アモルファス膜の結晶化方法および装置
KR101135537B1 (ko) * 2010-07-16 2012-04-13 삼성모바일디스플레이주식회사 레이저 조사 장치
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR102118332B1 (ko) * 2013-08-12 2020-06-04 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
CN109801837A (zh) * 2019-02-02 2019-05-24 京东方科技集团股份有限公司 驱动背板的激光退火工艺及掩膜版

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020086047A (ko) * 2001-05-11 2002-11-18 엘지.필립스 엘시디 주식회사 실리콘 결정화방법.
KR20020091896A (ko) * 2001-06-01 2002-12-11 엘지.필립스 엘시디 주식회사 실리콘 결정화방법
KR20040014797A (ko) * 2002-08-12 2004-02-18 엘지.필립스 엘시디 주식회사 Ｓｌｓ 결정화마스크, 결정화장비 및 결정화방법
KR20040089918A (ko) * 2003-04-15 2004-10-22 엘지.필립스 엘시디 주식회사 레이저 어닐링 방법을 적용한 다결정 실리콘 막 제조 방법
JP2004349415A (ja) 2003-05-21 2004-12-09 Hitachi Ltd アクティブ・マトリクス基板の製造方法およびこれを用いた画像表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204986B2 (ja) 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US6326286B1 (en) * 1998-06-09 2001-12-04 Lg. Philips Lcd Co., Ltd. Method for crystallizing amorphous silicon layer
KR100379361B1 (ko) * 2001-05-30 2003-04-07 엘지.필립스 엘시디 주식회사 실리콘막의 결정화 방법
JP4667682B2 (ja) * 2001-10-16 2011-04-13 ソニー株式会社 半導体装置の製造方法、液晶表示装置の製造方法およびエレクトロルミネッセンス表示装置の製造方法
US6767804B2 (en) 2001-11-08 2004-07-27 Sharp Laboratories Of America, Inc. 2N mask design and method of sequential lateral solidification
US6777276B2 (en) * 2002-08-29 2004-08-17 Sharp Laboratories Of America, Inc. System and method for optimized laser annealing smoothing mask
JP4610867B2 (ja) * 2002-06-14 2011-01-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004111423A (ja) 2002-09-13 2004-04-08 Sony Corp 半導体装置の製造方法
KR100534579B1 (ko) 2003-03-05 2005-12-07 삼성에스디아이 주식회사 다결정 실리콘 박막, 이의 제조 방법 및 이를 이용하여제조된 액티브 채널 방향 의존성이 없는 박막 트랜지스터
TWI366859B (en) * 2003-09-16 2012-06-21 Univ Columbia System and method of enhancing the width of polycrystalline grains produced via sequential lateral solidification using a modified mask pattern
KR100543007B1 (ko) 2003-10-14 2006-01-20 삼성에스디아이 주식회사 다결정 실리콘 박막의 제조 방법 및 이를 사용하여 제조된디스플레이 디바이스
KR100543010B1 (ko) 2003-10-20 2006-01-20 삼성에스디아이 주식회사 다결정 실리콘 박막의 제조 방법 및 이를 사용하여 제조된디스플레이 디바이스
KR100606450B1 (ko) * 2003-12-29 2006-08-11 엘지.필립스 엘시디 주식회사 주기성을 가진 패턴이 형성된 레이저 마스크 및 이를이용한 결정화방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020086047A (ko) * 2001-05-11 2002-11-18 엘지.필립스 엘시디 주식회사 실리콘 결정화방법.
KR20020091896A (ko) * 2001-06-01 2002-12-11 엘지.필립스 엘시디 주식회사 실리콘 결정화방법
KR20040014797A (ko) * 2002-08-12 2004-02-18 엘지.필립스 엘시디 주식회사 Ｓｌｓ 결정화마스크, 결정화장비 및 결정화방법
KR20040089918A (ko) * 2003-04-15 2004-10-22 엘지.필립스 엘시디 주식회사 레이저 어닐링 방법을 적용한 다결정 실리콘 막 제조 방법
JP2004349415A (ja) 2003-05-21 2004-12-09 Hitachi Ltd アクティブ・マトリクス基板の製造方法およびこれを用いた画像表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426086B2 (en) 2011-01-24 2013-04-23 Samsung Display Co., Ltd. Mask and method of manufacturing array substrate using the same
US8927199B2 (en) 2011-01-24 2015-01-06 Samsung Display Co., Ltd. Mask and method of manufacturing array substrate using the same

Also Published As

Publication number Publication date
US20070015320A1 (en) 2007-01-18
KR20070008929A (ko) 2007-01-18
JP2007027737A (ja) 2007-02-01
US7687328B2 (en) 2010-03-30
EP1744350B1 (en) 2014-06-25
EP1744350A2 (en) 2007-01-17
CN100490072C (zh) 2009-05-20
CN1897223A (zh) 2007-01-17
EP1744350A3 (en) 2011-05-11

Similar Documents

Publication Publication Date Title
KR100796590B1 (ko) 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법
KR100742380B1 (ko) 마스크 패턴, 박막 트랜지스터의 제조 방법 및 이를사용하는 유기 전계 발광 표시 장치의 제조 방법
GB2338343A (en) Method for fabricating thin film transistor
US7642623B2 (en) Fabrication method for polycrystalline silicon thin film and apparatus using the same
KR100534579B1 (ko) 다결정 실리콘 박막, 이의 제조 방법 및 이를 이용하여제조된 액티브 채널 방향 의존성이 없는 박막 트랜지스터
KR100543007B1 (ko) 다결정 실리콘 박막의 제조 방법 및 이를 사용하여 제조된디스플레이 디바이스
KR101289055B1 (ko) 레이저 어닐링 방법, 레이저 어닐링 시스템, 반도체막,반도체 장치, 및 전기 광학 장치
US7541615B2 (en) Display device including thin film transistors
KR100713895B1 (ko) 다결정막의 형성방법
KR101276150B1 (ko) 레이저 어닐링 방법, 레이저 어닐링 시스템, 반도체막,반도체 장치, 및 전기 광학 장치
JP4365757B2 (ja) 多結晶シリコン薄膜トランジスタの多結晶シリコン膜の形成方法
KR100600852B1 (ko) 다결정 실리콘 박막의 제조 방법 및 이를 사용하여 제조된디스플레이 디바이스
KR101095368B1 (ko) 다결정 박막 형성방법
KR100579199B1 (ko) 폴리실리콘 박막의 제조 방법 및 이를 사용하여 제조된폴리실리콘을 사용하는 디스플레이 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 12