JP4965853B2 - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents

薄膜トランジスタアレイ基板およびその製造方法 Download PDF

Info

Publication number
JP4965853B2
JP4965853B2 JP2005355820A JP2005355820A JP4965853B2 JP 4965853 B2 JP4965853 B2 JP 4965853B2 JP 2005355820 A JP2005355820 A JP 2005355820A JP 2005355820 A JP2005355820 A JP 2005355820A JP 4965853 B2 JP4965853 B2 JP 4965853B2
Authority
JP
Japan
Prior art keywords
data
pattern
gate
electrode
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005355820A
Other languages
English (en)
Other versions
JP2006191015A (ja
Inventor
ヨンスク チェ
ホンウ ユ
キスル チョ
ジェオウ イ
ボキョン チョン
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2006191015A publication Critical patent/JP2006191015A/ja
Application granted granted Critical
Publication of JP4965853B2 publication Critical patent/JP4965853B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、薄膜トランジスタアレイ基板に関し、特に、保護膜なしに薄膜トランジスタを保護すると共に、パッド電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法に関する。
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を表示する装置である。
このような液晶表示装置において、互いに対向する上、下部基板に配置された画素電極と共通電極との間に形成される電界により、液晶が駆動される。
液晶表示装置は、互いに対向して合着された薄膜トランジスタアレイ基板(下部アレイ基板)およびカラーフィルタアレイ基板(上部アレイ基板)と、両基板の間でセルギャップを一定して維持するためのスペーサと、そのセルギャップに詰められた液晶とを備える。
薄膜トランジスタアレイ基板は、多数の信号配線および薄膜トランジスタと、その上に液晶配向のために塗布された配向膜とで構成される。
前記カラーフィルタアレイ基板は、カラーを具現するためのカラーフィルタおよび光漏れを防止するためのブラックマトリックスと、その上に液晶配向のために塗布された配向膜とで構成される。
液晶表示装置において、薄膜トランジスタアレイ基板は、半導体工程を含めると共に、多数のマスク工程を必要とすることによって、製造工程が複雑であるため、液晶パネルの製造単価の上昇の主原因となっている。
これを解決するために、薄膜トランジスタアレイ基板は、マスク工程の数を減らす方向へと発展している。
これは、一つのマスク工程が、薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多数の工程を含めているからである。
近年は、薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つの工程を減らした４マスク工程が台頭している。
図１は、従来の４マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図であって、図２は、図１でＩ−Ｉ′に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。
図１および図２を参照すると、従来の液晶表示パネルの薄膜トランジスタアレイ基板は、下部基板１の上にゲート絶縁膜１２を介して交差形成されたゲートライン２およびデータライン４と、その交差部ごとに形成された薄膜トランジスタ３０と、その交差構造により設けられた画素領域に形成された画素電極２２と、ゲートライン２とストレージ電極２８との重畳部に形成されたストレージキャパシタ４０と、ゲートライン２と接続されたゲートパッド５０と、データライン４と接続されたデータパッド６０と、を備える。
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は、交差構造で形成され、画素領域５を定義する。
前記薄膜トランジスタ３０は、ゲートライン２のゲート信号に応えて、データライン４の画素信号が画素電極２２に充電され維持されるようにする。前記薄膜トランジスタ３０は、ゲートライン２に接続されたゲート電極６と、データライン４に接続されたソース電極８と、画素電極２２に接続されたドレイン電極１０とを備える。
前記薄膜トランジスタ３０は、ゲート電極６とゲート絶縁膜１２を介して重畳されながら、ソース電極８とドレイン電極１０との間にチャンネルを形成する活性層１４をさらに備える。
前記活性層１４は、データライン４、データパッド下部電極６２およびストレージ電極２８とも重畳されるように形成する。
このような活性層１４の上には、データライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２およびストレージ電極２８とオーミック接触のためのオーミック接触層１６がさらに形成される。
前記画素電極２２は、保護膜１８を貫通する第１コンタクトホール２０を通じて薄膜トランジスタ３０のドレイン電極１０と接続され、画素領域５に形成される。
これによって、前記薄膜トランジスタ３０を通じて画素信号が供給された画素電極２２と基準電圧が供給された共通電極(図示せず)との間には、電界が形成される。
このような電界により、下部アレイ基板と上部アレイ基板との間の液晶分子らが、誘電異方性によって回転する。
液晶分子の回転の程度によって、画素領域５を透過する光透過率に差ができることで、階調を表現するようになる。
前記ストレージキャパシタ４０は、ゲートライン２と、そのゲートライン２とゲート絶縁膜１２、活性層１４およびオーミック接触層１６を介して重畳されるストレージ電極２８とで構成される。
ここで、前記ストレージ電極２８は、保護膜１８に形成された第２コンタクトホール４２を通じて画素電極２２と接続される。
このようなストレージキャパシタ４０は、画素電極２２に充電された画素信号が、次の画素信号が充電されるまで、安定的に維持されるようにする。
ゲートパッド５０は、ゲートドライバ(図示せず)と接続され、ゲートライン２にゲート信号を供給する。前記ゲートパッド５０は、ゲートライン２から延長されるゲートパッド下部電極５２と、ゲート絶縁膜１２および保護膜１８を貫通する第３コンタクトホール５６を通じてゲートパッド下部電極５２と接続されたゲートパッド上部電極５４とで構成される。
データパッド６０は、データドライバ(図示せず)と接続され、データライン４にデータ信号を供給する。前記データパッド６０は、データライン４から延長されるデータパッド下部電極６２と、保護膜１８を貫通する第４コンタクトホール６６を通じてデータパッド下部電極６２と接続されたデータパッド上部電極６４とで構成される。
図３ａ乃至図３ｄは、前記のような構成を有する液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を、４マスク工程を用いて詳細にしたものである。
図３ａを参照すると、第１マスク工程を用いて、下部基板１上にゲートライン２、ゲート電極６およびゲートパッド下部電極５２を含む第１導電パターン群が形成される。
これを詳細に説明すると、下部基板１上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。
続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン２、ゲート電極６およびゲートパッド下部電極５２を含む第１導電パターン群が形成される。
図３ｂを参照すると、ゲートパターンが形成された下部基板１上にゲート絶縁膜１２が塗布される。
第２マスク工程を用いて、ゲート絶縁膜１２の上に活性層１４およびオーミック接続層１６を含む半導体パターンと、データライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２、ストレージ電極２８を含む第２導電パターン群とが形成される。
図３ｃを参照すると、第２導電パターン群が形成されたゲート絶縁膜１２上に、第３マスク工程を用いて、第１乃至第４コンタクトホールら２０、４２、５６、６６を含む保護膜１８が形成される。詳細に説明すると、データパターンが形成されたゲート絶縁膜１２上に、ＰＥＣＶＤなどの蒸着方法で保護膜１８が全面形成される。
続いて、前記保護膜１８が第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、第１乃至第４コンタクトホールら２０、４２、５６、６６が形成される。
前記第１コンタクトホール２０は、保護膜１８を貫通してドレイン電極１０を露出させ、第２コンタクトホール４２は、保護膜１８を貫通してストレージ電極２８を露出させる。
前記第３コンタクトホール５６は、保護膜１８およびゲート絶縁膜１２を貫通してゲートパッド下部電極５２を露出させ、第４コンタクトホール６６は、保護膜１８を貫通してデータパッド下部電極６２を露出させる。
図３ｄを参照すると、第４マスク工程を用いて、保護膜１８上に画素電極２２、ゲートパッド上部電極５４、データパッド上部電極６４を含む第３導電パターン群が形成される。
従来の薄膜トランジスタアレイ基板には、薄膜トランジスタ３０を保護するために保護膜１８が形成される。
この保護膜１８は、ＰＥＣＶＤ装置を用いて無機絶縁物質を蒸着するか、スピンコーティング装置またはスピンレスコーティング装置を用いて有機絶縁物質をコーティングすることによって形成される。
このように、前記保護膜１８を形成するためには、ＰＥＣＶＤ装置、スピンコーティング装置、またはスピンレスコーティング装置が必要なので、製造費用が上昇する問題点がある。
なお、従来の薄膜トランジスタアレイ基板では、データライン４を単一膜で形成するため、オープンされることが時々発生する。この場合、前記データライン４をリペアするための別の工程が必要になる問題点がある。
さらに、従来の薄膜トランジスタアレイ基板で、保護膜１８を有機絶縁物質で形成する場合、相対的に厚い保護膜１８によって、その上に形成される画素電極２２が断線される。
特に、前記ドレイン電極１０と画素電極２２とを接触させるためのコンタクトホール２０により露出された保護膜１８の側面で、画素電極２２が断線される。
したがって、ドレイン電極１０を通じて画素電極２２に画素信号が供給されなくなり、点欠陥が発生する問題点がある。
さらに、従来の薄膜トランジスタアレイ基板では、ストレージキャパシタ４０は、ゲート絶縁膜１２、活性層１４およびオーミック接触層１６を介して重畳されるゲートライン２とストレージ電極２８とで構成される。
この場合、前記ゲートライン２とストレージ電極２８を絶縁させるための相対的に厚いゲート絶縁膜１２、活性層１４およびオーミック接触層１６により、ストレージキャパシタ４０の容量値が低下する問題点がある。
なお、相対的に低いストレージキャパシタ４０の容量値により、むらのような画質低下が発生する。
さらに、前記データパッドは、保護膜形成時にオープンされるため、以降の工程進行中、前記データパッドの電食のような不良が発生する問題点がある。
本発明の目的は、保護膜なしに薄膜トランジスタを保護すると共に、マスクの数を低減し、製造費用を低減することができる薄膜トランジスタアレイ基板およびその製造方法を提供することにある。
本発明の他の目的は、データパッドをゲート金属パターンとデータ金属パターンのジャンピング(jumping)構造で形成することによって、データパッドのオープンによる電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法を提供することにある。
本発明の実施例に係る薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極および前記ソース電極とチャンネルを介して対向するドレイン電極と、前記ソース電極およびドレイン電極間の前記チャンネルを形成する半導体層と、前記チャンネルを形成する半導体層を保護するために前記チャンネル上に形成されるチャンネル保護膜と、前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、前記画素電極から前記ゲートライン上に延長され、前記ゲート絶縁膜上に半導体層パターンと金属層パターンが積層されストレージを形成するストレージキャパシタと、前記ゲートラインから延長されるゲートパッドと、前記データラインと接続されるデータパッドと、を含む。
本発明の他の実施例に係る薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッド下部電極、データパッド下部電極を形成する段階と、前記ゲート電極上にゲート絶縁膜、第１、２半導体層、データ金属層を形成する段階と、前記ゲート絶縁膜、第１、２半導体層、データ金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成し、前記ゲートラインに前記ゲート絶縁膜を露出させる切断部を形成する段階と、前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソースおよびドレイン電極と、その間のチャンネルを形成する第１半導体層、前記ドレイン電極と接触形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、前記チャンネルと対応する前記第１半導体層上にチャンネル保護膜を形成する段階と、を含む。
本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、保護膜を形成するための別の装備を必要としないので、製造費用を節減することができ、且つ従来のドレイン電極を露出させるコンタクトホールの段差部で、画素電極のオープンを防止できる効果がある。
なお、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、データラインのオープン不良時に、リペア工程なしに透明導電パターンを用いて、画素信号を各薄膜トランジスタに供給することができ、且つデータライン、ソース電極およびドレイン電極の腐食を防止することができる効果がある。
なお、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、ストレージキャパシタを形成する二つの導電体の距離が近くなって、ストレージキャパシタの容量値が増大して、むらのような画質不良を改善する効果がある。
そして、本発明に係る薄膜トランジスタアレイ基板は、データパッドの電食不良を防止する効果がある。
なお、本発明は、薄膜トランジスタアレイ基板で偶数/奇数データラインを分離して、静電気防止構造を形成することによって、工程数を減らす効果がある。
さらに、本発明は、マスクの数を低減することによって、製造費用を節減し、工程を単純化する効果がある。
以下、添付の図面を参照して本発明の具体的な実施例について説明する。
図４は、本発明に係る薄膜トランジスタアレイ基板を示す平面図であって、図５は、図４でII−II′に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。
図４および図５を参照すると、本発明に係る薄膜トランジスタアレイ基板は、下部基板１０１の上にゲート絶縁膜１１２と、その交差部ごとに形成された薄膜トランジスタ１３０と、その交差構造で設けられた画素領域に形成された画素電極１２２と、薄膜トランジスタ１３０を保護するためのチャンネル保護膜１２０とを備える。
なお、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン１０２と画素電極１２２との重畳部に形成されたストレージキャパシタ１４０と、ゲートライン１０２と接続されたゲートパッド１５０と、データライン１０４とジャンピング(jumping)構造で接続されたデータパッド１６０を更に備える。
そして、ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４とは、交差構造で形成され画素領域１０５を定義する。
前記薄膜トランジスタ１３０は、ゲートライン１０２のゲート信号に答えて、データライン１０４の画素信号が画素電極１２２に充電され維持されるようにする。
これのために、前記薄膜トランジスタ１３０は、ゲートライン１０２に接続されたゲート電極１０６と、データライン１０４に接続されたソース電極１０８と、画素電極１２２に接続されたドレイン電極１１０とを備える。
なお、前記薄膜トランジスタ１３０は、ゲート電極１０６とゲート絶縁膜１１２を介して重畳され、ソース電極１０８とドレイン電極１１０との間にチャンネルを形成する活性層１１４をさらに備える。
前記ゲートライン１０２上にはゲート絶縁膜１１２が形成され、前記ゲート絶縁膜１１２上に前記活性層１１４から延長され第１半導体層１４７パターンが形成されている。この時、前記ストレージキャパシタの周辺にはゲート絶縁膜を露出させるスリット１０３が形成され、前記第１半導体層１４７が形成されない。
前記活性層１１４は、データライン１０４およびデータパッド下部電極１６２と重畳されるように形成される。
このような活性層１１４の上には、データライン１０４、ソース電極１０８、ドレイン電極１１０およびデータパッド下部電極１６２とのオーミック接触のためのオーミック接触層１１６がさらに形成される。
前記第１半導体層１４７は前記活性層１１４を形成し、前記オーミック接触層１１６は第２半導体層１４９で形成する。
前記チャンネル保護膜１２０は、ソース電極１０８およびドレイン電極１１０の間にチャンネルを形成する活性層１１４上に、シリコン酸化物(ＳｉＯｘ)またはシリコン窒化物(ＳｉＮｘ)で形成される。
このチャンネル保護膜１２０は、ソース電極１０８、ドレイン電極１１０および画素電極１２２をそれぞれ形成するとき用いられるフォトレジストパターンを除去するためのストリップ工程と、全ての工程の前または/および後に進行される洗浄工程によりチャンネルを形成する活性層１１４が損傷することを防止する。
前記画素電極１２２は、保護膜１１８を貫通するドレインコンタクトホール１２０を通じて薄膜トランジスタ１３０のドレイン電極１１０と接続され、画素領域１０５に形成される。
前記画素電極１２２と同一な物質で、ソース電極１０８、ドレイン電極１１０およびデータライン１０４上に、透明導電パターン１１８が形成される。
前記透明導電パターン１１８は、前記ジャンピング構造で前記データライン１０４とデータパッド１５０を連結するジャンピング電極１６８を形成する。
前記データライン１０４上に形成される透明導電パターン１１８は、データライン１０４の断線時に、データ信号を各薄膜トランジスタ１３０のソース電極１０８に供給するリペアの役割をする。
前記ソースおよびドレイン電極１０８、１１０上に形成される透明導電パターン１１８は、モリブデン(Ｍｏ)などの腐食に弱い金属で形成されるソースおよびドレイン電極１０８、１１０の腐食を防止する。
このような透明導電パターン１１８は、隣接した透明導電パターン１１８または隣接した画素電極１２２とショートを防止できる程度離隔して形成される。
前記ソース電極１０８上に形成された透明導電パターン１１８と前記ドレイン電極１１０上に形成される透明導電パターン１１８とは、例えば、約４〜５μｍ程度離隔し、前記データライン１０４上に形成された透明導電パターン１１８と画素電極１２２とも、例えば、約４〜５μｍ程度離隔する。
前記薄膜トランジスタ１３０を通じて画素信号が供給された画素電極１２２と基準電圧が供給された共通電極(図示せず)との間には、電界が形成される。
このような電界によって、下部アレイ基板と上部アレイ基板との間の液晶分子らが誘電異方性により回転する。
液晶分子らの回転程度によって、画素領域１０５を透過する光透過率に差ができることにより、階調を表現するようになる。
前記ストレージキャパシタ１４０は、ゲートライン１０２と、そのゲートライン１０２とゲート絶縁膜１１２を介して、第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターンと重畳される画素電極１２２とで構成される。
このようなストレージキャパシタ１４０は、画素電極１２２に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。前記ゲートパッド１５０は、ゲートドライバ(図示せず)と接続され、ゲートライン１０２にゲート信号を供給する。
このようなゲートパッド１５０は、ゲートライン１０２から延長されるゲートパッド下部電極１５２と、ゲート絶縁膜１１２と第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターン１１９を貫通するコンタクトホール１５４を通じてゲートパッド下部電極１５２と接続されたゲートパッド上部電極１５６とで構成される。
なお、前記データパッド１６０は、データドライバ(図示せず)と接続され、データライン１０４にデータ信号を供給する。
このようなデータパッド１６０は、基板上にゲートパターンで形成されるデータパッド下部電極１６２と、そのデータパッド下部電極１６２とゲート絶縁膜１１２と第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターン１１９を介して接続されるデータパッド上部電極１６６とで構成される。
前記ゲートパターンで形成されるデータパッド１６０は、ゲート絶縁膜１１２を介して前記データライン１０４とジャンピング構造で接続される。
前記ジャンピング構造は、ゲートパターンで形成されるデータパッド下部電極１６２と、そのデータパッド下部電極１６２と前記データライン１０４とを連結する透明な導電膜であるジャンピング電極１６８とで構成される。
図６ａおよび図６ｂは、本発明に係る薄膜トランジスタアレイ基板の第１導電パターン群の製造方法を示す平面図および断面図である。
図６ａおよび図６ｂを参照すると、第１マスク工程を用いて、下部基板１０１上にゲートライン１０２、ゲート電極１０６およびゲートパッド下部電極１５２、データパッド下部電極１６２を含む第１導電パターン群が形成される。
これを詳細に説明すると、前記下部基板１０１上に、スパッタリングなどの蒸着方法により、ゲート金属層が形成される。
続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、前記ゲートライン１０２、ゲート電極１０６およびゲートパッド下部電極１５２、データパッド下部電極１６２を含むゲートパターンが形成される。
ここで、前記ゲート金属層としては、アルミニウム(Ａｌ)、アルミニウム/ネオジム(Ａｌ/Ｎｄ)を含むアルミニウム系金属などが用いられる。なお、前記ゲート金属層は、２重、３重配線で形成されることもできる。
図７ａおよび図７ｂは、本発明に係る薄膜トランジスタアレイ基板の半導体パターンと第２導電パターン群の製造方法を示す平面図および断面図である。
図７ａおよび図７ｂを参照すると、第１導電パターン群が形成された下部基板１０１上にゲート絶縁膜１１２が塗布される。
前記ゲート絶縁膜１１２上に第１半導体層１４７、第２半導体層１４９およびデータ金属層１５１を積層する。
そして、第２マスク工程を用いて、ゲート絶縁膜１１２の上に活性層１１４およびオーミック接触層１１６を含む半導体パターンと、データライン１０４、ソース電極１０８、ドレイン電極１１０を含む第２導電パターン群であるデータ金属パターン１１９が形成される。
前記ゲートライン１０２およびゲートパッド１５０上にも、前記活性層１１４およびオーミック接触層１１６を含む半導体パターンと金属層からなる第２導電パターン群１１９を形成することによって、以降ゲート絶縁膜１１２の除去時に発生しうるゲートライン１０２のエッチングを防止する。
前記ゲートライン１０２、データライン１０４、ソースおよびドレイン電極１０８、１１０を含む薄膜トランジスタ１３０領域、ゲートパッド１５０、データパッド１６０は、フォトレジストをマスクとしてその外に露出されているゲート絶縁膜１１２を除去する。
前記ゲートパッド１５０はゲートライン１０２から延長され、ゲートパッド下部電極１５２上にゲート絶縁膜１１２と第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターン１１９が積層形成され、前記ゲートパッド下部電極１５２を露出させるコンタクトホール１５４が形成される。
前記データパッド１６０は、基板１０１上にゲートパターンで形成されるデータパターン下部電極１６２上にゲート絶縁膜１１２と第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターン１１９が順に積層され、前記データパッド下部電極１６２を露出させるコンタクトホール１７１、１７２が形成される。
前記ゲートライン１０２上には、第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターン１１９が形成され、ストレージキャパシタ１４０が形成される位置の周辺に、ゲート絶縁膜１１２が露出されるように前記第１半導体層１４７パターン、第２半導体層１４９パターン、データ金属パターン１１９を除去してゲート絶縁膜１１２を露出させるスリット１０３を形成する。
これを詳細に説明すると、図８ａに図示されたように、ゲート絶縁膜１１２上に、ＰＥＣＶＤ、スパッタリングなどの蒸着方法により、第１半導体層１４７、第２半導体層１４９そしてデータ金属層１５１が順次に形成される。
ここで、前記第１半導体層１４７には、不純物がドーピングされていない非晶質シリコンが用いられ、第２半導体層１４９には、Ｎ型またはＰ型の不純物がドーピングされた非晶質シリコンが用いられる。
前記データ金属層１５１は、モリブデン(Ｍｏ)、銅(Ｃｕ)のような金属からなる。
次に、前記データ金属層１５１の上にフォトレジスト膜を形成してから、図８ｂに図示されたように、部分露光第２マスク１７０が下部基板１０１の上部に整列される。
前記第２マスク１７０は、透明材質のマスク基板１７３と、前記マスク基板１７３の遮断領域Ｓ２に形成された遮断部１７４と、前記マスク基板１７３の部分露光領域Ｓ３に形成された回折露光部１７６(または半透過部)を備える。
ここで、前記マスク基板１７３が露出された領域は露光領域Ｓ１となる。
このような第２マスク１７０を用いたフォトレジスト膜を露光してから現像することによって、第２マスク１７０の遮断部１７４と回折露光部１７６とに対応して、遮断領域Ｓ２と部分露光領域Ｓ３とで段差を有するフォトレジストパターン１７８が形成される。
すなわち、部分露光領域Ｓ３が形成されたフォトレジストパターン１７８は、遮断領域Ｓ２で形成された第１高さｈ１を有するフォトレジストパターン１７８より低い第２高さｈ２を有する。
このようなフォトレジストパターン１７８をマスクとして用いた湿式エッチング工程でデータ金属層１５１がパターニングされることによって、図８ｃに図示されたように、データライン１０４、データライン１０４から延長される薄膜トランジスタ領域１３０とストレージキャパシタ１４０およびゲートライン１０２、ゲートパッド１５０およびデータパッド１６０などを含んで、第２導電パターン群が形成される。
続いて、図８ｄに図示されたように、酸素(Ｏ２)プラズマを用いたアッシング工程で、部分露光領域Ｓ３に第２高さｈ２を有するフォトレジストパターン１７８は除去され、遮断領域Ｓ２に第１高さｈ１を有するフォトレジストパターン１７８は高さが低い状態となる。
前記フォトレジストパターン１７８をマスクとして用いた乾式エッチング工程で、第１半導体層１４７と第２半導体層１４９およびゲート絶縁膜１１２がパターニングされることによって、図８ｅのように、オーミック接触層１１６と活性層１１４およびゲート絶縁膜１１２が第２導電パターン群に沿って形成される。
前記マスクの部分露光領域により遮断されたゲートライン１０２の所定領域(スリット)１０３とデータパッド下部電極１６２の所定領域には、ゲート絶縁膜１１２が残るようになる。
ここで、前記ゲートパッド１５０およびデータパッド１６０上には、コンタクトホール１５４、１７１、１７２が形成される。
図８ｆに図示されたように、前記フォトレジストパターン１７８をストリップ工程で除去する。
図９ａおよび図９ｂは、本発明に係る薄膜トランジスタアレイ基板の半導体パターンと第３導電パターン群の製造方法を示す平面図および断面図である。
図９ａおよび図９ｂを参照すると、前記基板１０１上に透明導電膜を塗布し、第３マスク工程を用いて、薄膜トランジスタ１３０領域でソースおよびドレイン電極１０８、１１０と画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６、ジャンピング電極１６８を含む第３導電パターン群が形成される。
詳細に説明すると、コンタクトホール１５４が形成された基板１０１上に、スパッタリングなどの蒸着方法により、透明導電膜が塗布される。
ここで、前記透明導電膜の材料としては、インジウム錫酸化物（ＩＴＯ）、錫酸化物（ＴＯ）、インジウム錫亜鉛酸化物（ＩＴＺＯ）およびインジウム亜鉛酸化物（ＩＺＯ）のうち一つが用いられる。
続いて、第３マスクを用いたフォトリソグラフィ工程とエッチング工程により透明導電膜がパターニングされることによって、画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６、ジャンピング電極を含む第３導電パターン群が形成される。 前記第３導電パターンは、前記データライン１０４上にも形成される。 前記画素電極１２２は、ドレイン電極１１０と直接接続される。
前記透明導電パターン１１８は、データライン１０４、ソース電極１０８およびドレイン電極１１０と直接接続されるように、それらの上に形成される。
前記ゲートパッド上部電極１５６は、コンタクトホール１５４を通じてゲートパッド下部電極１５２と電気的に接続される。
前記データパッド上部電極１６６は、コンタクトホールを通じてゲートパターンからなるデータパッド下部電極１６２と接続される。
なお、前記データライン１０４上の透明導電パターン１１８から延長され前記データラインの端部に形成されたジャンピング電極１６８は、前記データパッド下部電極１６２とコンタクトホール１７１を通じて接続される。
前記ソース電極１０８およびドレイン電極１１０間のチャンネルを形成する活性層１１４上にチャンネル保護膜１２０が形成される。
前記ゲートライン１０２上には、第２半導体層１４９パターンが除去され第１半導体層１４７パターンだけ残るようになり、前記スリット１０３でゲート絶縁膜１１２が露出されている。
前記第３マスクを用いたフォト工程についてより具体的に説明すると、図１０ａに図示されたように、前記ゲート絶縁膜１１２上に第２導電パターン群が形成された基板上に透明導電膜１１７が形成される。
次に、前記透明導電膜１１７の上にフォトレジスト膜を形成してから、図１０ｂに図示されたように、前記フォトレジスト膜を露光してから現像することによって、フォトレジストパターン１７８が形成される。
このようなフォトレジストパターン１７８をマスクとして用いた湿式エッチング工程で、透明導電膜がパターニングされることによって、図１０ｃに図示されたように、薄膜トランジスタ１３０領域でソースおよびドレイン電極１０８、１１０と画素電極１２２、前記画素電極１２２から延長されたストレージキャパシタ１４０、前記データライン１０４上の透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６およびジャンピング電極１６８を含む第３導電パターン群が形成される。
前記データパッド１６０は、ゲートパターンからなるデータパッド下部電極１６２と透明導電膜からなるデータパッド上部電極１６６とからなり、前記データパッド下部電極１６２は、データライン１０４の方に延長され、前記データライン１０４とジャンピング構造で接続される。
前記ジャンピング構造は、ジャンピング電極１６８により前記データライン１０４とデータパッド下部電極１６２とが連結される構造であって、前記ジャンピング電極１６８は、前記データパッド下部電極１６２に形成されたコンタクトホール１７１を通じて接続され、前記データライン１０４上に形成された透明導電パターン１１８と連結されることができる。
続いて、前記フォトレジストパターン１７８を用いたエッチング工程で薄膜トランジスタ１３０のチャンネル部に形成されたデータ金属パターン１５４とオーミック接触層１１６が除去される。
これによって、前記チャンネル部の活性層１１４が露出され、ソース電極１０８とドレイン電極１１０とが分離される。
前記ゲートライン１０２上に露出されているデータ金属パターン１１９およびオーミック接触層１１６も除去される。
前記画素電極１２２から延長されたストレージキャパシタ１４０は、ゲートライン１０２とゲート絶縁膜１１２、第１半導体層１４７、第２半導体層１４９、データ金属パターン１１９を介してストレージを形成し、その周辺のスリット１０３にはゲートライン１０２上にゲート絶縁膜１１２が露出されている。
図１０ｄに図示されたように、残っているフォトレジストパターン１７８をマスクとしてチャンネル部の露出された活性層１１４の表面をＯｘ(例えば、Ｏ２)またはＮｘ(例えば、Ｎ２)プラズマに露出させる。
すると、イオン状態のＯｘまたはＮｘが活性層１１４に含まれたシリコン(Ｓｉ)と反応することによって、チャンネル部の活性層１１４上には、ＳｉＯ２およびＳｉＮｘのうちどちらか一つからなるチャンネル保護膜１２０が形成される。
このチャンネル保護膜１２０は、チャンネル部の活性層１１４の損傷を防止する。
図１０ｅに図示されたように、第３導電パターン群の上に残っていたフォトレジストパターン１７８がストリップ工程で除去される。
本発明に係る薄膜トランジスタアレイ基板は、対向するカラーフィルタアレイ基板と合着され、その間に液晶を備えて、液晶パネルを形成する。
前記カラーフィルタアレイ基板は、液晶セル単位で形成されたカラーフィルタと、カラーフィルタ間の区分および外部光反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極とで構成される。
特に、薄膜トランジスタアレイ基板は、製造工程の後に信号ラインのショート、断線などのようなライン不良と薄膜トランジスタの不良などを検出するための信号検査過程を経る。
信号検査過程のために薄膜トランジスタアレイ基板には、ゲートラインらとデータラインらそれぞれの奇数ラインと、偶数ラインとに区分して接続された奇数ショーティングバーと偶数ショーティングバーとが設けられる。
具体的に、データラインの検査は、奇数データラインに共通接続されたデータ奇数ショーティングバーと偶数データラインに共通接続されたデータ偶数ショーティングバーとを用いて、ライン不良を検出する。
図１１は、本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部を示す平面図である。
図１１に図示されたように、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン１０２とデータライン１０４との交差部ごとに形成された薄膜トランジスタ１３０と、前記薄膜トランジスタ１３０に接続された画素電極１２２とを備え、前記データライン１０４らは外郭にデータリンクらを経由してデータパッド１６０を形成する。
前記データパッド１６０は、偶数/奇数データライン１０９ａ、１０９ｂにつながり、ショーティングバー１９６、１９７に連結される。
前記データライン１０４とジャンピング構造として連結される前記データパッド１６０および偶数/奇数データライン１０９ａ、１０９ｂはゲート金属からなり、前記偶数データライン１０９ａは、データ金属パターン１５１でコンタクトホール１７３を通じて接続され、データ偶数ショーティングバー１９７に連結される。
前記奇数データライン１０９ｂは、ゲート金属からなるデータ奇数ショーティングバー１９６に連結される。
静電気防止のために、前記偶数データライン１０９ａはＨ形の接地ラインを備え、前記Ｈ形の接地ライン１８１は断絶部Ａを有し、つながっている。
このとき、前記断絶部Ａは数μｍ程度で形成されることによって、静電気発生時に前記静電気が接地ライン１８１を通じて抜けられるようにする。
前記接地ライン１８１は前記データ奇数ショーティングバー１９６に連結される。
前記偶数/奇数データライン１０９ａ、１０９ｂは、前記接地ライン１８１により等電位を形成して、静電気を防止する。
以降、液晶パネルの形成時に、前記データ偶数/奇数ショーティングバー１９６、１９７は、カッティング(および除去される。
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更および修正が可能なことがわかるはずである。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるのではなく、特許請求範囲によって決められるものである。
従来の４マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図である。 図１でＩ−Ｉ′に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明に係る薄膜トランジスタアレイ基板を示す平面図である。 図４でII−II′に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。 本発明に係る薄膜トランジスタアレイ基板で、第１マスク工程を用いた第１導電パターン群の製造方法を示す平面図である。 本発明に係る薄膜トランジスタアレイ基板で、第１マスク工程を用いた第１導電パターン群の製造方法を示す断面図である。 本発明に係る薄膜トランジスタアレイ基板で、第２マスク工程を用いた半導体パターンと第２導電パターン群およびチャンネル保護膜の製造方法を示す平面図である。 本発明に係る薄膜トランジスタアレイ基板で、第２マスク工程を用いた半導体パターンと第２導電パターン群およびチャンネル保護膜の製造方法を示す断面図である。 本発明に係る第２導電パターン群を形成する製造方法を示す工程フローチャートである。 本発明に係る第２導電パターン群を形成する製造方法を示す工程フローチャートである。 本発明に係る第２導電パターン群を形成する製造方法を示す工程フローチャートである。 本発明に係る第２導電パターン群を形成する製造方法を示す工程フローチャートである。 本発明に係る第２導電パターン群を形成する製造方法を示す工程フローチャートである。 本発明に係る第２導電パターン群を形成する製造方法を示す工程フローチャートである。 本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す平面図である。 本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す断面図である。 本発明に係る第３導電パターン群を形成する製造方法を示す工程断面図である。 本発明に係る第３導電パターン群を形成する製造方法を示す工程断面図である。 本発明に係る第３導電パターン群を形成する製造方法を示す工程断面図である。 本発明に係る第３導電パターン群を形成する製造方法を示す工程断面図である。 本発明に係る第３導電パターン群を形成する製造方法を示す工程断面図である。 本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部を示す平面図である。
符号の説明
１０２：ゲートライン
１０４：データライン
１０５：画素領域
１０６：ゲート電極
１０８：ソース電極
１１０：ドレイン電極
１１２：ゲート絶縁膜
１１４：活性層
１１６：オーミック接触層
１１７：透明導電膜
１１８：透明導電パターン
１１９：データ金属パターン
１２０：チャンネル保護膜
１５４、１７１、１７２：コンタクトホール
１２２：画素電極
１３０：薄膜トランジスタ
１４０：キャパシタ
１４７：第１半導体層
１４９：第２半導体層
１５０：ゲートパッド
１５１：データ金属層
１５２：ゲートパッド下部電極
１５６：ゲートパッド上部電極
１６０：データパッド
１６２：データパッド下部電極
１６６：データパッド上部電極
１６８：ジャンピング電極
１７３：マスク基板
１７８：フォトレジストパターン

Claims (8)

  1. 基板上にゲート電極、ゲートライン、ゲートパッド下部電極、データパッド下部電極を形成する段階と、
    前記ゲート電極、ゲートライン、ゲートパッド下部電極、データパッド下部電極を含む基板上にゲート絶縁膜、第１、２半導体層、データ金属層を形成する段階と、
    前記ゲート絶縁膜、第１、２半導体層、データ金属層をパターニングして、半導体パターンおよびデータパターンを形成し、前記ゲートラインに前記ゲート絶縁膜を露出させる切断部を形成し、前記ゲートパッド下部電極及びデータパッド下部電極を露出させるコンタクトホールを形成し、前記半導体パターンおよび前記データパターンへ露出される前記ゲート絶縁層を除去する段階と、前記半導体パターンおよびデータパターンは前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置に配置され、前記半導体パターンおよび前記データパターンは積層され、
    前記基板上に透明導電膜を塗布し前記透明導電膜、前記半導体パターンおよび前記データパターンをパターニングして、前記薄膜トランジスタ領域でソースおよびドレイン電極と、その間のチャンネルを有する第１半導体層、前記ドレイン電極と接触形成された画素電極、ゲートパッド上部電極、データパッド上部電極、透明導電パターン及びジャンピング電極を形成する段階と、前記透明導電パターンは前記ソースおよびドレイン電極および前記ソース電極に接続された前記データライン上に配置され、
    前記チャンネルと対応する前記第１半導体層上に、チャンネル保護膜を形成する段階と、を含み、
    前記データパッド下部電極は、前記ジャンピング電極を通じて前記データラインの端部へ接続され、
    前記データパッド上部電極は、前記データパッド下部電極と前記ゲート絶縁膜、前記半導体パターンとデータパターンを介してコンタクトホールを通じて接続され、
    前記ジャンピング電極は、透明導電パターンからなり、
    前記データパッド下部電極とデータラインとは、互いに異なる物質からなり、
    前記画素電極は基板と接触される、
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  2. 前記ゲート絶縁膜、第１、２半導体層、データ金属層をパターニングして、半導体パターンおよびデータパターンを形成し、前記ゲートラインに前記ゲート絶縁膜を露出させる切断部を形成し、前記ゲートパッド下部電極及びデータパッド下部電極を露出させるコンタクトホールを形成し、前記半導体パターンおよび前記データパターンへ露出される前記ゲート絶縁層を除去する段階であって、前記半導体パターンおよびデータパターンは前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置に配置され、前記半導体パターンおよび前記データパターンは積層され、
    前記データ金属層上に、部分露光マスクを用いて、段差のあるフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを用いて、前記データ金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置に、金属パターンを形成する段階と、
    前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンをマスクとして用いて、露出された第１、２半導体層、ゲート絶縁膜を除去して、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置に半導体パターンを形成し、前記ゲートライン上にゲート絶縁膜を露出させる切断部を形成する段階と、
    前記フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  3. 前記チャンネル保護膜を形成する段階において、
    前記第１半導体層を形成するシリコンと酸素(Ｏｘ)プラズマまたは窒素(Ｎｘ)プラズマのうちどちらか一つと結合して、前記チャンネル上にチャンネル保護膜を形成する段階を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  4. 前記透明導電パターンを形成する段階は、前記ソース電極、ドレイン電極、半導体層およびチャンネル保護膜が形成された基板上に透明導電膜を全面蒸着する段階と、前記透明導電膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンを用いて、前記透明導電膜をエッチングする段階と、を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  5. ストレージキャパシタが、前記ゲート電極と接続されたゲートラインおよび前記ゲートラインとゲート絶縁膜を介して第１、２半導体層、データ金属層と重畳される前記画素電極により形成されることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  6. 前記データパッドに信号を印加するための偶数/奇数データラインと、前記偶数/奇数データラインのうちどちらか一つのデータラインらに連結され、一定間隔離隔して配列された静電気防止ラインパターンと、をさらに備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  7. 前記偶数/奇数データラインは、データ偶数ショーティングバーおよびデータ奇数ショーティングバーと連結されたことを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
  8. 前記データ偶数ショーティングバーおよびデータ奇数ショーティングバーは、カッティングされ除去されることを特徴とする請求項７に記載の薄膜トランジスタアレイ基板の製造方法。
JP2005355820A 2004-12-30 2005-12-09 薄膜トランジスタアレイ基板およびその製造方法 Expired - Fee Related JP4965853B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2004-117243 2004-12-30
KR1020040117243A KR100654569B1 (ko) 2004-12-30 2004-12-30 박막 트랜지스터 어레이 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JP2006191015A JP2006191015A (ja) 2006-07-20
JP4965853B2 true JP4965853B2 (ja) 2012-07-04

Family

ID=36639357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005355820A Expired - Fee Related JP4965853B2 (ja) 2004-12-30 2005-12-09 薄膜トランジスタアレイ基板およびその製造方法

Country Status (5)

Country Link
US (1) US9035312B2 (ja)
JP (1) JP4965853B2 (ja)
KR (1) KR100654569B1 (ja)
CN (1) CN100421017C (ja)
DE (1) DE102005056703B4 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323369B2 (en) * 2005-12-30 2008-01-29 Au Optronics Corporation Fabrication method for thin film transistor array substrate
KR100983716B1 (ko) * 2006-06-30 2010-09-24 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
CN100426520C (zh) * 2006-10-09 2008-10-15 友达光电股份有限公司 晶体管结构及具有该结构的控制单元
KR101252004B1 (ko) 2007-01-25 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR101386568B1 (ko) * 2007-06-28 2014-04-21 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
KR101407305B1 (ko) * 2007-12-31 2014-06-16 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
CN101493616A (zh) * 2008-01-25 2009-07-29 北京京东方光电科技有限公司 Tft-lcd像素结构
KR100964222B1 (ko) * 2008-01-28 2010-06-16 삼성모바일디스플레이주식회사 박막 트랜지스터 기판, 이를 포함하는 유기발광 표시장치및 이의 제조방법
WO2009150864A1 (ja) * 2008-06-12 2009-12-17 シャープ株式会社 Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および、表示装置
WO2009150862A1 (ja) 2008-06-12 2009-12-17 シャープ株式会社 Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および表示装置、ならびにｔｆｔの成形方法
WO2010032640A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI501319B (zh) * 2008-12-26 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
KR101697586B1 (ko) * 2009-09-10 2017-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101654762B1 (ko) * 2009-10-09 2016-09-07 엘지디스플레이 주식회사 액정표시소자 및 이의 제조방법
KR101802406B1 (ko) * 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101728497B1 (ko) 2010-04-16 2017-04-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
KR20130106398A (ko) 2010-09-15 2013-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 제작 방법
CN102446913A (zh) * 2010-09-30 2012-05-09 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101394938B1 (ko) * 2011-05-03 2014-05-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US20130071962A1 (en) * 2011-09-20 2013-03-21 Shijian Qin Method of Manufacturing TFT Array Substrate and TFT Array Substrate
KR101894328B1 (ko) * 2011-10-06 2018-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6033071B2 (ja) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
CN104040416B (zh) * 2012-01-11 2017-05-17 夏普株式会社 半导体装置、显示装置和半导体装置的制造方法
CN103515375B (zh) * 2012-06-18 2016-01-20 京东方科技集团股份有限公司 阵列基板及其制造方法、以及显示装置
KR101992893B1 (ko) * 2012-10-23 2019-06-25 엘지디스플레이 주식회사 평판 표시 장치 및 이의 제조 방법
CN103117285B (zh) * 2013-02-04 2015-12-02 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制造方法
KR101957720B1 (ko) * 2013-03-04 2019-03-13 엘지디스플레이 주식회사 표시장치 및 표시장치의 제조방법
CN103219284B (zh) 2013-03-19 2015-04-08 北京京东方光电科技有限公司 Tft阵列基板、tft阵列基板的制作方法及显示装置
CN104934441B (zh) * 2015-04-29 2018-03-30 京东方科技集团股份有限公司 一种goa单元及其制作方法、栅极驱动电路及显示器件
KR20160148765A (ko) * 2015-06-16 2016-12-27 삼성디스플레이 주식회사 표시 장치
CN105529336B (zh) * 2016-01-28 2019-06-14 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制造方法和液晶面板
CN205428907U (zh) * 2016-02-17 2016-08-03 京东方科技集团股份有限公司 层堆叠结构、阵列基板和显示装置
CN105575961B (zh) * 2016-03-18 2019-10-11 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
TW201917098A (zh) * 2017-10-20 2019-05-01 行政院原子能委員會核能硏究所 奈米結構複合材料及其製作方法
CN108490709B (zh) * 2018-03-29 2021-06-01 武汉华星光电技术有限公司 阵列基板及其制作方法
TWI718645B (zh) * 2019-08-29 2021-02-11 凌巨科技股份有限公司 感光裝置
CN111584512B (zh) * 2020-05-14 2024-01-05 Tcl华星光电技术有限公司 阵列基板及其制造方法、显示装置
KR20220095356A (ko) 2020-12-29 2022-07-07 삼성디스플레이 주식회사 표시 장치
CN114967257B (zh) * 2022-05-11 2023-10-03 Tcl华星光电技术有限公司 显示面板及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950008261B1 (ko) * 1991-12-03 1995-07-26 삼성전자주식회사 반도체장치의 제조방법
JPH06230421A (ja) * 1993-02-02 1994-08-19 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法
JPH0915623A (ja) * 1995-06-29 1997-01-17 Kyocera Corp 液晶表示装置およびその製造方法
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JPH11274505A (ja) * 1998-03-23 1999-10-08 Nec Corp 薄膜トランジスタ構造およびその製造方法
JP2000002892A (ja) * 1998-04-17 2000-01-07 Toshiba Corp 液晶表示装置、マトリクスアレイ基板およびその製造方法
KR100590742B1 (ko) * 1998-05-11 2007-04-25 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
JP2000029071A (ja) * 1998-07-14 2000-01-28 Toshiba Corp 表示装置用アレイ基板、及びその製造方法
CN1139837C (zh) * 1998-10-01 2004-02-25 三星电子株式会社 液晶显示器用薄膜晶体管阵列基板及其制造方法
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
CN1195243C (zh) * 1999-09-30 2005-03-30 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
JP4897995B2 (ja) * 1999-11-05 2012-03-14 三星電子株式会社 液晶表示装置用薄膜トランジスタ基板
JP2001257350A (ja) * 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001264811A (ja) * 2000-03-22 2001-09-26 Fujitsu Ltd 液晶表示装置の製造方法及び露光装置
US6930732B2 (en) * 2000-10-11 2005-08-16 Lg.Philips Lcd Co., Ltd. Array substrate for a liquid crystal display
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP2004212933A (ja) * 2002-12-31 2004-07-29 Lg Phillips Lcd Co Ltd 液晶表示装置及びアレイ基板の製造方法
KR100556702B1 (ko) * 2003-10-14 2006-03-07 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100561646B1 (ko) * 2003-10-23 2006-03-20 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits

Also Published As

Publication number Publication date
CN100421017C (zh) 2008-09-24
US20060145157A1 (en) 2006-07-06
KR20060077721A (ko) 2006-07-05
DE102005056703A1 (de) 2006-08-17
KR100654569B1 (ko) 2006-12-05
DE102005056703B4 (de) 2012-01-05
CN1797159A (zh) 2006-07-05
US9035312B2 (en) 2015-05-19
JP2006191015A (ja) 2006-07-20

Similar Documents

Publication Publication Date Title
JP4965853B2 (ja) 薄膜トランジスタアレイ基板およびその製造方法
JP5084138B2 (ja) 薄膜トランジスタアレイ基板およびその製造方法
JP4527615B2 (ja) 薄膜トランジスタアレイ基板及びその製造方法
US8507301B2 (en) TFT array substrate and the fabrication method thereof
US7220611B2 (en) Liquid crystal display panel and fabricating method thereof
JP4578402B2 (ja) 薄膜トランジスタ基板及びその製造方法
KR100443835B1 (ko) 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그 제조방법
KR100558714B1 (ko) 액정표시패널 및 그 제조 방법
KR100558716B1 (ko) 액정표시패널 및 그 제조 방법
KR100558715B1 (ko) 액정표시패널 및 그 제조 방법
KR100558718B1 (ko) 액정표시패널 및 그 제조 방법
KR100637061B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR20050055384A (ko) 액정표시패널 및 그 제조 방법
KR20050035645A (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100558712B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090330

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090907

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091207

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091210

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100107

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110914

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120307

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120330

R150 Certificate of patent or registration of utility model

Ref document number: 4965853

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees