KR20070071509A - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 누설전류를 발생을 차단함으로써 표시품질의 저하를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 다른 박막 트랜지스터 어레이 기판은 기판 상에서 게이트 절연막을 사이에 두고 서로 교차되는 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와; 상기 박막 트랜지스터와 접촉된 화소전극을 구비하고, 상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극; 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되는 반도체 패턴과; 상기 반도체 패턴 상에 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 드레인 전극 및 상기 드레인 전극 하부에 위치하는 반도체 패턴은 상기 게이트 전극 및 게이트 라인 중 적어도 어느 하나의 면적 내에 전면 중첩된다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
도 1은 종래의 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 종래 백라이트 광에 의해 누설전류가 발생됨을 설명하기 위한 도면.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 일부를 나타내는 도면이다.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 도시한 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 6에서 게이트 전극에 의해 드레인 전극 하부의 반도체 패턴이 백라이트 광에 의해 보호됨을 나타내는 모식도.
도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 나타내는 공정도.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 9는 도 8의 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 11a 및 도 11b는 도 10에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16,116 : 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
42, 142 : 하부기판 44,144 : 게이트 절연막
47, 147 : 오믹접촉층 14,114 : 활성층
148 : 반도체 패턴
본 발명은 액정표시장치에 관한 것으로, 특히 누설전류를 발생을 차단함으로 써 표시품질의 저하를 방지할 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
컬러필터 어레이 기판은 액정셀 단위로 형성된 컬러필터들과, 컬러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정표시패널은 박막 트랜지스터 어레이 기판과 컬러필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 도 1에서는 두개의 소스전극(10)과 하나의 드레인 전극(12) 사이에 형성되는 "U" 채널을 나타내었다. 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(47)이 더 형성된다. 여기서, 활성층(14) 및 오믹접촉층(47)을 반도체 패턴(48)이라 명명한다.
이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유 지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
게이트 라인(2)은 게이트 구동부(미도시)와 전기적으로 연결되어 게이트 구동부(미도시)로부터 게이트 전압을 공급받고, 데이터 라인(4)은 데이터 구동부(미도시)와 전기적으로 연결되어 게이트 구동부로부터 데이터 전압(또는 화소전압)을 공급받는다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 4마스크 공정에 의해 형성된다. 이를 개략적으로 설명하면 다음과 같다.
먼저, 제1 마스크 공정에서는 게이트 라인(2) 및 게이트 전극(8)을 포함하는 게이트 패턴이 형성된다. 제2 마스크 공정에서는 반도체 패턴(48), 소스 전극(10), 드레인 전극(112) 및 데이터 라인(104)을 포함하는 소스/드레인 패턴 및 박막 트랜지스터(6)가 형성된다. 제3 마스크 공정에서는 박막 트랜지스터(6)의 드레인 전극(12)을 노출시키는 접촉홀(16)을 가지는 보호막(50)이 형성된다. 제4 마스크 공정은 접촉홀(16)을 통해 드레인 전극(12)과 접촉되는 화소전극(18)이 형성된다.
이러한, 종래 박막 트랜지스터 어레이 기판은 박막 트랜지스터의 드레인 전극(12) 하부의 반도체 패턴(48)이 백라이트 광에 의해 활성화되어 드레인 전극(12)에서 소스전극(10)으로 흐르는 누설전류가 발생된다. 이에 따라, 화소전극(18)에의 화소전압이 한 프레임 동안 균일하게 유지되지 않게 되어 표시품질이 저하되는 문제가 발생된다.
이를 도 3을 참조하여 좀더 상세히 설명하면 다음과 같다.
종래 박막 트랜지스터 어레이 기판에서 반도체 패턴(48)과 소스/드레인 패턴은 하나의 마스크 공정에 의해 형성됨으로서 박막 트랜지스터(6)의 드레인 전극(12) 하부에는 반도체 패턴(B)이 위치하게 된다. 반도체 패턴(48)은 반도체의 특성상 백라이트 광에 의해 활성화되게 된다. 이에 따라, 도 3에 도시된 바와 같이 백라이트 광이 공급되면 드레인 전극(12) 하부에 위치하는 반도체 패턴(B) 또한 활성화된다. 여기서, 드레인 전극(12) 하부의 반도체 패턴(B)이 활성화되면, 스캔기간 후 홀딩 타임동안 화소전극(18)에서 드레인 전극(12)을 경유하여 소스전극(10)으로 흐르는 누설전류가 발생된다. 이에 따라, 스캔기간 동안 화소전극(18)에 충전된 화소전압이 홀딩 타임 동안 유지되지 못하게 되어 휘도가 저하되고 크로스 토크가 나타나는 등 표시품질이 저하된다.
따라서, 본 발명의 목적은 누설전류를 발생을 차단함으로써 표시품질의 저하를 방지할 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에서 게이트 절연막을 사이에 두고 서로 교차되는 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와; 상기 박막 트랜지스터와 접촉된 화소전극을 구비하고, 상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극; 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되는 반도체 패턴과; 상기 반도체 패턴 상에 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 드레인 전극 및 상기 드레인 전극 하부에 위치하는 반도체 패턴은 상기 게이트 전극 및 게이트 라인 중 적어도 어느 하나의 면적 내에 전면 중첩되는 것을 특징으로 한다.
상기 박막 트랜지스터의 드레인 전극을 노출시키는 컨택홀을 가지는 보호막을 더 구비하고, 상기 화소전극은 상기 컨택홀을 통해 상기 드레인 전극과 접촉된다.
상기 화소전극의 일부는 상기 드레인 전극에 걸쳐지도록 형성된다.
상기 게이트 전극은 상기 게이트 라인 내에 포함된다.
상기 박막 트랜지스터는 상기 소스전극과 드레인 전극 사이에 마련되는 채널을 구비하고, 상기 채널의 표면에는 산화막이 형성된 것을 특징으로 한다.
상기 게이트 절연막을 사이에 두고 상기 게이트 라인 및 화소전극에 의해 마련되는 스토리지 캐패시터를 더 구비한다.
상기 스토리지 캐패시터는 상기 게이트 절연막과 화소전극 사이에 위치하는 보호막을 더 구비한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보며 드레인 전극을 포함하는 소스/드레인 패턴을 형성함과 아울러 상기 소스/드레인의 하부에 위치하는 반도체 패턴을 형성하는 단계와; 상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하고, 상기 드레인 전극 및 상기 드레인 전극 하부에 위치하는 반도체 패턴은 상기 게이트 전극 및 게이트 라인 중 적어도 어느 하나의 면적 내에 전면 중첩되게 형성된다.
상기 드레인 전극을 노출시키는 컨택홀을 가지는 보호막을 형성하는 단계를 더 포함하고, 상기 화소전극은 상기 컨택홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 한다.
상기 소스전극과 드레인 전극 사이에 마련되는 채널의 표면에 O2 플라즈마를 이용하여 산화막을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 11b를 참조하여 상세하 게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118), 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)를 구비한다.
화소 전극(118)은 보호막(150)을 관통하는 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다.
게이트 라인(102)은 게이트 구동부(미도시)와 전기적으로 연결되어 게이트 구동부(미도시)로부터 게이트 전압을 공급받고, 데이터 라인(104)은 데이터 구동부(미도시)와 전기적으로 연결되어 게이트 구동부로부터 데이터 전압(또는 화소전압)을 공급받는다.
박막 트랜지스터(106)는 게이트 라인(102)의 일부를 이루는 게이트 전극(108), 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(118)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널(151)을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이 터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널(151)을 더 포함한다.
도 4에서는 게이트 라인(102)이 종래에 비하여 넓은 선폭으로 형성되고, 게이트 라인(102) 내에서 박막 트랜지스터(106)의 구성을 이루는 영역을 "게이트 전극(108)"으로 구별하여 설명한다. 따라서, 도 4에서는 게이트 전극(108)이 게이트 라인(102)에 포함되는 형태로 도시되었다. 그러나, 종래 도 1과 같이 게이트 전극(2)이 게이트 라인(2)의 일영역이 아니라 게이트 라인(102)에서 신장된 형태로 형성될 수 있다.
소스전극(110)은 데이터 라인(104)에서 신장되며 게이트 라인(102)에 전면 중첩되게 형성된다. 또한, 소스전극(110)은 데이터 라인(104)에서 신장되며 두 라인(또는 두 가닥)으로 분리되어 드레인 전극(110)과 마주보게 형성된다. 그러나, 도 4에서 나타낸 소스전극(110)의 형상은 하나의 실시예에 불과하며 반드시 게이트 라인(102) 상에 전면 위치할 필요는 없다.
드레인 전극(112)은 두 라인의 소스전극(110) 사이에 위치하여 "U" 채널을 이루며, 게이트 라인(102)의 일부인 게이트 전극(108)과 전면 중첩되게 위치한다.
활성층(114) 위에는 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(147)이 더 형성된다. 여기서, 활성층(114) 및 오믹접촉층(147)을 반도체 패턴(148)이라 한다.
반도체 패턴(148) 중 드레인 전극(112)의 하부에 위치하는 반도체 패턴(148)은 게이트 전극(102)의 면적 내에 전면 중첩되게 된다. 이에 따라, 드레인 전극 (112) 하부에 위치하는 반도체 패턴(148)이 게이트 전극(108)에 의해 백라이트 광으로부터 보호된다. 그 결과, 누설전류가 발생되지 않게 됨으로써 표시품질의 저하를 방지할 수 있게 된다.
이를 도 6을 참조하여 좀더 상세히 설명하면 다음과 같다.
본 발명에서는 드레인 전극(112) 하부에 위치하는 반도체 패턴(B)이 백라이트 광에 의해 노출되지 않도록 하기 위하여 드레인 전극(112) 및 드레인 전극(112) 하부에 위치하는 반도체 패턴(B)을 게이트 전극(108)의 면적 내에 위치시킨다. 이에 따라, 도 6에 도시된 바와 같이 백라이트 광이 게이트 전극(108)에 의해 차단되어 드레인 전극(102) 하부에 위치하는 반도체 패턴(B)에 백라이트 광이 전달되지 않게 된다. 이에 따라, 드레인 전극(112) 하부에 위치하는 반도체 패턴(148)의 활성화를 방지시킬 수 있게 됨으로써 누설절류가 발생되지 않게 되어 표시품질 저하를 방지할 수 있게 된다.
이하, 도 7a 내지 도 7d를 참조하여 박막 트랜지스터 어레이 기판의 제조방법을 설명한다.
먼저, 하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 7a에 도시된 바와 같이 게이트 라인(102), 게이트 전극(108)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법 을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)으로 구성되는 반도체 패턴(148)이 형성된다.
그리고, 채널(151)영역에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 도 7b에 도시된 바와 같이 채널(151)부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
여기서, 드레인 전극(112) 및 드레인 전극(112) 하부에 위치하는 반도체 패턴(148)은 게이트 전극(102)의 면적 내에 전면 중첩되게 위치된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된 후, 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 도 7c에 도시된 바와 같이 드레인 전극(112)을 노출시키는 컨택홀(116)이 형성된다.
보호막(150)의 재료로는 (SiOx) 또는 질화 실리콘(SiNx), 또는 질산화 실리콘(SiOxNy) 등의 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된 후, 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패터닝된다. 이에 따라, 도 7d에 도시된 바와 같이, 컨택홀(116)을 통해 드레인 전극(112)과 접촉됨과 아울러 게이트 라인(102)과 스토리지 캐패시터(102)를 형성하는 화소전극(118)이 형성된다.
투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내 는 평면도이고, 도 9는 도 8의 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판과 대비하여 화소전극(118)이 먼저 형성된 후 보호막(150)이 형성됨과 아울러 화소전극(118)의 일부가 별도의 컨택홀 없이 드레인 전극(112)에 걸쳐지도록 형성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 5 및 도 6과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.
도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판은 도 4 및 도 5와 달리 화소전극(118)이 먼저 패터닝된 후 보호막(150)이 형성된다. 이에 따라, 화소전극(118)이 별도의 컨택홀 없이 드레인 전극(112)과 접촉됨으로써 접촉면적이 넓어질 수 있다. 따라서, 드레인 전극(112)의 면적이 종래 보다 다소 작아지더라도 드레인 전극(112)과 화소전극(118) 간의 접촉 불량 문제는 발생되지 않는다.
한편, 도 8 및 9에서는 보호막(150)이 화소전극(118) 상부에 위치하게 됨으로써 스토리지캐패시터(120)는 게이트 절연막(144) 만을 사이에 두고 위치하는 게이트 라인(102)과 화소전극(118)에 의해 형성된다.
이와 같은 구조를 가지는 본 발명의 제2 실시예에서는 본 발명의 제1 실시예와 동일하게 누설전류를 차단할 수 있고 화소전극(118)과 드레인 전극(112) 간의 접촉 신뢰성을 향상시킬 수 있게 된다.
이와 같은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 도 7a 내지 도 7d와 비교하여 소스/드레인 패턴이 형성된 후에 화소전극 (118)을 형성한 후 보호막(150)을 형성하는 것을 제외하고는 동일한 방식에 의해 형성됨으로서 상세한 설명은 생략하기로 한다.
다만, 제2 실시예에서의 보호막(150) 형성공정에서는 게이트 라인(102) 신호를 공급하기 위한 게이트 패드, 데이터 라인(104)에 신호를 공급하기 위한 데이터 패드 등을 노출시키기 위한 공정이 필요한 경우에 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정이 실시되어야 한다.
도 10는 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 10에 도시된 박막 트랜지스터 어레이 기판은 도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판과 대비하여 보호막(150)이 제거됨과 아울러 채널(151)영역에 산화막(153)을 형성하는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 8 및 도 9와 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.
즉, 본 발명에서는 보호막(150)의 형성공정을 생략한다. 이에 따라, 제1 및 제2 실시예에 비하여 구조가 간단해지고 제조비용이 절감될 수 있다. 그러나, 보호막(150)이 제거되게 되면, 박막 트랜지스터(106)의 활성층(114)이 외부로 노출되는 문제가 발생된다. 이러한 문제를 방지하기 위하여 산소(O2) 플라즈마를 이용하여 박막 트랜지스터(106)의 채널(151)영역에 산화막(153)을 형성시킨다.
이에 따라, 박막 트랜지스터 어레이 기판에서 가장 외부에 취약한 채널(151) 영역이 보호될 수 있게 됨으로써 보호막(150)의 형성공정을 생략할 수 있게 된다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 소스/드레인 패턴의 형성공정 까지는 도 7a 및 도 7b와 동일한다.
이후, 투명전극 물질이 전면 증착된 후 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 투명전극 물질이 패터닝됨으로써 도 11a에 도시된 바와 같이 드레인 전극(112)에 자신의 일부가 걸쳐지는 형태를 가지는 화소전극(118)이 형성된다.
이후, 도 11b에 도시된 바와 같이 산소(O2) 플라즈마를 이용하여 박막 트랜지스터의 채널(151)영역을 표면 처리함으로 채널(151)영역의 표면에는 SiO2 로 이루어지는 산화막(153)이 형성된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 드레인 전극 및 드레인 전극 하부에 위치하는 반도체 패턴을 게이트 전극 내에 전면 중첩되게 형성한다. 이에 따라, 백라이트 광이 게이트 전극에 의해 차단되어 드레인 전극 하부에 위치하는 반도체 패턴에 백라이트 광이 전달되지 않게 된다. 그 결과, 드레인 전극 하부에 위치하는 반도체 패턴의 활성화를 방지시킬 수 있게 됨으로써 누설절류가 발생되지 않게 되어 표시품질 저하를 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 기판 상에서 게이트 절연막을 사이에 두고 서로 교차되는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인과 데이터 라인의 교차영역에 위치하는 박막 트랜지스터와;
    상기 박막 트랜지스터와 접촉된 화소전극을 구비하고,
    상기 박막 트랜지스터는
    상기 게이트 라인과 접속된 게이트 전극;
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되는 반도체 패턴과;
    상기 반도체 패턴 상에 위치하는 소스 전극 및 드레인 전극을 포함하고,
    상기 드레인 전극 및 상기 드레인 전극 하부에 위치하는 반도체 패턴은 상기 게이트 전극 및 게이트 라인 중 적어도 어느 하나의 면적 내에 전면 중첩되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터의 드레인 전극을 노출시키는 컨택홀을 가지는 보호막을 더 구비하고,
    상기 화소전극은 상기 컨택홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 화소전극의 일부는 상기 드레인 전극에 걸쳐지도록 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 라인 내에 포함되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 박막 트랜지스터는
    상기 소스전극과 드레인 전극 사이에 마련되는 채널을 구비하고,
    상기 채널의 표면에는 산화막이 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 1 항에 있어서,
    상기 게이트 절연막을 사이에 두고 상기 게이트 라인 및 화소전극에 의해 마련되는 스토리지 캐패시터를 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 6 항에 있어서,
    상기 스토리지 캐패시터는
    상기 게이트 절연막과 화소전극 사이에 위치하는 보호막을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  8. 기판 상에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보며 드레인 전극을 포함하는 소스/드레인 패턴을 형성함과 아울러 상기 소스/드레인의 하부에 위치하는 반도체 패턴을 형성하는 단계와;
    상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하고,
    상기 드레인 전극 및 상기 드레인 전극 하부에 위치하는 반도체 패턴은
    상기 게이트 전극 및 게이트 라인 중 적어도 어느 하나의 면적 내에 전면 중첩되게 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 드레인 전극을 노출시키는 컨택홀을 가지는 보호막을 형성하는 단계를 더 포함하고,
    상기 화소전극은 상기 컨택홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  10. 제 8 항에 있어서,
    상기 화소전극은 자신의 일부를 상기 드레인 전극에 걸쳐지도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  11. 제 8 항에 있어서,
    상기 게이트 전극은 상기 게이트 라인 내에 포함되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  12. 제 8 항에 있어서,
    상기 소스전극과 드레인 전극 사이에 마련되는 채널의 표면에 O2 플라즈마를 이용하여 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  13. 제 8 항에 있어서,
    상기 화소전극을 형성하는 단계는
    상기 게이트 절연막을 사이에 두고 상기 게이트 라인 및 화소전극에 의해 마 련되는 스토리지 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 스토리지 캐패시터는
    상기 게이트 절연막과 화소전극 사이에 위치하는 보호막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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